JP6258499B2 - エレクトロマイグレーションに対処するためのレイアウト構造 - Google Patents

エレクトロマイグレーションに対処するためのレイアウト構造 Download PDF

Info

Publication number
JP6258499B2
JP6258499B2 JP2016536438A JP2016536438A JP6258499B2 JP 6258499 B2 JP6258499 B2 JP 6258499B2 JP 2016536438 A JP2016536438 A JP 2016536438A JP 2016536438 A JP2016536438 A JP 2016536438A JP 6258499 B2 JP6258499 B2 JP 6258499B2
Authority
JP
Japan
Prior art keywords
interconnect
level
pmos
nmos
interconnects
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016536438A
Other languages
English (en)
Other versions
JP2016531446A (ja
JP2016531446A5 (ja
Inventor
ラソウリ、セッド・ハディ
ブルーノッリ、マイケル・ジョセフ
フ−リージュ、クリスティン・サン−アン
マラブライ、ミカエル
ハリシュ、スチェタ・クマー
バラサブラマニアン、プラティバ
メディセッティ、カメシュ
ボムシュテイン、ニコライ
ダッタ、アニメシュ
クウォン、オーサン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2016531446A publication Critical patent/JP2016531446A/ja
Publication of JP2016531446A5 publication Critical patent/JP2016531446A5/ja
Application granted granted Critical
Publication of JP6258499B2 publication Critical patent/JP6258499B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

関連出願の相互参照
[0001]本出願は、その全体が参照により本明細書に明確に組み込まれる、２０１３年８月２３日に出願された「LAYOUT CONSTRUCTION FOR ADDRESSING ELECTROMIGRATION」と題する米国非仮出願第１３／９７５，１８５号の優先権を主張する。
[0002]本開示は、一般に、レイアウト構造に関し、より詳細には、相補型金属酸化物半導体（ＣＭＯＳ）デバイスにおけるエレクトロマイグレーション（ＥＭ）に対処するためのレイアウト構造に関する。
[0003]ＥＭは、伝導する電子と拡散する金属原子との間の運動量移動に起因する、導体中のイオンの緩やかな移動によって引き起こされる物質の移送である。ＥＭは、偶発的な接続の欠損または集積回路（ＩＣ）の故障を引き起こすことがあり、したがって、ＩＣの信頼性を低減させる。したがって、ＥＭに対処するためのＣＭＯＳデバイスをレイアウトする方法が必要である。さらに、ＥＭに対処するためのレイアウト構造を備えたＣＭＯＳデバイスが必要である。
[0004]本開示の一態様では、ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含むＣＭＯＳデバイスが提供される。ＣＭＯＳデバイスは、相互接続レベル上の、ＰＭＯＳドレインの第１のサブセットを互いに接続する第１の相互接続部を含む。ＣＭＯＳデバイスは、相互接続レベル上の、ＰＭＯＳドレインの第２のサブセットを互いに接続する第２の相互接続部をさらに含む。ＰＭＯＳドレインの第２のサブセットは、ＰＭＯＳドレインの第１のサブセットと異なる。第１の相互接続部および第２の相互接続部は、相互接続レベル上で分離される。ＣＭＯＳデバイスは、相互接続レベル上の、ＮＭＯＳドレインの第１のサブセットを互いに接続する第３の相互接続部をさらに含む。ＣＭＯＳデバイスは、相互接続レベル上の、ＮＭＯＳドレインの第２のサブセットを互いに接続する第４の相互接続部をさらに含む。ＮＭＯＳドレインの第２のサブセットは、ＮＭＯＳドレインの第１のサブセットと異なる。第３の相互接続部および第４の相互接続部は、相互接続レベル上で分離される。第１の相互接続部、第２の相互接続部、第３の相互接続部、および第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合される。
[0005]本開示の一態様では、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含むＣＭＯＳデバイスをレイアウトする方法が提供される。ＰＭＯＳドレインの第１のサブセットは、相互接続レベル上の第１の相互接続部と相互接続される。ＰＭＯＳドレインの第２のサブセットは、相互接続レベル上の第２の相互接続部と相互接続される。ＰＭＯＳドレインの第２のサブセットは、相互接続レベル上でＰＭＯＳドレインの第１のサブセットから分離される。ＮＭＯＳドレインの第１のサブセットは、相互接続レベル上の第３の相互接続部と相互接続される。ＮＭＯＳドレインの第２のサブセットは、相互接続レベル上の第４の相互接続部と相互接続される。ＮＭＯＳドレインの第２のサブセットは、相互接続レベル上でＮＭＯＳドレインの第１のサブセットから分離される。第１の相互接続部、第２の相互接続部、第３の相互接続部、および第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合される。
[0006]本開示の一態様では、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含むＣＭＯＳデバイスの動作の方法が提供される。第１の電流は、相互接続レベル上の第１の相互接続部と相互接続されているＰＭＯＳドレインの第１のサブセットから流れる。第２の電流は、相互接続レベル上の第２の相互接続部と相互接続されているＰＭＯＳドレインの第２のサブセットから流れる。ＰＭＯＳドレインの第２のサブセットは、相互接続レベル上でＰＭＯＳドレインの第１のサブセットから分離されている。第３の電流は、相互接続レベル上の第３の相互接続部と相互接続されているＮＭＯＳドレインの第１のサブセットへ流れる。第４の電流は、相互接続レベル上の第４の相互接続部と相互接続されているＮＭＯＳドレインの第２のサブセットへ流れる。ＮＭＯＳドレインの第２のサブセットは、相互接続レベル上でＮＭＯＳドレインの第１のサブセットから分離されている。第１の相互接続部、第２の相互接続部、第３の相互接続部、および第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合されている。ＣＭＯＳデバイスが低入力を受け取ると、第１の電流および第２の電流は、少なくとも１つの他の相互接続レベルを通じてＣＭＯＳデバイスの出力部へ流れる。ＣＭＯＳデバイスが高入力を受け取ると、第３の電流および第４の電流は、ＣＭＯＳデバイスの出力部から少なくとも１つの他の相互接続レベルを通じて流れる。
[0007]本開示の一態様では、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含むＣＭＯＳデバイスが提供される。ＣＭＯＳデバイスは、ＰＭＯＳドレインを互いに接続するために、相互接続レベル上の、長さ方向で延在する第１の相互接続部を含む。ＣＭＯＳデバイスは、ＮＭＯＳドレインを互いに接続するために、相互接続レベル上の、長さ方向で延在する第２の相互接続部をさらに含む。ＣＭＯＳデバイスは、少なくとも１つのさらなる相互接続レベル上の、第１の相互接続部と第２の相互接続部とを互いに結合する相互接続部のセットをさらに含む。ＣＭＯＳデバイスは、第１の相互接続部と第２の相互接続部とを互いに接続するために、相互接続レベル上の、長さ方向と垂直に延在し相互接続部のセットからオフセットする第３の相互接続部をさらに含む。
[0008]本開示の一態様では、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含むＣＭＯＳデバイスをレイアウトする方法が提供される。ＰＭＯＳドレインは、相互接続レベル上の、長さ方向で延在する第１の相互接続部と相互接続される。ＮＭＯＳドレインは、相互接続レベル上の、長さ方向で延在する第２の相互接続部と相互接続される。第１の相互接続部および第２の相互接続部は、少なくとも１つのさらなる相互接続レベル上の相互接続部のセットと相互接続される。第１の相互接続部および第２の相互接続部は、相互接続レベル上の、長さ方向と垂直に延在し相互接続部のセットからオフセットする第３の相互接続部と相互接続される。
[0009]本開示の一態様では、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含むＣＭＯＳデバイスの動作の方法が提供される。第１の電流は、長さ方向で延在し、ＰＭＯＳドレインを相互接続レベル上で相互接続する第１の相互接続部を通じて流れる。第２の電流は、長さ方向で延在し、ＮＭＯＳドレインを相互接続レベル上で相互接続する第２の相互接続部を通じて流れる。第３の電流は、第１の相互接続部と第２の相互接続部とを少なくとも１つのさらなる相互接続レベル上で相互接続する相互接続部のセットを通じて流れる。第４の電流は、長さ方向と垂直に延在し相互接続部のセットからオフセットした、第１の相互接続部と第２の相互接続部とを相互接続レベル上で相互接続する第３の相互接続部を通じて流れる。第５の電流は、第１の相互接続部と第２の相互接続部とを相互接続レベル上で相互接続し、長さ方向と垂直に延在し、相互接続部のセットからオフセットした第４の相互接続部を通じて流れる。第３の相互接続部および第４の相互接続部は、相互接続部のセットの両側にある。ＣＭＯＳデバイスが低入力を受け取ると、第１の電流は、第１の相互接続部を通じて相互接続部のセットの第１のサブセットへ流れ、第２の電流は、第３の相互接続部および第４の相互接続部から第２の相互接続部を通じて相互接続部のセットの第２のサブセットへ流れ、第３の電流は、第１の相互接続部および第２の相互接続部から相互接続部のセットを通じて流れ、第４の電流は、第１の相互接続部から第３の相互接続部を通じて第２の相互接続部へ流れ、第５の電流は、第１の相互接続部から第４の相互接続部を通じて第２の相互接続部へ流れる。ＣＭＯＳデバイスが高入力を受け取ると、第１の電流は、相互接続部のセットの第１のサブセットから第１の相互接続部を通じて第３の相互接続部および第４の相互接続部へ流れ、第２の電流は、相互接続部のセットの第２のサブセットから第２の相互接続部を通じて流れ、第３の電流は、相互接続部のセットから第１の相互接続部および第２の相互接続部へ流れ、第４の電流は、第１の相互接続部から第３の相互接続部を通じて第２の相互接続部へ流れ、第５の電流は、第１の相互接続部から第４の相互接続部を通じて第２の相互接続部へ流れる。
[0010]本開示の一態様では、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含むＣＭＯＳデバイスが提供される。ＣＭＯＳデバイスは、相互接続レベル上の、ＰＭＯＳドレインの第１のサブセットを互いに接続する第１の相互接続部を含む。ＣＭＯＳデバイスは、相互接続レベル上の、ＰＭＯＳドレインの第２のサブセットを互いに接続する第２の相互接続部をさらに含む。ＰＭＯＳドレインの第２のサブセットは、ＰＭＯＳドレインの第１のサブセットと異なる。第１の相互接続部および第２の相互接続部は、相互接続レベル上で分離される。ＣＭＯＳデバイスは、相互接続レベル上の、ＮＭＯＳドレインの第１のサブセットを互いに接続する第３の相互接続部をさらに含む。ＣＭＯＳデバイスは、相互接続レベル上の、ＮＭＯＳドレインの第２のサブセットを互いに接続する第４の相互接続部をさらに含む。ＮＭＯＳドレインの第２のサブセットは、ＮＭＯＳドレインの第１のサブセットと異なる。第３の相互接続部および第４の相互接続部は、相互接続レベル上で分離される。第１の相互接続部、第２の相互接続部、第３の相互接続部、および第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合される。ＣＭＯＳデバイスは、第２の相互接続レベル上の第５の相互接続部をさらに含む。第５の相互接続部は、第１の相互接続部と第２の相互接続部とを互いに結合する。ＣＭＯＳデバイスは、第２の相互接続レベル上の第６の相互接続部をさらに含む。第６の相互接続部は、第３の相互接続部と第４の相互接続部とを互いに結合する。ＣＭＯＳデバイスは、第３の相互接続レベル上の第７の相互接続部をさらに含む。第７の相互接続部は、第５の相互接続部と第６の相互接続部とを互いに結合する。ＣＭＯＳデバイスは、相互接続レベル上の、第１の相互接続部と第３の相互接続部とを互いに接続する第８の相互接続部をさらに含む。ＣＭＯＳデバイスは、相互接続レベル上の、第２の相互接続部と第４の相互接続部とを互いに接続する第９の相互接続部をさらに含む。
[0011]本開示の一態様では、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含むＣＭＯＳデバイスをレイアウトする方法が提供される。ＰＭＯＳドレインの第１のサブセットは、相互接続レベル上の第１の相互接続部と相互接続される。ＰＭＯＳドレインの第２のサブセットは、相互接続レベル上の第２の相互接続部と相互接続される。ＰＭＯＳドレインの第２のサブセットは、相互接続レベル上でＰＭＯＳドレインの第１のサブセットから分離される。ＮＭＯＳドレインの第１のサブセットは、相互接続レベル上の第３の相互接続部と相互接続される。ＮＭＯＳドレインの第２のサブセットは、相互接続レベル上の第４の相互接続部と相互接続される。ＮＭＯＳドレインの第２のサブセットは、相互接続レベル上でＮＭＯＳドレインの第１のサブセットから分離される。第１の相互接続部および第２の相互接続部は、第２の相互接続レベル上の第５の相互接続部と相互接続される。第３の相互接続部および第４の相互接続部は、第２の相互接続レベル上の第６の相互接続部と相互接続される。第５の相互接続部および第６の相互接続部は、第３の相互接続レベル上の第７の相互接続部と相互接続される。第１の相互接続部および第３の相互接続部は、相互接続レベル上の８の相互接続部と相互接続される。第２の相互接続部および第４の相互接続部は、相互接続レベル上の第９の相互接続部と相互接続される。
ＣＭＯＳインバータを示す図。 ＣＭＯＳインバータの例示的なレイアウトを示すための第１の図。 ＣＭＯＳインバータの例示的なレイアウトを示すための第２の図。 ＣＭＯＳデバイスの例示的なレイアウトの第１のセットを示すための第１の図。 ＣＭＯＳデバイスの例示的なレイアウトの第１のセットを示すための第２の図。 ＣＭＯＳデバイスの例示的なレイアウトの第１のセットを示すための第３の図。 ＣＭＯＳデバイスの相互接続部内の電流フローを示すための図である図７Ａ。 図７Ａの図の相互接続部内の電流フローのグラフである図７Ｂ。 ＣＭＯＳデバイスの例示的なレイアウトの第２のセットを示すための第１の図。 例示的なＣＭＯＳデバイスの相互接続部内の電流フローを示すための第１の図である図９Ａ。 例示的なＣＭＯＳデバイスの相互接続部内の電流フローを示すための第２の図である図９Ｂ。 図９Ａおよび図９Ｂの図の相互接続部内の電流フローのグラフである図９Ｃ。 ＣＭＯＳデバイスの例示的なレイアウトの第２のセットを示すための第２の図。 ＣＭＯＳデバイスの例示的なレイアウトの第３のセットを示すための第１の図。 ＣＭＯＳデバイスの例示的なレイアウトの第３のセットを示すための第２の図。 ＣＭＯＳデバイスの例示的なレイアウトの第３のセットを示すための第３の図。 ＣＭＯＳデバイスをレイアウトする第１の方法のフローチャート。 ＣＭＯＳデバイスを動作させる第１の方法のフローチャート。 ＣＭＯＳデバイスをレイアウトする第２の方法のフローチャート。 ＣＭＯＳデバイスを動作させる第２の方法のフローチャート。
[0032]添付の図面に関して以下に記載される発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明される概念が実施され得る構成のみを表すものではない。発明を実施するための形態は、様々な概念の完全な理解をもたらす目的で、具体的な詳細を含んでいる。しかしながら、これらの概念がこれらの具体的な詳細なしに実施され得ることが、当業者には明らかであろう。場合によっては、よく知られた構造および構成要素は、そのような概念を不明瞭にするのを避けるためにブロック図の形で示される。装置および方法が、以下の発明を実施するための形態において説明され、様々なブロック、モジュール、構成要素、回路、ステップ、プロセス、アルゴリズム、要素などによって添付の図面に示され得る。
[0033]図１は、ＣＭＯＳインバータを示す図１００である。ＣＭＯＳインバータは、ＰＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ１０４とを含む。ＰＭＯＳトランジスタ１０２のソースは、ＶDDに接続されている。ＰＭＯＳトランジスタのゲートは、Ｖinと、ＮＭＯＳトランジスタ１０４のゲートとに接続されている。ＰＭＯＳトランジスタのドレインは、Ｖoutと、ＮＭＯＳトランジスタ１０４のドレインとに接続されている。ＮＭＯＳトランジスタ１０４のソースは、ＶSSに接続されている。ＮＭＯＳトランジスタ１０４のゲートは、Ｖinと、ＰＭＯＳトランジスタ１０２のゲートとに接続されている。ＮＭＯＳトランジスタ１０４のドレインは、Ｖoutと、ＰＭＯＳトランジスタ１０２のドレインとに接続されている。ＰＭＯＳトランジスタ１０２は、複数のＰＭＯＳトランジスタを並列に含んでよく、ＮＭＯＳトランジスタ１０４は、複数のＮＭＯＳトランジスタを並列に含んでよい。ＰＭＯＳおよびＮＭＯＳトランジスタは、上記で説明するように、相互接続部のセットを通じて互いに接続され得る。入力Ｖinがクロックであるとき、ＣＭＯＳインバータはクロックセルと呼ばれることがある。クロックセルは、Ｖinにおけるクロック入力の周波数である動作クロック周波数ｆで動作し得る。
[0034]Ｖinのハイからローへの遷移、すなわちＰＭＯＳトランジスタ１０２がターンオンされＮＭＯＳトランジスタ１０４がターンオフされる時の電流ｉPの平均、およびＶinのローからハイへの遷移、すなわちＰＭＯＳトランジスタ１０２がターンオフされＮＭＯＳトランジスタ１０４がターンオンされる時の電流ｉNの平均は、Ｉaveと呼ばれることがある。平均電流Ｉave∝Ｃ（ＶDD−ＶSS）ｆmaxであり、ここで、ＣはＶoutにおける負荷キャパシタンスＣ１０６であり、ｆmaxはクロックセルの最大の動作クロック周波数である。ＥＭの適合性を保つために、相互接続部を通る平均電流ＩavgはＩmaxよりも小さくなるべきである。値Ｉmaxは、金属の相互接続部、ビア、またはコンタクトがＥＭの適合性を保つために許される最大の平均直流（ＤＣ）である。値Ｉmaxは、相互接続部の幅および長さ、ならびにトランジスタ技術（たとえば、２８ナノメートルのプロセス技術、２０ナノメートルのシステムオンチップ（ＳｏＣ）プロセス技術、または１６ナノメートルのフィン電界効果トランジスタ（ＦｉｎＦＥＴ）プロセス技術）に依存する。値Ｉmaxは、トランジスタ技術の変化および短い相互接続部の幅の結果として、スケーリング（すなわち、より小さいプロセス技術）とともに減少する。一方、高い最大動作クロック周波数ｆmaxおよびＦｉｎＦＥＴにおける大きい入力キャパシタンスに起因して、値Ｉaveは２０ＳｏＣプロセス技術から１６ナノメートルのＦｉｎＦＥＴプロセス技術までスケーリングとともに増大する。クロックセルは、同じプロセス技術の他のクロックセルと直列に利用される。したがって、ＦｉｎＦＥＴにおける大きい入力キャパシタンスは、大きい負荷キャパシタンスＣをもたらす。
[0035]相互接続部の幅を増大させることによって、または相互接続部の幅を事実上増大させる平行な相互接続部を含むことによってＥＭは低減され得るが、そのような方法はクロックセルの入力キャパシタンスを増大させる。上記で説明したように、ＥＭは、伝送する電子と拡散する金属原子との間の運動量移動に起因する、導体中のイオンの緩やかな移動によって引き起こされる物質の移送である。運動量の交換に由来する力は、電子風と呼ばれるものによって生じる。ＥＭは、原子の逆流プロセスをもたらす機械的ストレスビルドアップ（バックストレスとも呼ばれる）によって相殺される。バックストレスは、相互接続部の長さを短くすることによって増大し得る。例示的な方法および装置の第１のセットでは、ＥＭは、クロックセル内の相互接続部の長さを縮小することを通じて値Ｉmaxを増大させることによって低減される。一例では、値Ｉmaxは、２．４〜３Ｘだけ増大することができ、これは、２．４〜３Ｘ高いｆmax、または２．４〜３Ｘ大きい負荷をＥＭ違反なく駆動する能力を可能にする。例示的な方法および装置の第２のセットでは、ＥＭは、動作中に特定の相互接続部内で反対方向の電流フローをもたらす相互接続部のレイアウトを通じて低減される。入力キャパシタンスおよびｆmaxが２０ＳｏＣプロセス技術用よりも大きいＦｉｎＦＥＴプロセス技術にとって、値Ｉmaxの増大によりクロックセルがＥＭに適合できるようになり得る。
[0036]図２は、ＣＭＯＳインバータの例示的なレイアウトを示すための第１の図２００である。図２に示すように、ＣＭＯＳインバータは、複数のＰＭＯＳおよびＮＭＯＳトランジスタを含む。ＰＭＯＳトランジスタのソース２０２は、第１の金属層（第１の相互接続レベルとも呼ばれる）上の相互接続部２２２を通じて互いに接続されている。ＰＭＯＳトランジスタの第１のサブセットのドレイン２０４は、第１の金属層上の相互接続部２２４を通じて互いに接続されている。ＰＭＯＳトランジスタの第２のサブセットのドレイン２０６は、第１の金属層上の相互接続部２２６を通じて互いに接続されている。相互接続部２２４および相互接続部２２６は、第１の金属層上で分離されている。ＮＭＯＳトランジスタのソース２１２は、第１の金属層上の相互接続部２３２を通じて互いに接続されている。ＮＭＯＳトランジスタの第１のサブセットのドレイン２１４は、第１の金属層上の相互接続部２３４を通じて互いに接続されている。ＮＭＯＳトランジスタの第２のサブセットのドレイン２１６は、第１の金属層上の相互接続部２３６を通じて互いに接続されている。相互接続部２３４および相互接続部２３６は、第１の金属層上で分離されている。
[0037]相互接続部２２４、２２６は、ビア２４２、２４４を通じて第２の金属層（第２の相互接続レベルとも呼ばれる）上の相互接続部２４０を通じて接続されている。相互接続部２３４、２３６は、ビア２５２、２５４を通じて第２の金属層上の相互接続部２５０を通じて接続されている。相互接続部２４０、２５０は、ビア２６２、２６４を通じて第３の金属層（第３の相互接続レベルとも呼ばれる）上の相互接続部２６０を通じて接続されている。ＰＭＯＳおよびＮＭＯＳトランジスタのゲート２７０は、すべて互いに接続されている。ＣＭＯＳインバータの入力部は、ゲート２７０に接続されている。ＣＭＯＳインバータの出力部は、相互接続部２６０に接続されている。
[0038]図３は、ＣＭＯＳインバータの例示的なレイアウトを示すための第２の図３００である。図３に示すように、第１の金属層上の相互接続部２２４および第１の金属層上の相互接続部２２６は、第１の金属層上で分離されている。相互接続部２２４、２２６の各々の長さがｘマイクロメートルよりも短くなるように、相互接続部２２４、２２６は分離され得る。さらに、図３に示すように、第１の金属層上の相互接続部２３４および第１の金属層上の相互接続部２３６は、第１の金属層上で分離されている。相互接続部２３４、２３６の各々の長さがｘマイクロメートルよりも短くなるように、相互接続部２３４、２３６は分離され得る。相互接続部２２４、２２６は、相互接続部２４０を通じて接続されている。相互接続部２４０は、ｘマイクロメートルよりも短い長さを有し得る。相互接続部２３４、２３６は、相互接続部２５０を通じて接続されている。相互接続部２５０は、ｘマイクロメートルよりも短い長さを有し得る。相互接続部２４０、２５０は、ＣＭＯＳインバータの出力部である相互接続部２６０を通じて接続されている。一構成では、ｘ＝２であり、相互接続部２２４、２２６、２３４、２３６、２４０、２５０の各々は、２マイクロメートルよりも短い。相互接続部２２４、２２６を第１の金属層上で分離し相互接続部２２４、２２６を第２の金属層上の相互接続部２４０を通じて接続することによって、また相互接続部２３４、２３６を第１の金属層上で分離し相互接続部２３４、２３６を第２の金属層上の相互接続部２５０を通じて接続することによって、この場合、相互接続部２４０、２５０は、第３の金属層上の相互接続部２６０を通じて接続されており、相互接続部２２４、２２６、２３４、２３６の各々の長さは縮小され得、それによって、相互接続部２２４、２２６、２３４、２３６の各々の上でのバックストレスが増大する。相互接続部２２４、２２６、２３４、２３６の各々の上でのバックストレスを増大させることにより、相互接続部２２４、２２６、２３４、２３６の各々におけるＥＭが低減され、値Ｉmaxが増大する。
[0039]図４は、ＣＭＯＳデバイスの例示的なレイアウトの第１のセットを示すための第１の図４００である。ＣＭＯＳデバイスは、複数のＰＭＯＳおよびＮＭＯＳトランジスタを含んでよく、インバータであってよい。第１の金属層Ｍ１（すなわち、第１の相互接続レベル）上の第１の相互接続部４０２は、ＰＭＯＳドレインの第１のサブセットを互いに接続し得る。第１の金属層Ｍ１上の第２の相互接続部４０４は、ＰＭＯＳドレインの第２のサブセットを互いに接続し得る。ＰＭＯＳドレインの第２のサブセットは、ＰＭＯＳドレインの第１のサブセットと異なる。第１の相互接続部４０２および第２の相互接続部４０４は、第１の金属層Ｍ１上で分離されている。したがって、第１の相互接続部４０２および第２の相互接続部４０４は、第１の金属層Ｍ１上で互いに直接接続されていない。第１の金属層Ｍ１上の第３の相互接続部４０６は、ＮＭＯＳドレインの第１のサブセットを互いに接続する。第１の金属層Ｍ１上の第４の相互接続部４０８は、ＮＭＯＳドレインの第２のサブセットを互いに接続する。ＮＭＯＳドレインの第２のサブセットは、ＮＭＯＳドレインの第１のサブセットと異なる。第３の相互接続部４０６および第４の相互接続部４０８は、第１の金属層Ｍ１上で分離されている。したがって、第３の相互接続部４０６および第４の相互接続部４０８は、第１の金属層Ｍ１上で互いに直接接続されていない。ただし、図４に示すように、第１の相互接続部４０２、第２の相互接続部４０４、第３の相互接続部４０６、および第４の相互接続部４０８は、少なくとも１つの他の相互接続レベルを通じて互いに結合されている。第１の相互接続部４０２、第２の相互接続部４０４、第３の相互接続部４０６、および第４の相互接続部４０８は、各々、長さがｘマイクロメートルよりも短くてよい。一構成では、ｘ＝２であり、第１の相互接続部４０２、第２の相互接続部４０４、第３の相互接続部４０６、および第４の相互接続部４０８は、各々、長さが２マイクロメートルよりも短い。
[0040]図４に示すように、第２の金属層Ｍ２（すなわち、第２の相互接続レベル）上の第５の相互接続部４１０は、ビア４１２、４１４を通じて第１の相互接続部４０２と第２の相互接続部４０４とを互いに結合する。第２の金属層Ｍ２上の第６の相互接続部４２０は、ビア４２２、４２４を通じて第３の相互接続部４０６と第４の相互接続部４０８とを互いに結合する。第５の相互接続部４１０および第６の相互接続部４２０は、各々、長さがｘマイクロメートルよりも短くてよい。一構成では、ｘ＝２であり、第５の相互接続部４１０および第６の相互接続部４２０は、各々、長さが２マイクロメートルよりも短い。第３の金属層Ｍ３上の第７の相互接続部４３０は、ビア４３２、４３４を通じて第５の相互接続部４１０と第６の相互接続部４２０とを互いに結合する。デバイスの出力部は、第７の相互接続部４３０に接続されている。
[0041]図５は、ＣＭＯＳデバイスの例示的なレイアウトの第１のセットを示すための第２の図５００である。ＣＭＯＳデバイスは、複数のＰＭＯＳおよびＮＭＯＳトランジスタを含んでよく、インバータであってよい。相互接続部の長さをしきい値（たとえば、２マイクロメートル）を超えて増大させることなくＣＭＯＳインバータの中のＰＭＯＳおよびＮＭＯＳトランジスタの数を増大させるために、ＣＭＯＳインバータは、図４の複数のデバイスを並列に利用することができる。第１の金属層Ｍ１上の第１の相互接続部５０２は、ＰＭＯＳドレインの第１のサブセットを互いに接続し得る。第１の金属層Ｍ１上の第２の相互接続部５０４は、ＰＭＯＳドレインの第２のサブセットを互いに接続し得る。ＰＭＯＳドレインの第２のサブセットは、ＰＭＯＳドレインの第１のサブセットと異なる。第１の相互接続部５０２および第２の相互接続部５０４は、第１の金属層Ｍ１上で分離されている。したがって、第１の相互接続部５０２および第２の相互接続部５０４は、第１の金属層Ｍ１上で互いに直接接続されていない。第１の金属層Ｍ１上の第３の相互接続部５０６は、ＮＭＯＳドレインの第１のサブセットを互いに接続し得る。第１の金属層Ｍ１上の第４の相互接続部５０８は、ＮＭＯＳドレインの第２のサブセットを互いに接続し得る。ＮＭＯＳドレインの第２のサブセットは、ＮＭＯＳドレインの第１のサブセットと異なる。第３の相互接続部５０６および第４の相互接続部５０８は、第１の金属層Ｍ１上で分離されている。したがって、第３の相互接続部５０６および第４の相互接続部５０８は、第１の金属層Ｍ１上で互いに直接接続されていない。第２の金属層Ｍ２上の第５の相互接続部５１０は、ビア５１２、５１４を通じて第１の相互接続部５０２と第２の相互接続部５０４とを互いに結合する。第２の金属層Ｍ２上の第６の相互接続部５２０は、ビア５２２、５２４を通じて第３の相互接続部５０６と第４の相互接続部５０８とを互いに結合する。
[0042]第１の金属層Ｍ１上の第７の相互接続部５３２は、ＰＭＯＳドレインの第３のサブセットを互いに接続する。第１の金属層Ｍ１上の第８の相互接続部５３４は、ＰＭＯＳドレインの第４のサブセットを互いに接続する。ＰＭＯＳドレインの第４のサブセットは、ＰＭＯＳドレインの第３のサブセットと異なる。第７の相互接続部５３２および第８の相互接続部５３４は、第１の金属層Ｍ１上で分離されている。したがって、第７の相互接続部５３２および第８の相互接続部５３４は、第１の金属層Ｍ１上で互いに直接接続されていない。第１の金属層Ｍ１上の第９の相互接続部５３６は、ＮＭＯＳドレインの第３のサブセットを互いに接続する。第１の金属層Ｍ１上の第１０の相互接続部５３８は、ＮＭＯＳドレインの第４のサブセットを互いに接続する。ＮＭＯＳドレインの第４のサブセットは、ＮＭＯＳドレインの第３のサブセットと異なる。第９の相互接続部５３６および第１０の相互接続部５３８は、第１の金属層Ｍ１上で分離されている。したがって、第９の相互接続部５３６および第１０の相互接続部５３８は、第１の金属層Ｍ１上で互いに直接接続されていない。第２の金属層Ｍ２上の第１１の相互接続部５４０は、ビア５４２、５４４を通じて第７の相互接続部５３２と第８の相互接続部５３４とを互いに結合する。第２の金属層Ｍ２上の第１２の相互接続部５５０は、ビア５５２、５５４を通じて第９の相互接続部５３６と第１０の相互接続部５３８とを互いに結合する。第３の金属層Ｍ３上の第１３の相互接続部５６０は、ビア５６２、５６４、５６６、５６８を通じて、第５の相互接続部５１０と、第６の相互接続部５２０と、第１１の相互接続部５４０と、第１２の相互接続部５５０とを互いに結合する。
[0043]図５に示すように、第１の金属層Ｍ１上の相互接続部５０２、５０４、５３２、５３４の第１のセットは、ＰＭＯＳドレインの異なるサブセットを互いに接続し得る。相互接続部５０２、５０４、５３２、５３４の第１のセットの中の各相互接続部は、第１の金属層Ｍ１上で相互接続部５０２、５０４、５３２、５３４の第１のセットの中の他の相互接続部から分離されている。第１の金属層Ｍ１上の相互接続部５０６、５０８、５３６、５３８の第２のセットは、ＮＭＯＳドレインの異なるサブセットを互いに接続する。相互接続部５０６、５０８、５３６、５３８の第２のセットの中の各相互接続部は、第１の金属層Ｍ１上で相互接続部５０６、５０８、５３６、５３８の第２のセットの中の他の相互接続部から分離されている。相互接続部５１０、５４０の第３のセットの第１のサブセット５１０は、相互接続部５０２、５０４、５３２、５３４の第１のセットの第１のサブセット５０２、５０４の中の相互接続部の隣接する異なるペアを互いに結合する。相互接続部５１０、５４０の第３のセットの第２のサブセット５４０は、相互接続部５０２、５０４、５３２、５３４の第１のセットの第２のサブセット５３２、５３４の中の相互接続部の隣接する異なるペアを互いに結合する。相互接続部５２０、５５０の第４のセットの第１のサブセット５２０は、相互接続部５０６、５０８、５３６、５３８の第２のセットの第１のサブセット５０６、５０８の中の相互接続部の隣接する異なるペアを互いに結合する。相互接続部５２０、５５０の第４のセットの第２のサブセット５５０は、相互接続部５０６、５０８、５３６、５３８の第２のセットの第２のサブセット５３６、５３８の中の相互接続部の隣接する異なるペアを互いに結合する。第３の金属層Ｍ３上の第５の相互接続部５６０は、相互接続部５１０、５４０の第３のセットの中の相互接続部の各々を、相互接続部５２０、５５０の第４のセットの中の相互接続部の各々に結合する。
[0044]相互接続部５０２、５０４、５３２、５３４の第１のセットおよび相互接続部５０６、５０８、５３６、５３８の第２のセットの中の各相互接続部は、長さがｘマイクロメートルよりも短くてよい。さらに、相互接続部５１０、５４０の第３のセットおよび相互接続部５２０、５５０の第４のセットの中の各相互接続部は、長さがｘマイクロメートルよりも短くてよい。一構成では、ｘ＝２である。
[0045]図６は、ＣＭＯＳデバイスの例示的なレイアウトの第１のセットを示すための第３の図６００である。ＣＭＯＳデバイスは、複数のＰＭＯＳおよびＮＭＯＳトランジスタを含んでよく、インバータであってよい。相互接続部の長さをしきい値（たとえば、２マイクロメートル）を超えて増大させることなくＣＭＯＳインバータの中のＰＭＯＳおよびＮＭＯＳトランジスタの数を増大させるために、ＣＭＯＳインバータは、図４の複数のデバイスを直列に利用することができる。第１の金属層Ｍ１上の第１の相互接続部６０２は、ＰＭＯＳドレインの第１のサブセットを互いに接続し得る。第１の金属層Ｍ１上の第２の相互接続部６０４は、ＰＭＯＳドレインの第２のサブセットを互いに接続し得る。ＰＭＯＳドレインの第２のサブセットは、ＰＭＯＳドレインの第１のサブセットと異なる。第１の相互接続部６０２および第２の相互接続部６０４は、第１の金属層Ｍ１上で分離されている。したがって、第１の相互接続部６０２および第２の相互接続部６０４は、第１の金属層Ｍ１上で互いに直接接続されていない。第１の金属層Ｍ１上の第３の相互接続部６１２は、ＮＭＯＳドレインの第１のサブセットを互いに接続し得る。第１の金属層Ｍ１上の第４の相互接続部６１４は、ＮＭＯＳドレインの第２のサブセットを互いに接続し得る。ＮＭＯＳドレインの第２のサブセットは、ＮＭＯＳドレインの第１のサブセットと異なる。第３の相互接続部６１２および第４の相互接続部６１４は、第１の金属層Ｍ１上で分離されている。したがって、第３の相互接続部６１２および第４の相互接続部６１４は、第１の金属層Ｍ１上で互いに直接接続されていない。
[0046]第１の金属層Ｍ１上の第５の相互接続部６０６は、ＰＭＯＳドレインの第３のサブセットを互いに接続し得る。ＰＭＯＳドレインの第３のサブセットは、ＰＭＯＳドレインの第１および第２のサブセットと異なる。第３の相互接続部６０６および第２の相互接続部６０４は、第１の金属層Ｍ１上で分離されている。したがって、第３の相互接続部６０６および第２の相互接続部６０４は、第１の金属層Ｍ１上で互いに直接接続されていない。第１の金属層Ｍ１上の第６の相互接続部６１６は、ＮＭＯＳドレインの第３のサブセットを互いに接続し得る。ＮＭＯＳドレインの第３のサブセットは、ＮＭＯＳドレインの第１および第２のサブセットと異なる。第６の相互接続部６１６および第４の相互接続部６１４は、第１の金属層Ｍ１上で分離されている。したがって、第６の相互接続部６１６および第４の相互接続部６１４は、第１の金属層Ｍ１上で互いに直接接続されていない。
[0047]図６に示すように、第１の金属層Ｍ１上の相互接続部６０２、６０４、６０６の第１のセットは、ＰＭＯＳドレインの異なるサブセットを互いに接続し得る。相互接続部６０２、６０４、６０６の第１のセットの中の各相互接続部は、第１の金属層Ｍ１上で相互接続部６０２、６０４、６０６の第１のセットの中の他の相互接続部から分離されている。第１の金属層Ｍ１上の相互接続部６１２、６１４、６１６の第２のセットは、ＮＭＯＳドレインの異なるサブセットを互いに接続する。相互接続部６１２、６１４、６１６の第２のセットの中の各相互接続部は、第１の金属層Ｍ１上で相互接続部６１２、６１４、６１６の第２のセットの中の他の相互接続部から分離されている。第２の金属層Ｍ２上の相互接続部６２０、６２２の第３のセットは、ビア６３０、６３２、６３４、および６３６を通じて、相互接続部６０２、６０４、６０６の第１のセットの中の相互接続部の隣接する異なるペアを互いに結合する。第２の金属層Ｍ２上の相互接続部６２４、６２６の第４のセットは、ビア６４０、６４２、６４４、および６４６を通じて、相互接続部６１２、６１４、６１６の第２のセットの中の相互接続部の隣接する異なるペアを互いに結合する。第３の金属層Ｍ３上の相互接続部６６０、６７０の第５のセットは、相互接続部６２０、６２２の第３のセットの中からのビア６６２および６７２を通じた相互接続部と、相互接続部６２４、６２６の第４のセットの中からのビア６６４および６７４を通じた相互接続部とを含む、相互接続部の隣接する異なるペアを結合する。相互接続部６６０、６７０の第５のセットの中の各相互接続部は、互いに結合されている。
[0048]相互接続部の第１のセットおよび相互接続部の第２のセットの中の各相互接続部は、長さがｘマイクロメートルよりも短くてよい。さらに、相互接続部の第３のセットおよび相互接続部の第４のセットの中の各相互接続部は、長さがｘマイクロメートルよりも短くてよい。一構成では、ｘ＝２である。
[0049]図７Ａは、ＣＭＯＳデバイスの相互接続部内の電流フローを示すための図７００である。図７Ｂは、図７Ａの図の相互接続部内の電流フローのグラフ７５０である。図７Ｂでは、期間τは、ＮＭＯＳトランジスタがターンオンされた時と、その後でターンオフされた後に再びターンオンされる時との間の時間期間、またはＰＭＯＳトランジスタがターンオンされた時と、その後でターンオフされた後に再びターンオンされる時との間の時間期間である。ＣＭＯＳデバイスがインバータであり、第１の金属層Ｍ１上の相互接続部７０２が複数のＰＭＯＳドレインを互いに接続し、第１の金属層Ｍ１上の相互接続部７０４が複数のＮＭＯＳドレインを互いに接続していると仮定する。第２の金属層Ｍ２上の相互接続部７０６は、相互接続部７０２に接続されている。第２の金属層Ｍ２上の相互接続部７０８は、相互接続部７０４に接続されている。第３の金属層Ｍ３上の相互接続部７１０は、相互接続部７０６、７０８に接続されている。ＣＭＯＳデバイスの出力部７１２は、相互接続部７１０の上に位置する。ＮＭＯＳトランジスタがターンオフされＰＭＯＳトランジスタがターンオンされると、電流７１４は、ＰＭＯＳトランジスタのソースからＰＭＯＳトランジスタのドレインへ、また相互接続部７０２、７０６、７１０を通じて出力部７１２へ流れる。ＰＭＯＳトランジスタがターンオフされＮＭＯＳトランジスタがターンオンされると、電流７１６は、出力部７１２から相互接続部７１０、７０８、７０４を通じてＮＭＯＳトランジスタのドレインへ、次いで、ＮＭＯＳトランジスタのソースへ流れる。相互接続部７０２、７０４、７０６、７０８を通る電流７１４、７１６は、図７Ｂに示すように単方向である。
[0050]図８は、ＣＭＯＳデバイスの例示的なレイアウトの第２のセットを示すための第１の図８００である。第１の金属層Ｍ１上の相互接続部７０２が複数のＰＭＯＳドレインを互いに接続し、第１の金属層Ｍ１上の相互接続部７０４が複数のＮＭＯＳドレインを互いに接続していると仮定する。第２の金属層Ｍ２上の相互接続部７０６は、相互接続部７０２に接続されている。第２の金属層Ｍ２上の相互接続部７０８は、相互接続部７０４に接続されている。第３の金属層Ｍ３上の相互接続部７１０は、相互接続部７０６、７０８に接続されている。例示的なレイアウトでは、第１の金属層Ｍ１上の相互接続部７２０は、相互接続部７１０の片側で相互接続部７０２、７０４を互いに接続し、第１の金属層Ｍ１上の相互接続部７３０は、相互接続部７１０の向こう側で相互接続部７０２、７０４を互いに接続する。図８００は、相互接続部７１０の下方で相互接続部７０２、７０４を互いに接続する相互接続部７１８を示す。ただし、レイアウトは、相互接続部７１８を含まないことがある。
[0051]図９Ａは、例示的なＣＭＯＳデバイスの相互接続部内の電流フローを示すための第１の図９００である。図９Ｂは、例示的なＣＭＯＳデバイスの相互接続部内の電流フローを示すための第２の図９３０である。図９Ｃは、図９Ａおよび図９Ｂの図の相互接続部内の電流フローのグラフ９６０である。図９Ｃでは、期間τは、ＮＭＯＳトランジスタがターンオンされた時と、その後でターンオフされた後に再びターンオンされる時との間の時間期間、またはＰＭＯＳトランジスタがターンオンされた時と、その後でターンオフされた後に再びターンオンされる時との間の時間期間である。第１の金属層Ｍ１上の相互接続部７０２が複数のＰＭＯＳドレインを互いに接続し、第１の金属層Ｍ１上の相互接続部７０４が複数のＮＭＯＳドレインを互いに接続していると仮定する。第２の金属層Ｍ２上の相互接続部７０６は、相互接続部７０２に接続されている。第２の金属層Ｍ２上の相互接続部７０８は、相互接続部７０４に接続されている。第３の金属層Ｍ３上の相互接続部７１０は、相互接続部７０６、７０８に接続されている。ＣＭＯＳデバイスの出力部７１２は、相互接続部７１０の上に位置する。ＮＭＯＳトランジスタがターンオフされＰＭＯＳトランジスタがターンオンされると、電流７５０、７５４は、相互接続部７０２、７０６、７１０を通じて出力部７１２へ流れ、電流７５２は、相互接続部７０２、７２０、７０４、７０８、７１０を通じて出力部７１２へ流れ、電流７５６は、相互接続部７０２、７３０、７０４、７０８、７１０を通じて出力部７１２へ流れる。しかしながら、ＮＭＯＳトランジスタがターンオンされＰＭＯＳトランジスタがターンオフされると、電流７６２、７６６は、出力部７１２から通じて、相互接続部７１０、７０８、７０４を通じて流れ、電流７６０は、出力部７１２から相互接続部７１０、７０６、７０２、７２０、７０４を通じて流れ、電流７６４は、出力部７１２から相互接続部７１０、７０６、７０２、７３０、７０４を通じて流れる。
[0052]図９Ａ、図９Ｂに示すように、ＣＭＯＳデバイスの動作中、電流は、相互接続部７０６、７０２の中を相互接続部７２０と７１０との間で、相互接続部７０６、７０２の中を相互接続部７３０と７１０との間で、相互接続部７０８、７０４の中を相互接続部７２０と７１０との間で、相互接続部７０８、７０４の中を相互接続部７３０と７１０との間で、反対方向に流れる。したがって、図９Ｃに示すように、相互接続部７２０、７３０を含むことによって、電流は、ＣＭＯＳデバイスの動作中、相互接続部７０２、７０４、７０６、７０８の中を反対方向に流れる。電流がＣＭＯＳデバイスの動作中に相互接続部７０２、７０４、７０６、７０８の中を反対方向に流れるので、電子風が相互接続部を通じて反対方向に流れるためＥＭ相互接続劣化は効果的に低減される。
[0053]再び図９Ａ、図９Ｂを参照すると、相互接続部７２０、７３０は、相互接続部７１０と平行であり、相互接続部７１０から距離ｄiだけオフセットしている。距離ｄi≧ｄであり、ここで、距離ｄは、電流ｉ1 ７５０が電流ｉ5 ７６０にほぼ等しく、電流ｉ2 ７５２が電流ｉ6 ７６２にほぼ等しく、電流ｉ3 ７５４が電流ｉ7 ７６４にほぼ等しく、および／または電流ｉ4 ７５６が電流ｉ8 ７６６にほぼ等しくなるような距離にほぼ等しい。
[0054]図１０は、ＣＭＯＳデバイスの例示的なレイアウトの第２のセットを示すための第２の図１０００である。第１の金属層Ｍ１上の相互接続部７０２が複数のＰＭＯＳドレインを互いに接続し、第１の金属層Ｍ１上の相互接続部７０４が複数のＮＭＯＳドレインを互いに接続していると仮定する。第２の金属層Ｍ２上の相互接続部７０６は、相互接続部７０２に接続されている。第２の金属層Ｍ２上の相互接続部７０８は、相互接続部７０４に接続されている。第３の金属層Ｍ３上の相互接続部７１０は、相互接続部７０６、７０８に接続されている。第１の金属層Ｍ１上の相互接続部７２０は、相互接続部７１０の片側で相互接続部７０２、７０４を互いに接続し、第１の金属層Ｍ１上の相互接続部７３０は、相互接続部７１０の向こう側で相互接続部７０２、７０４を互いに接続する。図８に関して上記で説明したように、相互接続部７１８は、相互接続部７１０の下方で相互接続部７０２、７０４を互いに接続し得る。
[0055]図１１は、ＣＭＯＳデバイスの例示的なレイアウトの第３のセットを示すための第１の図１１００である。ＣＭＯＳデバイスは、複数のＰＭＯＳおよびＮＭＯＳトランジスタを含んでよく、インバータであってよい。第１の金属層Ｍ１（すなわち、第１の相互接続レベル）上の相互接続部４０２は、ＰＭＯＳドレインの第１のサブセットを互いに接続し得る。第１の金属層Ｍ１上の相互接続部４０４は、ＰＭＯＳドレインの第２のサブセットを互いに接続し得る。相互接続部４０２、４０４は、第１の金属層Ｍ１上で分離されている。第１の金属層Ｍ１上の相互接続部４０６は、ＮＭＯＳドレインの第１のサブセットを互いに接続し得る。第１の金属層Ｍ１上の相互接続部４０８は、ＮＭＯＳドレインの第２のサブセットを互いに接続し得る。相互接続部４０６、４０８は、第１の金属層Ｍ１上で分離されている。第２の金属層Ｍ２（すなわち、第２の相互接続レベル）上の相互接続部４１０は、相互接続部４０２、４０４を互いに結合する。第２の金属層Ｍ２上の相互接続部４２０は、相互接続部４０６、４０８を互いに結合する。第３の金属層Ｍ３上の相互接続部４３０は、相互接続部４１０、４２０を互いに結合する。第１の金属層Ｍ１上の相互接続部４７０は、相互接続部４０２、４０６を互いに結合する。第１の金属層Ｍ１上の相互接続部４８０は、相互接続部４０４、４０８を互いに結合する。図４に関して説明したように、相互接続部４０２、４０４、４０６、４０８、４１０、４２０は、各々、長さがｘマイクロメートルよりも短くてよい。一構成では、ｘ＝２であり、相互接続部４０２、４０４、４０６、４０８、４１０、４２０は、各々、長さが２マイクロメートルよりも短い。相互接続部４０２、４０４、４０６、４０８、４１０、４２０の長さを２マイクロメートルよりも短くして、相互接続部４０２、４０４、４０６、４０８、４１０、４２０におけるＥＭ相互接続劣化が低減される。さらに、相互接続部４７０、４８０が相互接続部４３０と平行な電流経路を形成して、図９Ａ、図９Ｂ、図９Ｃに関して上記で説明したように、ＥＭ相互接続劣化は相互接続部４０２、４０４、４０６、４０８、４１０、４２０を通じてさらに低減される。
[0056]図１２は、ＣＭＯＳデバイスの例示的なレイアウトの第３のセットを示すための第２の図１２００である。ＣＭＯＳデバイスは、複数のＰＭＯＳおよびＮＭＯＳトランジスタを含んでよく、インバータであってよい。相互接続部の長さをしきい値（たとえば、２マイクロメートル）を超えて増大させることなくＣＭＯＳインバータの中のＰＭＯＳおよびＮＭＯＳトランジスタの数を増大させるために、ＣＭＯＳインバータは、図１１の複数のデバイスを並列に利用することができる。第１の金属層Ｍ１上の相互接続部５０２は、ＰＭＯＳドレインの第１のサブセットを互いに接続し得る。第１の金属層Ｍ１上の相互接続部５０４は、ＰＭＯＳドレインの第２のサブセットを互いに接続し得る。相互接続部５０２、５０４は、第１の金属層Ｍ１上で分離されている。第１の金属層Ｍ１上の相互接続部５０６は、ＮＭＯＳドレインの第１のサブセットを互いに接続し得る。第１の金属層Ｍ１上の相互接続部５０８は、ＮＭＯＳドレインの第２のサブセットを互いに接続し得る。相互接続部５０６、５０８は、第１の金属層Ｍ１上で分離されている。第２の金属層Ｍ２上の相互接続部５１０は、相互接続部５０２、５０４を互いに結合する。第２の金属層Ｍ２上の相互接続部５２０は、相互接続部５０６、５０８を互いに結合する。
[0057]第１の金属層Ｍ１上の相互接続部５３２は、ＰＭＯＳドレインの第３のサブセットを互いに接続し得る。第１の金属層Ｍ１上の相互接続部５３４は、ＰＭＯＳドレインの第４のサブセットを互いに接続し得る。相互接続部５３２、５３４は、第１の金属層Ｍ１上で分離されている。第１の金属層Ｍ１上の相互接続部５３６は、ＮＭＯＳドレインの第３のサブセットを互いに接続し得る。第１の金属層Ｍ１上の相互接続部５３８は、ＮＭＯＳドレインの第４のサブセットを互いに接続し得る。相互接続部５３６、５３８は、第１の金属層Ｍ１上で分離されている。第２の金属層Ｍ２上の相互接続部５４０は、相互接続部５３２、５３４を互いに結合する。第２の金属層Ｍ２上の相互接続部５５０は、相互接続部５３６、５３８を互いに結合する。第３の金属層Ｍ３上の相互接続部５６０は、相互接続部５１０、５２０、５４０、５５０を互いに結合する。
[0058]第１の金属層Ｍ１上の相互接続部５７０は、相互接続部５０２、５０６を互いに結合する。第１の金属層Ｍ１上の相互接続部５７２は、相互接続部５０４、５０８を互いに結合する。第１の金属層Ｍ１上の相互接続部５７４は、相互接続部５３２、５３６を互いに結合する。第１の金属層Ｍ１上の相互接続部５７６は、相互接続部５３４、５３８を互いに結合する。図５に関して説明したように、相互接続部５０２、５０４、５０６、５０８、５１０、５２０、５３２、５３４、５３６、５３８、５４０、５５０は、各々、長さがｘマイクロメートルよりも短くてよい。一構成では、ｘ＝２であり、相互接続部５０２、５０４、５０６、５０８、５１０、５２０、５３２、５３４、５３６、５３８、５４０、５５０は、各々、長さが２マイクロメートルよりも短い。相互接続部５０２、５０４、５０６、５０８、５１０、５２０、５３２、５３４、５３６、５３８、５４０、５５０の長さを２マイクロメートルよりも短くして、相互接続部５０２、５０４、５０６、５０８、５１０、５２０、５３２、５３４、５３６、５３８、５４０、５５０におけるＥＭ相互接続劣化が低減される。さらに、相互接続部５７０、５７２、５７４、５７６が相互接続部５６０と平行な電流経路を形成して、図９Ａ、図９Ｂ、図９Ｃに関して上記で説明したように、ＥＭ相互接続劣化は相互接続部５０２、５０４、５０６、５０８、５１０、５２０、５３２、５３４、５３６、５３８、５４０、５５０を通じてさらに低減される。
[0059]図１３は、ＣＭＯＳデバイスの例示的なレイアウトの第３のセットを示すための第３の図１３００である。ＣＭＯＳデバイスは、複数のＰＭＯＳおよびＮＭＯＳトランジスタを含んでよく、インバータであってよい。相互接続部の長さをしきい値（たとえば、２マイクロメートル）を超えて増大させることなくＣＭＯＳインバータの中のＰＭＯＳおよびＮＭＯＳトランジスタの数を増大させるために、ＣＭＯＳインバータは、図１１の複数のデバイスを直列に利用することができる。第１の金属層Ｍ１上の相互接続部６０２は、ＰＭＯＳドレインの第１のサブセットを互いに接続し得る。第１の金属層Ｍ１上の相互接続部６０４は、ＰＭＯＳドレインの第２のサブセットを互いに接続し得る。相互接続部６０２、６０４は、第１の金属層Ｍ１上で分離されている。第１の金属層Ｍ１上の相互接続部６１２は、ＮＭＯＳドレインの第１のサブセットを互いに接続し得る。第１の金属層Ｍ１上の相互接続部６１４は、ＮＭＯＳドレインの第２のサブセットを互いに接続し得る。相互接続部６１２、６１４は、第１の金属層Ｍ１上で分離されている。
[0060]第１の金属層Ｍ１上の相互接続部６０６は、ＰＭＯＳドレインの第３のサブセットを互いに接続し得る。相互接続部６０６、６０４は、第１の金属層Ｍ１上で分離されている。第１の金属層Ｍ１上の相互接続部６１６は、ＮＭＯＳドレインの第３のサブセットを互いに接続し得る。相互接続部６１６、６１４は、第１の金属層Ｍ１上で分離されている。図１３に示すように、第１の金属層Ｍ１上の相互接続部６０２、６０４、６０６の第１のセットは、ＰＭＯＳドレインの異なるサブセットを互いに接続し得る。相互接続部６０２、６０４、６０６の第１のセットの中の各相互接続部は、第１の金属層Ｍ１上で相互接続部６０２、６０４、６０６の第１のセットの中の他の相互接続部から分離されている。第１の金属層Ｍ１上の相互接続部６１２、６１４、６１６の第２のセットは、ＮＭＯＳドレインの異なるサブセットを互いに接続する。相互接続部６１２、６１４、６１６の第２のセットの中の各相互接続部は、第１の金属層Ｍ１上で相互接続部６１２、６１４、６１６の第２のセットの中の他の相互接続部から分離されている。第２の金属層Ｍ２上の相互接続部６２０、６２２の第３のセットは、相互接続部６０２、６０４、６０６の第１のセットの中の相互接続部の隣接する異なるペアを互いに結合する。第２の金属層Ｍ２上の相互接続部６２４、６２６の第４のセットは、相互接続部６１２、６１４、６１６の第２のセットの中の相互接続部の隣接する異なるペアを互いに結合する。第３の金属層Ｍ３上の相互接続部６６０、６７０の第５のセットは、相互接続部６２０、６２２の第３のセットの中からの相互接続部と、相互接続部６２４、６２６の第４のセットの中からの相互接続部とを含む、相互接続部の隣接する異なるペアを結合する。相互接続部６６０、６７０の第５のセットの中の各相互接続部は、互いに結合されている。
[0061]相互接続部６８０は、相互接続部６０２、６１２を互いに結合し、相互接続部６８２は、相互接続部６０４、６１４を互いに結合し、相互接続部６８４は、相互接続部６０６、６１６を互いに結合する。相互接続部の第１、第２、第３、および第４のセットの中の各相互接続部６０２、６０４、６０６、６１２、６１４、６１６、６２０、６２２、６２４、６２６は、長さがｘマイクロメートルよりも短くてよい。一構成では、ｘ＝２である。相互接続部６０２、６０４、６０６、６１２、６１４、６１６、６２０、６２２、６２４、６２６の長さを２マイクロメートルよりも短くして、それらの相互接続部におけるＥＭ相互接続劣化は低減される。さらに、相互接続部６８０、６８２、６８４が相互接続部６６０、６７０と平行な電流経路を形成して、図９Ａ、図９Ｂ、図９Ｃに関して上記で説明したように、ＥＭ相互接続劣化は相互接続部６０２、６０４、６０６、６１２、６１４、６１６、６２０、６２２、６２４、６２６を通じてさらに低減される。
[0062]図１４は、ＣＭＯＳデバイスをレイアウトする第１の方法のフローチャート１４００である。ＣＭＯＳデバイスは、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含む。ステップ１４０２において、ＰＭＯＳドレインの第１のサブセットは、相互接続レベル上の第１の相互接続部と相互接続される。ステップ１４０４において、ＰＭＯＳドレインの第２のサブセットは、相互接続レベル上の第２の相互接続部と相互接続される。ＰＭＯＳドレインの第２のサブセットは、相互接続レベル上でＰＭＯＳドレインの第１のサブセットから分離される。ステップ１４０６において、ＮＭＯＳドレインの第１のサブセットは、相互接続レベル上の第３の相互接続部と相互接続される。ステップ１４０８において、ＮＭＯＳドレインの第２のサブセットは、相互接続レベル上の第４の相互接続部と相互接続される。ＮＭＯＳドレインの第２のサブセットは、相互接続レベル上でＮＭＯＳドレインの第１のサブセットから分離される。第１の相互接続部、第２の相互接続部、第３の相互接続部、および第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合される。
[0063]たとえば、図４を参照すると、ＰＭＯＳドレインの第１のサブセットは、第１の金属層Ｍ１上の第１の相互接続部４０２と相互接続されている。ＰＭＯＳドレインの第２のサブセットは、第１の金属層Ｍ１上の第２の相互接続部４０４と相互接続されている。相互接続部４０２、４０４が第１の金属層Ｍ１上で分離されているので、ＰＭＯＳドレインの第２のサブセットは、第１の金属層Ｍ１上でＰＭＯＳドレインの第１のサブセットから分離される。ＮＭＯＳドレインの第１のサブセットは、第１の金属層Ｍ１上の第３の相互接続部４０６と相互接続されている。ＮＭＯＳドレインの第２のサブセットは、第１の金属層Ｍ１の第４の相互接続部４０８と相互接続されている。相互接続部４０６、４０８が第１の金属層Ｍ１上で分離されているので、ＮＭＯＳドレインの第２のサブセットは、第１の金属層Ｍ１上でＮＭＯＳドレインの第１のサブセットから分離される。第１の相互接続部４０２、第２の相互接続部４０４、第３の相互接続部４０６、および第４の相互接続部４０８は、第２の金属層Ｍ２や第３の金属層Ｍ３などの少なくとも１つの他の金属層を通じて互いに結合されている。
[0064]図４に示すように、第１の相互接続部４０２、第２の相互接続部４０４、第３の相互接続部４０６、および第４の相互接続部４０８は、各々、長さが２マイクロメートルよりも短くてよい。第１の相互接続部４０２および第２の相互接続部４０４は、第２の相互接続レベル（たとえば、第２の金属層Ｍ２）上の第５の相互接続部４１０と相互接続され得る。第３の相互接続部４０６および第４の相互接続部４０８は、第２の相互接続レベル上の第６の相互接続部４２０と相互接続され得る。第５の相互接続部４１０および第６の相互接続部４２０は、各々、長さが２マイクロメートルよりも短くてよい。第５の相互接続部４１０および第６の相互接続部４２０は、第３の相互接続部（たとえば、第３の金属層Ｍ３）上の第７の相互接続部４３０と相互接続され得る。デバイスの出力部は、第７の相互接続部４３０に接続され得る。ＣＭＯＳデバイスは、インバータであってよい。ＰＭＯＳトランジスタは、ＰＭＯＳゲートとＰＭＯＳソースとを各々有し得る。ＮＭＯＳトランジスタは、ＮＭＯＳゲートとＮＭＯＳソースとを各々有し得る。ＮＭＯＳトランジスタのＮＭＯＳソースは、互いに結合され得る。ＰＭＯＳトランジスタのＰＭＯＳソースは、一緒にあり得る。ＰＭＯＳトランジスタのＰＭＯＳゲートおよびＮＭＯＳトランジスタのＮＭＯＳゲートは、互いに結合され得る。
[0065]図１５は、ＣＭＯＳデバイスを動作させる第１の方法のフローチャート１５００である。ＣＭＯＳデバイスは、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含む。ステップ１５０２において、第１の電流は、相互接続レベル上の第１の相互接続部と相互接続されているＰＭＯＳドレインの第１のサブセットから流れる。ステップ１５０４において、第２の電流は、相互接続レベル上の第２の相互接続部と相互接続されているＰＭＯＳドレインの第２のサブセットから流れる。ＰＭＯＳドレインの第２のサブセットは、相互接続レベル上でＰＭＯＳドレインの第１のサブセットから分離されている。ステップ１５０６において、第３の電流は、相互接続レベル上の第３の相互接続部と相互接続されているＮＭＯＳドレインの第１のサブセットへ流れる。ステップ１５０８において、第４の電流は、相互接続レベル上の第４の相互接続部と相互接続されているＮＭＯＳドレインの第２のサブセットへ流れる。ＮＭＯＳドレインの第２のサブセットは、相互接続レベル上でＮＭＯＳドレインの第１のサブセットから分離されている。第１の相互接続部、第２の相互接続部、第３の相互接続部、および第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合されている。ＣＭＯＳデバイスが低入力を受け取ると、第１の電流および第２の電流は、少なくとも１つの他の相互接続レベルを通じてＣＭＯＳデバイスの出力部へ流れる。ＣＭＯＳデバイスが高入力を受け取ると、第３の電流および第４の電流は、ＣＭＯＳデバイスの出力部から少なくとも１つの他の相互接続レベルを通じて流れる。
[0066]たとえば、図４を参照すると、第１の電流は、第１の金属層Ｍ１上の第１の相互接続部４０２と相互接続されているＰＭＯＳドレインの第１のサブセットから流れる。第２の電流は、第１の金属層Ｍ１上の第２の相互接続部４０４と相互接続されているＰＭＯＳドレインの第２のサブセットから流れる。相互接続部４０２、４０４が第１の金属層Ｍ１上で分離されているので、ＰＭＯＳドレインの第２のサブセットは、第１の金属層Ｍ１上でＰＭＯＳドレインの第１のサブセットから分離される。第３の電流は、第１の金属層Ｍ１上の第３の相互接続部４０６と相互接続されているＮＭＯＳドレインの第１のサブセットへ流れる。第４の電流は、第１の金属層Ｍ１上の第４の相互接続部４０８と相互接続されているＮＭＯＳドレインの第２のサブセットへ流れる。相互接続部４０６、４０８が第１の金属層Ｍ１上で分離されているので、ＮＭＯＳドレインの第２のサブセットは、第１の金属層Ｍ１上でＮＭＯＳドレインの第１のサブセットから分離される。第１の相互接続部４０２、第２の相互接続部４０４、第３の相互接続部４０６、および第４の相互接続部４０８は、第２の金属層Ｍ２や第３の金属層Ｍ３などの少なくとも１つの他の相互接続レベルを通じて互いに結合されている。ＣＭＯＳデバイスが低入力を受け取ると、第１の電流および第２の電流は、少なくとも１つの他の相互接続レベルを通じてＣＭＯＳデバイスの出力部へ流れる。ＣＭＯＳデバイスが高入力を受け取ると、第３の電流および第４の電流は、ＣＭＯＳデバイスの出力部から少なくとも１つの他の相互接続レベルを通じて流れる。
[0067]第１の相互接続部４０２、第２の相互接続部４０４、第３の相互接続部４０６、および第４の相互接続部４０８は、各々、長さが２マイクロメートルよりも短くてよい。第１の相互接続部４０２および第２の相互接続部４０４は、第２の相互接続レベル（たとえば、第２の金属層Ｍ２）上の第５の相互接続部４１０と相互接続され得、第３の相互接続部４０６および第４の相互接続部４０８は、第２の相互接続レベル上の第６の相互接続部４２０と相互接続され得る。第５の相互接続部４１０および第６の相互接続部４２０は、各々、長さが２マイクロメートルよりも短くてよい。第５の相互接続部４１０および第６の相互接続部４２０は、第３の相互接続レベル（たとえば、第３の金属層Ｍ３）上の第７の相互接続部４３０と相互接続され得る。デバイスの出力部は、第７の相互接続部４３０に接続され得る。ＣＭＯＳデバイスは、インバータであってよい。ＰＭＯＳトランジスタは、ＰＭＯＳゲートとＰＭＯＳソースとを各々有し得る。ＮＭＯＳトランジスタは、ＮＭＯＳゲートとＮＭＯＳソースとを各々有し得る。ＮＭＯＳトランジスタのＮＭＯＳソースは、互いに結合され得る。ＰＭＯＳトランジスタのＰＭＯＳソースは、互いに結合され得る。ＰＭＯＳトランジスタのＰＭＯＳゲートおよびＮＭＯＳトランジスタのＮＭＯＳゲートは、互いに結合され得る。
[0068]図１６は、ＣＭＯＳデバイスをレイアウトする第２の方法のフローチャート１６００である。ＣＭＯＳデバイスは、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含む。ステップ１６０２において、ＰＭＯＳドレインは、相互接続レベル上の、長さ方向で延在する第１の相互接続部と相互接続される。ステップ１６０４において、ＮＭＯＳドレインは、相互接続レベル上の、長さ方向で延在する第２の相互接続部と相互接続される。ステップ１６０６において、第１の相互接続部および第２の相互接続部は、少なくとも１つのさらなる相互接続レベル上の相互接続部のセットと相互接続される。ステップ１６０８において、第１の相互接続部および第２の相互接続部は、相互接続レベル上の、長さ方向と垂直に延在し相互接続部のセットからオフセットする第３の相互接続部と相互接続される。
[0069]たとえば、図９Ａ、図９Ｂを参照すると、ＰＭＯＳドレインは、第１の金属層Ｍ１上の、長さ方向で延在する第１の相互接続部７０２と相互接続されている。ＮＭＯＳドレインは、第１の金属層Ｍ１上の、長さ方向で延在する第２の相互接続部７０４と相互接続されている。第１の相互接続部７０２および第２の相互接続部７０４は、第２の金属層Ｍ２や第３の金属層Ｍ３などの少なくとも１つのさらなる相互接続レベル上の、相互接続部７０６、７０８、７１０のセットと相互接続されている。第１の相互接続部７０２および第２の相互接続部７０４は、第１の金属層Ｍ１上の、長さ方向と垂直に延在し相互接続部７０６、７０８、７１０のセットからオフセットする第３の相互接続部７２０と相互接続されている。
[0070]第１の相互接続部７０２および第２の相互接続部７０４は、相互接続レベル（たとえば、第１の金属層Ｍ１）上の、長さ方向と垂直に延在し相互接続部７０６、７０８、７１０のセットからオフセットする第４の相互接続部７３０と相互接続され得る。第３の相互接続部７２０および第４の相互接続部７３０は、相互接続部７０６、７０８、７１０のセットの両側にあってよい。少なくとも１つのさらなる相互接続レベル（たとえば、第２の金属層Ｍ２および第３の金属層Ｍ３）は、第２の相互接続レベル（たとえば、第２の金属層Ｍ２）と第３の相互接続レベル（たとえば、第３の金属層Ｍ３）とを含んでよく、相互接続部７０６、７０８、７１０のセットは、第２の相互接続レベル上の、第１の相互接続部７０２に結合されている第５の相互接続部７０６と、第２の相互接続レベル上の、第２の相互接続部７０４に結合されている第６の相互接続部７０８と、第３の相互接続レベル上の、第５の相互接続部７０６および第６の相互接続部７０８を互いに結合する第７の相互接続部７１０とを含み得る。第７の相互接続部７１０は、デバイスの出力部であってよい。第３の相互接続部７２０および第４の相互接続部７３０は、第７の相互接続部７１０と平行であってよく、第７の相互接続部７１０から少なくとも距離ｄだけオフセットされてよい。距離ｄは、ＰＭＯＳトランジスタをターンオンしＮＭＯＳトランジスタをターンオフすると第１の相互接続部７０２の中を第３の相互接続部７２０と第７の相互接続部７１０との間で流れる電流ｉ1が、ＰＭＯＳトランジスタをターンオフしＮＭＯＳトランジスタをターンオンすると第１の相互接続部７０２の中を第７の相互接続部７１０と第３の相互接続部７２０との間で流れる電流ｉ5にほぼ等しくなるような距離にほぼ等しくてよい。距離ｄは、ＰＭＯＳトランジスタをターンオンしＮＭＯＳトランジスタをターンオフすると第１の相互接続部７０２の中を第４の相互接続部７３０と第７の相互接続部７１０との間で流れる電流ｉ3が、ＰＭＯＳトランジスタをターンオフしＮＭＯＳトランジスタをターンオンすると第１の相互接続部７０２中を第７の相互接続部７１０と第４の相互接続部７３０との間で流れる電流ｉ7にほぼ等しくなるような距離にほぼ等しくてよい。距離ｄは、ＰＭＯＳトランジスタをターンオンしＮＭＯＳトランジスタをターンオフすると第２の相互接続部７０４の中を第３の相互接続部７２０と第７の相互接続部７１０との間で流れる電流ｉ2が、ＰＭＯＳトランジスタをターンオフしＮＭＯＳトランジスタをターンオンすると第２の相互接続部７０４の中を第７の相互接続部７１０と第３の相互接続部７２０との間で流れる電流ｉ6にほぼ等しくなるような距離にほぼ等しくてよい。距離ｄは、ＰＭＯＳトランジスタをターンオンしＮＭＯＳトランジスタをターンオフすると第２の相互接続部７０４の中を第４の相互接続部７３０と第７の相互接続部７１０との間で流れる電流ｉ4が、ＰＭＯＳトランジスタをターンオフしＮＭＯＳトランジスタをターンオンすると第２の相互接続部７０４の中を第７の相互接続部７１０と第４の相互接続部７３０との間で流れる電流ｉ8にほぼ等しくなるような距離にほぼ等しくてよい。ＣＭＯＳデバイスは、インバータであってよい。ＰＭＯＳトランジスタは、ＰＭＯＳゲートとＰＭＯＳソースとを各々有し得る。ＮＭＯＳトランジスタは、ＮＭＯＳゲートとＮＭＯＳソースとを各々有し得る。ＮＭＯＳトランジスタのＮＭＯＳソースは、互いに結合され得る。ＰＭＯＳトランジスタのＰＭＯＳソースは、互いに結合され得る。ＰＭＯＳトランジスタのＰＭＯＳゲートおよびＮＭＯＳトランジスタのＮＭＯＳゲートは、互いに結合され得る。
[0071]図１７は、ＣＭＯＳデバイスを動作させる第２の方法のフローチャート１７００である。ＣＭＯＳデバイスは、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含む。ステップ１７０２において、第１の電流は、長さ方向で延在し、ＰＭＯＳドレインを相互接続レベル上で相互接続する第１の相互接続部を通じて流れる。ステップ１７０４において、第２の電流は、長さ方向で延在し、ＮＭＯＳドレインを相互接続レベル上で相互接続する第２の相互接続部を通じて流れる。ステップ１７０６において、第３の電流は、第１の相互接続部と第２の相互接続部とを少なくとも１つのさらなる相互接続レベル上で相互接続する相互接続部のセットを通じて流れる。ステップ１７０８において、第４の電流は、長さ方向と垂直に延在し相互接続部のセットからオフセットした、第１の相互接続部と第２の相互接続部とを相互接続レベル上で相互接続する第３の相互接続部を通じて流れる。ステップ１７１０において、第５の電流は、第１の相互接続部と第２の相互接続部とを相互接続レベル上で相互接続し、長さ方向と垂直に延在し、相互接続部のセットからオフセットした第４の相互接続部を通じて流れる。第３の相互接続部および第４の相互接続部は、相互接続部のセットの両側にある。
[0072]たとえば、図９Ａ、図９Ｂを参照すると、第１の電流ｉ1＋ｉ3またはｉ5＋ｉ7は、長さ方向で延在し、ＰＭＯＳドレインを第１の金属層Ｍ１上で相互接続する第１の相互接続部７０２を通じて流れる。第２の電流ｉ2＋ｉ4またはｉ6＋ｉ8は、長さ方向で延在し、ＮＭＯＳドレインを第１の金属層Ｍ１上で相互接続する第２の相互接続部７０４を通じて流れる。第３の電流ｉ1＋ｉ2＋ｉ3＋ｉ4またはｉ5＋ｉ6＋ｉ7＋ｉ8は、第１の相互接続部７０２と第２の相互接続部７０４とを第２の金属層Ｍ２および第３の金属層Ｍ３の上で相互接続する相互接続部７０６、７０８、７１０のセットを通じて流れる。第４の電流ｉ2またはｉ5は、長さ方向と垂直に延在し、相互接続部７０６、７０８、７１０のセットからオフセットし、第１の相互接続部７０２と第２の相互接続部７０４とを第１の金属層Ｍ１上で相互接続する第３の相互接続部７２０を通じて流れる。第５の電流ｉ4またはｉ8は、第１の相互接続部７０２と第２の相互接続部７０４とを第１の金属層Ｍ１上で相互接続し、長さ方向と垂直に延在し、相互接続部７０６、７０８、７１０のセットからオフセットした第４の相互接続部７３０を通じて流れる。第３の相互接続部７２０および第４の相互接続部７３０は、相互接続部７０６、７０８、７１０のセットの両側にある。
[0073]ＣＭＯＳデバイスが低入力を受け取ると、第１の電流ｉ1＋ｉ3は、第１の相互接続部７０２を通じて相互接続部７０６、７０８、７１０のセットの第１のサブセット７０６、７１０へ流れ、第２の電流ｉ2＋ｉ4は、第３の相互接続部７２０および第４の相互接続部７３０から第２の相互接続部７０４を通じて相互接続部７０６、７０８、７１０のセットの第２のサブセット７０８、７１０へ流れ、第３の電流ｉ1＋ｉ2＋ｉ3＋ｉ4は、第１の相互接続部７０２および第２の相互接続部７０４から相互接続部７０６、７０８、７１０のセットを通じて流れ、第４の電流ｉ2は、第１の相互接続部７０２から第３の相互接続部７２０を通じて第２の相互接続部７０４へ流れ、第５の電流ｉ4は、第１の相互接続部７０２から第４の相互接続部７３０を通じて第２の相互接続部７０４へ流れる。ＣＭＯＳデバイスが高入力を受け取ると、第１の電流ｉ5＋ｉ7は、相互接続部７０６、７０８、７１０のセットの第１のサブセット７０６、７１０から第１の相互接続部７０２を通じて第３の相互接続部７２０および第４の相互接続部７３０へ流れ、第２の電流ｉ6＋ｉ8は、相互接続部７０６、７０８、７１０のセットの第２のサブセット７０８、７１０から第２の相互接続部７０４を通じて流れ、第３の電流ｉ5＋ｉ6＋ｉ7＋ｉ8は、相互接続部７０６、７０８、７１０のセットから第１の相互接続部７０２および第２の相互接続部７０４へ流れ、第４の電流ｉ5は、第１の相互接続部７０２から第３の相互接続部７２０を通じて第２の相互接続部７０４へ流れ、第５の電流ｉ8は、第１の相互接続部７０２から第４の相互接続部７３０を通じて第２の相互接続部７０４へ流れる。
[0074]少なくとも１つのさらなる相互接続レベルは、第２の相互接続レベル（たとえば、第２の金属層Ｍ２）と第３の相互接続レベル（たとえば、第３の金属層Ｍ３）とを含んでよく、相互接続部７０６、７０８、７１０のセットは、第２の相互接続レベル上の、第１の相互接続部７０２に結合されている第５の相互接続部７０６と、第２の相互接続レベル上の、第２の相互接続部７０４に結合されている第６の相互接続部７０８と、第３の相互接続レベル上の、第５の相互接続部７０６と第６の相互接続部７０８とを互いに結合する第７の相互接続部７１０とを含んでよい。第７の相互接続部７１０は、デバイスの出力部であってよい。
[0075]一構成では、ＣＭＯＳデバイスは、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含む。デバイスは、ＰＭＯＳドレインの第１のサブセットを相互接続レベル（たとえば、第１の金属層Ｍ１）上の第１の相互接続部（たとえば、相互接続部４０２）と相互接続するための手段を含む。デバイスは、ＰＭＯＳドレインの第２のサブセットを相互接続レベル上の第２の相互接続部（たとえば、相互接続部４０４）と相互接続するための手段をさらに含む。ＰＭＯＳドレインの第２のサブセットは、相互接続レベル上でＰＭＯＳドレインの第１のサブセットから分離されている。デバイスは、ＮＭＯＳドレインの第１のサブセットを相互接続レベル上の第３の相互接続部（たとえば、相互接続部４０６）と相互接続するための手段をさらに含む。デバイスは、ＮＭＯＳドレインの第２のサブセットを相互接続レベル上の第４の相互接続部（たとえば、相互接続部４０８）と相互接続するための手段をさらに含む。ＮＭＯＳドレインの第２のサブセットは、相互接続レベル上でＮＭＯＳドレインの第１のサブセットから分離されている。第１の相互接続部、第２の相互接続部、第３の相互接続部、および第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合されている。デバイスは、第１の相互接続部と第２の相互接続部とを第２の相互接続レベル（たとえば、第２の金属層Ｍ２）上の第５の相互接続部（たとえば、相互接続部４１０）と相互接続するための手段と、第３の相互接続部と第４の相互接続部とを第２の相互接続レベル上の第６の相互接続部（たとえば、相互接続部４２０）と相互接続するための手段とをさらに含み得る。デバイスは、第５の相互接続部と第６の相互接続部とを第３の相互接続レベル（たとえば、第３の金属層Ｍ３）上の第７の相互接続部（たとえば、相互接続部４３０）と相互接続するための手段をさらに含み得る。ＣＭＯＳデバイスは、インバータであってよく、ＰＭＯＳトランジスタは、ＰＭＯＳゲートとＰＭＯＳソースとを各々有し得、ＮＭＯＳトランジスタは、ＮＭＯＳゲートとＮＭＯＳソースとを各々有し得る。デバイスは、ＮＭＯＳトランジスタのＮＭＯＳソースを互いに結合するための手段と、ＰＭＯＳトランジスタのＰＭＯＳソースを互いに結合するための手段と、ＰＭＯＳトランジスタのＰＭＯＳゲートとＮＭＯＳトランジスタのＮＭＯＳゲートとを互いに結合するための手段とをさらに含み得る（たとえば、図２を参照）。
[0076]一構成では、ＣＭＯＳデバイスは、ＰＭＯＳドレインを各々有する複数のＰＭＯＳトランジスタと、ＮＭＯＳドレインを各々有する複数のＮＭＯＳトランジスタとを含む。デバイスは、ＰＭＯＳドレインを相互接続レベル（たとえば、第１の金属層Ｍ１）上の、長さ方向で延在する第１の相互接続部（たとえば、相互接続部７０２）と相互接続するための手段を含む。デバイスは、ＮＭＯＳドレインを相互接続レベル上の、長さ方向で延在する第２の相互接続部（たとえば、相互接続部７０４）と相互接続するための手段をさらに含む。デバイスは、第１の相互接続部と第２の相互接続部とを少なくとも１つのさらなる相互接続レベル（たとえば、第２の金属層Ｍ２および第３の金属層Ｍ３）上の相互接続部のセット（たとえば、相互接続部７０６、７０８、７１０）と相互接続するための手段をさらに含む。デバイスは、第１の相互接続部と第２の相互接続部とを、相互接続レベル上の、長さ方向と垂直に延在し相互接続部のセットからオフセットする第３の相互接続部（たとえば、相互接続部７２０）と相互接続するための手段をさらに含む。デバイスは、第１の相互接続部と第２の相互接続部とを、相互接続レベル上の、長さ方向と垂直に延在し相互接続部のセットからオフセットする第４の相互接続部（たとえば、相互接続部７３０）と相互接続するための手段をさらに含み得る。第３の相互接続部および第４の相互接続部は、相互接続部のセットの両側にある。
[0077]ＥＭに対処するためのＣＭＯＳデバイスをレイアウトする方法、およびＥＭに対処するためのレイアウト構造を備えたＣＭＯＳデバイスが、上記で提供されている。例示的な方法およびＣＭＯＳデバイスは、相互接続部のセットの長さを制限する（機械的ストレスビルドアップ／バックストレスを増大させる）ことによって、および／または相互接続部のセットを通る双方向の電流フロー（双方向の電子風）をもたらすさらなる電流経路を形成することによって、相互接続部のセットにおけるＥＭを低減する。
[0078]開示されたプロセス中のステップの特定の順序または階層は、例示的な手法の一例であることを理解されたい。設計上の選好に基づいて、プロセスにおけるステップの特定の順序または階層は再構成され得ることを理解されたい。さらに、いくつかのステップが組み合わされてもよく、省略されてもよい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されるものではない。
[0079]以上の説明は、当業者が本明細書で説明された様々な態様を実行できるようにするために提供される。これらの態様に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、特許請求の範囲の文言に矛盾しない最大限の範囲を与えられるべきであり、単数形の要素への言及は、そのように明記されていない限り、「ただ１つの」を意味するものではなく、「１つまたは複数の」を意味するものである。「例示的」という単語は、本明細書では「例、事例、または例示の働きをすること」を意味するために使用される。「例示的」として本明細書で説明するいかなる態様も、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきであるとは限らない。別段に明記されていない限り、「いくつか」という用語は１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」および「Ａ、Ｂ、Ｃ、またはそれらの任意の組合せ」などの組合せは、Ａ、Ｂ、および／またはＣの任意の組合せを含み、複数のＡ、複数のＢ、または複数のＣを含んでよい。詳細には、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」「Ａ、Ｂ、およびＣのうちの少なくとも１つ」および「Ａ、Ｂ、Ｃ、またはそれらの任意の組合せ」などの組合せは、Ａのみ、Ｂのみ、Ｃのみ、ＡおよびＢ、ＡおよびＣ、ＢおよびＣ、またはＡおよびＢおよびＣであってよく、その場合、そのような任意の組合せは、Ａ、Ｂ、またはＣの、１つのメンバーまたは複数のメンバーを含み得る。当業者に知られているまたは後で知られるようになる、本開示全体にわたって説明される様々な態様の要素のすべての構造上および機能上の等価物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されるべきものとする。その上、本明細書で開示するいかなることも、そのような開示が特許請求の範囲に明示的に具陳されているかどうかにかかわらず、公に供するものではない。いかなるクレーム要素も、その要素が「ための手段」という語句を使用して明確に具陳されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、
前記ＮＭＯＳドレインを互いに接続するために、相互接続レベル上の、長さ方向で延在する第１の相互接続部と、
前記ＮＭＯＳドレインと互いに接続するために、前記相互接続レベル上の、前記長さ方向で延在する第２の相互接続部と、
少なくとも１つのさらなる相互接続レベル上の、前記第１の相互接続部と前記第２の相互接続部とを互いに結合する相互接続部のセットと、
前記第１の相互接続部と前記第２の相互接続部とを互いに接続するために、前記相互接続レベル上の、前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットする第３の相互接続部と
を備える、ＣＭＯＳデバイス。
［Ｃ２］
前記第１の相互接続部と前記第２の相互接続部とを互いに接続するために、前記相互接続レベル上の、前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットする第４の相互接続部をさらに備え、前記第３の相互接続部と前記第４の相互接続部とは、前記相互接続部のセットの両側にある、
Ｃ１に記載のデバイス。
［Ｃ３］
前記少なくとも１つのさらなる相互接続レベルは、第２の相互接続レベルと第３の相互接続レベルとを備え、前記相互接続部のセットは、
前記第２の相互接続レベル上の、前記第１の相互接続部に接続される第５の相互接続部と、
前記第２の相互接続レベル上の、前記第２の相互接続部に接続される第６の相互接続部と、
前記第３の相互接続レベル上の、前記第５の相互接続部と前記第６の相互接続部とを互いに結合する第７の相互接続部と
を備える、Ｃ２に記載のデバイス。
［Ｃ４］
前記第７の相互接続部は、前記デバイスの出力である、
Ｃ３に記載のデバイス。
［Ｃ５］
前記第３の相互接続部と前記第４の相互接続部とは、前記第７の相互接続部と平行であり、前記第７の相互接続部から少なく距離ｄだけオフセットされる、
Ｃ３に記載のデバイス。
［Ｃ６］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第３の相互接続部と前記第７の相互接続部との間の前記第１の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第３の相互接続部との間の前記第１の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ５に記載のデバイス。
［Ｃ７］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第４の相互接続部と前記第７の相互接続部との間の前記第１の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第４の相互接続部との間の前記第１の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ５に記載のデバイス。
［Ｃ８］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第３の相互接続部と前記第７の相互接続部との間の前記第２の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第３の相互接続部との間の前記第２の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ５に記載のデバイス。
［Ｃ９］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第４の相互接続部と前記第７の相互接続部との間の前記第２の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第４の相互接続部との間の前記第２の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ５に記載のデバイス。
［Ｃ１０］
前記ＣＭＯＳデバイスは、インバータであり、前記ＰＭＯＳトランジスタ各々は、ＰＭＯＳゲートとＰＭＯＳソースとを有し、前記ＮＭＯＳトランジスタ各々は、ＮＭＯＳゲートとＮＭＯＳソースとを有し、前記ＮＭＯＳトランジスタの前記ＮＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳゲートおよび前記ＮＭＯＳトランジスタの前記ＮＭＯＳゲートは、互いに結合される、
Ｃ１に記載のデバイス。
［Ｃ１１］
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、
長さ方向で延在する相互接続レベル上の、第１の相互接続部と前記ＰＭＯＳドレインを相互接続するための手段と、
前記長さ方向で延在する前記相互接続レベル上の、第２の相互接続部と前記ＮＭＯＳドレインを相互接続するための手段と、
少なくともさらなる相互接続レベル上の、相互接続部のセットと前記第１の相互接続部および前記第２の相互接続部を相互接続するための手段と、
前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされる、前記相互接続レベル上の、第３の相互接続部と、前記第１の相互接続部および前記第２の相互接続部を相互接続するための手段と
を備える、ＣＭＯＳデバイス。
［Ｃ１２］
前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされる、前記相互接続レベル上の、第４の相互接続部と、前記第１の相互接続部および前記第２の相互接続部を相互接続するための手段をさらに備え、前記第３の相互接続部および前記第４の相互接続部は、前記相互接続部のセットの両側にある、
Ｃ１１に記載のデバイス。
［Ｃ１３］
前記少なくとも１つのさらなる相互接続レベルは、第２の相互接続レベルと第３の相互接続レベルとを備え、前記相互接続部のセットは
前記第２の相互接続レベル上の、前記第１の相互接続部に接続される第５の相互接続部と、
前記第２の相互接続レベル上の、前記第２の相互接続部に接続される第６の相互接続部と、
前記第３の相互接続レベル上の、前記第５の相互接続部と前記第６の相互接続部とを互いに結合する第７の相互接続部と
を備える、Ｃ１２に記載のデバイス。
［Ｃ１４］
前記第７の相互接続部は、前記デバイスの出力である、
Ｃ１３に記載のデバイス。
［Ｃ１５］
前記第３の相互接続部と前記第４の相互接続部とは、前記第７の相互接続部と平行であり、前記第７の相互接続部から少なく距離ｄだけオフセットされる、
Ｃ１３に記載のデバイス。
［Ｃ１６］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第３の相互接続部と前記第７の相互接続部との間の前記第１の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第３の相互接続部との間の前記第１の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ１５に記載のデバイス。
［Ｃ１７］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第４の相互接続部と前記第７の相互接続部との間の前記第１の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第４の相互接続部との間の前記第１の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ１５に記載のデバイス。
［Ｃ１８］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第３の相互接続部と前記第７の相互接続部との間の前記第２の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第３の相互接続部との間の前記第２の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ１５に記載のデバイス。
［Ｃ１９］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第４の相互接続部と前記第７の相互接続部との間の前記第２の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第４の相互接続部との間の前記第２の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ１５に記載のデバイス。
［Ｃ２０］
前記ＣＭＯＳデバイスは、インバータであり、前記ＰＭＯＳトランジスタ各々は、ＰＭＯＳゲートとＰＭＯＳソースとを有し、前記ＮＭＯＳトランジスタ各々は、ＮＭＯＳゲートとＮＭＯＳソースとを有し、前記ＮＭＯＳトランジスタの前記ＮＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳゲートおよび前記ＮＭＯＳトランジスタの前記ＮＭＯＳゲートは、互いに結合される、
Ｃ１１に記載のデバイス。
［Ｃ２１］
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスをレイアウトする方法であって、
長さ方向で延在する相互接続レベル上の、第１の相互接続部と前記ＰＭＯＳドレインを相互接続することと、
前記長さ方向で延在する前記相互接続レベル上の、第２の相互接続部と前記ＮＭＯＳドレインを相互接続することと、
少なくともさらなる相互接続レベル上の、相互接続部のセットと、前記第１の相互接続部および前記第２の相互接続部を相互接続することと、
前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされる、前記相互接続レベル上の、第３の相互接続部と、前記第１の相互接続部および前記第２の相互接続部を相互接続することと
を備える、方法。
［Ｃ２２］
前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされる、前記相互接続レベル上の、第４の相互接続部と、前記第１の相互接続部および前記第２の相互接続部を相互接続することをさらに備え、前記第３の相互接続部および前記第４の相互接続部は、前記相互接続部のセットの両側にある、
Ｃ２１に記載の方法。
［Ｃ２３］
前記少なくとも１つのさらなる相互接続レベルは、第２の相互接続レベルと第３の相互接続レベルとを備え、前記相互接続部のセットは、
前記第２の相互接続レベル上の、前記第１の相互接続部に接続される第５の相互接続部と、
前記第２の相互接続レベル上の、前記第２の相互接続部に接続される第６の相互接続部と、
前記第３の相互接続レベル上の、前記第５の相互接続部と前記第６の相互接続部とを互いに結合する第７の相互接続部と
を備える、Ｃ２２に記載の方法。
［Ｃ２４］
前記第７の相互接続部は、前記デバイスの出力である、
Ｃ２３に記載の方法。
［Ｃ２５］
前記第３の相互接続部と前記第４の相互接続部とは、前記第７の相互接続部と平行であり、前記第７の相互接続部から少なく距離ｄだけオフセットされる、
Ｃ２３に記載の方法。
［Ｃ２６］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第３の相互接続部と前記第７の相互接続部との間の前記第１の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第３の相互接続部との間の前記第１の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ２５に記載の方法。
［Ｃ２７］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第４の相互接続部と前記第７の相互接続部との間の前記第１の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第４の相互接続部との間の前記第１の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ２５に記載の方法。
［Ｃ２８］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第３の相互接続部と前記第７の相互接続部との間の前記第２の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第３の相互接続部との間の前記第２の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ２５に記載の方法。
［Ｃ２９］
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第４の相互接続部と前記第７の相互接続部との間の前記第２の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第４の相互接続部との間の前記第２の相互接続部中に流れる第２の電流に等しくなるような、距離にほぼ等しい、
Ｃ２５に記載の方法。
［Ｃ３０］
前記ＣＭＯＳデバイスは、インバータであり、前記ＰＭＯＳトランジスタ各々は、ＰＭＯＳゲートとＰＭＯＳソースとを有し、前記ＮＭＯＳトランジスタ各々は、ＮＭＯＳゲートとＮＭＯＳソースとを有し、前記ＮＭＯＳトランジスタの前記ＮＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳゲートおよび前記ＮＭＯＳトランジスタの前記ＮＭＯＳゲートは、互いに結合される、
Ｃ２１に記載の方法。
［Ｃ３１］
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスの動作の方法であって、
長さ方向で延在し、相互接続レベル上の前記ＰＭＯＳドレインと相互接続する第１の相互接続部を通じて第１の電流を流すことと、
前記長さ方向で延在し、前記相互接続レベル上の前記ＮＭＯＳドレインと相互接続する第２の相互接続部を通じて第２の電流を流すことと、
少なくとも１つのさらなる相互接続レベル上の、前記第１の相互接続部と前記第２の相互接続部とを相互接続する相互接続部のセットを通じて第３の電流を流すことと、
前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされ、前記相互接続レベル上の前記第１の相互接続部と前記第２の相互接続部とを相互接続する第３の相互接続部を通じて第４の電流を流すことと、
前記相互接続レベル上の前記第１の相互接続部と前記第２の相互接続部とを相互接続し、前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされる第４の相互接続部を通じて第５の電流を流すこと、前記第３の相互接続部と前記第４の相互接続部とは、前記相互接続部のセットの両側にある、と
を備え、
前記ＣＭＯＳデバイスが低入力を受け取ると、前記第１の電流は、前記第１の相互接続部を通じて前記相互接続部のセットの第１のサブセットへ流れ、前記第２の電流は、前記第２の相互接続部を通じて前記第３の相互接続部および前記第４の相互接続部から前記相互接続部のセットの第２のサブセットへ流れ、前記第３の電流は、前記相互接続部のセットを通じて前記第１の相互接続部と前記第２の相互接続部から流れ、前記第４の電流は、前記第３の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れ、前記第５の電流は、前記第４の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れ、
前記ＣＭＯＳデバイスが高入力を受け取ると、前記第１の電流は、前記第１の相互接続部を通じて前記相互接続部のセットの前記第１のサブセットから前記第３の相互接続部および前記第４の相互接続部へ流れ、前記第２の電流は、前記第２の相互接続部を通じて前記相互接続部のセットの前記第２のサブセットから流れ、前記第３の電流は、前記相互接続部のセットから前記第１の相互接続部および前記第２の相互接続部へ流れ、前記第４の電流は、前記第３の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れ、前記第５の電流は、前記第４の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れる、
方法。
［Ｃ３２］
前記少なくともさらなる相互接続レベルは、第２の相互接続レベルと第３の相互接続レベルとを備え、前記相互接続部のセットは、
前記第２の相互接続レベル上の、前記第１の相互接続部に結合される第５の相互接続部と、
前記第２の相互接続レベル上の、前記第２の相互接続部に結合される第６の相互接続部と、
前記第３の相互接続レベル上の、前記第５の相互接続部と前記第６の相互接続部とに互いに結合される第７の相互接続部と
を備える、Ｃ３１に記載の方法。
［Ｃ３３］
前記第７の相互接続部は、前記デバイスの出力である、
Ｃ３２に記載の方法。
［Ｃ３４］
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、
相互接続レベル上の、前記ＰＭＯＳドレインの第１のサブセットと互いに結合する第１の相互接続部と、
前記相互接続レベル上の、前記ＰＭＯＳドレインの第２のサブセットと互いに結合する第２の相互接続部、前記ＰＭＯＳドレインの前記第２のサブセットは、前記ＰＭＯＳドレインの前記第１のサブセットと異なり、前記第１の相互接続部および前記第２の相互接続部は、前記相互接続レベル上で分離される、と、
前記相互接続レベル上の、前記ＮＭＯＳドレインの第１のサブセットと互いに結合する第３の相互接続部と、
前記相互接続レベル上の、前記ＮＭＯＳドレインの第２のサブセットと互いに結合する第４の相互接続部、前記ＮＭＯＳドレインの前記第２のサブセットは、前記ＮＭＯＳドレインの前記第１のサブセットと異なり、前記第３の相互接続部および前記第４の相互接続部は、前記相互接続レベル上で分離され、前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、少なくとも１つのさらなる相互接続レベルを通じて互いに接続される、と、
第２の相互接続レベル上の第５の相互接続部、前記第５の相互接続部は、前記第１の相互接続部と前記第２の相互接続部と互いに結合する、と、
前記第２の相互接続レベル上の第６の相互接続部、前記第６の相互接続部は、前記第３の相互接続部と前記第４の相互接続部と互いに結合する、と、
第３の相互接続レベル上の第７の相互接続部、前記第７の相互接続部は、前記第５の相互接続部と前記第６の相互接続部と互いに結合する、と、
前記相互接続レベル上の、前記第１の相互接続部と前記第３の相互接続部と互いに結合する第８の相互接続部と、
前記相互接続レベル上の、前記第２の相互接続部と前記第４の相互接続部と互いに結合する第９の相互接続部と
を備える、ＣＭＯＳデバイス。
［Ｃ３５］
前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、各々、長さが２マイクロメートルよりも短い、
Ｃ３４に記載のデバイス。
［Ｃ３６］
前記第５の相互接続部および前記第６の相互接続部は、各々、長さが２マイクロメートルよりも短い、
Ｃ３４に記載のデバイス。
［Ｃ３７］
前記デバイスの出力は、前記第７の相互接続部に接続される、
Ｃ３４に記載のデバイス。
［Ｃ３８］
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、
相互接続レベル上の、第１の相互接続部とＰＭＯＳドレインの第１のサブセットを相互接続するための手段と、
前記相互接続レベル上の、第２の相互接続部とＰＭＯＳドレインの第２のサブセットを相互接続するための手段、ＰＭＯＳドレインの前記第２のサブセットは、前記相互接続レベル上の、ＰＭＯＳドレインの前記第１のサブセットから分離される、と、
前記相互接続レベル上の、第３の相互接続部とＮＭＯＳドレインの第１のサブセットを相互接続するための手段と、
前記相互接続レベル上の、第４の相互接続部とＮＭＯＳドレインの第２のサブセットを相互接続するための手段、前記ＮＭＯＳドレインの第２のサブセットは、前記相互接続レベル上で前記ＮＭＯＳドレインの第１のサブセットから分離される、と、
第２の相互接続レベル上の、第５の相互接続部と、前記第１の相互接続部および前記第２の相互接続部を相互接続するための手段と、
前記第２の相互接続レベル上の、第６の相互接続部と、前記第３の相互接続部および前記第４の相互接続部を相互接続するための手段と、
第３の相互接続レベル上の、第７の相互接続部と、前記第５の相互接続部および前記第６の相互接続部を相互接続するための手段と、
前記相互接続レベル上の、第８の相互接続部と、前記第１の相互接続部および前記第３の相互接続部を相互接続するための手段と、
前記相互接続レベル上の、第９の相互接続部と前記第２の相互接続部および前記第４の相互接続部を相互接続するための手段と
を備える、ＣＭＯＳデバイス。
［Ｃ３９］
前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、各々、長さが２マイクロメートルよりも短い、
Ｃ３８に記載のデバイス。
［Ｃ４０］
前記第５の相互接続部および前記第６の相互接続部は、各々、長さが２マイクロメートルよりも短い、
Ｃ３８に記載のデバイス。
［Ｃ４１］
前記デバイスの出力は、前記第７の相互接続部に接続される、
Ｃ３８に記載のデバイス。
［Ｃ４２］
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスをレイアウトする方法であって、
相互接続レベル上の、第１の相互接続部とＰＭＯＳドレインの第１のサブセットを相互接続することと、
前記相互接続レベル上の、第２の相互接続部とＰＭＯＳドレインの第２のサブセットを相互接続すること、ＰＭＯＳドレインの前記第２のサブセットは、前記相互接続レベル上の、ＰＭＯＳドレインの前記第１のサブセットから分離される、と、
前記相互接続レベル上の、第３の相互接続部とＮＭＯＳドレインの第１のサブセットを相互接続することと、
前記相互接続レベル上の、第４の相互接続部とＮＭＯＳドレインの第２のサブセットを相互接続すること、前記ＮＭＯＳドレインの第２のサブセットは、前記相互接続レベル上で前記ＮＭＯＳドレインの第１のサブセットから分離される、と、
第２の相互接続レベル上の、第５の相互接続部と、前記第１の相互接続部および前記第２の相互接続部を相互接続することと、
前記第２の相互接続レベル上の、第６の相互接続部と前記第３の相互接続部および前記第４の相互接続部を相互接続することと、
第３の相互接続レベル上の、第７の相互接続部と、前記第５の相互接続部および前記第６の相互接続部を相互接続することと、
前記相互接続レベル上の、第８の相互接続部と、前記第１の相互接続部および前記第３の相互接続部を相互接続することと、
前記相互接続レベル上の、第９の相互接続部と、前記第２の相互接続部および前記第４の相互接続部を相互接続することと
を備える、方法。
［Ｃ４３］
前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、各々、長さが２マイクロメートルよりも短い、
Ｃ４２に記載の方法。
［Ｃ４４］
前記第５の相互接続部および前記第６の相互接続部は、各々、長さが２マイクロメートルよりも短い、
Ｃ４２に記載の方法。
［Ｃ４５］
前記デバイスの出力は、前記第７の相互接続部に接続される、
Ｃ４２に記載の方法。

Claims (15)

  1. ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、
    第１の複数の前記ＰＭＯＳドレインを互いに接続するために、相互接続レベルにある、長さ方向で延在する第１の相互接続部と、
    第１の複数の前記ＮＭＯＳドレインを互いに接続するために、前記相互接続レベルにある、前記長さ方向で延在する第２の相互接続部と、
    少なくとも１つのさらなる相互接続レベルにある、前記第１の相互接続部と前記第２の相互接続部とを互いに結合する相互接続部のセットと、
    前記第１の相互接続部と前記第２の相互接続部とを互いに接続するために、前記相互接続レベルにある、前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットする第３の相互接続部と
    を備える、ＣＭＯＳデバイス。
  2. 前記第１の相互接続部と前記第２の相互接続部とを互いに接続するために、前記相互接続レベルにある、前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットする第４の相互接続部をさらに備え、前記第３の相互接続部と前記第４の相互接続部とは、前記相互接続部のセットの両側にある、
    請求項１に記載のデバイス。
  3. 前記少なくとも１つのさらなる相互接続レベルは、第２の相互接続レベルと第３の相互接続レベルとを備え、前記相互接続部のセットは、
    前記第２の相互接続レベルにある、前記第１の相互接続部に接続される第５の相互接続部と、
    前記第２の相互接続レベルにある、前記第２の相互接続部に接続される第６の相互接続部と、
    前記第３の相互接続レベルにある、前記第５の相互接続部と前記第６の相互接続部とを互いに結合する第７の相互接続部と
    を備える、請求項２に記載のデバイス。
  4. 前記第７の相互接続部は、前記デバイスの出力である、
    請求項３に記載のデバイス。
  5. 前記第３の相互接続部と前記第４の相互接続部とは、前記第７の相互接続部と平行であり、前記第７の相互接続部から距離ｄ以上オフセットされる、
    請求項３に記載のデバイス。
  6. 前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第３の相互接続部と前記第７の相互接続部との間の前記第１の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第３の相互接続部との間の前記第１の相互接続部中に流れる第２の電流に等しくなるような、距離に等しい、または、
    前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第４の相互接続部と前記第７の相互接続部との間の前記第１の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第４の相互接続部との間の前記第１の相互接続部中に流れる第２の電流に等しくなるような、距離に等しい、または、
    前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第３の相互接続部と前記第７の相互接続部との間の前記第２の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第３の相互接続部との間の前記第２の相互接続部中に流れる第２の電流に等しくなるような、距離に等しい、または、
    前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第４の相互接続部と前記第７の相互接続部との間の前記第２の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第４の相互接続部との間の前記第２の相互接続部中に流れる第２の電流に等しくなるような、距離に等しい、
    請求項５に記載のデバイス。
  7. 前記ＣＭＯＳデバイスは、インバータであり、前記ＰＭＯＳトランジスタ各々は、ＰＭＯＳゲートとＰＭＯＳソースとを有し、前記ＮＭＯＳトランジスタ各々は、ＮＭＯＳゲートとＮＭＯＳソースとを有し、前記ＮＭＯＳトランジスタの前記ＮＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳゲートおよび前記ＮＭＯＳトランジスタの前記ＮＭＯＳゲートは、互いに結合される、
    請求項１に記載のデバイス。
  8. ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスをレイアウトする方法であって、
    長さ方向で延在する相互接続レベルにある、第１の相互接続部と第１の複数の前記ＰＭＯＳドレインを相互接続することと、
    前記長さ方向で延在する前記相互接続レベルにある、第２の相互接続部と第１の複数の前記ＮＭＯＳドレインを相互接続することと、
    少なくとも１つのさらなる相互接続レベルにある、相互接続部のセットを用いて、前記第１の相互接続部および前記第２の相互接続部を相互接続することと、
    前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされる、前記相互接続レベルにある、第３の相互接続部を用いて、前記第１の相互接続部および前記第２の相互接続部を相互接続することと
    を備える、方法。
  9. ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスの動作の方法であって、
    長さ方向で延在し、相互接続レベルにある第１の複数の前記ＰＭＯＳドレインと相互接続する第１の相互接続部を通じて第１の電流を流すことと、
    前記長さ方向で延在し、前記相互接続レベルにある第１の複数の前記ＮＭＯＳドレインと相互接続する第２の相互接続部を通じて第２の電流を流すことと、
    少なくとも１つのさらなる相互接続レベルにある、前記第１の相互接続部と前記第２の相互接続部とを相互接続する相互接続部のセットを通じて第３の電流を流すことと、
    前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされ、前記相互接続レベルにある前記第１の相互接続部と前記第２の相互接続部とを相互接続する第３の相互接続部を通じて第４の電流を流すことと、
    前記相互接続レベルにある前記第１の相互接続部と前記第２の相互接続部とを相互接続し、前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされる第４の相互接続部を通じて第５の電流を流すこと、前記第３の相互接続部と前記第４の相互接続部とは、前記相互接続部のセットの両側にある、と
    を備え、
    前記ＣＭＯＳデバイスが低入力を受け取ると、前記第１の電流は、前記第１の相互接続部を通じて前記相互接続部のセットの第１のサブセットへ流れ、前記第２の電流は、前記第２の相互接続部を通じて前記第３の相互接続部および前記第４の相互接続部から前記相互接続部のセットの第２のサブセットへ流れ、前記第３の電流は、前記相互接続部のセットを通じて前記第１の相互接続部と前記第２の相互接続部から流れ、前記第４の電流は、前記第３の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れ、前記第５の電流は、前記第４の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れ、
    前記ＣＭＯＳデバイスが高入力を受け取ると、前記第１の電流は、前記第１の相互接続部を通じて前記相互接続部のセットの前記第１のサブセットから前記第３の相互接続部および前記第４の相互接続部へ流れ、前記第２の電流は、前記第２の相互接続部を通じて前記相互接続部のセットの前記第２のサブセットから流れ、前記第３の電流は、前記相互接続部のセットから前記第１の相互接続部および前記第２の相互接続部へ流れ、前記第４の電流は、前記第３の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れ、前記第５の電流は、前記第４の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れる、
    方法。
  10. 前記少なくとも１つのさらなる相互接続レベルは、第２の相互接続レベルと第３の相互接続レベルとを備え、前記相互接続部のセットは、
    前記第２の相互接続レベルにある、前記第１の相互接続部に結合される第５の相互接続部と、
    前記第２の相互接続レベルにある、前記第２の相互接続部に結合される第６の相互接続部と、
    前記第３の相互接続レベルにある、前記第５の相互接続部と前記第６の相互接続部とに互いに結合される第７の相互接続部と
    を備える、請求項９に記載の方法。
  11. 前記第７の相互接続部は、前記デバイスの出力である、
    請求項１０に記載の方法。
  12. ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、
    第１の相互接続レベルにある、第１の複数の前記ＰＭＯＳドレインと互いに接続する第１の相互接続部と、
    前記第１の相互接続レベルにある、第２の複数の前記ＰＭＯＳドレインと互いに接続する第２の相互接続部、前記第２の複数の前記ＰＭＯＳドレインは、前記第１の複数の前記ＰＭＯＳドレインと異なり、前記第１の相互接続部および前記第２の相互接続部は、前記第１の相互接続レベル上で分離される、と、
    前記第１の相互接続レベルにある、第１の複数の前記ＮＭＯＳドレインと互いに接続する第３の相互接続部と、
    前記第１の相互接続レベルにある、第２の複数の前記ＮＭＯＳドレインと互いに接続する第４の相互接続部、前記第２の複数の前記ＮＭＯＳドレインは、前記第１の複数の前記ＮＭＯＳドレインと異なり、前記第３の相互接続部および前記第４の相互接続部は、前記第１の相互接続レベル上で分離され、前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合される、と、
    第２の相互接続レベルにある第５の相互接続部、前記第５の相互接続部は、前記第１の相互接続部と前記第２の相互接続部と互いに結合する、と、
    前記第２の相互接続レベルにある第６の相互接続部、前記第６の相互接続部は、前記第３の相互接続部と前記第４の相互接続部と互いに結合する、と、
    第３の相互接続レベルにある第７の相互接続部、前記第７の相互接続部は、前記第５の相互接続部と前記第６の相互接続部と互いに結合する、と、
    前記第１の相互接続レベルにある、前記第１の相互接続部と前記第３の相互接続部と互いに接続する第８の相互接続部と、
    前記第１の相互接続レベルにある、前記第２の相互接続部と前記第４の相互接続部と互いに接続する第９の相互接続部と
    を備える、ＣＭＯＳデバイス。
  13. 前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、各々、長さが２マイクロメートルよりも短い、
    請求項１２に記載のデバイス。
  14. 前記第５の相互接続部および前記第６の相互接続部は、各々、長さが２マイクロメートルよりも短い、および／または、
    前記デバイスの出力は、前記第７の相互接続部に接続される、
    請求項１２に記載のデバイス。
  15. ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスをレイアウトする方法であって、
    第１の相互接続レベルにある、第１の相互接続部と第１の複数のＰＭＯＳドレインを相互接続することと、
    前記第１の相互接続レベルにある、第２の相互接続部と第２の複数のＰＭＯＳドレインを相互接続すること、前記第２の複数のＰＭＯＳドレインは、前記第１の相互接続レベルにある、前記第１の複数のＰＭＯＳドレインから分離される、と、
    前記第１の相互接続レベルにある、第３の相互接続部と第１の複数のＮＭＯＳドレインを相互接続することと、
    前記第１の相互接続レベルにある、第４の相互接続部と第２の複数のＮＭＯＳドレインを相互接続すること、前記第２の複数のＮＭＯＳドレインは、前記第１の相互接続レベル上で前記第１の複数のＮＭＯＳドレインから分離される、と、
    第２の相互接続レベルにある、第５の相互接続部と、前記第１の相互接続部および前記第２の相互接続部を相互接続することと、
    前記第２の相互接続レベルにある、第６の相互接続部と前記第３の相互接続部および前記第４の相互接続部を相互接続することと、
    第３の相互接続レベルにある、第７の相互接続部と、前記第５の相互接続部および前記第６の相互接続部を相互接続することと、
    前記第１の相互接続レベルにある、第８の相互接続部と、前記第１の相互接続部および前記第３の相互接続部を相互接続することと、
    前記第１の相互接続レベルにある、第９の相互接続部と、前記第２の相互接続部および前記第４の相互接続部を相互接続することと
    を備える、方法。
JP2016536438A 2013-08-23 2014-08-21 エレクトロマイグレーションに対処するためのレイアウト構造 Active JP6258499B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/975,185 US9972624B2 (en) 2013-08-23 2013-08-23 Layout construction for addressing electromigration
US13/975,185 2013-08-23
PCT/US2014/052015 WO2015027022A1 (en) 2013-08-23 2014-08-21 Layout construction for addressing electromigration

Publications (3)

Publication Number Publication Date
JP2016531446A JP2016531446A (ja) 2016-10-06
JP2016531446A5 JP2016531446A5 (ja) 2017-03-02
JP6258499B2 true JP6258499B2 (ja) 2018-01-10

Family

ID=51454984

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016536438A Active JP6258499B2 (ja) 2013-08-23 2014-08-21 エレクトロマイグレーションに対処するためのレイアウト構造

Country Status (5)

Country Link
US (3) US9972624B2 (ja)
EP (1) EP3036767B1 (ja)
JP (1) JP6258499B2 (ja)
CN (2) CN105493283B (ja)
WO (1) WO2015027022A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US9972624B2 (en) 2013-08-23 2018-05-15 Qualcomm Incorporated Layout construction for addressing electromigration
US9786663B2 (en) 2013-08-23 2017-10-10 Qualcomm Incorporated Layout construction for addressing electromigration
US9640480B2 (en) 2015-05-27 2017-05-02 Qualcomm Incorporated Cross-couple in multi-height sequential cells for uni-directional M1
US10236886B2 (en) 2016-12-28 2019-03-19 Qualcomm Incorporated Multiple via structure for high performance standard cells
US10651201B2 (en) * 2017-04-05 2020-05-12 Samsung Electronics Co., Ltd. Integrated circuit including interconnection and method of fabricating the same, the interconnection including a pattern shaped and/or a via disposed for mitigating electromigration
CN112864127B (zh) 2019-11-28 2024-03-08 扬智科技股份有限公司 集成电路的导线互连结构

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3159814A (en) 1960-05-26 1964-12-01 Control Data Corp Scan systems
JPS6228788Y2 (ja) 1980-01-29 1987-07-23
US5000818A (en) 1989-08-14 1991-03-19 Fairchild Semiconductor Corporation Method of fabricating a high performance interconnect system for an integrated circuit
JPH04216668A (ja) 1990-12-15 1992-08-06 Sharp Corp 半導体集積回路
JP2826446B2 (ja) 1992-12-18 1998-11-18 三菱電機株式会社 半導体集積回路装置及びその設計方法
US5728594A (en) 1994-11-02 1998-03-17 Texas Instruments Incorporated Method of making a multiple transistor integrated circuit with thick copper interconnect
US6150722A (en) 1994-11-02 2000-11-21 Texas Instruments Incorporated Ldmos transistor with thick copper interconnect
US5532509A (en) 1994-12-16 1996-07-02 Motorola, Inc. Semiconductor inverter layout having improved electromigration characteristics in the output node
US5764533A (en) 1995-08-01 1998-06-09 Sun Microsystems, Inc. Apparatus and methods for generating cell layouts
US6372586B1 (en) 1995-10-04 2002-04-16 Texas Instruments Incorporated Method for LDMOS transistor with thick copper interconnect
JP3487989B2 (ja) 1995-10-31 2004-01-19 富士通株式会社 半導体装置
JPH1056162A (ja) 1996-05-24 1998-02-24 Toshiba Corp 半導体集積回路およびその設計方法
US5751180A (en) 1996-09-03 1998-05-12 Motorola, Inc. Electrical device structure having reduced crowbar current and power consumption
US6349401B2 (en) 1996-09-12 2002-02-19 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit, design method and computer-readable medium using a permissive current ratio
JP3962441B2 (ja) 1996-09-24 2007-08-22 富士通株式会社 半導体装置
JPH10335613A (ja) 1997-05-27 1998-12-18 Mitsubishi Electric Corp 半導体集積回路装置
JP3747980B2 (ja) 1997-07-09 2006-02-22 ローム株式会社 半導体集積回路装置
US6037822A (en) 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
US6038383A (en) 1997-10-13 2000-03-14 Texas Instruments Incorporated Method and apparatus for determining signal line interconnect widths to ensure electromigration reliability
JP3686248B2 (ja) * 1998-01-26 2005-08-24 株式会社日立製作所 半導体集積回路装置およびその製造方法
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6448631B2 (en) 1998-09-23 2002-09-10 Artisan Components, Inc. Cell architecture with local interconnect and method for making same
JP3160586B2 (ja) * 1999-04-27 2001-04-25 松下電子工業株式会社 Ｃｍｏｓインバータ及びそれを用いたスタンダードセル
JP2001007293A (ja) * 1999-06-25 2001-01-12 Mitsubishi Electric Corp 半導体集積回路装置
JP2002280456A (ja) 2001-03-22 2002-09-27 Ricoh Co Ltd 半導体スタンダードセルを用いた半導体装置及びそのレイアウト方法
JP4798881B2 (ja) 2001-06-18 2011-10-19 富士通セミコンダクター株式会社 半導体集積回路装置
US20040056366A1 (en) 2002-09-25 2004-03-25 Maiz Jose A. A method of forming surface alteration of metal interconnect in integrated circuits for electromigration and adhesion improvement
US6972464B2 (en) 2002-10-08 2005-12-06 Great Wall Semiconductor Corporation Power MOSFET
JP3920804B2 (ja) 2003-04-04 2007-05-30 松下電器産業株式会社 半導体記憶装置
JP2004311824A (ja) 2003-04-09 2004-11-04 Toshiba Corp 半導体集積回路
FR2862396A1 (fr) 2003-11-13 2005-05-20 Dolphin Integration Sa Procede de verification d'un circuit integre
US6980462B1 (en) 2003-11-18 2005-12-27 Lsi Logic Corporation Memory cell architecture for reduced routing congestion
DE102004063926B4 (de) 2004-03-24 2017-10-19 Infineon Technologies Ag Konfigurierbare Treiberzelle eines logischen Zellenfeldes
JP2005310923A (ja) 2004-04-20 2005-11-04 Sumitomo Electric Ind Ltd 半導体装置のチップ実装方法及び半導体装置
US7112855B2 (en) 2004-05-07 2006-09-26 Broadcom Corporation Low ohmic layout technique for MOS transistors
JP4820542B2 (ja) 2004-09-30 2011-11-24 パナソニック株式会社 半導体集積回路
US7339390B2 (en) 2005-05-31 2008-03-04 International Business Machines Corporation Systems and methods for controlling of electro-migration
US7414275B2 (en) 2005-06-24 2008-08-19 International Business Machines Corporation Multi-level interconnections for an integrated circuit chip
JP5100035B2 (ja) 2005-08-02 2012-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2007073709A (ja) 2005-09-06 2007-03-22 Nec Electronics Corp 半導体装置
JP5000125B2 (ja) 2005-11-15 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置
JP2007214397A (ja) 2006-02-10 2007-08-23 Nec Corp 半導体集積回路
TWI370515B (en) 2006-09-29 2012-08-11 Megica Corp Circuit component
US20080086709A1 (en) 2006-10-05 2008-04-10 Dan Rittman System and method for automatic elimination of electromigration and self heat violations during construction of a mask layout block, maintaining the process design rules (DRC Clean) and layout connectivity (LVS Clean) correctness
CN101231993B (zh) * 2007-01-23 2011-02-09 米辑电子股份有限公司 一种线路组件
JP2008227130A (ja) 2007-03-13 2008-09-25 Matsushita Electric Ind Co Ltd 半導体集積回路およびレイアウト設計方法
US7816198B2 (en) 2007-07-10 2010-10-19 Infineon Technologies Ag Semiconductor device and method for manufacturing the same
US7861204B2 (en) 2007-12-20 2010-12-28 International Business Machines Corporation Structures including integrated circuits for reducing electromigration effect
JP5097096B2 (ja) 2007-12-28 2012-12-12 パナソニック株式会社 半導体集積回路
US8178908B2 (en) 2008-05-07 2012-05-15 International Business Machines Corporation Electrical contact structure having multiple metal interconnect levels staggering one another
WO2009139457A1 (ja) 2008-05-16 2009-11-19 日本電気株式会社 半導体装置
EP2308096A1 (en) 2008-07-28 2011-04-13 Nxp B.V. Integrated circuit and method for manufacturing an integrated circuit
WO2010016008A1 (en) 2008-08-05 2010-02-11 Nxp B.V. Ldmos with discontinuous metal stack fingers
GB2466313A (en) 2008-12-22 2010-06-23 Cambridge Silicon Radio Ltd Radio Frequency CMOS Transistor
US8159814B2 (en) 2009-01-19 2012-04-17 International Business Machines Corporation Method of operating transistors and structures thereof for improved reliability and lifetime
JP5801541B2 (ja) 2010-08-17 2015-10-28 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US8830720B2 (en) 2010-08-20 2014-09-09 Shine C. Chung Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
US8378742B2 (en) * 2011-01-10 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Driver for a semiconductor chip
JP5580230B2 (ja) 2011-02-28 2014-08-27 パナソニック株式会社 半導体装置
US8624335B2 (en) 2011-04-30 2014-01-07 Peregrine Semiconductor Corporation Electronic module metalization system, apparatus, and methods of forming same
US8713498B2 (en) 2011-08-24 2014-04-29 Freescale Semiconductor, Inc. Method and system for physical verification using network segment current
US20130069170A1 (en) 2011-09-19 2013-03-21 Texas Instruments Incorporated Illumination and design rule method for double patterned slotted contacts
KR101895469B1 (ko) 2012-05-18 2018-09-05 삼성전자주식회사 입력 버퍼
US9443839B2 (en) 2012-11-30 2016-09-13 Enpirion, Inc. Semiconductor device including gate drivers around a periphery thereof
US9235674B2 (en) 2013-03-05 2016-01-12 Oracle International Corporation Mitigating electromigration effects using parallel pillars
US9318607B2 (en) 2013-07-12 2016-04-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9331016B2 (en) 2013-07-25 2016-05-03 Qualcomm Incorporated SOC design with critical technology pitch alignment
US9972624B2 (en) 2013-08-23 2018-05-15 Qualcomm Incorporated Layout construction for addressing electromigration
US9786663B2 (en) * 2013-08-23 2017-10-10 Qualcomm Incorporated Layout construction for addressing electromigration

Also Published As

Publication number Publication date
CN109378311B (zh) 2023-06-16
US20200168604A1 (en) 2020-05-28
EP3036767B1 (en) 2017-02-01
US11508725B2 (en) 2022-11-22
US20180211957A1 (en) 2018-07-26
EP3036767A1 (en) 2016-06-29
JP2016531446A (ja) 2016-10-06
CN105493283B (zh) 2018-09-18
WO2015027022A1 (en) 2015-02-26
US20150054568A1 (en) 2015-02-26
CN105493283A (zh) 2016-04-13
US9972624B2 (en) 2018-05-15
CN109378311A (zh) 2019-02-22
US10600785B2 (en) 2020-03-24

Similar Documents

Publication Publication Date Title
JP6449394B2 (ja) エレクトロマイグレーションに対処するためのレイアウト構造
JP6258499B2 (ja) エレクトロマイグレーションに対処するためのレイアウト構造
US11133803B2 (en) Multiple via structure for high performance standard cells
JP6352561B1 (ja) 高密度アンテナ保護ダイオードのための回路およびレイアウト
WO2016190958A1 (en) Cross-coupled clock signal distribution layout in multi-height sequential cells for uni-directional m1
EP3353806B1 (en) Source separated cell
US20150109025A1 (en) Area saving in latch arrays

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170126

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170126

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20170126

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20170203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171206

R150 Certificate of patent or registration of utility model

Ref document number: 6258499

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250