JP6242211B2 - 撮像装置および撮像システム - Google Patents

Description

本発明は、画素回路部および周辺回路部を単一の半導体基板に備える撮像装置に関する。

画素回路部および周辺回路部を単一の半導体基板に備える撮像装置において、周辺回路部にアナログ信号処理回路やデジタル信号処理回路（ロジック回路）を設けて、性能の向上を図ることが検討されている。

特許文献１には、センサ領域およびアナログ領域のゲート絶縁膜をデジタル領域のゲート絶縁膜よりも厚くすることが記載されている。

特許文献２には、受光部と周辺回路部とで、トランジスタの絶縁膜の膜厚が異なることが記載されている。

特開２００７−２７７１１号公報 特開２０１１−５４８３２号公報

高画質化を図るため、画素回路部はできるだけ高い電圧で駆動する必要がある。一方、撮像装置の周辺回路部の高機能化に伴って、撮像装置の消費電力が課題となっている。特許文献２では、受光部と周辺回路部を同じ電圧で駆動しており、消費電力の低減についての検討が十分でない。本発明は、高画質化と低消費電力化の両立を図った撮像装置を提供することを目的とする。

上記課題を解決するための手段は、画素回路部および周辺回路部を単一の半導体基板の上に備える撮像装置であって、前記画素回路部は、行列状に配され、各々が光電変換素子と、前記光電変換素子で生成された電荷を転送する転送素子と、前記光電変換素子で生成された電荷に基づく信号を生成する増幅素子を含む複数の画素回路を有し、前記周辺回路部は、各々が前記画素回路の列に対応して配され、各々が前記画素回路から出力されたアナログ信号を処理する複数のアナログ信号処理回路を有し、前記複数の画素回路の各々は、絶縁ゲート型の電界効果トランジスタであってゲートの電位とボディの電位の電位差の最大値が第１値以上である第１種トランジスタを含み、前記複数のアナログ信号処理回路の各々は、絶縁ゲート型の電界効果トランジスタであって、ゲートの電位とボディの電位の電位差の最大値が前記第１値よりも小さい第２値以下である第２種トランジスタを含み、ゲートの電位とボディの電位の電位差の最大値が前記第２値を超える絶縁ゲート型の電界効果トランジスタを含まないことを特徴とする。

上記手段における更なる特徴は、前記転送素子が前記第１種トランジスタであることである。

上記手段における更なる特徴は、前記第１値と前記第２値との差ΔＶが下記の式を満たすことである。

Φ_ＭＳ［Ｖ］は前記増幅素子のゲート電極と前記増幅素子のボディとの仕事関数差、ｑ［Ｃ］は素電荷、ｋ［Ｊ／Ｋ］はボルツマン定数、Ｔ［Ｋ］は３００［Ｋ］、ｎ_ｉは前記増幅素子のボディの真性キャリア密度、Ｎ_Ａ［ｃｍ^−３］は前記増幅素子のボディの不純物濃度、Ｃ_Ｏ［Ｆ／ｃｍ^２］は前記増幅素子のゲート絶縁膜の容量、ε_Ｓ［Ｆ／ｃｍ］は前記増幅素子のボディの誘電率である。

本発明によれば、高性能かつ低消費電力な撮像装置を提供できる。

撮像装置の一例を示す回路ブロック図。 撮像装置の一例を示す回路図。 撮像装置の動作を示すタイミング図。 撮像装置の一例を示す断面模式図。

以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面を相互に参照する場合がある。複数の図面に渡って共通の構成については共通の符号を付しており、共通の符号を付した構成については適宜説明を省略する。

図１は実施形態の一例としての撮像装置１０００の回路ブロック図である。撮像装置１０００は単一の半導体基板１に、画素回路部１０と周辺回路部２０を備える。

画素回路部１０は、行列状に配された複数の画素回路１００を有する。同じ行の画素回路１００は行配線１０１で共通に接続されており、同じ列の画素回路１００は列配線１０２で共通に接続されている。

周辺回路部２０は、各々が画素回路１００の列に対応して配された複数のアナログ信号処理回路９００を有する。本例では、画素回路部１０の上下に分けて、複数のアナログ信号処理回路９００を含むグループが配置されている。しかし、画素回路部１０の上下の一方の側のみに、複数のアナログ信号処理回路９００が配されていてもよい。アナログ信号処理回路９００は増幅回路３００とＡＤ変換回路４００（アナログ−デジタル変換回路）を含む。さらに、周辺回路部２０は、複数の読み出し回路２００、水平出力回路５００、デジタル信号処理回路６００および垂直駆動回路７００、信号生成回路を含むことができる。周辺回路部２０の構成はこれらに限定されるものでなく、これらの回路のいずれかが無くてもよい。

複数の読み出し回路２００は、各々が画素回路１００の列に対応して配され、列配線１０２を介して画素回路１００に接続されている。読み出し回路２００は、同じ画素回路１００の列に対応するアナログ信号処理回路９００に接続されている。

各回路の機能および動作を説明する。垂直駆動回路７００の走査部７１０は出力部７５０を順次選択して、画素回路１００を列毎に駆動する。画素回路１００は、垂直駆動回路７００の出力部７５０からの信号に基づいて動作し、画素回路１００は入射光に応じた画素信号を生成する。読み出し回路２００の動作によって、画素回路１００から画素信号が読み出される。画素信号はアナログ信号である。読み出し回路２００によって読み出された画素信号は、アナログ信号処理回路９００によって信号処理される。アナログ信号処理回路９００がＡＤ変換回路４００を有する場合は、アナログ信号処理回路９００からの出力信号はデジタル信号である。アナログ信号処理回路９００がＡＤ変換回路４００を有しない場合は、アナログ信号処理回路９００からの出力信号はアナログ信号である。ＡＤ変換回路４００はアナログ部４１０とデジタル部４５０を有する。アナログ部４１０にアナログ信号が入力され、デジタル部４５０からデジタル信号が出力される。

アナログ信号処理回路９００から出力されたデジタル信号は、水平出力回路５００のメモリ部５５０に読み出され、メモリ部５５０で保持される。水平出力回路５００の走査部５１０はメモリ部５５０を順次選択して、メモリ部５５０に保持された信号を列毎に出力する。水平出力回路５００から出力されたデジタル信号は、デジタル信号処理回路６００によって信号処理される。デジタル信号処理回路６００は、デジタル信号に対して、ノイズ除去処理や、加算などの演算処理を行う。

撮像装置１０００は、画素回路部１０および周辺回路部２０を備える単一の半導体基板を含む。このほか、撮像装置１０００は、この半導体基板を収容する容器（パッケージ）を備えることができる。

撮像装置１０００を用いて撮像システムを構築することができる。撮像システムは、撮像装置１０００に光を導くための光学系を備えることができる。撮像システムは、撮像装置１０００から出力された信号を処理する信号処理装置を備えることができる。撮像システムは、撮像装置１０００で得られた画像を表示する表示装置を備えることができる。撮像システムとしては、ビデオカメラやスチルカメラなどのカメラが典型的であるが、カメラ機能を備えた情報端末であってもよいし、撮像装置と表示装置が別々の場所に配置された監視カメラシステムであってもよい。

各回路は絶縁ゲート型の電界効果トランジスタ（ＭＯＳＦＥＴ）で構成されている。各回路を構成するトランジスタは、印加される「ゲート電位差」の最大値に基づく条件に応じて複数種に分類することができる。以下、各回路が、第１種トランジスタ、第２種トランジスタ、第３種トランジスタ、第４種トランジスタのうち少なくともいずれかを含む場合について説明する。

ここで、「ゲート電位差」とは、ある瞬間におけるゲート電極の電位と、そのゲート電極に対応するボディの電位との電位差である。トランジスタのソース・ドレインがウェルに設けられている場合には、ボディの電位とはウェルの電位のことである。ボディの電位は、バックゲートの電位ともいわれる。各回路を構成するトランジスタの多くにおいて、ボディの電位はソースの電位と等しく、また、ボディの電位は基準電位（接地電位）と等しいが、これに限ったことではない。従って、一般的に「ゲート電圧」と呼ばれる、ゲート電極の電位とソースの電位との電位差は、以下でいう「ゲート電位差」と、必ずしも一致しない。ゲート電位差の大小は、ゲート電極の電位とボディの電位の高低関係にかかわらず、その差（絶対値）で評価される。多くのトランジスタでは、或る期間においてゲート電極の電位をそのトランジスタがＯＮとなる電位とし、別の期間においてゲート電極の電位をそのトランジスタがＯＦＦとなる電位とする。そのため、ゲート電極には時系列で異なる電位が印加される。そのため、ゲート電位差も時系列で異なる。

第１種トランジスタは、印加されるゲート電位差の最大値が、第１電位差Ｖ１（第１値）以上である。第２種トランジスタは、印加されるゲート電位差の最大値が第２電位差Ｖ２（第２値）以下である。また、第２種トランジスタは、印加されるゲート電位差の最大値が電位差Ｖ２’以上である。第３種トランジスタは、印加されるゲート電位差の最大値が第３電位差Ｖ３（第３値）以下である。また、第３種トランジスタは、印加されるゲート電位差の最大値が電位差Ｖ３’以上である。第４種トランジスタは、印加されるゲート電位差の最大値が第４電位差Ｖ４（第４値）以下である。第４種トランジスタは、印加されるゲート電位差の最大値が０Ｖ以上である。

本実施形態においては、第２電位差Ｖ２は第１電位差Ｖ１よりも小さい。また、電位差Ｖ２’は第２電位差Ｖ２よりも小さく、第３電位差Ｖ３は第２電位差Ｖ２および電位差Ｖ２’よりも小さい。電位差Ｖ３’は第３電位差Ｖ３より小さい。第４電位差Ｖ４は第３電位差Ｖ３，Ｖ３’よりも小さい。つまり、Ｖ１＞Ｖ２＞Ｖ２’＞Ｖ３＞Ｖ３’＞Ｖ４の関係にある。また、これら第１〜４種トランジスタの４種類以外の種類のトランジスタが存在してもよい。具体的には、ゲート電位差の最大値が下記の（ａ）、（ｂ）、（ｃ）のトランジスタである。（ａ）第１電位差Ｖ１より小さく第２電位差Ｖ２より大きい。（ｂ）電位差Ｖ２’より小さく第３電位差Ｖ３より大きい。（ｃ）電位差Ｖ３’より小さく第４電位差Ｖ４より大きい。

本実施形態の一例として、第１種トランジスタのゲート電位差の最大値は５Ｖであり、第２種トランジスタのゲート電位差の最大値は４Ｖまたは３Ｖである。第３種トランジスタのゲート電位差の最大値は２Ｖであり、第４種トランジスタのゲート電位差の最大値は１Ｖである。なお、ここで挙げた電位差の値は、小数点以下を四捨五入した値であり、例えば３Ｖは２．５〜３．４Ｖの範囲にあることを意味する。

第１電位差Ｖ１と第２電位差Ｖ２との有意差は０．１０Ｖ以上である。第１電位差Ｖ１と第２電位差Ｖ２との差は０．５０Ｖ以上であることが好ましく、１．０Ｖ以上であることがより好ましい。また、第３電位差Ｖ２’と第２電位差Ｖ３との有意差は０．１０Ｖ以上である。電位差Ｖ２’と第２電位差Ｖ３との差は０．５０Ｖ以上であることが好ましく、１．０Ｖ以上であることがより好ましい。また、電位差Ｖ３’と電位差Ｖ４との有意差は０．１０Ｖ以上である。電位差Ｖ３’と電位差Ｖ４との差は０．５０Ｖ以上であることが好ましく、１．０Ｖ以上であることがより好ましい。

上記した本実施形態の一例において、第１種トランジスタを規定する基準となる第１電位差Ｖ１を例えば４．５Ｖに設定し、第３種トランジスタを規定する電位差Ｖ３を例えば２．０Ｖに設定することができる。そうすれば、ゲート電位差の最大値が２．５Ｖ（＝Ｖ３＋０．５）以上４．０Ｖ（＝Ｖ１−０．５）以下であるトランジスタが第２種トランジスタとして、好ましい範囲となる。このように、第１電位差Ｖ１を４．０Ｖ以上とし、第２電位差Ｖ２を４．０Ｖ未満とすることは、低消費電力を達成しつつ、高画質な画像を得る上で実用的である。

本実施形態は、撮像装置１０００を構成する回路ごとに、用いるトランジスタの種類を異ならせている。以下、回路と、それを構成するトランジスタの種類について図２を用いてより詳細に説明する。図２は、これらの回路の具体的な構成を示す回路図である。図２では、上述した回路を、回路ごとに点線で囲んでいる。

また、図２においても、上述した第１〜第４種トランジスタの位置を示している。図２に示した例において、Ｖ１と付した一点鎖線で囲んだ領域の回路は、少なくとも第１種トランジスタを含む。図２においてＶ２と付した二点鎖線で囲んだ領域の回路は、少なくとも第２種トランジスタを含む。図２においてＶ３と付した破線で囲んだ領域の回路は、少なくとも第３種トランジスタを含む。図２においてＶ４と付した長鎖線で囲んだ領域の回路は、少なくとも第４種トランジスタを含む。

上記した各種の線で区分した領域の回路の一部のトランジスタのゲート電位差の最大値が、ほかのトランジスタのゲート電位差の最大値と異なっていてもよい。第１〜４種トランジスタの内の複数の種類のトランジスタが、或る回路を構成する場合もある。なお、複数のトランジスタに関して、ゲート電位差の最大値が同じであっても、ゲート電位差が最大値となる期間は互いに異なりうる。

画素回路部１０にはＮ型のトランジスタのみが設けられる。一方、周辺回路部２０にはＮ型のトランジスタとともに相補型の回路（ＣＭＯＳ回路）を構成するために、Ｐ型のトランジスタが設けられる。Ｎ型のトランジスタとＰ型のトランジスタとでは、ボディの電位とゲートの電位の高低関係が逆であるが、絶対値としてのゲート電位差の最大値は比較が可能である。

図２において、一点鎖線で囲んだ領域の画素回路１００を構成するトランジスタとして、第１種トランジスタが含まれる。また、図１で示した垂直駆動回路７００の出力部７５０の一部および読み出し回路２００を構成するトランジスタは第４種トランジスタを含む。特に画素回路１００において、光電変換素子１１０で生成された信号電荷を転送する転送素子１２０は第１種トランジスタであることが好ましい。信号電荷が転送される転送素子１２０のドレインは、フローティングディフュージョンとなっており、増幅素子１３０のゲートに接続されたノード１２５（フローティングノード）の一部を構成する。増幅素子１３０のソースは読み出し回路２００の電流源に接続されており、ソースフォロワを構成している。本例では、ノード１２５の電位をリセットするリセット素子１４０と、増幅素子１３０の後段に配されて、画素回路１００から垂直出力線への出力のＯＮ／ＯＦＦを選択する選択素子１５０も第１種トランジスタである。本例の画素回路では信号の加算のために、ノード１２５は別の画素回路のフローティングノードに接続可能となっている。このノード１２５と別の画素回路のフローティングノードとの接続をＯＮ／ＯＦＦを制御するための制御素子１６０もまた、第１種トランジスタである。増幅素子１３０は第１種トランジスタであることが好ましい。増幅素子１３０のゲート電位差は信号電荷の量に基づくノード１２５の電位に応じて変化する。

第１電位差Ｖ１と第２電位差Ｖ２との差は、増幅素子１３０の閾値電圧ＶＴＨＡ以上であることが好ましい。ここで、「閾値電圧」とは、ソースとドレインとの間にチャネルが形成される場合と、チャネルが形成されない場合との境界条件を示すゲート電圧である。ゲート電圧が閾値電圧以上であると、チャネルが形成され、ゲート電圧が閾値電圧未満であるとチャネルが形成されない。ゲート電圧とは、ゲート電極の電位とソースの電位との差の絶対値（電位差）である。Ｎ型のＭＯＳトランジスタがエンハンスメント型であることは、閾値電圧においてゲート電極の電位がソースの電位よりも高いことを意味する。一方、Ｎ型のＭＯＳトランジスタがデプレッション型であることは、閾値電圧においてゲート電極の電位がソースの電位よりも高いことを意味する。本例の増幅素子１３０は、エンハンスメント型であることが好ましい。

絶縁ゲート型電界効果トランジスタにおける閾値電圧Ｖ_ＴＨは次式（１）から求めることができる。

ここで、Φ_ＭＳ［Ｖ］は例えば多結晶シリコンからなるゲート電極と例えば単結晶シリコンからなるボディとの仕事関数差である。２ψ_Ｂ［Ｖ］はフェルミ準位と真性フェルミ準位のエネルギー差である。Ｃ_Ｏ［Ｆ／ｃｍ^２］はゲート絶縁膜の容量、ε_Ｓ［Ｆ／ｃｍ］はボディの誘電率、ｑ［Ｃ］は素電荷、Ｎ_Ａ［ｃｍ^−３］はボディの不純物濃度である。なお、ψ_Ｂ＝（ｋＴ／ｑ）・ｌｎ（Ｎ_Ａ／ｎ_ｉ）で表される。ｋ［Ｊ／Ｋ］はボルツマン定数、Ｔ［Ｋ］はボディの温度、ｎ_ｉ［ｃｍ^−３］はボディの真性キャリア密度である。常温（３００Ｋ）で常用されるシリコンデバイスでは、２ψ_Ｂ［Ｖ］は典型的には０．６〜０．９[Ｖ］である。Ｎ型シリコンのゲート電極およびシリコン基板を用いる場合には、Φ_ＭＳ＋２ψ_Ｂは−０．１［Ｖ］程度である。Ｖ_Ｂ［Ｖ］は基板逆バイアス電圧であって、ソースの電位を基準電位として、ボディの電位が−Ｖ_Ｂ［Ｖ］（Ｖ_Ｂ＞０）となるような基板逆バイアスが印加される。基板逆バイアスが印加される場合には、基板の空乏領域を広げ、閾値電圧を高めることになる。閾値電圧として典型的な範囲は０．４Ｖ以上１．０Ｖ以下である。式（１）においてＶ_Ｂ＝０とすると、基板逆バイアスの有無に関わらず、閾値電圧Ｖ_ＴＨの下限値が求められる。したがって、増幅素子１３０の閾値電圧Ｖ_ＴＨの下限は、上記式（１）においてＶ_Ｂ＝０とした結果から求められる。以上のことから、第１電位差Ｖ１と第２電位差Ｖ２との差ΔＶが、下記増幅素子１３０に関して、式２を満足すればよいことが理解される。式（２）は式（１）のψ_Ｂを温度Ｔの関数に置き換えたものである。温度Ｔは動作時のボディの温度であるが、実用上は常温の３００［Ｋ］とみなして差支えない。

増幅素子１３０が第１種トランジスタであることは、第１種トランジスタを規定する基準となる電位差Ｖ１が増幅素子１３０のゲート電位差の最大値以下であることを意味する。したがって、画素回路１００の出力のダイナミックレンジに応じて第１電位差Ｖ１が定まることになる。これを踏まえて、増幅素子１３０のゲート電位差の最大値を、第１種トランジスタを規定する電位差Ｖ１に設定することができる。換言すれば、ゲート電位差の最大値が増幅素子１３０のゲート電位差の最大値以上であるトランジスタを第１種トランジスタと定義することができる。

転送素子１２０のゲート電極には転送信号ＴＸが与えられる。リセット素子１４０のゲート電極にはリセット信号ＲＳが与えられ、選択素子１５０のゲート電極には選択信号ＳＬが与えられ、制御素子１６０のゲート電極には制御信号ＣＴが与えられる。

図２において、外部から供給される電位を回路の上下に示している。ＤＶＤＤ、ＳＶＤＤ，ＡＶＤＤはそれぞれ電源電位である。ＤＧＮＤ、ＳＧＮＤ、ＡＧＮＤはそれぞれ基準電位（接地電位）である。ＴＸＨは信号ＴＸの電位の内で最も高い電位であり、ＴＸＬは信号ＴＸの電位の内で最も低い電位であり、例えば負電位である。ＰＸＨは信号ＲＳ、ＳＬ、ＳＷの内で最も高い電位である。ＰＸＬは信号ＲＳ、ＳＬ、ＳＷの内で最も低い電位である。

図２において、垂直駆動回路７００には、垂直駆動回路７００の出力部７５０において、転送信号ＴＸを出力するバッファ７５２が設けられている。リセット信号ＲＳを出力するバッファ７５４、選択信号ＳＬを出力するバッファ７５５、制御信号ＣＴを出力するバッファ７５６が設けられている。

バッファ７５２、７５４、７５５、７５６はそれぞれ、ドレインが共通の出力ノードに接続されたＰ型のトランジスタおよびＮ型のトランジスタを有する。Ｐ型のトランジスタをＯＮにするとＰ型のトランジスタのソースに与えられた電位ＰＸＨまたは電位ＴＸＨが出力される。Ｎ型のトランジスタをＯＮにするとＮ型のトランジスタのソースに与えられた電位ＰＸＬまたは電位ＴＸＬが出力される。バッファ７５２、７５４、７５５、７５６を構成するＰ型のトランジスタのゲート電位差は第２電位差Ｖ２を超えてもよく、本例では第１種トランジスタである。バッファ７５２を構成するＮ型のトランジスタは第１電位差Ｖ１以上であってもよく、本例では、第１種トランジスタである。バッファ７５４、７５５、７５６を構成するＮ型のトランジスタは第２電位差Ｖ２以下であってもよく、本例では第２種トランジスタである。本例において、バッファ７５４、７５５、７５６を構成する複数のトランジスタのＮ型のトランジスタのゲート電位差の最大値は、バッファ７５２を構成するＮ型のトランジスタのゲート電位差の最大値よりも小さい。

図２において、一点鎖線で囲んだ領域に位置する読み出し回路２００を構成するトランジスタは第４種トランジスタである。例えば、読み出し回路２００において例えば５〜１０μＡの電流源のカレントミラー回路を成すトランジスタ２１０、２２０、２３０、２４０は第４種トランジスタである。

図３は画素回路１００の動作のタイミングチャートである。

期間Ｐ１では、転送素子１２０およびリセット素子１４０をＯＮにする。これにより光電変換素子１１０内の残留電子から転送素子１２０とリセット素子１４０を経由して排出する。

光電変換素子１１０へ光が入射すると、光電変換によりその量に応じた信号電荷が発生する。期間Ｐ２では、画素回路１００の各トランジスタはＯＦＦである。これにより電荷の読み出しが行なわれないため、発生した信号電荷は光電変換素子１１０に蓄積される。

期間Ｐ３では、リセット素子１４０をＯＮにする。これによりノード１２５の電位ＶＦＤのリセットを行なう。信号電荷が電子であれば、Ｎ型のＭＯＳＦＥＴである増幅素子１３０のゲート電位差は、信号電荷の増加に伴って小さくなる。従って、増幅素子１３０のゲート電位差は、リセット素子１４０がＯＮになり、信号電荷がリセットされている期間に最大値となりうる。つまり、増幅素子１３０のゲート電位差の最大値は、入射する光の量のような外因ではなく、画素回路１００の電源電位ＳＶＤＤなどの内因によって定まる。

増幅素子１３０のゲート電位差が最大値となる際の、増幅素子１３０のゲート電極の電位はリセット時のノード１２５の電位であって、電位ＳＶＤＤに基づく電位である。具体的には、電位ＳＶＤＤに対するリセット素子１４０による電圧降下を考慮した値となる。リセット素子１４０による電圧降下はリセット素子１４０の閾値電圧ＶＴＨＲで表すことができる。従って、増幅素子１３０のゲート電位差の最大値は、ＳＶＤＤ−ＶＴＨＲで表される。

期間Ｐ４〜７では、複数の画素回路１００の行の内、垂直出力線から読み出しを行なう行のみ、選択素子１５０をＯＮにする。

ソースフォロワにおいては、入力電位ＶＩＮと出力電位ＶＯＵＴとの関係は増幅素子１３０の閾値電圧ＶＴＨＡに基づいて定まり、ＶＯＵＴ≦ＶＩＮ−ＶＴＨＡで表される。入力電位ＶＩＮはノード１２５の電位ＶＦＤに対応するため、ＶＯＵＴ≦ＶＦＤ−ＶＴＨＡで表される。第２電位差Ｖ２について、ＶＯＵＴ≧Ｖ２を満たすことが、消費電力低減の上で好ましい。従って、Ｖ２≦ＶＦＤ−ＶＴＨＡが導かれる。

なお、上述したように、リセット素子１４０のゲート電位差の最大値ＰＸＬをＳＶＤＤ以上とすることが好ましい。ここで、ＳＤＶＶ＝ＶＦＤ＋ＶＴＨＲ、ＶＦＤ≧ＶＯＵＴ＋ＶＴＨＡである。したがって、ＰＸＬについて、ＰＸＬ≧ＳＤＶＶ≧ＶＯＵＴ＋ＶＴＨＡ＋ＶＴＨＲである。ＶＯＵＴ≧Ｖ２であることを考慮すると、ＰＸＬ≧Ｖ２＋ＶＴＨＡ＋ＶＴＨＲであり、ＰＸＬ−Ｖ２≧ＶＴＨＡ＋ＶＴＨＲが導かれる。つまり、リセット素子１４０におけるゲート電位差の最大値と、第２電位差Ｖ２との差が、増幅素子の閾値電圧ＶＴＨＡとリセット素子１４０の閾値電圧ＶＴＨＲとの和以上であることが好ましいと云える。

期間Ｐ５では、選択素子１５０以外をＯＦＦにする。この状態で出力線から読み出された信号は画素回路１００内のノイズとみなすことができる。

期間Ｐ６では、転送素子１２０をＯＮにする。これにより光電変換素子１１０に蓄積された電荷の量に基づく電位差が増幅素子１３０のゲートに印加される。この転送素子１２０をＯＮにするときに、転送素子１２０のゲート電位差は最大値となる。光電変換素子１１０での電荷の残留を低減するように電荷を適切に転送するには、転送時における転送素子１２０のゲートの電位をノード１２５の電位ＶＦＤよりも高くすることが好ましい。例えば画素回路１００を構成するトランジスタの電源電位差が５．０Ｖの場合、増幅素子１３０のゲート電位差は、信号電荷の量にもよるが、３．０〜４．５Ｖとなる。

期間Ｐ７では、増幅素子１３０のゲートに印加された電位差に応じて、増幅素子１３０のドレインから出力線へアナログの画素信号が読み出される。このときの信号は画素回路内のノイズを含んでいるので、後段のアナログ信号処理回路９００のＣＤＳ回路により、ノイズ成分と信号成分との差分をとることで、光電変換した画素信号からノイズを除去することができる。

バッファ７５２、７５４、７５５、７５６のＰ型のトランジスタのソースおよびボディには、電位ＴＸＨや電位ＰＸＨ（例えば＋５Ｖ）が印加される。バッファ７５２、７５４、７５５、７５６のＰ型のトランジスタのゲート電位差が最大値になる際の、バッファ７５２、７５４、７５５、７５６のＰ型のトランジスタのゲート電極の電位はボディの電位よりも低い電位（例えば０Ｖ）である。

各バッファが電位ＴＸＨや電位ＰＸＨを出力するために、バッファ７５２、７５４、７５５、７５６のＰ型のトランジスタのゲート電位差の最大値は、画素回路１００の第１種トランジスタと同程度となる。そのため、バッファ７５２、７５４、７５５、７５６を構成するＰ型のトランジスタが、画素回路１００のトランジスタと同様に、第１種トランジスタとなる。

ここで、バッファ７５２のトランジスタと転送素子１２０との関係について説明する。本例における転送素子１２０はデプレッション型である。つまり、転送素子１２０のゲート電位差が０Ｖの場合、転送素子１２０はＯＮである。上述したバッファ７５２のＮ型のトランジスタのゲート電位差が最大値になる際の、バッファ７５２のＮ型のトランジスタのゲート電極に印加される電位をＧＢＮ（例えば＋３Ｖ）とする。バッファ７５４、７５５、７５６のＮ型のトランジスタのゲート電位差が最大値になる際の、バッファ７５４、７５５、７５６のＮ型のトランジスタのゲート電極の電位にもＧＢＮと同じ電位（例えば＋３Ｖ）が印加される。バッファ７５４、７５５、７５６のＮ型のトランジスタのソースおよびボディには、電位ＰＸＬ（例えば０Ｖ）が印加される。これにより、バッファ７５４、７５５、７５６からは電位ＰＸＬが出力される。一方、バッファ７５２のＮ型のトランジスタのソースおよびボディには、バッファ７５４、７５５、７５６のＮ型のトランジスタのソースおよびボディの電位ＰＸＬよりも低い電位ＴＸＬが付印加される。これにより、バッファ７５２からは電位ＴＸＬが出力される。その結果、転送素子１２０のゲート電極には電位ＴＸＬに対応する負電位が印加される。この電位ＴＸＬは、光電変換素子１１０における電荷の蓄積期間Ｐ２中に印加されるもので、蓄積期間Ｐ２中の転送素子１２０のゲートを強くＯＦＦにすることができる。バッファ７５２のＮ型のトランジスタのソースに負電位ＴＸＬが印加されることにより、バッファ７５２のＮ型のトランジスタのボディの電位も負電位ＴＸＬとなる
電位ＴＸＬは例えば−２Ｖである。これにより、バッファ７５２のＮ型のトランジスタのゲート電位差の最大値は、バッファ７５４、７５５、７５６のＮ型のトランジスタのゲート電位差の最大値よりも大きくなる。例えば、バッファ７５２のＮ型のトランジスタのゲート電位差の最大値は５Ｖとなる。そのため、バッファ７５２のＮ型のトランジスタは第１種トランジスタとなる。ここでは、第１種トランジスタが転送素子１２０への信号ＴＸを出力するバッファ７５２に含まれる例を説明した。しかし、電位ＰＸＬを負電位とする場合には、バッファ７５２と同様にバッファ７５４、７５５、７５６を構成するＮ型のトランジスタが第１種トランジスタとなることがある。また、ここでは電位ＧＢＮが＋３Ｖの例を示したが、電位ＧＢＮを＋５Ｖとすることで、電位ＰＸＬが０Ｖであっても、バッファ７５４、７５５、７５６のＮ型のトランジスタが第１種トランジスタとなる構成が考えられる。しかし、かかる構成は無用な電力の増大につながるため、バッファ７５４、７５５、７５６は第１種トランジスタ以外にすることが好ましい。

図２において、増幅回路３００を構成するトランジスタとして、第２種トランジスタが含まれる。より詳細には、増幅回路３００において、反転増幅回路を成す演算増幅器３１０を構成する複数（例えば、５〜１５個）のトランジスタは第２種トランジスタを含む。例えば、演算増幅器３１０における第２種トランジスタは、演算増幅器３１０の入力段の差動対に含まれる。演算増幅器３１０の入力と出力とをショートして容量３２１、３２２をリセットするトランジスタ３２０もまた第２種トランジスタである。また、容量３２１と容量３２２を選択するトランジスタ３２３、３２４も第２種トランジスタである。さらに、反転増幅回路の入力と出力をショートするＣＭＯＳスイッチ３２５も、第２種トランジスタで構成される。ボルテージフォロワを成す演算増幅器３３０を構成する複数（例えば、５〜１５個）のトランジスタも第２種トランジスタを含む。例えば、第２種トランジスタは、演算増幅器３３０の入力段の差動対に含まれる。増幅回路３００への入力を制御するＣＭＯＳスイッチ３０１や増幅回路３００からの出力を制御するＣＭＯＳスイッチ３０２も、第２種トランジスタで構成される。そのほか、図２の増幅回路３００を構成するトランジスタやあるいはＣＭＯＳスイッチを構成するトランジスタも第２種トランジスタである。増幅回路３００を構成するトランジスタとしては、第３種トランジスタや第４種トランジスタを含みうる。本例の演算増幅器３１０は増幅動作とＣＤＳ動作を兼ねることができる。しかし、アナログ信号処理回路９００は、ＣＤＳ回路と増幅回路とを別々に有することもできる。

本実施形態において、画素回路１００の列毎に設けられた増幅回路３００は、ゲート電位差の最大値が第２電位差Ｖ２を超える絶縁ゲート型のトランジスタを含まないことが好ましい。当然、増幅回路３００は、第１種トランジスタを含まないことが好ましい。換言すれば、増幅回路３００を構成する全ての絶縁ゲート型のトランジスタの内、ゲート電位差の最大値が最も高いトランジスタのゲート電位差の最大値は、第２電位差Ｖ２以下である。なお、増幅回路３００を駆動するためなどに設けられる、増幅回路３００の一部を構成するトランジスタであっても、画素回路１００の列毎に設けられないトランジスタは、ゲート電位差の最大値が第２電位差Ｖ２を超えてもよい。しかし、増幅回路３００の一部を構成するトランジスタであっても、増幅回路３００の全てのトランジスタは、ゲート電位差の最大値が第２電位差Ｖ２を超えないことが好ましい。

第２種トランジスタのゲートに印加される電位を適切な値、具体的には、第２電位差Ｖ２以下にするために、レベルシフト回路を設けることができる。図２において、画素回路１００と増幅回路３００との間に位置する容量３０３が、このレベルシフト回路を構成する。

図２において、ＡＤ変換回路４００を構成するトランジスタの一部は第２種トランジスタであり、ＡＤ変換回路４００を構成するトランジスタの一部は第３種トランジスタである。水平出力回路５００を構成するトランジスタは第３種トランジスタである。

画素回路１００の列毎に設けられたＡＤ変換回路４００は、比較器４２０と、メモリ部４６０を含む。比較器４２０は図１で説明したアナログ部４１０に属し、メモリ部４６０はデジタル部４５０に属する。比較器４２０は、参照信号生成部４３０から供給される参照信号と画素信号とを入力信号として受け、両入力の大小関係が逆転すると、比較器４２０の出力の論理レベルが逆転する。メモリ部４６０は、比較器４２０の出力の論理レベルが逆転すると、カウント部（不図示）から供給されるカウント信号を保持する。このカウント信号が、デジタル化された画素信号に対応する。メモリ部４６０に保持されたカウント信号は、スイッチ（不図示）を介して水平出力回路のメモリ部５５０に転送される。走査部５１０によって所定の列のメモリ部５５０が選択されると、メモリ部５５０に保持されたデジタル画素信号が出力される。

本例では参照信号生成部４３０がＡＤ変換回路４００毎に設けられているが、複数のＡＤ変換回路４００が一つの参照信号生成部４３０を共用してもよい。また、本例では、複数のＡＤ変換回路４００が一つのカウント部を共用しているが、カウント部をＡＤ変換回路４００毎に設けることもできる。

比較器４２０を構成するトランジスタとして、第２種トランジスタが含まれる。例えば、第２種トランジスタは、比較器４２０の入力段の差動対に含まれる。参照信号生成部４３０、メモリ部４６０、メモリ部５５０および走査部５１０を構成するトランジスタは第３種トランジスタである。

本実施形態において、画素回路１００の列毎に設けられたＡＤ変換回路４００は、ゲート電位差の最大値が第２電位差Ｖ２を超える絶縁ゲート型のトランジスタを含まないことが好ましい。そのため、当然、ＡＤ変換回路４００は、第１種トランジスタを含まないことが好ましい。換言すれば、ＡＤ変換回路４００を構成する全ての絶縁ゲート型のトランジスタの内、ゲート電位差の最大値が最も高いトランジスタのゲート電位差の最大値は、第２電位差Ｖ２以下である。なお、ＡＤ変換回路４００を駆動するためなどに設けられる、ＡＤ変換回路４００の一部を構成するトランジスタであっても、画素回路１００の列毎に設けられないトランジスタは、ゲート電位差の最大値が第２電位差Ｖ２を超えてもよい。しかし、ＡＤ変換回路４００の一部を構成するトランジスタであっても、ＡＤ変換回路４００の全てのトランジスタは、ゲート電位差の最大値が第２電位差Ｖ２を超えないことが好ましい。

図１において示した、デジタル信号処理回路６００を構成するトランジスタとして、第３種トランジスタが含まれる。デジタル信号処理回路６００はＣＭＯＳロジック回路であり、高速動作が要求される。デジタル信号処理回路６００を構成するトランジスタとして、第３種トランジスタが含まれる。例えば、第３種トランジスタは、ＣＭＯＳロジック回路に含まれる。このように、他のトランジスタよりも低いゲート電位差で駆動することで、高速動作を実現することができる。

本実施形態において、デジタル信号処理回路６００は、ゲート電位差の最大値が第３電位差Ｖ３を超える絶縁ゲート型のトランジスタを含まないことが好ましい。当然、デジタル信号処理回路６００は、第１種トランジスタおよび第２種トランジスタを含まないことが好ましい。換言すれば、デジタル信号処理回路６００を構成する全ての絶縁ゲート型のトランジスタの内、ゲート電位差の最大値が最も高いトランジスタのゲート電位差の最大値は、第３電位差Ｖ３以下である。

ここまでは、増幅回路３００やＡＤ変換回路４００のアナログ部４１０が第２種トランジスタを含む例を挙げたが、第２種トランジスタを含まずに、第３種トランジスタのみでこれらを構成することもできる。しかし、増幅回路３００やＡＤ変換回路４００で扱われるアナログ信号のダイナミックレンジを確保する点において、第３種トランジスタではなく、それよりもゲート電位差の高い第２種トランジスタを用いることが好ましい。

また、デジタル信号処理回路６００に第１種トランジスタや第２種トランジスタを用いることもできるが、高速動作や消費電力低減の観点から、第３種トランジスタを用いることが好ましい。

各回路を構成するトランジスタは、トランジスタの構造に応じて複数の型に区分することができる。図１のブロック図では、回路を構成するトランジスタの型を、第１型トランジスタＴ１、第２型トランジスタＴ２と、第３型トランジスタＴ３、第４型トランジスタＴ４でハッチングを分けて示している。例えば、第１〜４型トランジスタはゲート構造およびソース・ドレイン構造の少なくともいずれかが異なるが、詳しい違いについては後述する。本例では、各回路のトランジスタは全て同じ型のトランジスタで構成されるが、各回路には、第１〜４型トランジスタ以外の型のトランジスタが含まれていてもよい。

図４は、撮像装置１０００の断面図である。図４では、光電変換素子１１０と、Ｎ型の第１型トランジスタとしての転送素子１２０、リセット素子１４０および増幅素子１３０とを示している。また、Ｎ型の第２型トランジスタ２１、Ｐ型の第２型トランジスタ２２、Ｎ型の第３型トランジスタ３１、Ｐ型の第３型トランジスタ３２、Ｎ型の第４型トランジスタ４１、および、Ｐ型の第４型トランジスタ４２を示している。Ｎ型のトランジスタは、相補型のＰ型のトランジスタとＣＭＯＳ回路を構成することができるが、これに限ったことではない。

上述した各種トランジスタは、上記したトランジスタの型が異なりうる。例えば、第１種トランジスタは第１型トランジスタまたは第４型トランジスタである。例えば、第２種トランジスタは第２型トランジスタであり、第３種トランジスタは第３型トランジスタである。第４種トランジスタは第１型〜４型トランジスタのいずれでもありうる。なお、各回路には、第１〜４種トランジスタ以外の種類の絶縁ゲート型のトランジスタが含まれていてもよい。

光電変換素子１１０はＰ型のウェル領域２に配された、Ｎ型の蓄積領域３を有する。また、蓄積領域３と半導体基板１の表面との間にはＰ型の表面領域４が設けられている。浮遊拡散領域５は転送素子１２０のドレインであり、上述したノード１２５の少なくとも一部を構成する。リセット素子１４０のソースは転送素子１２０のドレインと拡散領域を共有している。増幅素子１３０と転送素子１２０との間にはＳＴＩやＬＯＣＯＳ、Ｐ型の不純物領域で構成された素子分離領域６が設けられている。

図４では、リセット素子１４０および増幅素子１３０にはサイドウォールスペーサＳＰが設けられているが、これは無くてもよい。転送素子１２０、リセット素子１４０および増幅素子１３０のゲート電極の上には酸化シリコンや窒化シリコンからなるハードマスクＨＭが設けられている。光電変換素子１１０は反射防止膜ＡＲで覆われている。反射防止膜ＡＲは、例えば半導体基板１側から順に、厚みが１０ｎｍの酸化シリコン層、厚み５０ｎｍの窒化シリコン層および厚みが１１０ｎｍの酸化シリコン層がこの順に積層されてなる構造を有することができる。

転送素子１２０、リセット素子１４０および増幅素子１３０などの第１型トランジスタのゲート絶縁膜ＧＩ１の厚みをＴＧ１とする。第２型トランジスタ２１、２２のゲート絶縁膜ＧＩ２の厚みをＴＧ２とする。第３型トランジスタ３１、３２のゲート絶縁膜ＧＩ３の厚みをＴＧ３とする。第４型トランジスタ４１、４２のゲート絶縁膜ＧＩ４の厚みをＴＧ４とする。本実施形態では、厚みＴＧ３が厚みＴＧ２よりも小さい（ＴＧ２＞ＴＧ３）ことが好ましい。また、厚みＴＧ３が厚みＴＧ１よりも小さい（ＴＧ１＞ＴＧ３）ことが好ましい。厚みＴＧ１と厚みＴＧ３との差あるいは厚みＴＧ２と厚みＴＧ３との差は１．０ｎｍ（１０Å）以上であることが好ましく、５．０ｎｍ（５０Å）以上であることがより好ましい。

厚みＴＧ１と厚みＴＧ２は等しい（ＴＧ１＝ＴＧ２）ことが好ましい。厚みＴＧ１と厚みＴＧ２は異なっていてもよいが、その場合には厚みＴＧ２が厚みＴＧ１よりも小さい（ＴＧ１＞ＴＧ２）ことが好ましい。また、ＴＧ１とＴＧ２の差は１．０ｎｍ未満であることが好ましい。厚みＴＧ４も厚みＴＧ３よりも大きい（ＴＧ４＞ＴＧ３）とよく、厚みＴＧ４は厚みＴＧ１および厚みＴＧ２の少なくとも一方と等しくてよい。

ゲート絶縁膜ＧＩ１、ＧＩ２、ＧＩ３、ＧＩ４の少なくともいずれかは、酸化シリコンを主に含むが、窒素を含有していてもよい。特に或るトランジスタのゲート電極がホウ素を含有する場合、ホウ素の半導体基板１への拡散を抑制する上で、そのトランジスタのゲート絶縁膜が窒素を含有することが好ましい。Ｐ型のトランジスタ２２，３２，４２は、その拡散領域の形成のためのホウ素のイオン注入において、ゲート電極のポリシリコンへもホウ素が注入される場合がある。そのため、Ｐ型のトランジスタ２２，３２，４２のゲート絶縁膜が窒素を含有することが好ましい。ゲート絶縁膜中における窒素のピーク濃度は１％以上であることが好ましい。一方で、ピーク濃度は１０％以下であることが好ましく、５％以下であることがより好ましい。ゲート絶縁膜中の窒素濃度のピーク位置の、半導体基板１からの距離をＤ１、ゲートからの距離をＤ２としたとき、Ｄ１＞Ｄ２であることが好ましい。つまり、窒素は半導体基板側よりもゲート側に偏在していることが好ましい。

転送素子１２０や増幅素子１３０、リセット素子１４０など、Ｎ型の第１型トランジスタのゲート長をＬＧ１とする。Ｎ型の第２型トランジスタ２１のゲート長をＬＧ２、Ｎ型の第３型トランジスタ３１のゲート長をＬＧ３、Ｎ型の第４型トランジスタのゲート長をＬＧ４とする。ゲート長ＬＧ２はゲート長ＬＧ１よりも小さい（ＬＧ１＞ＬＧ２）ことが好ましい。ゲート長ＬＧ３はゲート長ＬＧ２よりも小さい（ＬＧ２＞ＬＧ３）ことが好ましい。ゲート長ＬＧ４はゲート長ＬＧ１よりも大きい（ＬＧ４＞ＬＧ１）ことが好ましい。また、ゲート長ＬＧ４はゲート長ＬＧ２およびゲート長ＬＧ１よりも大きいこと（ＬＧ４＞ＬＧ２，ＬＧ３）が好ましい。このように、主に第１種トランジスタとして用いられる第１型トランジスタのゲート長を、主に第２種トランジスタとして用いられる第２型トランジスタのゲート長よりも大きくする。こうすることで、第２電位差Ｖ２が第１電位差Ｖ１よりも小さくても、良好な性能を得ることができる。

Ｎ型のトランジスタ２１、３１、４１のソース・ドレインは、Ｎ型の転送素子１２０のドレイン５や増幅素子１３０、リセット素子１４０のソース・ドレインの不純物濃度よりも高い。トランジスタ２１、２２、３１、３２、４１、４２はそれぞれサリサイド構造を有している。サリサイド構造を有するトランジスタ２１、２２、３１、３２、４１、４２のゲート電極の上面、ソースおよびドレインはシリサイド層ＳＬで覆われている。一方、本例の転送素子１２０、リセット素子１４０および増幅素子１３０はサリサイド構造を有していない。シリサイド層ＳＬとしてはタンスグテンシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイドなどを用いることができる。画素回路部１０を覆う絶縁体膜ＰＰは、周辺回路部２０のトランジスタをシリサイド化するサリサイドプロセスにおいて、シリサイドブロックとして機能する。

トランジスタ２１、２２、３１、３２、４１、４２はサイドウォールスペーサＳＰを有し、それぞれがＬＤＤ構造（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎｄ）を有している。ＬＤＤ構造は、ソース・ドレインと同じ導電型かつソース・ドレインよりも低濃度で、サイドウォールスペーサＳＰの下方に位置する半導体領域ＬＤＤを有する。一方、本例のリセット素子１４０および増幅素子１３０はサイドウォールスペーサＳＰを有しているが、ＬＤＤ構造を有していない。

トランジスタ３１、３２はＨａｌｏ構造を有している。Ｈａｌｏ構造は、ソース、ドレインとは反対導電型で、ソース・ドレインの下方に位置する半導体領域ＨＬを有する。Ｈａｌｏ構造を有することで、空乏層の延びを抑制して、パンチスルーを低減できる。一方、他のトランジスタ１２０、１３０、１４０、２１、２２、４１，４２はＨａｌｏ構造を有していない。

半導体基板１の上には多層配線構造が形成されている。配線層Ｍ１，配線層Ｍ２、配線層Ｍ３の間には、層間絶縁層ＰＭＤ，層間絶縁層ＩＬ１，層間絶縁層ＩＬ２が設けられている。配線層Ｍ１はコンタクトプラグＣＰで半導体基板１やゲート電極に、配線層Ｍ２、Ｍ３はそれぞれビアプラグＶＰ１、ＶＰ２で相互に接続されている。多層配線構造は窒化シリコン層を含むパッシベーション膜ＰＶで覆われている。周辺回路部２０においてトランジスタ２１、２２、３１、３２、４１、４２を覆う絶縁体膜ＣＥＳは、コンタクトプラグＣＰ用のコンタクトホールを層間絶縁層ＰＭＤに形成する際にエッチングストッパとして機能する。

以上説明したように、画素回路１００のトランジスタ、特に、転送素子１２０には、ゲート電位差が比較的高い第１種トランジスタを用いている。これにより、転送性能を高めることができる。また、画素回路１００のトランジスタのゲート電位差の最大値を高くすることで、飽和電子量を大きくすることができる。そのため、良好な画像を得ることができる。

一方、列毎に設けられたアナログ信号処理回路９００では第１種トランジスタよりもゲート電位差の最大値の小さい、第２種トランジスタを用いている。アナログ信号処理回路９００は、画素回路１００の列の数に応じて１００〜１００００個と多数が並べて設けられる。さらに、多数のアナログ信号処理回路９００が同時に駆動されることで、アナログ信号が並列処理される。また、各アナログ信号処理回路９００は、画素回路１００のどの行を選択している間にも動作する。つまり、１フレーム期間において、画素回路部１０行の数に応じた回数だけ繰り返し動作する。従って、列毎に設けられたアナログ信号処理回路９００の消費電力は、撮像装置１０００の全体の消費電力に占める割合が非常に大きい。このアナログ信号処理回路９００に画素回路１００よりも低いゲート電位差で駆動する第２種トランジスタを用いることで、撮像装置１０００の消費電力を大きく低減することができる。特にスイッチにおける消費電力の低減が顕著である。

このようすることで、高画質化と低消費電力化の両立を図ることができるが、アナログ信号処理回路９００に画素回路１００よりも低いゲート電位差で駆動する第２種トランジスタを用いることができる理由を説明する。アナログ信号処理回路９００は、画素回路１００の出力ＶＯＵＴ以下のゲート電位差（第２電位差Ｖ２）を有するトランジスタで十分に駆動することができる。そして、増幅素子１３０の出力ＶＯＵＴは、ノード１２５の電位ＶＦＤよりも、増幅素子１３０の閾値電圧ＶＴＨＡ分だけ低くなる。従って、アナログ信号処理回路９００を駆動するためのゲート電位差（第２電位差Ｖ２）は、画素回路１００を駆動するためのゲート電位差（第１電位差Ｖ１）よりも、増幅素子１３０の閾値電圧ＶＴＨＡ分だけ低くできるのである。

また、アナログ信号処理回路９００に用いる第２種トランジスタのゲート長ＬＧ２を第１種トランジスタよりも小さくすることで、第２種トランジスタのＯＮ電流を小さくできる。その結果、アナログ信号処理回路９００での消費電力を小さくすることができる。デジタル信号処理回路６００やメモリ部に、第２種トランジスタよりもゲート電位差の最大値が小さく、ゲート絶縁膜の厚みが小さく、ゲート長が小さい第３種トランジスタを用いることで、高性能なデジタル信号処理を実現できる。また、垂直駆動回路７００や水平出力回路５００の走査部に第３種トランジスタを用いることで高速な走査を実現できる。また、ゲート長が比較的大きいことで高い駆動力を有する第４種トランジスタを垂直駆動回路７００の出力部７５０や読み出し回路２００に用いている。これにより、画素回路１００からの画素信号を、後段のアナログ信号処理回路９００に高速に伝達することができる。そのため、高速駆動を実現することができる。

本実施形態の撮像装置１０００はＣＭＯＳイメージセンサの製造に用いられている半導体製造技術を用いて製造することができる。

図４で示した各種トランジスタを周知のＣＭＯＳプロセスを用いてシリコン基板上にポリシリコン電極を形成し、シリコン基板内に不純物を注入して形成して撮像装置を構成した。第２型トランジスタ２１，２２を増幅回路３００とＡＤ変換回路４００の一部に用い、第３型トランジスタ３１，３２を水平出力回路５００とデジタル信号処理回路６００と垂直駆動回路７００の走査部７１０に用いた。第４型トランジスタ３１，３２を読み出し回路２００と垂直駆動回路７００の出力部７５０に用いた。

転送素子１２０、増幅素子１３０、リセット素子１４０、選択素子１５０、制御素子１６０には、第１型トランジスタを用いた。これら第１型トランジスタについてＴＧ１＝１１．５ｎｍ、ＬＧ１＝６００ｎｍとした。転送素子１２０のゲート電位差の最大値を４．８Ｖ、増幅素子１３０のゲート電位差の最大値を４．５Ｖ、リセット素子１４０、選択素子１５０および制御素子１６０のゲート電位差の最大値を５．１Ｖとした。これらのトランジスタが第１種トランジスタとなるように、第１電位差Ｖ１を４．４Ｖに定めた。

増幅素子１３０については、Φ_ＭＳ＝−１．０、２ψ_Ｂ＝０．９、ボディの不純物濃度Ｎ_Ａ＝２．０×１０^１７［ｃｍ^−３］、Ｃ_Ｏ＝３．０×１０^−７［Ｆ／ｃｍ^２］として、ΔＶ＝０．７Ｖと設定した。

第２電位差Ｖ２を３．７Ｖと定めて、主に第２種トランジスタ用に設計したＮ型の第２型トランジスタ２１は、ＴＧ２＝１１．５ｎｍ、ＬＧ２＝５５０ｎｍとした。第２電位差Ｖ２を３．７Ｖと定めて、主に第２種トランジスタ用に設計したＰ型の第２型トランジスタ２２は、ＴＧ２＝１１．５ｎｍ、ＬＧ２＝４５０ｎｍとした。第３電位差Ｖ３を２．０Ｖと定めて、主に第３種トランジスタ用に設計したＮ型の第３型トランジスタ３１は、ＴＧ３＝３．８ｎｍ、ＬＧ３＝２００ｎｍとした。第３電位差Ｖ３を２．０Ｖと定めて、主に第３種トランジスタ用に設計したＰ型の第３型トランジスタ３２は、ＴＧ３＝３．８ｎｍ、ＬＧ３＝２００ｎｍとした。第４電位差Ｖ４を１．０Ｖと定めて、主に第４種トランジスタ用に設計したＮ型の第４型トランジスタ４１は、ＴＧ４＝１１．５ｎｍ、ＬＧ４＝１０２０ｎｍとした。第４電位差Ｖ４を１．０Ｖと定めて、主に第４種トランジスタ用に設計したＰ型の第４種トランジスタ４２は、ＴＧ４＝１１．５ｎｍ、ＬＧ４＝６７０ｎｍとした。

上記Ｎ型の第１〜４型トランジスタの各々のボディ電位は、バッファ２５２のＮ型のトランジスタについては−１．４Ｖとしたのを除き、全て０Ｖとした。上記Ｎ型の第１型トランジスタの各々のゲート電位差の最大値は、転送素子１２０が４．８Ｖ、増幅素子１３０が４．５Ｖである。リセット素子１４０、選択素子１５０および制御素子１６０のゲート電位差の最大値を５．１Ｖとした。Ｎ型の第２型トランジスタのゲート電極の電位は、最も高いもので３．６Ｖとした。Ｎ型の第３型トランジスタのゲート電極の電位は、最も高いもので１．８Ｖとした。

このような構成を有する撮像装置を用いたところ、低消費電力で、高画質な画像を得ることができた。

１０ 画素回路部
２０ 周辺回路部
１００ 画素回路
９００ アナログ信号処理回路
５００ デジタル信号処理回路

Claims (20)

1. 画素回路部および周辺回路部を単一の半導体基板の上に備える撮像装置であって、
   前記画素回路部は、行列状に配され、各々が光電変換素子と、前記光電変換素子で生成された電荷を転送する転送素子と、前記光電変換素子で生成された電荷に基づく信号を生成する増幅素子を含む複数の画素回路を有し、
   前記周辺回路部は、各々が前記画素回路の列に対応して配され、各々が前記画素回路から出力されたアナログ信号を処理する複数のアナログ信号処理回路と、デジタル信号を処理するデジタル信号処理回路と、を有し、
   前記複数の画素回路の各々は、絶縁ゲート型の電界効果トランジスタであってゲートの電位とボディの電位の電位差の最大値が第１値以上である第１種トランジスタを含み、
   前記複数のアナログ信号処理回路の各々は、絶縁ゲート型の電界効果トランジスタであって、ゲートの電位とボディの電位の電位差の最大値が前記第１値よりも小さい第２値以下である第２種トランジスタを含み、ゲートの電位とボディの電位の電位差の最大値が前記第２値を超える絶縁ゲート型の電界効果トランジスタを含まず、
   前記デジタル信号処理回路は、絶縁ゲート型のトランジスタであって、ゲートの電位とボディの電位の電位差の最大値が前記第２値よりも小さい第３値以下である第３種トランジスタを含み、ゲートの電位とボディの電位の電位差の最大値が前記第３値を超える絶縁ゲート型の電界効果トランジスタを含まず、
   前記転送素子は前記第１種トランジスタであることを特徴とする撮像装置。
2. 前記第１値と前記第２値との差ΔＶが下記の式を満たす、請求項１に記載の撮像装置。
   
   Φ_ＭＳ［Ｖ］は前記増幅素子のゲート電極と前記増幅素子のボディとの仕事関数差、ｑ［Ｃ］は素電荷、ｋ［Ｊ／Ｋ］はボルツマン定数、Ｔ［Ｋ］は３００［Ｋ］、ｎ_ｉは前記増幅素子のボディの真性キャリア密度、Ｎ_Ａ［ｃｍ^−３］は前記増幅素子のボディの不純物濃度、Ｃ_Ｏ［Ｆ／ｃｍ^２］は前記増幅素子のゲート絶縁膜の容量、ε_Ｓ［Ｆ／ｃｍ］は前記増幅素子のボディの誘電率である。
3. 前記第３種トランジスタのゲート絶縁膜の厚みは、前記第１種トランジスタのゲート絶縁膜の厚みおよび前記第２種トランジスタのゲート絶縁膜の厚みよりも小さい、請求項１または２に記載の撮像装置。
4. 前記第２種トランジスタのゲート長は、前記第１種トランジスタのゲート長よりも小さい、請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記第１種トランジスタのゲート絶縁膜の厚みが、前記第２種トランジスタのゲート絶縁膜の厚みと等しい、請求項１乃至４のいずれか１項に記載の撮像装置。
6. 前記増幅素子は前記第１種トランジスタである、請求項１乃至５のいずれか１項に記載の撮像装置。
7. 前記転送素子はデプレッション型であり、前記増幅素子はエンハンスメント型である、請求項１乃至６のいずれか１項に記載の撮像装置。
8. 前記複数の画素回路の各々は前記光電変換素子で生成された電荷をリセットするリセット素子を含み、前記リセット素子は前記第１種トランジスタである、請求項１乃至７のいずれか１項に記載の撮像装置。
9. 前記複数の画素回路の各々は前記画素回路からの出力のＯＮとＯＦＦを選択する選択素子を含み、前記選択素子は前記第１種トランジスタである、請求項１乃至８のいずれか１項に記載の撮像装置。
10. 前記画素回路と前記アナログ信号処理回路との間にレベルシフト回路を構成する容量が設けられている、請求項１乃至９のいずれか１項に記載の撮像装置。
11. 前記アナログ信号処理回路は、入力段に差動対を有する、増幅器および比較器の少なくとも一方を有し、前記差動対は前記第２種トランジスタを含む、請求項１乃至１０のいずれか１項に記載の撮像装置。
12. 前記アナログ信号処理回路はスイッチを有し、前記スイッチは前記第２種トランジスタである、請求項１乃至１１のいずれか１項に記載の撮像装置。
13. 前記周辺回路部は各々が前記画素回路の列に対応して配された複数の読み出し回路を有し、前記複数の読み出し回路の各々は電流源を構成する絶縁ゲート型の電界効果トランジスタである第４種トランジスタを含み、
    前記第４種トランジスタのゲート長は前記第２種トランジスタのゲート長よりも大きい、請求項１乃至１２のいずれか１項に記載の撮像装置。
14. 前記第４種トランジスタのゲート長は、前記第１種トランジスタのゲート長よりも大きい、請求項１３に記載の撮像装置。
15. 前記周辺回路部は、各々が前記画素回路の行に対応して配され各々が前記画素回路を駆動する複数の駆動回路を有し、前記複数の駆動回路の各々は印加されるゲートの電位とボディの電位の電位差の最大値が前記第２値を超える絶縁ゲート型の電界効果トランジスタを含み、前記駆動回路の前記電界効果トランジスタの出力に基づく信号が、前記画素回路の前記第１種トランジスタのゲートに印加される、請求項１乃至１４のいずれか１項に記載の撮像装置。
16. 前記第１種トランジスタはＬＤＤ構造を有さず、前記第２種トランジスタはＬＤＤ構造を有し、前記第２種トランジスタはＨａｌｏ構造を有さず、前記第３種トランジスタはＨａｌｏ構造を有する、請求項１乃至１５のいずれか１項に記載の撮像装置。
17. 前記第１値と前記第２値との差が０．５０Ｖ以上であることを特徴とする請求項１乃至１６のいずれか１項に記載の撮像装置。
18. 前記第１値は４．０Ｖ以上であり、前記第２値は４．０Ｖ未満である、請求項１乃至１６のいずれか１項に記載の撮像装置。
19. 前記複数のアナログ信号処理回路の各々はアナログ−デジタル変換回路を含み、前記デジタル信号は前記アナログ−デジタル変換回路から出力される、請求項１乃至１８のいずれか１項に記載の撮像装置。
20. 請求項１乃至１９のいずれか１項に記載の撮像装置と、前記撮像装置から出力された信号を処理する信号処理装置と、を備える撮像システム。