JP6228381B2 - 半導体装置 - Google Patents
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Description
図1に、本発明の一態様に係る半導体装置100の構成を、ブロック図で例示する。なお、本明細書のブロック図では、回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図14に示す。
32 マルチプレクサ
33 マルチプレクサ
34 マルチプレクサ
35 マルチプレクサ
36 マルチプレクサ
37 マルチプレクサ
41 マルチプレクサ
42 マルチプレクサ
43 マルチプレクサ
44 OR回路
100 半導体装置
101 プロセッサ
102 PLD
103 記憶装置
104 アプリケーション
105 コンフィギュレーションデータ
106 LE
107 ロジックアレイ
108 メモリエレメント
109 メモリモジュール
110 カウンタ
111 記憶装置
112 DMAC
120 メモリセル
120A スレッド
120B スレッド
120C スレッド
120D スレッド
121 記憶素子
122 スイッチ
122a トランジスタ
130 ゲート電極
131 ゲート絶縁膜
132 導電膜
133 導電膜
134 酸化物半導体膜
135 絶縁膜
150 メモリセル
151 トランジスタ
152 容量素子
153 メモリセル
154 トランジスタ
155 トランジスタ
156 容量素子
157 メモリセル
158 トランジスタ
159 トランジスタ
160 容量素子
161 駆動回路
162 入出力バッファ
163 メインアンプ
164 カラムデコーダ
165 ローデコーダ
166 スイッチ回路
167 プリチャージ回路
168 センスアンプ
169 回路
170 メモリセル
175 セルアレイ
180 LUT
181 レジスタ
182 コンフィギュレーションメモリ
310 ゲート電極
321 配線群
322 スイッチ
323 配線エレメント
324 出力端子
325 配線
326 配線
327 トランジスタ
328 トランジスタ
329 トランジスタ
330 トランジスタ
331 トランジスタ
332 トランジスタ
515 トランジスタ
516 トランジスタ
517 トランジスタ
518 トランジスタ
519 トランジスタ
520 トランジスタ
521 トランジスタ
522 トランジスタ
523 トランジスタ
601 制御装置
602 演算装置
603 メインメモリ
604 入力装置
605 出力装置
606 IF
607 緩衝記憶装置
5001 筐体
5002 筐体
5003 表示部
5004 表示部
5005 マイクロホン
5006 スピーカー
5007 操作キー
5008 スタイラス
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 筐体
5602 筐体
5603 表示部
5604 表示部
5605 接続部
5606 操作キー
5801 筐体
5802 筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
Claims (7)
- 複数のアプリケーションプログラムと、前記複数のアプリケーションプログラムの各々に関連づけられた複数のコンフィギュレーションデータとが記憶された記憶装置と、
前記複数のアプリケーションプログラムの各々が有する第1スレッドを実行する機能を有するプロセッサと、
プログラマブルロジックデバイスと、を有し、
前記プログラマブルロジックデバイスは、メモリモジュールと、メモリエレメントと、複数のロジックエレメントと、を有し、
前記メモリエレメントは、前記複数のコンフィギュレーションデータのうち、前記メモリモジュールにより選択された複数のコンフィギュレーションデータを格納する機能を有し、
前記複数のロジックエレメントは、格納された前記複数のコンフィギュレーションデータに従って論理回路の定義を行う機能と、前記複数のアプリケーションプログラムの各々が有する第2スレッドを前記論理回路おいて実行する機能と、を有し、
前記メモリモジュールは、前記複数のロジックエレメントにおいて前記論理回路の定義が行われるのに用いられた回数を、格納された前記複数のコンフィギュレーションデータごとにカウントする機能と、前記回数のデータを用いて、使用頻度が高いと見込まれるコンフィギュレーションデータの選択を行う機能と、を有し、
前記メモリエレメントは、記憶素子と、格納された前記複数のコンフィギュレーションデータによって定められた量の電荷を前記記憶素子に供給、保持、又は放出するためのスイッチとを、複数のメモリセルのそれぞれに有する半導体装置。 - 複数のアプリケーションプログラムと、前記複数のアプリケーションプログラムの各々に関連づけられた複数のコンフィギュレーションデータとが記憶された記憶装置と、
前記複数のアプリケーションプログラムの各々が有する第1スレッドを実行する機能を有するプロセッサと、
プログラマブルロジックデバイスと、を有し、
前記プログラマブルロジックデバイスは、メモリモジュールと、メモリエレメントと、複数のロジックエレメントと、を有し、
前記メモリエレメントは、前記複数のコンフィギュレーションデータのうち、前記メモリモジュールにより選択された複数のコンフィギュレーションデータを格納する機能を有し、
前記複数のロジックエレメントは、格納された前記複数のコンフィギュレーションデータに従って論理回路の定義を行う機能と、前記複数のアプリケーションプログラムの各々が有する第2スレッドを前記論理回路おいて実行する機能と、を有し、
前記メモリモジュールは、前記複数のロジックエレメントにおいて前記論理回路の定義が行われた時間のデータを取得する機能と、前記時間のデータを用いて、使用頻度が低いと見込まれるコンフィギュレーションデータの選択を行う機能と、を有し、
前記メモリエレメントは、記憶素子と、格納された前記複数のコンフィギュレーションデータによって定められた量の電荷を前記記憶素子に供給、保持、又は放出するためのスイッチとを、複数のメモリセルのそれぞれに有する半導体装置。 - 請求項2において、
前記時間のデータは、格納された前記複数のコンフィギュレーションデータの各々が、前記複数のロジックエレメントに書き込まれたときの時間を示すデータである半導体装置。 - 請求項2又は3において、
前記メモリモジュールは、前記使用頻度が低いと見込まれるコンフィギュレーションデータが格納されている記憶領域を特定し、別のコンフィギュレーションデータで上書きする機能を有する半導体装置。 - 請求項1乃至4のいずれか一において、
前記記憶素子は、トランジスタまたは容量素子である半導体装置。 - 請求項1乃至5のいずれか1項において、
前記スイッチは、チャネル形成領域に酸化物半導体を含むトランジスタを有する半導体装置。 - 請求項6において、
前記酸化物半導体は、In、Ga、及びZnを含む半導体装置。
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