JP6204145B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。とくに酸化物半導体を含む半導体装置に関する。
近年、エネルギー資源問題に対する関心の高まりなどから、半導体装置の低消費電力化に関する技術開発が活発に進められている。
半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。半導体装置は、トランジスタを用いて構成され、例えばトランジスタを用いて構成されたメモリやプロセッサなどの機能回路を有する。
上記半導体装置としては、例えば記憶素子であるトランジスタ（メモリトランジスタともいう）を備えるメモリを具備する半導体装置が挙げられる（例えば特許文献１）。
特許文献１に示す半導体装置において、メモリトランジスタは、制御ゲート電極と、チャネル形成層と、制御ゲート電極およびチャネル形成層の間に設けられた浮遊ゲート電極と、を含む。上記浮遊ゲート電極にデータとなる電荷が蓄積されることにより、メモリトランジスタにデータが書き込まれる。
特許文献１に示す従来の半導体装置では、電荷のリークによるデータの消失、消費電力が高い、記憶素子の劣化など様々な問題があった。
また、上記半導体装置の他の一例としては、選択トランジスタおよび出力トランジスタを用いたメモリを有する半導体装置が挙げられる（例えば特許文献２）。
特許文献２に示す半導体装置では、選択トランジスタをオン状態にして、出力トランジスタのゲートに蓄積する電荷を制御することによりデータを書き込む。その後、選択トランジスタをオフ状態にすることにより、出力トランジスタのゲートに蓄積された電荷が保持されるため、データを保持することができる。
特開昭５７−１０５８８９号公報 特開２０１１−１７１７０２号公報
上記半導体装置において、消費電力を低減するためには、例えばトランジスタのリーク電流を低くすることが好ましい。特に、半導体装置のトランジスタのゲートとソースの間の電圧が０Ｖの状態において、ソースとドレインの間、ゲートとソースの間、ゲートとドレインの間のリーク電流を低くすることができれば大幅に消費電力を低減することができる。
また、特許文献２に示す半導体装置のように、酸化物半導体を用いて形成されるトランジスタを、記憶回路に用いる技術が開示されている。該酸化物半導体を用いて形成されるトランジスタは、リーク電流が低いため、保持している電荷の放出を抑制することができる。
しかしながら、酸化物半導体を用いたトランジスタは、水素、水分等の不純物または、該酸化物半導体に接する絶縁膜からの不純物が、酸化物半導体中に入り込むことによってキャリアが形成され、該トランジスタの電気特性が変動し、ノーマリーオンの特性になりやすいといった問題がある。
上記問題に鑑み、本発明の一態様の半導体装置では、酸化物半導体を用いるトランジスタにおいて、該トランジスタに安定した電気特性を付与することを課題の一とする。特に、該トランジスタのリーク電流を低くすることを課題の一とする。また、該トランジスタのリーク電流を低くすることによって、消費電力を低減することを課題の一とする。
なお、本発明の一態様では、上記に示す複数の課題の少なくとも一つを解決できる。
本発明の一態様では、トランジスタのチャネルが形成される領域に酸化物半導体を含む酸化物層を設ける。該酸化物半導体をチャネル形成領域として用いるトランジスタはオフ電流を極めて低くすることができる。また、該酸化物半導体の上面に重畳するゲート電極層と、該酸化物半導体の側面に重畳するゲート電極層と、を含む複数のゲート電極層の構造とすることで、トランジスタのリーク電流を低減することができる。より詳細には、以下の通りである。
本発明の一態様は、酸化物層と、酸化物層に接するソース電極層と、酸化物層に接する第１のドレイン電極層と、酸化物層に接する第２のドレイン電極層と、酸化物層に接するゲート絶縁膜と、ゲート絶縁膜を挟んで、ソース電極層および第１のドレイン電極層に重畳し且つ酸化物層の上面に重畳する第１のゲート電極層と、ゲート絶縁膜を挟んで、ソース電極層および第２のドレイン電極層に重畳し且つ酸化物層の上面に重畳する第２のゲート電極層と、ゲート絶縁膜を挟んで、酸化物層の側面に重畳する第３のゲート電極層と、を有する半導体装置である。
本発明の一態様では、トランジスタのリーク電流を低減することができる。
半導体装置を説明する上面図および断面図。 半導体装置を説明する上面図および断面図。 半導体装置を説明する上面図および断面図。 半導体装置を説明する上面図および断面図。 本発明の一態様に係る酸化物積層を説明する断面図。 本発明の一態様に係る酸化物積層のバンド構造を説明する図。 本発明の一態様に係る酸化物積層のバンド構造を説明する図。 本発明の一態様に係る酸化物積層のバンド構造を説明する図。 半導体装置を説明する上面図および断面図。 本発明の一態様に係る酸化物積層を説明する断面図。 メモリセルの例を説明する図。 メモリセルの例を説明する図。 メモリセルの構造例を説明する図。 半導体装置のブロック図。 半導体装置のブロック図。 半導体装置を適用することができる電子機器を説明する図。
本発明に係る実施の形態の例について説明する。なお、本発明の趣旨および範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例えば本発明は、下記実施の形態の記載内容に限定されない。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに適宜置き換えることができる。
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数に限定されない。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の一例について図１乃至図３を用いて説明する。
本実施の形態に係る半導体装置の構造例を図１に示す。図１（Ａ）は半導体装置の上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２の断面図であり、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面図であり、図１（Ｄ）は、図１（Ａ）に示す一点鎖線Ｃ１−Ｃ２の断面図である。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を透過、または省いて図示している。
図１に示す半導体装置は、基板１０２上に形成された絶縁膜１０４と、絶縁膜１０４上に形成された酸化物層１０６と、酸化物層１０６上に形成されたソース電極層１２０ａと、酸化物層１０６上に形成されたドレイン電極層１２０ｂ＿１およびドレイン電極層１２０ｂ＿２と、酸化物層１０６、ソース電極層１２０ａ、ドレイン電極層１２０ｂ＿１、およびドレイン電極層１２０ｂ＿２の上に形成されたゲート絶縁膜１１２と、ゲート絶縁膜１１２の上に形成され、ゲート絶縁膜１１２を挟んで酸化物層１０６の上面に重畳するゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２と、ゲート絶縁膜１１２を挟んで酸化物層１０６の側面に重畳するゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２と、を有する。また、ゲート絶縁膜１１２およびゲート電極層１１４ａ＿２上に、保護絶縁膜１１６を含む構成としても良い。なお、保護絶縁膜１１６の上方に他の絶縁層または配線等を形成してもよい。このとき、図１（Ａ）に示す半導体装置において、ゲート電極層１１４ａ＿１、ソース電極層１２０ａ、ドレイン電極層１２０ｂ＿１を含む領域と、ゲート電極層１１４ａ＿２、ソース電極層１２０ａ、ドレイン電極層１２０ｂ＿２を含む領域のそれぞれを１つのトランジスタとみなしてもよいが、これに限定されない。
また、ソース電極層１２０ａは、ソース電極層１０８ａと、ソース電極層１１０ａと、を含む構成であり、ドレイン電極層１２０ｂは、ドレイン電極層１０８ｂと、ドレイン電極層１１０ｂと、を含む構成である。例えば、ドレイン電極層１２０ｂ＿１は、ドレイン電極層１０８ｂ＿１およびドレイン電極層１１０ｂ＿１を含み、ドレイン電極層１２０ｂ＿２は、ドレイン電極層１０８ｂ＿２およびドレイン電極層１１０ｂ＿２を含む。
このように、ソース電極層１２０ａおよびドレイン電極層１２０ｂを積層構造とすることによって、チャネル長（Ｌ長ともいう。）が短いトランジスタを形成することができる。例えば、ソース電極層１０８ａ、およびドレイン電極層１０８ｂとして、酸素と結合し易い導電材料を用いて形成した場合、酸化物層１０６と接触させることで、酸化物層１０６中の酸素が、酸素と結合し易い導電材料側に拡散または移動する現象が起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、酸化物層のソース電極層およびドレイン電極層と接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。しかし、本実施の形態に示す半導体装置においては、ソース電極層１０８ａ、およびドレイン電極層１０８ｂ上にソース電極層１１０ａおよびドレイン電極層１１０ｂを設ける構成を用い、ソース電極層１１０ａおよびドレイン電極層１１０ｂに酸素と結合しにくい導電材料を用いることによって、チャネル長（Ｌ長）の短い、例えば、Ｌ＝３０ｎｍ以下のトランジスタを形成することができる。なお、図１（Ｄ）において、チャネル長（Ｌ長）は、ソース電極層１１０ａと、ドレイン電極層１１０ｂ＿２の間の距離である。
また、ソース電極層１２０ａと、ドレイン電極層１２０ｂ＿１は、図１（Ａ）に示す第１の方向１と略平行な方向に沿って並置されていることが好ましい。ここで、第１の方向とは、例えば図１（Ａ）に示すように、ゲート電極層１１４ａ、ソース電極層１２０ａ、およびドレイン電極層１２０ｂにより構成されるトランジスタのチャネル長方向と同じ方向である。
また、ソース電極層１２０ａと、ドレイン電極層１２０ｂ＿２は、第１の方向１と略平行な方向に沿って並置されていることが好ましい。なお、略平行とは、平行線に対して−５°乃至＋５°の誤差も含む。
ゲート電極層１１４ａ＿１は、ゲート絶縁膜１１２を挟んでソース電極層１２０ａおよびドレイン電極層１２０ｂ＿１に重畳して設けられ、ゲート電極層１１４ａ＿２は、ゲート絶縁膜１１２を挟んでソース電極層１２０ａおよびドレイン電極層１２０ｂ＿２に重畳して設けられる。
また、ゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２は、図１（Ａ）に示す第２の方向２と略平行な方向に沿って並置されていることが好ましい。ここで、第２の方向とは、例えば図１（Ａ）に示すように、ゲート電極層１１４ａ、ソース電極層１２０ａ、およびドレイン電極層１２０ｂにより構成されるトランジスタのチャネル幅方向と同じ方向である。トランジスタのチャネル幅方向とは、例えば２次元平面において、トランジスタのチャネル長方向と略垂直な方向である。なお、略垂直な方向とは、垂直線に対して−５°乃至＋５°の誤差も含む。
また、図１（Ａ）および（Ｂ）に示すように、本実施の形態の半導体装置は、酸化物層１０６の上面に重畳するゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２と、酸化物層１０６の側面に重畳するゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２と、を有する。なお、本実施の形態においては、ゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２を有する構成について説明するが、これに限定されず、ゲート電極層１１４ｂは、酸化物層１０６の側面に重畳する領域に、一つ形成されればよい。例えば、ゲート電極層１１４ｂ＿１のみを設ける構成としてもよい。また、ゲート電極層１１４ｂを３つ以上設けてもよい。
また、酸化物層１０６は、少なくとも１層以上の酸化物層で構成される。該１層以上の酸化物層は、少なくとも酸化物半導体層を含む構成である。なお、図１に示す酸化物層１０６は、１層のみで形成される構成のため、酸化物層１０６として酸化物半導体層を用いる。
酸化物層１０６として、酸化物半導体層を含む構成とし、該酸化物半導体層を真性または実質的に真性とすることで、オフ電流が極めて低いトランジスタを実現することができる。
なお、酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳにおける分析において、酸化物半導体層中のシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体層中の水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層中の窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、高純度化された酸化物半導体層を用いたトランジスタがオフ状態のときのドレイン電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。なお、図１（Ｄ）において、チャネル形成領域とは、酸化物半導体層を含む酸化物層１０６のゲート電極層１１４ａ＿２が重畳している領域をいう。ただし、酸化物層１０６中にｎ型化領域１０７が形成されうる場合においては、酸化物層１０６のゲート電極層１１４ａ＿２が重畳し、且つｎ型化領域１０７に挟まれた領域がチャネル形成領域となる。このように、チャネル形成領域は、酸化物層１０６のゲート電極層１１４ａ＿２が重畳している領域に主に形成され、酸化物層１０６の半導体特性に依存する。したがって、酸化物層１０６のゲート電極層１１４ａ＿２が重畳した領域は、ｉ型の場合にはチャネル形成領域であり、ｎ型の場合にはチャネル形成領域でない場合がある。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。例えば、図１（Ｄ）において、酸化物層１０６のゲート電極層１１４ａ＿２が重畳し、且つ第２のソース電極層１１０ａと第２のドレイン電極層１１０ｂの間であり、且つゲート絶縁膜１１２近傍の領域をいう。
また、上述した酸化物半導体を含む酸化物層１０６の側面に重畳するゲート電極層１１４ｂ（図１においては、ゲート電極層１１４ｂ＿１および１１４ｂ＿２）を設けることで、酸化物層１０６の側面から電位を与えることができる。酸化物層１０６の側面から電位を与えることによって、酸化物層１０６のしきい値電圧を制御することができる。例えば、酸化物半導体を含む酸化物層１０６は、ｎチャネル型のトランジスタの場合、ゲート電極層１１４ｂの側面から負電位を与えることによって、トランジスタのしきい値電圧をプラス方向にシフトさせることができる。したがって、トランジスタのリーク電流を抑制することができる。
すなわち、酸化物層１０６の側面に重畳するゲート電極層１１４ｂは、サイドゲート電極として機能することができる。なお、酸化物層１０６の厚さを厚くしてもよい。酸化物層１０６の厚さを厚く形成することで、ゲート電極層１１４ｂからの電位の影響を受けやすくなるため、しきい値電圧を制御しやすくなる。例えば、酸化物層１０６の厚さとしては、１５ｎｍ〜１５００ｎｍとすることができる。サイドゲート電極を設けることによって、酸化物層１０６のチャネル形成領域を完全空乏化、または実質的に完全空乏化させることが可能となり、このような構造のトランジスタは、オフ電流が極めて低いといった効果が得られる。
また、酸化物層１０６の側面に重畳するゲート電極層１１４ｂを設け、さらに一つの島状の酸化物層１０６の上面に重畳する位置に形成された複数のゲート電極層（図１においては、ゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２）を設けた場合に、酸化物層１０６の側面に重畳するゲート電極層１１４ｂに電位を与えることによって、ソース電極層１２０ａとドレイン電極層１２０ｂ＿１の間、およびソース電極層１２０ａとドレイン電極層１２０ｂ＿２の間をまとめて非導通状態とすることができる。
ここで、図１に示す半導体装置の駆動方法について、以下説明を行う。ここでは、ドレイン電極層１２０ｂ＿１およびドレイン電極層１２０ｂ＿２が浮遊状態になる場合について説明する。
図１に示す半導体装置では、ゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２の電位のそれぞれを独立に設定してソース電極層１２０ａとドレイン電極層１２０ｂ＿１との間、およびドレイン電極層１２０ｂ＿２との間を導通状態にすることにより、ドレイン電極層１２０ｂ＿１およびドレイン電極層１２０ｂ＿２に蓄積される電荷が設定される。
例えば、まずゲート電極層１１４ａ＿１の電位をハイレベルの電位にしてソース電極層１２０ａとドレイン電極層１２０ｂ＿１との間を導通状態にして、ドレイン電極層１２０ｂ＿１に蓄積される電荷を設定する。さらに、ゲート電極層１１４ａ＿１の電位をローレベルの電位にして、ソース電極層１２０ａとドレイン電極層１２０ｂ＿１との間を非導通状態にし、ゲート電極層１１４ａ＿２の電位をハイレベルの電位にしてソース電極層１２０ａとドレイン電極層１２０ｂ＿２との間を導通状態にして、ドレイン電極層１２０ｂ＿２に蓄積される電荷を設定する。
さらに、ゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２の電位のそれぞれを共通にローレベルに設定し、ソース電極層１２０ａとドレイン電極層１２０ｂ＿１との間を非導通状態にし、ソース電極層１２０ａとドレイン電極層１２０ｂ＿２との間を非導通状態にする。このとき、ドレイン電極層１２０ｂ＿１およびドレイン電極層１２０ｂ＿２に蓄積される電荷が保持される。
また、ゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２の電位を負電位に設定する。なお、ここでは、ゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２の電位を負電位にする設定は、ゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２の電位をローレベルに設定した後に行う例について説明したが、これに限定されず、あらかじめゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２に負電位を与えていても良い。
このように、ゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２が重畳する酸化物層１０６には、共通してゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２より電位が与えられる。
したがって、ドレイン電極層１２０ｂ＿１およびドレイン電極層１２０ｂ＿２が浮遊状態になる場合、共通して電荷を保持、または極めて長い間電荷を保持することができる。
また、図１に示す半導体装置においては、一例としてゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２に対してソース電極層１２０ａを一つとしている。複数のゲート電極層に対して共通のソース電極層を用いることにより、ソース電極層を制御するための配線の数を少なくできる。ただし、これに限定されず、例えばゲート電極層１１４ａまたはドレイン電極層１２０ｂの数に対応してソース電極層１２０ａを設けてもよい。
また、図１に示す半導体装置においては、酸化物層１０６の重畳する領域に、ゲート電極層１１４ａおよびドレイン電極層１２０ｂのそれぞれが２つの例を示しているが、これに限定されず、例えば図２に示すように、ゲート電極層１１４ａおよびドレイン電極層１２０ｂを４つ設ける構成としてもよい。
図２（Ａ）は、半導体装置の上面図であり、図２（Ｂ）は、図２（Ａ）に示す一点鎖線Ａ３−Ａ４の断面図である。なお、図２（Ａ）の上面図では、図の明瞭化のために一部の要素を透過、または省いて図示している。また、図２（Ａ）および図２（Ｂ）において、図１（Ａ）乃至図１（Ｄ）と同じ部分については、図１（Ａ）乃至図１（Ｄ）の説明を適宜援用する。例えば、図２（Ａ）に示す一点鎖線Ｂ１−Ｂ２、および一点鎖線Ｃ１−Ｃ２は、図１（Ｃ）および図１（Ｄ）に示す断面図をそれぞれ援用することができる。
図２に示す半導体装置は、図１に示す構成に加え、ゲート電極層１１４ａ＿３、ゲート電極層１１４ａ＿４、ドレイン電極層１２０ｂ＿３（ドレイン電極層１０８ｂ＿３およびドレイン電極層１１０ｂ＿３）、ドレイン電極層１２０ｂ＿４（ドレイン電極層１０８ｂ＿４およびドレイン電極層１１０ｂ＿４）をさらに有する。
ゲート電極層１１４ａ＿３は、ゲート絶縁膜１１２を挟んでソース電極層１２０ａおよびドレイン電極層１２０ｂ＿３に重畳する。また、ゲート電極層１１４ａ＿３は、ゲート絶縁膜１１２を挟んで酸化物層１０６の上面に重畳する。
ゲート電極層１１４ａ＿４は、ゲート絶縁膜１１２を挟んでソース電極層１２０ａおよびドレイン電極層１２０ｂ＿４に重畳する。また、ゲート電極層１１４ａ＿４は、ゲート絶縁膜１１２を挟んで酸化物層１０６の上面に重畳する。
例えば、本実施の形態の半導体装置をメモリ素子に用いる場合、ゲート電極層１１４ａは、本実施の形態に示すように４つの構成の他、２ｎ（ｎは自然数）個設けると好適である。
ただし、図３に示すように、ゲート電極層１１４ａおよびドレイン電極層１２０ｂが１つの構成としてもよい。
図３（Ａ）、（Ｃ）は、半導体装置の上面図であり、図３（Ｂ）は、図３（Ａ）に示す一点鎖線Ａ５−Ａ６の断面図であり、図３（Ｄ）は、図３（Ｃ）に示す一点鎖線Ａ７−Ａ８の断面図である。なお、図３（Ａ）、（Ｃ）の上面図では、図の明瞭化のために一部の要素を透過、または省いて図示している。また、図３（Ａ）乃至図３（Ｄ）において、図１（Ａ）乃至図１（Ｄ）または図２（Ａ）乃至図２（Ｂ）と同じ部分については、図１（Ａ）乃至図１（Ｄ）または図２（Ａ）乃至図２（Ｂ）の説明を適宜援用する。例えば、図３（Ａ）、（Ｃ）に示す一点鎖線Ｂ１−Ｂ２、および一点鎖線Ｃ１−Ｃ２は、図１（Ｃ）および図１（Ｄ）に示す断面図をそれぞれ援用することができる。
図３に示す半導体装置は、図１のゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２の代わりにゲート電極層１１４ａを有し、ドレイン電極層１２０ｂ＿１およびドレイン電極層１２０ｂ＿２の代わりにドレイン電極層１２０ｂ（ドレイン電極層１０８ｂおよびドレイン電極層１１０ｂ）を有する。
ゲート電極層１１４ａは、ゲート絶縁膜１１２を挟んでソース電極層１２０ａおよびドレイン電極層１２０ｂに重畳する。また、ゲート電極層１１４ａは、ゲート絶縁膜１１２を挟んで酸化物層１０６の上面に重畳する。
また、図３（Ａ）、（Ｂ）に示す半導体装置においては、ソース電極層１２０ａ（より具体的にはソース電極層１１０ａ）およびドレイン電極層１２０ｂ（より具体的にはドレイン電極層１１０ｂ）が酸化物層１０６の第２の方向の側面と概略同じ位置に形成されている。
一方、図３（Ｃ）、（Ｄ）に示す半導体装置においては、ソース電極層１２０ａ（より具体的にはソース電極層１１０ａ）およびドレイン電極層１２０ｂ（より具体的にはドレイン電極層１１０ｂ）が酸化物層１０６の第２の方向の側面よりも内側に形成されている。
このように酸化物層１０６に対してソース電極層１２０ａ、およびドレイン電極層１２０ｂが形成される位置は、ゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２から酸化物層１０６に電位を与える際に影響する。
例えば、図１に示す構造においては、ゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２の下方にソース電極層１２０ａが配置されているため、ゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２に電位を与えた際に、ソース電極層１２０ａによって、電界が遮蔽される恐れがある。一方で、図３（Ａ）、（Ｂ）または図３（Ｃ）、（Ｄ）に示す構成とすることによって、ソース電極層１２０ａまたはドレイン電極層１２０ｂによる電界の遮蔽を緩和させることができるので、好適である。
上記で一例として説明したように、半導体装置を、酸化物層１０６と、酸化物層１０６に接するソース電極層１２０ａと、酸化物層１０６に接する第Ｋ（Ｋは１以上ｎ（ｎは２以上の自然数）以下の整数）のドレイン電極層１２０ｂと、酸化物層１０６に接するゲート絶縁膜１１２と、ゲート絶縁膜１１２を挟んで、酸化物層１０６の上面に重畳する第Ｋのゲート電極層１１４ａと、ゲート絶縁膜１１２を挟んで、酸化物層１０６の側面に重畳するゲート電極層１１４ｂと、を有し、第Ｋのゲート電極層１１４ａは、ゲート絶縁膜１１２を挟んでソース電極層１２０ａに重畳し、且つ第Ｋのドレイン電極層１２０ｂに重畳する構成にすることができる。
なお、図１乃至図３において、酸化物層１０６の上方にゲート電極層１１４ａを設けた構造について説明したが、これに限定されず、ゲート電極層１１４ａの上方に酸化物層１０６を設けてもよい。
ここで、図１乃至図３に示す半導体装置の各構成要素の詳細について、以下説明する。
基板１０２は、トランジスタなどの他の素子が形成された基板であってもよい。この場合、ゲート電極層１１４ａ、ゲート電極層１１４ｂ、ソース電極層１２０ａ、ドレイン電極層１２０ｂの少なくとも一つは、上記の他の素子と電気的に接続されていてもよい。
絶縁膜１０４は、基板１０２からの不純物の拡散を防止する機能を有する。また、酸化物層１０６に酸素を供給する機能を有する。絶縁膜１０４としては、過剰な酸素を含む絶縁膜を適用することが好ましい。過剰な酸素を含む絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶縁膜をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また、過剰な酸素とは、加熱処理により絶縁膜１０４、酸化物層１０６、およびゲート絶縁膜１１２間を移動可能な酸素、または、本来の化学量論的組成にある酸素より過剰に存在する酸素、または、酸素の不足によるＶｏ（酸素ベーカンシー（空孔））を満たす、または充填する機能を有する酸素を示す。絶縁膜１０４から放出される酸素は、酸化物層１０６のチャネル形成領域に拡散させることができることから、酸化物層に形成されうる酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
酸化物層１０６としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、またはＩｎ−Ｇａ−Ｚｎ系金属酸化物などを用いることができる。
また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａの一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。上記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元素を用いればよく、例えばジルコニウム、ゲルマニウム、および錫のいずれか一つまたは複数の元素を用いればよい。また、上記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、およびルテチウムのいずれか一つまたは複数の元素を用いればよい。これらの金属元素は、スタビライザとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を低減することができる。
例えば、酸化物層１０６は、Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（以下、ＣＡＡＣ−ＯＳという。）であってもよい。
ＣＡＡＣ−ＯＳによる膜（以下、ＣＡＡＣ−ＯＳ膜）は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳを形成するために、以下の条件を適用することが好ましい。
例えば、不純物濃度を低減させてＣＡＡＣ−ＯＳを形成することにより、不純物による酸化物半導体の結晶状態の崩壊を抑制できる。例えば、スパッタリング装置の成膜室内に存在する不純物（水素、水、二酸化炭素、および窒素など）を低減することが好ましい。また、成膜ガス中の不純物を低減することが好ましい。例えば、成膜ガスとして露点が−８０℃以下、さらには−１２０℃以下である成膜ガスを用いることが好ましい。
また、成膜時の基板加熱温度を高くすることが好ましい。上記基板加熱温度を高くすることにより、平板状のスパッタリング粒子が基板に到達したときに、スパッタリング粒子のマイグレーションが起こり、平らな面を向けてスパッタリング粒子を基板に付着させることができる。例えば、基板加熱温度を１００℃以上６００℃以下、好ましくは２００℃以上５００℃以下、さらに好ましくは１５０℃以上４５０℃以下として酸化物半導体膜を成膜することによりＣＡＡＣ−ＯＳを形成することができる。
また、成膜ガス中の酸素割合を高くし、電力を最適化して成膜時のプラズマダメージを抑制させることが好ましい。例えば、成膜ガス中の酸素割合を、３０体積％以上、好ましくは１００体積％にすることが好ましい。
また、スパッタリング用ターゲットとしてＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットを用いる場合、例えばＩｎＯｘ粉末、ＧａＯｙ粉末、およびＺｎＯｚ粉末を２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、または３：１：２のｍｏｌ数比で混合して形成したＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットを用いることが好ましい。ｘ、ｙ、およびｚは任意の正の数である。
また、スパッタリングにより酸化物膜を成膜する場合、成膜時の基板加熱に加え、加熱処理を行うことで、酸化物膜中の不純物濃度を低減することが可能となる。
酸化物膜中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、酸化物膜中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、酸化物膜中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、酸化物膜中のシリコン濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）およびｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下とすることができる。
ソース電極層１０８ａ、ドレイン電極層１０８ｂ＿１、ドレイン電極層１０８ｂ＿２、ドレイン電極層１０８ｂ＿３、およびドレイン電極層１０８ｂ＿４としては、酸素と結合し易い導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散または移動し易い材料も含まれる。
酸素と結合し易い導電材料と酸化物層を接触させると、酸化物層中の酸素が、酸素と結合し易い導電材料側に拡散または移動する現象が起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、酸化物層のソース電極層およびドレイン電極層と接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
なお、図１において、酸化物層１０６中のｎ型化した領域を、ｎ型化領域１０７として、破線で示す。
チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合し易い導電材料を用いることは好ましくない。
したがって、本実施の形態に示すようにソース電極層およびドレイン電極層を積層とし、チャネル長を定めるソース電極層１１０ａおよびドレイン電極層１１０ｂには、酸素と結合しにくい導電材料を用いる。当該導電材料としては、例えば、窒化タンタル、窒化チタンなどの導電性窒化物、またはルテニウムなどを用いることが好ましい。なお、酸素と結合しにくい導電材料には、酸素が拡散または移動しにくい材料も含まれる。
上記酸素と結合しにくい導電材料をソース電極層１１０ａおよびドレイン電極層１１０ｂに用いることによって、酸化物層１０６に形成されるチャネル形成領域に酸素欠損が形成されることを抑制することができ、チャネルのｎ型化を抑えることができる。したがって、チャネル長が短いトランジスタであっても良好な電気特性を得ることができる。
なお、上記酸素と結合しにくい導電材料のみでソース電極層およびドレイン電極層を形成すると、酸化物層１０６とのコンタクト抵抗が高くなりすぎることから、ソース電極層１０８ａおよびドレイン電極層１０８ｂを酸化物層１０６上に形成し、ソース電極層１０８ａおよびドレイン電極層１０８ｂを覆うようにソース電極層１１０ａおよびドレイン電極層１１０ｂを形成することが好ましい。
ゲート絶縁膜１１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１１２は上記材料の積層であってもよい。
ゲート電極層１１４ａ及び１１４ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、ゲート電極層１１４ａ及び１１４ｂは、上記材料の積層であってもよい。
保護絶縁膜１１６には、酸素の拡散または移動が少ない材料を用いると良い。また、保護絶縁膜１１６は、膜中に水素の含有量が少ない材料を用いると良い。保護絶縁膜１１６中の水素の含有量としては、好ましくは５×１０１９／ｃｍ３未満、さらに好ましくは５×１０１８／ｃｍ３未満とする。保護絶縁膜１１６中の水素の含有量を上記数値とすることによって、トランジスタのオフ電流を低くすることができる。例えば、保護絶縁膜１１６としては、窒化シリコン膜、窒化酸化シリコン膜を用いるとよい。
以上が本実施の形態に係る半導体装置の構造例である。
このように本実施の形態に示す半導体装置は、酸化物半導体を含む酸化物層の側面に重畳するゲート電極層を設けることで、酸化物層の側面から電位を与えることによって、酸化物層のしきい値電圧を制御することができる。すなわち、酸化物層の側面に重畳するゲート電極層が、サイドゲート電極として機能することができる。サイドゲート電極を設けることによって、酸化物層１０６のチャネル形成領域を完全空乏化することが可能となり、トランジスタのオフ電流を低減する効果が得られる。
本発明の一態様は、他の実施の形態と適宜組み合わせて行うことができる。
（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置の例について、実施の形態１に示す半導体装置と異なる態様について、図４乃至図８を用いて説明する。
図４に示す半導体装置は、実施の形態１の図１に示す半導体装置の変形例であり、同様の機能を有する部分については、同様のハッチングを付し、その詳細な説明は省略する。なお、図４に示す半導体装置は、図１に示す半導体装置の酸化物層１０６を酸化物積層１６０とした構成である。
図４（Ａ）は半導体装置の上面図であり、図４（Ｂ）は、図４（Ａ）に示す一点鎖線Ａ９−Ａ１０の断面図であり、図４（Ｃ）は、図４（Ａ）に示す一点鎖線Ｂ３−Ｂ４の断面図であり、図４（Ｃ）は、図４（Ａ）に示す一点鎖線Ｃ３−Ｃ４の断面図である。なお、図４（Ａ）の上面図では、図の明瞭化のために一部の要素を透過、または省いて図示している。
図４に示す半導体装置は、基板１０２上に形成された絶縁膜１０４と、絶縁膜１０４上に形成された酸化物積層１６０（一点鎖線）と、酸化物積層１６０の上面の一部および側面と接するソース電極層１０８ａおよびドレイン電極層１０８ｂ＿２と、ソース電極層１０８ａおよびドレイン電極層１０８ｂ＿２上にそれぞれ設けられ、酸化物積層１６０の上面の一部に接する、第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂ＿２と、第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂ＿２上に設けられ、第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂ＿２との間で酸化物積層１６０の上面と接するゲート絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物積層１６０と重畳するゲート電極層１１４ａ＿２と、を有する。また、ゲート絶縁膜１１２およびゲート電極層１１４ａ＿２上に、保護絶縁膜１１６を含む構成としても良い。なお、保護絶縁膜１１６の上方に他の絶縁層または配線等を形成してもよい。
ゲート電極層１１４ａ＿１は、ゲート絶縁膜１１２を挟んでソース電極層１２０ａおよびドレイン電極層１２０ｂ＿１に重畳する。
ゲート電極層１１４ａ＿２は、ゲート絶縁膜１１２を挟んでソース電極層１２０ａおよびドレイン電極層１２０ｂ＿２に重畳する。
また、図４（Ａ）および（Ｂ）に示すように、本実施の形態の半導体装置は、酸化物積層１６０の上面に重畳するゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２と、酸化物積層１６０の側面に重畳するゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２と、を有する。酸化物積層１６０の側面に重畳するゲート電極層１１４ｂ（図４においては、ゲート電極層１１４ｂ＿１および１１４ｂ＿２）を設けることで、酸化物積層１６０の側面から電位を与えることができる。酸化物積層１６０の側面から電位を与えることによって、酸化物積層１６０のしきい値電圧を制御することができる。例えば、酸化物積層１６０は、ｎチャネル型のトランジスタの場合、酸化物積層１６０の側面から負電位を与えることによって、トランジスタのしきい値電圧をプラス方向にシフトさせることができる。したがって、トランジスタのリーク電流を抑制することができる。
酸化物積層１６０は、少なくともチャネルを形成する酸化物半導体層１６２と、酸化物半導体層１６２と絶縁膜１０４との間に設けられた第１の酸化物層１６１と、酸化物半導体層１６２とゲート絶縁膜１１２との間に設けられた第２の酸化物層１６３とを含んで構成される。酸化物半導体層１６２は、第１の酸化物層１６１と第２の酸化物層１６３の間に設けられている。なお、ｎ型化領域１０７を他の線よりも太い破線で示す。
第１の酸化物層１６１および第２の酸化物層１６３は、酸化物半導体層１６２を構成する金属元素を一種以上含む酸化物層である。
なお、酸化物半導体層１６２は、先の実施の形態１に示す酸化物層１０６の記載を援用することができる。
このように、酸化物積層１６０において、チャネルを形成する酸化物半導体層１６２の上側および下側に接して、酸化物半導体層１６２よりも酸素欠損の生じにくい酸化物層を設けることで、トランジスタのチャネルにおける酸素欠損の形成を抑制することができる。なお、図４（Ｄ）において、チャネル形成領域とは、酸化物積層１６０（第１の酸化物層１６１、酸化物半導体層１６２、及び第２の酸化物層１６３）のゲート電極層１１４ａ＿２が重畳している領域をいう。ただし、酸化物積層１６０中にｎ型化領域１０７が形成されうる場合においては、酸化物積層１６０のゲート電極層１１４ａ＿２が重畳し、且つｎ型化領域１０７に挟まれた領域がチャネル形成領域となる。このように、チャネル形成領域は、酸化物積層１６０のゲート電極層１１４ａ＿２が重畳している領域に主に形成され、酸化物積層１６０の半導体特性に依存する。したがって、酸化物積層１６０のゲート電極層１１４ａ＿２が重畳した領域は、酸化物積層１６０がｉ型の場合にはチャネル形成領域であり、酸化物積層１６０がｎ型の場合にはチャネル形成領域でない場合がある。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。例えば、図４（Ｄ）において、酸化物積層１６０のゲート電極層１１４ａ＿２が重畳し、且つ第２のソース電極層１１０ａと第２のドレイン電極層１１０ｂ＿２の間であり、且つ酸化物半導体層１６２中の領域をいう。
ここで、図４に示す酸化物積層１６０の概念図を図５乃至図７を用いて説明を行う。
図５に示す積層構造は、絶縁膜１０４と、ゲート絶縁膜１１２との間に、酸化物積層１６０を有して構成される。また、酸化物積層１６０は、第１の酸化物層１６１、酸化物半導体層１６２、および第２の酸化物層１６３を含む。
第１の酸化物層１６１および第２の酸化物層１６３は、酸化物半導体層１６２を構成する金属元素を一種以上含む酸化物層である。
酸化物半導体層１６２としては、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含む。酸化物半導体層１６２がインジウムを含むと、トランジスタのキャリア移動度が高くなるため、好ましい。
酸化物半導体層１６２の下層の第１の酸化物層１６１としてはＩｎ−Ｍ−Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層１６２よりもＭの原子数比が高い酸化物層を含む。具体的には、第１の酸化物層１６１として、酸化物半導体層１６２よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。前述の元素はインジウムよりも酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、第１の酸化物層１６１は酸化物半導体層１６２よりも酸素欠損が生じにくい酸化物層である。
また、酸化物半導体層１６２の上層の第２の酸化物層１６３としては、第１の酸化物層１６１と同様にＩｎ−Ｍ−Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層１６２よりもＭの原子数比が高い酸化物層を含む。具体的には、第２の酸化物層１６３として、酸化物半導体層１６２よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。
つまり、第１の酸化物層１６１、酸化物半導体層１６２、第２の酸化物層１６３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物層１６１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１６２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第２の酸化物層１６３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層１６２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
なお、第１の酸化物層１６１がＩｎ−Ｍ−Ｚｎ酸化物層であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１６２がＩｎ−Ｍ−Ｚｎ酸化物層であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物層１６３がＩｎ−Ｍ−Ｚｎ酸化物層であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
なお、第１の酸化物層１６１と、第２の酸化物層１６３とは、異なる構成元素を含む層としてもよいし、同じ構成元素を同一の原子数比で、または異なる原子数比で含む層としてもよい。
第１の酸化物層１６１、酸化物半導体層１６２、および第２の酸化物層１６３には、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。具体的には、第１の酸化物層１６１としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができ、酸化物半導体層１６２としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができ、第２の酸化物層１６３としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができる。
第１の酸化物層１６１の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層１６２の厚さは、３ｎｍ以上１５００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、第１の酸化物層１６１および第２の酸化物層１６３は、酸化物半導体層１６２を構成する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体層１６２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極層１１４ａ＿２に電界を印加すると、酸化物積層１６０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１６２にチャネルが形成される。すなわち、酸化物半導体層１６２とゲート絶縁膜１１２との間に第２の酸化物層１６３が形成されていることよって、トランジスタのチャネルをゲート絶縁膜１１２と接しない構造とすることができる。
ここで、酸化物積層１６０のバンド構造を説明する。バンド構造の解析は、第１の酸化物層１６１および第２の酸化物層１６３に相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層１６２に相当する層としてエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物積層１６０に相当する積層を作製して行っている。なお、便宜的に当該積層を酸化物積層、当該積層を構成するそれぞれの層を第１の酸化物層、酸化物半導体層、第２の酸化物層と称して説明する。
第１の酸化物層、酸化物半導体層、第２の酸化物層の膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、第１の酸化物層と酸化物半導体層との界面近傍のエネルギーギャップは３ｅＶ、第２の酸化物層と酸化物半導体層との界面近傍のエネルギーギャップは３ｅＶとした。
図６（Ａ）は、酸化物積層を第２の酸化物層からエッチングしつつ、各層の真空準位と価電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
図６（Ｂ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）をプロットした図である。
そして、図６（Ｂ）を模式的に示したバンド構造の一部が、図７（Ａ）である。図７（Ａ）では、第１の酸化物層および第２の酸化物層と接して、酸化シリコン膜を設けた場合について説明する。ここで、縦軸は電子エネルギー（ｅＶ）を、横軸は距離を、それぞれ示す。また、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物層の伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層の伝導帯下端のエネルギー、ＥｃＳ３は第２の酸化物層の伝導帯下端のエネルギーを示す。
図７（Ａ）に示すように、第１の酸化物層、酸化物半導体層、第２の酸化物層において、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物層、酸化物半導体層、第２の酸化物層の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。
なお、図７（Ａ）では第１の酸化物層および第２の酸化物層が同様のエネルギーギャップを有する酸化物層である場合について示したが、それぞれが異なるエネルギーギャップを有する酸化物層であっても構わない。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図７（Ｂ）のように示される。また、図７に示さないが、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有しても構わない。
図６（Ａ）、（Ｂ）および図７（Ａ）、（Ｂ）より、酸化物積層における酸化物半導体層がウェル（井戸）となり、酸化物積層を用いたトランジスタにおいて、チャネルが酸化物半導体層に形成されることがわかる。なお、酸化物積層は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
第１の酸化物層１６１および第２の酸化物層１６３は、酸化物半導体層１６２を構成する金属元素を一種以上含む酸化物層であるから、酸化物積層１６０は主成分を共通して積層された酸化物積層ともいえる。主成分を共通として積層された酸化物積層は、各層を単に積層するのではなく連続接合（ここでは、特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。なぜなら、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうためである。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
酸化物半導体層１６２の上層または下層に設けられる第１の酸化物層１６１および第２の酸化物層１６３はバリア層として機能し、酸化物積層１６０に接する絶縁層（絶縁膜１０４およびゲート絶縁膜１１２）と、酸化物積層１６０との界面に形成されるトラップ準位の影響が、トランジスタのキャリアの主な経路（キャリアパス）となる酸化物半導体層１６２へと及ぶことを抑制することができる。
例えば、酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリアがトラップされることで、トランジスタの信頼性が低下するため、酸化物半導体層に含まれる酸素欠損を低減することが必要となる。酸化物積層１６０においては、酸化物半導体層１６２と比較して酸素欠損の生じにくい酸化物層を酸化物半導体層１６２の上下に接して設けることで、酸化物半導体層１６２における酸素欠損を低減することができる。例えば、酸化物半導体層１６２は、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を１×１０−３／ｃｍ未満、好ましくは１×１０−４／ｃｍ未満とすることができる。
また、酸化物半導体層１６２が、構成元素の異なる絶縁層（例えば、酸化シリコン膜を含む下地絶縁層）と接する場合、２層の界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、酸化物積層１６０においては酸化物半導体層１６２を構成する金属元素を一種以上含んで第１の酸化物層１６１が構成されるため、第１の酸化物層１６１と酸化物半導体層１６２の界面に界面準位を形成しにくくなる。よって第１の酸化物層１６１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、ゲート絶縁膜１１２と酸化物半導体層１６２との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、酸化物積層１６０においては、酸化物半導体層１６２を構成する金属元素を一種以上含んで第２の酸化物層１６３が構成されるため、酸化物半導体層１６２と第２の酸化物層１６３との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
また、第１の酸化物層１６１および第２の酸化物層１６３は、酸化物積層１６０に接する絶縁層（絶縁膜１０４、ゲート絶縁膜１１２）の構成元素が、酸化物半導体層１６２へ混入して、不純物による準位が形成されることを抑制するためのバリア層としても機能する。
例えば、酸化物積層１６０に接する絶縁膜１０４、またはゲート絶縁膜１１２として、シリコンを含む絶縁層を用いる場合、該絶縁層中のシリコン、または絶縁層中に混入されうる炭素が、第１の酸化物層１６１または第２の酸化物層１６３の中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体層中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化することがある。
しかしながら、第１の酸化物層１６１および第２の酸化物層１６３の膜厚が、数ｎｍよりも厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体層１６２にまで到達しないため、不純物準位の影響は低減される。
ここで、酸化物半導体層に含まれるシリコンの濃度は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下とする。また、酸化物半導体層に含まれる炭素の濃度は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下とする。特に酸化物半導体層１６２に第１４族元素であるシリコンまたは炭素が多く混入しないように、第１の酸化物層１６１および第２の酸化物層１６３で、キャリアパスとなる酸化物半導体層１６２を挟む、または囲む構成とすることが好ましい。すなわち、酸化物半導体層１６２に含まれるシリコンおよび炭素の濃度は、第１の酸化物層１６１および第２の酸化物層１６３に含まれるシリコンおよび炭素の濃度よりも低いことが好ましい。
なお、酸化物半導体層中の不純物濃度は二次イオン分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することができる。
また、水素や水分が不純物として酸化物半導体層に含まれてしまうとドナーを作りｎ型化するため、酸化物積層１６０の上方に水素や水分が外部から侵入することを防止する保護絶縁層（窒化シリコン層など）を設けることは、井戸型構造を実現する上で有用である。
なお、図８に示すように、第１の酸化物層および第２の酸化物層と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物層および第２の酸化物層があることにより、酸化物半導体層と当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層の電子が第１の酸化物層または第２の酸化物層を超えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。
酸化物積層の多層構造を構成する各酸化物層は、少なくともインジウム（Ｉｎ）を含み、スパッタリング法好ましくはＤＣスパッタリング法で成膜することのできるスパッタリングターゲットを用いて成膜する。スパッタリングターゲットにインジウムを含ませることで導電性が高まるため、ＤＣスパッタリング法で成膜することを容易なものとする。
第１の酸化物層１６１および第２の酸化物層１６３を構成する材料は、Ｉｎ−Ｍ−Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される材料を用いる。Ｍとしては、Ｇａを用いることが好ましい。但し、含ませるＧａの割合が多い、具体的にはＩｎＧａＸＺｎＹＯＺで表記できる材料でＸ＝１０を超えると成膜時に粉が発生する恐れがあり、スパッタリング法で成膜することが困難となりため不適である。
なお、第１の酸化物層１６１および第２の酸化物層１６３は、酸化物半導体層１６２に用いる材料よりもインジウムの原子数比が少ない材料を用いる。酸化物層中のインジウムやガリウムなどの含有量は、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳ）や、Ｘ線電子分光法（ＸＰＳ）で比較できる。
第１の酸化物層１６１は、絶縁膜１０４の構成元素（例えば、シリコン）を不純物として含有することで、非晶質構造を有する場合がある。但し、チャネルを形成する酸化物半導体層１６２は、結晶部を有することが好ましい。非晶質構造を有する第１の酸化物層１６１上に結晶部を有する酸化物半導体層１６２を積層する場合、当該酸化物積層を、結晶構造の異なるヘテロ構造と呼ぶことができる。
また、第２の酸化物層１６３は、非晶質構造としてもよいし、結晶部を有していてもよい。但し、結晶部を有する酸化物半導体層１６２上に第２の酸化物層１６３を成膜すると、第２の酸化物層１６３も結晶構造を有する膜になりやすく、その場合には、酸化物半導体層１６２と第２の酸化物層１６３の境界を断面ＴＥＭ（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）観察では判別することが困難となる場合もある。ただし、第２の酸化物層１６３の結晶性は酸化物半導体層１６２よりも低いため、結晶性の程度で境界を判別できると言える。
なお、酸化物積層１６０において、少なくとも酸化物半導体層１６２は、ＣＡＡＣ−ＯＳ層であることが好ましい。ＣＡＡＣ−ＯＳについて、実施の形態１に記載する内容を参酌することで形成することができる。
以上のように、本実施の形態に示すように酸化物半導体に接し酸化物を形成し、酸化物半導体と酸化物とを含む酸化物積層とすることによって、水素、水分等の不純物または酸化物積層に接する絶縁膜からの不純物が、酸化物半導体層中に入り込むことによってキャリアが形成されるのを抑制することができる。
また、このような酸化物積層の構造とすることで、酸化物と酸化物半導体との界面において、界面散乱が起こりにくい。よって、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。また、酸化物半導体に接して酸化物を形成することによって、該酸化物半導体層中に不純物が入り込むのを抑制することができるため、該酸化物半導体を用いたトランジスタに安定した電気特性を付与することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置の例について、実施の形態１および実施の形態２に示す半導体装置と異なる態様について、図９及び図１０を用いて説明する。
図９（Ａ）は半導体装置の上面図であり、図９（Ｂ）は、図９（Ａ）に示す一点鎖線Ａ１１−Ａ１２の断面図であり、図９（Ｃ）は、図９（Ａ）に示す一点鎖線Ｂ５−Ｂ６の断面図であり、図９（Ｃ）は、図９（Ａ）に示す一点鎖線Ｃ５−Ｃ６の断面図である。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を透過、または省いて図示している。
図９に示す半導体装置は、実施の形態２の図４に示す半導体装置の変形例であり、同様の機能を有する部分については、同様のハッチングを付し、その詳細な説明は省略する。なお、図９に示す半導体装置は、図４に示す半導体装置の酸化物積層１６０を酸化物積層１７０とした構成である。
図９に示す半導体装置は、基板１０２上に形成された絶縁膜１０４と、絶縁膜１０４上に形成された酸化物積層１７０と、酸化物積層１７０の上面の一部およびチャネル形成方向の側面と接するソース電極層１０８ａおよびドレイン電極層１０８ｂ＿２と、ソース電極層１０８ａおよびドレイン電極層１０８ｂ＿２上にそれぞれ設けられ、酸化物積層１７０の上面の一部に接する、第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂ＿２と、第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂ＿２上に設けられ、第２のソース電極層１１０ａおよび第２のドレイン電極層１１０ｂ＿２との間で酸化物積層１７０の上面と接するゲート絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物積層１７０と重畳するゲート電極層１１４ａ＿２と、ゲート絶縁膜１１２およびゲート電極層１１４ａ＿２上に接して設けられた保護絶縁膜１１６を有する。なお、保護絶縁膜１１６の上方に他の絶縁層または配線等を形成してもよい。なお、ｎ型化領域１０７を他の線よりも太い破線で示す。
また、図９（Ａ）および（Ｂ）に示すように、本実施の形態の半導体装置は、酸化物積層１７０の上面に重畳するゲート電極層１１４ａ＿１およびゲート電極層１１４ａ＿２と、酸化物積層１７０の側面に重畳するゲート電極層１１４ｂ＿１およびゲート電極層１１４ｂ＿２と、を有する。酸化物積層１７０の側面に重畳するゲート電極層１１４ｂ（図９においては、ゲート電極層１１４ｂ＿１および１１４ｂ＿２）を設けることで、酸化物積層１７０の側面から電位を与えることができる。酸化物積層１７０の側面から電位を与えることによって、酸化物積層１７０のしきい値電圧を制御することができる。例えば、酸化物積層１７０は、ｎチャネル型のトランジスタの場合、ゲート電極層１１４ｂの側面から負電位を与えることによって、トランジスタのしきい値電圧をプラス方向にシフトさせることができる。したがって、トランジスタのリーク電流を抑制することができる。
ここで、図９に示す半導体装置に用いる酸化物積層１７０の例について、図１０を用いて説明を行う。
図１０（Ａ）乃至図１０（Ｃ）に、酸化物積層１７０の断面構造例を示す。酸化物積層１７０は、絶縁膜１０４の上に第１の酸化物層１６１と、第１の酸化物層１６１上に設けられた酸化物半導体層１６２と、酸化物半導体層１６２上に設けられた第２の酸化物層１６３と、第２の酸化物層１６３の側面、酸化物半導体層１６２の側面に接して設けられた第３の酸化物層１６４と、を有する。このとき、酸化物半導体層１６２は、第１の酸化物層１６１、第２の酸化物層１６３、および第３の酸化物層１６４により囲まれている。また、第３の酸化物層１６４は、ゲート絶縁膜１１２に接し、また、ゲート絶縁膜１１２に接してゲート電極層１１４ｂ＿１が設けられている。
図１０（Ａ）に示す酸化物積層１７０は、任意の一又は複数の曲率半径で定義される曲面を有する。このとき、ゲート絶縁膜１１２に接する第３の酸化物層１６４の面の少なくとも一部は曲面である。なお、図１０（Ａ）に示すように、ゲート電極層１１４ｂ＿１が絶縁膜１０４に接してもよい。
第３の酸化物層１６４は、例えば第１の酸化物層１６１に適用可能な材料を含む。第３の酸化物層１６４は、例えばドライエッチング法などにより、第１の酸化物層１６１、酸化物半導体層１６２、および第２の酸化物層１６３をエッチングする際に、第１の酸化物層１６１の反応生成物が酸化物半導体層１６２および第２の酸化物層１６３の側面に付着することにより生成される。
なお、第１の酸化物層１６１、第２の酸化物層１６３、および第３の酸化物層１６４は厳密に区別のつかない場合がある。そのため、酸化物半導体層１６２が酸化物に囲まれていると言い換えることもできる。
また、酸化物積層１７０が図１０（Ｂ）に示す構造であってもよい。図１０（Ｂ）に示す酸化物積層１７０は、端部に傾斜（テーパー角）領域を有する構造である。端部に傾斜（テーパー角）領域を設けることにより、ゲート絶縁膜１１２の被覆性を向上させることができる。また、図１０（Ｃ）に示すように、上記テーパ領域の一部が削られた構造であってもよい。
以上のように、本実施の形態に示す半導体装置は、酸化物半導体層と、酸化物半導体層の上側および下側に接して設けられる酸化物層の積層でなる酸化物積層の断面は、曲面又は傾斜領域を有する。酸化物積層の断面に曲面又は傾斜領域を有することで、酸化物積層上に形成される膜の被覆性を向上させることができる。よって、酸化物積層上に形成された膜を均一に形成することができ、膜密度の低い領域や、膜が形成されていない領域から酸化物積層中に不純物元素が入り込み、半導体装置の特性を劣化させることを抑制し、安定した特性の半導体装置とすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態における半導体装置の一例として、半導体記憶装置の例について説明する。
本実施の形態における半導体装置の例は、２ビット以上のデータの記憶が可能な複数のメモリセルを備えたメモリセルアレイを具備する。
さらに、本実施の形態の半導体装置におけるメモリセルアレイの例について、図１１を用いて説明する。
まず、本実施の形態の半導体装置におけるメモリセルアレイの回路構成例について、図１１（Ａ）を用いて説明する。
図１１（Ａ）に示すメモリセルアレイは、複数のメモリセル３００と、複数のビット線ＢＬと、複数のワード線ＷＬ（ワード線ＷＬ＿１およびワード線ＷＬ＿２を含む）と、複数の容量線ＣＬ（容量線ＣＬ＿１および容量線ＣＬ＿２を含む）と、ソース線ＳＬと、複数のゲート線ＳＧＬ（ゲート線ＳＧＬ＿ａおよびゲート線ＳＧＬ＿ｂを含む）と、を有する。なお、図１１（Ａ）では、２つのメモリセルを示しているが、これに限定されず、行列方向にマトリクス状に配置されていればよい。
複数のビット線ＢＬのそれぞれの電位は、例えばデコーダを用いた駆動回路により制御される。
複数のワード線ＷＬのそれぞれの電位は、例えばデコーダを用いた駆動回路により制御される。
複数の容量線ＣＬのそれぞれの電位は、例えばデコーダを用いた駆動回路により制御される。
ソース線ＳＬには、例えば定電位が与えられる。
複数のゲート線ＳＧＬのそれぞれには、例えば信号または定電位が与えられる。なお、複数のゲート線ＳＧＬに同じ信号または定電位を与えてもよい。また、複数のゲート線ＳＧＬに信号を入力する場合、複数のゲート線ＳＧＬのそれぞれの電位は、例えばデコーダを用いた駆動回路により制御される。
メモリセル３００は、複数のサブメモリセル３０１（サブメモリセル３０１＿１およびサブメモリセル３０１＿２を含む）を有する。
複数のサブメモリセル３０１のそれぞれは、１ビット以上のデータを記憶する機能を有する。なお、複数のサブメモリセル３０１が複数のビットのデータを記憶する機能を有していてもよい。例えば、ビット線ＢＬの電位として、４種以上の電位を用いることにより、１つのサブメモリセルに記憶可能なデータのビット数を増やすことができる。ビット数としては、特に限定されないが、例えば２ビット、３ビット、４ビット、６ビット、または８ビットなどとすることができる。
サブメモリセル３０１のそれぞれは、トランジスタ３１１と、容量素子３１２と、トランジスタ３１３と、を有する。
トランジスタ３１１のソースは、複数のビット線ＢＬの一つに電気的に接続される。
トランジスタ３１１は、データを書き込むか否かを選択する選択トランジスタとしての機能を有する。
複数のサブメモリセル３０１のトランジスタ３１１としては、先の実施の形態に示す半導体装置の構造を用いることができる。
このとき、１つのメモリセル３００において、複数のサブメモリセル３０１が有するトランジスタ３１１は、同一の酸化物層を用いて形成される。例えば、サブメモリセル３０１＿１のトランジスタ３１１とサブメモリセル３０１＿２のトランジスタ３１１とは同じ酸化物層を用いて形成される。
このとき、複数のサブメモリセル３０１が有するトランジスタ３１１のしきい値電圧は、複数のゲート線ＳＧＬにより制御される。例えば、図１１（Ａ）において、サブメモリセル３０１＿１のトランジスタ３１１と、サブメモリセル３０１＿２のトランジスタ３１１のしきい値電圧は、ゲート線ＳＧＬ＿ａおよびゲート線ＳＧＬ＿ｂにより制御される。
このように、複数のサブメモリセル３０１間で同じゲート線ＳＧＬを用いることにより、サブメモリセル３０１毎にゲート線ＳＧＬを設ける場合と比較してゲート線ＳＧＬの数を少なくできる。
容量素子３１２の一対の電極の一方は、トランジスタ３１１のドレインに電気的に接続され、他方は、複数の容量線ＣＬの一つに電気的に接続される。
容量素子３１２は、データを保持する保持容量としての機能を有する。
トランジスタ３１３のゲートは、トランジスタ３１１のドレインに電気的に接続され、ソースおよびドレインの一方は、複数のビット線ＢＬの一つに電気的に接続され、他方は、ソース線ＳＬに電気的に接続される。
トランジスタ３１３は、出力するデータの値を設定する出力トランジスタとしての機能を有する。
以上が図１１（Ａ）に示すメモリセルアレイの構成例の説明である。
さらに、図１１（Ａ）に示すメモリセルアレイの駆動方法例について、図１１（Ｂ）および図１１（Ｃ）を用いて説明する。図１１（Ｂ）および図１１（Ｃ）は、図１１（Ａ）に示すメモリセルアレイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例としてサブメモリセル３０１＿１、サブメモリセル３０１＿２に順次１ビットのデータを書き込み、その後書き込まれたデータを読み出す場合について説明する。また、トランジスタ３１１をｎチャネル型トランジスタとし、トランジスタ３１３をｐチャネル型トランジスタとする。
まず、サブメモリセル３０１＿１にデータを書き込む場合、図１１（Ｂ）に示す期間Ｔ１１において、ワード線ＷＬ＿１の電位を電位ＶＨにしてサブメモリセル３０１＿１のトランジスタ３１１をオン状態にする。電位ＶＨは、例えば基準電位より大きい値の電位（例えば高電源電位）である。電位ＶＨは上記ハイレベルの電位に相当する。
サブメモリセル３０１＿１において、トランジスタ３１１がオン状態のとき、トランジスタ３１３のゲートの電位がビット線ＢＬの電位と同等の値になる。これにより、サブメモリセル３０１＿１にデータが書き込まれる。
次に、期間Ｔ１２において、ワード線ＷＬ＿１の電位を電位ＶＬにしてサブメモリセル３０１＿１のトランジスタ３１１をオフ状態にし、ワード線ＷＬ＿２の電位を電位ＶＨにしてサブメモリセル３０１＿２のトランジスタ３１１をオン状態にする。電位ＶＬは、例えば基準電位以下の電位である。電位ＶＬは上記ローレベルの電位に相当する。
サブメモリセル３０１＿２において、トランジスタ３１１がオン状態のとき、トランジスタ３１３のゲートの電位がビット線ＢＬの電位と同等の値になる。これにより、サブメモリセル３０１＿２にデータが書き込まれる。
以上により、メモリセル３００に２ビットのデータが書き込まれる。
その後、期間Ｔ１３において、ワード線ＷＬ＿１およびワード線ＷＬ＿２の電位を電位ＶＬにしてサブメモリセル３０１＿１およびサブメモリセル３０１＿２のトランジスタ３１１をオフ状態にすることにより、書き込まれたデータが保持される。
なお、期間Ｔ１１乃至期間Ｔ１３の間、ゲート線ＳＧＬ＿ａおよびゲート線ＳＧＬ＿ｂの電位を電位ＶＬ２する。電位ＶＬ２は、負電位である。ゲート線ＳＧＬ＿ａおよびゲート線ＳＧＬ＿ｂの電位を電位ＶＬ２に設定することにより、サブメモリセル３０１＿１およびサブメモリセル３０１＿２のトランジスタ３１１のしきい値電圧が正の方向にシフトする。よって、サブメモリセル３０１＿１およびサブメモリセル３０１＿２のトランジスタ３１１のリーク電流を低減することができる。
このとき、サブメモリセル３０１＿１およびサブメモリセル３０１＿２のトランジスタ３１３のゲートは、浮遊状態になり、トランジスタ３１３のゲートに蓄積された電荷は、一定期間保持される。
さらに、上記動作を各行のメモリセル３００毎に行うことにより、全てのメモリセル３００にデータを書き込むことができる。
また、メモリセル３００からデータを読み出す場合、図１１（Ｃ）に示す期間Ｔ２１においてワード線ＷＬ＿１およびワード線ＷＬ＿２の電位を電位ＶＬにしてサブメモリセル３０１＿１およびサブメモリセル３０１＿２のトランジスタ３１１をオフ状態にする。また、容量線ＣＬ＿１の電位を電位ＶＬにし、容量線ＣＬ＿２の電位を電位ＶＨにする。
このとき、サブメモリセル３０１＿１において、トランジスタ３１３の抵抗値は、トランジスタ３１３のゲートの電位に応じて決まる。よって、トランジスタ３１３のソースおよびドレインの間に流れる電流に応じた値の電位をデータとしてサブメモリセル３０１＿１からビット線ＢＬを介して読み出すことができる。
次に、期間Ｔ２２においてワード線ＷＬ＿１およびワード線ＷＬ＿２の電位を電位ＶＬにしてサブメモリセル３０１＿１およびサブメモリセル３０１＿２のトランジスタ３１１をオフ状態にする。また、容量線ＣＬ＿１の電位を電位ＶＨにし、容量線ＣＬ＿２の電位を電位ＶＬにする。
このとき、サブメモリセル３０１＿２において、トランジスタ３１３のソースおよびドレインの間に流れる電流に応じた値の電位をデータとしてサブメモリセル３０１＿１からビット線ＢＬを介して読み出すことができる。
さらに、上記動作を各行のメモリセル３００毎に繰り返し行うことにより、全てのメモリセル３００においてデータを読み出すことができる。
以上が図１１（Ａ）に示す半導体装置の駆動方法例の説明である。
なお、図１２に示すように、各サブメモリセル３０１において、トランジスタ３１３を設けない構成としてもよい。
このとき、図１２に示すメモリセルアレイは、複数の容量線ＣＬの代わりに容量線ＣＬ２を有する。また、ソース線ＳＬを設けない構成である。
容量線ＣＬ２には、定電位が与えられる。
また、容量素子３１２の一対の電極の一方は、トランジスタ３１１のドレインに電気的に接続され、他方は、容量線ＣＬ２に電気的に接続される。
図１２に示すメモリセルでは、データ書き込み期間においてサブメモリセル３０１毎にワード線ＷＬの電位を順次電位ＶＨにしてトランジスタ３１１をオン状態にすることにより、ビット線ＢＬに応じてデータの書き換えを行うことができる。また、データ読み出し期間において、予めビット線の電位を読み出し電位または浮遊状態として、サブメモリセル３０１毎にワード線ＷＬの電位を順次電位ＶＨにしてトランジスタ３１１をオン状態にすることにより、ビット線ＢＬを介してデータの読み出しを行うことができる。さらに、ビット線ＢＬの電位を所定の電位と比較することで、メモリセル３００からデータを読み出すことができる。
このとき、トランジスタ３１１としてオフ電流の低いトランジスタを用いることにより、トランジスタ３１１がオフ状態の間、容量素子３１２の一対の電極の一方に蓄積された電荷を長時間保持できる。
このように、図１２に示すメモリセルは、トランジスタ３１１のオフ電流が極めて小さいという特徴から、容量素子３１２に蓄積された電荷を長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図１１のメモリセル３００の構造例について図１３を用いて説明する。図１３（Ａ）は、第１の方向１と交差する第２の方向２と略平行な方向のメモリセルの断面構造を示す図であり、図１３（Ｂ）は、第１の方向１と略平行な方向のメモリセルの断面構造を示す図であり、図１３（Ｃ）は、第１の方向１と略平行な方向であり、且つ図１３（Ｂ）と異なる部分のメモリセルの断面構造を示す図である。
図１３（Ａ）乃至図１３（Ｃ）に示すメモリセルは、下部に第１の半導体材料を用いたトランジスタ３２００＿１およびトランジスタ３２００＿２を有し、上部に第２の半導体材料を用いたトランジスタ、容量素子３２０５＿１、容量素子３２０５＿２と、を有する。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料として酸化物半導体以外の半導体材料（シリコンなど）を用い、第２の半導体材料として酸化物半導体材料を含む酸化物材料を用いることができる。酸化物半導体以外の材料として、例えば結晶性シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低いため、電荷保持時間が長い。
図１３（Ａ）乃至図１３（Ｃ）におけるトランジスタ３２００＿１およびトランジスタ３２００＿２は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
基板３０００上にはトランジスタ３２００＿１またはトランジスタ３２００＿２を囲むように素子分離絶縁層３３００が設けられており、トランジスタ３２００＿１またはトランジスタ３２００＿２を覆うように酸化物絶縁膜３２２０が設けられている。なお、素子分離絶縁層３３００は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。
例えば、結晶性シリコン基板を用いたトランジスタ３２００＿１およびトランジスタ３２００＿２は、高速動作が可能である。このため、当該トランジスタを出力トランジスタとして用いることで、情報の読み出しを高速に行うことができる。よって、例えばトランジスタ３２００＿１は、図１１（Ａ）に示すサブメモリセル３０１＿１のトランジスタ３１３に相当し、トランジスタ３２００＿２は、図１１（Ａ）に示すサブメモリセル３０１＿２のトランジスタ３１３に相当する。
また、上部のトランジスタ、容量素子３２０５＿１、および容量素子３２０５＿２の形成前の処理として、トランジスタ３２００＿１またはトランジスタ３２００＿２を覆う酸化物絶縁膜３２２０にＣＭＰ処理を施して、酸化物絶縁膜３２２０を平坦化すると同時にトランジスタ３２００＿１およびトランジスタ３２００＿２のゲート電極層の上面を露出させる。
さらに、メモリセルは、酸化物絶縁膜３２２０上に形成された酸化物層３１０６と、酸化物層３１０６に接して設けられたソース電極層３１２０ａ（ソース電極層３１０８ａおよびソース電極層３１１０ａ）、ドレイン電極層３１２０ｂ＿１（ドレイン電極層３１０８ｂ＿１およびドレイン電極層３１１０ｂ＿１）、ドレイン電極層３１２０ｂ＿２（ドレイン電極層３１０８ｂ＿２およびドレイン電極層３１１０ｂ＿２）と、酸化物層３１０６、ソース電極層３１２０ａ、ドレイン電極層３１２０ｂ＿１、およびドレイン電極層３１２０ｂ＿２の上に設けられたゲート絶縁膜３１１２と、ゲート絶縁膜３１１２の上に設けられたゲート電極層３１１４ａ＿１およびゲート電極層３１１４ａ＿２と、ゲート絶縁膜３１１２を挟んで酸化物層３１０６の側面に重畳するゲート電極層３１１４ｂ＿１およびゲート電極層３１１４ｂ＿２と、ゲート電極層３１１４ａ＿１およびゲート電極層３１１４ａ＿２の上に設けられた保護絶縁膜３１１６と、を有する。
さらに、メモリセルは、保護絶縁膜３１１６を挟んでドレイン電極層３１２０ｂ＿１に重畳する容量電極層３１１７＿１と、保護絶縁膜３１１６を挟んでドレイン電極層３１２０ｂ＿２に重畳する容量電極層３１１７＿２と、を有する。
酸化物層３１０６は、例えば図１に示す酸化物層１０６に相当する。酸化物層３１０６としては、酸化物層１０６に適用可能な材料の層を用いることができる。このとき、ｎ型化領域を破線で示す。
ソース電極層３１０８ａは、例えば図１に示すソース電極層１０８ａに相当し、ドレイン電極層３１０８ｂ＿１は、例えば図１に示すドレイン電極層１０８ｂ＿１に相当し、ドレイン電極層３１０８ｂ＿２は、例えば図１に示すドレイン電極層１０８ｂ＿２に相当する。ソース電極層３１０８ａ、ドレイン電極層３１０８ｂ＿１、およびドレイン電極層３１０８ｂ＿２は、ソース電極層１０８ａ、ドレイン電極層１０８ｂ＿１、およびドレイン電極層１０８ｂ＿２に適用可能な材料の層を用いることができる。
また、ドレイン電極層３１０８ｂ＿１は、出力トランジスタとなるトランジスタ３２００＿１のゲート電極層に接する。これにより、ゲート電極層３１１４ａ＿１の電位に従い、トランジスタ３２００＿１のゲート電極層に蓄積される電荷を第１のデータとして保持することができる。また、ドレイン電極層３１０８ｂ＿２は、出力トランジスタとなるトランジスタ３２００＿２のゲート電極層に接する。これにより、ゲート電極層３１１４ａ＿２の電位に従い、トランジスタ３２００＿２のゲート電極層に蓄積される電荷を第２のデータとして保持することができる。なお、上記で説明したように、第１および第２のデータは、２ビット以上のデータでもよい。
ソース電極層３１１０ａは、例えば図１に示すソース電極層１１０ａに相当し、ドレイン電極層３１１０ｂ＿１は、例えば図１に示すドレイン電極層１１０ｂ＿１に相当し、ドレイン電極層３１１０ｂ＿２は、例えば図１に示すドレイン電極層１１０ｂ＿２に相当する。ソース電極層３１１０ａ、ドレイン電極層３１１０ｂ＿１、およびドレイン電極層３１１０ｂ＿２は、ソース電極層１１０ａ、ドレイン電極層１１０ｂ＿１、およびドレイン電極層１１０ｂ＿２に適用可能な材料の層を用いることができる。
ソース電極層３１０８ａおよびソース電極層３１１０ａは、図１１に示すサブメモリセル３０１＿１のトランジスタ３１１のソースとしての機能を有する。さらに、ソース電極層３１１０ａは、ビット線ＢＬとなる別の配線層に電気的に接続されていてもよい。
また、ドレイン電極層３１０８ｂ＿１およびドレイン電極層３１１０ｂ＿１は、図１１に示すサブメモリセル３０１＿１のトランジスタ３１１のドレインとしての機能を有する。
また、ドレイン電極層３１０８ｂ＿２およびドレイン電極層３１１０ｂ＿２は、図１１に示すサブメモリセル３０１＿２のトランジスタ３１１のドレインとしての機能を有する。
ゲート絶縁膜３１１２は、例えば図１に示すゲート絶縁膜１１２に相当する。ゲート絶縁膜３１１２としては、例えばゲート絶縁膜１１２に適用可能な材料の膜を用いることができる。
ゲート電極層３１１４ａ＿１は、例えば図１に示すゲート電極層１１４ａ＿１に相当し、ゲート電極層３１１４ａ＿２は、例えば図１に示すゲート電極層１１４ａ＿２に相当し、ゲート電極層３１１４ｂ＿１は、例えば図１に示すゲート電極層１１４ｂ＿１に相当し、ゲート電極層３１１４ｂ＿２は、例えば図１に示すゲート電極層１１４ｂ＿２に相当する。ゲート電極層３１１４ａ＿１、ゲート電極層３１１４ａ＿２、ゲート電極層３１１４ｂ＿１、およびゲート電極層３１１４ｂ＿２としては、ゲート電極層１１４ａ＿１、ゲート電極層１１４ａ＿２、ゲート電極層１１４ｂ＿１、およびゲート電極層１１４ｂ＿２に適用可能な材料の層を用いることができる。
ゲート電極層３１１４ａ＿１は、図１１に示すサブメモリセル３０１＿１のトランジスタ３１１のゲートとしての機能を有する。さらに、ゲート電極層３１１４ａ＿１は、ワード線ＷＬ＿１となる別の配線層に電気的に接続されていてもよい。
ゲート電極層３１１４ａ＿２は、図１１に示すサブメモリセル３０１＿２のトランジスタ３１１のゲートとしての機能を有する。また、ゲート電極層３１１４ａ＿２は、ワード線ＷＬ＿２となる別の配線層に電気的に接続されていてもよい。
保護絶縁膜３１１６は、例えば図１に示す保護絶縁膜１１６に相当する。保護絶縁膜３１１６としては、保護絶縁膜１１６に適用可能な材料の層を用いることができる。
容量電極層３１１７＿１および容量電極層３１１７＿２としては、例えばドレイン電極層３１０８ｂ＿１およびドレイン電極層３１０８ｂ＿２に適用可能な材料の層を用いることができる。
図１３（Ａ）乃至図１３（Ｃ）において、容量素子３２０５＿１は、ドレイン電極層３１２０ｂ＿１と、保護絶縁膜３１１６と、容量電極層３１１７＿１により構成される。容量素子３２０５＿１は、図１１に示すサブメモリセル３０１＿１の容量素子３１２に相当する。
図１３（Ａ）乃至図１３（Ｃ）において、容量素子３２０５＿２は、ドレイン電極層３１２０ｂ＿２と、保護絶縁膜３１１６と、容量電極層３１１７＿２により構成される。容量素子３２０５＿２は、図１１に示すサブメモリセル３０１＿２の容量素子３１２に相当する。
さらに、容量電極層３１１７＿１は、容量線ＣＬ＿１となる別の配線層に電気的に接続されていてもよい。
また、容量電極層３１１７＿２は、容量線ＣＬ＿２となる別の配線層に電気的に接続されていてもよい。
図１３（Ａ）に示すトランジスタ３１１に相当するトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体装置とすることが可能となるため、消費電力を十分に低減することができる。
図１３（Ａ）乃至図１３（Ｃ）に示すように、トランジスタ３２００＿１およびトランジスタ３２００＿２とトランジスタ３１１に相当するトランジスタを重畳するように形成することができるため、その占有面積を低減することができる。したがって、半導体装置の集積度を高めることができる。
以上が本実施の形態に係る半導体装置の説明である。
また、本実施の形態における半導体装置の一例では、選択トランジスタとしてオフ電流の低い電界効果トランジスタを用いることによりデータの保持期間を長くすることができる。よって、消費電力を低減することができる。
また、本実施の形態における半導体装置の一例では、複数のゲートを有するトランジスタを用いてサブメモリセルの複数の選択トランジスタを構成する。さらに、トランジスタの酸化物層の側面に別のゲート電極層を重畳させることにより、複数のトランジスタのしきい値電圧を制御することができる。また、選択トランジスタのしきい値電圧を制御するゲート電極層をサブメモリセル毎に設ける必要がないため、配線の数を少なくできる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、実施の形態１乃至４で説明した半導体装置を用いることのできる電子機器の例について説明する。
実施の形態１乃至４で説明した半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型またはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置等の医療機器、などが挙げられる。また、煙感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１４、図１５、および図１６に示す。
まず、警報装置の例として火災報知器の構成について図１４を用いて説明する。なお、本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器なども火災報知器に含むものとする。
図１４に示す警報装置は、マイクロコンピュータ５００を少なくとも有する。ここで、マイクロコンピュータ５００は、警報装置の内部に設けられている。マイクロコンピュータ５００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラ５０３と、高電位電源線ＶＤＤおよびパワーゲートコントローラ５０３と電気的に接続されたパワーゲート５０４と、パワーゲート５０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５０５と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続された検出部５０９と、が設けられる。また、ＣＰＵ５０５には、揮発性記憶部５０６と不揮発性記憶部５０７と、が含まれる。
図１４に示すマイクロコンピュータ５００では、ＣＰＵ５０５の揮発性記憶部５０６として、先の実施の形態に示す半導体装置を用いることができる。
また、ＣＰＵ５０５は、インターフェース５０８を介してバスライン５０２と電気的に接続されている。インターフェース５０８もＣＰＵ５０５と同様にパワーゲート５０４と電気的に接続されている。インターフェース５０８のバス規格としては、例えば、Ｉ２Ｃバスなどを用いることができる。また、本実施の形態に示す警報装置には、インターフェース５０８を介してパワーゲート５０４と電気的に接続される発光素子５３０が設けられる。
発光素子５３０は指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などを用いることができる。
パワーゲートコントローラ５０３はタイマーを有し、当該タイマーに従ってパワーゲート５０４を制御する。パワーゲート５０４は、パワーゲートコントローラ５０３の制御に従って、ＣＰＵ５０５、検出部５０９およびインターフェース５０８に高電位電源線ＶＤＤから供給される電源を供給または遮断する。ここで、パワーゲート５０４としては、例えば、トランジスタなどのスイッチング素子を用いることができる。
このようなパワーゲートコントローラ５０３およびパワーゲート５０４を用いることにより、光量を測定する期間に検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を行い、測定期間の合間には検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を遮断することができる。このように警報装置を動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。
また、パワーゲート５０４としてトランジスタを用いる場合、不揮発性記憶部５０７に用いられる、極めてオフ電流の低いトランジスタ、例えば、酸化物半導体を用いたトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート５０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。
本実施の形態に示す警報装置に直流電源５０１を設け、直流電源５０１から高電位電源線ＶＤＤに電源を供給しても良い。直流電源５０１の高電位側の電極は、高電位電源線ＶＤＤと電気的に接続され、直流電源５０１の低電位側の電極は、低電位電源線ＶＳＳと電気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ５００に電気的に接続される。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
直流電源５０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持することができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、本実施の形態に示す警報装置は、必ずしも直流電源５０１を設ける必要はなく、例えば、当該警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としても良い。
また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。）を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
検出部５０９は、異常に係る物理量を計測して計測値をＣＰＵ５０５に送信する。異常に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置では、火災に係る物理量を計測する。故に、検出部５０９には、火災に係る物理量として光量を計測し、煙の存在を感知する。
検出部５０９は、パワーゲート５０４と電気的に接続された光センサ５１１と、パワーゲート５０４と電気的に接続されたアンプ５１２と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続されたＡＤコンバータ５１３と、を有する。発光素子５３０、および検出部５０９に設けられた光センサ５１１、アンプ５１２並びにＡＤコンバータ５１３は、パワーゲート５０４が検出部５０９に電源を供給したときに動作する。
以上のように、マイクロコンピュータ５００に、光センサ５１１を含む検出部５０９を内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することができる。なお、光センサまたは光電変換素子の位置に自由度が必要な場合は、光センサまたは光電変換素子を外付けとして、マイクロコンピュータ５００に電気的に接続すればよい。
上述したＩＣチップを含む警報装置には、先の実施の形態に示した半導体装置を用いた複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ５０５が用いられる。
また、図１５は、実施の形態１乃至４で説明した半導体装置を少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。
図１５（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図１５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図１５（Ｂ）または図１５（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１５（Ｂ）および図１５（Ｃ）の回路の説明を行う。
図１５（Ｂ）および図１５（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、先の実施の形態で示したトランジスタを含む記憶回路の構成の一例を示す。
図１５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、先の実施の形態に記載されているトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１５（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示したトランジスタを用いており、当該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１５（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図１５（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
図１６（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電子機器の一例である。
図１６（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１６（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。
図１６（Ａ）において、電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１６（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図１６（Ｂ）、（Ｃ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１０２ 基板
１０４ 絶縁膜
１０６ 酸化物層
１０７ ｎ型化領域
１０８ａ ソース電極層
１０８ｂ ドレイン電極層
１０８ｂ＿１ ドレイン電極層
１０８ｂ＿２ ドレイン電極層
１０８ｂ＿３ ドレイン電極層
１０８ｂ＿４ ドレイン電極層
１１０ａ ソース電極層
１１０ｂ ドレイン電極層
１１０ｂ＿１ ドレイン電極層
１１０ｂ＿２ ドレイン電極層
１１０ｂ＿３ ドレイン電極層
１１０ｂ＿４ ドレイン電極層
１１２ ゲート絶縁膜
１１４ａ ゲート電極層
１１４ａ＿１ ゲート電極層
１１４ａ＿２ ゲート電極層
１１４ａ＿３ ゲート電極層
１１４ａ＿４ ゲート電極層
１１４ｂ ゲート電極層
１１４ｂ＿１ ゲート電極層
１１４ｂ＿２ ゲート電極層
１１６ 保護絶縁膜
１２０ａ ソース電極層
１２０ｂ ドレイン電極層
１２０ｂ＿１ ドレイン電極層
１２０ｂ＿２ ドレイン電極層
１２０ｂ＿３ ドレイン電極層
１２０ｂ＿４ ドレイン電極層
１６０ 酸化物積層
１６１ 酸化物層
１６２ 酸化物半導体層
１６３ 酸化物層
１６４ 酸化物層
１７０ 酸化物積層
３００ メモリセル
３０１ サブメモリセル
３０１＿１ サブメモリセル
３０１＿２ サブメモリセル
３１１ トランジスタ
３１２ 容量素子
３１３ トランジスタ
５００ マイクロコンピュータ
５０１ 直流電源
５０２ バスライン
５０３ パワーゲートコントローラ
５０４ パワーゲート
５０５ ＣＰＵ
５０６ 揮発性記憶部
５０７ 不揮発性記憶部
５０８ インターフェース
５０９ 検出部
５１１ 光センサ
５１２ アンプ
５１３ ＡＤコンバータ
５３０ 発光素子
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３１０６ 酸化物層
３１０８ａ ソース電極層
３１０８ｂ＿１ ドレイン電極層
３１０８ｂ＿２ ドレイン電極層
３１１０ａ ソース電極層
３１１０ｂ＿１ ドレイン電極層
３１１０ｂ＿２ ドレイン電極層
３１１２ ゲート絶縁膜
３１１４ａ＿１ ゲート電極層
３１１４ａ＿２ ゲート電極層
３１１４ｂ＿１ ゲート電極層
３１１４ｂ＿２ ゲート電極層
３１１６ 保護絶縁膜
３１１７＿１ 容量電極層
３１１７＿２ 容量電極層
３１２０ａ ソース電極層
３１２０ｂ＿１ ドレイン電極層
３１２０ｂ＿２ ドレイン電極層
３２００＿１ トランジスタ
３２００＿２ トランジスタ
３２０５＿１ 容量素子
３２０５＿２ 容量素子
３２２０ 酸化物絶縁膜
３３００ 素子分離絶縁層
８１００ 警報装置
８１０１ マイクロコンピュータ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (4)

  1. 酸化物層と、
    前記酸化物層と電気的に接続された、ソース電極層と第１及び第２のドレイン電極層と、
    ゲート絶縁膜を挟んで、前記ソース電極層、前記第１のドレイン電極層、及び前記酸化物層と重なる第１のゲート電極と、
    前記ゲート絶縁膜を挟んで、前記ソース電極層、前記第２のドレイン電極層、及び前記酸化物層と重なる第２のゲート電極層と、
    前記ゲート絶縁膜を挟んで、前記酸化物層の側面と重なる第３のゲート電極層と、を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記ソース電極層と前記第１のドレイン電極層は、トランジスタのチャネル長方向と略平行な方向に沿って並置され、
    前記ソース電極層と前記第２のドレイン電極層は、前記トランジスタのチャネル長方向と略平行な方向に沿って並置され、
    前記第１及び第２のゲート電極層は、前記トランジスタのチャネル幅方向と略平行な方向に沿って並置されている半導体装置。
  3. 請求項１又は請求項２において、
    ゲート電極層が前記第１のドレイン電極層に電気的に接続される第１のトランジスタと、
    ゲート電極層が前記第２のドレイン電極層に電気的に接続される第２のトランジスタと、を有し、
    前記第１のゲート電極層の電位に従い、前記第１のトランジスタのゲート電極層に蓄積される電荷が第１のデータとして保持され、
    前記第２のゲート電極層の電位に従い、前記第２のトランジスタのゲート電極層に蓄積される電荷が第２のデータとして保持されることを特徴とする半導体装置。
  4. 請求項３において、
    前記第１及び第２のデータは、２ビット以上のデータであることを特徴とする半導体装置。
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