JP6170113B2 - プログラマブルロジックデバイス及びその作製方法 - Google Patents

Description

プログラマブルロジックデバイスに関する。また、プログラマブルロジックデバイスを用
いた半導体装置、及び半導体装置を用いた電子機器に関する。

プログラマブルロジックデバイスは、従来のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅ
ｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やゲートアレイなどと比べて、開
発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有している。このため、プロ
グラマブルロジックデバイスを半導体装置に搭載する開発が進んでいる。

プログラマブルロジックデバイスは、例えば、複数の論理エレメントで構成される複数の
論理ブロックと、複数の論理ブロックを接続する配線と、入出力ブロックとで構成される
。各論理エレメントの機能を変更することで、プログラマブルロジックデバイスの機能を
変更することができる。

論理エレメントは、例えば、ルックアップテーブルなどを用いて構成されている。ルック
アップテーブルは、入力信号に対して、設定データに応じた演算処理を行い、信号を出力
する。ここで、設定データは、各論理エレメントに対応して設けられたメモリ素子に記憶
される。また、当該メモリ素子に記憶されたデータに応じて、ルックアップテーブルは異
なる演算処理を行うことができる。そのため、論理エレメントの機能は、当該メモリ素子
に特定の設定データを記憶させることで特定することができる。

上記の当該ルックアップテーブルの設定データなどをコンフィギュレーションデータと呼
ぶ。また、各論理エレメントに対応して設けられ、コンフィギュレーションデータを記憶
する記憶回路をコンフィギュレーションメモリと呼ぶ。プログラマブルロジックデバイス
をユーザーの目的に応じた回路構成に変更することは、所望のコンフィギュレーションデ
ータを作成（プログラム）し、コンフィギュレーションを行うことで実現できる。

従来、コンフィギュレーションメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性メモリが用いられている。しかしながら、揮発性
メモリは、電源の切断時においてコンフィギュレーションメモリに保持されていた情報（
コンフィギュレーションデータ）が失われてしまう。このため、電源を供給した後、コン
フィギュレーションメモリに情報を書き込む必要があり、電源供給を行った後、プログラ
マブルロジックデバイスが動作するまでの時間（以下、起動時間という。）が長い。

このため、電源遮断後の起動時間を短くするため、コンフィギュレーションメモリとして
、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ
ＲＡＭ）等の不揮発性メモリを用いるプログラマブルロジックデバイスが提案されてい
る（特許文献１参照。）。

特開平１０−２８５０１４号公報

しかしながら、ＥＥＰＲＯＭは書込電圧が高い。このため、ＥＥＰＲＯＭをコンフィギュ
レーションメモリとして用いる場合、コンフィギュレーションデータを書き込むための昇
圧回路が必要であり、プログラマブルロジックデバイスの高集積化及び低消費電力化に問
題がある。また、ＦｅＲＡＭは読み出し回数に制限があるため、コンフィギュレーション
メモリとしては適切ではない。

そこで、電源遮断後の起動時間が短く、高集積化及び低消費電力化を図ることが可能であ
るプログラマブルロジックデバイスを提供することを課題の一つとする。

本発明の一態様は、入出力ブロックと、論理エレメントを有する複数の論理ブロックと、
該複数の論理ブロックを接続する配線とを有するプログラマブルロジックデバイスにおい
て、論理エレメントは、コンフィギュレーションデータが保持されたコンフィギュレーシ
ョンメモリ及び選択回路を有するルックアップテーブルを有する。また、コンフィギュレ
ーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、該トランジ
スタ及び選択回路の間に設けられた演算回路とを有するメモリ素子を複数有し、入力信号
に応じて選択回路によりコンフィギュレーションデータを選択的に切り替えて出力するこ
とを特徴とする。

なお、酸化物半導体膜をチャネル領域に有するトランジスタのソース及びドレインの一方
が、演算回路の入力端子と接続する。また、演算回路の出力端子が、選択回路と接続する
。また、ルックアップテーブルは、選択回路に接続するＮ個の入力端子（Ｎは自然数）と
、出力端子とを有する。また、コンフィギュレーションメモリは、２^Ｎ個のメモリ素子を
有する。

また、メモリ素子において、トランジスタと接続する演算回路は、インバータ、バッファ
、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、またはＯＲ回路である。また、演算回路は、
半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタで構成される
。

また、メモリ素子は、トランジスタ及び演算回路と接続する容量素子を有してもよい。該
容量素子は、第１の電極、絶縁膜、及び第２の電極で構成され、第１の電極及び第２の電
極の一方は上記トランジスタのソース及びドレインの一方、及び演算回路の入力端子と接
続し、第１の電極及び第２の電極の他方は、定電位配線と接続する。

コンフィギュレーションメモリにおいては、酸化物半導体膜をチャネル領域に有するトラ
ンジスタ及び演算回路で構成されるメモリ素子を有する。酸化物半導体膜をチャネル領域
に有するトランジスタのソース及びドレインの一方の電位（またはそれに対応する電荷量
）、と演算回路の接続部の電位（またはそれに対応する電荷量）をコンフィギュレーショ
ンデータに応じて制御することによって、メモリ素子にデータを記憶することができる。
酸化物半導体膜をチャネル領域に有するトランジスタは、オフ電流が著しく小さいため、
電源電圧の供給が停止した後も、該トランジスタのソース及びドレインの一方の電位を長
期間に渡って保持することが可能となる。このため、コンフィギュレーションメモリを構
成するメモリ素子は不揮発性であり、電源電圧の供給が停止した後も記憶されたデータ（
コンフィギュレーションデータ）を保持可能である。

また、上記不揮発性のメモリ素子では、データに対応する信号電位を、酸化物半導体膜を
チャネル領域に有するトランジスタのソース及びドレインの一方に入力し、オフ電流が非
常に小さなトランジスタをオフ状態として、当該ソース及びドレインの一方をフローティ
ング状態とすることにより、データを記憶する構成である。そのため、上記不揮発性のメ
モリ素子において、データの書き換えを繰り返すことによる疲労は少なく、データの書き
換え可能な回数を多くすることができる。

本発明のプログラマブルロジックデバイスの一態様は、論理エレメントを有する論理ブロ
ックを複数有し、論理エレメントは、コンフィギュレーションメモリ及び選択回路を有す
るルックアップテーブルを有する。論理エレメントそれぞれにおいて、ルックアップテー
ブルは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータが入
力され、コンフィギュレーションデータに応じて異なる演算処理を行う。本発明の一態様
では、コンフィギュレーションメモリとして、コンフィギュレーションデータを保持可能
な不揮発性のメモリ素子を用いるため、電源遮断後の起動時間が短い。

また、コンフィギュレーションメモリに含まれるメモリ素子は、酸化物半導体膜をチャネ
ル領域に有するトランジスタと、当該トランジスタに接続する、半導体基板または絶縁性
基板上に設けられた半導体膜を用いたトランジスタで構成される演算回路とで構成される
。このため、演算回路上に酸化物半導体膜をチャネル領域に有するトランジスタを積層す
ることができ、プログラマブルロジックデバイスの高集積化が可能である。

本発明の一態様は、酸化物半導体膜をチャネル領域に有するトランジスタ及び演算回路を
用いて構成された不揮発性のメモリ素子を用いてコンフィギュレーションメモリを構成す
るため、電源が遮断されてもコンフィギュレーションメモリにデータを保持することがで
きる。このため、プログラマブルロジックデバイスの起動時間を短縮することができると
共に、低消費電力化が可能である。また、コンフィギュレーションメモリに含まれるメモ
リ素子において、酸化物半導体膜をチャネル領域に有するトランジスタ及び演算回路を積
層構造とすることができるため、高集積化が可能である。

本発明の一態様に係るプログラマブルロジックデバイスを説明するブロック図である。 論理ブロックを説明するブロック図である。 論理エレメントを説明するブロック図である。 ルックアップテーブル及びメモリ素子を説明する回路図である。 選択回路を説明する回路図である。 選択回路を説明する回路図である。 メモリ素子を説明する回路図である。 プログラマブルロジックデバイスの作製方法を説明する断面図である。 プログラマブルロジックデバイスの作製方法を説明する断面図である。 プログラマブルロジックデバイスの作製方法を説明する断面図である。 プログラマブルロジックデバイスの作製方法を説明する断面図である。 携帯用の電子機器を説明するブロック図である。 電子書籍を説明するブロック図である。 酸化物材料の結晶構造を説明する図である。 酸化物材料の結晶構造を説明する図である。 酸化物材料の結晶構造を説明する図である。 計算によって得られた電界効果移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。 計算に用いたトランジスタの断面構造を説明する図である。 酸化物半導体膜を用いたトランジスタ特性のグラフである。 試料１のトランジスタのＢＴストレス試験後のＶ_ｇｓ−Ｉ_ｄｓ特性を示す図である。 試料２であるトランジスタのＢＴストレス試験後のＶ_ｇｓ−Ｉ_ｄｓ特性を示す図である。 試料Ａ及び試料ＢのＸＲＤスペクトルを示す図である。 トランジスタのオフ電流と測定時基板温度との関係を示す図である。 Ｉ_ｄｓ及び電界効果移動度のＶ_ｇｓ依存性を示す図である。 基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を示す図である。 トランジスタの上面図及び断面図である。 トランジスタの上面図及び断面図である。

以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下
に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れかわることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることがで
きるものとする。

「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場
合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信
号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を
有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素
子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場
合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電
膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接
続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、そ
の範疇に含める。

図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位
置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも
、図面等に開示された位置、大きさ、範囲などに限定されない。

「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すもの
である。

（実施の形態１）
プログラマブルロジックデバイスの一形態について、図１〜図７を用いて説明する。

図１は、プログラマブルロジックデバイス１０１の一形態を示すブロック図である。プロ
グラマブルロジックデバイス１０１は、プログラマブルロジックデバイス１０１の周辺に
沿って設けられた入出力ブロック１０３と、様々な機能を実現できる複数の論理ブロック
１１１ａ、１１１ｂ、１１１ｃと、結線状態をスイッチ等によって変更できる配線と、制
御メモリ１０７とを有する。

入出力ブロック１０３は、プログラマブルロジックデバイスの外部との信号のやりとりを
制御する。代表的には、プログラマブルロジックデバイスの外部端子に対して、信号入力
または信号出力を設定する。

制御メモリ１０７は、論理ブロック１１１ａ〜１１１ｃに含まれるコンフィギュレーショ
ンメモリに書き込むためのデータ（コンフィギュレーションデータ）が保持されている。
制御メモリ１０７はフラッシュＲＯＭ等の不揮発性メモリで構成される。

なお、図１においては、３つの論理ブロック１１１ａ〜１１１ｃを示しているが、論理ブ
ロックは任意の個数とすることができる。また、プログラマブルロジックデバイス１０１
は、更に、マルチプライヤ（乗算器）、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
ブロック等を有していてもよい。マルチプライヤ（乗算器）は、複数のデータの乗算を高
速で行う機能を有する。ＰＬＬブロックは、クロック信号をプログラマブルロジックデバ
イス内部の回路に供給する機能を有する。

図２は、論理ブロックの一形態を示すブロック図である。論理ブロック１１１ａは、複数
の論理エレメント１２１ａ〜１２１ｄを有する。それぞれの論理エレメント１２１ａ〜１
２１ｄのコンフィギュレーションデータを変更することによって、論理ブロックの機能を
適宜変更することができる。また、図示しないが、複数の論理エレメントはそれぞれ配線
で接続されている。なお、ここでは、４つの論理エレメントを示しているが、論理エレメ
ントは任意の個数とすることができる。

図３は、論理エレメントの一形態を示すブロック図である。論理エレメント１２１ａは、
コンフィギュレーションメモリ１３３及び選択回路１３５を有するルックアップテーブル
１３１と、レジスタ１３７と、レジスタ１３７及びルックアップテーブル１３１の出力の
切り替えを行うための選択回路１３９とを有する。ここでは、選択回路１３９としては、
２入力１出力構造のマルチプレクサを用いることができる。

ルックアップテーブル１３１は、入力信号に対して、コンフィギュレーションデータに応
じた演算処理を行い、信号を出力する。

レジスタ１３７は、ルックアップテーブル１３１で出力された信号の一部が入力され保持
する。クロック信号ＣＬＫの入力により、当該レジスタ１３７に保持された信号をクロッ
ク信号ＣＬＫに同期させて選択回路１３９に出力する。

選択回路１３９は、ルックアップテーブル１３１から出力された出力信号と、レジスタ１
３７から出力された出力信号とを選択するための回路である。選択信号（Ｓ０）の入力に
従い、ルックアップテーブル１３１から出力された出力信号またはレジスタ１３７から出
力された出力信号を論理エレメント１２１ａから、別の論理エレメントへ出力する。

図４（Ａ）は、ルックアップテーブル１３１の一形態を示す図である。ルックアップテー
ブル１３１は、複数のメモリ素子１４１ａ〜１４１ｄを有するコンフィギュレーションメ
モリ１３３と、インバータ１５１、１５３、及び入力信号によりコンフィギュレーション
データを選択し出力するマルチプレクサ１５５を有する選択回路１３５とを有する。また
、選択回路１３５は、ルックアップテーブルの入力端子１４３、１４５、並びに出力端子
１４７と接続する。入力端子１４３はインバータ１５１及びマルチプレクサ１５５と接続
し、入力端子１４５はインバータ１５３及びマルチプレクサ１５５と接続する。ここでは
、インバータ１５１、１５３が接続された２つの入力端子１４３、１４５を有するため、
２つの信号の入力により、４つの信号がマルチプレクサ１５５に入力される。具体的には
、入力端子１４３に入力された信号Ｓ１と、インバータ１５１で反転された信号Ｓ１Ｂが
マルチプレクサ１５５に入力される。また入力端子１４５に入力された信号Ｓ２と、イン
バータ１５３で反転された信号Ｓ２Ｂがマルチプレクサ１５５に入力される。

ルックアップテーブル１３１において、入力端子数をＮとした場合、コンフィギュレーシ
ョンメモリ１３３に含まれるメモリ素子は、２^Ｎ個である。ここでは、入力端子を２つ、
メモリ素子を４つとしているが、コンフィギュレーションデータに合わせて、入力端子及
びメモリ素子の数は任意とすることができる。

次に、コンフィギュレーションメモリ１３３に設けられるメモリ素子の構成について図４
（Ｂ）及び図４（Ｃ）を用いて説明する。

図４（Ｂ）において、メモリ素子１４１は、酸化物半導体膜を有するトランジスタ１６１
及び演算回路１６３を有する。なお、図４（Ｂ）及び図４（Ｃ）では、トランジスタ１６
１のチャネル領域が酸化物半導体膜で形成されていることを示すため、「ＯＳ」の符号を
付している。トランジスタ１６１のゲートはワード線と接続され、トランジスタ１６１の
ソース及びドレインの一方はビット線に接続される。トランジスタ１６１のソース及びド
レインの他方は、演算回路１６３と電気的に接続される。演算回路１６３は、出力端子１
６９を介して、図４（Ａ）に示す選択回路１３５に含まれるマルチプレクサ１５５と電気
的に接続される。

また、図４（Ｃ）に示すように、メモリ素子１４１は、酸化物半導体膜を有するトランジ
スタ１６１及び演算回路１６３に接続する容量素子１７１を有してもよい。トランジスタ
１６１のソース及びドレインの他方、並びに演算回路１６３は、容量素子１７１の一対の
電極のうちの一方と電気的に接続される。容量素子１７１の一対の電極のうちの他方は、
定電位配線１７３と電気的に接続される。

酸化物半導体膜を有するトランジスタ１６１は、エネルギーギャップが２ｅＶ以上、好ま
しくは２．５ｅＶ以上、より好ましくは３ｅＶ以上と、エネルギーギャップの広い酸化物
半導体膜をチャネル領域に有する。このため、酸化物半導体膜を有するトランジスタ１６
１は、トランジスタのオフ電流を著しく低減することができる。なお、酸化物半導体膜を
有するトランジスタの代わりに、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅ
Ｖ以上、より好ましくは３ｅＶ以上である炭化シリコンまたは窒化ガリウムなどをチャネ
ル領域に用いたトランジスタを用いることができる。

演算回路１６３は、インバータ、バッファ、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ま
たはＯＲ回路等の、入力信号がトランジスタのゲートに入力され、当該信号を演算し、出
力する回路を適宜用いることができる。演算回路１６３は、後述する半導体基板または絶
縁性基板上に設けられた半導体膜を用いたトランジスタにより構成される。

ここで、メモリ素子１４１として、演算回路１６３にバッファを用いた回路の一例につい
て、図７を用いて説明する。

バッファは、第１のｎチャネル型のトランジスタ１６３ａのソース及びドレインの一方が
低電位電圧Ｖｓｓと接続し、ソースまたはドレインの他方が第１のｐチャネル型のトラン
ジスタ１６３ｂのソース及びドレインの一方と接続する。また、第１のｐチャネル型のト
ランジスタ１６３ｂのソース及びドレインの他方が高電位電圧Ｖｄｄと接続する。第１の
ｎチャネル型のトランジスタ１６３ａ及び第１のｐチャネル型のトランジスタ１６３ｂの
ゲートは、酸化物半導体膜を有するトランジスタ１６１のソース及びドレインの他方と接
続する。第２のｎチャネル型のトランジスタ１６３ｃのソース及びドレインの一方が低電
位電圧Ｖｓｓと接続し、ソースまたはドレインの他方が第２のｐチャネル型のトランジス
タ１６３ｄのソース及びドレインの一方と接続する。また、第２のｐチャネル型のトラン
ジスタ１６３ｄのソース及びドレインの他方が高電位電圧Ｖｄｄと接続する。第２のｎチ
ャネル型のトランジスタ１６３ｃ及び第２のｐチャネル型のトランジスタ１６３ｄのゲー
トは、第１のｎチャネル型のトランジスタ１６３ａのソース及びドレインの他方、並びに
第１のｐチャネル型のトランジスタ１６３ｂのソース及びドレインの一方と接続する。第
２のｎチャネル型のトランジスタ１６３ｃのソース及びドレインの他方、並びに第２のｐ
チャネル型のトランジスタ１６３ｄのソース及びドレインの一方は、出力端子１６９と接
続する。

メモリ素子１４１では、トランジスタ１６１のソース及びドレインの他方の電位（または
それに対応する電荷量）をコンフィギュレーションデータに応じて制御することにより、
データを記憶する。トランジスタ１６１のソース及びドレインの他方に所定の電位が充電
された状態を「１」に対応させ、トランジスタ１６１のソース及びドレインの他方に電位
が充電されていない状態を「０」に対応させることによって、１ビットのデータを記憶す
ることができる。

トランジスタ１６１のソース及びドレインの他方は、演算回路１６３であるバッファの第
１のｎチャネル型のトランジスタ１６３ａ及び第１のｐチャネル型のトランジスタ１６３
ｂのゲートと接続する。このため、トランジスタ１６１のソース及びドレインの他方に保
持した電位をトランジスタ１６１のソース及びドレインの他方に保持することができる。
このため、コンフィギュレーションデータが、他のメモリ素子へ漏れることを低減できる
。

また、メモリ素子１４１においては、酸化物半導体膜を有するトランジスタ１６１のオフ
電流が極めて小さいため、トランジスタ１６１をオフ状態とすることにより、電源電圧の
供給が停止した後も、トランジスタ１６１のソース及びドレインの他方の電位、即ちデー
タを長期間に渡って保持することが可能となる。

このように酸化物半導体を用いたトランジスタによってメモリ素子１４１を形成すること
で、不揮発性メモリを実現することが可能となる。また、メモリ素子１４１では、データ
に対応する信号電位をトランジスタ１６１に入力し、トランジスタ１６１をオフ状態とし
て、当該トランジスタ１６１のソース及びドレインの他方をフローティング状態とするこ
とにより、データを記憶する。そのため、メモリ素子１４１において、データの書き換え
を繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができ
る。

また、メモリ素子１４１においては、トランジスタ１６１のソース及びドレインの他方に
容量素子１７１を設けることで、トランジスタ１６１のソース及びドレインの他方の電位
をより確実に保持することができる。このため、メモリ素子１４１では、データに対応す
る信号電位を所定のノード（容量素子１７１の一対の電極のうちの一方）に入力し、トラ
ンジスタ１６１をオフ状態として、当該ノードをフローティング状態とすることにより、
データを記憶することができる。そのため、メモリ素子１４１において、データの書き換
えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることがで
きる。

ところで、不揮発性メモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。
ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低
抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがっ
て、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。表１
はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。

ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうと
いう欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイ
スと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は
書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといっ
た問題がある。

原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。
また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する
必要がある。

さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロ
セスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから
見ても高価であると考えられる。

一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半
導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと
同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエ
ラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性
が良いといえる。

図４（Ｂ）に示す構造のメモリ素子１４１を有するコンフィギュレーションメモリ１３３
を採用したプログラマブルロジックデバイスにおいて、ノーマリ・オフの駆動方法を適用
する場合について説明する。

（電源電圧供給時の動作及びデータ格納の動作）
プログラマブルロジックデバイスに電源電圧が供給されている間、つまり図４（Ｂ）に示
す構造のメモリ素子１４１を有するコンフィギュレーションメモリ１３３に電源電圧が供
給されている間は、トランジスタ１６１のワード線にＨｉｇｈ電圧を印加して導通状態と
し、ビット線から信号を入力して、トランジスタ１６１のソース及びドレインの他方にデ
ータを書き込む。

演算回路１６３がインバータまたはバッファの場合は、演算回路１６３に電源電圧を供給
し、演算回路１６３を導通状態とする。即ち、トランジスタ１６１のソース及びドレイン
の他方に書き込まれたデータを演算回路１６３で演算し、出力端子１６９に出力する。ま
た、演算回路１６３がＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、またはＯＲ回路の場合は
、演算回路１６３に読出し信号を入力し、トランジスタ１６１のソース及びドレインの他
方に書き込まれたデータを演算回路１６３で演算し、出力端子１６９に出力する。

また、メモリ素子１４１にコンフィギュレーションデータを格納する場合において、演算
回路１６３がインバータまたはバッファの場合は、演算回路１６３を非導通状態とするこ
とで、トランジスタ１６１のソース及びドレインの他方にデータを格納する。また、演算
回路１６３がＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、またはＯＲ回路の場合は、演算回
路１６３への読出し信号の入力を停止することで、トランジスタ１６１のソース及びドレ
インの他方にデータを格納する。

（データ待機の動作）
データ格納の後、トランジスタ１６１のワード線にＬｏｗ電圧を印加してトランジスタ１
６１をオフ状態とすることによって、メモリ素子１４１に記憶されたデータが変動しない
ような状態とする。こうしてデータの待機を行うことができる。メモリ素子１４１は不揮
発性であり、トランジスタ１６１のオフ電流が極めて小さいため、トランジスタ１６１を
オフ状態とすることにより、電源電圧の供給が停止した後もトランジスタ１６１のソース
及びドレインの一方の電位、即ちデータを長期間に渡って保持することが可能となる。

以上のとおり、データの待機を行った後、コンフィギュレーションメモリ１３３への電源
電圧の供給を停止する。

（データ供給の動作）
コンフィギュレーションメモリ１３３に電源電圧の供給を開始した後、演算回路１６３が
インバータまたはバッファの場合は、演算回路１６３に電源電圧を供給し、演算回路１６
３を導通状態とする。即ち、トランジスタ１６１のソース及びドレインの他方に書き込ま
れたデータを演算回路１６３で演算し、出力端子１６９に出力する。また、演算回路１６
３がＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、またはＯＲ回路の場合は、演算回路１６３
に読出し信号を入力し、トランジスタ１６１のソース及びドレインの他方に書き込まれた
データを演算回路１６３で演算し、出力端子１６９に出力する。コンフィギュレーション
メモリは、ルックアップテーブル内にあるため、コンフィギュレーションデータの読み出
し及び書込動作を速くすることができる。

本実施の形態に示すプログラマブルロジックデバイスでは、電源電圧供給停止後、再び電
源電圧が供給された際に、コンフィギュレーションメモリへのコンフィギュレーションデ
ータの書き込みが不要となり、プログラマブルロジックデバイスの起動時間を短くするこ
とができる。そのため、プログラマブルロジックデバイスにおいて、電源電圧供給を頻繁
に停止することが可能となり、ノーマリ・オフの駆動方法を適用して消費電力を大幅に低
減することができる。

また、コンフィギュレーションメモリ１３３に用いる不揮発性のメモリ素子として、書き
込み可能な回数が多く信頼性の高いメモリ素子を用いるため、プログラマブルロジックデ
バイスの耐久性、信頼性を向上させることができる。

次に、マルチプレクサ１５５について、図５及び図６を用いて説明する。

図５は、図４（Ａ）のマルチプレクサ１５５に用いることが可能なマルチプレクサ１５５
ａの回路図である。

図５に示すマルチプレクサ１５５ａは、第１のＮＡＮＤ回路１８１乃至第９のＮＡＮＤ回
路１８９を有する。

第１のＮＡＮＤ回路１８１は、図４（Ａ）に示すメモリ素子１４１ａの出力端子１６９ａ
と接続し、第２のＮＡＮＤ回路１８２は、図４（Ａ）に示すメモリ素子１４１ｂの出力端
子１６９ｂと接続し、第３のＮＡＮＤ回路１８３は、図４（Ａ）に示すメモリ素子１４１
ｃの出力端子１６９ｃと接続し、第４のＮＡＮＤ回路１８４は、図４（Ａ）に示すメモリ
素子１４１ｄの出力端子１６９ｄと接続する。

第１のＮＡＮＤ回路１８１〜第４のＮＡＮＤ回路１８４にはそれぞれ、メモリ素子１４１
ａ〜１４１ｄからコンフィギュレーションデータＡ〜Ｄが入力される。

第２のＮＡＮＤ回路１８２及び第４のＮＡＮＤ回路１８４に、入力端子１４３から信号Ｓ
１を入力し、第１のＮＡＮＤ回路１８１及び第３のＮＡＮＤ回路１８３に、入力端子１４
３に入力されインバータで反転された信号Ｓ１Ｂを入力して、第１のＮＡＮＤ回路１８１
〜第４のＮＡＮＤ回路１８４の動作を制御し、コンフィギュレーションデータＡ〜Ｄのい
ずれかを第５のＮＡＮＤ回路１８５及び第６のＮＡＮＤ回路１８６に出力する。なお、入
力端子１４４は、入力端子１４３に接続するインバータの出力端子と接続する。

第５のＮＡＮＤ回路１８５は、第１のＮＡＮＤ回路１８１及び第２のＮＡＮＤ回路１８２
と接続する。第６のＮＡＮＤ回路１８６は、第３のＮＡＮＤ回路１８３及び第４のＮＡＮ
Ｄ回路１８４と接続する。

第５のＮＡＮＤ回路１８５に、第１のＮＡＮＤ回路１８１で演算された信号及び第２のＮ
ＡＮＤ回路１８２で演算された信号が入力され、演算した信号を第７のＮＡＮＤ回路１８
７に出力する。第６のＮＡＮＤ回路１８６に、第３のＮＡＮＤ回路１８３で演算された信
号が入力され、第４のＮＡＮＤ回路１８４で演算された信号が入力され、演算した信号を
第８のＮＡＮＤ回路１８８に出力する。

第７のＮＡＮＤ回路１８７は、第５のＮＡＮＤ回路１８５と接続する。第８のＮＡＮＤ回
路１８８は、第６のＮＡＮＤ回路１８６と接続する。第７のＮＡＮＤ回路１８７に、入力
端子１４５に入力されインバータで反転された信号Ｓ２Ｂを入力し、第８のＮＡＮＤ回路
１８８に、入力端子１４５から信号Ｓ２を入力して第７のＮＡＮＤ回路１８７及び第８の
ＮＡＮＤ回路１８８の動作を制御し、演算した信号を第９のＮＡＮＤ回路１８９に出力す
る。なお、入力端子１４６は、入力端子１４５に接続するインバータの出力端子と接続す
る。

第９のＮＡＮＤ回路１８９は、第７のＮＡＮＤ回路１８７及び第８のＮＡＮＤ回路１８８
と接続する。

第９のＮＡＮＤ回路１８９は、出力端子１４７と接続する。

第９のＮＡＮＤ回路１８９に、第７のＮＡＮＤ回路１８７で演算された信号及び第８のＮ
ＡＮＤ回路１８８で演算された信号が入力され、第９のＮＡＮＤ回路１８９で演算された
信号が、ルックアップテーブルの出力端子１４７へと出力される。

以上の工程により２つの入力信号により、コンフィギュレーションデータを出力すること
ができる。

図６は、図４（Ａ）のマルチプレクサ１５５に用いることが可能なマルチプレクサ１５５
ｂの回路図である。

図６に示すマルチプレクサ１５５ｂは、ｐチャネル型のトランジスタ及びｎチャネル型の
トランジスタが並列に接続された第１のトランスミッションゲート１９１乃至第６のトラ
ンスミッションゲート１９６と、バッファ１９７とを有する。

第１のトランスミッションゲート１９１は、メモリ素子１４１ａの出力端子１６９ａと接
続する。第２のトランスミッションゲート１９２は、メモリ素子１４１ｂの出力端子１６
９ｂと接続する。第３のトランスミッションゲート１９３は、メモリ素子１４１ｃの出力
端子１６９ｃと接続する。第４のトランスミッションゲート１９４は、メモリ素子１４１
ｄの出力端子１６９ｄと接続する。

メモリ素子１４１ａ〜１４１ｄから、第１のトランスミッションゲート１９１〜第４のト
ランスミッションゲート１９４にそれぞれ、コンフィギュレーションデータＡ〜Ｄが入力
される。

第１のトランスミッションゲート１９１〜第４のトランスミッションゲート１９４に、入
力端子１４３から信号Ｓ１と、入力端子１４３に入力されインバータで反転された信号Ｓ
１Ｂを入力して、第１のトランスミッションゲート１９１〜第４のトランスミッションゲ
ート１９４の動作の制御をして、コンフィギュレーションデータＡ〜Ｄのいずれかを第５
のトランスミッションゲート１９５及び第６のトランスミッションゲート１９６に出力す
る。

第５のトランスミッションゲート１９５は、第１のトランスミッションゲート１９１及び
第２のトランスミッションゲート１９２と接続する。第６のトランスミッションゲート１
９６は、第３のトランスミッションゲート１９３及び第４のトランスミッションゲート１
９４と接続する。

バッファ１９７は出力端子１４７と接続する。

第５のトランスミッションゲート１９５及び第６のトランスミッションゲート１９６のｎ
チャネル型のトランジスタに、入力端子１４５から信号Ｓ２と、入力端子１４５に入力さ
れインバータで反転された信号Ｓ２Ｂとを入力して第５のトランスミッションゲート１９
５及び第６のトランスミッションゲート１９６の動作を制御して、演算した信号をバッフ
ァ１９７に出力する。

ここで、マルチプレクサによる動作方法について説明する。ここでは、一形態として図６
に示すマルチプレクサ１５５ｂを用いた動作方法について説明する。

入力端子１４３に信号Ｓ１としてＬｏｗを入力する。信号Ｓ１Ｂは信号Ｓ１の反転信号で
あるため、信号Ｓ１ＢとしてＨｉｇｈが入力される。入力端子１４５に信号Ｓ２としてＬ
ｏｗを入力する。信号Ｓ２Ｂは信号Ｓ２の反転信号であるため、入力端子１４６を介して
信号Ｓ２ＢとしてＨｉｇｈが入力される。なお、入力端子１４４は、入力端子１４３に接
続するインバータの出力端子と接続し、入力端子１４６は、入力端子１４５に接続するイ
ンバータの出力端子と接続する。これらの信号がマルチプレクサ１５５ｂで演算処理され
、バッファ１９７に信号Ａが出力され、バッファ１９７で増幅された信号Ａが出力端子１
４７から出力される。

同様に、入力端子１４３に信号Ｓ１としてＬｏｗを入力し、入力端子１４５に信号Ｓ２と
してＨｉｇｈを入力すると、メモリ素子１４１ｃからバッファ１９７に信号Ｃが出力され
、バッファ１９７で増幅された信号Ｃが出力端子１４７から出力される。

同様に、入力端子１４３に信号Ｓ１としてＨｉｇｈを入力し、入力端子１４５に信号Ｓ２
としてＬｏｗを入力すると、メモリ素子１４１ｂからバッファ１９７に信号Ｂが出力され
、バッファ１９７で増幅された信号Ｂが出力端子１４７から出力される。

同様に、入力端子１４３に信号Ｓ１としてＨｉｇｈを入力し、入力端子１４５に信号Ｓ２
としてＨｉｇｈを入力すると、メモリ素子１４１ｄからバッファ１９７に信号Ｄが出力さ
れ、バッファ１９７で増幅された信号Ｄが出力端子１４７から出力される。

このように、入力端子１４３、１４５から入力される信号Ｓ１、Ｓ２によって、コンフィ
ギュレーションメモリに含まれるメモリ素子に保持されたコンフィギュレーションデータ
Ａ〜Ｄのいずれかが選択回路から出力され、論理エレメントで行われる演算処理の種類を
特定することができる。

図２に示す論理エレメント１２１ａ〜１２１ｄは、コンフィギュレーションメモリ１３３
に記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行う。

なお、図３に示した論理エレメント１２１ａにおいて、レジスタ１３７を省略することも
できる。また、レジスタ１３７を有する論理エレメントと、レジスタ１３７を省略した論
理エレメントの両方が混在する論理ブロックを有するプログラマブルロジックデバイスで
あってもよい。レジスタ１３７を省略した論理エレメントでは、ルックアップテーブル１
３１の出力を、論理エレメント１２１ａの出力とすることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

コンフィギュレーションメモリ１３３に用いる不揮発性のメモリ素子は、定期的なリフレ
ッシュ動作が不要、若しくはリフレッシュ動作を行う頻度を非常に低くすることができ、
消費電力を更に低減することができる。また、プログラマブルロジックデバイスへの電源
電圧の供給開始のたびにコンフィギュレーションメモリ１３３へのデータの書き込みを行
う必要がない。このため、低消費電力で、起動時間が高速なプログラマブルロジックデバ
イスを提供することができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、実施の形態１に示すプログラマブルロジックデバイスの作製方法につ
いて、図７〜図１１を用いて説明する。ここでは、メモリ素子として、図７の回路図で示
すように、酸化物半導体膜を有するトランジスタ１６１と、演算回路１６３として、バッ
ファを有するメモリ素子１４１を説明する。詳細には、プログラマブルロジックデバイス
の作製方法として、酸化物半導体膜を有するトランジスタ１６１と、バッファを構成する
第１のｎチャネル型のトランジスタ１６３ａ及び第１のｐチャネル型のトランジスタ１６
３ｂについて説明する。なお、図８〜図１１において、Ａ−Ｂに示す断面図は、酸化物半
導体膜を有するトランジスタ１６１、第１のｎチャネル型のトランジスタ１６３ａ、及び
第１のｐチャネル型のトランジスタ１６３ｂが形成される領域の断面図に相当し、Ｃ−Ｄ
に示す断面図は、酸化物半導体膜を有するトランジスタ１６１のソース及びドレインの一
方と、第１のｎチャネル型のトランジスタ１６３ａ及び第１のｐチャネル型のトランジス
タ１６３ｂのゲートの接続領域の断面図に相当する。

図８（Ａ）に示すように、ｎ型の半導体基板２０１に素子分離領域２０３を形成した後、
ｎ型の半導体基板２０１の一部にｐウェル領域２０５を形成する。

ｎ型の半導体基板２０１としては、ｎ型の導電型を有する単結晶シリコン基板（シリコン
ウェハー）、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）を用いる
ことができる。

また、ｎ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱すること
により、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅
させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ Ｏ
Ｘｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を
利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａ
ｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ
基板を用いてもよい。

素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を
用いて形成する。

ｐウェル領域２０５は、ホウ素等のｐ型を付与する不純物元素が、５×１０^１５／ｃｍ^３
〜１×１０^１６／ｃｍ^３程度の濃度で添加されている。ｐウェル領域２０５は、半導体基
板２０１の一部にマスクを形成したのち、半導体基板２０１の一部にｐ型を付与する不純
物元素を添加して、形成される。

なお、ここでは、ｎ型の半導体基板を用いているが、ｐ型の半導体基板を用い、ｐ型の半
導体基板にｎ型を付与するリン、ヒ素等の不純物元素が添加されたｎウェル領域を形成し
てもよい。

次に、図８（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７及びゲート電
極２０９を形成する。

熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、熱
酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン
膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜（酸窒化シリ
コン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部
を選択的にエッチングして、ゲート絶縁膜２０７を形成する。

若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇ
ｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケー
ト、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ラ
ンタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選
択的に一部をエッチングして、ゲート絶縁膜２０７を形成する。

ゲート電極２０９は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等
から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を
用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることが
できる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９を形成しても
よい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いるこ
とができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ
、剥離を防止することができる。

ゲート電極２０９は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電
膜の一部を選択的にエッチングして形成される。

ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し
、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッ
タリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッ
チングして、ゲート絶縁膜２０７及びゲート電極２０９を形成する。

次に、図８（Ｃ）に示すように、半導体基板２０１にｐ型を付与する不純物元素を添加し
てｐ型の不純物領域２１３ａ、２１３ｂを形成する。また、ｐウェル領域２０５にｎ型を
付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、２１１ｂを形成する。ｎ型
の不純物領域２１１ａ、２１１ｂ、及びｐ型の不純物領域２１３ａ、２１３ｂにおけるｎ
型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０^１９／ｃｍ^３
以上１×１０^２１／ｃｍ^３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不
純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及び
ｐウェル領域２０５に添加する。

次に、図８（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜
２０７、及びゲート電極２０９上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１
５、２１７を形成する。

絶縁膜２１５、２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミ
ニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５をＣＶＤ法に
より形成することで、絶縁膜２１５の水素含有量が高まるため、熱処理により、半導体基
板を水素化し、水素によりダングリングボンドを終端させ、欠陥を低減することができる
。

また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃ
ｏｎ Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用
いて形成することで、絶縁膜２１７の平坦性を高めることができる。

絶縁膜２１５または絶縁膜２１７を形成した後、不純物領域２１１ａ、２１１ｂ、２１３
ａ、２１３ｂに添加された不純物元素を活性化するための熱処理を行う。

以上の工程により、図７に示すｎチャネル型のトランジスタ１６３ａ及びｐチャネル型の
トランジスタ１６３ｂを作製することができる。

次に、絶縁膜２１５、２１７の一部を選択的にエッチングして、開口部を形成する。次に
、開口部にコンタクトプラグ２１９ａ〜２１９ｄを形成する。代表的には、スパッタリン
グ法、ＣＶＤ法、メッキ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化処理を行い、導電膜の表面の
不要な部分を除去して、コンタクトプラグ２１９ａ〜２１９ｄを形成する。

コンタクトプラグ２１９ａ〜２１９ｄとなる導電膜は、ＷＦ_６ガスとＳｉＨ_４ガスからＣ
ＶＤ法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される
。

次に、絶縁膜２１７及びコンタクトプラグ２１９ａ〜２１９ｄ上に、スパッタリング法、
ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的に溝部を有するようにエ
ッチングし、絶縁膜２２１ａ〜２２１ｅを形成する。次に、スパッタリング法、ＣＶＤ法
等により導電膜を形成した後、ＣＭＰ法、メッキ法等により平坦化処理を行い、該導電膜
の表面の不要な部分を除去して、配線２２３ａ〜２２３ｃを形成する（図９（Ａ）参照）
。

絶縁膜２２１ａ〜２２１ｅは、絶縁膜２１５と同様の材料を用いて形成することができる
。

配線２２３ａ〜２２３ｃとして、アルミニウム、チタン、クロム、ニッケル、銅、イット
リウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金
属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シ
リコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構
造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム
合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム
膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジ
ウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。

平坦化された絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜２２３ｃを用いることで、後
に形成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減する
ことができる。また、歩留まり高く酸化物半導体膜を有するトランジスタを形成すること
ができる。

次に、熱処理またはプラズマ処理により、絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜
２２３ｃに含まれる水素を脱離させることが好ましい。この結果、後の熱処理において、
後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。
なお、熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基
板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜
酸化窒素、一酸化窒素、二酸化窒素など）を用いる。

次に、絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜２２３ｃ上に、スパッタリング法、
ＣＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸
化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム
、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁
膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好
ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素
よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁
膜は、加熱により酸素が脱離するため、加熱により酸化物半導体膜に酸素を拡散させるこ
とができる。

次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等
を用いて酸化物半導体膜２２７を形成する（図９（Ｂ）参照）。ここでは、酸化物半導体
膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、更に好ましくは３
ｎｍ以上３０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２２７の厚さ
を上記厚さとすることで、トランジスタの短チャネル効果を抑制することができる。

酸化物半導体膜は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好
ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジ
スタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウ
ム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有する
ことが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好まし
い。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、一元系金属酸化物である酸化インジウム、酸化スズ、酸化
亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ
−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系
金属酸化物、Ｉｎ−Ｇａ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属
酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系
金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａ
ｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物
、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系
金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇ
ｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物
、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系
金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物、四元系金
属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸
化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉ
ｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いること
ができる。

酸化物半導体膜２２７は、少なくとも、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上
の元素を含むこと酸化物半導体膜である。代表的には、四元系金属酸化物であるＩｎ−Ｓ
ｎ−Ｇａ−Ｚｎ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物
、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系
金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物や、二元系
金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物や、一元系金属酸化
物である酸化インジウム、酸化スズ、酸化亜鉛などを用いることができる。また、上記酸
化物半導体に酸化シリコンを含んでもよい。

ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、インジウム（Ｉｎ）、ガリウム（
Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、ＩｎとＧａとＺｎの比率は問
わない。また、インジウムとガリウムと亜鉛以外の金属元素を含んでいてもよい。このと
き、上記酸化物半導体膜においては、化学量論比に対し、酸素を過剰にすると好ましい。
酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制する
ことができる。

また、酸化物半導体膜として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない
）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ
_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系金
属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ
＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３
：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８
）の原子数比のＩｎ−Ｓｎ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いるとよい
。

しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧、ば
らつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得
るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結
合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い電界効果移動度が得られる
。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低減すること
により電界効果移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い電界効果移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ることが
できる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが
好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、
より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用で
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１
）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は
測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

酸化物半導体膜としてＩｎ−Ｚｎ系金属酸化物を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝
０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５
〜１５とする。Ｚｎの原子数比を好ましい前記範囲とすることで、トランジスタの電界効
果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：
Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

なお、酸化物半導体膜２２７に形成することが可能な金属酸化物は、エネルギーギャップ
が２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このよう
に、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を
低減することができる。

なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は、
１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ
^３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結
合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となる
ためである。

また、酸化物半導体膜２２７には、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の窒素が含まれ
てもよい。

酸化物半導体膜２２７は、非晶質構造であってもよい。

また、酸化物半導体膜２２７として、結晶化した部分を有するＣＡＡＣ−ＯＳ（Ｃ Ａｘ
ｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒともいう。）を用いてもよい。

以下に、ＣＡＡＣ−ＯＳについて説明する。ＣＡＡＣ−ＯＳとは、ｃ軸配向し、かつａｂ
面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸にお
いては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面（あ
るいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転
した）結晶を含む酸化物半導体のことである。

広義に、ＣＡＡＣ−ＯＳとは、非単結晶であって、そのａｂ面に垂直な方向から見て、三
角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸方向
の断面において金属原子が層状または金属原子と酸素原子が層状に配列した相を含む材料
をいう。

ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また
、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部
分の境界を明確に判別できないこともある。

ＣＡＡＣ−ＯＳに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、Ｃ
ＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが
形成される基板面、ＣＡＡＣ−ＯＳの表面、膜面、界面等に垂直な方向）に揃っていても
よい。あるいは、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向
（例えば、基板面、表面、膜面、界面等に垂直な方向）を向いていてもよい。

ＣＡＡＣ−ＯＳは、その組成等に応じて、導体であったり、半導体であったり、絶縁体で
あったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であっ
たりする。

このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または支持する基板面に
垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を
観察すると金属原子または金属原子及び酸素原子（または窒素原子）の層状配列が認めら
れる酸化物半導体を挙げることもできる。

ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１４乃至図１６を用いて詳細に説明
する。なお、特に断りがない限り、図１４乃至図１６は上方向をｃ軸方向とし、ｃ軸方向
と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした
場合の上半分、下半分をいう。また、図１４において、丸で囲まれたＯは４配位のＯを示
し、二重丸で囲まれたＯは３配位のＯを示す。

図１４（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を、小グループと呼ぶ。図１４（Ａ）の構造は、八面体構造をとるが、
簡単のため平面構造で示している。なお、図１４（Ａ）の上半分及び下半分にはそれぞれ
３個ずつ４配位のＯがある。図１４（Ａ）に示す小グループは電荷が０である。

図１４（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１４（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配
位のＯがある。また、Ｉｎも５配位をとるため、図１４（Ｂ）に示す構造をとりうる。図
１４（Ｂ）に示す小グループは電荷が０である。

図１４（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図１４（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。また、図１４（Ｃ）において、３つの４配位のＯが上半分にあり、１つの４
配位のＯが下半分にあってもよい。図１４（Ｃ）に示す小グループは電荷が０である。

図１４（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１４（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１４（Ｄ）に示す小グループは電荷が＋１となる。

図１４（Ｅ）に、２個のＺｎを含む小グループを示す。図１４（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図１４（Ｅ）に示す小グループ
は電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図１４（Ａ）のＩｎ
の上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個
の近接Ｉｎを有する。図１４（Ｂ）のＧａの上半分の１個のＯは下方向に１個の近接Ｇａ
を有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１４（Ｃ）のＺｎの上
半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近
接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にあ
る近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上
方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の
数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある
４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金
属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。
例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場
合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配
位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属
原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。

図１５（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示
す。図１５（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１５（
Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図１５（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の
３として示している。同様に、図１５（Ａ）において、Ｉｎの上半分及び下半分にはそれ
ぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１５（Ａ
）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺ
ｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを
示している。

図１５（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半
分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと
結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び
下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個から
なる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位の
Ｏが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループを
複数結合して大グループを構成する。

ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６
７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配
位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って
、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するた
めには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１４
（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小
グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消される
ため、層構造の合計の電荷を０とすることができる。

具体的には、図１５（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
−Ｏ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ
−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）
とする組成式で表すことができる。

また、このほかにも、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物や、
三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する。）、Ｉ
ｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属
酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−
Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉ
ｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属
酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−
Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉ
ｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属
酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、
Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍ
ｇ系金属酸化物や、Ｉｎ−Ｇａ系金属酸化物、一元系金属酸化物である酸化インジウム、
酸化スズ、酸化亜鉛などを用いた場合も同様である。

例えば、図１６（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデ
ル図を示す。

図１６（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分に
あるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ず
つ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して
、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中
グループが複数結合して大グループを構成する。

図１６（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は
、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、
電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計
の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１６（Ａ）に示した
グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グ
ループも取りうる。

ここでは、酸化物半導体膜２２７として非晶質構造の酸化物半導体膜をスパッタリング法
により形成する。

スパッタリング法に用いるターゲットとしては、亜鉛を含む金属酸化物ターゲットを用い
ることができる。ターゲットとしては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ
系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−
Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａ
ｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物や、二元系金属酸化物であ
るＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物や、一元系金属酸化物である酸化ス
ズ、酸化亜鉛などのターゲットを用いることができる。

また、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物のターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子
数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化
物ターゲットを用いる。

ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ_２
Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ_２Ｏ
_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、また
はＩｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲ
ット、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するタ
ーゲットを用いることもできる。また、Ｉｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４［ｍｏｌ
数比］の組成比を有するターゲットを用いることもできる。

なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガ
ス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに
対して酸素のガス比を高めることが好ましい。また、スパッタリングガスには、水素を含
む不純物が除去された高純度ガスを用いることが好ましい。

スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、Ａ
Ｃ電源装置、ＤＣ電源装置等を適宜用いることができる。

なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０^−１０Ｐａ・ｍ^３／
秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への
不純物の混入を低減することができる。

また、酸化物半導体膜を成膜する処理室の排気は、ドライポンプなどの粗引きポンプと、
スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適
宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方
、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排
気能力の高いスパッタイオンポンプを組み合わせることが有効となる。

酸化物半導体膜を成膜する処理室の内側に存在する吸着物は、内壁に吸着しているために
成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、
リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在
する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱
離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速
度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行え
ばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは
脱離しにくい水などの脱離速度をさらに大きくすることができる。

このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程
において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑え
ることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することがで
きる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減すること
ができる。

また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミ
ー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防
着板に付着した水素、水を取り除く工程を行ってもよい。

酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸
素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。このた
め、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、
酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去
し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、トランジスタの信
頼性を高めることができる。

次に、酸化物半導体膜２２７より水素を放出させると共に、絶縁膜２２５に含まれる酸素
の一部を、酸化物半導体膜と、絶縁膜２２５及び酸化物半導体膜の界面近傍に拡散させる
。この結果、後に形成されるトランジスタにおいて、水素濃度、及び絶縁膜２２５との界
面近傍における酸素欠損が低減された酸化物半導体膜２２８を形成することができる（図
９（Ｃ）参照）。

該熱処理の温度は、酸化物半導体膜２２７から水素を放出させると共に、絶縁膜２２５に
含まれる酸素の一部を放出させ、さらには酸化物半導体膜２２７に拡散させる温度が好ま
しく、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下
、更に好ましくは３００℃以上４５０℃以下とする。

また、該熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いる
ことができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱
処理を行うことができる。そのため、酸化物半導体膜からの水素の放出、及び絶縁膜２２
５から酸化物半導体膜への酸素拡散の時間を短縮することができる。

熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴ
ン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、
酸素雰囲気で行ってもよい。処理時間は３分〜２４時間とする。または、不活性ガス雰囲
気で熱処理を行った後、酸素雰囲気で熱処理を行ってもよい。

次に、酸化物半導体膜２２８の一部を選択的にエッチングして、酸化物半導体膜２２９を
形成する。次に、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等により絶縁
膜２３１を形成する。次に、絶縁膜２３１上にゲート電極２３３を形成する（図１０（Ａ
）参照）。

絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ−Ｏ系金属酸
化物などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜２２
５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３１に
加熱により酸素が脱離する膜を用いることで、後の熱処理により酸化物半導体膜２２９に
生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。

また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯ_ｘ）、窒素が添加された
ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙＮ_ｚ）、窒素が添加されたハフニウムアルミネー
ト（ＨｆＡｌ_ｘＯ_ｙＮ_ｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料
を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。

絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎ
ｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。

ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タン
グステンから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金
属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコ
ニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電
極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含む
アルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタ
ン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層
構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン
膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある
。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオ
ジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒
化膜を用いてもよい。

また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加し
たインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。

ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、スパ
ッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエ
ッチングして、形成される。

なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として、
窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ
−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含む
Ｉｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜
は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしき
い値電圧をプラスにすることができ、所謂ノーマリ・オフのスイッチング素子を実現でき
る。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体
膜２２９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を用いる。

この後、熱処理を行うことが好ましい。当該熱処理により、絶縁膜２２５及び絶縁膜２３
１から酸化物半導体膜２２９に酸素を拡散させて、酸化物半導体膜２２９に含まれる酸素
欠陥を補填し、酸素欠陥を低減することができる。

次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加する
処理を行う。この結果、図１０（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパ
ントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ
、２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加するため、セ
ルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパントを含む
一対の第２の領域２３５ｂ、２３５ｃを形成することができる。なお、ゲート電極２３３
と重畳する第１の領域２３５ａはチャネル領域として機能する。また、ドーパントを含む
一対の第２の領域２３５ｂ、２３５ｃは、低抵抗領域として機能する。また、第１の領域
２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを酸化物半導体膜
２３５と示す。

酸化物半導体膜２２９の第１の領域２３５ａは、水素濃度を５×１０^１８ａｔｏｍｓ／ｃ
ｍ^３未満、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１
７ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下とす
ることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キ
ャリアである電子が生じてしまう。これらのため、酸化物半導体膜２２９の第１の領域２
３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することが
できる。

ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃに含まれるドーパントの濃度は、
５×１０^１８ａｔｏｍｓ／ｃｍ^３以上１×１０^２２ａｔｏｍｓ／ｃｍ^３以下、好ましくは
５×１０^１８ａｔｏｍｓ／ｃｍ^３以上５×１０^１９ａｔｏｍｓ／ｃｍ^３未満とする。

ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃはドーパントを含むため、キャリ
ア密度または欠陥を増加させることができる。このため、ドーパントを含まない第１の領
域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させす
ぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第
２の領域２３５ｂ、２３５ｃの導電性を低下させることになる。

ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃは、導電率が０．１Ｓ／ｃｍ以上
１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが
好ましい。

酸化物半導体膜２２９において、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃ
を有することで、チャネル領域として機能する第１の領域２３５ａの端部に加わる電界を
緩和させることができる。このため、トランジスタの短チャネル効果を抑制することがで
きる。

酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法またはイ
オン注入法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、
リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネ
オン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。または、ドーパ
ントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の
一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素と
を適宜組み合わしてもよい。

また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って、
絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状態
でドーパントの添加を行ってもよい。

さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション
法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガ
ス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって
、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライ
エッチング装置やＣＶＤ装置などを用いることができる。

この後、熱処理を行ってもよい。当該熱処理の温度は、代表的には、１５０℃以上４５０
℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃ま
で徐々に温度上昇させながら加熱してもよい。

当該熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの抵抗を低減
することができる。なお、当該熱処理において、ドーパントを含む一対の第２の領域２３
５ｂ、２３５ｃは、結晶状態でも非晶質状態でもよい。

次に、図１０（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３
７、及びゲート絶縁膜２３９、並びに電極２４１ａ、２４１ｂを形成する。

サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化
アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁
膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を
用いて形成してもよい。

ここで、サイドウォール絶縁膜２３７の形成方法について説明する。

まず、絶縁膜２３１及びゲート電極２３３上に、後にサイドウォール絶縁膜２３７となる
絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当
該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮して
、適宜選択すればよい。

次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該エ
ッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜に
異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。

また、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃにおいて、サイドウォール
絶縁膜２３７及びゲート絶縁膜２３９と重なる領域によりソース−ドレイン耐圧を高める
ことが可能である。ソース−ドレイン耐圧を高めることが可能である領域の幅は、サイド
ウォール絶縁膜２３７の幅に対応し、またサイドウォール絶縁膜２３７の幅は、ゲート電
極２３３の厚さにも対応することから、所望の範囲となるように、ゲート電極２３３の厚
さを決めればよい。

また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用いて
絶縁膜２３１をエッチングし、酸化物半導体膜２２９を露出させることで、ゲート絶縁膜
２３９を形成することができる。

一対の電極２４１ａ、２４１ｂは配線２２３ａ〜２２３ｃと同様の材料を適宜用いて形成
することができる。なお、一対の電極２４１ａ、２４１ｂは配線としても機能させてもよ
い。

一対の電極２４１ａ、２４１ｂは、印刷法またはインクジェット法を用いて形成される。
または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部
を選択的にエッチングして、一対の電極２４１ａ、２４１ｂを形成する。

一対の電極２４１ａ、２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９
の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極２
４１ａ、２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半導体膜２２
９において、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの露出部を全て覆っ
ていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域２３５ｂ、２
３５ｃにおいて、一対の電極２４１ａ、２４１ｂと接する領域がソース領域及びドレイン
領域として機能する。また、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重な
る領域によりソース−ドレイン耐圧を高めることが可能である。また、サイドウォール絶
縁膜２３７の長さによりソース−ドレイン間の距離が制御できるため、酸化物半導体膜２
３５と接する一対の電極２４１ａ、２４１ｂのチャネル側の端部を、マスクを用いずに形
成させることができる。また、マスクを使用しないため、複数のトランジスタにおける加
工ばらつきを低減することができる。

以上の工程により、酸化物半導体膜を有するトランジスタ１６１を作製することができる
。

次に、図１１（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等によ
り、絶縁膜２４３及び絶縁膜２４５を形成する。

絶縁膜２４３、２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミ
ニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５として、外部
への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸化物半
導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸
化アルミニウム、酸化窒化アルミニウム等で形成された膜がある。また、絶縁膜２４５と
して、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への
水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる
。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコ
ン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３として、絶
縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜と、外部への酸素の拡
散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸
素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の
高い状態でも、トランジスタの特性の変動を低減することができる。

以上の工程により、酸化物半導体膜を有するトランジスタを作製することができる。

次に、絶縁膜２１５、２１７、２２１ｅ、２４３、２４５のそれぞれ一部を選択的にエッ
チングし、開口部を形成すると共に、ゲート電極２０９及び一対の電極の一方のそれぞれ
一部を露出する。次に、開口部に導電膜を形成した後、該導電膜の一部を選択的にエッチ
ングして、配線２４９を形成する。配線２４９は、コンタクトプラグ２１９ａ〜２１９ｄ
に示す材料を適宜用いることができる（図１１（Ｂ）参照）。

以上の工程により、酸化物半導体膜を有するトランジスタ１６１のソース及びドレインの
他方と、ｎチャネル型のトランジスタ１６３ａ及びｐチャネル型のトランジスタ１６３ｂ
のゲートを接続することができる。

コンフィギュレーションメモリを構成するメモリ素子において、半導体基板または絶縁性
基板上に設けられた半導体膜を用いたトランジスタで構成される演算回路上に、酸化物半
導体膜をチャネル領域に有するトランジスタを積層することができる。この結果、プログ
ラマブルロジックデバイスのサイズを小さくできる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、実施の形態２に示す酸化物半導体膜２２９に、ＣＡＡＣ−ＯＳを用い
て形成する方法について、説明する。

ＣＡＡＣ−ＯＳを用いて酸化物半導体膜２２９を形成する第１の方法について、以下に説
明する。

ＣＡＡＣ−ＯＳを用いて酸化物半導体膜２２９を形成する方法は、実施の形態２の図９（
Ｂ）に示す酸化物半導体膜２２７となる酸化物半導体膜の方法において、スパッタリング
法を用いる場合、基板温度を１５０℃以上４５０℃以下、好ましくは２００℃以上３５０
℃以下とすることで、酸化物半導体膜中への水（水素を含む）などの混入を低減しつつ、
ＣＡＡＣ−ＯＳを形成することができる。

上記形成方法によりＣＡＡＣ−ＯＳを用いて酸化物半導体膜を形成した後に加熱すること
で、酸化物半導体膜２２７からより水素を放出させると共に、絶縁膜２２５に含まれる酸
素の一部を、酸化物半導体膜２２７と、絶縁膜２２５及び酸化物半導体膜２２７の界面近
傍に拡散させることができると共に、当該熱処理により、より結晶性の高いＣＡＡＣ−Ｏ
Ｓを有する酸化物半導体膜２２８を形成することができる。この後、酸化物半導体膜２２
８の一部を選択的にエッチングすることで、酸化物半導体膜２２９を形成することができ
る。

次に、ＣＡＡＣ−ＯＳを用いて酸化物半導体膜２２９を形成する第２の方法について、以
下に説明する。

絶縁膜２２５上に第１の酸化物半導体膜を形成する。第１の酸化物半導体膜は、一原子層
以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下とする。

第１の酸化物半導体膜は、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以
上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成
膜する。これにより、成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純
物濃度は低くなる。また、形成した第１の酸化物半導体膜中に含まれる水素、水等の不純
物の混入を低減させることができる。また、酸化物半導体膜中の原子配列が整い、高密度
化され、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。さらに、酸素ガス雰囲気で
成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣ−
ＯＳが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その
場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは
８０体積％以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効
果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の
低下が起こることがある。

なお、第１の酸化物半導体膜の形成後、第１の熱処理を行ってもよい。該第１の熱処理に
より、第１の酸化物半導体膜から、より水（水素含む）を脱離させることができ、さらに
結晶性も向上させることができる。該第１の熱処理を行うことにより、配向性の高いＣＡ
ＡＣ−ＯＳを形成することができる。また、該第１の熱処理は、２００℃以上基板の歪み
点未満、好ましくは２５０℃以上４５０℃以下とする。

また該第１の熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用
いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱
処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半
導体膜を形成するための時間を短縮することができる。

該第１の熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン
、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい
。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。
処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成
することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。

次に、第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する。第２の酸化物半導体
膜は、第１の酸化物半導体膜と同様の方法で成膜することができる。

第２の酸化物半導体膜を成膜する際、基板加熱しながら成膜することで、第１の酸化物半
導体膜を種結晶として、第２の酸化物半導体膜を結晶化させることができる。このとき、
第１の酸化物半導体膜と第２の酸化物半導体膜が同一の元素から構成されることをホモ成
長という。または、第１の酸化物半導体膜と第２の酸化物半導体膜とが、少なくとも一種
以上異なる元素から構成されることをヘテロ成長という。

なお、第２の酸化物半導体膜を成膜した後、第２の熱処理を行ってもよい。第２の熱処理
は、第１の熱処理と同様の方法で行えばよい。第２の熱処理を行うことによって、非晶質
領域に対して結晶領域の割合の多い酸化物半導体膜とすることができる。または、第２の
熱処理を行うことによって、第１の酸化物半導体膜を種結晶として、第２の酸化物半導体
膜を結晶化させることができる。

以上の方法により、酸化物半導体膜中への水素などの混入を低減しつつ、ＣＡＡＣ−ＯＳ
からなる酸化物半導体膜２２７を形成した後の熱処理により、酸化物半導体膜２２７から
より水素を放出させると共に、絶縁膜２２５に含まれる酸素の一部を、酸化物半導体膜２
２７と、絶縁膜２２５及び酸化物半導体膜２２７の界面近傍とに拡散させることができる
と共に、当該熱処理により、より結晶性の高いＣＡＡＣ−ＯＳを有する酸化物半導体膜２
２８を形成することができる。この後、酸化物半導体膜２２８の一部を選択的にエッチン
グして、酸化物半導体膜２２９を形成することができる。

酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸
素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。このた
め、酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより、酸化物半導
体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度
化させたＣＡＡＣ−ＯＳからなる酸化物半導体膜をチャネル領域とすることにより、トラ
ンジスタに対する光照射やＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験前後
でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。

なお、ＣＡＡＣ−ＯＳに含まれる結晶粒界を低減させるためには、酸化物半導体膜の下地
絶縁膜である絶縁膜２２５の表面の平坦性を良好にすることが好ましい。代表的には、絶
縁膜２２５の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下とすることが好ましい。酸化物半導体膜に含まれる結晶は、絶縁膜
２２５の表面に概略垂直な方向に成長するため、絶縁膜２２５の平坦性を高めることで、
結晶の成長方向を略同一方向にすることが可能であり、この結果層状に結晶を配列させ、
結晶粒界を低減することができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本発明の一態様に係るプログラマブルロジックデバイスを用いることで、消費電力の低い
電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用
の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追
加することにより、連続使用時間が長くなるといったメリットが得られる。

本発明の一態様に係るプログラマブルロジックデバイスを用いた半導体装置は、表示装置
、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇ
ｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうる
ディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半
導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯
情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（
ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディ
オ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンタ
ー複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。

本発明の一態様に係るプログラマブルロジックデバイスを用いた半導体装置を、携帯電話
、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。

図１２は、携帯用の電子機器のブロック図である。図１２に示す携帯用の電子機器はＲＦ
回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッ
テリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ
４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タ
ッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディス
プレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構
成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、イン
ターフェース４２９を有している。例えば、ＣＰＵ４２７、デジタルベースバンド回路４
２３、メモリ回路４３２、ＤＳＰ４２８、インターフェース４２９、ディスプレイコント
ローラ４３１、音声回路４３７のいずれかまたは全てに上記実施の形態で示したプログラ
マブルロジックデバイスを採用することによって、消費電力を低減することができる。

図１３は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、
マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５
６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコント
ローラ４６０によって構成される。マイクロプロセッサ４５３はＣＰＵ４６１、ＤＳＰ４
６２、インターフェース４６３を有している。例えば、ＣＰＵ４６１、音声回路４５５、
メモリ回路４５７、ディスプレイコントローラ４６０、ＤＳＰ４６２、インターフェース
４６３のいずれかまたは全てに上記実施の形態で示したプログラマブルロジックデバイス
を採用することで、消費電力を低減することが可能になる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、酸化物半導体膜を用いてチャネル領域が形成されるトランジスタの電
界効果移動度について説明する。

酸化物半導体に限らず、実際に測定されるトランジスタの電界効果移動度は、さまざまな
理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因と
しては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモ
デルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導
き出せる。

半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポ
テンシャル障壁（粒界等）が存在すると仮定すると、電界効果移動度をμは以下の式で表
される。

ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは
、Ｅはポテンシャル障壁の高さを以下の式で表される。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の
誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たり
の容量、Ｖ_ｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導
体膜であれば、チャネルの厚さは半導体膜の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Ｉ_ｄは、以下の式となる。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
また、Ｖ_ｄはドレイン電圧である。上式の両辺をＶ_ｇで割り、更に両辺の対数を取ると、
ドレイン電流Ｉ_ｄは以下のようになる。

数５の右辺はＶ_ｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉ_ｄ／Ｖ_ｇ）、
横軸を１／Ｖ_ｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎ
が求められる。すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、欠陥密度を評価できる。
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉ
ｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。

このようにして求めた欠陥密度等をもとに数２及び数３よりμ_０＝１２０ｃｍ^２／Ｖｓが
導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される電界効果移動度は４０ｃｍ
^２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化
物半導体の電界効果移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によっ
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れ
た場所における電界効果移動度μ_１は、以下の式で表される。

ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。Ｂ及びＧは、実際の測定結果より
求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎ
ｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と
数６の第２項が増加するため、電界効果移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効
果移動度μ_２を計算した結果を図１７に示す。なお、計算にはシノプシス社製デバイスシ
ミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバ
ンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子
ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜
を測定して得られたものである。

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電
子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率
は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは０．
１Ｖである。

図１７で示されるように、ゲート電圧１Ｖ強で電界効果移動度１００ｃｍ^２／Ｖｓ以上の
ピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、電界効果移
動度が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで平坦
にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。

このような電界効果移動度を有する酸化物半導体を用いて微細なトランジスタを作製した
場合の特性を計算した結果を図１８乃至図２０に示す。なお、計算に用いたトランジスタ
の断面構造を図２１に示す。図２１に示すトランジスタは酸化物半導体膜にｎ型の不純物
半導体領域１１０３ａ及び不純物半導体領域１１０３ｃを有する。不純物半導体領域１１
０３ａ及び不純物半導体領域１１０３ｃの抵抗率は２×１０^−３Ωｃｍとする。

図２１（Ａ）に示すトランジスタは、下地絶縁膜１１０１及び下地絶縁膜１１０１に埋め
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成
される。トランジスタは不純物半導体領域１１０３ａ、不純物半導体領域１１０３ｃと、
それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート電極１
１０５を有する。ゲート電極１１０５の幅（即ち、チャネル長）を３３ｎｍとする。

ゲート電極１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、ゲ
ート電極１１０５の両側面にはサイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁
膜１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡
を防止するための絶縁物１１０７を有する。サイドウォール絶縁膜の幅は５ｎｍとする。
また、不純物半導体領域１１０３ａ及び不純物半導体領域１１０３ｃに接して、ソース電
極１１０８ａ及びドレイン電極１１０８ｂを有する。なお、このトランジスタにおけるチ
ャネル幅を４０ｎｍとする。

図２１（Ｂ）に示すトランジスタは、下地絶縁膜１１０１及び酸化アルミニウムよりなる
埋め込み絶縁物１１０２の上に形成され、不純物半導体領域１１０３ａ、不純物半導体領
域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート
電極１１０５とゲート絶縁膜１１０４とサイドウォール絶縁膜１１０６ａ及びサイドウォ
ール絶縁膜１１０６ｂと絶縁物１１０７とソース電極１１０８ａ及びドレイン電極１１０
８ｂを有する点で図２１（Ａ）に示すトランジスタと同じである。

図２１（Ａ）に示すトランジスタと図２１（Ｂ）に示すトランジスタの相違点は、サイド
ウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂの下の半導体領域の導電
型である。図２１（Ａ）に示すトランジスタでは、サイドウォール絶縁膜１１０６ａ及び
サイドウォール絶縁膜１１０６ｂの下の半導体領域はｎ型の不純物半導体領域１１０３ａ
及び不純物半導体領域１１０３ｃであるが、図２１（Ｂ）に示すトランジスタでは、真性
の半導体領域１１０３ｂである。すなわち、不純物半導体領域１１０３ａ（不純物半導体
領域１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。こ
の領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかな
ように、オフセット長は、サイドウォール絶縁膜１１０６ａ（サイドウォール絶縁膜１１
０６ｂ）の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１８は、
図２１（Ａ）に示される構造のトランジスタのドレイン電流（Ｉ_ｄ、実線）及び電界効果
移動度（μ、点線）のゲート電圧（Ｖ_ｇ、ゲートとソースの電位差）依存性を示す。ドレ
イン電流Ｉ_ｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移
動度μはドレイン電圧を＋０．１Ｖとして計算したものである。

図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１８（Ｂ）はゲート
絶縁膜の厚さを１０ｎｍとしたものであり、図１８（Ｃ）はゲート絶縁膜の厚さを５ｎｍ
としたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉ_ｄ（
オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイ
ン電流Ｉ_ｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、１０μＡを超
えることが示された。即ち、ＬＳＩで要求されるオン電流の値を満たすことができる。

図１９は、図２１（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎ
ｍとしたもののドレイン電流Ｉ_ｄ（実線）及び電界効果移動度μ（点線）のゲート電圧Ｖ
_ｇ依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μは
ドレイン電圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁膜の厚
さを１５ｎｍとしたものであり、図１９（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとしたも
のであり、図１９（Ｃ）はゲート絶縁膜の厚さを５ｎｍとしたものである。

また、図２０は、図２１（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆ
を１５ｎｍとしたもののドレイン電流Ｉ_ｄ（実線）及び電界効果移動度μ（点線）のゲー
ト電圧依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度
μはドレイン電圧を＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁膜
の厚さを１５ｎｍとしたものであり、図２０（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとし
たものであり、図２０（Ｃ）はゲート絶縁膜の厚さを５ｎｍとしたものである。

いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度
μのピーク値やオン電流には目立った変化が無い。

なお、電界効果移動度μのピークは、図１８では８０ｃｍ^２／Ｖｓ程度であるが、図１９
では６０ｃｍ^２／Ｖｓ程度、図２０では４０ｃｍ^２／Ｖｓと、オフセット長Ｌｏｆｆが増
加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット
長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかで
ある。また、いずれもゲート電圧１Ｖ前後で、１０μＡを超えることが示された。即ち、
ＬＳＩで要求されるオン電流の値を満たすことができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態６）
本実施の形態では、酸化物半導体膜として、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導
体膜を用いてチャネル領域が形成されるトランジスタの電気特性及び信頼性について説明
する。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で５ａｔｏｍｉｃ％以上含まれる元素をいう。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜時または成膜後に基板を意図的に
加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、
トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能と
なる。

例えば、図２２（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μ
ｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を
用いたトランジスタの特性である。なお、Ｖ_ｄは１０Ｖとした。

図２２（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は１８．８ｃｍ^２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓ
ｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが
可能となる。図２２（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする
酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２
ｃｍ^２／Ｖｓｅｃが得られている。

電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処
理をすることによって、さらに高めることができる。図２２（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎ
を主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖ
ｓｅｃが得られている。

基板を意図的に加熱することでスパッタリング成膜中の水が酸化物半導体膜中に取り込ま
れるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化
物半導体膜から水素や水酸基若しくは水を放出させ除去することができ、上記のように電
界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・
脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも
推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図る
ことができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃ
ｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸
化物半導体に含まれる水素や水酸基若しくは水を放出させ、その熱処理と同時にまたはそ
の後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結
晶化の処理により結晶性のよい非単結晶酸化物半導体を得ることができる。

基板を意図的に加熱して成膜すること及び／または成膜後に熱処理することの効果は、電
界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与し
ている。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物
半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトして
しまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた
場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラ
ンジスタがノーマリ・オフとなる方向に動き、このような傾向は図２２（Ａ）と図２２（
Ｂ）の対比からも確認することができる。

なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが
可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ
＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。

意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、
より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。

また、意図的に基板を加熱した成膜及び／または成膜後に熱処理をすることで、ゲートバ
イアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０
℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０
Ｖ未満を得ることができる。

実際に、酸化物半導体膜成膜後に熱処理を行っていない試料１と、６５０℃の熱処理を行
った試料２のトランジスタに対してＢＴストレス試験を行った。

まず基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ特性の
測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に
、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される
電界強度が２ＭＶ／ｃｍとなるようにＶ_ｇｓに２０Ｖを印加し、そのまま１時間保持した
。次に、Ｖ_ｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄｓを１０Ｖとし、トラン
ジスタのＶ_ｇｓ−Ｉ_ｄｓ測定を行った。これをプラスＢＴストレス試験と呼ぶ。

同様に、まず基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄ
ｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。次に
、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶ_ｇｓに−２０Ｖを
印加し、そのまま１時間保持した。次に、Ｖ_ｇｓを０Ｖとした。次に、基板温度２５℃と
し、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ測定を行った。これをマイナス
ＢＴストレス試験と呼ぶ。

試料１のプラスＢＴストレス試験の結果を図２３（Ａ）に、マイナスＢＴストレス試験の
結果を図２３（Ｂ）に示す。また、試料２のプラスＢＴストレス試験の結果を図２４（Ａ
）に、マイナスＢＴストレス試験の結果を図２４（Ｂ）に示す。

試料１のプラスＢＴストレス試験及びマイナスＢＴストレス試験によるしきい値電圧の変
動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、試料２のプラスＢＴストレ
ス試験及びマイナスＢＴストレス試験によるしきい値電圧の変動は、それぞれ０．７９Ｖ
及び０．７６Ｖであった。試料１及び試料２のいずれも、ＢＴストレス試験前後における
しきい値電圧の変動が小さく、信頼性が高いことがわかる。

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用してもよい。

酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成
されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、
定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素
は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０
^２０／ｃｍ^３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませるこ
とができる。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで
、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線
回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ
ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で
測定した。

ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂ
の作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した
。

Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（
ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩ
ｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした
。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し熱処理を６５０℃の温度で行った。熱処
理は、はじめに窒素雰囲気で１時間の熱処理を行い、温度を下げずに酸素雰囲気でさらに
１時間の熱処理を行っている。このようにして作製した試料を試料Ｂとした。

図２５に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが
観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに
結晶由来のピークが観測された。

このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱する
こと及び／または成膜後に熱処理することによりトランジスタの特性を向上させることが
できる。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素、水基を膜中に
含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導
体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによっ
てトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されるこ
とによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単
位は、チャネル幅１μｍあたりの電流値を示す。

図２６に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示
す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／
Ｔ）を横軸としている。

具体的には、図２６に示すように、基板温度Ｔが１２５℃の場合には１ａＡ／μｍ（１×
１０^−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０^−１９Ａ／μ
ｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にす
ることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０^−１９Ａ／
μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温
において０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。これら
のオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いもので
あることは明らかである。

もっとも、酸化物半導体膜の成膜時に水素、水等が膜中に混入しないように、成膜室外部
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水が膜中に含まれないように露点−７０℃以下
であるガスを用いることが好ましい。また、ターゲットそのものに水素、水などの不純物
が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ
、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水を除去することがで
きるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水の放出温度が高いため
、好ましくは最初から水の含まれない膜を形成しておくことが好ましい。

また、酸化物半導体膜成膜後に６５０℃の熱処理を行った試料Ｂのトランジスタにおいて
、基板温度と電気的特性の関係について評価した。

測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が０μｍ、ｄＷが０μｍである。なお、Ｖ_ｄｓは１０Ｖとした。なお、基板温度は−４０
℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタ
において、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対
する一対の電極のはみ出し幅をｄＷと呼ぶ。

図２７に、Ｉ_ｄｓ（実線）及び電界効果移動度（点線）のＶ_ｇｓ依存性を示す。また、図
２８（Ａ）に基板温度としきい値電圧の関係を、図２８（Ｂ）に基板温度と電界効果移動
度の関係を示す。

図２８（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。

また、図２８（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。

上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするト
ランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃ
ｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ^２
／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、
Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖの
とき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる
温度範囲においても、十分な電気的特性を確保することができる。このような特性であれ
ば、シリコン半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを
混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現すること
ができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例に
ついて、図２９などを用いて説明する。

図２９は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上
面図及び断面図である。図２９（Ａ）にトランジスタの上面図を示す。また、図２９（Ｂ
）は図２９（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。

図２９（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁
膜５０２と、下地絶縁膜５０２の周辺に設けられた保護絶縁膜５０４と、下地絶縁膜５０
２及び保護絶縁膜５０４上に設けられた高抵抗領域５０６ａ及び低抵抗領域５０６ｂを有
する酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５０８
と、ゲート絶縁膜５０８を介して酸化物半導体膜５０６と重畳して設けられたゲート電極
５１０と、ゲート電極５１０の側面と接して設けられたサイドウォール絶縁膜５１２と、
少なくとも低抵抗領域５０６ｂと接して設けられた一対の電極５１４と、少なくとも酸化
物半導体膜５０６、ゲート電極５１０及び一対の電極５１４を覆って設けられた層間絶縁
膜５１６と、層間絶縁膜５１６に設けられた開口部を介して少なくとも一対の電極５１４
の一方と接続して設けられた配線５１８と、を有する。

なお、図示しないが、層間絶縁膜５１６及び配線５１８を覆って設けられた保護膜を有し
ていても構わない。該保護膜を設けることで、層間絶縁膜５１６の表面伝導に起因して生
じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することがで
きる。

以上、本実施の形態に示すトランジスタは、他の実施の形態に示す構成、方法などと適宜
組み合わせて用いることができる。

本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトラン
ジスタの他の一例について示す。

図３０は、本実施例で作製したトランジスタの構造を示す上面図及び断面図である。図３
０（Ａ）はトランジスタの上面図である。また、図３０（Ｂ）は図３０（Ａ）の一点鎖線
Ｂ１−Ｂ２に対応する断面図である。

図３０（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁
膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜
６０６と接する一対の電極６１４と、酸化物半導体膜６０６及び一対の電極６１４上に設
けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重
畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８及びゲート電極６１０を覆っ
て設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の
電極６１４と接続する配線６１８と、層間絶縁膜６１６及び配線６１８を覆って設けられ
た保護膜６２０と、を有する。

基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物
半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングス
テン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それ
ぞれ用いた。

なお、図３０（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極
６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電
極６１４のはみ出しをｄＷと呼ぶ。

以上、本実施の形態に示すトランジスタは、他の実施の形態に示す構成、方法などと適宜
組み合わせて用いることができる。

Claims (4)

1. 酸化物半導体膜にチャネル形成領域を有する第１のトランジスタと、シリコンにチャネル形成領域を有する第２のトランジスタと、を有し、
   コンフィギュレーションデータを保持するコンフィギュレーションメモリを有するプログラマブルロジックデバイスであって、
   前記酸化物半導体膜は、第１の酸化物半導体膜と、第２の酸化物半導体膜と、を有し、
   前記第２のトランジスタのチャネル形成領域の上方に、前記第２のトランジスタのゲートを有し、
   前記第２のトランジスタのゲートの上方に、上面が平坦な絶縁層を有し、
   前記絶縁層の上方に、前記第１の酸化物半導体膜を有し、
   前記第１の酸化物半導体膜の上方に、前記第２の酸化物半導体膜を有し、
   前記第２の酸化物半導体膜の上方に、前記第１のトランジスタのゲートを有し、
   前記第１の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってｃ軸配向した結晶を有し、
   前記第２の酸化物半導体膜は、前記第２の酸化物半導体膜の上面に垂直な方向に沿ってｃ軸配向した結晶を有することを特徴とするプログラマブルロジックデバイス。
2. 酸化物半導体膜にチャネル形成領域を有する第１のトランジスタと、シリコンにチャネル形成領域を有する第２のトランジスタと、を有し、
   コンフィギュレーションデータを保持するコンフィギュレーションメモリを有するプログラマブルロジックデバイスであって、
   前記酸化物半導体膜は、第１の酸化物半導体膜と、第２の酸化物半導体膜と、を有し、
   前記第２のトランジスタのチャネル形成領域の上方に、前記第２のトランジスタのゲートを有し、
   前記第２のトランジスタのゲートの上方に、上面が平坦な絶縁層を有し、
   前記絶縁層の上方に、前記第１の酸化物半導体膜を有し、
   前記第１の酸化物半導体膜の上方に、前記第２の酸化物半導体膜を有し、
   前記第２の酸化物半導体膜の上方に、前記第１のトランジスタのゲートを有し、
   前記第１の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってｃ軸配向した結晶を有し、
   前記第２の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってｃ軸配向した結晶を有することを特徴とするプログラマブルロジックデバイス。
3. 酸化物半導体膜にチャネル形成領域を有する第１のトランジスタと、シリコンにチャネル形成領域を有する第２のトランジスタと、を有し、
   コンフィギュレーションデータを保持するコンフィギュレーションメモリを有するプログラマブルロジックデバイスの作製方法であって、
   前記酸化物半導体膜は、第１の酸化物半導体膜と、第２の酸化物半導体膜と、を有し、
   前記第２のトランジスタのチャネル形成領域の上方に、前記第２のトランジスタのゲートを有し、
   前記第２のトランジスタのゲートの上方に、上面が平坦な絶縁層を有し、
   前記絶縁層の上方に、前記第１の酸化物半導体膜を有し、
   前記第１の酸化物半導体膜の上方に、前記第２の酸化物半導体膜を有し、
   前記第２の酸化物半導体膜の上方に、前記第１のトランジスタのゲートを有し、
   前記第１の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってｃ軸配向した結晶を有し、
   前記第２の酸化物半導体膜は、前記第２の酸化物半導体膜の上面に垂直な方向に沿ってｃ軸配向した結晶を有し、
   前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜は、加熱処理により脱水素化されると共に前記絶縁層から酸素が供給される工程を経て作製されることを特徴とするプログラマブルロジックデバイスの作製方法。
4. 酸化物半導体膜にチャネル形成領域を有する第１のトランジスタと、シリコンにチャネル形成領域を有する第２のトランジスタと、を有し、
   コンフィギュレーションデータを保持するコンフィギュレーションメモリを有するプログラマブルロジックデバイスの作製方法であって、
   前記酸化物半導体膜は、第１の酸化物半導体膜と、第２の酸化物半導体膜と、を有し、
   前記第２のトランジスタのチャネル形成領域の上方に、前記第２のトランジスタのゲートを有し、
   前記第２のトランジスタのゲートの上方に、上面が平坦な絶縁層を有し、
   前記絶縁層の上方に、前記第１の酸化物半導体膜を有し、
   前記第１の酸化物半導体膜の上方に、前記第２の酸化物半導体膜を有し、
   前記第２の酸化物半導体膜の上方に、前記第１のトランジスタのゲートを有し、
   前記第１の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってｃ軸配向した結晶を有し、
   前記第２の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってｃ軸配向した結晶を有し、
   前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜は、加熱処理により脱水素化されると共に前記絶縁層から酸素が供給される工程を経て作製されることを特徴とするプログラマブルロジックデバイスの作製方法。