JP6144098B2

JP6144098B2 - プログラマブルｌｓｉ

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Publication number: JP6144098B2
Application number: JP2013091916A
Authority: JP
Inventors: 黒川　義元; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-04-27
Filing date: 2013-04-25
Publication date: 2017-06-07
Anticipated expiration: 2033-04-25
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Description

本発明は、プログラマブルＬＳＩに関する。また、当該プログラマブルＬＳＩを有する半導体装置に関する。なお、本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指すこととする。例えば、電気光学装置、半導体回路および電子機器は、半導体装置である。

回路の再構成を行うことが可能なプログラマブルＬＳＩは、従来のＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）やゲートアレイなどに比べて、開発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有しており、半導体装置への利用が進んでいる。

具体的に述べると、プログラマブルＬＳＩでは、回路構成を設定するためのデータ（コンフィギュレーションデータ）を保持するメモリ（コンフィギュレーションメモリ）が設けられている。そして、当該メモリに保持されているデータに基づいて回路の構成が決定される。そのため、コンフィギュレーションメモリに保持されるコンフィギュレーションデータを書き換えることで、回路の再構成を行うことが可能となる。このような回路の再構成を行う方法は、２つに大別される。

１つめの方法は、プログラマブルＬＳＩの動作が停止している状態において回路を再構成する方法（静的再構成）である。例えば、当該状態において、外部から入力されるコンフィギュレーションデータによってコンフィギュレーションメモリのデータを書き換えることで回路の再構成を行うことが可能である。

ただし、静的再構成では、必然的にプログラマブルＬＳＩの動作遅延が生じることになる。なお、外部から入力されるコンフィギュレーションデータによってコンフィギュレーションメモリのデータを書き換える場合、プログラマブルＬＳＩの動作を継続させることは困難である。これは、プログラマブルＬＳＩに対して外部からデータを供給するバスの幅を十分に広くすることが設計上困難（コンフィギュレーションメモリのデータの書き換えに必要な時間を十分に短くすることが困難）であることに起因する。

２つめの方法は、プログラマブルＬＳＩの動作が継続する（動作が停止する期間が極めて短い）状態において回路を再構成する方法（動的再構成）である。例えば、特許文献１で開示されるプログラマブルＬＳＩでは、プログラマブルＬＳＩ内部にコンフィギュレーションメモリとは別にＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を設けることで動的再構成を可能にしている。具体的には、当該ＤＲＡＭに予め格納されている複数のコンフィギュレーションデータの一をコンフィギュレーションメモリに保持されているデータと置換する（コンフィギュレーションデータを書き換える）ことで回路の再構成を行っている。

特許文献１で開示されるプログラマブルＬＳＩでは、プログラマブルＬＳＩの動作遅延の抑制を図ることが可能である。ただし、当該プログラマブルＬＳＩでは、必然的に消費電力の増加が伴う。これは、予め複数のコンフィギュレーションデータをＤＲＡＭに格納する必要があること、及び、それらを保持するために定期的にリフレッシュを行う必要があることに起因する。また、ＤＲＡＭに格納されているコンフィギュレーションデータ以外のコンフィギュレーションデータが必要となった場合には、静的再構成を行わざるを得ないことになる。なお、仮に、ＤＲＡＭの容量を増加させることで必要とされる可能性があるコンフィギュレーションデータの全てをＤＲＡＭに格納する場合には、消費電力の更なる増加及び回路面積の拡大という問題が生じることになる。

特開平１０−２８５０１４号公報

上述した点に鑑み、本発明の一態様は、プログラマブルＬＳＩにおける動作遅延の抑制及び消費電力の低減の両立を図ることを目的の一とする。

本発明の一態様では、コンパイラが、プログラマブルＬＳＩにおいて必要とされるコンフィギュレーションデータと、そのデータがプログラマブルＬＳＩで使用されるタイミング（コンフィギュレーションメモリにおいて保持されることになるタイミング）及びそのデータを使用する前にプログラマブルＬＳＩ内に格納するタイミングを示すタイムスケジュールとをソースコードから生成する。そして、当該タイムスケジュールに基づいて、外部からプログラマブルＬＳＩへの新たなコンフィギュレーションデータの供給（新たなコンフィギュレーションデータの格納）と、プログラマブルＬＳＩ内でのコンフィギュレーションメモリのデータの書き換え（回路の再構成）とを独立且つ併行して行うことを要旨とする。

例えば、本発明の一態様は、コンパイラによってソースコードから生成される複数のコンフィギュレーションデータのそれぞれに基づいて、機能の変更が可能な論理回路部を構成するプログラマブルＬＳＩであって、コンパイラがソースコードから生成するタイムスケジュールに基づいて、コンフィギュレーションデータの格納と、論理回路部の再構成とを独立且つ併行して行うことを特徴とするプログラマブルＬＳＩである。

本発明の一態様のプログラマブルＬＳＩにおいては、ソースコードから生成されるタイムスケジュールに基づいて、コンフィギュレーションデータの格納と、論理回路部の再構成とを独立且つ併行に行う。これにより、論理回路部の再構成の際に必要となるコンフィギュレーションデータを予めプログラマブルＬＳＩ内に格納しておくことで瞬時にコンフィギュレーションメモリのデータの書き換えを行うことが可能である。よって、当該プログラマブルＬＳＩの動作遅延を抑制することが可能である。

また、本発明の一態様のプログラマブルＬＳＩにおいては、必要なコンフィギュレーションデータは随時外部から供給される。すなわち、多数のコンフィギュレーションデータを常時プログラマブルＬＳＩ内において格納する必要はない。よって、当該プログラマブルＬＳＩにおける消費電力の増加及び回路面積の拡大を抑制することが可能である。

すなわち、本発明の一態様のプログラマブルＬＳＩにおいては、動作遅延の抑制及び消費電力の低減の両立を図ることが可能である。

（Ａ）プログラマブルＬＳＩの構成例を示す図、（Ｂ）タイミングチャートの一例を示す図、（Ｃ）〜（Ｆ）プログラマブルＬＳＩの状態の一例を示す図。（Ａ）バンク群の構成例を示す図、（Ｂ）〜（Ｅ）メモリセルの構成例を示す図。（Ａ）〜（Ｃ）メモリセルの構造例を示す断面図。（Ａ）〜（Ｃ）メモリセルの構造例を示す断面図。（Ａ）〜（Ｃ）メモリセルの構造例を示す断面図。メモリセルの構造例を示す断面図。携帯用の電子機器のブロック図。電子書籍のブロック図。論理回路部の構成例を説明する回路図。

以下では、本発明の一態様について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態を様々に変更し得る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。

＜プログラマブルＬＳＩの構成例＞
図１（Ａ）は、本発明の一態様に係るプログラマブルＬＳＩ１の構成例を示す図である。プログラマブルＬＳＩ１は、コンフィギュレーションデータ（ＣＤ＿ｘ）を保持することが可能なコンフィギュレーションメモリ１１と、コンフィギュレーションメモリ１１に保持されるコンフィギュレーションデータ（ＣＤ＿ｘ）に基づいて回路構成（ＬＣ（ＣＤ＿ｘ））が決定される論理回路部１２とを有する。さらに、プログラマブルＬＳＩ１は、それぞれにおいてコンフィギュレーションデータ（ＣＤ）を格納することが可能な複数のバンク（Ｂａｎｋ＿１〜Ｂａｎｋ＿ｎ）（バンク群１０ともいう）を有する。

加えて、プログラマブルＬＳＩ１には、コンパイラ２によってソースコード（ＳＣ）から生成されるコンフィギュレーションデータ（ＣＤ）及びタイムスケジュール（ＴＳ）が供給されている。なお、タイムスケジュール（ＴＳ）は、プログラマブルＬＳＩ１において、バンク群１０に対して行われるコンフィギュレーションデータ（ＣＤ）の格納のタイミングと、コンフィギュレーションメモリ１１に保持されている既存のコンフィギュレーションデータ（ＣＤ）をバンク群１０に格納されている複数のコンフィギュレーションデータ（ＣＤ）のいずれか一へと書き換える（論理回路部１２の再構成を行う）タイミングとを示すものである。換言すると、タイムスケジュール（ＴＳ）は、論理回路部１２の経時的な再構成の予定、及び当該再構成を実現するために必要なコンフィギュレーションデータ（ＣＤ）をバンク群１０に格納する予定を示すものである。

以下、図１（Ｂ）〜（Ｆ）を参照して、プログラマブルＬＳＩ１の動作例について説明する。なお、図１（Ｂ）は、プログラマブルＬＳＩ１に供給されるタイムスケジュール（ＴＳ）の一例を示す図であり、図１（Ｃ）〜（Ｆ）は、各タイミング（Ｔ１〜Ｔ４）におけるプログラマブルＬＳＩ１の状態を示す図である。

タイミングＴ０において、プログラマブルＬＳＩ１には、図１（Ｂ）に示すタイミングＴ０以降のタイムスケジュール（ＴＳ）が供給される。また、タイミングＴ０において、複数のバンク（Ｂａｎｋ＿１〜Ｂａｎｋ＿ｎ）にはコンフィギュレーションデータ（ＣＤ＿１〜ＣＤ＿ｎ）が格納されていることとする。なお、複数のバンク（Ｂａｎｋ＿１〜Ｂａｎｋ＿ｎ）の少なくとも一にコンフィギュレーションデータが格納されていない状態であっても以下の動作を行うことが可能である。すなわち、本明細書で開示されるプログラマブルＬＳＩにおいて、複数のバンク（Ｂａｎｋ＿１〜Ｂａｎｋ＿ｎ）の全てに常に何らかのコンフィギュレーションデータが格納されていなければならない訳ではない。

タイミングＴ１において、タイムスケジュール（ＴＳ）に基づき、コンフィギュレーションメモリ１１のデータがコンフィギュレーションデータ（ＣＤ＿１）からコンフィギュレーションデータ（ＣＤ＿２）へと書き換えられる。また、これに付随して、論理回路部１２が回路構成（ＬＣ（ＣＤ＿１））から回路構成（ＬＣ（ＣＤ＿２））に再構成される（図１（Ｃ）参照）。

そして、コンフィギュレーションメモリ１１は、タイミングＴ２までコンフィギュレーションデータ（ＣＤ＿２）を保持する。すなわち、論理回路部１２は、タイミングＴ２まで回路構成（ＬＣ（ＣＤ＿２））を維持する。また、タイムスケジュール（ＴＳ）に基づき、タイミングＴ１からタイミングＴ２までの期間において、バンク（Ｂａｎｋ＿１）におけるコンフィギュレーションデータ（ＣＤ＿ｎ＋１）の格納が開始される。

タイミングＴ２において、タイムスケジュール（ＴＳ）に基づき、コンフィギュレーションメモリ１１のデータがコンフィギュレーションデータ（ＣＤ＿２）からコンフィギュレーションデータ（ＣＤ＿３）へと書き換えられる。また、これに付随して、論理回路部１２が回路構成（ＬＣ（ＣＤ＿２））から回路構成（ＬＣ（ＣＤ＿３））に再構成される。また、タイミングＴ２においては、バンク（Ｂａｎｋ＿１）におけるコンフィギュレーションデータ（ＣＤ＿ｎ＋１）の格納が継続して行われている（図１（Ｄ）参照）。

タイミングＴ３において、バンク（Ｂａｎｋ＿１）におけるコンフィギュレーションデータ（ＣＤ＿ｎ＋１）の格納が完了する。なお、タイミングＴ３においては、コンフィギュレーションメモリ１１がコンフィギュレーションデータ（ＣＤ＿４）を保持する。すなわち、論理回路部１２は、回路構成（ＬＣ（ＣＤ＿４））を維持している（図１（Ｅ）参照）。

そして、タイムスケジュール（ＴＳ）に基づき、タイミングＴ３からタイミングＴ４までの期間において、バンク（Ｂａｎｋ＿２）におけるコンフィギュレーションデータ（ＣＤ＿ｎ＋２）の格納が開始される。

タイミングＴ４において、タイムスケジュール（ＴＳ）に基づき、コンフィギュレーションメモリ１１のデータがコンフィギュレーションデータ（ＣＤ＿４）からコンフィギュレーションデータ（ＣＤ＿ｎ＋１）へと書き換えられる。また、これに付随して、論理回路部１２が回路構成（ＬＣ（ＣＤ＿４））から回路構成（ＬＣ（ＣＤ＿ｎ＋１））に再構成される。また、タイミングＴ４においては、バンク（Ｂａｎｋ＿２）におけるコンフィギュレーションデータ（ＣＤ＿ｎ＋２）の格納が継続して行われている（図１（Ｆ）参照）。

以上が図１（Ａ）に示すプログラマブルＬＳＩの動作の一例である。

上述したプログラマブルＬＳＩ１においては、タイムスケジュール（ＴＳ）に基づいて、外部からプログラマブルＬＳＩ１への新たなコンフィギュレーションデータ（ＣＤ）の供給（新たなコンフィギュレーションデータ（ＣＤ）の格納）と、プログラマブルＬＳＩ１内でのコンフィギュレーションメモリのデータの書き換え（回路の再構成）とを独立且つ併行して行うことが可能である。

これにより、必要なコンフィギュレーションデータ（ＣＤ）を随時外部からバンク群１０に対して供給することが可能になるとともに、瞬時にコンフィギュレーションメモリのデータを書き換えることが可能となる。よって、上述したプログラマブルＬＳＩ１においては、動作遅延の抑制及び消費電力の低減の両立を図ることが可能である。

＜バンク群１０の構成例＞
図２（Ａ）は、図１（Ａ）に示すバンク群１０の構成例を示す図である。図２（Ａ）に示すバンク群１０は、マトリクス状に配設されている複数のメモリセル１００と、それぞれが特定の一列に配設されているメモリセル１００の全てに電気的に接続されている複数の入力ビット線１１０と、それぞれが特定の一列に配設されているメモリセル１００の全てに電気的に接続されている複数の出力ビット線１２０と、それぞれが特定の一行に配設されているメモリセル１００の全てに電気的に接続されている複数の入力ワード線１３０と、それぞれが特定の一行に配設されているメモリセル１００の全てに電気的に接続されている複数の出力ワード線１４０と、を有する。

なお、複数のバンク（Ｂａｎｋ＿１〜Ｂａｎｋ＿ｎ）のそれぞれは、特定の一行に配設されている複数のメモリセル１００によって構成されている。すなわち、入力ビット線１１０及び出力ビット線１２０はそれぞれ、複数のバンク（Ｂａｎｋ＿１〜Ｂａｎｋ＿ｎ）が有する複数のメモリセル１００のいずれか一に電気的に接続されている。また、入力ワード線１３０及び出力ワード線１４０はそれぞれ、複数のバンク（Ｂａｎｋ＿１〜Ｂａｎｋ＿ｎ）のいずれか一が有するメモリセル１００の全てに電気的に接続されている。

また、図２（Ａ）に示すバンク群１０においては、複数の入力ビット線１１０の全てによって入力バスが構成され、複数の出力ビット線１２０の全てによって出力バスが構成されている。

また、図２（Ａ）に示すバンク群１０においては、複数の入力ワード線１３０のいずれか一に選択信号が供給される場合に当該入力ワード線１３０に電気的に接続されている複数のメモリセル１００を有するバンクに対する新たなコンフィギュレーションデータの格納が行われ、当該入力ワード線１３０に非選択信号が供給される場合に当該バンクにおいて格納されているコンフィギュレーションデータが維持される。

また、図２（Ａ）に示すバンク群１０においては、複数の出力ワード線１４０のいずれか一に選択信号が供給される場合に当該出力ワード線１４０に電気的に接続されている複数のメモリセル１００を有するバンクに格納されているコンフィギュレーションデータを既存のコンフィギュレーションメモリのデータと置換し、当該出力ワード線１４０に非選択信号が供給される場合に当該バンクにおいて格納されているコンフィギュレーションデータを既存のコンフィギュレーションメモリのデータと置換しない。

よって、図２（Ａ）に示すようにバンク群１０においては、複数のバンク（Ｂａｎｋ＿１〜Ｂａｎｋ＿ｎ）のいずれか一におけるコンフィギュレーションデータ（ＣＤ）の格納と、それ以外の複数のバンク（（ｎ−１）個のバンク）のいずれか一に格納されているコンフィギュレーションデータによるコンフィギュレーションメモリのデータの書き換えとを独立且つ併行して行うことが可能となる。

＜メモリセル１００の構成例＞
図２（Ｂ）〜（Ｅ）は、図２（Ａ）に示すメモリセル１００の構成例を示す回路図である。

図２（Ｂ）に示すメモリセル１００は、ゲートが入力ワード線１３０に電気的に接続され、ソース及びドレインの一方が入力ビット線１１０に電気的に接続されているトランジスタ１０１と、ゲートがトランジスタ１０１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が基準電位線１５０に電気的に接続されているトランジスタ１０２と、ゲートが出力ワード線１４０に電気的に接続され、ソース及びドレインの一方がトランジスタ１０２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が出力ビット線１２０に電気的に接続されているトランジスタ１０３と、を有する。

なお、入力ワード線１３０には、選択信号としてトランジスタ１０１をオン状態とする電位が供給され、且つ非選択信号としてトランジスタ１０１をオフ状態とする電位が供給される。また、出力ワード線１４０には、選択信号としてトランジスタ１０３をオン状態とする電位が供給され、且つ非選択信号としてトランジスタ１０３をオフ状態とする電位が供給される。また、基準電位線１５０には、特定の固定電位が供給されている。

図２（Ｂ）に示すメモリセル１００においては、トランジスタ１０１のソース及びドレインの他方、及びトランジスタ１０２のゲートが電気的に接続するノードにおいて１ビットのデータを格納することが可能である。そして、格納されたデータをトランジスタ１０２の状態（オン状態又はオフ状態）を判別することによって検出することが可能である。例えば、当該データの検出方法としては、トランジスタ１０２及び出力ビット線１２０を含む分圧回路を構成した状態で当該出力ビット線１２０の電位を検出する方法、又は予め出力ビット線１２０に所望の電位を与えておき、当該出力ビット線１２０の電位が変化するか否かを検出する方法などが挙げられる。

なお、ここでは、メモリセル１００が１ビット（２値）のデータを格納することが可能であるものとして説明したが、当該メモリセルとして多ビット（多値）のデータを格納することが可能なメモリセルを適用することも可能である。

また、図２（Ｃ）に示すように、図２（Ｂ）に示すメモリセル１００に一方の電極がトランジスタ１０１のソース及びドレインの他方に電気的に接続され、他方の電極が接地されているキャパシタ１０４が付加された構成とすることも可能である。これにより、当該メモリセル１００におけるデータ保持特性の向上を図ることが可能となる。

また、図２（Ｄ）に示すように、図２（Ｂ）に示すメモリセル１００が有するトランジスタ１０２のゲートの接続先と、トランジスタ１０３のゲートの接続先とが置換された構成とすることも可能である。なお、この場合、出力ワード線１４０には、当該メモリセル１００を含むバンクに格納されているコンフィギュレーションデータによってコンフィギュレーションメモリのデータを書き換える際にトランジスタ１０２をオン状態とする電位が供給され、且つそれ以外の期間においてトランジスタ１０２をオフ状態とする電位が供給されることになる。

また、図２（Ｅ）に示すように、図２（Ｄ）に示すメモリセル１００にキャパシタ１０４が付加された構成とすることも可能である。

また、トランジスタ１０１としては、チャネルが酸化物半導体層に形成されるトランジスタを適用することが好ましい。チャネルが酸化物半導体層に形成されるトランジスタは、オフ電流値が極めて小さい。そのため、トランジスタ１０１としてチャネルが酸化物半導体層に形成されるトランジスタを適用することで、メモリセル１００におけるデータ保持特性の向上を図ることが可能である。さらには、メモリセル１００において格納されるデータの多ビット（多値）化を容易に図ることが可能となる。

また、トランジスタ１０１に加えてトランジスタ１０２及びトランジスタ１０３もチャネルが酸化物半導体層に形成されるトランジスタである場合、トランジスタ１０１〜１０３を同一工程で作製することが可能となる。また、トランジスタ１０２及びトランジスタ１０３が、チャネルが酸化物半導体層に形成されるトランジスタよりも移動度が高いトランジスタ（例えば、チャネルが結晶質シリコン層又は化合物半導体層に形成されるトランジスタ）である場合、コンフィギュレーションメモリのデータの書き換え速度の向上を図ることが可能である。

＜メモリセル１００の構造例＞
上述したメモリセル１００の構造例について説明する。具体的には、図２（Ｃ）に示すトランジスタ１０１及びトランジスタ１０２並びにキャパシタ１０４の構造例及びその作製方法例について説明する。なお、以下では、トランジスタ１０１としてチャネルが酸化物半導体層に形成されるトランジスタを適用し、トランジスタ１０２としてチャネルが単結晶シリコン層に形成されるトランジスタを適用する場合について説明する。なお、図２（Ｃ）に示すトランジスタ１０３は、トランジスタ１０２と同様に作製することができる。

まず、図３（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。

基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。

また、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１０２の作製方法について説明する。なお、具体的な単結晶の半導体膜の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ^２以上５００Ｎ／ｃｍ^２以下、好ましくは１１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜を形成することができる。

半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体膜７０２に対しても行っても良い。

なお、ここでは、単結晶の半導体膜を用いる例について説明しているが、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。

次に、図３（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成する。ゲート絶縁膜７０３は、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることでゲート絶縁膜７０３を形成することができる。

なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。

また、ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することもできる。高密度プラズマ処理は、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ_２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ_２Ｏ）とシラン（ＳｉＨ_４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。

上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。

ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。

次いで、図３（Ｂ）に示すように、ゲート電極７０７を形成する。

ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜にｎ型の導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。

なお、ここでは、ゲート電極７０７を単層の導電膜で形成しているが、ゲート電極７０７を積層された複数の導電膜で形成しても良い。

２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。

３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。

なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。

また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。

次に、図３（Ｃ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体膜７０２に形成される。

ここでは、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。

次いで、図４（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。

ここでは、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、ここでは、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、ゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。

次いで、図４（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７の表面を露出させる。なお、後に形成されるトランジスタ１０１の特性を向上させるために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。

以上の工程により、トランジスタ１０２を形成することができる。

次いで、トランジスタ１０１の作製方法について説明する。まず、図４（Ｃ）に示すように、絶縁膜７１３上に酸化物半導体層７１６を形成する。

酸化物半導体層７１６は、絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成することができる。

なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタリングとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

酸化物半導体層としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。例えば、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成は問わない。

また、酸化物半導体層は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

また、酸化物半導体としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

ここでは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含むターゲットを用いたスパッタリング法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

ここでは、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。

なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法や、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。ここでは、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。

酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、次工程の導電膜を形成する前に逆スパッタリングを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。

なお、スパッタリング等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。

酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

ここでは、加熱処理装置の一つである電気炉を用いる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０^１８／ｃｍ^３以下、より好ましくは１×１０^１７／ｃｍ^３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

以上の工程により、酸化物半導体層７１６中の水素の濃度を低減することができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。

なお、酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではない。ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。

次いで、図５（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、酸化物半導体層７１６と接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する。

具体的には、導電膜７１９及び導電膜７２０は、スパッタリング法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。

導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。

また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。

また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。

導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。

なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。

ここでは、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ_２）、塩化硼素（ＢＣｌ_３）などを含むガスを用いて、導電膜をドライエッチングしても良い。

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。

例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電膜７１９及び導電膜７２０を形成するためのエッチング加工とを一括で行うようにしても良い。

ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。

次いで、Ｎ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

なお、プラズマ処理を行った後、図５（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。

ゲート絶縁膜７２１は、プラズマＣＶＤ法、スパッタリング法、又は有機金属気相成長法（ＭＯＣＶＤ法）などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ガリウム、トリメチルガリウム、トリエチルガリウム等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７２１を形成することができる。

なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。

ここでは、スパッタリング法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタリング法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、ここでは１００℃とする。

なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。ここでは、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。

また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。

また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。

ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。ここでは、タングステンターゲットを用いたスパッタリング法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

以上の工程により、トランジスタ１０１が形成される。

なお、トランジスタ１０１として、チャネルが酸化物半導体層に形成されるトランジスタに限定されず、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むトランジスタを用いることもできる。このような半導体材料としては、酸化物半導体の他に、例えば、炭化シリコン、窒化ガリウムなどが挙げられる。このような半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。

なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、キャパシタ１０４に相当する。

また、トランジスタ１０１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。

なお、酸化物半導体層７１６に接する絶縁膜（ゲート絶縁膜７２１が該当する）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。

第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。

また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。

例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。

また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。

また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。

酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。

なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。

また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。

また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成より酸素が多い領域を有する絶縁膜の積層としても良い。

次に、図５（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、ここでは、絶縁膜７２４を単層構造としているが、２層以上の積層構造としても良い。

次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。

配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。

より具体的には、例えば、絶縁膜７２４の開口７２５を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５を埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、図２（Ｃ）に示すメモリセル１００を作製することができる。

なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図５（Ｂ）に示すように、上記作製方法によって得られるトランジスタ１０１は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、トランジスタ１０１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。

図６に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、トランジスタ１０１の断面図を示す。図６に示すトランジスタ１０１は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。

＜論理回路部１２の構成例＞
論理回路部１２は、複数のロジックエレメントと、ロジックエレメント間の配線とで構成される。各ロジックエレメントの機能を変更することで、論理回路部１２の機能を変更することができる。また、ロジックエレメント間の配線の電気的な接続関係を変更することで、論理回路部１２の機能を変更することができる。

ロジックエレメントは、例えば、ルックアップテーブル（ＬＵＴ）やマルチプレクサなどで構成されている。このルックアップテーブルのデータを記憶する記憶素子に、特定のコンフィギュレーションデータを設定することでロジックエレメントの機能を特定することができる。また、このマルチプレクサの入力信号の選択情報を記憶する記憶素子に、特定のコンフィギュレーションデータを設定することでロジックエレメントの機能を特定することができる。

ロジックエレメント間の配線は、例えば、複数の入力端子及び複数の出力端子を有する接続スイッチ（複数のロジックエレメントと、複数のロジックエレメントとの間に設けられ、前者複数のロジックエレメントからの出力信号のそれぞれが、後者複数のロジックエレメントのいずれに入力されるかを選択する接続スイッチ）などで構成されている。ロジックエレメント間の配線の電気的な接続関係は、当該接続スイッチの導通・非導通のデータを記憶する記憶素子に、特定のコンフィギュレーションデータを設定することで特定することができる。

当該接続スイッチは、図２（Ｂ）〜（Ｅ）に示す回路を用いて構成することが可能である。例えば、当該接続スイッチとして、図９に示すスイッチ６００を適用することが可能である。

＜スイッチ６００の構成例＞
スイッチ６００は、論理回路部１２におけるロジックエレメント６１２とロジックエレメント６１８との接続を制御する。そして、図９に示すロジックエレメント６１２、ロジックエレメント６１８はそれぞれ、ルックアップテーブル６１３、６１９、フリップフロップ６１４、６２０、ＡＮＤ回路６１５、６２１により構成されている。

スイッチ６００は、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタの組を３組有する回路により構成される。第１のトランジスタにはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。第１のトランジスタとして酸化物半導体をチャネル形成領域に用いる。一方、第２のトランジスタ及び第３のトランジスタは、例えばシリコンなどの半導体材料をチャネル形成領域に用いた第１のトランジスタよりも高速にスイッチングが可能なトランジスタを用いるとよい。ここでは、第２のトランジスタ及び第３のトランジスタにはｎ型のトランジスタを用いることとする。

図９に示すように、スイッチ６００は具体的には、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃと、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃと、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃとを有する。第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのゲートは、それぞれ配線６０６ａ、６０６ｂ、６０６ｃと電気的に接続している。配線６０６ａ、６０６ｂ、６０６ｃには書き込み信号が入力される。また、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのソースは共通の配線６０７と電気的に接続されている。配線６０７には書き込みデータ信号が入力される。また、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのドレインはそれぞれ第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのゲートと電気的に接続されている。さらに、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのドレインは、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃのソースとそれぞれ電気的に接続している。よって、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃと第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃは、それぞれ電気的に直列接続している。また、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃのドレインは、互いに接続されている。また、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのソースは配線６１０を介して、ロジックエレメント６１２の出力端子に電気的に接続され、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃのドレインは配線６１１を介して、ロジックエレメント６１８の入力端子に電気的に接続されている。ここで、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのドレインと、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのゲートとの電気的な接続部位をそれぞれノード６０３ａ、６０３ｂ、６０３ｃとする。該ノード６０３ａ、６０３ｂ、６０３ｃにコンフィギュレーションデータを記憶させることができる。

このようにして、図９に示すスイッチ６００は、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタの３組６３０、６３１、６３２によって構成される。

ロジックエレメント６１２は配線６１０に信号を出力する。そして、当該信号はスイッチ６００を介して配線６１１に供給され、ロジックエレメント６１８の入力信号となる。

配線６０６ａ、６０６ｂ、６０６ｃのいずれか一の電位を「Ｈ（Ｈｉｇｈ）」とし、配線６０７に「Ｈ」又は「Ｌ（Ｌｏｗ）」に対応する電位を供給すると、選択されたノード６０３ａ、６０３ｂ、６０３ｃに、配線６０７の電位に対応した電荷量を蓄積することができる。なお、このとき配線６１０、配線６１１の少なくとも一方は、「Ｌ」とすることが好ましい。

ここで第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃにオフ電流が極めて低いトランジスタを用いることで、配線６０６ａ、６０６ｂ、６０６ｃを「Ｌ」としている間はノード６０３ａ、６０３ｂ、６０３ｃに蓄積された電荷量を一定に保つことができる。すなわち、入力されたデータを記憶させることができる。また、配線６０６ａ、６０６ｂ、６０６ｃを「Ｌ」とし、配線６０５ａ、６０５ｂ、６０５ｃのいずれか一を「Ｈ」として対応する第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃのいずれか一を導通状態とすることで、選択されたノード６０３ａ、６０３ｂ、６０３ｃのいずれか一に蓄積された電荷量に応じた第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃの導通状態がスイッチ６００の導通状態を決定する。すなわち、配線６０５ａ、６０５ｂ、６０５ｃのいずれか一を選択することで、ノード６０３ａ、６０３ｂ、６０３ｃに蓄積された電荷量に応じてスイッチ６００の導通状態を瞬時に切り換えることができる。

ここで、ノード６０３ａ、６０３ｂ、６０３ｃに蓄積された電荷量をコンフィグレーションデータとして記憶することができ、配線６０５ａ、６０５ｂ、６０５ｃの切り換えによりコンフィギュレーションデータの切り換えが可能となる。

このような構成とすることで、複数のコンフィギュレーションデータを格納する記憶装置からの読み出しに要する時間を削減することができる。従って、高速なコンフィギュレーションデータの切り替えが可能な論理回路部１２を提供することができる。

本発明の一態様に係るプログラマブルＬＳＩを用いた半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係るプログラマブルＬＳＩを用いた半導体装置として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。

本発明の一態様に係るプログラマブルＬＳＩを用いた半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。

図７は、携帯用の電子機器のブロック図である。図７に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。ＣＰＵ４２７に上述したプログラマブルＬＳＩを採用することによって、動作遅延の抑制及び消費電力の低減の両立を図ることが可能である。

図８は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。上述したプログラマブルＬＳＩをマイクロプロセッサ４５３に採用することで、動作遅延の抑制及び消費電力の低減の両立を図ることが可能である。

１プログラマブルＬＳＩ
２コンパイラ
１０バンク群
１１コンフィギュレーションメモリ
１２論理回路部
１００メモリセル
１０１トランジスタ
１０２トランジスタ
１０３トランジスタ
１０４キャパシタ
１１０入力ビット線
１２０出力ビット線
１３０入力ワード線
１４０出力ワード線
１５０基準電位線
４２１ＲＦ回路
４２２アナログベースバンド回路
４２３デジタルベースバンド回路
４２４バッテリー
４２５電源回路
４２６アプリケーションプロセッサ
４２７ＣＰＵ
４２８ＤＳＰ
４２９インターフェース
４３０フラッシュメモリ
４３１ディスプレイコントローラ
４３２メモリ回路
４３３ディスプレイ
４３４表示部
４３５ソースドライバ
４３６ゲートドライバ
４３７音声回路
４３８キーボード
４３９タッチセンサ
４５１バッテリー
４５２電源回路
４５３マイクロプロセッサ
４５４フラッシュメモリ
４５５音声回路
４５６キーボード
４５７メモリ回路
４５８タッチパネル
４５９ディスプレイ
４６０ディスプレイコントローラ
６００スイッチ
６０１ａトランジスタ
６０１ｂトランジスタ
６０１ｃトランジスタ
６０２ａトランジスタ
６０２ｂトランジスタ
６０２ｃトランジスタ
６０３ａノード
６０３ｂノード
６０３ｃノード
６０５ａ配線
６０５ｂ配線
６０５ｃ配線
６０６ａ配線
６０６ｂ配線
６０６ｃ配線
６０７配線
６０８ａトランジスタ
６０８ｂトランジスタ
６０８ｃトランジスタ
６１０配線
６１１配線
６１２ロジックエレメント
６１３ルックアップテーブル
６１４フリップフロップ
６１５ＡＮＤ回路
６１８ロジックエレメント
６１９ルックアップテーブル
６２０フリップフロップ
６２１ＡＮＤ回路
６３０組
６３１組
６３２組
７００基板
７０１絶縁膜
７０２半導体膜
７０３ゲート絶縁膜
７０７ゲート電極
７０９不純物領域
７１０チャネル形成領域
７１２絶縁膜
７１３絶縁膜
７１６酸化物半導体層
７１９導電膜
７２０導電膜
７２１ゲート絶縁膜
７２２ゲート電極
７２３導電膜
７２４絶縁膜
７２５開口部
７２６配線
７２７絶縁膜

Claims

論理回路部と、
コンフィグレーションデータを保持することで前記論理回路部の構成を決定するコンフィグレーションメモリと、
複数のコンフィグレーションデータを格納することが可能なバンク群と、を有し、
外部から供給されるタイムスケジュールに基づいて、前記バンク群に、外部から供給される複数のコンフィグレーションデータを逐次格納する動作と、
前記タイムスケジュールに基づいて、前記コンフィグレーションメモリを、前記バンク群に格納されている複数のコンフィグレーションデータの一と書き換える動作と、を有し、
前記格納する動作と、前記書き換える動作とを、前記論理回路部の動作が継続中に、独立且つ併行して行うことを特徴とするプログラマブルＬＳＩ。
前記バンク群は、マトリクス状に配設された複数のメモリセルを有し、
前記メモリセルは、
入力ワード線と、
出力ワード線と、
基準電位線と、
ゲートが前記入力ワード線に電気的に接続され、ソース及びドレインの一方が前記入力ビット線に電気的に接続されている第１のトランジスタと、
ゲートが前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が前記基準電位線に電気的に接続されている第２のトランジスタと、
ゲートが前記出力ワード線に電気的に接続され、ソース及びドレインの一方が前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記出力ビット線に電気的に接続されている第３のトランジスタと、を有することを特徴とする請求項１に記載のプログラマブルＬＳＩ。
前記バンク群は、マトリクス状に配設された複数のメモリセルを有し、
前記メモリセルは、
入力ワード線と、
出力ワード線と、
基準電位線と、
ゲートが前記入力ワード線に電気的に接続され、ソース及びドレインの一方が前記入力ビット線に電気的に接続されている第１のトランジスタと、
ゲートが前記出力ワード線に電気的に接続され、ソース及びドレインの一方が前記基準電位線に電気的に接続されている第２のトランジスタと、
ゲートが前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記出力ビット線に電気的に接続されている第３のトランジスタと、を有することを特徴とする請求項１に記載のプログラマブルＬＳＩ。
前記メモリセルは、
一方の電極が前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、他方の電極が接地されているキャパシタを有することを特徴とする請求項２又は請求項３に記載のプログラマブルＬＳＩ。
前記第１のトランジスタは、チャネルとして酸化物半導体層を有することを特徴とする請求項２乃至請求項４のいずれか一項に記載のプログラマブルＬＳＩ。
前記メモリセルは、多値のデータを格納することが可能であることを特徴とする請求項２乃至請求項５のいずれか一項に記載のプログラマブルＬＳＩ。