JP6124966B2

JP6124966B2 - 半導体装置

Info

Publication number: JP6124966B2
Application number: JP2015175756A
Authority: JP
Inventors: 三宅　博之; 博之三宅; 昌代鹿山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2010-04-07
Filing date: 2015-09-07
Publication date: 2017-05-10
Anticipated expiration: 2031-04-07
Also published as: US20110248266A1; KR101810592B1; JP2016012731A; CN102918650B; CN102918650A; JP5806834B2; TWI565061B; JP2011233882A; KR20130038856A; US9401407B2; TW201203550A; WO2011125453A1

Description

本発明はトランジスタに係り、開示される発明の一態様はトランジスタの電極形状に関す
る。

情報化の進展に伴い、紙に代わる薄くて軽い電子ペーパーディスプレイや、商品１つ１つ
を瞬時に識別することが可能なＩＣタグ等の開発が注目されている。また、液晶表示装置
は、テレビ受像機などの大型表示装置から携帯電話などの小型表示装置に至るまで普及し
ている。これらのデバイスの普及に伴って、低コスト化又は、高付加価値化を目的とした
開発が行われている。特に近年では、地球環境への関心が高まり、低消費電力動作かつ高
速動作を備えたデバイスの開発に注目が集まっている。

現行では、これらのデバイスに、トランジスタが素子として、使用されている。トランジ
スタとは、半導体にソース、ドレインという領域を設け、それぞれに電極を設けて、電位
を与え、絶縁層あるいはショットキーバリアを介してゲートと呼ばれる電極より半導体に
電界をかけ、半導体の状態を制御することにより、ソース電極とドレイン電極との間に流
れる電流を制御するものである。

低消費電力動作かつ、高速動作のデバイスを実現するためには、より大きなオンオフ比を
持ち、かつ寄生容量がより小さなトランジスタが必要とされる。オンオフ比とは、オフ電
流とオン電流の比率（Ｉ_ＯＮ／Ｉ_ＯＦＦ）であり、その値が大きいほどスイッチング特性
に優れる。なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイ
ン電極との間に流れる電流であり、オフ電流とは、トランジスタがオフ状態のときに、ソ
ース電極とドレイン電極との間に流れる電流をいう。例えば、ｎ型のトランジスタの場合
には、ゲート電圧がトランジスタのしきい値電圧よりも低いときにソース電極とドレイン
電極との間に流れる電流である。寄生容量とは、ソース電極（ドレイン電極）とゲート電
極との重畳部に生じる容量であり、寄生容量が大きいほど、スイッチング時間の増加や交
流信号に対する伝達利得の低下を招く。

トランジスタの寄生容量は、ソース電極（ドレイン電極）とゲート電極との重畳部の面積
に依存して変化する。この面積が小さいほど寄生容量を小さくすることができる。しかし
、この面積の低減は、製造コストとトレードオフの関係にあり、それらのバランスを取る
ことが非常に難しい。

トランジスタのオン電流は、チャネル形成領域の長さ及び幅に依存して変化する。チャネ
ル形成領域の長さは、対峙するソース電極の端部とドレイン電極の端部との間の長さに相
当する。この長さが短い程、オン電流をより大きくすることができる。チャネル形成領域
の幅は、ソース電極とドレイン電極とが対峙する長さに相当する。この幅が長い程、オン
電流をより大きくすることができる。例えば、トランジスタのソース電極及びドレイン電
極の電極形状を共に櫛歯状にし、かつそれぞれを互いに入り組ませることによって、チャ
ネル形成領域の幅を長くし、ソース電極（ドレイン電極）と、ゲート電極との位置ずれを
許容するトランジスタの構造が開示されている（例えば、特許文献１参照）。しかし、こ
のような構造では、ソース電極（ドレイン電極）と、ゲート電極とが重畳する面積が大き
くなってしまい、寄生容量が増大してしまう。寄生容量を低減するために、ソース電極（
ドレイン電極）とゲート電極とが重畳する面積を小さくすると、オン電流が低減してしま
う。

更に、チャネル形成領域の長さを極端に長くすることによって、オン電流が急激に低下し
てしまうという問題が生じる。オン電流を一定の値以上に維持させるためには、チャネル
形成領域の長さ（ゲート幅固定の場合、ソース（ドレイン）電極とゲート電極との重畳部
の長さと考えても良い。）をある値で維持させることが重要となる。つまり、チャネル形
成領域の長さを変化させずに（ゲート幅固定の場合、ソース（ドレイン）電極とゲート電
極との重畳部の長さを変化させずに）重畳部の面積を低減させることのできるトランジス
タが必要となる。

特開昭６２−２８７６６６号公報

上述の問題に鑑み、本発明の一態様は、ソース電極（ドレイン電極）と、ゲート電極との
重畳部に生ずる寄生容量を低減させつつ、オン電流の低減を抑制することを課題の一とす
る。

トランジスタのソース電極及びドレイン電極の電極形状を櫛歯形状にすることによって、
上記課題を解決する。

本発明の一態様は、所定の間隔を隔てて並設してなる複数の電極歯部と該電極歯部を連結
する連結部とを有して櫛歯状に形成されたソース電極と、所定の間隔を隔てて並設してな
る複数の電極歯部と該電極歯部を連結する連結部とを有して櫛歯状に形成されたドレイン
電極とを有し、ソース電極は、ドレイン電極の電極歯部の延在する側に配置され、ドレイ
ン電極は、ソース電極の電極歯部の延在する側に配置され、各電極は互いに向かい合い、
かつ互いに入り組むことのないように配置され、一方の電極における櫛歯状電極の先端部
と、もう一方の電極における櫛歯状電極の先端部は互いに該先端部と等しい長さで対峙し
た構造を有していることを特徴とするトランジスタである。（以下Ａ構造と呼ぶ）

本発明の一態様は、所定の間隔を隔てて並設してなる複数の電極歯部と該電極歯部を連結
する連結部とを有して櫛歯状に形成されたソース電極と、所定の間隔を隔てて並設してな
る複数の電極歯部と該電極歯部を連結する連結部とを有して櫛歯状に形成されたドレイン
電極とを有し、ソース電極は、ドレイン電極の電極歯部の延在する側に配置され、ドレイ
ン電極は、ソース電極の電極歯部の延在する側に配置され、各電極は互いに向かい合い、
かつ互いに入り組むことのないように配置され、一方の電極における櫛歯状電極の先端部
と、もう一方の電極における櫛歯状電極の先端部は互いに該先端部と異なる長さで対峙し
た構造を有していることを特徴とするトランジスタである。（以下Ｂ構造と呼ぶ）

本発明の一態様は、所定の間隔を隔てて並設してなる複数の電極歯部と該電極歯部を連結
する連結部とを有して櫛歯状に形成されたソース電極と、矩形状に形成されたドレイン電
極とを有し、ドレイン電極は、ソース電極の電極歯部の延在する側に配置され、各電極は
互いに向かい合った構造を有していることを特徴とするトランジスタである。（以下Ｃ構
造と呼ぶ）

本発明の一態様は、所定の間隔を隔てて並設してなる複数の電極歯部と該電極歯部を連結
する連結部とを有して櫛歯状に形成されたドレイン電極と、矩形状に形成されたソース電
極とを有し、ソース電極は、ドレイン電極の電極歯部の延在する側に配置され、各電極は
互いに向かい合った構造を有していることを特徴とするトランジスタである。（以下Ｃ構
造と呼ぶ）

上記において、該トランジスタは、ゲート電極と、ゲート電極に接するゲート絶縁層と、
ゲート絶縁層を介してゲート電極に重畳する半導体層と、半導体層の一方の面に端部を接
し、ゲート絶縁層及び半導体層を介して、ゲート電極と端部を重畳するソース電極と、半
導体層の一方の面に端部を接し、ゲート絶縁層及び半導体層を介して、ゲート電極と端部
を重畳するドレイン電極とを有する。

上記において、該トランジスタは、ソース電極（櫛歯状電極）の連結部とゲート電極が、
重畳しないものとする。またドレイン電極（櫛歯状電極）の連結部とゲート電極が、重畳
しないものとする。

上記において、該トランジスタは、ソース電極の櫛歯状電極の先端部の幅が、ソース電極
の幅の３／８以上１以下であり、ドレイン電極の幅の３／８以上８／３以下であると良い
。

上記において、該トランジスタは、ドレイン電極の櫛歯状電極の先端部の幅が、ドレイン
電極の幅の３／８以上１以下であり、ソース電極の幅の３／８以上８／３以下であると良
い。

上記において、該トランジスタは、各電極歯部間の間隔が、０μｍより大きく５μｍ以下
であると良い。

なお、該トランジスタが、上述した範囲を満たさない場合、オン電流の値の落ち込みが、
許容範囲を超えることがある。ただし、本明細書において、オン電流の値の数％程度まで
の落ち込みは、オン電流の値を維持できているとみなせるものとする。

以下、本明細書で用いる用語について簡単に説明する。本明細書において、櫛歯形状とは
、凹部と凸部を備えた全ての形状を指すものとする。櫛歯状電極とは、端部に凹部と凸部
を備えたソース（ドレイン）電極全体を指し、櫛歯状電極の先端部とは、連結部の端部を
除いて、連結部の端部に平行なゲート電極と重畳するソース（ドレイン）電極の各電極歯
部の端部全てを指し、櫛歯状電極の先端部の幅とは、連結部の端部を除いて、連結部の端
部に平行なゲート電極と重畳するソース（ドレイン）電極の各電極歯部の端部全ての長さ
の和を指すものとする。電極歯部間の間隔は、ゲート電極の端部と、ゲート電極と重畳す
るソース（ドレイン）電極の電極歯部の交点から、ゲート電極の端部と、ゲート電極と重
畳するソース（ドレイン）電極の次の電極歯部の交点までの、ゲート電極と、ソース（ド
レイン）電極とが重畳しないゲート電極の端部の長さを指すものとする。

本明細書において、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採
用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがあ
る。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用
いることができるものとする。

なお、本明細書において使用した程度を表す用語、例えば「ほぼ」「約」「若干」「程度
」などは、最終結果が顕著には変化しないように幾分変更された用語の合理的な逸脱の程
度を意味する。これらの逸脱が幾分変更される用語の意味を否定しないことを条件とする
。

半導体層上に延在するソース電極（ドレイン電極）の形状を櫛歯状にすることで、ソース
電極（ドレイン電極）とゲート電極が重畳する面積を低減することができ、それにより寄
生容量を低減することができる。さらに、櫛歯状のソース電極と、ドレイン電極を櫛歯部
分が対向するように配置することで、回り込み電流を利用することができ、オン電流が低
減しないトランジスタを提供することができる。

実施の形態１のトランジスタを説明する図。実施の形態１のトランジスタを説明する図。実施の形態１のトランジスタを説明する図。実施の形態１のトランジスタの電流経路を説明する図。実施例１のトランジスタを説明する図。実施例１のトランジスタを説明する図。実施例１のトランジスタの容量特性を示す図。実施例１のトランジスタの電流特性を示す図。実施の形態２のトランジスタを説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、オン電流の値を損なうこと無く寄生容量の値を低減させるトランジス
タの一態様について図１乃至図８を用いて説明する。

本実施の形態で例示するソース電極層とドレイン電極層の形状を工夫したＡ構造のトラン
ジスタの、平面の構成を図１（Ａ）を用いて説明し、断面の構成を図１（Ｂ）を用いて説
明する。なお、図１（Ｂ）に示す断面図は、図１（Ａ）の切断線Ａ１−Ａ２における断面
に対応する。図１（Ｂ）に示すトランジスタ１２１は、基板１００上に設けられ、ゲート
電極層１１１と、ゲート電極層１１１に接するゲート絶縁層１０２と、ゲート絶縁層１０
２を介してゲート電極層１１１に重畳する半導体層１０６と、半導体層１０６の一方の面
に端部を接し、ゲート絶縁層１０２を介してゲート電極層１１１と端部を重畳するソース
電極１０５ａ及びドレイン電極１０５ｂとを有する。

Ａ構造のトランジスタにおける模式的平面図を図１（Ａ）に示す。ソース電極層１０５ａ
は、所定の間隔ｓ１、ｓ２、ｓ３を隔てて並設してなる複数の電極歯部１１２、１１３、
１１４、１１５と該電極歯部を連結する連結部１１６とを有する。

ドレイン電極層１０５ｂは、所定の間隔ｓ４、ｓ５、ｓ６を隔てて並設してなる複数の電
極歯部１４２、１４３、１４４、１４５と該電極歯部を連結する連結部１４６とを有する
。

ソース電極層１０５ａは、ドレイン電極層１０５ｂの電極歯部１４２、１４３、１４４、
１４５の延在する側に配置され、ドレイン電極層１０５ｂは、ソース電極層１０５ａの電
極歯部１１２、１１３、１１４、１１５の延在する側に配置され、各電極層は互いに向か
い合い、かつ互いに入り組むことのないように配置されている。

電極歯部１１２の先端部と電極歯部１４２の先端部は、互いに等しい長さで対峙して配置
され（Ｐ１）、電極歯部１１３の先端部と電極歯部１４３の先端部は、互いに等しい長さ
で対峙して配置され（Ｐ２）、電極歯部１１４の先端部と電極歯部１４４の先端部は、互
いに等しい長さで対峙して配置され（Ｐ３）、電極歯部１１５の先端部と電極歯部１４５
の先端部は、互いに等しい長さで対峙して配置され（Ｐ４）ている。

また、ソース電極層１０５ａにおける櫛歯状電極層の先端部と、ドレイン電極層１０５ｂ
における櫛歯状電極層の先端部との間隔は、例えば、３μｍ以上隔てた状態とするのが好
ましい。これは、電極層間での接触によりショートが発生する不良などが生じないように
するためである。

また、ソース電極層１０５ａ及びドレイン電極層１０５ｂは、複数の層で積層されていて
もよい。

図１（Ａ）に示されるように、ソース電極層１０５ａの各電極歯部１１２、１１３、１１
４、１１５及びドレイン電極層１０５ｂの各電極歯部１４２、１４３、１４４、１４５は
、半導体層１０６を介して、その一部が、ゲート電極層１１１と必ず重畳するように重畳
部１２０及び重畳部１５０が設けられている。また、ソース電極層１０５ａの各電極歯部
１１２、１１３、１１４、１１５及びドレイン電極層１０５ｂの各電極歯部１４２、１４
３、１４４、１４５全体がゲート電極層１１１と重畳していてもよい。

また、ソース電極層（櫛歯状電極）１０５ａの連結部１１６とゲート電極層１１１及び、
ドレイン電極層（櫛歯状電極）１０５ｂの連結部１４６とゲート電極層１１１は、それぞ
れ重畳しないように設けられている。

ソース電極層１０５ａの各電極歯部の延在方向における、電極歯部１１２、１１３、１１
４、１１５とゲート電極層１１１との重畳部１２０の長さａ、及びドレイン電極層１０５
ｂの各電極歯部の延在方向における、電極歯部１４２、１４３、１４４、１４５とゲート
電極層１１１との重畳部１５０の長さｂは、例えば１．５μｍ以上が好ましい。これは、
ゲート幅ｇが固定の場合、重畳部１２０の長さａ（重畳部１５０の長さｂ）が短くなりす
ぎると、ソース電極層１０５ａの先端部とドレイン電極層１０５ｂの先端部との間隔Ｌが
、長くなりすぎるため、オン電流の値が急激に低下する、又ソース電極層１０５ａ（ドレ
イン電極層１０５ｂ）とゲート電極層１１１との重畳部１２０（重畳部１５０）でコンタ
クトが取れなくなるため、トランジスタの電気抵抗が大きくなる、等という問題が生じる
ためである。なお、ソース電極層１０５ａの各電極歯部とゲート電極層１１１との重畳部
１２０の長さａと、ドレイン電極層１０５ｂの各電極歯部とゲート電極層１１１との重畳
部１５０の長さｂにおいて、前者を後者よりも長く、あるいは短くしてもよい。

ソース電極層１０５ａの各電極歯部１１２、１１３、１１４、１１５の上面形状は、少な
くとも一つの角部が丸みを帯びた形状となっていてもよく、片側もしくは両側の側面が傾
斜していてもよく、片側もしくは両側の側面が湾曲していてもよい。

ドレイン電極層１０５ｂの各電極歯部１４２、１４３、１４４、１４５の上面形状は、少
なくとも一つの角部が丸みを帯びた形状となっていてもよく、片側もしくは両側の側面が
傾斜していてもよく、片側もしくは両側の側面が湾曲していてもよい。

ソース電極層１０５ａの各電極歯部１１２、１１３、１１４、１１５の長さｈ、及びドレ
イン電極層１０５ｂの各電極歯部１４２、１４３、１４４、１４５の長さｉは、それぞれ
同じでも違っていてもよい。

ソース電極層１０５ａにおける電極歯部１１２−１１３間の間隔（ｓ１）、電極歯部１１
３−１１４間の間隔（ｓ２）、電極歯部１１４−１１５間の間隔（ｓ３）、ドレイン電極
層１０５ｂにおける電極歯部１４２−１４３間の間隔（ｓ４）、電極歯部１４３−１４４
間の間隔（ｓ５）、電極歯部１４４−１４５間の間隔（ｓ６）は、それぞれ０μｍより大
きく５μｍ以下であることが好ましい。特に寄生容量値の低減を確実にするためには、間
隔ｓ１、間隔ｓ２、間隔ｓ３、間隔ｓ４、間隔ｓ５、間隔ｓ６は、それぞれ３μｍより大
きく５μｍ以下であることがより好ましい。更にオン電流値の落ち込みを許容範囲内にす
るためには、該間隔は、それぞれチャネル形成領域の長さ（ソース電極層１０５ａの先端
部と、ドレイン電極層１０５ｂの先端部との間隔Ｌ）以下であることがより好ましい。

ソース電極層１０５ａ（櫛歯状電極層）の先端部の幅は、該ソース電極層１０５ａの幅ｗ
１の３／８以上１以下であり、ドレイン電極層１０５ｂの幅ｗ２の３／８以上８／３以下
であることが好ましい。

ドレイン電極層１０５ｂ（櫛歯状電極層）の先端部の幅は、該ドレイン電極層１０５ｂの
幅ｗ２の３／８以上１以下であり、ソース電極層１０５ａの幅ｗ１の３／８以上８／３以
下であることが好ましい。

なお、図２（Ａ）に示される（Ｂ構造）ように、電極歯部１１２の先端部と電極歯部１５
２の先端部は、互いに該先端部と異なる長さで対峙して配置され（Ｐ１’）、電極歯部１
１３の先端部と電極歯部１５３の先端部は、互いに該先端部と異なる長さで対峙して配置
され（Ｐ２’）、電極歯部１１４の先端部と電極歯部１５４の先端部は、互いに該先端部
と異なる長さで対峙して配置され（Ｐ３’）、電極歯部１１５の先端部と電極歯部１５５
の先端部は、互いに該先端部と異なる長さで対峙して配置され（Ｐ４’）ていてもよい。

この場合、ソース電極層１０５ａにおける電極歯部１１２−１１３間の間隔（ｓ１）、電
極歯部１１３−１１４間の間隔（ｓ２）、電極歯部１１４−１１５間の間隔（ｓ３）、ド
レイン電極層１０６ｂにおける電極歯部１５２−１５３間の間隔（ｓ４’）、電極歯部１
５３−１５４間の間隔（ｓ５’）、電極歯部１５４−１５５間の間隔（ｓ６’）、は、そ
れぞれ同じであっても違っていてもよく、また、ドレイン電極層１０６ｂの各電極歯部１
５２、１５３、１５４、１５５の長さｉ’は、それぞれ同じであっても違っていてもよい
。

なお、図２（Ｂ）に示される（Ｃ構造）ように、ドレイン電極層１０７ｂの形状は、矩形
状に形成されていてもよい。

次に、ソース電極層とドレイン電極層の形状を工夫した新たな電極形状のトランジスタを
用いると、ソース電極層（ドレイン電極層）と、ゲート電極層との重畳部に生じる寄生容
量の値を低減させてもオン電流の値をほぼ維持できることを、従来のトランジスタと比較
しながら説明する。

従来のトランジスタ２００における模式的平面図の一例を、図３（Ａ）に、新たな電極形
状のトランジスタ２０１（Ａ構造）における模式的平面図の一例を、図３（Ｂ）に示す。
なお、トランジスタ２００及びトランジスタ２０１の断面の構成は、図１（Ｂ）における
Ａ構造のトランジスタ１２１の断面の構成と同一とする。

図３（Ａ）では、ソース電極層２０５ａ、ドレイン電極層２０５ｂ、ゲート電極層２２２
、半導体層１０６を各々示している。図３（Ｂ）では、ソース電極層２０６ａ、ドレイン
電極層２０６ｂ、ゲート電極層２２２、半導体層１０６を各々示している。

なお、ソース電極層２０５ａ（ドレイン電極層２０５ｂ）の幅ｗ及びソース電極層２０６
ａ（ドレイン電極層２０６ｂ）の幅ｗ’は等しく、ソース電極層２０５ａと、ゲート電極
層２２２との重畳部の長さａ、及びドレイン電極層２０５ｂと、ゲート電極層２２２との
重畳部の長さｂ、及びソース電極層（櫛歯状電極）２０６ａの各電極歯部と、ゲート電極
層２２２との重畳部の長さａ’、及びドレイン電極層（櫛歯状電極）２０６ｂの各電極歯
部と、ゲート電極層２２２との重畳部の長さｂ’は等しく、ソース電極層２０５ａの端部
とドレイン電極層２０５ｂの端部との間隔Ｌ、及びソース電極層２０６ａの先端部とドレ
イン電極層２０６ｂの先端部との間隔Ｌ’は、等しいものとする。

図３に示されるように、トランジスタ２０１のソース電極２０６ａ（ドレイン電極２０６
ｂ）と、ゲート電極層２２２との重畳部の面積は、トランジスタ２００のソース電極２０
５ａ（ドレイン電極２０５ｂ）と、ゲート電極層２２２との重畳部の面積より、小さくす
ることができる。

例えば、図３（Ｂ）に示されるソース電極２０６ａ（ドレイン電極２０６ｂ）における各
電極歯部の長さがそれぞれ全て等しく、ソース電極２０６ａ（ドレイン電極２０６ｂ）に
おける各電極歯部の幅がそれぞれ全て等しく、各電極歯部間の間隔がそれぞれ全て等しけ
れば、ソース電極２０６ａ（ドレイン電極２０６ｂ）とゲート電極層２２２との重畳部の
面積は、図３（Ａ）に示されるソース電極２０５ａ（ドレイン電極２０５ｂ）とゲート電
極層２２２との重畳部の面積の約半分にすることができる。

従って、ソース（ドレイン）電極層の形状を矩形状から櫛歯形状にすることによって、重
畳部に生じる寄生容量の値を低減させることができる。

トランジスタ２００における電流経路の模式的平面図の一例を、図４（Ａ）に、トランジ
スタ２０１（Ａ構造）における電流経路の模式的平面図の一例を、図４（Ｂ）に示す。

図４（Ａ）に示されるように、トランジスタ２００では、ソース電極層２０５ａの端部か
らドレイン電極層２０５ｂの端部に向かって、直線電流が流れる。一方、図４（Ｂ）に示
されるように、トランジスタ２０１では、ソース電極層２０６ａの各電極歯部２１２、２
１３、２１４、２１５の先端部からドレイン電極層２０６ｂの各電極歯部２４２、２４３
、２４４、２４５の先端部に向かって直線電流が流れ、更に、ソース電極層２０６ａの連
結部２１６の端部からドレイン電極層２０６ｂの連結部２４６の端部に向かって、直線電
流が流れる。トランジスタ２０１における直線電流の値は、トランジスタ２００における
直線電流の値よりも小さい。これは、連結部２１６（連結部２４６）が、ゲート電極層２
２２と重畳していないため、電気抵抗が大きくなり、連結部２１６の端部から連結部２４
６の端部に向かって流れる直線電流が、微小になるためである。

しかし、図４（Ｂ）に示されるように、トランジスタ２０１では、トランジスタ２００と
比べて減少する直線電流をほぼ補うように、ソース電極層２０６ａの各電極歯部２１２、
２１３、２１４、２１５の側面から、ドレイン電極層２０６ｂの各電極歯部２４２、２４
３、２４４、２４５の側面に向かって曲線電流が流れる。これにより、トランジスタ２０
０における直線電流の値と、トランジスタ２０１における直線電流と曲線電流の和の値を
、ほぼ等しく取ることができる。

図４（Ａ）に示されるトランジスタ２００において、ゲート幅ｇが固定の場合、ソース電
極層２０５ａとゲート電極層２２２との重畳部の長さａ（ドレイン電極層２０５ｂとゲー
ト電極層２２２との重畳部の長さｂ）を短くすれば、重畳部の面積を低減させることがで
きるが、同時にチャネル形成領域の長さＬ（ソース電極層２０５ａの端部とドレイン電極
層２０５ｂの端部との間隔Ｌ）が長くなるためオン電流の値を維持することができない。

しかし、各電極層の形状を、矩形状のソース電極層２０５ａ（ドレイン電極２０５ｂ）か
ら櫛歯状のソース電極層２０６ａ（ドレイン電極２０６ｂ）に変化させることによって、
チャネル形成領域の長さを変化させることなく（ソース電極層２０５ａの端部とドレイン
電極層２０５ｂの端部との間隔Ｌとソース電極層２０６ａの先端部とドレイン電極層２０
６ｂの先端部との間隔Ｌ’は、等しい。）、重畳部の面積を低減させることができる。更
にこの時、ソース電極層２０６ａの各電極歯部の側面から、ドレイン電極層２０６ｂの各
電極歯部の側面に向かって、それぞれの電極歯部の周りを囲む様に流れる曲線電流を発生
させることができるため、チャネル形成領域の幅が短くなっても、短くする前と変わらな
いオン電流の値を維持することができる。つまり、トランジスタ２０１もトランジスタ２
００と同様にチャネル形成領域の長さにのみ依存するオン電流の値を維持することができ
る。

従って、ソース（ドレイン）電極層の形状を矩形状から櫛歯形状にすることによって、寄
生容量の値を低減させてもオン電流の値をほぼ維持させることができる。

なお、図３（Ｂ）及び図４（Ｂ）に示されるトランジスタ２０１の、各電極歯部間の間隔
をさらに広げ、櫛歯状電極層の先端部間の間隔をさらに広げると、寄生容量の値を低減さ
せることはできるが、減少する直線電流を補えるだけの、各電極歯部の周りを囲む様に流
れる曲線電流を発生させることができなくなってしまう。こうなると、オン電流の値が急
激に低下する。従って、各電極歯部間の間隔及び櫛歯状電極層の先端部間の間隔は、オン
電流を一定の値以上とするために、ある値以下に保つ必要がある。

以上のような構成により、ソース電極層（ドレイン電極層）と、ゲート電極層との重畳部
に生じる寄生容量の値を低減させてもオン電流の値をほぼ維持する事のできる新たな構造
のトランジスタを提供することができる。

なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて
用いることができることとする。

（実施の形態２）
本実施の形態は、実施の形態１で説明したトランジスタを構成する半導体層の材料として
、酸化物半導体を用いる場合の製造工程について図９を参照して説明する。なお、上記実
施の形態と同一部分又は同様な機能を有する部分は上記実施の形態と同様に形成すること
ができ、上記実施の形態と同一工程は、上記実施の形態と同様に行うことができ、繰り返
しの説明は省略する。また同じ箇所の詳細な説明は省略する。

以下、図９（Ａ）乃至（Ｅ）を用い、基板５０５上にトランジスタ５１０を作製する工程
を説明する。

まず、絶縁表面を有する基板５０５上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層５１１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。

本実施の形態では絶縁表面を有する基板５０５としてガラス基板を用いる。

下地膜となる絶縁膜を基板５０５とゲート電極層５１１との間に設けてもよい。下地膜は
、基板５０５からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリ
コン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜によ
る積層構造により形成することができる。

また、ゲート電極層５１１の材料は、モリブデン、チタン、タンタル、タングステン、ア
ルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材
料を用いて、単層で又は積層して形成することができる。

次いで、ゲート電極層５１１上にゲート絶縁層５０７を形成する。ゲート絶縁層５０７は
、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層
、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層
、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又
は積層して形成することができる。

本実施の形態の酸化物半導体は、不純物を除去され、Ｉ型化又は実質的にＩ型化された酸
化物半導体を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対
して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。その
ため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。

例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で
絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体
と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なも
のとすることができるからである。

もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング
法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理
によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても
良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化
物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。

また、ゲート絶縁層５０７、酸化物半導体膜５３０に水素、水酸基及び水分がなるべく含
まれないようにするために、酸化物半導体膜５３０の成膜の前処理として、スパッタリン
グ装置の予備加熱室でゲート電極層５１１が形成された基板５０５、又はゲート絶縁層５
０７までが形成された基板５０５を予備加熱し、基板５０５に吸着した水素、水分などの
不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオ
ポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加
熱は、絶縁層５１６の成膜前に、ソース電極層５１５ａ及びドレイン電極層５１５ｂまで
形成した基板５０５にも同様に行ってもよい。

次いで、ゲート絶縁層５０７上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以
上３０ｎｍ以下の酸化物半導体膜５３０を形成する（図９（Ａ）参照。）。

なお、酸化物半導体膜５３０をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層５０７の表面に付着してい
る粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは
、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧
を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰
囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。

酸化物半導体膜５３０に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓ
ｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半
導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓ
ｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物
半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−
Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、
単元系金属酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系
酸化物半導体などを用いることができる。また、上記酸化物半導体にＳｉＯ_２を含んでも
よい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）
、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その化学量論比
はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。本実施の形態で
は、酸化物半導体膜５３０としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパ
ッタリング法により成膜する。この段階での断面図が図９（Ａ）に相当する。

酸化物半導体膜５３０をスパッタリング法で作製するためのターゲットとしては、例えば
、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物
ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する。また、このターゲットの材料及
び組成に限定されず、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１
：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。

また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９
．９％である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物
半導体膜は緻密な膜とすることができる。

酸化物半導体膜５３０を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素
化物などの不純物が除去された高純度ガスを用いることが好ましい。

減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好
ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が
除去されたスパッタガスを導入し、上記ターゲットを用いて基板５０５上に酸化物半導体
膜５３０を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例
えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好
ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであっ
てもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ_２Ｏ）
など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるた
め、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

スパッタリング法を行う雰囲気は、希ガス（代表的にはアルゴン）、酸素、または希ガス
と酸素の混合雰囲気とすればよい。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ご
みともいう）が軽減でき、膜厚分布も均一となるために好ましい。

次いで、酸化物半導体膜５３０を第２のフォトリソグラフィ工程により島状の酸化物半導
体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。

また、ゲート絶縁層５０７にコンタクトホールを形成する場合、その工程は酸化物半導体
膜５３０の加工時に同時に行うことができる。

なお、ここでの酸化物半導体膜５３０のエッチングは、ドライエッチングでもウェットエ
ッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜５３０のウェットエッ
チングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いること
ができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。

次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半
導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、４００℃
以上７５０℃以下、または４００℃以上基板の歪み点未満とする。ここでは、加熱処理装
置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃に
おいて１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水
素の再混入を防ぎ、酸化物半導体層５３１を得る（図９（Ｂ）参照。）。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（ＧａｓＲ
ａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴ
ｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。

例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。

なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましく
は０．１ｐｐｍ以下）とすることが好ましい。

また、第１の加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純
度のＮ_２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導
入してもよい。酸素ガスまたはＮ_２Ｏガスに、水、水素などが含まれないことが好ましい
。または、加熱処理装置に導入する酸素ガスまたはＮ_２Ｏガスの純度を、６Ｎ以上好まし
くは７Ｎ以上（即ち、酸素ガスまたはＮ_２Ｏガス中の不純物濃度を１ｐｐｍ以下、好まし
くは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又はＮ_２Ｏガスの作用により、
脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化
物半導体を構成する成分材料の１つである酸素を供給することによって、酸化物半導体層
を高純度化及び電気的にＩ型（真性）化する。

また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜５３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から
基板を取り出し、フォトリソグラフィ工程を行う。

なお、第１の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体
層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びド
レイン電極層上に絶縁層を形成した後、のいずれで行っても良い。

また、ゲート絶縁層５０７にコンタクトホールを形成する場合、その工程は酸化物半導体
膜５３０に第１の加熱処理を行う前でも行った後に行ってもよい。

また、酸化物半導体層を２回に分けて成膜し、２回に分けて加熱処理を行うことで、下地
部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域（単結晶領
域）、即ち、膜表面に垂直にｃ軸配向した結晶領域を有する酸化物半導体層を形成しても
よい。例えば、３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、窒素、酸素、
希ガス、または乾燥空気の雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以
上７５０℃以下の第１の加熱処理を行い、表面を含む領域に結晶領域（板状結晶を含む）
を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第
２の酸化物半導体膜を形成し、４５０℃以上８５０℃以下、好ましくは６００℃以上７０
０℃以下の第２の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、上方に
結晶成長させ、第２の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶領
域を有する酸化物半導体層を形成してもよい。

次いで、ゲート絶縁層５０７、及び酸化物半導体層５３１上に、ソース電極層及びドレイ
ン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。ソース電極
層、及びドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化
物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる
。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなど
の高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タ
ングステン膜）を積層させた構成としても良い。特に酸化物半導体層と接する側にチタン
を含む導電膜を設けることが好ましい。

第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層５１５ａ、ドレイン電極層５１５ｂを形成した後、レジスト
マスクを除去する（図９（Ｃ）参照。）。

なお、ソース電極層５１５ａ及びドレイン電極層５１５ｂの形状は櫛歯形状であり、酸化
物半導体層５３１上に延在する各電極歯部は、少なくともその一部が、ゲート電極層５１
１と重畳するように形成される。

ソース電極層５１５ａ及びドレイン電極層５１５ｂの形状を櫛歯状にすることで、ソース
電極層５１５ａ（ドレイン電極層５１５ｂ）とゲート電極層５１１が重畳する面積を低減
することができ、それにより寄生容量を低減することができる。

また、図９（Ｃ）に示されるように、櫛歯状のソース電極層５１５ａと、ドレイン電極層
５１５ｂを各電極歯部が対向するように配置することで、ソース電極層５１５ａの電極歯
部の側面から、ドレイン電極層５１５ｂの電極歯部の側面に向かって、各電極歯部の周り
を囲む様に流れる曲線電流を発生させることができる。この曲線電流（回り込み電流）を
利用することによって、オン電流の値の低減を防ぐことができる。

第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層５３１上で隣り合うソース電極
層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタの
チャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、
数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌ
ｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うと
よい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される
トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、
回路の動作速度を高速化できる。

なお、導電膜のエッチングの際に、酸化物半導体層５３１がエッチングされ、分断するこ
とのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみを
エッチングし、酸化物半導体層５３１を全くエッチングしないという条件を得ることは難
しく、導電膜のエッチングの際に酸化物半導体層５３１は一部のみがエッチングされ、溝
部（凹部）を有する酸化物半導体層となることもある。

本実施の形態では、導電膜としてＴｉ膜を用い、酸化物半導体層５３１にはＩｎ−Ｇａ−
Ｚｎ−Ｏ系酸化物半導体を用いたので、Ｔｉ膜のエッチャントとしてアンモニア過水（３
１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）を用いる。

次いで、Ｎ_２Ｏ、Ｎ_２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出してい
る酸化物半導体層の表面に付着した吸着水などを除去してもよい。プラズマ処理を行った
場合、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁膜となる絶縁層５
１６を形成する。

絶縁層５１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層５１６に水
、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層５１６
に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体
層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）し
てしまい、寄生チャネルが形成されるおそれがある。よって、絶縁層５１６はできるだけ
水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。

本実施の形態では、絶縁層５１６として膜厚２００ｎｍの酸化シリコン膜をスパッタリン
グ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実
施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表
的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において
行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンター
ゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気
下でスパッタ法により酸化シリコンを形成することができる。酸化物半導体層に接して形
成する絶縁層５１６は、水分や、水素イオンや、ＯＨ⁻などの不純物を含まず、これらが
外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸
化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。

酸化物半導体膜５３０の成膜時と同様に、絶縁層５１６の成膜室内の残留水分を除去する
ためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライ
オポンプを用いて排気した成膜室で成膜した絶縁層５１６に含まれる不純物の濃度を低減
できる。また、絶縁層５１６の成膜室内の残留水分を除去するための排気手段としては、
ターボポンプにコールドトラップを加えたものであってもよい。

絶縁層５１６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物など
の不純物が除去された高純度ガスを用いることが好ましい。

次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導
体層の一部（チャネル形成領域）が絶縁層５１６と接した状態で加熱される。

以上の工程を経ることによって、酸化物半導体膜に対して第１の加熱処理を行って水素、
水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より意
図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成
する主成分材料の一つである酸素を供給することができる。よって、酸化物半導体層は高
純度化及び電気的にＩ型（真性）化する。

以上の工程でトランジスタ５１０が形成される（図９（Ｄ）参照。）。

また、絶縁層５１６に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後
の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの
不純物を酸化物絶縁層に拡散させ、酸化物半導体層中に含まれる該不純物をより低減させ
る効果を奏する。

絶縁層５１６上にさらに保護絶縁層５０６を形成してもよい。保護絶縁層５０６は、例え
ば、ＲＦスパッタ法を用いて窒化シリコン膜を形成する。ＲＦスパッタ法は、量産性がよ
いため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分などの不純物を含ま
ず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、
窒化アルミニウム膜などを用いる。本実施の形態では、窒化シリコン膜を用いて保護絶縁
層５０６を形成する（図９（Ｅ）参照。）。

本実施の形態では、保護絶縁層５０６として、絶縁層５１６まで形成された基板５０５を
１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッ
タガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場
合においても、絶縁層５１６と同様に、処理室内の残留水分を除去しつつ保護絶縁層５０
６を成膜することが好ましい。

保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以
下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよ
いし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温ま
での降温を複数回くりかえして行ってもよい。

本実施の形態で例示したトランジスタに、酸化物半導体を用いることで、高い電界効果移
動度が得られるため、高速動作させることが可能となる。また、ソース電極層５１５ａ（
ドレイン電極層５１５ｂ）の形状を櫛歯形状にしているため、ソース電極層５１５ａ（ド
レイン電極層５１５ｂ）とゲート電極層５１１との間に生じる寄生容量を低減させつつ高
速動作させることが可能となる。更に、ゲート電極層５１１に印加した信号のなまりが無
視できる程度となり、酸化物半導体を用いたトランジスタ回路を高い周波数で動作させる
ことができる。

このようなトランジスタを、さまざまなデバイスに用いることによって、低消費電力動作
かつ、高速動作が可能になる。このことは、例えば液晶表示装置において、より大型なパ
ネル、高精細なパネルへのドライバの組み込みの可能性を広げることになるといえる。

以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行う
こととする。

本実施例では、実施の形態１で例示したソース電極層とドレイン電極層の形状を工夫した
トランジスタを作製した。作製したトランジスタが、ソース電極層（ドレイン電極層）と
ゲート電極層との重畳部に生じる寄生容量の値を低減させても、オン電流の値をほぼ維持
できたことを、実験に基づいて、具体的に証明する。

本実施例におけるトランジスタの断面の構成における詳細を示す。ガラス基板上に下地膜
を形成した。二層の積層構造からなる下地膜には、窒化珪素膜及び酸化窒化珪素膜を用い
て、それぞれ、膜厚１００ｎｍ、１５０ｎｍとした。下地膜上に、ゲート電極層を形成し
た。ゲート電極層には、タングステン（Ｗ）を用いて膜厚１００ｎｍとした。更にゲート
電極層上に、ゲート絶縁膜を形成した。ゲート絶縁膜には、酸化窒化珪素膜を用いて膜厚
１００ｎｍとした。更に、ゲート絶縁膜を介して、ゲート電極層に重畳する酸化物半導体
膜を形成した。酸化物半導体膜には、ＩＧＺＯを用いて膜厚１５ｎｍとした。更に酸化物
半導体膜に端部を接し、ゲート電極層と端部を重畳するように、ソース電極層及びドレイ
ン電極層を形成した。三層の積層構造からなるソース電極層及びドレイン電極層には、チ
タン（Ｔｉ）、アルミニウム（Ａｌ）、及びチタン（Ｔｉ）を用いて、それぞれ、膜厚５
０ｎｍ、２００ｎｍ、５０ｎｍとした。

本実施例における、トランジスタの平面の構成における詳細を、図５及び図６に示す。ソ
ース電極層及びドレイン電極層の形状が異なる四種類のトランジスタを作製した。Ａ構造
のトランジスタ４００は、図５（Ａ）に示されるように形成した。具体的には、ソース電
極層１０５ａ（櫛歯状電極層）の先端部とドレイン電極１０５ｂ（櫛歯状電極層）の先端
部との間隔Ｌ＝３μｍ、ソース電極層１０５ａの幅ｗ（ドレイン電極層１０５ｂの幅ｗ）
＝５０μｍ、各電極歯部の幅ｌ１、ｌ２、ｌ３、ｌ４、ｌ５、ｌ６、ｌ７、ｌ８＝３μｍ
、各電極歯部間の間隔ｓ１、ｓ２、ｓ３、ｓ４、ｓ５、ｓ６＝３μｍ、ソース電極層１０
５ａ（ドレイン電極層１０５ｂ）の各電極歯部の長さｈ（ｉ）＝２μｍ、ソース電極層１
０５ａ（ドレイン電極層１０５ｂ）の各電極歯部とゲート電極層１１１との重畳部の長さ
ａ（ｂ）＝１．５μｍ、ゲート幅ｇ＝６μｍ、各電極歯部の先端部同士が対峙する長さＰ
＝３μｍとした。

Ｂ構造のトランジスタ４０１は、図５（Ｂ）に示されるように形成した。具体的には、ソ
ース電極層１０５ａ（櫛歯状電極層）の先端部とドレイン電極１０６ｂ（櫛歯状電極層）
の先端部との間隔Ｌ＝３μｍ、ソース電極層１０５ａの幅ｗ（ドレイン電極層１０６ｂの
幅ｗ）＝５０μｍ、各電極歯部の幅ｌ１、ｌ２、ｌ３、ｌ４、ｌ５’、ｌ６’、ｌ７’＝
３μｍ、ｌ８’＝１．５μｍ、各電極歯部間の間隔ｓ１、ｓ２、ｓ３、ｓ５’、ｓ６’、
ｓ７’＝３μｍ、ｓ４’＝１．５μｍ、ソース電極層１０５ａ（ドレイン電極層１０６ｂ
）の各電極歯部の長さｈ（ｉ’）＝２μｍ、ソース電極層１０５ａ（ドレイン電極層１０
６ｂ）の各電極歯部とゲート電極層１１１との重畳部の長さａ（ｂ’）＝１．５μｍ、ゲ
ート幅ｇ＝６μｍ、各電極歯部の先端部同士が対峙する長さＰ’＝１．５μｍとした。

Ｃ構造のトランジスタ４０２は、図６（Ａ）に示されるように形成した。具体的には、ソ
ース電極層１０５ａ（櫛歯状電極層）の先端部とドレイン電極１０７ｂの端部との間隔Ｌ
＝３μｍ、ソース電極層１０５ａの幅ｗ（ドレイン電極層１０７ｂの幅ｗ）＝５０μｍ、
各電極歯部の幅ｌ１、ｌ２、ｌ３、ｌ４、＝３μｍ、各電極歯部間の間隔ｓ１、ｓ２、ｓ
３＝３μｍ、ソース電極層１０５ａの各電極歯部の長さｈ＝２μｍ、ソース電極層１０５
ａの各電極歯部とゲート電極層１１１との重畳部の長さａ＝１．５μｍ、ドレイン電極層
１０７ｂとゲート電極層１１１との重畳部の長さｂ’’＝１．５μｍ、ゲート幅ｇ＝６μ
ｍとした。

従来構造のトランジスタ４０３は、図６（Ｂ）に示されるように形成した。具体的には、
ソース電極層１０７ａの端部とドレイン電極１０７ｂの端部との間隔Ｌ＝３μｍ、ソース
電極層１０７ａの幅ｗ（ドレイン電極層１０７ｂの幅ｗ）＝５０μｍ、ソース電極層１０
７ａ（ドレイン電極層１０７ｂ）とゲート電極層１１１との重畳部の長さａ’（ｂ’’）
＝１．５μｍ、ゲート幅ｇ＝６μｍとした。

以下に、ソース電極層とドレイン電極層の形状を工夫した三種類のトランジスタ４００、
４０１、４０２は、従来構造のトランジスタ４０３と比べて寄生容量の値が低減されてい
ることを、実験に基づいて証明する。

以下に実験条件を示す。各トランジスタのソース電極層（ドレイン電極層）と、ゲート電
極層との重畳部に生じる寄生容量の値Ｃを、インピーダンスアナライザ（ａｇｉｌｅｎｔ
製、４２９４Ａ）を使用して、室温２５℃、基板温度２５℃、ＶＧ＝−２０〜３０Ｖ（刻
み幅０．２５Ｖ×２０１ステップ）で変化させて、インピーダンスアナライザの４端子か
らＧＰＩＢケーブル（ａｇｉｌｅｎｔ製）を延長し、マニピレータと直接接続させて測定
した。２端子で測定し、ソース電極層及びドレイン電極層には、片側のみ針を当て、もう
片側は、フローティングとして測定した。測定の前に、キャリブレーションを行い、周波
数を変更する度にキャリブレーションを行った。このキャリブレーションの際には、マニ
ピレータを全て共通にした。測定周波数ｆは、１ＭＨｚ、１００ｋＨｚ、１０ｋＨｚ、１
ｋＨｚの４条件で変化させて測定した。

図７（ａ）、図７（ｂ）、図７（ｃ）、図７（ｄ）は、実際に測定した、各トランジスタ
のソース電極層（ドレイン電極層）と、ゲート電極層との重畳部に生じる寄生容量の値Ｃ
の容量特性である。それぞれ、図７（ａ）は、Ａ構造のトランジスタ４００、図７（ｂ）
は、Ｂ構造のトランジスタ４０１、図７（ｃ）は、Ｃ構造のトランジスタ４０２、図７（
ｄ）は、従来構造のトランジスタ４０３の容量特性を示している。

図７（ａ）、図７（ｂ）、図７（ｃ）の寄生容量の値Ｃは、図７（ｄ）と比べて、低減さ
れていることが確認できた。例えば、周波数１ＭＨｚ、ＶＧ＝−２０Ｖの時における、寄
生容量の測定値は、トランジスタ４００の容量値Ｃ＝５．５０×１０^−１４Ｆ、トランジ
スタ４０１の容量値Ｃ＝５．４１×１０^−１４Ｆ、トランジスタ４０２の容量値Ｃ＝６．
７４×１０^−１４Ｆ、従来構造のトランジスタ４０３の容量値Ｃ＝９．６３×１０^−１４
Ｆ、となった。また、周波数１ＭＨｚ、ＶＧ＝０Ｖの時における、寄生容量の測定値は、
トランジスタ４００の容量値Ｃ＝５．５４×１０^−１４Ｆ、トランジスタ４０１の容量値
Ｃ＝５．５７×１０^−１４Ｆ、トランジスタ４０２の容量値Ｃ＝６．８１×１０^−１４Ｆ
、従来構造のトランジスタ４０３の容量値Ｃ＝９．６１×１０^−１４Ｆ、となった。

これより、ソース電極層（ドレイン電極層）と、ゲート電極層との重畳部の面積がトラン
ジスタ４００及びトランジスタ４０１は、従来構造のトランジスタ４０３の約１／２にな
り、トランジスタ４０２は、従来構造のトランジスタ４０３の約３／４になるのと同様に
、寄生容量の値Ｃもまた、トランジスタ４００及びトランジスタ４０１は、従来構造のト
ランジスタ４０３の約１／２になり、トランジスタ４０２は、従来構造のトランジスタ４
０３の約３／４になることが確認できた。

従って、ソース電極層（ドレイン電極層）と、ゲート電極層との重畳部の面積を低減させ
ることによって、寄生容量の値を低減させることができることが確認できた。また、ソー
ス電極層（ドレイン電極層）と、ゲート電極層との重畳部の面積と、重畳部に生じる寄生
容量の値は、ほぼ比例関係にあることが確認できた。

以下に、従来構造のトランジスタ４０３とソース電極層とドレイン電極層の形状を工夫し
た三種類のトランジスタ４００、４０１、４０２は、オン電流の値がほぼ変わらないこと
を、実験に基づいて証明する。

以下に実験条件を示す。各トランジスタのオン電流の値ＩＤ（ＩＤとは、ソース電極層と
ドレイン電極層との間に流れる電流のことである。）を、セミオートプローバ（４１５５
Ｂ）を使用して、室温２５℃、基板温度２５℃、ＶＧ＝−２０〜２０Ｖ（刻み幅０．２Ｖ
×２０１ステップ）で変化させ、ＶＤＳ＝１Ｖで測定した。

図８（ａ）、図８（ｂ）は、実際に測定した、各トランジスタのオン電流の値ＩＤの電流
特性である。図８（ａ）は、図８（ｂ）のｙ軸を対数表示したものである。図８（ｂ）に
おいて、（１）は、Ａ構造のトランジスタ４００、（２）は、Ｂ構造のトランジスタ４０
１、（３）は、Ｃ構造のトランジスタ４０２、（４）は、従来構造のトランジスタ４０３
の電流特性を示している。

図８より、従来構造のトランジスタ４０３とソース電極層とドレイン電極層の形状を工夫
した三種類のトランジスタ４００、４０１、４０２は、オン電流の値がほぼ変わらないこ
とが確認できた。例えば、ＶＧ＝２０Ｖの時における、オン電流の測定値は、（１）のト
ランジスタ４００の電流値ＩＤ＝１０．１×１０^−５Ａ、（２）のトランジスタ４０１の
電流値ＩＤ＝９．６９×１０^−５Ａ、（３）のトランジスタ４０２の電流値ＩＤ＝１１．
０×１０^−５Ａ、（４）の従来構造のトランジスタ４０３の電流値ＩＤ＝１３．３５×１
０^−５Ａ、となった。

これより、ソース電極層（ドレイン電極層）と、ゲート電極層との重畳部の面積を低減さ
せると、それに伴ってオン電流の値も、若干減少するものの、その減少率は数％程度であ
ることが確認できた。

これは、トランジスタ４００、４０１、４０２では、寄生容量の値を低減させることによ
って減少する直線電流を補えるだけの、各電極歯部の周りを囲む様に流れる曲線電流を発
生させることができたことを示唆している。すなわち、ソース（ドレイン）電極層の形状
を矩形状から櫛歯形状にすることによって、チャネル形成領域の幅が短くなっても、短く
する前と変わらないオン電流の値を維持することができたことを示唆している。つまり、
トランジスタ４００、４０１、４０２、従来構造のトランジスタ４０３のオン電流の値は
、全てチャネル形成領域の長さにのみ依存するとみなせることが確認できた。

従って、ソース電極層とドレイン電極層の形状を工夫したトランジスタは、ソース電極層
（ドレイン電極層）とゲート電極層との重畳部に生じる寄生容量の値を低減させても、オ
ン電流の値をほぼ維持できることが確認できた。

１００基板
１０２ゲート絶縁層
１０６半導体層
１１１ゲート電極層
１１２電極歯部
１１３電極歯部
１１４電極歯部
１１５電極歯部
１１６連結部
１２１トランジスタ
１４２電極歯部
１４３電極歯部
１４４電極歯部
１４５電極歯部
１４６連結部
１５２電極歯部
１５３電極歯部
１５４電極歯部
１５５電極歯部
２００トランジスタ
２０１トランジスタ
２１２電極歯部
２１３電極歯部
２１４電極歯部
２１５電極歯部
２１６連結部
２２２ゲート電極層
２４２電極歯部
２４３電極歯部
２４４電極歯部
２４５電極歯部
２４６連結部
４００トランジスタ
４０１トランジスタ
４０２トランジスタ
４０３トランジスタ
１０５ａソース電極層
１０５ｂドレイン電極層
１０６ｂドレイン電極層
１０７ａソース電極層
１０７ｂドレイン電極層
２０５ａソース電極層
２０５ｂドレイン電極層
２０６ａソース電極層
２０６ｂドレイン電極層
５０５基板
５０６保護絶縁層
５０７ゲート絶縁層
５１０トランジスタ
５１１ゲート電極層
５１６絶縁層
５３０酸化物半導体膜
５３１酸化物半導体層
５１５ａソース電極層
５１５ｂドレイン電極層

Claims

基板上に、
ゲート電極と、
ゲート絶縁膜を介して前記ゲート電極と重なる半導体層と、
前記半導体層を介して前記ゲート電極と一続きで重なるソース電極またはドレイン電極の一方と、
前記半導体層を介して前記ゲート電極と複数の領域で重なる前記ソース電極または前記ドレイン電極の他方と、を有し、
前記ソース電極または前記ドレイン電極の他方は、前記複数の領域と前記複数の領域を連結する連結部を有し、
前記半導体層の端部は、チャネル幅方向において、前記連結部と重なることを特徴とする半導体装置。
請求項１において、
前記半導体層は、酸化物半導体を有することを特徴とする半導体装置。
請求項１又は２において、
前記ソース電極または前記ドレイン電極の他方の前記ゲート電極と重なる複数の領域のそれぞれの間隔は３μｍより大きく５μｍ以下であることを特徴とする半導体装置。