JP6122533B2 - 表示装置の駆動方法 - Google Patents

表示装置の駆動方法 Download PDF

Info

Publication number
JP6122533B2
JP6122533B2 JP2016113721A JP2016113721A JP6122533B2 JP 6122533 B2 JP6122533 B2 JP 6122533B2 JP 2016113721 A JP2016113721 A JP 2016113721A JP 2016113721 A JP2016113721 A JP 2016113721A JP 6122533 B2 JP6122533 B2 JP 6122533B2
Authority
JP
Japan
Prior art keywords
period
transistor
selection period
scanning line
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016113721A
Other languages
English (en)
Other versions
JP2016167096A (ja
Inventor
小山　潤
潤 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016167096A publication Critical patent/JP2016167096A/ja
Application granted granted Critical
Publication of JP6122533B2 publication Critical patent/JP6122533B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2077—Display of intermediate tones by a combination of two or more gradation control methods
    • G09G3/2081—Display of intermediate tones by a combination of two or more gradation control methods with combination of amplitude modulation and time modulation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix

Description

本発明は、表示装置の駆動方法に関する。または、複数の画素を有する表示装置において
、各画素に設けられるトランジスタの半導体層に酸化物半導体を用いる構成における、表
示装置の駆動方法に関する。
アモルファスシリコンを用いたトランジスタを、液晶等の表示素子を駆動するための駆動
用素子として用いる表示装置は、コンピュータのモニタやテレビジョン装置などの市販製
品で広く用いられている。アモルファスシリコンを用いたトランジスタの製造技術はすで
に確立され、６０インチを超える液晶パネルも生産されている。
しかし、アモルファスシリコンを用いたトランジスタは動作速度が遅く、これ以上の高性
能化が望めないことから、ポリシリコンを用いた薄膜トランジスタの開発も進められてき
ている。しかし、ポリシリコンを作製するには結晶化工程が必要となり、これがトランジ
スタの特性バラツキの要因や、パネルサイズの大面積化に対する阻害要因となっていた。
これに対し、シリコン系以外のトランジスタ材料として酸化物半導体材料への注目が高ま
っている。酸化物半導体の材料としては、酸化亜鉛を成分とするものが知られている。例
えば特許文献１には、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸
化物半導体）なるもので形成されたトランジスタを表示装置の駆動用素子として用いる構
成について開示している。
特開２００６−１６５５２８号公報
しかしながら酸化物半導体を用いて作製されるトランジスタは、電気的特性が安定せずに
、外部環境に応じて諸特性が変化してしまう問題がある。具体的には、酸化物半導体を用
いて作製されるトランジスタに４００ｎｍ以下の波長の光を照射しつつ、ゲートに負バイ
アスを印加すると、しきい値電圧が変動するといった特性の劣化を生じてしまう。
本発明の一態様は、表示装置の駆動用素子に用いる、酸化物半導体を半導体層として具備
するトランジスタにおいて、当該トランジスタの特性劣化を回復することの出来る表示装
置の駆動方法を提供することを課題の一とする。
本発明の一態様は、４００ｎｍ以下の波長の光が照射されつつ、ゲートに負バイアスを印
加されることでしきい値電圧が変動したトランジスタに対し、ゲートに２０Ｖ以上の電圧
を１ｍ秒以上印加することで、当該トランジスタのしきい値電圧の変動を変動前と同程度
の状態まで回復させる表示装置の駆動方法を提供するものである。具体的には、複数のフ
レーム期間により画像表示を行う表示装置の駆動方法において、各フレーム期間における
複数の走査線のうち、いずれか一の走査線を選択する期間で駆動用素子であるトランジス
タに対し、ゲートに２０Ｖ以上の電圧を１ｍ秒以上印加できるよう駆動する。そして複数
のフレーム期間にわたって、各行を選択していくことで全ての駆動用素子であるトランジ
スタに対し、ゲートに２０Ｖ以上の電圧を１ｍ秒以上印加できるようにし、トランジスタ
の特性劣化を回復するものである。
本発明の一態様は、複数のフレーム期間において複数の走査線及び信号線により、複数の
画素に供給する画像信号を制御して画像表示を行う表示装置の駆動方法において、第１の
フレーム期間では、第１の走査線を第１の選択期間で選択し、第１の走査線以外の第２の
走査線を含む走査線を第２の選択期間で選択し、第２のフレーム期間では、第２の走査線
を第１の選択期間で選択し、第２の走査線以外の第１の走査線を含む走査線を第２の選択
期間で選択し、第１の選択期間及び第２の選択期間は、画素に設けられる酸化物半導体を
有するトランジスタのゲートにハイレベルの電位を印加する期間であり、第１の選択期間
は、第２の選択期間より長い期間である表示装置の駆動方法である。
本発明の一態様は、複数のフレーム期間において複数の走査線及び信号線により、複数の
画素に供給する画像信号を制御して画像表示を行う表示装置の駆動方法において、第１の
フレーム期間では、第１の走査線を第１の選択期間で選択し、第１の走査線以外の第２の
走査線を含む走査線を第２の選択期間で選択し、第２のフレーム期間では、第２の走査線
を第１の選択期間で選択し、第２の走査線以外の第１の走査線を含む走査線を第２の選択
期間で選択し、第１の選択期間及び第２の選択期間は、画素に設けられる酸化物半導体を
有するトランジスタのゲートにハイレベルの電位を印加する期間であり、第１の選択期間
において、トランジスタに電気的に接続される信号線には、ローレベルの電位の画像信号
が供給され、第１の選択期間は、第２の選択期間より長い期間である表示装置の駆動方法
である。
本発明の一態様において、トランジスタに電気的に接続される表示素子は、液晶素子であ
る表示装置の駆動方法でもよい。
本発明の一態様において、第１の選択期間で選択する走査線は、複数である表示装置の駆
動方法でもよい。
本発明の一態様により、表示装置の駆動用素子に用いる、酸化物半導体を半導体層として
具備するトランジスタにおいて、当該トランジスタの特性劣化を回復することの出来る表
示装置の駆動方法を提供することができる。
実施の形態１を説明するための図。 実施の形態１を説明するための図。 実施の形態１を説明するための図。 実施の形態１を説明するための図。 実施の形態２を説明するための図。 実施の形態２を説明するための図。 実施の形態２を説明するための図。 実施の形態３を説明するための図。 実施の形態４を説明するための図。 実施の形態６を説明するための図。 実施の形態７を説明するための図。 実施例１を説明するための図。 実施例１を説明するための図。 実施例１を説明するための図。
以下、本発明の実施の形態及び実施例について図面を参照しながら説明する。但し、実施
の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱する
ことなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。
従って本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以
下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて
示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形のなま
り、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしも
そのスケールに限定されない。
なお、本明細書にて用いる「第１」、「第２」、「第３」等などの用語は、構成要素の混
同を避けるために付したものであり、数的に限定するものではないことを付記する。
（実施の形態１）
まず、表示装置における表示部（または画素部ともいう）の簡単な回路構成について図１
（Ａ）に示す。
図１（Ａ）は、画像信号が供給される画素の回路図について示している。図１（Ａ）では
、表示部１００における、走査線１０１（ゲート線）、信号線１０２（データ線）、画素
１０３、トランジスタ１０４、表示素子１０５を示している。なお表示部１００には、ｎ
本（ｎは２以上の自然数）の走査線、ｍ本（ｍは２以上の自然数）の信号線が設けられ、
複数の画素１０３におけるトランジスタ１０４の導通状態を制御するものとして、以下説
明する。
走査線１０１は、表示部１００にマトリクス状に設けられる画素１０３を行方向に一斉に
選択するための配線である。具体的には、走査線１０１は、トランジスタ１０４のゲート
に接続されており、ゲートに印加する電位に応じて、トランジスタのソースとドレインと
の間の導通状態を制御する。なお図１（Ａ）において、１行目の走査線はＧＯＵＴ＿１、
２行目の走査線はＧＯＵＴ＿２、ｉ行目（ｉはｎ以下の自然数）の走査線はＧＯＵＴ＿ｉ
、ｎ行目の走査線はＧＯＵＴ＿ｎとして示している。
信号線１０２は、表示部１００にマトリクス状に設けられる画素１０３の表示素子１０５
に画像信号を供給するための配線である。具体的には、信号線１０２は、トランジスタ１
０４のソースまたはドレインの一方にあたる第１端子に接続されており、トランジスタの
導通状態に応じて画像信号をソースまたはドレインの他方にあたる第２端子に供給する。
そして表示素子１０５では、階調の制御が行われる。
表示部１００においてマトリクス状に設けられる画素１０３は、走査線１０１及び信号線
１０２に接続されている。一例としては、画素１０３は、走査線１０１及び信号線１０２
の交差部に応じて設けられる構成となる。なお画素１０３は表示部１００において、必ず
しも縦横に並べて配置する構成でなくてもよい。例えば画素１０３は、走査線１０１及び
／または信号線１０２を蛇行させた上で画素１０３をジグザグに配置する構成としてもよ
い。
なお、画素とは、一つの色要素（例えばＲ（赤）Ｇ（緑）Ｂ（青）のいずれか１つ）の明
るさを制御できる表示単位に相当するものとする。従って、カラー表示装置の場合には、
カラー画像の最小表示単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成される
ものとする。ただし、カラー画像を表示するための色要素は、三色に限定されず、三色以
上を用いても良いし、ＲＧＢ以外の色を用いても良い。
トランジスタ１０４は、酸化物半導体を半導体層に用いて作成されたトランジスタである
。トランジスタ１０４のゲートは走査線１０１に接続され、第１端子は信号線１０２に接
続され、第２端子は表示素子１０５に接続される。
なお図面においてトランジスタの記号に付す「ＯＳ」は、半導体層に酸化物半導体（Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたトランジスタであることを示している。
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半
導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半
導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化
物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ
−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や
、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用
いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）
を有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、
上記酸化物半導体は、珪素を含んでいてもよい。
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記することがで
きる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一又は複数の金属元素を示
す。
酸化物半導体膜は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作
製するのが望ましい。酸化物半導体膜は、例えば、スパッタリング法などを用いて作製す
ることができる。
なお、トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を
有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイ
ン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソース
とドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソース
またはドレインであるかを限定することが困難である。そこで、本明細書においては、ソ
ース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある
。その場合、一例としては、それぞれを一方の端子、他方の端子と表記する場合がある。
なお画素に設けるトランジスタの構造については逆スタガ型の構造でもよいし、順スタガ
型の構造でもよい。または、チャネル領域が複数の領域に分かれて直列に接続された、ダ
ブルゲート型の構造でもよい。または、ゲート電極がチャネル領域の上下に設けられたデ
ュアルゲート型の構造でもよい。また、トランジスタを構成する半導体層を複数の島状の
半導体層にわけて形成し、スイッチング動作を実現しうるトランジスタ素子としてもよい
。
表示素子１０５は、一例として光の透過または非透過を制御する素子であればよく、例え
ば液晶素子を用いればよい。なお表示素子１０５としては、液晶素子の他にも例えばＭＥ
ＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）素子を用い
てもよい。なお表示素子１０５には液晶素子の他に保持容量を併設する構成もある。また
表示素子１０５としてＥＬ素子等の自発光素子を用いる構成でもよい。
次いで図１（Ｂ）では、図１（Ａ）で示した走査線１０１のＧＯＵＴ＿１乃至ＧＯＵＴ＿
ｎによる画素の選択期間について模式的に示したものである。また図１（Ｂ）では、画像
表示を行うための複数のフレーム期間の一部について示している。そして図１（Ｂ）では
第１のフレーム期間乃至第ｎのフレーム期間にわたって順に示している。例えば第１のフ
レーム期間におけるＧＯＵＴ＿１が第１の選択期間Ｔ１で画素を選択し、次いでＧＯＵＴ
＿２が第２の選択期間Ｔ２で画素を選択していき、そして最終行であるＧＯＵＴ＿ｎが第
２の選択期間Ｔ２で画素を選択するものである。第１のフレーム期間乃至第ｎのフレーム
期間では、１行目からｎ行目までの走査線１０１の選択期間の累計によって、おおよその
１フレーム期間の長さが決まってくる。
なお走査線１０１のＧＯＵＴ＿１乃至ＧＯＵＴ＿ｎによる画素の選択期間とは、ハイレベ
ルの電位を走査線１０１に供給することで、トランジスタ１０４のソースとドレインとの
間を導通状態とする期間のことをいう。逆に、選択期間以外の期間となる非選択期間では
、ローレベルの電位を走査線１０１に供給し、トランジスタ１０４のソースとドレインと
の間が非導通状態となる。
図１（Ｂ）では、前述したように第１のフレーム期間において１行目の走査線ＧＯＵＴ＿
１（第１の走査線ともいう）に接続された画素を第１の選択期間Ｔ１で選択し、１行目以
外の走査線に接続された画素を第２の選択期間Ｔ２で選択する。同様に第２のフレーム期
間において２行目の走査線ＧＯＵＴ＿２（第２の走査線ともいう）に接続された画素を第
１の選択期間Ｔ１で選択し、２行目以外の走査線に接続された画素を第２の選択期間Ｔ２
で画素を選択する。同様に第ｉのフレーム期間においてｉ行目の走査線ＧＯＵＴ＿ｉをに
接続された画素第１の選択期間Ｔ１で選択し、ｉ行目以外の走査線に接続された画素を第
２の選択期間Ｔ２で選択する。同様に第ｎのフレーム期間においてｎ行目の走査線ＧＯＵ
Ｔ＿ｎに接続された画素を第１の選択期間Ｔ１で選択し、ｎ行目以外の走査線に接続され
た画素を第２の選択期間Ｔ２で画素を選択する。
すなわち１フレーム期間に１行の走査線による選択期間を第１の選択期間Ｔ１とし、残り
の行での走査線による選択期間を第２の選択期間Ｔ２としている。従って１行目からｎ行
目までの走査線１０１の選択期間の累計による１フレーム期間の長さは、第１のフレーム
期間乃至第ｎのフレーム期間で同じ長さとなる。
具体的な一例としては図２（Ａ）に示すように、第１の選択期間Ｔ１はトランジスタのゲ
ートにハイレベルの電位を印加する期間であり、当該期間の長さを１ｍ秒以上とするもの
である。そして第１の選択期間Ｔ１では、信号線より画像信号ｄａｔａが表示素子側に供
給されることとなる。また図２（Ｂ）に示すように、第２の選択期間Ｔ２はトランジスタ
のゲートにハイレベルの電位を印加する期間であり、当該期間の長さを数μ秒程度とする
ものである。そして第２の選択期間Ｔ２では、信号線より画像信号ｄａｔａが表示素子側
に供給されることとなる。また図２（Ｃ）に示すように１フレーム期間は、走査線１０１
のＧＯＵＴ＿１乃至ＧＯＵＴ＿ｎによる第１の選択期間Ｔ１及び第２の選択期間Ｔ２の累
積期間により、１フレーム期間の長さが定まることとなる。
本実施の形態の構成では、図１（Ｂ）のように走査線は複数のフレーム期間のそれぞれに
第１の選択期間Ｔ１を挿入するよう走査する。そして、ゲートに負バイアスを印加される
ことでしきい値電圧が変動した各行のトランジスタに対し、ゲートに２０Ｖ以上の電圧を
１ｍ秒以上印加することで、前述のしきい値電圧の変動を回復させることができるもので
ある。その結果、酸化物半導体を半導体層として具備するトランジスタにおいて、当該ト
ランジスタの特性劣化を回復することが出来る。
図２（Ｃ）に示す図と比較するために図３（Ａ）、図３（Ｂ）には、走査線１０１のＧＯ
ＵＴ＿１乃至ＧＯＵＴ＿ｎによる第１の選択期間Ｔ１のみによる走査、及び第２の選択期
間Ｔ２のみによる走査について示している。
図３（Ａ）に示す構成で１フレーム期間の長さは、走査線１０１のＧＯＵＴ＿１乃至ＧＯ
ＵＴ＿ｎによる第１の選択期間Ｔ１の累積期間により、１フレーム期間の長さが定まるこ
ととなる。そのため、１ｍ秒以上の期間を要する第１の選択期間Ｔ１が累積すると、１フ
レーム期間の長さが長くなり、複数のフレーム期間による動画表示等が困難になってしま
う。
また図３（Ｂ）に示す構成で１フレーム期間の長さは、走査線１０１のＧＯＵＴ＿１乃至
ＧＯＵＴ＿ｎによる第２の選択期間Ｔ２の累積期間により、１フレーム期間の長さが定ま
ることとなる。そのため、１秒間を６０フレームで表示を行う場合１フレーム期間は１６
．６ｍ秒となり、数μ秒程度の期間を要する第２の選択期間Ｔ２が累積しても１フレーム
期間内に収めることができる。しかしながら当該駆動ではゲートに２０Ｖ以上の電圧を１
ｍ秒以上印加するといった駆動が困難となる。
本実施の形態の構成においては、図１（Ｂ）及び図２（Ｃ）で説明したように、走査線の
駆動を複数のフレーム期間にわたって第１の選択期間Ｔ１を挿入するよう走査することで
、動画表示等が困難になることなく、ゲートに負バイアスを印加されることでしきい値電
圧が変動した各行のトランジスタに対し、ゲートに２０Ｖ以上の電圧を１ｍ秒以上印加す
ることで、前述のしきい値電圧の変動を回復させることができるものである。その結果、
酸化物半導体を半導体層として具備するトランジスタにおいて、当該トランジスタの特性
劣化を回復することが出来る。
なお図１（Ｂ）及び図２（Ｃ）で説明したように、走査線の駆動を複数のフレーム期間に
わたって第１の選択期間Ｔ１を挿入する走査は、走査線１０１のＧＯＵＴ＿１乃至ＧＯＵ
Ｔ＿ｎのいずれか一に限らず、２行以上の走査線で行う構成としてもよい。具体的には、
図４（Ａ）に示すように１フレーム期間において、走査線１０１のＧＯＵＴ＿ｉ及びＧＯ
ＵＴ＿ｉ＋１を第１の選択期間Ｔ１とする構成であってもよい。また図４（Ａ）に示した
ように連続する走査線に限らず、図４（Ｂ）に示すように離間した走査線である走査線１
０１のＧＯＵＴ＿２及びＧＯＵＴ＿ｉを第１の選択期間Ｔ１とする構成であってもよい。
図４（Ｂ）は図４（Ａ）に比べ、第１の選択期間Ｔ１で選択することによるちらつきを小
さくすることができる。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態２）
本実施の形態では上記実施の形態１で説明した表示素子として液晶素子を具備する液晶表
示装置の構成例を示し、液晶表示装置における反転駆動を行う際の駆動方法について説明
する。
まず液晶表示装置の構成について図５（Ａ）に示す。図５（Ａ）に示す液晶表示装置は、
複数の画素１０３を有する表示部１００と、走査線駆動回路３０１と、信号線駆動回路３
０２と、走査線駆動回路３０１によって電位が制御されるｎ本の走査線１０１と、信号線
駆動回路３０２によって電位が制御されるｍ本の信号線１０２と、を有する。
図５（Ｂ）は、図５（Ａ）に示す液晶表示装置が有する画素１０３の回路図の一例を示す
図である。図５（Ｂ）に示す画素１０３は、ゲートが走査線１０１に接続され、ソース及
びドレインの一方が信号線１０２に接続されたトランジスタ１０４と、一方の電極がトラ
ンジスタ１０４のソース及びドレインの他方に接続され、他方の電極が容量電位を供給す
る配線３１４（容量配線ともいう）に接続された容量素子３１２と、一方の電極（画素電
極ともいう）がトランジスタ１０４のソース及びドレインの他方及び容量素子３１２の一
方の電極に接続され、他方の電極（対向電極ともいう）が対向電位を供給する配線３１３
に接続された液晶素子３１１と、を有する。
なお、トランジスタ１０４は、ｎチャネル型のトランジスタである。また、容量電位と対
向電位を同一の電位とすることが可能である。
次いで、図６には図５（Ｂ）で示した画素１０３の回路図を信号線が延在する方向に並べ
て表したものである。図６においては、走査線１０１＿ｊ（ｊはｎ以下の自然数）、走査
線１０１＿ｊ＋１、及び走査線１０１＿ｊ＋２、並びに信号線１０２＿ｋ（ｋはｍ以下の
自然数）を示している。また図６では走査線１０１＿ｊ（ｊはｎ以下の自然数）及び信号
線１０２＿ｋに接続される画素として画素１０３＿ｊ、走査線１０１＿ｊ＋１（ｊはｎ以
下の自然数）及び信号線１０２＿ｋに接続される画素として画素１０３＿ｊ＋１、走査線
１０１＿ｊ＋２（ｊはｎ以下の自然数）及び信号線１０２＿ｋに接続される画素として画
素１０３＿ｊ＋２を示している。なお各画素における表示素子としては、液晶素子を示し
ている。
図７（Ａ）には、図６に示す回路図を上記実施の形態１で説明した構成で駆動する際のタ
イミングチャートについて示したものである。図７（Ａ）ではｉフレーム目において走査
線１０１＿ｊにおける選択信号を第１の選択信号Ｔ１とし、ｉ＋１フレーム目において走
査線１０１＿ｊ＋１における選択信号を第１の選択信号Ｔ１としている。なおｉフレーム
目およびｉ＋１フレーム目では、第１の選択期間Ｔ１以外の期間を第２の選択期間Ｔ２と
して走査線を走査している。
また図７（Ａ）では液晶素子に印加する電圧をフレーム毎に反転させて行う所謂フレーム
反転駆動のために、ｉフレーム目とｉ＋１フレーム目において信号線１０２＿ｋに供給す
る画像信号を反転する極性（図中、＋記号、−記号で表記）となるよう、交互に切り替わ
る様子を示している。なお図７（Ａ）では対向電位が供給される配線の電位を併せて示し
ており、ここでは一定の電位が供給される様子を表しているが、反転駆動の方式に応じて
適宜変動するよう動作させることも可能である。
本実施の形態の構成においては、図７（Ａ）に示すように、走査線の駆動を複数のフレー
ム期間にわたって第１の選択期間Ｔ１を挿入するよう走査することで、動画表示等が困難
になることなく、ゲートに負バイアスを印加されることでしきい値電圧が変動した各行の
トランジスタに対し、ゲートに２０Ｖ以上の電圧を１ｍ秒以上印加することで、前述のし
きい値電圧の変動を回復させることができるものである。その結果、酸化物半導体を半導
体層として具備するトランジスタにおいて、当該トランジスタの特性劣化を回復すること
が出来る。
なお第１の選択期間Ｔ１では、信号線１０２＿ｋに供給する画像信号の極性を、反転駆動
を行う際の画像信号の極性に関わらず、ローレベルの電位となるようにすることも可能で
ある。具体的なタイミングチャートについて図７（Ｂ）に示す。図７（Ｂ）に示すように
ｉ＋１フレーム目でハイレベルの電位となる画像信号の極性の場合に走査線１０１＿ｊ＋
１が第１の選択信号Ｔ１によるハイレベルの電位の際に、ローレベルの電位となる画像信
号の極性とするものである。当該構成とすることにより、ゲートに負バイアスを印加する
際の負バイアスの大きさを大きくすることが出来るため、しきい値電圧が変動した各行の
トランジスタに対し、前述のしきい値電圧の変動を回復させる効果を高めることができる
。
なお図７（Ａ）、（Ｂ）では、フレーム反転駆動の例を説明したが、ゲートライン反転駆
動や、ソースライン反転駆動とすることもできる。またドット反転駆動とすることもでき
る。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した駆動方法を実現しうる表示装置のブロック
図について説明する。
図８に示すブロック図は、素子基板５００及び表示制御回路５０１を示している。
図８に示すブロック図の素子基板５００は、走査線駆動回路３０１と、信号線駆動回路３
０２と、表示部１００と、を有する。
図８に示すブロック図の表示制御回路５０１は、画像信号（図８中、ｄａｔａ）が外部よ
り入力される。また表示制御回路５０１は、走査線駆動回路３０１及び信号線駆動回路３
０２を駆動するためのクロック信号を生成するクロック生成回路５０２と、走査線駆動回
路３０１に出力するクロック信号のパルス幅を制御するためのパルス幅制御回路５０３と
、を有する。
なお走査線駆動回路３０１及び信号線駆動回路３０２は、必ずしも表示部１００と同じ素
子基板５００上に設けられる構成でなくてもよい。
クロック生成回路５０２は、所定の周波数のクロック信号を出力して走査線駆動回路３０
１及び信号線駆動回路３０２を駆動するための回路である。またパルス幅制御回路５０３
は、走査線駆動回路３０１でのフレーム毎に第１の選択信号が各行に出力されるようクロ
ック信号のパルス幅を制御するための回路である。具体的には、第１の選択信号Ｔ１を出
力する期間ではクロック信号がハイレベルの電位を保持するように走査線駆動回路３０１
に出力するクロック信号のパルス幅を制御する。
なお上記実施の形態で説明したように第１の選択信号Ｔ１及び第２の選択信号Ｔ２をフレ
ーム期間毎に切り替えて出力できる回路であれば、本実施の形態以外の構成であってもよ
い。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、液晶素子を有する素子基板について説明する。なお本実施の形態で説
明する液晶素子を有する素子基板を液晶表示装置という。
液晶表示装置の素子基板の外観及び断面について、図９を用いて説明する。図９（Ａ１）
（Ａ２）は、第１の基板４００１上に形成されたトランジスタ４０１０、４０１１及び液
晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止したパネ
ルの上面図であり、図９（Ｂ）は、図９（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当
する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また、画素部４００２と、走査線駆動
回路４００４の上に第２の基板４００６が設けられている。画素部４００２と、走査線駆
動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とに
よって、液晶層４００８と共に封止されている。
また、図９（Ａ１）は第１の基板４００１上のシール材４００５によって囲まれている領
域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成
された信号線駆動回路４００３が実装されている。なお、図９（Ａ２）は信号線駆動回路
の一部を第１の基板４００１上に酸化物半導体を用いたトランジスタで形成する例であり
、第１の基板４００１上に信号線駆動回路４００３ｂが形成され、かつ別途用意された基
板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３ａが実装
されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、またはＴＡＢ方法などを用いることができる。図９（Ａ１）は
、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図９（Ａ２）は、ＴＡ
Ｂ方法により信号線駆動回路４００３を実装する例である。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、トランジスタを複数有しており、図９（Ｂ）では、画素部４００２に含まれるトランジ
スタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示して
いる。トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２１が設けられてい
る。
トランジスタ４０１０、４０１１は、上記実施の形態１でも説明したように酸化物半導体
膜を用いて半導体層を作製するものである。
また、第１の基板４００１上に画素電極層４０３０及び共通電極層４０３１が設けられ、
画素電極層４０３０は、トランジスタ４０１０と電気的に接続されている。液晶素子４０
１３は、画素電極層４０３０、共通電極層４０３１、及び液晶層４００８を含む。
また、ブルー相を示す液晶層４００８を有する液晶表示装置において、基板に概略平行（
すなわち水平な方向）な電界を生じさせて、基板と平行な面内で液晶分子を動かして、階
調を制御する方式を用いることができる。このような方式として、本実施の形態では、図
９に示すようなＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードで用いる電極構
成を適用する場合を示している。なお、ＩＰＳモードに限られず、ＦＦＳ（Ｆｒｉｎｇｅ
Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードで用いる電極構成を適用することも可能であ
る。なお特にブルー相を示す液晶層を用いる構成は、高い印加電圧により配向を制御する
必要があり、上記実施の形態１で説明した、ゲートに負バイアスを印加されることでしき
い値電圧が変動したトランジスタに対し、ゲートに２０Ｖ以上の電圧を１ｍ秒以上印加す
ることで、当該トランジスタのしきい値電圧の変動を変動前と同程度の状態まで回復させ
る表示装置の駆動方法を行うのに好適である。
なお、第１の基板４００１、第２の基板４００６としては、透光性を有するガラス、プラ
スチックなどを用いることができる。プラスチックとしては、ポリエーテルサルフォン（
ＰＥＳ）、ポリイミド、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａ
ｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフ
ィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
また、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている柱状のス
ペーサ４０３５は、絶縁膜を選択的にエッチングすることにより設けることができる。な
お、柱状のスペーサ４０３５の代わりに、球状のスペーサを用いていてもよい。
保護膜として機能する絶縁層４０２０でトランジスタ４０１０、４０１１を覆う構成とし
てもよいが、特に限定されない。
なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防
ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化珪素膜
、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウ
ム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成す
ればよい。
また、保護膜を形成した後に、半導体層のアニール（３００℃〜４００℃）を行ってもよ
い。
画素電極層４０３０、共通電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用
いることができる。
また、画素電極層４０３０、共通電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部
４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また、トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース線に
対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路は、
酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
図９では、接続端子電極４０１５が、画素電極層４０３０と同じ導電膜から形成され、端
子電極４０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層
と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また、図９においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して
実装してもよいし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成し
て実装してもよい。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態５）
本実施の形態では実施の形態４でも説明したトランジスタの半導体層に用いる酸化物半導
体膜の作製方法の具体例について説明する。
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃以上５００
℃以下、好ましくは３００℃以上５００℃以下となるように加熱する。
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体膜を
成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、
イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが
望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素
化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため
、当該成膜室で成膜した酸化物半導体膜に含まれる水素、水、水酸基または水素化物など
の不純物の濃度を低減することができる。
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含
む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板
を上述の温度で加熱して、酸化物半導体膜の成膜を行うことにより、基板温度は高温とな
るため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体膜に取り込ま
れにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体膜の成膜を
行うことにより、酸化物半導体膜に含まれる水素、水、水酸基または水素化物などの不純
物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減するこ
とができる。
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、
直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率
１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質
（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
なお、酸化物半導体膜をスパッタリング法により形成する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、酸化物半導体膜の被形成表面に付着している粉
状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基
板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である
。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
また、酸化物半導体膜を加工することによって、島状の酸化物半導体膜を形成する。酸化
物半導体膜の加工は、所望の形状のマスクを酸化物半導体膜上に形成した後、当該酸化物
半導体膜をエッチングすることによって行うことができる。
その後、酸化物半導体膜に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行
うことによって、酸化物半導体膜中に含まれる水素原子を含む物質をさらに除去し、酸化
物半導体膜の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱
処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以
上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、ま
たは希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素
などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や
、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好
ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体膜は大気に触れさせ
ず、水や水素の混入が生じないようにする。
熱処理を行うことによって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近
い酸化物半導体膜を形成することで、極めて優れた特性のトランジスタを実現することが
できる。
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱
水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導
体膜を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可
能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても
良い。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれ
ていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石
灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の
物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐ．６２１
−６３３）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成
する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元
素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導
体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、
Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断す
る、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフ
トすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こ
り、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特
性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合におい
て顕著に現れる。従って、酸化物半導体膜中の水素の濃度が５×１０１９／ｃｍ３以下、
特に５×１０１８／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ま
しい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ
３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以
下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは
１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃ
ｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
なお、酸化物半導体膜は非晶質であっても良いが、トランジスタのチャネル形成領域とし
て結晶性を有する酸化物半導体膜を用いることが好ましい。結晶性を有する酸化物半導体
膜を用いることで、トランジスタの信頼性（ゲート・バイアス・ストレス耐性）を高める
ことができるからである。
結晶性を有する酸化物半導体膜としては、理想的には単結晶であることが望ましいが、ｃ
軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ：ＣＡＡ
Ｃとも呼ぶ）を含む酸化物を用いることが好ましい。
ＣＡＡＣ膜は、スパッタリング法によっても作製することができる。スパッタリング法に
よってＣＡＡＣ膜を得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成
されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要で
ある。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００
ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに
好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱
温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミ
クロな欠陥や、積層界面の欠陥を修復することができる。
以上のようにして酸化物半導体膜を成膜することができる。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態６）
本実施の形態では、液晶表示装置の画素の平面図及び断面図の一例について図面を用いて
説明する。
図１０（Ａ）は表示パネルが有する複数の画素の１つの平面図を示している。図１０（Ｂ
）は図１０（Ａ）の一点鎖線Ａ−Ｂにおける断面図である。
図１０（Ａ）において、信号線となる配線層（ソース電極層１２０１ａ及びドレイン電極
層１２０１を含む）は、図中上下方向（列方向）に延伸するように配置されている。走査
線となる配線層（ゲート電極層１２０２を含む）は、図中左右方向（行方向）に延伸する
ように配置されている。コモン線となる配線層（ゲート電極層１２０３を含む）は、ソー
ス電極層１２０１ａに概略直交する方向（図中左右方向（行方向））に延伸するように配
置されている。容量配線層１２０４は、ゲート電極層１２０２及びゲート電極層１２０３
に概略平行な方向であって、且つ、ソース電極層１２０１ａに概略直交する方向（図中左
右方向（行方向））に延伸するように配置されている。
図１０（Ａ）において、表示パネルの画素には、ゲート電極層１２０２を有するトランジ
スタ１２０５が設けられている。トランジスタ１２０５上には、絶縁膜１２０７、絶縁膜
１２０８、及び層間膜１２０９が設けられている。
図１０（Ａ）、図１０（Ｂ）に示す表示パネルの画素は、トランジスタ１２０５に接続さ
れる第１の電極層として透明電極層１２１０、ゲート電極層１２０３に接続される第２の
電極層として透明電極層１２１１を有する。透明電極層１２１０及び透明電極層１２１１
は、互いの櫛歯状の形状が噛み合うように、且つ離間して設けられている。トランジスタ
１２０５上の絶縁膜１２０７、絶縁膜１２０８、及び層間膜１２０９には、開口（コンタ
クトホール）が形成されている。開口（コンタクトホール）において、透明電極層１２１
０とトランジスタ１２０５とが接続されている。
図１０（Ａ）、図１０（Ｂ）に示すトランジスタ１２０５は、ゲート絶縁層１２１２を介
してゲート電極層１２０２上に配置された半導体層１２１３を有し、半導体層１２１３に
接してソース電極層１２０１ａ及びドレイン電極層１２０１ｂを有する。また、容量配線
層１２０４、ゲート絶縁層１２１２、及びドレイン電極層１２０１ｂが積層して、容量素
子１２１５を形成している。
また、トランジスタ１２０５及び液晶層１２１７を間に挟んで、第１の基板１２１８と第
２の基板１２１９とが重畳ように配置されている。
なお図１０（Ｂ）では、トランジスタ１２０５としてボトムゲート構造の逆スタガ型トラ
ンジスタを用いる例を示したが、本明細書に開示する表示装置に適用できるトランジスタ
の構造は特に限定されない。例えば、ゲート絶縁層を介してゲート電極層が半導体層の上
側に配置されるトップゲート構造のトランジスタ、及び、ゲート絶縁層を介してゲート電
極層が半導体層の下側に配置されるボトムゲート構造のスタガ型トランジスタ及びプレー
ナ型トランジスタなどを用いることができる。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態７）
本実施の形態においては、電子機器の例について説明する。
上記実施の形態に係る表示装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用のモニタ、電子ペーパー、デジタルカメラ、デジタル
ビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう
）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機等の大型ゲーム機等が挙
げられる。
上記実施の形態に係る表示装置は、情報を表示するものであればあらゆる分野の電子機器
に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、
ポスター、電車等の乗り物の車内広告、クレジットカード等の各種カードにおける表示等
に適用することができる。電子機器の一例を図１１に示す。
図１１（Ａ）は、電子書籍の一例を示している。図１１（Ａ）に示す電子書籍は、筐体１
７００及び筐体１７０１の２つの筐体で構成されている。筐体１７００及び筐体１７０１
は、蝶番１７０４により一体になっており、開閉動作を行うことができる。このような構
成により、書籍のような動作を行うことが可能となる。
筐体１７００には表示部１７０２が組み込まれ、筐体１７０１には表示部１７０３が組み
込まれている。表示部１７０２及び表示部１７０３は、続き画面を表示する構成としても
よいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすること
で、例えば右側の表示部（図１１（Ａ）では表示部１７０２）に文章を表示し、左側の表
示部（図１１（Ａ）では表示部１７０３）に画像を表示することができる。
図１１（Ｂ）は、表示装置を用いたデジタルフォトフレームの一例を示している。例えば
、図１１（Ｂ）に示すデジタルフォトフレームは、筐体１７１１に表示部１７１２が組み
込まれている。表示部１７１２は、各種画像を表示することが可能であり、例えば、デジ
タルカメラ等で撮影した画像データを表示させることで、通常の写真立てと同様に機能さ
せることができる。
図１１（Ｃ）は、表示装置を用いたテレビジョン装置の一例を示している。図１１（Ｃ）
に示すテレビジョン装置は、筐体１７２１に表示部１７２２が組み込まれている。表示部
１７２２により、映像を表示することが可能である。また、ここでは、スタンド１７２３
により筐体１７２１を支持した構成を示している。表示部１７２２は、上記実施の形態に
示した表示装置を適用することができる。
図１１（Ｄ）は、表示装置を用いた携帯電話機の一例を示している。図１１（Ｄ）に示す
携帯電話機は、筐体１７３１に組み込まれた表示部１７３２の他、操作ボタン１７３３、
操作ボタン１７３７、外部接続ポート１７３４、スピーカ１７３５、及びマイク１７３６
等を備えている。
図１１（Ｄ）に示す携帯電話機は、表示部１７３２がタッチパネルになっており、指等の
接触により、表示部１７３２の表示内容を操作することができる。また、電話の発信、或
いはメールの作成等は、表示部１７３２を指等で接触することにより行うことができる。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
本実施例では、実施の形態１で述べた、ゲートに２０Ｖ以上の電圧を１ｍ秒以上印加する
ことでトランジスタのしきい値電圧の変動を回復させることに関して、トランジスタのゲ
ートに対して印加する正の電圧の印加条件を変化させる実験に基づいた測定結果の説明を
行う。
トランジスタのゲートに印加する正の電圧の印加時間を変化させ、光照射前後の光応答特
性を測定した。具体的には、正の電圧の印加時間を変化させることで、光照射前後の光応
答特性の測定結果はどのように変化するのか、について測定した。
なお測定に用いたトランジスタの作製条件は以下の通りである。
測定に用いたトランジスタは、図１２に示すように、ボトムゲート構造の一つであるチャ
ネルエッチ型と呼ばれる逆スタガ型薄膜トランジスタである。トランジスタ８１０は、ガ
ラス基板８００上に、下地膜８１１、ゲート電極層８０１、ゲート絶縁層８０２、酸化物
半導体層８０３、ソース電極層８０５ａ、ドレイン電極層８０５ｂ、絶縁層８０７を含ん
で構成されている。
チャネル長（Ｌ）は３０μｍ、チャネル幅（Ｗ）は１００００μｍであり、ソース電極層
８０５ａ及びドレイン電極層８０５ｂはヘビのように曲がりくねった形状を有する。また
ソース電極層８０５ａとゲート電極層８０１とが重畳する長さ、及びドレイン電極層８０
５ｂとゲート電極層８０１とが重畳する長さは、特に限定していない。
まず、絶縁表面を有するガラス基板８００上に、下地膜８１１となる絶縁膜を形成した。
下地膜８１１は、膜厚１００ｎｍの窒化シリコン膜、膜厚１５０ｎｍの酸化窒化シリコン
膜を、順に積層して形成した。
次いで、下地膜８１１上に、ゲート電極層８０１を形成した。ゲート電極層８０１は、膜
厚１００ｎｍのタングステン膜を単層で形成した。なお、ゲート電極層８０１の端部はテ
ーパー形状とした。ここで、テーパー角は、例えば、３０°以上６０°以下とした。テー
パー角とは、テーパー形状を有する層（例えば、ゲート電極層８０１）を、その断面（基
板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜
角を示す。更に、ゲート電極層８０１を覆うように、ゲート絶縁層８０２を形成した。ゲ
ート絶縁層８０２は、膜厚１００ｎｍの酸化窒化シリコン膜を、単層で形成した。
次いで、組成比としてＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］を有
する酸化物ターゲットを用いたスパッタ法により、ガラス基板（１２６．６ｍｍ×１２６
．６ｍｍ）上に膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜した。なお、Ｉｎ−Ｇａ−
Ｚｎ−Ｏ膜の成膜条件は、成膜温度２００℃、圧力０．６Ｐａ、電力５ｋＷとした。
その後、窒素雰囲気下で４５０℃、１時間の加熱処理を行った。この加熱処理は、窒素、
またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれない雰囲気、例
えば雰囲気の露点が−４０℃以下、好ましくは−６０℃以下であることが好ましい。また
は、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度
を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不
純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
加熱処理後にスパッタ法により膜厚１００ｎｍのチタン膜、膜厚４００ｎｍのアルミニウ
ム膜、膜厚１００ｎｍのチタン膜の順に積層して導電膜の積層を形成した。フォトリソグ
ラフィ工程により導電膜の積層上にレジストマスクを形成し、選択的にエッチングを行っ
てソース電極層８０５ａ及びドレイン電極層８０５ｂを形成した後、レジストマスクを除
去した。その後、窒素雰囲気下で３００℃、１時間の加熱処理を行った。
次いで、酸化シリコンターゲットを用いるスパッタ法により、ソース電極層８０５ａ及び
ドレイン電極層８０５ｂ上に膜厚４００ｎｍの酸化シリコン膜を成膜した。なお、酸化シ
リコン膜の成膜条件は、成膜温度２００℃、時間２分、電力６ｋＷとした。その後、窒素
雰囲気で３００℃、１時間の加熱処理を行った。上述のように作製されたトランジスタ８
１０を図１２に示す。
上述のように作製されたトランジスタ８１０を用いて、光応答特性の測定を行った。図１
３に、光照射前後の光応答特性（光電流−時間特性）の測定結果を示す。図１３に示す各
図において、縦軸を光電流値、横軸を時刻としている。なお、図１３に示すように光応答
特性を、第１の期間５１、第２の期間５２、第３の期間５３、第４の期間５４に分割して
説明する。第１の期間５１は、光照射期間でありゲートに電圧を印加していない期間であ
る。第２の期間５２は、光消灯期間でありゲートに電圧を印加していない期間である。第
３の期間５３は、光消灯期間でありゲートに正の電圧を印加している期間である。第４の
期間５４は、光消灯期間でありゲートに電圧を印加していない期間である。
図１３におけるａは光照射開始時間、ｂは光消灯開始時間、ｃは正の電圧印加開始時間（
光消灯中）、ｄは正の電圧印加終了時間（光消灯中）、ｅは測定終了時間をそれぞれ示す
ものとする。
第１の期間５１は６００秒、第２の期間５２は６００秒、第４の期間５４は３００秒、す
なわち光照射開始時間ａから、測定終了時間ｅまでの時間は１６２０秒であった。第１の
期間５１では、測定対象のトランジスタ８１０の遮光されていない側から、すなわち当該
トランジスタ８１０の基板表面に対して垂直な方向から光照射を行った。なお、照射強度
は、３．５ｍＷ／ｃｍ２であり、光源は波長４００ｎｍ以下の光として、分光した光を照
射することのできる波長４００ｎｍのキセノン光源を利用した。また第３の期間５３では
、正の電圧を印加した。本実施例において正の電圧を印加するとは、測定対象のトランジ
スタ８１０のゲートに２０Ｖ以上の電圧として、ここでは２０Ｖの電圧をそれぞれ印加す
ることを意味する。なお測定対象のトランジスタ８１０のゲートに正の電圧を印加する際
、トランジスタのソースを０Ｖ、ドレインを０Ｖとしている。
上述したトランジスタ８１０を用いて、光応答特性の測定を行った。図１３の第３の期間
５３である正の電圧の印加時間を、５００ｍ秒、１００ｍ秒、１０ｍ秒、１ｍ秒、１００
μ秒、１０μ秒、の６段階で変化させて測定を行った。図１４（Ａ）は、印加時間５００
ｍ秒、図１４（Ｂ）は、印加時間１００ｍ秒、図１４（Ｃ）は、印加時間１０ｍ秒、図１
４（Ｄ）は、印加時間１ｍ秒、図１４（Ｅ）は、印加時間１００μ秒、図１４（Ｆ）は、
印加時間１０μ秒における、光照射前後の光応答特性の測定結果をそれぞれ示している。
図１４（Ａ）乃至（Ｆ）に示すように印加時間が５００ｍ秒乃至１０μ秒の範囲において
、正の電圧印加後の光電流の値が低減できることがわかった。すなわち、トランジスタの
ゲートに正の電圧を印加することで光照射による光電流が上昇してしまう特性劣化の回復
を確認できた。特にゲートに負バイアスを印加されることでしきい値電圧が変動したトラ
ンジスタに対してゲートに２０Ｖ以上の電圧を１ｍ秒以上印加する場合には、光照射によ
る光電流が上昇してしまう特性劣化の回復を顕著に確認できた。
Ｔ１ 期間
Ｔ２ 期間
５１ 期間
５２ 期間
５３ 期間
５４ 期間
１００ 表示部
１０１ 走査線
１０１＿ｊ 走査線
１０２ 信号線
１０２＿ｋ 信号線
１０３ 画素
１０３＿ｊ 画素
１０４ トランジスタ
１０５ 表示素子
３０１ 走査線駆動回路
３０２ 信号線駆動回路
３１１ 液晶素子
３１２ 容量素子
３１３ 配線
３１４ 配線
５００ 素子基板
５０１ 表示制御回路
５０２ クロック生成回路
５０３ パルス幅制御回路
８００ ガラス基板
８０１ ゲート電極層
８０２ ゲート絶縁層
８０３ 酸化物半導体層
８０５ａ ソース電極層
８０５ｂ ドレイン電極層
８０７ 絶縁層
８１０ トランジスタ
８１１ 下地膜
１２０１ａ ソース電極層
１２０１ｂ ドレイン電極層
１２０２ ゲート電極層
１２０３ ゲート電極層
１２０４ 容量配線層
１２０６ トランジスタ
１２０７ 絶縁膜
１２０８ 絶縁膜
１２０９ 層間膜
１２１０ 透明電極層
１２１１ 透明電極層
１２１２ ゲート絶縁層
１２１３ 半導体層
１２１５ 容量素子
１２１７ 液晶層
１２１８ 基板
１２１９ 基板
１７００ 筐体
１７０１ 筐体
１７０２ 表示部
１７０３ 表示部
１７０４ 蝶番
１７１１ 筐体
１７１２ 表示部
１７２１ 筐体
１７２２ 表示部
１７２３ スタンド
１７３１ 筐体
１７３２ 表示部
１７３３ 操作ボタン
１７３４ 外部接続ポート
１７３５ スピーカ
１７３６ マイク
１７３７ 操作ボタン
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００３ａ 信号線駆動回路
４００３ｂ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０３０ 画素電極層
４０３１ 共通電極層
４０３５ スペーサ

Claims (1)

  1. 複数のフレーム期間において複数の走査線及び信号線により、複数の画素に供給する画像信号を制御して画像表示を行う表示装置の駆動方法において、
    前記表示装置は、素子基板および表示制御回路を有し、
    前記素子基板は、表示部と、走査線駆動回路と、信号線駆動回路と、を有し、
    前記表示制御回路は、クロック生成回路と、パルス幅制御回路と、を有し、
    前記表示部は、前記複数の走査線と、前記複数の信号線と、前記複数の画素と、を有し、
    前記複数の走査線の各々は、酸化物半導体を有するトランジスタのゲートに電気的に接続されており、
    前記表示装置において、第１のフレーム期間では、第１の走査線を第１の選択期間で選択し、前記第１の走査線以外の第２の走査線を第２の選択期間で選択し、
    前記表示装置において、第２のフレーム期間では、前記第２の走査線を前記第１の選択期間で選択し、前記第２の走査線以外の前記第１の走査線を前記第２の選択期間で選択し、
    前記第１のフレーム期間における前記第１の選択期間は、前記第１の走査線にハイレベルの２０Ｖ以上の電圧を印加する期間であり、
    前記第１のフレーム期間における前記第２の選択期間は、前記第２の走査線にハイレベルの電位を印加する期間であり、
    前記第１の選択期間は、１ｍｓ以上の期間であり、
    前記第１の選択期間は、前記第２の選択期間より長い期間であり、
    前記第１の選択期間及び前記第２の選択期間の長さは、前記パルス幅制御回路により制御されることを特徴とする表示装置の駆動方法。
JP2016113721A 2010-11-05 2016-06-07 表示装置の駆動方法 Active JP6122533B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010248017 2010-11-05
JP2010248017 2010-11-05

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011238196A Division JP6010291B2 (ja) 2010-11-05 2011-10-31 表示装置の駆動方法

Publications (2)

Publication Number Publication Date
JP2016167096A JP2016167096A (ja) 2016-09-15
JP6122533B2 true JP6122533B2 (ja) 2017-04-26

Family

ID=46019186

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2011238196A Active JP6010291B2 (ja) 2010-11-05 2011-10-31 表示装置の駆動方法
JP2016113721A Active JP6122533B2 (ja) 2010-11-05 2016-06-07 表示装置の駆動方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2011238196A Active JP6010291B2 (ja) 2010-11-05 2011-10-31 表示装置の駆動方法

Country Status (2)

Country Link
US (2) US8754839B2 (ja)
JP (2) JP6010291B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN103793089B (zh) * 2012-10-30 2017-05-17 宸鸿科技(厦门)有限公司 触控面板
TWI636309B (zh) 2013-07-25 2018-09-21 日商半導體能源研究所股份有限公司 液晶顯示裝置及電子裝置
US9360564B2 (en) * 2013-08-30 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Imaging device
US9590110B2 (en) * 2013-09-10 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Ultraviolet light sensor circuit
JP2015072310A (ja) * 2013-10-01 2015-04-16 株式会社ジャパンディスプレイ 液晶表示装置
US10699634B2 (en) 2014-04-21 2020-06-30 Joled Inc. Display device and method for driving display device
JP6383573B2 (ja) * 2014-06-05 2018-08-29 株式会社ジャパンディスプレイ 表示装置
TWI769995B (zh) 2016-06-24 2022-07-11 日商半導體能源研究所股份有限公司 顯示裝置、電子裝置

Family Cites Families (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH022511A (ja) * 1988-06-15 1990-01-08 Fujitsu Ltd アクティブマトリクス型液晶表示装置の駆動装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0667154A (ja) * 1992-08-14 1994-03-11 Semiconductor Energy Lab Co Ltd 液晶電気光学装置の駆動方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3305990B2 (ja) * 1996-09-05 2002-07-24 株式会社東芝 液晶表示装置およびその駆動方法
JP2000019484A (ja) * 1998-06-30 2000-01-21 Toshiba Corp 液晶表示装置及びその駆動方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
KR20000074515A (ko) * 1999-05-21 2000-12-15 윤종용 액정표시장치 및 그의 화상 신호 전송 배선 형성 방법
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3622592B2 (ja) * 1999-10-13 2005-02-23 株式会社日立製作所 液晶表示装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP3671012B2 (ja) * 2002-03-07 2005-07-13 三洋電機株式会社 表示装置
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4163081B2 (ja) * 2003-09-22 2008-10-08 アルプス電気株式会社 液晶表示装置の駆動方法及び液晶表示装置
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4572095B2 (ja) * 2004-07-15 2010-10-27 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置、携帯機器及び液晶表示装置の駆動方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
JP4850422B2 (ja) * 2005-01-31 2012-01-11 パイオニア株式会社 表示装置およびその駆動方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP2007108457A (ja) * 2005-10-14 2007-04-26 Nec Electronics Corp 表示装置、データドライバｉｃ、ゲートドライバｉｃ、及び走査線駆動回路
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008242388A (ja) * 2007-03-29 2008-10-09 Seiko Epson Corp 有機トランジスタの駆動方法及び電気泳動表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5160836B2 (ja) * 2007-08-08 2013-03-13 ルネサスエレクトロニクス株式会社 テレビジョン受像機
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置

Also Published As

Publication number Publication date
JP2012113292A (ja) 2012-06-14
US8754839B2 (en) 2014-06-17
US20140285414A1 (en) 2014-09-25
US9070329B2 (en) 2015-06-30
JP6010291B2 (ja) 2016-10-19
US20120113086A1 (en) 2012-05-10
JP2016167096A (ja) 2016-09-15

Similar Documents

Publication Publication Date Title
JP6122533B2 (ja) 表示装置の駆動方法
JP7412500B2 (ja) 半導体装置、表示装置
JP6778780B2 (ja) 半導体装置の作製方法
JP6943997B2 (ja) 表示装置
JP6856795B2 (ja) 半導体装置及び表示装置
JP2022028702A (ja) 表示装置
JP5677671B2 (ja) 表示装置及びその駆動方法
JP2020017749A (ja) 表示装置の作製方法
JP2022133318A (ja) 半導体装置
JP2022081493A (ja) 半導体装置
TWI613825B (zh) 具有層疊佈線的半導體裝置及其製造方法
KR102228220B1 (ko) 반도체 장치의 제작 방법
JP2020109519A (ja) 液晶表示装置の作製方法
JP5771451B2 (ja) 半導体装置
JP2011170328A (ja) 表示装置の駆動方法、及び液晶表示装置
TW201244009A (en) Display device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160608

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170307

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170331

R150 Certificate of patent or registration of utility model

Ref document number: 6122533

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250