JP6111335B2 - 半導体素子基板およびその製造方法 - Google Patents

半導体素子基板およびその製造方法 Download PDF

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Description

本発明は、素子分離のアイソレーション技術としてアイソレーション拡散層を用いた半導体素子基板およびその製造方法に関する。
従来の半導体素子基板およびその製造方法におけるアイソレーション技術としては、素子分離絶縁構造としてロコスやＳＴＩの他、拡散層などによるものがある。このアイソレーション拡散層は、表面、溝の側面および底面の３方向から不純物を半導体層に注入するため、形成した溝を介してより深い領域まで不純物をイオン注入することができる。このように、不純物をイオン注入した後に加熱処理をして不純物を所定の拡散領域まで拡散させるための拡散時間を大幅に短縮することができる。
このように、半導体チップ間や半導体装置間の素子分離のために深く形成する必要があるアイソレーション拡散層の拡散には、半導体基板表面および、拡散前に形成された溝の側面および底面の３方向から不純物がイオン注入されてそれを拡散させることになる。溝を形成した深さ分だけより深い位置に不純物をイオン注入することができることから、極めて短時間で所定深さの素子分離用の拡散層を形成することができる。
したがって、予め形成される溝によって高温雰囲気中の拡散時間を大幅に短縮できることから、絶縁膜と不純物との異常反応をも防止することができる。このため、半導体基板にピンホールなどの表面異常が発生せずに済み、絶縁耐圧および歩留まりが向上するという効果もある。これについて、従来の半導体装置の製造方法としてサイリスタの製造方法を一例に挙げて特許文献１に提案されている。
図１３（ａ）〜図１３（ｅ）は、特許文献１に開示されている従来のサイリスタの製造方法を工程順に示す概略縦断面図である。
従来のサイリスタの製造方法は、まず、図１３（ａ）に示すように、Ｎ型シリコン基板１０１の一方の表面のみに絶縁膜を全面に形成し、この絶縁膜のアイソレーション領域およびベース領域に対応する部分を除去して絶縁膜１０２を形成し、Ｎ型シリコン基板１０１の表面を部分的に露出させている。
次に、図１３（ｂ）に示すように、露出されたＮ型シリコン基板１０１のアイソレーション領域に対応する箇所に、所定の幅で所定の深さの溝１０３をスクライブラインに沿って形成する。
この溝１０３の形成は、ダイシングまたはエッチングにより、Ｎ型シリコン基板１０１のアイソレーション領域に対応する箇所、即ちスクライブライン上に、Ｎ型シリコン基板１０１の表面から所定の深さでライン状の溝１０３を形成する。
続いて、図１３（ｃ）に示すように、Ｎ型シリコン基板１０１の表面上の絶縁膜１０２をマスクとして、Ｎ型シリコン基板１０１の表面側および裏面側から同時に不純物注入をした後に不純物拡散を行い、溝１０３の周りのＰ型アイソレーション拡散層１０４、Ｐ型ベース拡散層１０５およびＰ型アイソレーション拡散層１０４に接続するＰ型アノード拡散層１０６を同時に形成する。
即ち、溝１０３を形成したＮ型シリコン基板１０１を拡散炉中に投入し、図１３（ｃ）のように、絶縁膜１０２をマスクとして、例えばホウ素などのＰ型拡散物質を注
入した後に拡散して、Ｎ型シリコン基板１０１内に深くＰ型アイソレーション拡散層１０４を形成し、Ｎ型シリコン基板１０１の表層部にＰ型ベース拡散層１０５を形成し、Ｎ型シリコン基板１０１の裏面側にＰ型アノード拡散層１０６をそれぞれ形成する。
なお、拡散炉内の温度は摂氏１２００〜１３００度が好ましい。拡散時間は、少なくとも、Ｎ型シリコン基板１０１内に、素子分離のためのＰ型アイソレーション拡散層１０４が深く形成されると共に、Ｐ型アイソレーション拡散層１０４とＰ型アノード拡散層１０６とが上下に接続される程度の時間に設定されている。
その後、図１３（ｄ）に示すように、マスクとして用いた絶縁膜１０２を除去し、新たにＮ型シリコン基板１０１の表面のみにＳｉＯ_2 からなる絶縁膜１０７を形成する。さらに、フォトリソグラフィ技術により、絶縁膜１０７のカソード領域に対応する部分を除去して、Ｎ型シリコン基板１０１の表面が部分的に露出するように開口部をパターニングする。
続いて、拡散炉中に投入し、絶縁膜１０７をマスクとして、例えばリンなどのＮ型拡散物質を注入した後にこれを加熱処理して拡散して、Ｐ型ベース拡散層１０５内にＮ型カソード拡散層１０８を形成する。
さらに、図１３（ｅ）に示すように、フォトリソグラフィ技術により、Ｎ型カソード拡散層１０８およびＰ型ベース拡散層１０５上の絶縁膜１０７を除去し、Ｎ型カソード拡散層１０８およびＰ型ベース拡散層１０５上にコンタクトホール１０９，１１０をそれぞれ形成する。そのコンタクトホール１０９，１１０にそれぞれ例えばＰＶＤ法などにより金属などの導電性物質を堆積して、裏面のＰ型アノード拡散層１０６上にアノード電極１１１を形成する。
また、Ｎ型カソード拡散層１０８上にカソード電極１１２を接続するように形成し、Ｐ型ベース拡散層１０５上にゲート電極１１３を接続するように形成する。
最後に、スクライブラインＳＬに沿ってダイシングして各半導体チップに個片化することにより各サイリスタ１００をそれぞれ得ることができる。
特開平７−２３５６６０号公報
特許文献１に開示されている従来のサイリスタ１００の製造方法では、Ｐ型アイソレーション拡散層１０４、Ｐ型ベース拡散層１０５およびＰ型アノード拡散層１０６を形成する前に、図１３（ｂ）の工程において、Ｎ型シリコン基板１０１のアイソレーション領域に対応する箇所に、Ｎ型シリコン基板１０１の表面から所定の深さの溝１０３を形成しておく。これにより、素子分離のために深く形成する必要があるＰ型アイソレーション拡散層１０４の拡散は、図１４に示すように、Ｎ型シリコン基板１０１の表面１０１ａ、溝１０３の側壁１０３ａおよび底面１０３ｂの３方向からＰ型不純物がイオン注入された後に加熱処理により拡散することになり、比較的短い拡散時間でＰ型アイソレーション拡散層１０４とＰ型アノード拡散層１０６との接続が上下に取れて隣接サイリスタ間の素子分離を行うことができる。
ところが、従来のサイリスタの製造方法では、ダイシングまたはエッチングにより、Ｎ型シリコン基板１０１のアイソレーション領域に対応する箇所、例えばスクライブラインＳＬ上に、Ｎ型シリコン基板１０１の表面から所定の深さのライン状の連続した溝１０３を形成しているが、これは半導体ウエハ厚が例えば２４５μｍと薄い半導体ウエハでは特に、溝１０３がラインエッチングとなって応力に対するマージンが低下して、基板搬送時などの振動などで膜などの応力により製造工程内でウエハ割れが発生する。また、基板表面のみの一方向からの溝加工であることから、素子分離用のアイソレーション領域形成の拡散時間を更に短縮することには制限があって厚いウエハには向かない。
本発明は、上記従来の問題を解決するもので、ウエハ割れに対する強度を損なわずに、アイソレーション領域形成の拡散時間を短縮することができる半導体素子基板およびその製造方法を提供することを目的とする。
本発明の半導体素子基板は、複数の半導体装置がマトリクス状に配置され、互いに隣接する半導体装置間のスクライブラインに沿って不連続に複数の穴が配設され、該複数の穴の周りにそれぞれ素子分離用のアイソレーション拡散層が形成されているものであり、そのことにより上記目的が達成される。
また、好ましくは、本発明の半導体素子基板における複数の穴は基板両面からそれぞれ前記スクライブラインに沿って形成されて前記素子分離用の一導電型の各アイソレーション拡散層が該基板両面から深さ方向中央部に達して隣接穴間および上下に互いに少なくとも一部が重なるように形成されている。
さらに、好ましくは、本発明の半導体素子基板製造方法における基板表面から形成された複数の穴のピッチと前記基板裏面から形成された複数の穴のピッチとが互いにずれて形成されている。
さらに、好ましくは、本発明の半導体素子基板製造方法におけるスクライブラインの方向に隣接する前記隣接穴間の繋がり部分の距離と、前記基板表面の穴の底面と前記基板裏面の穴の底面の間の深さ方向距離とが同一である。
さらに、好ましくは、本発明の半導体素子基板製造方法における複数の穴の形状は、平面視円形、長円形および４角形のうちのいずれかである。
本発明の半導体素子基板の製造方法は、基板の片面または両面に、スクライブラインに沿った不連続な複数の穴を形成する穴形成工程と、該穴を介してウエハ両面から不純物をイオン注入して不純物領域を形成する不純物注入工程と、加熱処理により不純物領域を拡散してアイソレーション拡散層を形成するアイソレーション拡散工程と、該アイソレーション拡散層で囲まれた素子分離領域毎に半導体装置（半導体素子を含む半導体装置）を形成する半導体装置形成工程とを有するものであり、そのことにより上記目的が達成される。
上記構成により、以下、本発明の作用を説明する。
本発明においては、複数の半導体装置がマトリクス状に配置され、互いに隣接する半導体装置間のスクライブラインに沿って不連続に複数の穴が配設され、複数の穴の周りにそれぞれ素子分離用のアイソレーション拡散層が形成されている。
これによって、ウエハ割れに対する強度を損なわずに、アイソレーション領域形成の拡散時間を短縮することが可能となる。
以上により、本発明によれば、ウエハ割れに対する強度を損なわずに、アイソレーション領域形成の拡散時間を短縮することができる。
本発明の実施形態１における半導体素子基板として半導体ウエハを概略的に示す平面図である。 図１の半導体ウエハから２チップを取り出した場合の平面図である。 図２のＡ−Ａ線断面図である。 半導体ウエハの両面の各隣接２個の円形穴およびその周りのアイソレーション拡散層を取り出した拡大断面図であって、（ａ）は、本発明の実施形態１の半導体ウエハの表面と裏面で穴形成ピッチがずれていない場合の拡大断面図、（ｂ）は、本発明の実施形態２の半導体ウエハの表面と裏面で穴形成ピッチが半ピッチだけずれている場合の拡大断面図である。 図４の円形穴の各中心間距離（ピッチＰ１）に対する拡散時間との関係を示す図である。 図４の円形穴の穴深さに対する拡散時間との関係を示す図である。 両面穴形成時の片側の穴深さと拡散時間との関係を示す特性図である。 本発明の実施形態３の半導体素子基板１Ｂとして半導体ウエハから隣接２チップを取り出した場合の平面図である。 （ａ）および（ｂ）は、本発明の実施形態４の半導体素子基板の１チップ単位についてその製造方法のアイソレーション工程を示す縦断面図である。 （ａ）および（ｂ）は、本発明の実施形態４の半導体素子基板の１チップ単位についてその製造方法のボロン拡散およびリン拡散工程を示す縦断面図である。 （ａ）および（ｂ）は、本発明の実施形態４の半導体素子基板の１チップ単位についてその製造方法のＣＶＤ膜成長および電極形成工程を示す縦断面図である。 （ａ）および（ｂ）は、本発明の実施形態４の半導体素子基板の１チップ単位についてその製造方法の裏面電極形成およびＰＩコート形成工程を示す縦断面図である。 （ａ）〜（ｅ）は、特許文献１に開示されている従来のサイリスタの製造方法を工程順に示す概略縦断面図である。 Ｐ型アイソレーション拡散層形成時の溝周辺部の拡大縦断面図である。
１、１Ａ、１Ｂ 半導体素子基板
２ オリフラ
３ 半導体チップ
ＳＬ スクライブライン
４ａ，４ｂ 円形穴
５ａ，５ｂ アイソレーション拡散層
６ａ，６ｂ 長円形穴
７ａ，７ｂ アイソレーション拡散層
１１ 半導体ウエハ（Ｎ型基板）
１２ａ，１２ｂ 第１酸化絶縁膜
１３ａ，１３ｂ 第２酸化絶縁膜
１４ 表面側のＰ型拡散層
１５ 裏面側のＰ型拡散層
１６、１７ 表面側のＮ型拡散層
１８ 裏面側のＮ型拡散層
１９ ＣＶＤ膜
２０ ＰＩコート膜
以下に、本発明の半導体素子基板およびその製造方法の実施形態１〜４について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。また、穴の径や深さ、ピッチＰ、個数なども実際のデバイスと一致していなくてもよく、図示および説明の便宜を考慮した穴の径や深さ、ピッチＰ、個数としたものであり、図示する構成に限定されるものではない。さらに、本発明の半導体素子基板およびその製造方法の実施形態１〜４は、本願請求項に示した範囲で種々の変更が可能である。即ち、本願請求項に示した範囲で適宜変更した技術的手段を更に組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
（実施形態１）
図１は、本発明の実施形態１における半導体素子基板として半導体ウエハを概略的に示す平面図である。
図１において、本実施形態１の半導体素子基板１は、ここでは平面視円形状の半導体ウエハで構成されている。半導体素子基板１としての半導体ウエハはその方向を示すためにオリフラ２が平坦部として形成されている。この半導体ウエハには、複数の半導体装置としての複数の半導体チップ３がマトリクス状に複数配置されて、互いに隣接する半導体装置間には点線で示すスクライブラインＳＬが縦横に配設されてウエハ全体でスクライブラインＳＬが格子状に形成されている。このスクライブラインＳＬはダイシングされて各半導体装置に個片化するためのラインである。
本実施形態１の半導体素子基板１では、ウエハ両面にそれぞれ、互いに隣接する半導体装置間のスクライブラインＳＬに沿って不連続でかつ断続的に複数の穴が並んで配設され、複数の穴の周りにそれぞれ素子分離用の一導電型のアイソレーション拡散層が形成されている。これについて、次の図２および図３を用いて詳細に説明する。
図２は、図１の半導体ウエハから隣接２チップを取り出した場合の平面図である。図３は、図２のＡ−Ａ線断面図である。
図２および図３において、隣接２チップである各半導体チップ３の間にはスクライブラインＳＬに沿ってウエハ両面に所定深さの円形穴４ａ，４ｂが所定ピッチでドット状（不連続状）に１列に並んで形成されている。円形穴４ａ，４ｂの直径はダイシング幅（例えば６０μｍ）によりも同等かまたは小さく（例えば４０μｍ）構成されて、範囲で示せば４０μｍ〜６０μｍに構成されている。
円形穴４ａ，４ｂの各ピッチＰ１は均等に形成されている。表面側で隣接する円形穴４ａ間および裏面側で隣接する円形穴４ｂ間はそれぞれ、隣接する半導体チップ３間で繋がっている。このため、応力的にウエハ割れに強く構成されている。
このように、ウエハ両面に所定深さの円形穴４ａ，４ｂがドット状で直線に沿って形成されているので、ウエハ厚さの深い中央位置付近まで両面側の円形穴４ａ，４ｂから達することから、素子分離用のアイソレーション拡散層５ａ，５ｂが上下に繋がる所定領域までの拡散時間が大幅に短縮される。
上下のアイソレーション拡散層５ａ，５ｂはそれぞれ、半導体ウエハのシリコン基板表面、および円形穴４ａ，４ｂの側壁、底面の３方向から例えばＰ型不純物がイオン注入された後に加熱処理で熱拡散されている。これにより、スクライブラインＳＬに沿ったウエハ両面側の複数のドット状の円形穴４ａ，４ｂをそれぞれ通して比較的短い時間で互いに前後に並んだ隣接穴間および上下の隣接穴の底面間でアイソレーション拡散層５ａ，５ｂの境界が前後および上下からそれぞれ重なって素子分離がより確実に為される。
要するに、円形穴４ａ，４ｂが基板両面からそれぞれスクライブラインＳＬに沿って形成され、素子分離用の一導電型（ここではＰ型）の各アイソレーション拡散層５ａ，５ｂが基板両面から円形穴４ａ，４ｂを介して深さ方向中央部に達して隣接穴間および上下穴底面間に互いに到達して重なるように形成されている。
アイソレーション拡散層５ａ，５ｂはそれぞれ、１列に並んだウエハ両面側の円形穴４ａ，４ｂを中心として例えば直径Ｒで広がって拡散している。したがって、ウエハ両面からの円形穴４ａ，４ｂの中心間距離（ピッチＰ１）から穴直径を差し引いた繋がった部分の距離と、円形穴４ａ，４ｂの各底面同士の深さ方向距離（Ｐ２）とは同等の距離にすることが望ましい。要するに、スクライブラインＳＬの方向に隣接する円形穴４ａ，４ｂの各間の繋がり部分の距離と、ウエハ表面の円形穴４ａの底面とウエハ裏面の円形穴４ｂの底面との間の距離とを同一にする。
このように、円形穴４ａ，４ｂの中心間距離（ピッチＰ１）から穴直径を差し引いた距離と、円形穴４ａ，４ｂの各底面の深さ方向距離（Ｐ２）とが同等の距離であれば、アイソレーション拡散層５ａ，５ｂが円形穴４ａ，４ｂから拡散領域が広がったときに、互いに隣接するアイソレーション拡散層５ａ，５ｂが前後および上下から互いに到達した後に互いに重なるのが略同時に同程度になって拡散時間が効率的に設定できる。
以上により、本実施形態１によれば、互いに隣接する半導体装置間のスクライブラインＳＬに沿って不連続でかつ断続的にウエハ両面に複数の円形穴４ａ，４ｂがそれぞれ並んで配設され、複数の円形穴４ａ，４ｂの周りにそれぞれ素子分離用の一導電型（ここではＰ型）のアイソレーション拡散層５ａ，５ｂがウエハ両面から深さ方向中央部に達して隣接穴間および上下底面間で互いに少なくとも一部が重なるように形成されている。
これによって、ドット状で断続的に並んで形成され、ウエハ両面の所定深さの複数の円形穴４ａ，４ｂをそれぞれ介して、ウエハ両面側からアイソレーション拡散層５ａ，５ｂを同時に形成するため、ライン状の溝による従来の場合に比べてウエハ割れに対する強度を損なわずに、アイソレーション領域形成の拡散時間を短縮することができる本実施形態１の半導体素子基板１としての半導体ウエハを得ることができる。この半導体ウエハのスクライブラインＳＬに沿ってドット状の複数の円形穴４ａ，４ｂから容易に切断して複数の半導体素子チップに個片化することができる。
なお、本実施形態１では、スクライブラインＳＬの素子分離位置にウエハ両面に所定深さの複数の円形穴４ａ，４ｂが所定ピッチでドット状（不連続状）に１列に並べて形成され、その後、ウエハ両面の所定深さの円形穴４ａ，４ｂをそれぞれ介して、ウエハ両面側からアイソレーション拡散層５ａ，５ｂをそれぞれ形成する場合について説明したが、これに限らず、スクライブラインＳＬの素子分離位置にウエハ表面（片面）だけに所定深さの円形穴４ａが所定ピッチでドット状（不連続状）に１列に並んで形成され、その後、表面側の所定深さの円形穴４ａだけを介して、ウエハ両面側からアイソレーション拡散層５ａなどを形成するようにしてもよい。この場合、裏面側の所定深さの円形穴４ｂを介しない分だけアイソレーション拡散層５ｂは深くならず拡散時間が長くなるものの、半導体ウエハが薄い場合など、ウエハ割れに対する強度は更に保持されている。
（実施形態２）
上記実施形態１では、半導体ウエハの両面に形成された円形穴４ａ，４ｂの各ピッチが互いにずれていない場合について説明したが、本実施形態２では、半導体ウエハの両面に形成された円形穴４ａ，４ｂの各ピッチが互いに半ピッチだけ順次ずれている場合について説明する。
図４は、本発明の実施形態２の半導体素子基板１Ａとしての半導体ウエハの両面の各隣接２個の円形穴４ａ，４ｂおよびその周りのアイソレーション拡散層５ａ，５ｂを取り出した拡大断面図であって、図４（ａ）は、本発明の実施形態１の半導体ウエハの表面と裏面で穴形成ピッチがずれていない場合の拡大断面図、図４（ｂ）は、本発明の実施形態２の半導体ウエハの表面と裏面で穴形成ピッチが半ピッチだけずれている場合の拡大断面図である。なお、図４（ａ）および図４（ｂ）では、図１〜図３で説明した構成部材の作用効果と同一の作用効果を奏する部材には同一の符号を付けて説明する。
図４（ａ）および図４（ｂ）において、ウエハ表面およびウエハ裏面の穴形成位置をずらす方が拡散時間をより短縮することができる。これは、不純物濃度が１×１０^２１ ｃｍ^−３ で温度が摂氏１２５０度、例えば１００分後のアイソレーション拡散層５ａ，５ｂの状態である。
以下、これについて詳細に説明する。
半導体ウエハの両面からの互いに隣接する各２個を取り出した円形穴４ａ，４ｂおよびその周りのアイソレーション拡散層５ａ，５ｂが描かれている。図４（ａ）と図４（ｂ）との違いは、図４（ａ）では、半導体ウエハの表面からの隣接２個の円形穴４ａ、４ａのピッチＰ１とこれに対向する裏面からの隣接２個の円形穴４ｂ，４ｂのピッチＰ１とが互いにずれておらず、円形穴４ａ、４ａの各底面の直下の位置に円形穴４ｂ、４ｂの各底面が位置している。これに対して、図４（ｂ）では、半導体ウエハの表面からの隣接２個の円形穴４ａ、４ａのピッチＰ１とこれに対向する裏面からの隣接２個の円形穴４ｂ，４ｂのピッチＰ１とが半ピッチだけずれており、横並びの円形穴４ａ、４ａの各底面間の直下の位置に円形穴４ｂの底面が位置している。要するに、ウエハ表面から形成された円形穴４ａのピッチＰ１とウエハ裏面から形成された円形穴４ｂのピッチＰ１とが互いに半ピッチだけずれて形成されている。
このように、スクライブラインＳＬに沿ってウエハ表面と裏面とで所定深さの円形穴４ａ，４ｂが所定ピッチでドット状（不連続）に形成されているが、ウエハ表面側の複数並んだ円形穴４ａとウエハ裏面側の複数並んだ円形穴４ｂでスクライブラインＳＬに沿った方向に半ピッチだけ所定深さの円形穴４ａ，４ｂが互いにずれて形成されている。これは、各円形穴４ａ，４ｂの周囲にアイソレーション拡散層５ａ，５ｂが形成されるが、最も深い拡散層の位置は円形穴４ａ，４ｂの底面に対応しており、最も深いアイソレーション拡散層５ａ，５ｂの位置から円形穴４ａ，４ｂの側面に対応したアイソレーション拡散層５ａ，５ｂの位置まで拡散領域が斜めに丸く繋がっていることから、表面側の隣接する円形穴４ａと、これに対向する裏面側の隣接する円形穴４ｂとがピッチＰ１がずれていない場合には、表面側の隣接する円形穴４ａ間の拡散領域の谷間と、これに対向する裏面側の隣接する円形穴４ｂ間の拡散領域の谷間との間に拡散していない穴の開いた図４（ａ）の領域Ｂが存在している。この拡散していない領域Ｂを介して隣接素子が十分に素子分離できていない。このため、更なる加熱処理によりアイソレーション拡散層５ａ，５ｂをさらに拡散させて、穴の開いた領域Ｂを無くす拡散時間が必要になる。これに対して、表面側の隣接する円形穴４ａと、これに上下で対向する裏面側の隣接する円形穴４ｂとが半ピッチだけピッチがずれている場合には、更なる加熱処理は不要で、穴の開いた図４（ａ）の領域Ｂはなくなって、拡散層で穴が閉じた図４（ｂ）の領域Ｂ’となる。これによって、必要な拡散時間が更に短縮され得る。
図５は、図４の円形穴４ａ，４ｂの各中心間距離（ピッチＰ１）に対する拡散時間との関係を示す図である。
図５に示すように、隣接する円形穴４ａの中心間距離であるピッチＰ１、または隣接する円形穴４ｂの中心間距離であるピッチＰ１が大きくなればなるほど、上側で隣接のアイソレーション拡散層５ａ，５ａの拡散が必要な領域および、下側で隣接のアイソレーション拡散層５ｂ，５ｂの拡散が必要な領域が広がって拡散時間が増加する。加熱処理により、アイソレーション拡散層５ａ，５ｂを上下方向および並び方向にそれぞれ拡散させてアイソレーション拡散層５ａ，５ｂを上下および並び方向に不純物領域として重ね合わせて素子チップ間をより確実に素子分離する。
図６は、図４の円形穴４ａ，４ｂの穴深さに対する拡散時間との関係を示す図である。
図６に示すように、円形穴４ａ，４ｂの各穴深さが深くなればなるほど、円形穴４ａ，４ｂの各底面同士の深さ方向距離（図３のＰ２）が小さくなって、拡散時間が減少する。
加熱処理により、アイソレーション拡散層５ａ，５ｂを上下および穴並びの各方向に拡散させて到達させ、アイソレーション拡散層５ａ，５ｂを上下および穴並びの各方向に不純物領域として重ね合わせて素子チップ間をより確実に素子分離する必要がある。
したがって、拡散時間としては、円形穴４ａ，４ｂの中心間距離（図２のピッチＰ１）から穴直径を差し引いた繋がった距離と、円形穴４ａ，４ｂの各底面同士の深さ方向距離（図３のＰ２）とが同じであることが最も効率が良く最も時間が短くなるので望ましい。円形穴４ａ，４ｂの各穴深さを深くすると、円形穴４ａ，４ｂの各底面同士の深さ方向距離（図３のＰ２）が小さくなり、円形穴４ａ，４ｂの各ピッチＰ１も円形穴４ａ，４ｂの深さ方向距離（図３のＰ２）に合わせて小さくする。円形穴４ａ，４ｂの中心間距離（ピッチＰ１）から穴直径を差し引いた距離と、円形穴４ａ，４ｂの各底面の深さ方向距離（Ｐ２）とが同一であれば、アイソレーション拡散層５ａ，５ｂが円形穴４ａ，４ｂの周囲から広がったときに、互いに隣接するアイソレーション拡散層５ａ，５ｂがくっ付いた後に互いに重なって素子分離が確実になる。
図７は、両面穴形成時の片側の穴深さと拡散時間との関係を示す特性図である。
図７に示すように、ウエハ厚さが２４５μｍで両面穴形成時の片側の穴深さと拡散時間との関係において、各円形穴４ａ，４ｂの深さがそれぞれ７０μｍで拡散時間は１０時間必要であり、各円形穴４ａ，４ｂの深さがそれぞれ０μｍ、即ち穴を設けない場合には３７５時間、ウエハ両面から各アイソレーション拡散層がくっ付くのに必要である。この３７５時間の半分の１８７．５時間の加熱処理で拡散させる場合には、各円形穴４ａ，４ｂの深さがそれぞれ３７．３μｍ必要である。
以上により、本実施形態２によれば、複数の円形穴４ａ，４ｂはウエハ両面からそれぞれスクライブラインSLに沿って形成されて素子分離用のＰ型の各アイソレーション拡散層５ａ，５ｂがウエハ両面から深さ方向中央部に達して隣接穴間および上下に互いに少なくとも一部が重なるように形成されている。この場合に、ウエハ表面から形成された複数の円形穴４ａのピッチＰ１とウエハ裏面から形成された複数の円形穴４ｂのピッチＰ１とが同一ではなく互いにずれて（例えば半ピッチ）形成されている。
これによって、ウエハ両面の所定深さの円形穴４ａ，４ｂの形成ピッチを互いにずらして、両面側からアイソレーション拡散層５ａ，５ｂを形成するため、各アイソレーション拡散層５ａ，５ｂが効率よく形成されて、ウエハ割れに対する強度を損なわずに、アイソレーション領域形成の拡散時間を更に大幅に短縮することができる本実施形態１の半導体素子基板１Ａとしての半導体ウエハを得ることができる。この半導体ウエハのスクライブラインＳＬに沿ってドット状の円形穴４ａ，４ｂを切断して複数の半導体素子チップに個片化することができる。
（実施形態３）
上記実施形態１、２では、半導体ウエハの両面に有底の円形穴４ａ，４ｂが形成された場合について説明したが、本実施形態３では、半導体ウエハの両面に、円形穴４ａ，４ｂの円形以外の穴形状として長円形穴や４角形穴（正方形または長方形）などがあるが、ここでは長円形穴が形成された場合について説明する。
図８は、本発明の実施形態３の半導体素子基板１Ｂとして半導体ウエハから隣接２チップを取り出した場合の平面図である。
図８および図３において、隣接２チップである各半導体チップ３の間にはスクライブラインＳＬが形成されている。このスクライブラインＳＬに沿ってウエハ両面に所定深さの長円形穴６ａ，６ｂが所定ピッチでドット状（不連続状）に１列に形成されている。長円形穴６ａ，６ｂの両端部の円形の直径はダイシング幅と同等である。長円形穴６ａ，６ｂの各ピッチは均等に形成されている。表面で隣接する長円形穴６ａ間および裏面で隣接する長円形穴６ｂ間はそれぞれ、隣接する半導体チップ３間で繋がっている。このため、応力的にウエハ割れに強い。このように、ウエハ両面に所定深さの長円形穴６ａ，６ｂがドット状で直線状に形成されているので、ウエハ厚さの深い中央位置付近まで両面側の長円形穴６ａ，６ｂから達することから、素子分離用のアイソレーション拡散層７ａ，７ｂが繋がる所定領域までの拡散時間が大幅に短縮される。
アイソレーション拡散層７ａ，７ｂはそれぞれ、半導体ウエハのシリコン基板表面、および長円形穴６ａ，６ｂの側壁、底面の３方向から例えばＰ型不純物がイオン注入された後に加熱処理で熱拡散することにより、両面側の長円形穴６ａ，６ｂを通して比較的短い時間で互いに前後隣接穴間および上下隣接穴間で重なって素子分離がより確実に為されている。
アイソレーション拡散層７ａ，７ｂはそれぞれ、１列に並んだ両面側の長円形穴６ａ，６ｂを中心として例えば直径Ｒ（平面視長円の両端側）で拡散している。したがって、長円形穴６ａ，６ｂの中心間距離（ピッチ）から距離Ｐ３および両端部の直径を差し引いた距離と、長円形穴６ａ，６ｂの各底面同士の深さ方向距離（Ｐ２）とを同等にすることが望ましい。長円形穴６ａ，６ｂの中心間距離（ピッチ）から距離Ｐ３および両端部の直径を差し引いた距離と、長円形穴６ａ，６ｂの各底面の深さ方向距離（Ｐ２）とが同等であれば、アイソレーション拡散層７ａ，７ｂが長円形穴６ａ，６ｂから広がったときに、互いに隣接するアイソレーション拡散層７ａ，７ｂが前後および上下から互いに到達した後に互いに重なるのが略同時に同程度になって拡散時間が効率的に設定できる。
以上により、本実施形態３によれば、互いに隣接する半導体素子を含む半導体装置間のスクライブラインＳＬに沿って不連続でかつ断続的にウエハ両面に複数の長円形穴６ａ，６ｂがそれぞれ並んで配設され、複数の長円形穴６ａ，６ｂの周りにそれぞれ素子分離用の一導電型（ここではＰ型）のアイソレーション拡散層７ａ，７ｂがウエハ両面から深さ方向中央部に達して隣接穴間および上下底面間で互いに少なくとも一部が重なるように形成されている。
これによって、ウエハ両面の所定深さの長円形穴６ａ，６ｂをそれぞれ介して、両面側からアイソレーション拡散層７ａ，７ｂを形成するため、ウエハ割れに対する強度を損なわずに、アイソレーション領域形成の拡散時間を大幅に短縮することができる本実施形態３の半導体素子基板１Ｂとしての半導体ウエハを得ることができる。この半導体ウエハのスクライブラインＳＬに沿ってドット状の長円形穴６ａ，６ｂから容易に切断して複数の半導体素子チップに個片化することができる。
なお、本実施形態３では、スクライブラインＳＬの素子分離位置にウエハ両面に所定深さの長円形穴６ａ，６ｂが所定ピッチでドット状（不連続状）に１列に形成され、その後、ウエハ両面の所定深さの長円形穴６ａ，６ｂをそれぞれ介して、両面側からアイソレーション拡散層７ａ，７ｂを形成する場合について説明したが、これに限らず、スクライブラインＳＬの素子分離位置にウエハ表面（片面）だけに所定深さの長円形穴６ａが所定ピッチでドット状（不連続状）に１列に形成され、その後、表面側の所定深さの長円形穴６ａだけを介して、ウエハ両面側からアイソレーション拡散層７ａを形成するようにしてもよい。この場合、裏面側の所定深さの円形穴６ｂを介しない分だけアイソレーション拡散層７ｂが深く形成されず素子分離層とするためには全体の拡散時間は長くなるものの、半導体ウエハが薄い場合など、ウエハ割れに対する強度は更に保持されている。
なお、上記実施形態１，２では、半導体ウエハの両面に円形穴４ａ，４ｂが形成され、本実施形態３では、半導体ウエハの両面に長円形穴６ａ，６ｂが形成されて、これらを介して不純物イオンが注入されてアイソレーション拡散層５ａ，５ｂやアイソレーション拡散層７ａ，７ｂが形成される場合について説明したが、平面視穴形状として円形穴４ａ，４ｂおよび長円形穴６ａ，６ｂの他に、平面視正方形や長方形などの４角形の穴または長穴（有底）であってもよく、これらがドット状に直線状に並んで不連続に形成されていてもよい。
なお、本実施形態３では、図４（ａ）に示すように、半導体ウエハの両面に形成された長円形穴６ａ，６ｂ（長円形穴６ａ，６ｂは図示されたものよりも左右方向に穴が長く表現されるべきであるが、図４（ａ）では円形穴４ａ，４ｂを代表して示している）の各ピッチが上下でずれていない場合について説明したが、これに限らず、図４（ｂ）に示すように、上記実施形態２のように、半導体ウエハの両面に形成された長円形穴６ａ，６ｂ（長円形穴６ａ，６ｂは図示されたものよりも左右方向に穴が長く表現されるべきであるが、図４（ｂ）では円形穴４ａ，４ｂを代表して示している）の各ピッチが互いに順次ずれて（例えば半ピッチずれて）いてもよい。
即ち、図４（ｂ）に示すように、半導体ウエハの表面からの隣接２個の長円形穴６ａ、６ａのピッチとこれに対向する裏面からの隣接２個の長円形穴６ｂ，６ｂのピッチとが例えば半ピッチだけずれており、横並びの長円形穴６ａ、６ａの各底面間の直下の位置に長円形穴６ｂの底面の一部が位置していればよく、そのずれ量が半ピッチでなくてもよい。
（実施形態４）
上記実施形態１〜３では、半導体素子基板およびその製造方法について説明したが、本実施形態４では、具体的にサイリスタ素子基板およびその製造方法について説明する。
サイリスタ素子はスイッチング素子であり、ＳＣＲやトライアックがある。ＳＣＲは一方向性素子であって、カソード（Ｋ）、アノード（Ａ）および制御端子のゲート（Ｇ）という３端子を持っている。アノード（Ａ）とカソード（Ｋ）との間に負荷および電源からなる回路を接続してゲート（Ｇ）へのゲート電圧によりオン制御できる。
一方、トライアックは双方向性素子であって、駆動端子（表面電極Ｔ１）、駆動端子（裏面電極Ｔ２）および制御端子のゲート（Ｇ）という３端子を持っている。駆動端子（表面電極Ｔ１）と駆動端子（裏面電極Ｔ２）との間に負荷および電源からなる回路を接続してゲート（Ｇ）への制御電圧によりオン制御する。
要するに、トライアックは、駆動端子（表面電極Ｔ１）と駆動端子（裏面電極Ｔ２）との間に電圧が加わっていればその極性に関係なく、ゲート電圧によりオン制御できる。保持電流以下になればトライアックはオフする。
図９（ａ）および図９（ｂ）は、本発明の実施形態４の半導体素子基板の１チップ単位についてその製造方法のアイソレーション工程を示す縦断面図である。
本実施形態４の半導体素子基板の製造方法におけるアイソレーション工程は、図９（ａ）に示すように、Ｎ型基板としての半導体ウエハ１１の両面に、フォトリソ技術を用いて穴用マスクによりエッチング（またはレーザ加工）して上記実施形態１、２の円形穴４ａ，４ｂ（または上記実施形態３の長円形穴６ａ，６ｂ）をウエハ両面から形成すると共に、第１酸化絶縁膜１２ａ，１２ｂを所定形状に形成する穴形成工程と、図９（ｂ）に示すように、上記実施形態１，２の円形穴４ａ，４ｂ（または上記実施形態３の長円形穴６ａ，６ｂ）および第１酸化絶縁膜１２ａ．１２ｂの各開口部を介してウエハ両面から不純物イオンとして所定濃度にボロンを注入してＰ型不純物領域を形成する不純物イオン注入工程と半導体ウエハ１１の両面に第１酸化絶縁膜１２ａ、１２ｂに代えて第２酸化絶縁膜１３ａ，１３ｂを両面に形成した後に、ウエハ厚さ２４５μｍで穴深さ３７．３μｍの条件で、摂氏１２５０度、１８７．５時間の加熱処理をしてＰ型不純物領域を拡散して上記実施形態１，２のアイソレーション拡散層５ａ，５ｂ（または上記実施形態３のアイソレーション拡散層７ａ，７ｂ）を形成するアイソレーション拡散工程とを有している。
Ｎ型基板としての半導体ウエハ１１の素子領域毎の周囲に、上記実施形態１，２のアイソレーション拡散層５ａ，５ｂ（または上記実施形態３のアイソレーション拡散層７ａ，７ｂ）が形成されている。上記実施形態１，２のアイソレーション拡散層５ａ，５ｂ（または上記実施形態３のアイソレーション拡散層７ａ，７ｂ）により囲まれた半導体チップ領域（素子領域）内に半導体素子が形成される。
要するに、半導体素子基板１、１Ａまたは１Ｂの製造方法は、ウエハ片面またはウエハ両面に、スクライブラインＳＬに沿った不連続な複数の穴、例えば上記実施形態１，２の円形穴４ａ，４ｂ（または上記実施形態３の長円形穴６ａ，６ｂ）を形成する穴形成工程と、この穴を介してウエハ両面または片面から不純物をイオン注入して不純物領域を形成する不純物注入工程と、加熱処理により不純物領域を拡散してアイソレーション拡散層として、例えば上記実施形態１，２のアイソレーション拡散層５ａ，５ｂ（または上記実施形態３のアイソレーション拡散層７ａ，７ｂ）を形成するアイソレーション拡散工程と、アイソレーション拡散層で囲まれた素子分離領域毎に半導体装置（半導体素子）を形成する半導体装置形成工程とを有している。これによって製造された半導体素子基板１、１Ａまたは１ＢをスクライブラインＳＬに沿って切断して個片化することにより素子分離領域が周囲に形成された半導体装置（半導体素子）を得ることができる。
この半導体素子としてのサイリスタ素子はＳＣＲやトライアックがあるが、ここではトライアックの製造方法について簡単に説明する。
図１０（ａ）および図１０（ｂ）は、本発明の実施形態４の半導体素子基板の１チップ単位についてその製造方法のボロン拡散およびリン拡散工程を示す縦断面図である。
図１０（ａ）のボロン拡散工程に示すように半導体ウエハの表面側の所定領域にボロンイオンを不純物注入して所定濃度のＰ型拡散層１４を形成すると共に、半導体ウエハの裏面側の全面にボロンイオンを不純物注入して所定濃度のＰ型拡散層１５を形成する。
図１０（ｂ）のリン拡散工程に示すように半導体ウエハの表面側のＰ型拡散層１４内の所定領域にリンイオンを不純物注入して所定濃度のＮ型拡散層１６、１７を所定距離離間させて形成すると共に、半導体ウエハの裏面側のＰ型拡散層１５内の所定領域にリンイオンを不純物注入して所定濃度のＮ型拡散層１８を形成する。
図１１（ａ）および図１１（ｂ）は、本発明の実施形態４の半導体素子基板の１チップ単位についてその製造方法のＣＶＤ膜成長および電極形成工程を示す縦断面図である。
図１１（ａ）のＣＶＤ膜成長工程に示すように第２酸化絶縁膜１３ａを所定形状にエッチング処理した後にノンドープのＣＶＤ膜１９を膜成長させる。
図１１（ｂ）の電極形成工程に示すように、これらの所定厚さになった第２酸化絶縁膜１３ａおよびＣＶＤ膜１９を所定形状にエッチング処理してウエハ表面を露出させた後に、それらの上に金属蒸着（例えばＡｌ蒸着）し、金属蒸着膜を所定形状の表面電極Ｔ１およびゲート電極Ｇに形成する。表面電極Ｔ１はＮ型拡散層１６上に電気的に接続して形成され、ゲート電極ＧはＮ型拡散層１７上に電気的に接続して形成されて、これらは互いに所定距離だけ離間している。
図１２（ａ）および図１２（ｂ）は、本発明の実施形態４の半導体素子基板の１チップ単位についてその製造方法の裏面電極形成およびＰＩコート形成工程を示す縦断面図である。
図１２（ａ）の裏面電極形成工程に示すように、半導体ウエハ裏面側の第２酸化絶縁膜１３ｂを除去した後に、裏面側全面に電気的に接続して裏面電極Ｔ２を形成する。
図１２（ｂ）のＰＩコート形成工程に示すように、半導体ウエハ表面側の表面電極Ｔ２およびゲート電極Ｇ上を開口するようにＰＩコート膜２０を形成する。
以上によって、表面電極Ｔ１と裏面電極Ｔ２との間に負荷および電源からなる回路を接続してゲート電極Ｇへの制御電圧によってオン制御可能とするトライアックを製造することができる。
トライアックはウエハ厚を全て用いる。トライアックはＮＰＮＰの双方向性のサイリスタ構造になっていてウエハ厚み方向（双方向）に電流が流れる。トライアックは縦方向（ウエハ厚み方向）での電流パスで構成されている。このため、アイソレーション工程でウエハ厚み方向に全て繋がった上記実施形態１，２のアイソレーション拡散層５ａ，５ｂ（または上記実施形態３のアイソレーション拡散層７ａ，７ｂ）にてチップ間が素子分離されている。アイソレーション工程は上面および下面からの不純物熱拡散によってつなげることで素子分離している。上記実施形態１，２のアイソレーション拡散層５ａ，５ｂ（または上記実施形態３のアイソレーション拡散層７ａ，７ｂ）が隣接穴間および上下で繋がっていないと、隣の素子とリークして素子特性に支障を来たす。
上記実施形態１，２のアイソレーション拡散層５ａ，５ｂ（または上記実施形態３のアイソレーション拡散層７ａ，７ｂ）をウエハ厚み方向に上下で繋げるように加熱処理にて拡散させるのに時間がかかって製造コストが上がった。このアイソレーション工程に、ウエハ厚が例えば２４５μｍ（ウエハ厚が通常は６２５μｍ）の薄いウエハでは、摂氏１２５０度の高温雰囲気で３７５時間かかっていた。このことが例えばトライアックのコストを決めていた。しかも、このウエハに割れなどダメージが入るとリークの原因になる。
これに対して、本実施形態４によれば、半導体ウエハ１１の両面から上記実施形態１、２の円形穴４ａ，４ｂ（または上記実施形態３の長円形穴６ａ，６ｂ）を形成し、これを介してウエハ両面から不純物イオンとしてボロンをイオン注入してＰ型不純物領域をより深い位置に形成した後に摂氏１２５０度、３７０時間の半分程度の加熱時間で拡散処理をしてＰ型不純物領域を拡散させてより短時間で上記実施形態１，２のアイソレーション拡散層５ａ，５ｂ（または上記実施形態３のアイソレーション拡散層７ａ，７ｂ）を形成している。
したがって、スクライブラインＳＬ（例えば６０μｍ）に沿って断続的な直線状でドット状に形成される上記実施形態１、２の径が４０μｍ程度（ダイシング刃幅）の円形穴４ａ，４ｂ（または上記実施形態３の長円形穴６ａ，６ｂの幅）を介してのイオン注入となるため、スクライブラインＳＬに沿った溝加工に比べてウエハ割れを抑制してウエハ強度を損なうことがない。これによって、素子間でのリークを抑制することができる。しかも、アイソレーション領域形成の拡散時間を大幅に短縮することができる。
なお、以上のように、本発明の好ましい実施形態１〜４を用いて本発明を例示してきたが、本発明は、この実施形態１〜４に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜４の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
本発明は、素子分離のアイソレーション技術としてアイソレーション拡散層を用いた半導体素子基板およびその製造方法の分野において、ウエハ割れに対する強度を損なわずに、アイソレーション領域形成の拡散時間を短縮することができる。

Claims (5)

  1. 複数の半導体装置がマトリクス状に配置され、互いに隣接する半導体装置間のスクライブラインに沿って不連続に複数の穴が配設され、該複数の穴の周りにそれぞれ素子分離用のアイソレーション拡散層が形成されている半導体素子基板。
  2. 前記複数の穴は基板両面からそれぞれ前記スクライブラインに沿って形成されて前記素子分離用の一導電型の各アイソレーション拡散層が該基板両面から深さ方向中央部に達して隣接穴間および上下に互いに少なくとも一部が重なるように形成されている請求項１に記載の半導体素子基板。
  3. 前記基板表面から形成された複数の穴のピッチと前記基板裏面から形成された複数の穴のピッチとが互いにずれて形成されており、前記複数の穴は円形穴である請求項２に記載の半導体素子基板。
  4. 前記スクライブラインの方向に隣接する前記隣接穴間の繋がり部分の距離と、前記基板表面の穴の底面と前記基板裏面の穴の底面の間の深さ方向距離とが同一であり、前記複数の穴は円形穴である請求項２または３に記載の半導体素子基板。
  5. 基板の片面または両面に、スクライブラインに沿った不連続な複数の穴を形成する穴形成工程と、該穴を介してウエハ両面から不純物をイオン注入して不純物領域を形成する不純物注入工程と、加熱処理により該不純物領域を拡散してアイソレーション拡散層を形成するアイソレーション拡散工程と、該アイソレーション拡散層で囲まれた素子分離領域毎に半導体装置を形成する半導体装置形成工程とを有する半導体素子基板の製造方法。
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