JP6110127B2 - 半導体装置 - Google Patents

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Description

半導体装置およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、半導体記憶装置、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン系半導体膜が知られているが、近年では酸化物半導体膜が注目されている。
例えば、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照。）。
酸化物半導体膜中の電子移動度が高いため、酸化物半導体膜を用いたトランジスタは、非晶質シリコン膜を用いたトランジスタと比べて動作速度が大幅に向上する。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
また、酸化物半導体膜を用いたトランジスタの特性を応用した記憶素子が提案されている（特許文献２参照。）。なお、酸化物半導体膜は、スパッタリング法などの薄膜形成技術によって成膜することが可能である。また、酸化物半導体膜を用いたトランジスタは、３５０℃以下程度の低温工程にて作製可能である。そのため、酸化物半導体膜を用いたトランジスタは、他のトランジスタに重畳して作製するための制約が少なく、セル面積を縮小することができる。
特開２００６−１６５５２８号公報 特開２０１１−１５１３８３号公報
しかしながら、酸化物半導体膜を用いたトランジスタを他のトランジスタと重畳する場合、工程数および層数が増加してしまうため、製造工程の複雑化による歩留まりの低下が懸念される。
そこで、トランジスタを重畳して設ける場合でも、工程数および層数の増加を抑え、生産性および歩留まりの高い半導体装置を提供することを課題の一とする。
また、小面積な半導体装置を提供することを課題の一とする。また、低消費電力の半導体装置を提供することを課題の一とする。また、小面積かつ低消費電力である半導体装置を提供することを課題の一とする。
本発明の一態様に係る半導体装置は、ワード線と、容量線と、第１のビット線と、第２のビット線と、ゲート、ソースおよびドレインを有する、第１のトランジスタおよび第２のトランジスタと、を有する。第１のトランジスタと第２のトランジスタとは少なくとも一部が重畳し、かつ第１のトランジスタおよび第２のトランジスタのゲートは、ワード線と接続する。容量線の少なくとも一部は第１のトランジスタおよび第２のトランジスタのドレインとそれぞれキャパシタを形成し、第１のビット線は第１のトランジスタのソースと接続し、第２のビット線は第２のトランジスタのソースと接続する。これを構成Ａと呼ぶ。
構成Ａは、ワード線１本が２個のトランジスタのゲートに接続している。また、容量線１本の少なくとも一部が２個のキャパシタを形成している。従って、ワード線および容量線の数が少なくなり、工程数および層数を低減できる。なお、ワード線および容量線を同一層によって設ける構成とすることで、さらに工程数および層数を低減することができる。
または、本発明の一態様に係る半導体装置は、構成Ａに少なくとも一部が重畳し、第２のワード線と、第２の容量線と、第３のビット線と、ゲート、ソースおよびドレインを有する第３のトランジスタおよび第４のトランジスタと、を有する。第３のトランジスタと第４のトランジスタとは少なくとも一部が重畳し、かつ第３のトランジスタおよび第４のトランジスタのゲートは、第２のワード線と接続する。第２の容量線の少なくとも一部は第３のトランジスタおよび第４のトランジスタのドレインとそれぞれキャパシタを形成し、第２のビット線は第３のトランジスタのソースと接続し、第３のビット線は第４のトランジスタのソースと接続する。なお、第２のビット線は、構成Ａの第２のビット線を指す。ここから構成Ａを除いたものを構成Ｂと呼ぶ。
構成Ｂも構成Ａと同様に、第２のワード線１本が２個のトランジスタのゲートに接続している。また、第２の容量線１本の少なくとも一部が２個のキャパシタを形成している。従って、ワード線および容量線の数が少なくなり、工程数および層数を低減できる。なお、第２のワード線および第２の容量線を同一層によって設ける構成とすることで、さらに工程数および層数を低減することができる。
なお、構成Ａと構成Ｂとは、第２のビット線を共通化している。そのため、さらに工程数および層数を低減できる。
または、本発明の一態様に係る半導体装置は、構成Ａまたは構成Ｂに少なくとも一部が重畳し、第３のワード線と、第３の容量線と、第４のビット線と、ゲート、ソースおよびドレインを有する第５のトランジスタおよび第６のトランジスタと、を有し、第５のトランジスタと第６のトランジスタとは少なくとも一部が重畳し、かつ第５のトランジスタおよび第６のトランジスタのゲートは、同じ第３のワード線と接続する。第３の容量線の少なくとも一部は第５のトランジスタおよび第６のトランジスタのドレインとそれぞれキャパシタを形成し、第３のビット線は第５のトランジスタのソースと接続し、第４のビット線は第６のトランジスタのソースと接続する。なお、第３のビット線は、構成Ｂの第３のビット線を指す。ここから構成Ａおよび構成Ｂを除いたものを構成Ｃと呼ぶ。また、このようにして次々と半導体装置を重畳させていくことができる。
以上に示すように、半導体装置を複数重畳して設けることで、工程数および層数の増大を抑制できる。また、セル面積を増大させることなく、半導体装置の記憶容量を増大させることができる。
または、本発明の一態様に係る半導体装置は、第１のワード線乃至第２ｎのワード線（ｎは自然数）と、第１乃至第２ｎの容量線と、第１乃至第（ｎ＋１）のビット線と、ゲート、ソースおよびドレインを有する第１乃至第４ｎのトランジスタと、第１乃至第４ｎのキャパシタと、を有する。第（４ｍ−３）のトランジスタ（ｍはｎ以下の自然数）と第（４ｍ−１）のトランジスタとは少なくとも一部が重畳し、かつ第（４ｍ−３）のトランジスタおよび第（４ｍ−１）のトランジスタのゲートは、第（２ｍ−１）のワード線と接続し、第（４ｍ−２）のトランジスタと第４ｍのトランジスタとは少なくとも一部が重畳し、かつ第（４ｍ−２）のトランジスタおよび第４ｍのトランジスタのゲートは、第２ｍのワード線と接続し、第（２ｍ−１）の容量線の少なくとも一部は、第（４ｍ−３）のトランジスタおよび第（４ｍ−１）のトランジスタのドレインとそれぞれ第（４ｍ−３）のキャパシタおよび第（４ｍ−１）のキャパシタを形成し、第２ｍの容量線の少なくとも一部は、第（４ｍ−２）のトランジスタおよび第４ｍのトランジスタのドレインとそれぞれ第（４ｍ−２）のキャパシタおよび第４ｍのキャパシタを形成し、第ｍのビット線は、第（４ｍ−３）のトランジスタおよび第（４ｍ−２）のトランジスタのソースと接続し、第（ｍ＋１）のビット線は、第（４ｍ−１）のトランジスタおよび第４ｍのトランジスタのソースと接続する。
本発明の一態様に係る半導体装置に含まれるトランジスタは、酸化物半導体膜を用いたトランジスタであると好ましい。酸化物半導体膜は、スパッタリング法などの薄膜形成技術を用いて成膜することができる。スパッタリング法は、比較的低温での成膜が可能であるためトランジスタを重畳して設ける構造の作製に好適である。
ただし、本発明の一態様に係る半導体装置に含まれるトランジスタは、酸化物半導体膜を用いたトランジスタに限定されない。例えば、酸化物半導体膜を用いたトランジスタ以外に、非晶質シリコン膜を用いたトランジスタ、多結晶シリコンを用いたトランジスタ、シリコンウェハに形成したトランジスタなどを適宜組み合わせて用いても構わない。
ワード線、容量線およびビット線を共通化することで、工程数および層数の増加を抑え、生産性および歩留まりの高い半導体装置を提供することができる。
また、小面積かつ低消費電力である半導体装置を提供することができる。
本発明の一態様に係る半導体装置の例を示す上面図および断面図。 本発明の一態様に係る半導体装置の例を示す回路図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の例を示す断面図。 本発明の一態様に係る半導体装置の例を示す回路図。 本発明の一態様に係る半導体装置の例を示す断面図。 本発明の一態様に係るＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様に係る電子機器の一例を示す斜視図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースおよびドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースと呼び、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。また、単にソースと記載する場合、ソース電極およびソース領域のいずれかを示す。また、単にドレインと記載する場合、ドレイン電極およびドレイン領域のいずれかを示す。
電圧は、ある電位と、基準の電位（例えばソース電位、グラウンド電位（接地電位またはＧＮＤともいう。））との電位差のことを示す場合が多い。なお、電圧と電位とを言い換えることができる。
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。また、抵抗素子などの、回路の動作に著しい作用を与えない素子が間に含まれていても構わない。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の一例について図１乃至図７を用いて説明する。
図１（Ａ）は、本発明の一態様に係る半導体装置の上面図である。なお、図１（Ａ）に示す一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄに対応する、断面Ａ−Ｂおよび断面Ｃ−Ｄが図１（Ｂ）である。図１（Ａ）では、簡単のため、重畳している膜および絶縁膜などを省略して示す。
図１（Ｂ）に示す半導体装置は、基板１００上に設けられた導電膜１６０ａと、導電膜１６０ａに達する開口部を有し、基板１００および導電膜１６０ａ上に設けられた絶縁膜１０１と、導電膜１６０ａに達する開口部を有し、絶縁膜１０１上に設けられた半導体膜１１０ａと、半導体膜１１０ａ上に設けられた導電膜１２１ａおよび導電膜１２３ａと、導電膜１２１ａおよび導電膜１２３ａと同一層にあり、半導体膜１１０ａおよび絶縁膜１０１に設けられた開口部で導電膜１６０ａと接して設けられた導電膜１２２ａと、絶縁膜１０１、半導体膜１１０ａ、導電膜１２１ａ、導電膜１２３ａおよび導電膜１２２ａ上に設けられた絶縁膜１０２と、絶縁膜１０２上にあり、導電膜１２１ａと少なくとも一部が重畳して設けられた導電膜１３１、および導電膜１２３ａと少なくとも一部が重畳して設けられた導電膜１３４と、導電膜１３１および導電膜１３４と同一層にあり、導電膜１２１ａと導電膜１２２ａとの間に設けられた導電膜１３２と、導電膜１３１および導電膜１３４と同一層にあり、導電膜１２３ａと導電膜１２２ａとの間に設けられた導電膜１３３と、絶縁膜１０２上に設けられた絶縁膜１０３と、導電膜１３１、導電膜１３２、導電膜１３３、導電膜１３４および絶縁膜１０３上に設けられた絶縁膜１０４と、絶縁膜１０４上にあり、導電膜１３１と少なくとも一部が重畳して設けられた導電膜１２１ｂ、および導電膜１３４と少なくとも一部が重畳して設けられた導電膜１２３ｂと、導電膜１２１ｂおよび導電膜１２３ｂと同一層にあり、導電膜１２２ａと少なくとも一部が重畳して設けられた導電膜１２２ｂと、導電膜１２２ｂに達する開口部を有し、絶縁膜１０４、導電膜１２１ｂ、導電膜１２２ｂおよび導電膜１２３ｂ上に設けられた半導体膜１１０ｂ、ならびに絶縁膜１０４および半導体膜１１０ｂ上に設けられた絶縁膜１０５と、絶縁膜１０５上にあり、絶縁膜１０５および半導体膜１１０ｂに設けられた開口部で導電膜１２２ｂと接して設けられた導電膜１６０ｂと、絶縁膜１０５および導電膜１６０ｂ上に設けられた絶縁膜１０６と、を有する。
なお、図１（Ｂ）に示す半導体装置は、絶縁膜１０６を設けない構造であっても構わない。
また、導電膜１３１、導電膜１３２、導電膜１３３、導電膜１３４および絶縁膜１０３は、上面の高さが揃った形状を有する。
第１乃至第４のメモリセルを有するセルグループＣＧ１１１を、図１（Ｂ）に示す。なお、図１（Ａ）に示す領域１８０は、縦２Ｆ（Ｆは最小加工寸法）、横３Ｆであるため、面積が６Ｆ２となる。ただし、領域１８０と同面積において、第１のメモリセルと第２のメモリセルとが重畳して設けられるため（なお、第３のメモリセルと第４のメモリセルとが重畳して設けられる）、６Ｆ２はメモリセル２個あたりの面積となる。即ち、メモリセル１個あたりの面積は３Ｆ２となり、小面積のメモリセルが実現できる。
第１のメモリセルは、トランジスタＴｒ１１１およびキャパシタＣ１１１を有する。
トランジスタＴｒ１１１は、半導体膜１１０ａの少なくとも一部、導電膜１２１ａの少なくとも一部、導電膜１２２ａの少なくとも一部、絶縁膜１０２の少なくとも一部および導電膜１３２の少なくとも一部を含む。トランジスタＴｒ１１１において、半導体膜１１０ａの少なくとも一部はチャネル領域の機能を有し、導電膜１２１ａの少なくとも一部はドレイン電極の機能を有し、導電膜１２２ａの少なくとも一部はソース電極の機能を有し、絶縁膜１０２の少なくとも一部はゲート絶縁膜の機能を有し、導電膜１３２の少なくとも一部はゲート電極の機能を有する。
キャパシタＣ１１１は、導電膜１２１ａの少なくとも一部、絶縁膜１０２の少なくとも一部および導電膜１３１の少なくとも一部を含む。キャパシタＣ１１１において、導電膜１２１ａの少なくとも一部および導電膜１３１の少なくとも一部は容量電極の機能を有し、絶縁膜１０２の少なくとも一部は誘電体層の機能を有する。
第２のメモリセルは、トランジスタＴｒ１１２およびキャパシタＣ１１２を有する。
トランジスタＴｒ１１２は、半導体膜１１０ｂの少なくとも一部、導電膜１２１ｂの少なくとも一部、導電膜１２２ｂの少なくとも一部、絶縁膜１０４の少なくとも一部および導電膜１３２の少なくとも一部を含む。トランジスタＴｒ１１２において、半導体膜１１０ｂの少なくとも一部はチャネル領域の機能を有し、導電膜１２１ｂの少なくとも一部はドレイン電極の機能を有し、導電膜１２２ｂの少なくとも一部はソース電極の機能を有し、絶縁膜１０４の少なくとも一部はゲート絶縁膜の機能を有し、導電膜１３２の少なくとも一部はゲート電極の機能を有する。
トランジスタＴｒ１１１とトランジスタＴｒ１１２とは、ゲート電極の機能を有する導電膜１３２を共通化している。
キャパシタＣ１１２は、導電膜１２１ｂの少なくとも一部、絶縁膜１０４の少なくとも一部および導電膜１３１の少なくとも一部を含む。キャパシタＣ１１２において、導電膜１２１ｂの少なくとも一部および導電膜１３１の少なくとも一部は容量電極の機能を有し、絶縁膜１０４の少なくとも一部は誘電体層の機能を有する。
キャパシタＣ１１１とキャパシタＣ１１２とは、容量電極の機能を有する導電膜１３１を共通化している。
第３のメモリセルは、トランジスタＴｒ１２１およびキャパシタＣ１２１を有する。
トランジスタＴｒ１２１は、半導体膜１１０ａの少なくとも一部、導電膜１２３ａの少なくとも一部、導電膜１２２ａの少なくとも一部、絶縁膜１０２の少なくとも一部および導電膜１３３の少なくとも一部を含む。トランジスタＴｒ１２１において、半導体膜１１０ａの少なくとも一部はチャネル領域の機能を有し、導電膜１２３ａの少なくとも一部はドレイン電極の機能を有し、導電膜１２２ａの少なくとも一部はソース電極の機能を有し、絶縁膜１０２の少なくとも一部はゲート絶縁膜の機能を有し、導電膜１３３の少なくとも一部はゲート電極の機能を有する。
トランジスタＴｒ１１１とトランジスタＴｒ１２１とは、ソース電極の機能を有する導電膜１２２ａを共通化している。
キャパシタＣ１２１は、導電膜１２３ａの少なくとも一部、絶縁膜１０２の少なくとも一部および導電膜１３４の少なくとも一部を含む。キャパシタＣ１２１において、導電膜１２３ａの少なくとも一部および導電膜１３４の少なくとも一部は容量電極の機能を有し、絶縁膜１０２の少なくとも一部は誘電体層の機能を有する。
第４のメモリセルは、トランジスタＴｒ１２２およびキャパシタＣ１２２を有する。
トランジスタＴｒ１２２は、半導体膜１１０ｂの少なくとも一部、導電膜１２３ｂの少なくとも一部、導電膜１２２ｂの少なくとも一部、絶縁膜１０４の少なくとも一部および導電膜１３３の少なくとも一部を含む。トランジスタＴｒ１２２において、半導体膜１１０ｂの少なくとも一部はチャネル領域の機能を有し、導電膜１２３ｂの少なくとも一部はドレイン電極の機能を有し、導電膜１２２ｂの少なくとも一部はソース電極の機能を有し、絶縁膜１０４の少なくとも一部はゲート絶縁膜の機能を有し、導電膜１３３の少なくとも一部はゲート電極の機能を有する。
トランジスタＴｒ１２１とトランジスタＴｒ１２２とは、ゲート電極の機能を有する導電膜１３３を共通化している。また、トランジスタＴｒ１１２とトランジスタＴｒ１２２とは、ソース電極の機能を有する導電膜１２２ｂを共通化している。
キャパシタＣ１２２は、導電膜１２３ｂの少なくとも一部、絶縁膜１０４の少なくとも一部および導電膜１３４の少なくとも一部を含む。キャパシタＣ１２２において、導電膜１２３ｂの少なくとも一部および導電膜１３４の少なくとも一部は容量電極の機能を有し、絶縁膜１０４の少なくとも一部は誘電体層の機能を有する。
キャパシタＣ１２１とキャパシタＣ１２２とは、容量電極の一方を共通化している。
導電膜１６０ａは、第１のビット線の機能を有する。
導電膜１６０ｂは、第２のビット線の機能を有する。
導電膜１３２は、第１のワード線の機能を有する。
導電膜１３３は、第２のワード線の機能を有する。
導電膜１３１は、第１の容量線の機能を有する。
導電膜１３４は、第２の容量線の機能を有する。
ここで、図１（Ａ）に示すセルグループＣＧ１１１に対応する回路図を図２に示す。
図２より、セルグループＣＧ１１１は、メモリセルＭＣ１１１（第１のメモリセルに相当）と、メモリセルＭＣ１１２（第２のメモリセルに相当）と、メモリセルＭＣ１２１（第３のメモリセルに相当）と、メモリセルＭＣ１２２（第４のメモリセルに相当）と、ビット線ＢＬ１（第１のビット線に相当）と、ビット線ＢＬ２（第２のビット線に相当）と、ワード線ＷＬ１１（第１のワード線に相当）と、ワード線ＷＬ１２（第２のワード線に相当）と、容量線ＣＬ１１（第１の容量線に相当）と、容量線ＣＬ１２（第２の容量線に相当）と、を有する。
図２に示すセルグループＣＧ１１１における接続関係について以下に説明する。ビット線ＢＬ１は、トランジスタＴｒ１１１のソース、およびトランジスタＴｒ１２１のソースと接続する。ビット線ＢＬ２は、トランジスタＴｒ１１２のソース、およびトランジスタＴｒ１２２のソースと接続する。ワード線ＷＬ１１は、トランジスタＴｒ１１１のゲート、およびトランジスタＴｒ１１２のゲートと接続する。ワード線ＷＬ１２は、トランジスタＴｒ１２１のゲート、トランジスタＴｒ１２２のゲートと接続する。容量線ＣＬ１１は、キャパシタＣ１１１の一方の電極、およびキャパシタＣ１１２の一方の電極と接続する。容量線ＣＬ１２は、キャパシタＣ１２１の一方の電極、およびキャパシタＣ１２２の一方の電極と接続する。トランジスタＴｒ１１１のドレインは、キャパシタＣ１１１の他方の電極と接続する。トランジスタＴｒ１１２のドレインは、キャパシタＣ１１２の他方の電極と接続する。トランジスタＴｒ１２１のドレインは、キャパシタＣ１２１の他方の電極と接続する。トランジスタＴｒ１２２のドレインは、キャパシタＣ１２２の他方の電極と接続する。
以下に、セルグループＣＧ１１１へのデータの書き込み方法および読み出し方法について説明する。
例として、メモリセルＭＣ１２１へのデータの書き込み方法について説明する。まず、容量線ＣＬ１２の電位をＧＮＤとする。次に、ワード線ＷＬ１２の電位をＶＨ（トランジスタＴｒ１２１のしきい値電圧（Ｖｔｈ）にＶＤＤ（電源電位）を加えた電位よりも高い電位）とし、残りのワード線の電位をＧＮＤ（またはＧＮＤ以下）とする。次に、ビット線ＢＬ１をＶＤＤとし、残りのビット線の電位を浮遊電位（フロート）とする。こうすることで、メモリセルＭＣ１２１にあるキャパシタＣ１２１にＶＤＤが充電される。次に、ワード線ＷＬ１２の電位をＧＮＤ（またはＧＮＤ以下）とすることで、メモリセルＭＣ１２１にデータ１が保持される。なお、データ１が保持されるとは、キャパシタにＶＤＤが充電されることをいう。その他のメモリセルについても同様の方法でデータを書き込むことができる。
なお、容量線ＣＬ１２の電位を常にＧＮＤとしておいてもよい。他の容量線についても同様である。
または、共通するワード線に接続するメモリセルごとに、データの書き込みを行ってもよい。例えば、ワード線ＷＬ１１に接続するメモリセル（メモリセルＭＣ１１１およびメモリセルＭＣ１１２など）にデータを書き込む場合について説明する。まず、容量線ＣＬ１１の電位をＧＮＤとする。次に、ワード線ＷＬ１１に電位ＶＨを印加した後、データ１を書き込みたいメモリセルに接続するビット線の電位をＶＤＤとし、データ０を書き込みたいメモリセルに接続するビット線の電位をＧＮＤとする。次に、ワード線ＷＬ１１の電位をＧＮＤ（またはＧＮＤ以下）にすることで、キャパシタにデータが保持される。その他のメモリセルについても同様の方法でデータを書き込むことができる。
次に、例として、メモリセルＭＣ１２１のデータの読み出し方法について説明する。まずは、ビット線ＢＬ１を所定の電位（定電位）とする。次に、ワード線ＷＬ１２をＶＨとすることで、キャパシタＣ１２１に書き込まれたデータに対応する電位をビット線ＢＬ１に与える。その後、与えられた電位をセンスアンプ（図示せず）にて読み出す。なお、メモリセルＭＣ１２１に書き込まれたデータは読み出される際に失われる。しかし、センスアンプの動作により増幅されて再びメモリセルＭＣ１２１にデータが書き込まれる。その他のメモリセルについても同様の方法でデータを読み出すことができる。
または、共通するワード線に接続するメモリセルごとに、データの読み出しを行ってもよい。例えば、ワード線ＷＬ１１に接続するメモリセルのデータを読み出す場合、全ビット線を所定の電位（定電位）とする。次に、ワード線ＷＬ１１の電位をＶＨとすると、各ビット線の電位がデータに応じて変動する。その他のメモリセルについても同様の方法でデータを読み出すことができる。
以上が、セルグループＣＧ１１１へのデータの書き込み方法および読み出し方法である。
図１（Ｂ）に戻り、各層について説明する。
半導体膜１１０ａは酸化物半導体膜、非晶質シリコン膜、多結晶シリコン膜または単結晶シリコン膜などの半導体膜を用いればよい。好ましくは、半導体膜１１０ａは酸化物半導体膜を用いる。
酸化物半導体膜としては、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ化合物を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ化合物から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成がある程度抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いても構わない。
好ましくは、酸化物半導体膜中の水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とする。これは、酸化物半導体膜に含まれる水素が意図しないキャリアを生成することがあるためである。生成されたキャリアは、トランジスタの電気特性を変動させる要因となる。
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因するキャリア移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面側に対し表面側では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
導電膜１６０ａは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層で用いればよい。
絶縁膜１０１は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁膜から一種以上選択して、単層または積層で用いればよい。
酸化窒化シリコンは、その組成において、窒素よりも酸素の含有量が多いものを示し、また、窒化酸化シリコンは、その組成において、酸素よりも窒素の含有量が多いものを示す。
半導体膜１１０ａが酸化物半導体膜である場合、好ましくは、絶縁膜１０１は、余剰酸素を含む絶縁膜とする。余剰酸素を含む絶縁膜は、加熱処理などの処理によって余剰酸素が放出する性質を有する。放出された酸素によって、半導体膜１１０ａおよび半導体膜１１０ａ近傍の酸素欠損を低減することができる。酸化物半導体膜中の酸素欠損は、一部がドナーとなりキャリアを生成するため、トランジスタの電気特性を変動させる要因となる。なお、本明細書において半導体膜近傍とは、半導体膜と接する膜との界面周辺をいう。
半導体膜１１０ａが酸化物半導体膜である場合、好ましくは、絶縁膜１０１中の水素濃度は、１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以下とする。これは、半導体膜１１０ａが酸化物半導体膜である場合、絶縁膜１０１に含まれる水素が半導体膜１１０ａおよび半導体膜１１０ａ近傍へ移動し、意図しないキャリアを生成することがあるためである。生成されたキャリアは、トランジスタの電気特性を変動させる要因となる。
なお、絶縁膜１０１は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように絶縁膜１０１を設ける。上述の数値以下のＲａとすることで、半導体膜１１０ａが酸化物半導体膜である場合に結晶領域が形成されやすくなる。また、絶縁膜１０１と半導体膜１１０ａとの界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（１）にて定義される。
Figure 0006110127
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
導電膜１２１ａ、導電膜１２２ａおよび導電膜１２３ａは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層で用いればよい。
絶縁膜１０２は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁膜から一種以上選択して、単層または積層で用いればよい。
半導体膜１１０ａが酸化物半導体膜である場合、好ましくは、絶縁膜１０２は、余剰酸素を含む絶縁膜とする。放出された酸素によって、半導体膜１１０ａおよび半導体膜１１０ａ近傍の酸素欠損を低減することができる。
酸素を十分含み、高純度化された酸化物半導体膜は、バンドギャップが２．８ｅＶ〜３．２ｅＶ程度であり、少数キャリアが１０−９個／ｃｍ３程度と極めて少なく、多数キャリアはトランジスタのソースから来るのみである。そのため、当該酸化物半導体膜を用いたトランジスタはアバランシェブレークダウンがない。
また、当該酸化物半導体膜を用いたトランジスタは、ゲート電極の電界がトランジスタのチャネル領域を完全空乏化するため、例えばチャネル長が３μｍ、チャネル幅が１μｍのときのオフ電流は、８５℃〜９５℃において１０−２３Ａ以下とすることができ、かつ室温では１０−２５Ａ以下とすることができる。
例えば、メモリセルに含まれるトランジスタにオフ電流の極めて小さいトランジスタを用いると、データの保持期間を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａから１×１０−２５Ａであるトランジスタでメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層で用いればよい。
絶縁膜１０３は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁膜から一種以上選択して、単層または積層で用いればよい。
半導体膜１１０ａまたは／および半導体膜１１０ｂが酸化物半導体膜である場合、好ましくは、絶縁膜１０３は、余剰酸素を含む絶縁膜とする。放出された酸素によって、半導体膜１１０ａおよび半導体膜１１０ａ近傍の酸素欠損を低減することができる。
絶縁膜１０４は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁膜から一種以上選択して、単層または積層で用いればよい。
半導体膜１１０ｂが酸化物半導体膜である場合、好ましくは、絶縁膜１０４は、余剰酸素を含む絶縁膜とする。放出された酸素によって、半導体膜１１０ｂおよび半導体膜１１０ｂ近傍の酸素欠損を低減することができる。
導電膜１２１ｂ、導電膜１２２ｂおよび導電膜１２３ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層で用いればよい。
半導体膜１１０ｂは、酸化物半導体膜、非晶質シリコン膜、多結晶シリコン膜または単結晶シリコン膜などの半導体膜を用いればよい。好ましくは、半導体膜１１０ｂは酸化物半導体膜を用いる。
絶縁膜１０５は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁膜から一種以上選択して、単層または積層で用いればよい。
半導体膜１１０ｂが酸化物半導体膜である場合、好ましくは、絶縁膜１０５は、余剰酸素を含む絶縁膜とする。放出された酸素によって、半導体膜１１０ｂおよび半導体膜１１０ｂ近傍の酸素欠損を低減することができる。
導電膜１６０ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層で用いればよい。
絶縁膜１０６は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁膜から一種以上選択して、単層または積層で用いればよい。
なお、絶縁膜１０１は十分な平坦性を有することが好ましい。また、絶縁膜１０６は、余剰酸素を含む絶縁膜としてもよい。
次に、図１（Ｂ）に示す半導体装置の作製方法について図３乃至図７を用いて説明する。
まず、基板１００を準備する（図３（Ａ）参照。）。
次に、導電膜１６０ａとなる導電膜を成膜する。導電膜１６０ａとなる導電膜は、導電膜１６０ａとして示した導電膜から選択し、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
次に、導電膜１６０ａとなる導電膜を加工し、導電膜１６０ａを形成する（図３（Ｂ）参照。）。
次に、絶縁膜１０１を成膜する（図３（Ｃ）参照。）。絶縁膜１０１は、絶縁膜１０１として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
なお、絶縁膜１０１の成膜後、絶縁膜１０１に対し平坦化処理を行ってもよい。平坦化処理は、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いればよい。
なお、絶縁膜１０１の成膜後、脱水化、脱水素化処理を行うと好ましい。脱水化、脱水素化処理は、例えば、加熱処理によって行うことができる。加熱処理の温度は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態で行う。または、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気で加熱処理を行ってもよい。または、脱水化、脱水素化処理として、プラズマ処理、ＵＶ処理または薬液処理を行っても構わない。絶縁膜１０１の成膜後、脱水化、脱水素化処理を行うことで、半導体膜１１０ａとなる半導体膜が酸化物半導体膜である場合、半導体膜１１０ａとなる半導体膜中および半導体膜１１０ａとなる半導体膜近傍へ水素が移動することで起こる、トランジスタの電気特性の変動を抑制できる。各絶縁膜（絶縁膜１０１、絶縁膜１０２、絶縁膜１０３、絶縁膜１０４、絶縁膜１０５および絶縁膜１０６など）の成膜後または形成後に上述した脱水化、脱水素化処理を行うと好ましい。
次に、半導体膜１１０ａとなる半導体膜を成膜する。半導体膜１１０ａとなる半導体膜は、半導体膜１１０ａとして示した半導体膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
半導体膜１１０ａとなる半導体膜の成膜後、加熱処理を行ってもよい。半導体膜１１０ａとなる半導体膜が酸化物半導体膜であり、かつ絶縁膜１０１が余剰酸素を含む絶縁膜である場合、当該加熱処理によって、絶縁膜１０１から酸素が放出され、半導体膜１１０ａとなる半導体膜中および半導体膜１１０ａとなる半導体膜近傍の酸素欠損を低減することができる。そのため、トランジスタの電気特性を向上させることができる。
次に、半導体膜１１０ａとなる半導体膜を加工し、半導体膜１１０ａを形成する（図３（Ｄ）参照。）。
次に、半導体膜１１０ａおよび絶縁膜１０１を加工し、導電膜１６０ａを露出する開口部を形成する（図３（Ｅ）参照。）。
次に、導電膜１２１ａ、導電膜１２２ａおよび導電膜１２３ａとなる導電膜を成膜する。導電膜１２１ａ、導電膜１２２ａおよび導電膜１２３ａとなる導電膜は、導電膜１２１ａ、導電膜１２２ａおよび導電膜１２３ａとして示された導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜１２１ａ、導電膜１２２ａおよび導電膜１２３ａとなる導電膜を加工し、導電膜１２１ａ、導電膜１２２ａおよび導電膜１２３ａを形成する（図４（Ａ）参照。）。
次に、絶縁膜１０２を成膜する（図４（Ｂ）参照。）。絶縁膜１０２は、絶縁膜１０２として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４となる導電膜を成膜する。導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４となる導電膜は、導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４として示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４となる導電膜を加工し、導電膜１４１、導電膜１４２、導電膜１４３および導電膜１４４を形成する（図４（Ｃ）参照。）。
次に、絶縁膜１１３を成膜する（図４（Ｄ）参照。）。絶縁膜１１３は、絶縁膜１０３として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。なお、絶縁膜１１３は、導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４となる導電膜よりも厚く成膜する。こうすることで、後の平坦化処理後に、絶縁膜１１３と、導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４との上面の高さを揃えることができる。
次に、絶縁膜１１３の上面側から平坦化処理を行い、同時に導電膜１４１、導電膜１４２、導電膜１４３および導電膜１４４を加工する。平坦化処理を行うことで、上面の高さが揃った、絶縁膜１０３、導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４を形成する（図５（Ａ）参照。）。なお、平坦化処理によって、導電膜１４１、導電膜１４２、導電膜１４３および導電膜１４４も研磨されることで厚さが薄くなっているように図示しているが、これに限定されず、導電膜１４１、導電膜１４２、導電膜１４３および導電膜１４４がほとんど薄くなっていなくても構わない。
次に、絶縁膜１０４を成膜する（図５（Ｂ）参照。）。絶縁膜１０４は、絶縁膜１０４として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜１２１ｂ、導電膜１２２ｂおよび導電膜１２３ｂとなる導電膜を成膜する。導電膜１２１ｂ、導電膜１２２ｂおよび導電膜１２３ｂとなる導電膜は、導電膜１２１ｂ、導電膜１２２ｂおよび導電膜１２３ｂとして示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜１２１ｂ、導電膜１２２ｂおよび導電膜１２３ｂとなる導電膜を加工して、導電膜１２１ｂ、導電膜１２２ｂおよび導電膜１２３ｂを形成する（図５（Ｃ）参照。）。
次に、半導体膜１１０ｂとなる半導体膜を成膜する。半導体膜１１０ｂとなる半導体膜は、半導体膜１１０ｂとして示した半導体膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
半導体膜１１０ｂとなる半導体膜の成膜後、加熱処理を行ってもよい。半導体膜１１０ｂとなる半導体膜が酸化物半導体膜であり、かつ絶縁膜１０４が余剰酸素を含む絶縁膜である場合、当該加熱処理によって、絶縁膜１０４から酸素が放出され、半導体膜１１０ｂとなる半導体膜中および半導体膜１１０ｂとなる半導体膜近傍の酸素欠損を低減することができる。そのため、トランジスタの電気特性を向上させることができる。
次に、半導体膜１１０ｂとなる半導体膜を加工して半導体膜１１０ｂを形成する（図６（Ａ）参照。）。
次に、絶縁膜１０５を成膜する（図６（Ｂ）参照。）。絶縁膜１０５は、絶縁膜１０５として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、半導体膜１１０ｂおよび絶縁膜１０５を加工し、導電膜１２２ｂを露出する開口部を形成する（図６（Ｃ）参照。）。
次に、導電膜１６０ｂとなる導電膜を成膜する。導電膜１６０ｂとなる導電膜は、導電膜１６０ｂとして示した導電膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜１６０ｂとなる導電膜を加工して導電膜１６０ｂを形成する（図７（Ａ）参照。）。
次に、絶縁膜１０６を成膜する（図７（Ｂ）参照。）。絶縁膜１０６は、絶縁膜１０６として示した絶縁膜から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
なお、絶縁膜１０６の成膜後、絶縁膜１０６に対し平坦化処理を行ってもよい。
以上のようにして図１（Ｂ）に示す半導体装置を作製すればよい。
本実施の形態より、ワード線、容量線およびビット線を共通化することで、工程数および層数の増加を抑え、生産性および歩留まりの高い半導体装置を提供することができる。また、メモリセル１個あたりの面積を小さく作製することができるため、集積度の高い半導体装置を提供することができる。また、メモリセルに含まれるトランジスタにオフ電流の極めて小さいトランジスタを用いることで、消費電力の小さい半導体装置を提供することができる。
本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置の構成を複数重畳して設けた半導体装置について図８乃至図１０を用いて説明する。
図８は、本実施の形態で説明する半導体装置の断面図である。なお、上面図については、図１（Ａ）と符号が異なるのみであるため、説明を省略する。図８に示す断面Ａ−Ｂおよび断面Ｃ−Ｄは、図１（Ａ）に示す一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄに対応する。
図８に示す半導体装置において、導電膜２６０ａは導電膜１６０ａと、導電膜２３１ａは導電膜１３１と、導電膜２３２ａは導電膜１３２と、導電膜２３３ａは導電膜１３３と、導電膜２３４ａは導電膜１３４と、導電膜２６０ｂは導電膜１６０ｂと、それぞれ対応しており、実施の形態１の記載を参照する。基板２００は基板１００と対応しており、実施の形態１の記載を参照する。そのほかの層も実施の形態１に示した半導体装置と対応しているものについては実施の形態１の記載を参照する。
なお、導電膜２６０ａの上から導電膜２６０ｂの下までの層を１組として、構成２５０ａと呼ぶ。
導電膜２３１ｂ、導電膜２３２ｂ、導電膜２３３ｂおよび導電膜２３４ｂは、それぞれ導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４の記載を参照する。
また、導電膜２６０ｃは、導電膜２６０ａおよび導電膜２６０ｂの記載を参照する。
なお、導電膜２６０ｂの上から導電膜２６０ｃの下までの層を１組として、構成２５０ｂと呼ぶ。
構成２５０ａと構成２５０ｂは、同様の構成として作製することができる。なお、構成２５０ａおよび構成２５０ｂの詳細については、実施の形態１に示した半導体装置を参照する。
構成２５０ｂ上には、絶縁膜２０６ｃが設けられる。絶縁膜２０６ｃは、絶縁膜１０６の記載を参照する。
即ち、図８に示す半導体装置は、実施の形態１に示した半導体装置が２個重畳して設けられた構造である。
図８に示す半導体装置は、６Ｆ２の面積あたりメモリセルを４個重畳して設けられる。即ち、メモリセル１個あたりの面積は１．５Ｆ２となり、実施の形態１で示した半導体装置と比べて、さらに小面積のメモリセルが実現できる。
導電膜２６０ａは、第１のビット線の機能を有する。
導電膜２６０ｂは、第２のビット線の機能を有する。
導電膜２６０ｃは、第３のビット線の機能を有する。
導電膜２３２ａは、第１のワード線の機能を有する。
導電膜２３３ａは、第２のワード線の機能を有する。
導電膜２３２ｂは、第３のワード線の機能を有する。
導電膜２３３ｂは、第４のワード線の機能を有する。
導電膜２３１ａは、第１の容量線の機能を有する。
導電膜２３４ａは、第２の容量線の機能を有する。
導電膜２３１ｂは、第３の容量線の機能を有する。
導電膜２３４ｂは、第４の容量線の機能を有する。
図８に示す半導体装置に対応する回路図を図９に示す。
図９に示す半導体装置は、セルグループＣＧ１１１（実施の形態１で示したセルグループＣＧ１１１と同様の構成を有する。ここでは構成２５０ａに相当）と、セルグループＣＧ２１１（構成２５０ｂに相当）と、ビット線ＢＬ１（第１のビット線に相当）と、ビット線ＢＬ２（第２のビット線に相当）と、ビット線ＢＬ３（第３のビット線に相当）と、ワード線ＷＬ１１（第１のワード線に相当）と、ワード線ＷＬ１２（第２のワード線に相当）と、ワード線ＷＬ２１（第３のワード線に相当）と、ワード線ＷＬ２２（第４のワード線に相当）と、容量線ＣＬ１１（第１の容量線に相当）と、容量線ＣＬ１２（第２の容量線に相当）と、容量線ＣＬ２１（第３の容量線に相当）と、容量線ＣＬ２２（第４の容量線に相当）と、を有する。
なお、セルグループＣＧ１１１とセルグループＣＧ２１１とは、ビット線ＢＬ２を共通化している。
次に、実施の形態１に示した半導体装置を５個重畳して設けた半導体装置について図１０を用いて説明する。
図１０は、本実施の形態で説明する半導体装置の断面図である。なお、上面図については、図１（Ａ）と符号が異なるのみであるため、説明を省略する。図１０に示す断面Ａ−Ｂおよび断面Ｃ−Ｄは、図１（Ａ）に示す一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄに対応する。
図１０に示す半導体装置は、基板２００から導電膜２６０ｃまでは図８に示した半導体装置の説明を参照する。
導電膜２３１ｃ、導電膜２３２ｃ、導電膜２３３ｃおよび導電膜２３４ｃは、それぞれ導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４の記載を参照する。導電膜２３１ｄ、導電膜２３２ｄ、導電膜２３３ｄおよび導電膜２３４ｄは、それぞれ導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４の記載を参照する。導電膜２３１ｅ、導電膜２３２ｅ、導電膜２３３ｅおよび導電膜２３４ｅは、それぞれ導電膜１３１、導電膜１３２、導電膜１３３および導電膜１３４の記載を参照する。
また、導電膜２６０ｄ、導電膜２６０ｅおよび導電膜２６０ｆは、導電膜２６０ａ、導電膜２６０ｂおよび導電膜２６０ｃの記載を参照する。
なお、導電膜２６０ｃの上から導電膜２６０ｄの下までの層を１組として、構成２５０ｃと呼ぶ。
なお、導電膜２６０ｄの上から導電膜２６０ｅの下までの層を１組として、構成２５０ｄと呼ぶ。
なお、導電膜２６０ｅの上から導電膜２６０ｆの下までの層を１組として、構成２５０ｅと呼ぶ。
構成２５０ｃ、構成２５０ｄおよび構成２５０ｅは、同様の構成として作製することができる。なお、構成２５０ｃ、構成２５０ｄおよび構成２５０ｅの詳細については、実施の形態１に示した半導体装置を参照する。
なお、構成２５０ａと構成２５０ｂとは、ビット線を共通化している。なお、構成２５０ｂと構成２５０ｃとは、ビット線を共通化している。なお、構成２５０ｃと構成２５０ｄとは、ビット線を共通化している。なお、構成２５０ｄと構成２５０ｅとは、ビット線を共通化している。
図１０に示す半導体装置は、６Ｆ２の面積あたりメモリセルを１０個重畳して設けられる。即ち、メモリセル１個あたりの面積は０．６Ｆ２となり、図８に示した半導体装置と比べて、さらに小面積のメモリセルが実現できる。
なお、本実施の形態では、実施の形態１で示した半導体装置と同様の構成を２個または５個重畳して設けられた半導体装置について説明しているが、これに限定されない。例えば、実施の形態１で示した半導体装置と同様の構成を２個以上５０個以下、２個以上２０個以下または２個以上１０個以下重畳して設けられた半導体装置であっても構わない。
なお、半導体装置の個数と、トランジスタ、キャパシタ、ビット線、ワード線および容量線の接続関係を変数を用いて示すと以下のようになる。実施の形態１で示した半導体装置と同様の構成がｎ個重畳して設けられた半導体装置（ｎは自然数）は、第１のワード線乃至第２ｎのワード線と、第１乃至第２ｎの容量線と、第１乃至第（ｎ＋１）のビット線と、ゲート、ソースおよびドレインを有する第１乃至第４ｎのトランジスタと、第１乃至第４ｎのキャパシタと、を有する。第（４ｍ−３）のトランジスタ（ｍはｎ以下の自然数）と第（４ｍ−１）のトランジスタとは少なくとも一部が重畳し、第（４ｍ−３）のトランジスタおよび第（４ｍ−１）のトランジスタのゲートは、第（２ｍ−１）のワード線と接続する。第（４ｍ−２）のトランジスタと第４ｍのトランジスタとは少なくとも一部が重畳し、第（４ｍ−２）のトランジスタおよび第４ｍのトランジスタのゲートは第２ｍのワード線と接続する。第（２ｍ−１）の容量線の少なくとも一部は、第（４ｍ−３）のトランジスタおよび第（４ｍ−１）のトランジスタのドレインとそれぞれ第（４ｍ−３）のキャパシタおよび第（４ｍ−１）のキャパシタを形成し、第２ｍの容量線の少なくとも一部は、第（４ｍ−２）のトランジスタおよび第４ｍのトランジスタのドレインとそれぞれ第（４ｍ−２）のキャパシタおよび第４ｍのキャパシタを形成し、第ｍのビット線は、第（４ｍ−３）のトランジスタおよび第（４ｍ−２）のトランジスタのソースと接続し、第（ｍ＋１）のビット線は、第（４ｍ−１）のトランジスタおよび第４ｍのトランジスタのソースと接続する。
本実施の形態より、ワード線、容量線およびビット線を共通化することで、工程数および層数の増加を抑え、生産性および歩留まりの高い半導体装置を提供することができる。また。メモリセル１個あたりの面積を小さく作製することができるため、集積度の高い半導体装置を提供することができる。また、メモリセルに含まれるトランジスタにオフ電流の極めて小さいトランジスタを用いることで、消費電力の小さい半導体装置を提供することができる。
本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態３）
実施の形態１または実施の形態２で示した半導体装置を少なくとも一部に用い、本発明の一態様に係るＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態１または実施の形態２に示した半導体装置を用いることができる。
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）および図１１（Ｃ）の回路の説明を行う。
図１１（Ｂ）および図１１（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子にオフ電流の極めて小さいトランジスタを用いた構成の一例を示す。
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態１または実施の形態２に示した半導体装置を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１１（Ｂ）では、スイッチング素子１１４１として、オフ電流の極めて小さいトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１１（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に係る電子機器の例について説明する。
図１２（Ａ）は携帯型情報端末である。図１２（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様に係る半導体装置は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。
図１２（Ｂ）は、デジタルスチルカメラである。図１２（Ｂ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様に係る半導体装置は、記憶回路またはイメージセンサに適用することができる。
図１２（Ｃ）は２つ折り可能な携帯情報端末である。図１２（Ｃ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一態様に係る半導体装置は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。
本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、消費電力を小さくでき、かつ信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
ＢＬ１ ビット線
ＢＬ２ ビット線
ＢＬ３ ビット線
Ｃ１１１ キャパシタ
Ｃ１１２ キャパシタ
Ｃ１２１ キャパシタ
Ｃ１２２ キャパシタ
ＣＧ１１１ セルグループ
ＣＧ２１１ セルグループ
ＣＬ１１ 容量線
ＣＬ１２ 容量線
ＣＬ２１ 容量線
ＣＬ２２ 容量線
ＭＣ１１１ メモリセル
ＭＣ１１２ メモリセル
ＭＣ１２１ メモリセル
ＭＣ１２２ メモリセル
Ｔｒ１１１ トランジスタ
Ｔｒ１１２ トランジスタ
Ｔｒ１２１ トランジスタ
Ｔｒ１２２ トランジスタ
ＷＬ１１ ワード線
ＷＬ１２ ワード線
ＷＬ２１ ワード線
ＷＬ２２ ワード線
１００ 基板
１０１ 絶縁膜
１０２ 絶縁膜
１０３ 絶縁膜
１０４ 絶縁膜
１０５ 絶縁膜
１０６ 絶縁膜
１１０ａ 半導体膜
１１０ｂ 半導体膜
１１３ 絶縁膜
１２１ａ 導電膜
１２１ｂ 導電膜
１２２ａ 導電膜
１２２ｂ 導電膜
１２３ａ 導電膜
１２３ｂ 導電膜
１３１ 導電膜
１３２ 導電膜
１３３ 導電膜
１３４ 導電膜
１４１ 導電膜
１４２ 導電膜
１４３ 導電膜
１４４ 導電膜
１６０ａ 導電膜
１６０ｂ 導電膜
１８０ 領域
２００ 基板
２０６ｃ 絶縁膜
２３１ａ 導電膜
２３１ｂ 導電膜
２３１ｃ 導電膜
２３１ｄ 導電膜
２３１ｅ 導電膜
２３２ａ 導電膜
２３２ｂ 導電膜
２３２ｃ 導電膜
２３２ｄ 導電膜
２３２ｅ 導電膜
２３３ａ 導電膜
２３３ｂ 導電膜
２３３ｃ 導電膜
２３３ｄ 導電膜
２３３ｅ 導電膜
２３４ａ 導電膜
２３４ｂ 導電膜
２３４ｃ 導電膜
２３４ｄ 導電膜
２３４ｅ 導電膜
２５０ａ 構成
２５０ｂ 構成
２５０ｃ 構成
２５０ｄ 構成
２５０ｅ 構成
２６０ａ 導電膜
２６０ｂ 導電膜
２６０ｃ 導電膜
２６０ｄ 導電膜
２６０ｅ 導電膜
２６０ｆ 導電膜
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (3)

  1. ワード線と、容量線と、第１のビット線と、第２のビット線と、第１のトランジスタと、第２のトランジスタと、第１のキャパシタと、第２のキャパシタと、を有し、
    前記第１のトランジスタと前記第２のトランジスタとは少なくとも一部が重畳し、
    前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲートは、前記ワード線と電気的に接続され、
    前記第１のトランジスタのドレインは、前記第１のキャパシタの一方の電極と電気的に接続され、
    前記第２のトランジスタのドレインは、前記第２のキャパシタの一方の電極と電気的に接続され、
    前記容量線は、前記第１のキャパシタの他方の電極及び前記第２のキャパシタの他方の電極と電気的に接続され、
    前記第１のビット線は、前記第１のトランジスタのソースと電気的に接続され、
    前記第２のビット線は、前記第２のトランジスタのソースと電気的に接続され、
    前記第１のトランジスタのドレインとして機能する第１の導電膜上に、第１の絶縁膜を介して、第２の導電膜が位置し、
    前記第２の導電膜上に、第２の絶縁膜を介して、前記第２のトランジスタのドレインとして機能する第３の導電膜が位置し、
    前記第１のキャパシタは、前記第１の導電膜と、前記第１の絶縁膜と、前記第２の導電膜との積層で構成され、
    前記第２のキャパシタは、前記第２の導電膜と、前記第２の絶縁膜と、前記第３の導電膜との積層で構成されることを特徴とする半導体装置。
  2. 請求項１において、
    前記第２の導電膜は、前記容量線として機能することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１及び前記第２のトランジスタは、酸化物半導体膜を有することを特徴とする半導体装置。
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