JP6074174B2 - 半導体装置及び表示装置 - Google Patents

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Description

本発明は半導体装置、表示装置、発光装置、それらの作製方法、及びそれらの駆動方法に関する。特に、本発明は、電流によって輝度が変化する電流駆動型の発光素子を具備する表示装置に関する。または、該表示装置を具備する電子機器に関する。
近年、液晶ディスプレイ（ＬＣＤ）などのフラットパネルディスプレイが広く普及してきている。ＬＣＤ以外のディスプレイとして、電流によって輝度が変化する電流駆動型の発光素子である、有機ＥＬ素子（エレクトロルミネッセンス素子、有機発光ダイオード、オーレッドなどとも言う）を有するディスプレイ（ＥＬＤ）の研究が活発に行われている（特許文献１）。例えば、トランジスタのしきい値電圧のバラツキを補正する方法が検討されている（特許文献１参照）。
特開２００３−１９５８１０号公報
本発明の一態様は、トランジスタのしきい値電圧のばらつきの影響を低減することができる構成を提案することを課題とする。または、本発明の一態様は、トランジスタの移動度のばらつきの影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、トランジスタの劣化の影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、表示素子の劣化の影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、表示ムラを低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、質の良い表示を行うことができる新規な構成を提案することを課題とする。または、本発明の一態様は、少ないトランジスタ数で、所望の回路を実現できる新規な構成を提案することを課題とする。または、本発明の一態様は、少ない配線数で、所望の回路を実現できる新規な構成を提案することを課題とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、ゲートが容量素子の一方の電極に電気的に接続され、ゲートが第１のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第２のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第３のスイッチの一方の端子に電気的に接続され、ソース及びドレインの他方が第１のスイッチの他方の端子に電気的に接続され、ソース及びドレインの他方が第４のスイッチの一方の端子に電気的に接続されたトランジスタと、第２のスイッチの他方の端子に電気的に接続された第１の配線と、第４のスイッチの他方の端子に電気的に接続された第２の配線と、一方の電極が、容量素子の一方の電極及び第３のスイッチの他方の端子に電気的に接続された負荷と、負荷の他方の電極に接続された第３の配線と、を有し、第１の配線は第１の電位及び第２の電位を供給することができる機能を有する回路に電気的に接続されており、第２の配線は第３の電位を供給することができる機能を有する回路に電気的に接続されており、第３の配線は第４の電位を供給することができる機能を有する回路に電気的に接続されており、第１の電位は、第４の信号の電位より小さい電位であり、第２の電位は、第３の電位が供給される第２の配線と第４の電位が供給される第３の配線との間を流れる電流量をトランジスタで制御することができる電位である、半導体装置である。
本発明の一態様は、ゲートが容量素子の一方の電極に電気的に接続され、ゲートが第１のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第２のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第３のスイッチの一方の端子に電気的に接続され、ソース及びドレインの他方が第１のスイッチの他方の端子に電気的に接続され、ソース及びドレインの他方が第４のスイッチの一方の端子電気的に接続されたトランジスタと、第２のスイッチの他方の端子に電気的に接続された第１の配線と、第４のスイッチの他方の端子に電気的に接続された第２の配線と、一方の電極が、容量素子の一方の電極及び第３のスイッチの他方の端子に電気的に接続された負荷と、負荷の他方の電極に接続された第３の配線と、を有し、第１の配線は第１の電位を供給することができる機能を有する回路に電気的に接続されており、第２の配線は第２の電位及び第３の電位を供給することができる機能を有する回路に電気的に接続されており、第３の配線は第４の電位を供給することができる機能を有する回路に電気的に接続されており、第２の電位は、第４の信号の電位より小さい電位であり、第１の電位は、第３の電位が供給される第２の配線と第４の電位が供給される第３の配線との間を流れる電流量をトランジスタで制御することができる電位である、半導体装置である。
本発明の一態様は、ゲートが容量素子の一方の電極に電気的に接続され、ゲートが第１のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第２のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第３のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が及び第４のスイッチの一方の端子に電気的に接続され、ソース及びドレインの他方が第１のスイッチの他方の端子に電気的に接続され、ソース及びドレインの他方が第５のスイッチの一方の端子に電気的に接続されたトランジスタと、第２のスイッチの他方の端子に電気的に接続された第１の配線と、第４のスイッチの他方の端子に電気的に接続された第２の配線と、第５のスイッチの他方の端子に電気的に接続された第３の配線と、一方の電極が、容量素子の一方の電極及び第３のスイッチの他方の端子に電気的に接続された負荷と、負荷の他方の電極に接続された第４の配線と、を有し、第１の配線は第１の電位を供給することができる機能を有する回路に電気的に接続されており、第２の配線は第２の電位を供給することができる機能を有する回路に電気的に接続されており、第３の配線は第３の電位を供給することができる機能を有する回路に電気的に接続されており、第４の配線は第４の電位を供給することができる機能を有する回路に電気的に接続されており、第２の電位は、第４の信号の電位より小さい電位であり、第１の電位は、第３の電位が供給される第３の配線と第４の電位が供給される第４の配線との間を流れる電流量をトランジスタで制御することができる電位である、半導体装置である。
本発明の一態様において、スイッチはトランジスタである半導体装置が好ましい。
本発明の一態様において、スイッチはトランジスタであり、当該トランジスタは同じ導電型である半導体装置が好ましい。
本発明の一態様において、負荷は整流特性を有する表示素子である半導体装置が好ましい。
本発明の一態様は、トランジスタのしきい値電圧のばらつきの影響を低減することができる。または、本発明の一態様は、トランジスタの移動度のばらつきの影響を低減することができる。または、本発明の一態様は、トランジスタの劣化の影響を低減することができる。または、本発明の一態様は、表示素子の劣化の影響を低減することができる。または、本発明の一態様は、表示ムラを低減することができる。または、本発明の一態様は、質の良い表示を行うことができる。または、本発明の一態様は、少ないトランジスタ数で、所望の回路を実現できる。または、本発明の一態様は、少ない配線数で、所望の回路を実現できる。または、本発明の一態様は、少ない工程数で製造できる。
本発明の一態様の回路の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の酸化物材料の構造を説明する図。 本発明の一態様の酸化物材料の構造を説明する図。 本発明の一態様の酸化物材料の構造を説明する図。 本発明の一態様の酸化物材料の構造を説明する図。 本発明の一態様の表示パネルセルの一例を表す上面図及び断面図。 本発明の一態様の表示装置が適用可能な電子機器を説明する図。 本発明の一態様の表示装置が適用可能な電子機器を説明する図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す断面図。 本発明の一態様の画素の一例を表す断面図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の半導体装置の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の表示モジュールの一例を表す図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分または同様な機能を有する部分については同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことができる。
なお、ある一つの実施の形態において述べる図（一部でもよい）の構成は、その図の別の部分の構成、その実施の形態において述べる別の図（一部でもよい）の構成、及び／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）の構成と組み合わせることができる。
なお、図において、大きさ、厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、本発明の実施形態の一態様は、必ずしもそのスケールに限定されない。または、図は、理想的な例を模式的に示したものである。よって、本発明の実施形態の一態様は、図に示す形状などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつきなどを含むことが可能である。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことが出来るようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電層が、配線及び電極のような複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電層が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等において記載されている発明は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムに関する発明が実施される場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、ＴＦＴおよび発光素子を有する発光装置に関する発明が実施される場合において、ＴＦＴが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。従って、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみで発明の一態様を構成することができ、受信機のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、ＴＦＴおよび発光素子を有する発光装置の場合において、ＴＦＴが形成された半導体装置のみで発明の一態様を構成することができ、ＴＦＴおよび発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いて発明を規定することができる。これらにより、例えば、従来技術が本発明の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続関係を有している第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続関係を有している容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。
別の具体例としては、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある膜の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「ＡとＢとの間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａとその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
（実施の形態１）
本発明の一態様は、発光素子を有する画素だけでなく、電流源として機能する様々なアナログ回路として用いることができる。そこでまず、本実施の形態では、本発明で開示する回路の基本原理の一例について述べる。
まず図１（Ａ）に、本発明の一態様となる回路構成を示す。半導体装置１０は、一例としては、少なくとも電流源としての機能を有している。したがって、例えば、半導体装置１０は、負荷１６の両端、および配線２０に加わる電圧の大きさが変化しても、一定の電流を供給する機能を有している。または、例えば、半導体装置１０は、負荷１６の電位が変化しても、負荷１６に一定の電流を供給する機能を有している。
なお、電流源とは別の電源として、電圧源がある。電圧源は、それに接続された回路に流れる電流が変化しても、一定の電圧を供給する機能を有している。したがって、電圧源も電流源も、同様の機能を有しているが、電圧と電流のどちらを供給する機能を有しているのか、そして何の値が変化したときにそれを供給する機能を有しているのか、という点で、異なるものである。電流源は、両端の電圧が変化しても、一定の電流を供給する機能を有し、電圧源は、電流が変化しても、一定の電圧を供給する機能を有している。
図１（Ａ）に示す回路構成は、トランジスタのしきい値電圧のばらつき等に起因した電流特性のばらつきを補正するために、トランジスタのゲートに保持されている電荷を放電するための回路を有している。実際には、本回路は、配線間に設けられる複数のスイッチのオンまたはオフを制御することによって、トランジスタの電流特性のばらつきを補正することができるような、回路の接続関係を有している。
図１（Ａ）において、半導体装置１０は、スイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５、容量素子１７、半導体装置を電流源として機能させることができるトランジスタ１１を有する。また半導体装置１０は、負荷１６、配線１８及び配線２０に接続され、負荷１６には配線１９が接続される。なお本実施の形態において、半導体装置を電流源として機能させることができるトランジスタ１１は、一例として、ｎチャネル型のトランジスタとして説明を行う。
次いで半導体装置１０の各構成要素の接続関係について説明する。
トランジスタ１１は、ゲートが容量素子１７の一方の電極（端子）及びスイッチ１３の一方の端子に接続される。トランジスタ１１は、第１端子（ソース又はドレイン）がスイッチ１２の一方の端子及びスイッチ１４の一方の端子に接続される。トランジスタ１１は、第２端子（ソース又はドレイン）がスイッチ１３の他方の端子及びスイッチ１５の一方の端子に接続される。なお、一方の端子を第１端子、他方の端子を第２端子とも呼ぶ。
スイッチ１２の他方の端子は、配線１８に接続される。
スイッチ１５の他方の端子は配線２０に接続される。
負荷１６の一方の端子は、スイッチ１４の他方の端子及び容量素子１７の他方の電極（端子）に接続される。負荷１６の他方の端子は、配線１９に接続される。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、発光装置、表示装置、半導体回路および電子機器は、半導体装置の一例として当てはまる場合がある。
なお、本明細書中において負荷とは、例えば、整流性を有するものや、容量性を有するものや、抵抗性を有するもの、スイッチを有する回路、画素回路などがある。例えば、整流性を有するものは、印加するバイアス方向により抵抗値が異なる電流電圧特性を有し、一方向のみにほとんど電流が流れる電気的特性を有するものであるとする。図１（Ａ）の回路構成においては、例えば、負荷１６はトランジスタ１１から配線１９に向けて電流が流れるように設けられているものとする。
または、負荷１６の別の例としては、表示素子（液晶素子）、発光素子（ＥＬ素子など）、または、表示素子や発光素子の一部（例えば、画素電極、陽極電極、陰極電極）などがある。
なおトランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲又は図面など）においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第１の電極、第２の電極と表記する場合がある。あるいは、それぞれを第１の領域、第２の領域と表記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「第２の」または「第３の」などと置き換えることが可能である。
なおスイッチは、端子間の導通状態（ＯＮ）と非導通状態（ＯＦＦ）を切り替えて動作する機能を有しており、電流を流すか流さないかを制御する機能を有している素子である。スイッチは、一例として、電気的スイッチまたは機械的なスイッチなどを用いることができる。例えば、トランジスタ、ダイオード、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチなどで構成すればよい。また、スイッチはトランジスタを組み合わせた論理回路でもよい。スイッチとしてトランジスタを用いる場合、該トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ないトランジスタを用いることが望ましく、入力電位に応じて、トランジスタの極性を使い分ける構成が好適である。
なおオフ電流が少ないトランジスタとしては、ＬＤＤ領域を有するトランジスタ、マルチゲート構造を有するトランジスタ、または半導体層として酸化物半導体を用いるトランジスタ等がある。また、トランジスタを組み合わせてスイッチとして動作させる場合、ｎチャネル型とｐチャネル型の両方を用いた相補型のスイッチにしてもよい。相補型のスイッチにすることで、スイッチに入力する電位が、出力電位と比べて相対的に変化しても、適切に動作させることができる。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソースまたはドレインの一方）と、出力端子（ソースまたはドレインの他方）と、導通を制御する端子（ゲート）とを有している場合がある。一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。したがって、トランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすることができる。
なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流量の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
なお、トランジスタの一例としては、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
なお、容量素子１７は、一例としては、配線、半導体層、または電極等で絶縁膜を挟んだ構成とすればよい。容量素子１７は、トランジスタ１１の特性に応じた電圧（例えば、しきい値電圧に応じた電圧、移動度に応じた電圧など）を保持することができる機能を有している。または、容量素子１７は、負荷１６に供給される電流の大きさに応じた電圧（例えば、映像信号など）を保持することができる機能を有している。
なお配線１８は、一例としては、図１（Ｂ）に示すように、少なくとも、ＶｉｎｉｔとＶｓｉｇとを切り替えて供給する機能を有する回路２１に接続される。回路２１の例としては、ソースドライバ（信号線駆動回路）などがある。したがって、配線１８は、Ｖｉｎｉｔ、及び／または、Ｖｓｉｇを、伝えることができる機能、または、供給することができる機能を有している。
Ｖｉｎｉｔは、一例としては、半導体装置内の各ノードの電位を初期化するための電位である。そして、例えば、負荷１６に電流を流すための信号となるＶｓｉｇを供給する前において、Ｖｉｎｉｔが供給される。
Ｖｓｉｇは、一例としては、負荷１６に流す電流の大きさを制御するための信号である。そのため、負荷１６に供給したい電流の大きさに応じて供給する電位が異なる。例えば負荷１６に供給する電流が一定値であれば、Ｖｓｉｇは一定の電位の信号であり、一定値でなければＶｓｉｇは、時間と共に、負荷１６に供給する電流の大きさに応じて変化する電位の信号となる。
なお配線１９は、一例としては、図１（Ｂ）に示すように、少なくとも、Ｖｃａｔを供給する機能を有する回路２２に接続される。回路２２の例としては、電源回路などがある。したがって、配線１９は、Ｖｃａｔを、伝えることができる機能、または、供給することができる機能を有している。
Ｖｃａｔは、負荷１６に電流を流す期間において、例えば、負荷１６の第１の電極側から第２の電極側に向けて電流が流れるように、設定される電位である。
なお配線２０は、一例としては、図１（Ｂ）に示すように、少なくとも、ＶＤＤを供給する回路２３に接続される。回路２３の例としては、電源回路などがある。したがって、配線２０は、ＶＤＤを、伝えることができる機能、または、供給することができる機能を有している。または、配線２０は、トランジスタ１１に電流を供給することができる機能を有している。または、配線２０は、負荷１６に電流を供給することができる機能を有している。
ＶＤＤは、トランジスタ１１を介して、負荷１６の第１の電極側より第２の電極側に向けて電流が流れるように設定される電位である。そのため、一例としては、ＶＤＤはＶｃａｔより高い電位となる。
なお図１（Ａ）におけるスイッチ１２、スイッチ１３、スイッチ１４及びスイッチ１５にはトランジスタを適用することができる。よって、スイッチ１２、スイッチ１３、スイッチ１４及びスイッチ１５に、一例として、ｎチャネル型のトランジスタを適用した場合について図２（Ａ）に示す。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。図２（Ａ）のように、全て同じ極性のトランジスタを用いることによって、少ない工程数で製造できる。そのため、製造コストを低減することができる。
図２（Ａ）において、トランジスタ１２Ｔがスイッチ１２に相当する。トランジスタ１３Ｔがスイッチ１３に相当する。トランジスタ１４Ｔがスイッチ１４に相当する。トランジスタ１５Ｔがスイッチ１５に相当する。
トランジスタ１２Ｔはゲートが配線３１に接続され、第１端子がトランジスタ１１の第１端子及びトランジスタ１４Ｔの第１端子に接続され、第２端子が配線１８に接続されている。よって、配線３１の電位がＨレベルのときにトランジスタ１２Ｔは導通状態となり、配線３１の電位がＬレベルのときにトランジスタ１２Ｔは非導通状態となる。
また、トランジスタ１３Ｔはゲートが配線３２に接続され、第１端子がトランジスタ１１のゲート及び容量素子１７の一方の電極に接続され、第２端子がトランジスタ１５Ｔの第１端子及びトランジスタ１１の第２端子に接続されている。よって、配線３２の電位がＨレベルのときにトランジスタ１３Ｔは導通状態となり、配線３２の電位がＬレベルのときにトランジスタ１３Ｔは非導通状態となる。
また、トランジスタ１４Ｔはゲートが配線３３に接続され、第１端子がトランジスタ１１の第１端子及びトランジスタ１２Ｔの第１端子に接続され、第２端子が負荷１６の第１の電極及び容量素子１７の他方の電極に接続されている。よって、配線３３の電位がＨレベルのときにトランジスタ１４Ｔは導通状態となり、配線３３の電位がＬレベルのときにトランジスタ１４Ｔは非導通状態となる。
また、トランジスタ１５Ｔはゲートが配線３４に接続され、第１端子がトランジスタ１１の第２端子及びトランジスタ１３Ｔの第２端子に接続され、第２端子が配線２０に接続されている。よって、配線３４の電位がＨレベルのときにトランジスタ１５Ｔは導通状態となり、配線３４の電位がＬレベルのときにトランジスタ１５Ｔは非導通状態となる。
なお、一例として、配線３１は、回路２４Ａに接続され、配線３２は、回路２４Ｂに接続され、配線３３は、回路２４Ｃに接続され、配線３４は、回路２４Ｄに接続される。回路２４Ａ乃至回路２４Ｄは、一例としては、少なくとも、ＨレベルまたはＬレベルの信号を供給する機能を有している。回路２４Ａ乃至回路２４Ｄの例としては、ゲートドライバ（走査線駆動回路）などがある。したがって、配線３１は、ＨレベルまたはＬレベルの信号を、伝えることができる機能、または、供給することができる機能を有している。または、配線３１は、スイッチ１２またはトランジスタ１２Ｔの導通状態を制御することができる機能を有している。配線３２は、スイッチ１３またはトランジスタ１３Ｔの導通状態を制御することができる機能を有している。配線３３は、スイッチ１４またはトランジスタ１４Ｔの導通状態を制御することができる機能を有している。配線３４は、スイッチ１５またはトランジスタ１５Ｔの導通状態を制御することができる機能を有している。
なお、配線３１、配線３２、配線３３、配線３４は、それぞれ、別々の配線として構成させることができる。ただし、本発明の実施形態の一態様は、これに限定されず、複数本の配線を１本の配線にまとめることが可能である。そのため、少ない配線数で回路を構成することができる。
例えば、配線３１と配線３２とは、１本の配線にまとめることが可能である。したがって、配線３１と配線３２とを接続して、１本の配線にすることが可能である。このとき、トランジスタ１２Ｔとトランジスタ１３Ｔとは、同じ極性であることが望ましい。その場合の回路図を図９３に示す。
例えば、配線３３と配線３４とは、１本の配線にまとめることが可能である。したがって、配線３３と配線３４とを接続して、１本の配線にすることが可能である。このとき、トランジスタ１４Ｔとトランジスタ１５Ｔとは、同じ極性であることが望ましい。その場合の回路図を図９４に示す。
なお、配線３１と配線３２とを、１本の配線にまとめ、配線３３と配線３４とを、１本の配線にまとめることも可能である。その場合の回路図を図９５に示す。
なお、トランジスタ１１は、電流を流すときには、飽和領域で動作する場合が多い。よって、チャネル長またはゲート長を、トランジスタ１２Ｔ、トランジスタ１３Ｔ、トランジスタ１４Ｔ、トランジスタ１５Ｔよりも長くすることが望ましい。チャネル長またはゲート長を長くすることにより、飽和領域での特性の傾きがフラットになり、キンク効果を低減することができる。ただし、本発明の実施形態の一態様は、これに限定されない。
なお、トランジスタ１１は、電流を流すときには、飽和領域で動作する場合が多い。よって、チャネル幅またはゲート幅を、トランジスタ１２Ｔ、トランジスタ１３Ｔ、トランジスタ１４Ｔ、トランジスタ１５Ｔよりも長くすることが望ましい。チャネル幅またはゲート幅を長くすることにより、飽和領域においても、多くの電流を流すことができる。ただし、本発明の実施形態の一態様は、これに限定されない。
次いで図１（Ａ）に示す半導体装置１０の動作について説明する。図１（Ａ）に示す半導体装置１０の動作は、主に第１の動作、第２の動作、第３の動作に分けることができる。ただし、これに限定されず、さらに動作が追加されたり、一部の動作が削除されることも可能である。
なお、図１（Ａ）に示す回路構成の動作を説明するため、図２（Ｂ）には各素子の間のノード（節点）の電位及び各配線の電位を説明するための符号を付して示している。また図２（Ｂ）にはトランジスタ１１の主にソースとなる一方の端子とゲートとの間のＶｇｓ、容量素子１７の電極間のＶｃを示している。
図２（Ｂ）に示す各ノード及び各配線にあたるのは、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ及びｎｏｄｅＧである。ｎｏｄｅＡの電位は、配線１８の電位に相当する。またｎｏｄｅＢの電位は、トランジスタ１１の第１端子、スイッチ１２の第１端子及びスイッチ１４の第１端子を接続する配線の電位に相当する。またｎｏｄｅＣの電位は、スイッチ１４の第２端子、負荷１６の一方の端子及び容量素子１７の他方の電極を接続する配線の電位に相当する。またｎｏｄｅＤの電位は、配線１９の電位に相当する。またｎｏｄｅＥの電位は、トランジスタ１１のゲート、容量素子１７の一方の電極及びスイッチ１３の第１端子を接続する配線の電位に相当する。またｎｏｄｅＦの電位は、トランジスタ１１の第２端子、スイッチ１３の第２端子及びスイッチ１５の第１端子を接続する配線の電位に相当する。またｎｏｄｅＧの電位は、配線２０の電位に相当する。
まず第１の動作について図３（Ａ）に示し説明する。なお図３（Ａ）の図中の各素子の符号については省略する。なお、図面において各スイッチの導通状態及び非導通状態をＯＮ及びＯＦＦで表す。また図２（Ｂ）で説明したＶｇｓ及びＶｃ、並びにｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ及びｎｏｄｅＧの印加状態、について示している。
第１の動作は、各ノードの電位を初期化する動作である。具体的にはｎｏｄｅＡをＶｉｎｉｔ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１２、スイッチ１３、スイッチ１４及びスイッチ１５を導通状態にする。すると、ｎｏｄｅＢがＶｉｎｉｔ、ｎｏｄｅＣがＶｉｎｉｔ、ｎｏｄｅＥがＶＤＤ、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（ＶＤＤ−Ｖｉｎｉｔ）となり、Ｖｃは（ＶＤＤ−Ｖｉｎｉｔ）となる。
なお前述したように第１の動作において、ｎｏｄｅＢ及びｎｏｄｅＣのＶｉｎｉｔは、一例としては、ｎｏｄｅＤのＶｃａｔと等しい、または、それより小さくしておく。当該構成により第１の動作時において、負荷１６に流れる電流をなくすことができる。したがって、負荷１６に電流が流れてしまうことによる問題を低減することが出来る。さらに、ＶｉｎｉｔがＶｃａｔより小さい場合、負荷１６を逆バイアス状態とすることが可能である。その場合、負荷１６の劣化低減やリペアなどを行うことが可能となる。
また第１の動作において、ｎｏｄｅＥ及びｎｏｄｅＦのＶＤＤは、一例としては、ｎｏｄｅＤのＶｃａｔより大きい。当該構成により第１の動作時において、Ｖｇｓをトランジスタ１１のしきい値電圧より大きい電圧にしておくことが出来る。または、容量素子１７に電荷を充電することが出来る。
次いで第２の動作について図３（Ｂ）に示し、図３（Ａ）と同様にして説明する。
第２の動作は、トランジスタ１１のゲートの電位（または容量素子１７に充電された電荷）を放電することで、トランジスタ１１のしきい値電圧をＶｇｓに取得させる動作である。具体的にはｎｏｄｅＡをＶｓｉｇ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１２及びスイッチ１３を導通状態にし、スイッチ１４及びスイッチ１５を非導通状態にする。すると、ｎｏｄｅＢがＶｓｉｇ、ｎｏｄｅＣが（Ｖｉｎｉｔ−Ｖｘ）、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ）、ｎｏｄｅＦが（Ｖｓｉｇ＋Ｖｔｈ）となる。そしてＶｇｓはＶｔｈとなり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となる。
なお前述したように第２の動作において、ｎｏｄｅＢのＶｓｉｇは、第３の動作において配線２０と配線１９との間を流れる電流量をトランジスタ１１で制御するための電位である。第２の動作により、トランジスタ１１のゲートの電位にあたるｎｏｄｅＥの電位は、（Ｖｓｉｇ＋Ｖｔｈ）というようにトランジスタ１１のしきい値電圧を含む値とすることができる。
また第２の動作で、ｎｏｄｅＣの電位（Ｖｉｎｉｔ−Ｖｘ）におけるＶｘは、ｎｏｄｅＣが電気的に浮遊状態（フローティング状態）となることで変動する電位である。このときＶｘは、負荷１６に寄生する静電容量と容量素子１７の静電容量の比に応じて変動の大きさが変わる。なお当該構成において、予めＶｘが小さくなるよう設計することが好ましい。具体的には、負荷１６に寄生する静電容量を容量素子１７の静電容量より十分大きく設計しておくことで、Ｖｘを小さくすることができる。なお負荷１６に寄生する静電容量は、容量素子１７の静電容量の２倍以上、より望ましくは４倍以上とすることが好ましい。
また第１の動作時におけるｎｏｄｅＤ及びｎｏｄｅＥのＶＤＤは、第２の動作により放電される。当該放電により、Ｖｇｓはトランジスタ１１のしきい値電圧Ｖｔｈまで低下して定常状態となる。そのため、前述の放電によりｎｏｄｅＤ及びｎｏｄｅＥは、（Ｖｓｉｇ＋Ｖｔｈ）で定常状態となる。そして、第２の動作終了時にＶｃは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）が保持された状態となる。
なお、Ｖｇｓはトランジスタ１１のしきい値電圧Ｖｔｈに等しくなるまでには、非常に長い時間が必要となる場合がある。したがって、Ｖｇｓは、しきい値電圧Ｖｔｈまで完全に低下させずに、半導体装置を動作させる場合も多い。つまり、Ｖｇｓは、しきい値電圧Ｖｔｈよりも、わずかに大きい値となった状態で、第２の動作が終了する場合も多い。つまり、第２の動作が終了した時点では、しきい値電圧に応じた大きさの電圧になっている、ということもできる。
なお、第２の動作において、スイッチ１４及びスイッチ１５を非導通状態にし、ｎｏｄｅＢの電位をＶｓｉｇにしているが、それらの動作を同時に行っても良いし、時間をずらして行ってもよい。
例えば、ｎｏｄｅＢの電位をＶｉｎｉｔからＶｓｉｇにするのは、スイッチ１４を非導通状態にするのと同時、または、スイッチ１４を非導通状態にした後で行うことが望ましい。それにより、ｎｏｄｅＣの電位を適切な状態に保ちやすくなるためである。
または、例えば、ｎｏｄｅＢの電位をＶｉｎｉｔからＶｓｉｇにするのは、スイッチ１５を非導通状態にするよりも前、または、スイッチ１５を非導通状態にするのと同時で行うことが望ましい。それにより、トランジスタ１０１のゲート電位を素早く下げることが可能となるためである。
次いで第３の動作について図３（Ｃ）に示し、図３（Ａ）及び図３（Ｂ）と同様にして説明する。
第３の動作は、トランジスタ１１を電流源の一部として用いて、負荷１６に電流を出力する動作である。具体的にはｎｏｄｅＡは任意であるが、例えば、Ｖｓｉｇ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１４及びスイッチ１５を導通状態にし、スイッチ１２及びスイッチ１３を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＣがＶｅｌ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ＋Ｖｅｌ）、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となる。
なお第３の動作において、ｎｏｄｅＢ、ｎｏｄｅＣ及びｎｏｄｅＦの電位は、ｎｏｄｅＥを電気的に浮遊状態とした状態のままで、上昇する。従ってＶｃの（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）を保持した状態で、容量結合によりｎｏｄｅＥの電位は上昇し、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ＋Ｖｅｌ）となる。つまり、ｎｏｄｅＣの電位が上昇することによって、ブートストラップ動作により、ｎｏｄｅＥの電位も上昇する。
このように、ｎｏｄｅＣの電位が上昇しても、動作できるため、負荷（例えば、表示素子、発光素子）の電圧電流特性が劣化しても、その影響を低減することができる。
なおｎｏｄｅＢ及びｎｏｄｅＣの電位であるＶｅｌは、ｎｏｄｅＦがＶＤＤに上昇し、第３の動作により半導体装置を電流源として機能させることができるトランジスタ１１を介して、負荷１６に電流を流す際に設定される電位である。具体的には、ＶＤＤとＶｃａｔとの間の電位に設定されることとなる。
第３の動作においてトランジスタ１１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、トランジスタ１１のしきい値電圧を含む値に設定することができる。トランジスタ１１の電流の大きさは、Ｖｇｓ−Ｖｔｈに応じて変化する。従って、本実施の構成により、負荷に供給する電流量への、トランジスタのしきい値電圧のばらつきの影響を低減することができる。または、トランジスタが劣化して、しきい値電圧が変化していっても、その影響を低減することができる。そのため、表示素子の場合、表示ムラを低減でき、質の良い表示を行うことができる。
なお、第３の動作において、スイッチ１２及びスイッチ１３を非導通状態にし、スイッチ１４及びスイッチ１５を導通状態にしているが、それらの動作を同時に行っても良いし、時間をずらして行ってもよい。
例えば、スイッチ１２及びスイッチ１３を非導通状態にした後で、スイッチ１４及びスイッチ１５を導通状態にすることが望ましい。それにより、Ｖｃの電圧を適切な状態に保ちやすくなるためである。
または、例えば、スイッチ１３を非導通状態にした後で、スイッチ１２を非導通状態にすることが望ましい。それにより、Ｖｃの電圧を適切な状態に保ちやすくなるためである。
なお、本実施の形態の回路構成を図１（Ａ）で示したが、本発明の一態様はこれに限定されない。図３（Ａ）乃至（Ｃ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することができる。
例えば、具体的にはスイッチ１２、スイッチ１３、スイッチ１４及びスイッチ１５は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図３（Ａ）での第１の動作でいえば、図４（Ａ）に示すような接続関係であればよい。また上記図３（Ｂ）での第２の動作でいえば、図４（Ｂ）に示すような接続関係であればよい。また上記図３（Ｃ）での第３の動作でいえば、図４（Ｃ）に示すような接続関係であればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
なおトランジスタのしきい値電圧を補正する動作について図３（Ａ）乃至（Ｃ）で示したが、本発明の一態様はこれに限定されない。例えば、上記図３（Ｂ）での第２の動作と上記図３（Ｃ）での第３の動作との間にトランジスタ１１の移動度のばらつきを補正するための動作を設けても良い。図３（Ａ）乃至（Ｃ）で説明した第１の動作乃至第３の動作に、トランジスタ１１の移動度の補正をする動作を追加した動作を図５（Ａ）乃至（Ｄ）に示す。
なお図５（Ａ）に示す第１の動作は、図３（Ａ）で説明した第１の動作と同じであり、説明を省略する。また図５（Ｂ）に示す第２の動作は、図３（Ｂ）で説明した第２の動作と同じであり、説明を省略する。
次いで第３の動作について図５（Ｃ）に示し、図３（Ａ）及び図３（Ｂ）と同様にして説明する。
第３の動作は、トランジスタ１１のゲートに保持された電位（容量素子１７に保存された電荷）を利用してトランジスタ１１を導通状態にし、流れる電流量の大きさを利用してトランジスタ１１の移動度の補正を行う動作である。具体的にはｎｏｄｅＡは任意であるが、例えば、Ｖｓｉｇ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧは任意であるが、例えば、ＶＤＤにする。そしてスイッチ１３及びスイッチ１４を導通状態にし、スイッチ１２及びスイッチ１５を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＣの電位の変化量が−ΔＶｅｌ、ｎｏｄｅＥ及びｎｏｄｅＦが（Ｖｓｉｇ＋Ｖｔｈ−ΔＶｅｌ）となる。そしてＶｇｓは（Ｖｔｈ＋ΔＶｅｌ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ−ΔＶｅｌ）となる。
なお第３の動作において、ｎｏｄｅＢ及びｎｏｄｅＣの電位は、スイッチ１４を導通状態とすることで変化する。当該電位の変化量が−ΔＶｅｌに相当する。ｎｏｄｅＢ及びｎｏｄｅＣの電位の変化量が−ΔＶｅｌとなると、Ｖｇｓは（Ｖｔｈ＋ΔＶｅｌ）となりしきい値電圧Ｖｔｈより大きくなるため、トランジスタ１１を電流が流れ出す。トランジスタ１１を電流が流れると、ｎｏｄｅＥ及びｎｏｄｅＦが（Ｖｓｉｇ＋Ｖｔｈ−ΔＶｅｌ）に低下し、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ−ΔＶｅｌ）となる。
前述のトランジスタ１１の電流量は、トランジスタの移動度に応じて変化量が変化する。従ってトランジスタ１１の移動度に応じた電位の変動分を予めトランジスタのゲートの電位に相当するｎｏｄｅＥに、含む値で設定することができる。
第３の動作においてトランジスタ１１のゲートの電位は、（Ｖｓｉｇ＋Ｖｔｈ−ΔＶｅｌ）となり、トランジスタ１１の移動度を考慮した値に設定することができる。従って、本実施の構成により、負荷に供給する電流量への、トランジスタの移動度のばらつきの影響を低減することができる。または、トランジスタが劣化して、移動度が変化していっても、その影響を低減することができる。
次いで第４の動作について図５（Ｄ）に示し、図３（Ａ）及び図３（Ｂ）と同様にして説明する。なお図５（Ｄ）に示す第４の動作は、図３（Ｃ）で説明した第３の動作と同様であり、異なる点のみ説明する。
第４の動作によって、ｎｏｄｅＢ及びｎｏｄｅＣがＶｅｌ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ−ΔＶｅｌ＋Ｖｅｌ）、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ＋ΔＶｅｌ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となる。
第４の動作においてトランジスタ１１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ＋ΔＶｅｌ）となり、トランジスタ１１のしきい値電圧及び移動度を考慮した値に設定することができる。従って、本実施の構成により、負荷に供給する電流量への、トランジスタのしきい値電圧及び移動度のばらつきの影響を低減することができる。
なお図５（Ａ）乃至（Ｄ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することができる。
例えば、具体的にはスイッチ１２、スイッチ１３、スイッチ１４及びスイッチ１５は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図５（Ａ）での第１の動作でいえば、図６（Ａ）に示すような接続関係であればよい。また上記図５（Ｂ）での第２の動作でいえば、図６（Ｂ）に示すような接続関係であればよい。また上記図５（Ｃ）での第３の動作でいえば、図６（Ｃ）に示すような接続関係であればよい。また上記図５（Ｄ）での第４の動作でいえば、図６（Ｄ）に示すような接続関係であればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
なお、本実施の形態の回路構成を図１（Ａ）で示したが、本発明の一態様はこれに限定されない。トランジスタ１１の数や配置を変更することにより、様々な回路を用いて構成することができる。
例えば、図７に示す半導体装置１０Ａのように、半導体装置を電流源として機能させることができるトランジスタとしてトランジスタ１１Ａとトランジスタ１１Ｂとをゲートを共通化して直列接続した構成とすることもできる。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
また別の構成として例えば、図８に示す半導体装置１０Ｂのように、半導体装置を電流源として機能させることができるトランジスタとしてトランジスタ１１Ａとトランジスタ１１Ｂとをゲートを共通化して並列接続した構成とすることもできる。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
また別の構成として例えば、図９に示す半導体装置１０Ｃのように、半導体装置を電流源として機能させることができるトランジスタとしてトランジスタ１１Ａ、トランジスタ１１Ｂ、トランジスタ１１Ｃ、トランジスタ１１Ｄをゲートを共通化して直列接続及び並列接続した構成とすることもできる。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
図７乃至図９の構成を適用することで、トランジスタ１１のチャネル幅及び／またはチャネル長を可変することができる。図７乃至図９の構成に示すように複数のトランジスタを組み合わせた後、チャネル幅及び／またはチャネル長を可変する構成とすることにより、最初からチャネル幅及び／またはチャネル長の大きいトランジスタを設ける構成に比べ、トランジスタ特性のばらつきの影響を小さくすることができる。
なお、図１（Ａ）、図２（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図１（Ａ）、図２（Ａ）などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、または／および、ｎｏｄｅＧにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。従って、例えば、ｎｏｄｅＣにおいて、直接的に接続されているトランジスタはトランジスタ１４Ｔのみであり、他のトランジスタはｎｏｄｅＣと直接的に接続されていない、というような構成にすることが可能である。
そのため、トランジスタを追加しない場合には、少ないトランジスタ数で回路を構成することが可能となる。
なお、本実施の形態において、トランジスタのしきい値電圧などのばらつきを補正するような動作を行ったが、本発明の実施形態の一態様は、これに限定されない。例えば、しきい値電圧のばらつきを補正するような動作を行わずに、負荷１６に電流を供給させて動作させることも可能である。
本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態の一部または全部について、他の実施の形態の一部また全部と、自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態２）
本実施の形態においては実施の形態１で述べた半導体装置の回路構成とは別の構成の一例について説明する。
図１０には、図１（Ａ）の半導体装置１０と同様の回路構成を有する半導体装置１０ｈを示す。図１０に示す半導体装置１０ｈが図１（Ａ）に示す半導体装置１０と異なる点は、回路２１ｈと回路２３ｈが接続されている点にある。回路２１ｈは配線１８に少なくともＶｓｉｇおよびＶｉｎｉｔを供給する機能を有する回路とし、回路２３ｈは配線２０に少なくともＶｉｎｉｔとＶＤＤとを切り替えて供給する機能を有する。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。回路２１ｈの例としては、ソースドライバ（信号線駆動回路）などがある。回路２３ｈの例としては、ゲートドライバ（走査線駆動回路）、電源回路などがある。
次いで図１０に示す半導体装置１０ｈの動作について説明する。図１０に示す半導体装置１０ｈの動作は、主に第１の動作、第２の動作、第３の動作、第４の動作に分けることができる。図１（Ａ）などに示した半導体装置１０の動作に対して、１つの動作を追加した形となっており、図１０に示す半導体装置１０ｈの第２の動作、第３の動作、第４の動作が、それぞれ、図１（Ａ）に示した半導体装置１０の第１の動作、第２の動作、第３の動作に相当する。
なお、図１０に示す回路構成の動作は、図２（Ｂ）と同様にして、各素子の間のノード（節点）の電位及び各配線の電位を説明するための符号を付して説明する。また図１０に示す回路構成の動作は、図２（Ｂ）と同様にして、Ｖｇｓ、Ｖｃを示して説明する。
第１の動作は、各ノードの電位を初期化する前にある程度初期化の電位を各ノードに設定しておく（初期化前の初期化）ための動作である。具体的にはｎｏｄｅＧをＶｉｎｉｔ、ｎｏｄｅＤをＶｃａｔにする。ｎｏｄｅＡの電位は、任意でよい。そしてスイッチ１４及びスイッチ１５を導通状態にし、スイッチ１２及びスイッチ１３を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＣがＶｉｎｉｔ、もしくは、Ｖｉｎｉｔに近い電位であるΔＶｉｎｉｔ、ｎｏｄｅＥがＶｙ、ｎｏｄｅＦがＶｉｎｉｔとなる。なおＶｇｓ及びＶｃは、第１の動作が前の動作の信号であるＶｙを用いる動作のため、ここでは省略している。
ここでＶｙは第１の動作より前に入力された電位である。ここでは電位Ｖｙによりトランジスタ１１が電流源の一部として動作している場合について説明する。電位Ｖｙは第１の動作時においてトランジスタ１１の第１端子と第２端子との間に電流が流れるよう設定される電位である。通常、Ｖｉｎｉｔは非常に低い電位であるため、電位Ｖｙによりトランジスタ１１はオンする場合が多い。
そのため第１の動作によりｎｏｄｅＦをＶｉｎｉｔとしておき、トランジスタ１１の第１端子と第２端子との間に電流が流れることでｎｏｄｅＢ及びｎｏｄｅＣがＶｉｎｉｔ、もしくは、Ｖｉｎｉｔに近い電位であるΔＶｉｎｉｔとなる。
すなわち第１の動作は、ｎｏｄｅＢ及びｎｏｄｅＣの電位を低下させておく動作である。第１の動作により、ｎｏｄｅＢ及びｎｏｄｅＣの電位を低下させておくことにより、次の第２の動作での、各ノードの電位を初期化する動作を高速に行うことができる。特に、負荷１６の容量が大きい場合、事前に、ｎｏｄｅＢ及びｎｏｄｅＣの電位を低下させることにより、その後の動作をスムースに進めることができる。ただし、仮に、十分にｎｏｄｅＢ及びｎｏｄｅＣの電位を低下させることができなくても、その後の動作に影響がなければ問題ない。
第２の動作は、図３（Ａ）で説明した第１の動作と同じであり、説明を省略する。
なお、第２の動作において、スイッチ１２及びスイッチ１３を導通状態にし、ｎｏｄｅＧの電位をＶＤＤにしているが、それらの動作を同時に行っても良いし、時間をずらして行ってもよい。
例えば、ｎｏｄｅＧの電位をＶｉｎｉｔからＶＤＤにするのは、スイッチ１３を導通状態にするよりも前、または、スイッチ１３を導通状態にするのと同時で行うことが望ましい。それにより、ｎｏｄｅＥの電位を高くしやすくなるためである。
また図１１（Ｃ）に示す第３の動作は、図３（Ｂ）で説明した第２の動作と同じであり、説明を省略する。また図１１（Ｄ）に示す第４の動作は、図３（Ｃ）で説明した第３の動作と同じであり、説明を省略する。
なお図１１（Ａ）乃至（Ｄ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することができる。
例えば、具体的にはスイッチ１２、スイッチ１３、スイッチ１４及びスイッチ１５は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図１１（Ａ）での第１の動作でいえば、図１２（Ａ）に示すような接続関係であればよい。また上記図１１（Ｂ）での第２の動作でいえば、図１２（Ｂ）に示すような接続関係であればよい。また上記図１１（Ｃ）での第３の動作でいえば、図１２（Ｃ）に示すような接続関係であればよい。また上記図１１（Ｄ）での第４の動作でいえば、図１２（Ｄ）に示すような接続関係であればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
なおトランジスタのしきい値電圧を補正する動作について図１１（Ａ）乃至（Ｄ）で示したが、本発明の一態様はこれに限定されない。例えば、上記図１１（Ｃ）での第３の動作と上記図１１（Ｄ）での第４の動作との間にトランジスタ１１の移動度のばらつきを補正するための動作を設けても良い。
トランジスタ１１の移動度の補正をする動作について図１３（Ａ）に示す。
トランジスタ１１の移動度の補正をする動作は、図５（Ｃ）で説明した第３の動作と同じであり、説明を省略する。
トランジスタ１１の移動度の補正をする動作においてトランジスタ１１のゲートの電位は、（Ｖｓｉｇ＋Ｖｔｈ−ΔＶｅｌ）となり、トランジスタ１１の移動度を考慮した値に設定することができる。従って、本実施の構成により、負荷に供給する電流量への、トランジスタの移動度のばらつきの影響を低減することができる。
なお図１３（Ａ）で説明したトランジスタの移動度の補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することができる。
例えば、具体的にはスイッチ１２、スイッチ１３、スイッチ１４及びスイッチ１５は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図１３（Ａ）でのトランジスタの移動度の補正する動作でいえば、図１３（Ｂ）に示すような接続関係であればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
また図１０に示す回路構成では、配線２０の電位をＶｉｎｉｔとＶＤＤとで切り替える回路構成について説明したが、他の構成とすることも可能である。例えば、図１４に示すように、配線２０の代わりに、配線２０Ａ及び配線２０Ｂを設け、配線２０Ａに接続された回路２３ＡよりＶｉｎｉｔを供給し、配線２０Ｂに接続された回路２３ＢよりＶＤＤを供給する構成としてもよい。このとき、配線２０ＡとｎｏｄｅＦとの間にはスイッチ１５Ａ、配線２０ＢとｎｏｄｅＦとの間にはスイッチ１５Ｂを設け、それぞれ切り替えて図１１（Ａ）乃至（Ｄ）と同様に動作させればよい。つまり、回路２３Ａは、Ｖｉｎｉｔを供給する機能を有し、その例としては、電源回路、電圧フォロワ回路などがある。回路２３Ｂは、ＶＤＤを供給する機能を有し、その例としては、電源回路などがある。また、スイッチ１５Ａの導通状態と非導通状態との切り替えは、配線３４Ａによって制御され、スイッチ１５Ｂの導通状態と非導通状態との切り替えは、配線３４Ｂによって制御される。なお、一例として、配線３４Ａは、回路２５Ａに接続され、配線３４Ｂは、回路２５Ｂに接続される。回路２５Ａおよび回路２５Ｂは、一例としては、少なくとも、ＨレベルまたはＬレベルの信号を供給する機能を有している。回路２５Ａおよび回路２５Ｂの例としては、ゲートドライバ（走査線駆動回路）などがある。
以上説明したように、本実施の形態で示す回路構成では、配線２０の電位をＶｉｎｉｔとＶＤＤとで切り替えることで初期化前の初期化を行うことができる。従って各ノードの電位を初期化する動作を高速に行うことができる。また本実施の形態で示す回路構成では、第４の動作においてトランジスタ１１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、トランジスタ１１のしきい値電圧を含む値に設定することができる。従って、本実施の構成により、負荷に供給する電流量への、トランジスタのしきい値電圧のばらつきの影響を低減することができる。
なお、図１４などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図１４などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、または／および、ｎｏｄｅＧにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。従って、例えば、ｎｏｄｅＣにおいて、直接的に接続されているトランジスタはトランジスタ１４Ｔのみであり、他のトランジスタはｎｏｄｅＣと直接的に接続されていない、というような構成にすることが可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態３）
本実施の形態においては実施の形態１及び実施の形態２で述べた半導体装置の回路構成とは別の構成の例について説明する。
図１５には、図１（Ａ）の半導体装置１０と類似した回路構成を有する半導体装置１０ｐを示す。図１５に示す半導体装置１０ｐが図１（Ａ）に示す半導体装置１０と異なる点は、配線１８に電位を供給する電位をＶｓｉｇとし、配線１８ｐ及びスイッチ１２ｐを追加して当該配線１８ｐよりＶｉｎｉｔを供給する回路構成とする点にある。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
図１５において、スイッチ１２ｐの第１端子は、トランジスタ１１の第１端子、スイッチ１２の第１端子、スイッチ１４の第１端子に接続される。スイッチ１２ｐの第２端子は、配線１８ｐに接続される。
次いで図１５に示す半導体装置１０ｈの動作について説明する。図１５に示す半導体装置１０ｈの動作は、主に第１の動作、第２の動作、第３の動作に分けることができる。
なお、図１５に示す回路構成の動作を説明するため、図１６には各素子の間のノード（節点）の電位及び各配線の電位を説明するための符号を付して示している。また図１６にはトランジスタ１１の主にソースとなる一方の端子とゲートとの間のＶｇｓ、容量素子１７の電極間のＶｃを示している。また図１６のスイッチ１２ｐのスイッチングは、配線３１ｐによって制御される。なお図１６では、回路２６が配線３１ｐに接続され、ＨレベルまたはＬレベルの信号を供給する機能を有している。回路２６の例としては、ゲートドライバ（走査線駆動回路）などがある。また図１６では、回路２１ｐが配線１８ｐに接続され、配線１８ｐにＶｉｎｉｔを供給する機能を有している。回路２１ｐの例としては、電源回路、電圧フォロワ回路などがある。
図１６に示す各ノード及び各配線にあたるのは、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、ｎｏｄｅＧ、及びｎｏｄｅＨである。ノードｎｏｄｅＡの電位は、配線１８の電位に相当する。またノードｎｏｄｅＢの電位は、トランジスタ１１の第１端子、スイッチ１２の第１端子、スイッチ１４の第１端子及びスイッチ１２ｐの第１端子を接続する配線の電位に相当する。またノードｎｏｄｅＣの電位は、スイッチ１４の第２端子、負荷１６の一方の端子及び容量素子１７の他方の電極を接続する配線の電位に相当する。またノードｎｏｄｅＤの電位は、配線１９の電位に相当する。またノードｎｏｄｅＥの電位は、トランジスタ１１のゲート、容量素子１７の一方の電極及びスイッチ１３の第１端子を接続する配線の電位に相当する。またノードｎｏｄｅＦの電位は、トランジスタ１１の第２端子、スイッチ１３の第２端子及びスイッチ１５の第１端子を接続する配線の電位に相当する。またノードｎｏｄｅＧの電位は、配線２０の電位に相当する。またノードｎｏｄｅＨの電位は、配線１８ｐの電位に相当する。
まず第１の動作について図１７（Ａ）に示し説明する。なお図１７（Ａ）の図中の各素子の符号については省略し、各スイッチの導通状態及び非導通状態をＯＮ及びＯＦＦで表している。また図１６で説明したＶｇｓ、Ｖｃ、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、ｎｏｄｅＧ及びｎｏｄｅＨの印加状態について示している。
第１の動作は、各ノードの電位を初期化する動作である。具体的にはｎｏｄｅＡを任意の電位、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤ、ｎｏｄｅＨをＶｉｎｉｔにする。そしてスイッチ１２ｐ、スイッチ１３、スイッチ１４及びスイッチ１５を導通状態にし、スイッチ１２を非導通状態にする。すると、ｎｏｄｅＢがＶｉｎｉｔ、ｎｏｄｅＣがＶｉｎｉｔ、ｎｏｄｅＥがＶＤＤ、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（ＶＤＤ−Ｖｉｎｉｔ）となり、Ｖｃは（ＶＤＤ−Ｖｉｎｉｔ）となる。
図１７（Ａ）に示す第１の動作が実施の形態１の図３（Ａ）と異なる点は、ｎｏｄｅＢ及びｎｏｄｅＣに供給するＶｉｎｉｔを配線１８ｐよりスイッチ１２ｐを介して供給する点にある。当該構成とすることにより、配線１８の電位を切り替えることなく初期化を行うことができ、各ノードの初期化を高速に行うことができる。または、配線１８に接続されている別の半導体装置１０ｐに対して、配線１８から電位を供給しながら、各ノードの初期化を行うことが出来る。そのため、初期化のための動作期間を長く確保することが出来る。
次いで第２の動作について図１７（Ｂ）に示し、図１７（Ａ）と同様にして説明する。
第２の動作は、トランジスタ１１のゲートの電位（容量素子１７の電荷）を放電することで、トランジスタ１１のしきい値電圧をＶｇｓで取得させる動作である。具体的にはｎｏｄｅＡをＶｓｉｇ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤ、ｎｏｄｅＨは任意であるが、例えば、Ｖｉｎｉｔにする。そしてスイッチ１２及びスイッチ１３を導通状態にし、スイッチ１４、スイッチ１２ｐ及びスイッチ１５を非導通状態にする。すると、ｎｏｄｅＢがＶｓｉｇ、ｎｏｄｅＣが（Ｖｉｎｉｔ−Ｖｘ）、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ）、ｎｏｄｅＦが（Ｖｓｉｇ＋Ｖｔｈ）となる。そしてＶｇｓはＶｔｈとなり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となる。
図１７（Ｂ）に示す第２の動作が実施の形態１の図３（Ｂ）と異なる点は、スイッチ１２ｐを非導通状態にする点である。従って第２の動作については、本実施の形態の構成と図３（Ｂ）の構成とは同じである。従って第２の動作により、トランジスタ１１のゲートの電位にあたるｎｏｄｅＥの電位は、（Ｖｓｉｇ＋Ｖｔｈ）というようにトランジスタ１１のしきい値電圧を含む値とすることができる。
なお、第２の動作において、スイッチ１４、スイッチ１５、及び、スイッチ１２ｐを非導通状態にし、スイッチ１２を導通状態にしているが、それらの動作を同時に行っても良いし、時間をずらして行ってもよい。
例えば、スイッチ１２を導通状態にするのは、スイッチ１２ｐを非導通状態にするのと同時、または、スイッチ１２ｐを非導通状態にした後で行うことが望ましい。それにより、ｎｏｄｅＡとｎｏｄｅＨとの間で、ショートしてしまうのを防ぎやすくなるためである。
次いで第３の動作について図１７（Ｃ）に示し、図１７（Ａ）及び図１７（Ｂ）と同様にして説明する。
第３の動作は、トランジスタ１１を電流源の一部として用いて、負荷１６に電流を出力する動作である。具体的にはｎｏｄｅＡは任意であるが、例えば、Ｖｓｉｇ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤ、ｎｏｄｅＨは任意であるが、例えば、Ｖｉｎｉｔにする。そしてスイッチ１４及びスイッチ１５を導通状態にし、スイッチ１２、スイッチ１２ｐ及びスイッチ１３を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＣがＶｅｌ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ＋Ｖｅｌ）、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となる。
図１７（Ｃ）に示す第３の動作が実施の形態１の図３（Ｃ）と異なる点は、スイッチ１２ｐを非導通状態にする点である。従って第３の動作については、本実施の形態の構成と図３（Ｃ）の構成とは同じである。従って第３の動作により、トランジスタ１１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、トランジスタ１１のしきい値電圧を含む値に設定することができる。従って、本実施の構成により、負荷に供給する電流量への、トランジスタのしきい値電圧のばらつきの影響を低減することができる。
なお、本実施の形態の回路構成を図１５で示したが、本発明の一態様はこれに限定されない。図１７（Ａ）乃至（Ｃ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することができる。
例えば、具体的にはスイッチ１２、スイッチ１２ｐ、スイッチ１３、スイッチ１４及びスイッチ１５は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図１７（Ａ）での第１の動作でいえば、図１８（Ａ）に示すような接続関係であればよい。また上記図１７（Ｂ）での第２の動作でいえば、図１８（Ｂ）に示すような接続関係であればよい。また上記図１７（Ｃ）での第３の動作でいえば、図１８（Ｃ）に示すような接続関係であればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
以上説明したように、本実施の形態で示す回路構成では、配線１８ｐを追加し、配線１８ｐよりスイッチ１２ｐを介してＶｉｎｉｔによる初期化を行うことができる。従って各ノードの電位を初期化する動作を長い期間を使って行うことができる。または、配線１８を用いて、Ｖｉｎｉｔによる初期化を行わなくてもよいため、その分だけ、第２の動作を行う期間を長くすることが出来る。また本実施の形態で示す回路構成では、第３の動作においてトランジスタ１１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、トランジスタ１１のしきい値電圧を含む値に設定することができる。従って、本実施の構成により、負荷に供給する電流量への、トランジスタのしきい値電圧のばらつきの影響を低減することができる。
なお、図５（Ｃ）、図６（Ｃ）、図１３（Ａ）、図１３（Ｂ）と同様に、図１５、図１６の回路を用いて、移動度を補正する動作を行うことは可能である。
なお、図１５などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図１５などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、または／および、ｎｏｄｅＧにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。従って、例えば、ｎｏｄｅＣにおいて、直接的に接続されているトランジスタはトランジスタ１４Ｔのみであり、他のトランジスタはｎｏｄｅＣと直接的に接続されていない、というような構成にすることが可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態４）
上記実施の形態１乃至実施の形態３で説明した構成では、負荷１６の寄生容量を利用することを前提にして、各回路構成の動作を説明したが、別の構成とすることも可能である。本実施の形態では、上記実施の形態の回路構成における負荷１６に電気的に並列に接続した容量素子を追加した構成について示す。
図１９には半導体装置１０ｃを示しており、図１（Ａ）とは異なり、半導体装置１０ｃに接続される負荷１６に電気的に並列に接続した容量素子１７ｃを追加した構成である。なお、容量素子１７ｃは、図７８に示すように、配線２０と接続させることも可能である。または、容量素子１７ｃは、配線３２、配線３３、配線３４、配線３１ｐ、配線１８ｐなどに接続させることも可能である。または、別の半導体装置１０ｃの配線３２、配線３３、配線３４、配線３１ｐなどに接続させることも可能である。また図２０には半導体装置１０ｈｃを示しており、図１４とは異なり、半導体装置１０ｈｃに接続される負荷１６に電気的に並列に接続した容量素子１７ｃを追加した構成である。なお、容量素子１７ｃは、図７９または図８０に示すように、配線２０Ａ、または、配線２０Ｂと接続させることも可能である。また図２１には半導体装置１０ｐｃを示しており、図１５とは異なり、半導体装置１０ｈｃに接続される負荷１６に電気的に並列に接続した容量素子１７ｃを追加した構成である。なお、容量素子１７ｃは、図８１に示すように、配線１８ｐと接続させることも可能である。
図１９乃至図２１に示すように負荷１６に電気的に容量素子１７ｃを追加する構成とすることにより、上記実施の形態で説明した初期化の動作及びしきい値電圧の取得の動作時において、ｎｏｄｅＣの電荷の変動、または、Ｖｘを小さくすることができる。Ｖｘを小さくできると、半導体装置は、負荷１６に供給する電流量をより正確にすることができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態５）
本実施の形態においては実施の形態１乃至実施の形態４で述べた半導体装置の回路構成とは別の構成について説明する。
図２２には、図１（Ａ）の半導体装置１０と同様の回路構成を有する半導体装置１０ｈｍを示す。図２２に示す半導体装置１０ｈｍが図１（Ａ）に示す半導体装置１０と異なる点は、回路２２ｍが接続されている点にある。回路２２ｍが配線１９にＶｕｐとＶｃａｔとを切り替えて供給する機能を有する。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
ここで、Ｖｕｐは、Ｖｃａｔよりも高い電位である。Ｖｕｐを高い電位とすることにより、Ｖｉｎｉｔを低くしすぎることを防止することができる。
次いで図２２に示す半導体装置１０ｈｍの動作について説明する。図２２に示す半導体装置１０ｈｍの動作は、主に第１の動作、第２の動作、第３の動作に分けることができる。
なお、図２２に示す回路構成の動作は、図２（Ｂ）と同様にして、各素子の間のノード（節点）の電位及び各配線の電位を説明するための符号を付して説明する。また図２３に示す回路構成の動作は、図２（Ｂ）と同様にして、Ｖｇｓ、Ｖｃを示して説明する。
図２３（Ａ）に示す第１の動作は、ｎｏｄｅＤの電位をＶｕｐとする点を除き、図３（Ａ）で説明した第１の動作と同じであり、同じ箇所に関する説明を省略する。ｎｏｄｅＤの電位をＶｕｐとすることで、第１の動作時における負荷１６に流れる電流をより確実に低減することができる。または、Ｖｉｎｉｔを低くしすぎなくても、正常に動作しやすくなる。そのため、他の電位についても、振幅を小さくすることができ、消費電力を低減することができる。
なおＶｕｐはＶｉｎｉｔおよびＶｓｉｇより大きい電位である。または、ＶｕｐはＶｉｎｉｔと概ね等しい電位である。但し負荷１６を絶縁破壊しない程度の電位に設定しておくことが好ましい。
また図２３（Ｂ）に示す第２の動作は、ｎｏｄｅＤの電位をＶｕｐとする点を除き、図３（Ｂ）で説明した第２の動作と同じであり、同じ箇所に関する説明を省略する。ｎｏｄｅＤの電位をＶｕｐとすることで、第２の動作時における負荷１６に流れる電流をより確実に低減することができる。
また図２３（Ｃ）に示す第３の動作は、図３１（Ｃ）で説明した第３の動作と同じであり、説明を省略する。なお図２３（Ａ）及び図２３（Ｂ）で説明した第１の動作及び第２の動作とは異なり、ｎｏｄｅＤの電位をＶｃａｔとし負荷に電流が流れるようにしている。
上記説明した図２３（Ａ）乃至（Ｃ）の構成とすることにより、トランジスタ１１を用いて半導体装置を電流源として機能させる設定動作を完了させたときのみ、誤動作なく電流を流すようにすることができる。
なお、図５（Ｃ）、図６（Ｃ）、図１３（Ａ）、図１３（Ｂ）と同様に、図２２の回路を用いて、移動度を補正する動作を行うことは可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態６）
本実施の形態においては、上記実施の形態で説明した半導体装置を具備する表示装置の信号線駆動回路の一部に用いる構成について、説明する。
上記実施の形態で説明した半導体装置が適用される表示装置４１は、図２４に示すように、画素領域４２、ゲート線駆動回路４３、信号線駆動回路４４を有している。ゲート線駆動回路４３は、画素領域４２に選択信号を順次出力する。信号線駆動回路４４は、画素領域４２にビデオ信号を順次出力する。画素領域４２では、ビデオ信号に従って、光の状態を制御することにより、画像を表示する。信号線駆動回路４４から画素領域４２へ入力するビデオ信号は、電流である。つまり、各画素に配置された表示素子や表示素子を制御する素子は、信号線駆動回路４４から入力されるビデオ信号（電流）によって、状態を変化させる。画素に配置する表示素子の例としては、ＥＬ素子、ＦＥＤ（フィールドエミッションディスプレイ）で用いる素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）などがあげられる。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
なお、ゲート線駆動回路４３や信号線駆動回路４４は、複数配置されていてもよい。
信号線駆動回路４４は、構成を複数の部分に分けられる。大まかには、一例として、シフトレジスタ４５、第１ラッチ回路４６（ＬＡＴ１）、第２ラッチ回路４７（ＬＡＴ２）、デジタル・アナログ変換回路４８に分けられる。デジタル・アナログ変換回路４８には、電圧を電流に変換する機能も有しており、ガンマ補正を行う機能も有していてもよい。つまり、デジタル・アナログ変換回路４８には、画素に電流（ビデオ信号）を出力する回路、すなわち、電流源回路を有しており、そこに上記実施の形態で説明した半導体装置を適用することができる。
また、画素は、ＥＬ素子などの表示素子を有している。その表示素子に電流（ビデオ信号）を出力する回路、すなわち、電流源回路を有しており、そこにも、上記実施の形態で説明した半導体装置を適用することができる。
そこで、信号線駆動回路４４の動作を簡単に説明する。シフトレジスタ４５は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（ＳＰ）、クロック反転信号（Ｓ−ＣＬＫｂ）が入力される、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ４５より出力されたサンプリングパルスは、第１ラッチ回路４６（ＬＡＴ１）に入力される。第１ラッチ回路４６（ＬＡＴ１）には、ビデオ信号線より、ビデオ信号ＶＳが入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。なお、デジタル・アナログ変換回路４８を配置している場合は、ビデオ信号はデジタル値である。また、この段階でのビデオ信号は、電圧であることが多い。
ただし、第１ラッチ回路４６や第２ラッチ回路４７が、アナログ値を保存できる回路である場合は、デジタル・アナログ変換回路４８は省略できる場合が多い。その場合、ビデオ信号は、電流であることも多い。また、画素領域４２に出力するデータが２値、つまり、デジタル値である場合は、デジタル・アナログ変換回路４８は省略できる場合が多い。
第１ラッチ回路４６（ＬＡＴ１）において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、ラッチ制御線よりラッチパルスＬＰ（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１ラッチ回路４６（ＬＡＴ１）に保持されていたビデオ信号は、一斉に第２ラッチ回路４７（ＬＡＴ２）に転送される。その後、第２ラッチ回路４７（ＬＡＴ２）に保持されたビデオ信号は、１行分が同時に、デジタル・アナログ変換回路４８へと入力される。そして、デジタル・アナログ変換回路４８から出力される信号は、画素領域４２へ入力される。
第２ラッチ回路４７（ＬＡＴ２）に保持されたビデオ信号がデジタル・アナログ変換回路４８に入力され、そして、画素領域４２に入力されている間、シフトレジスタ４５においては再びサンプリングパルスが出力される。つまり、同時に２つの動作が行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。
なお、デジタル・アナログ変換回路４８が有している電流源回路が、設定動作と出力動作とを行うような回路である場合、電流源回路に、電流を流す回路が必要となる。そのような場合、リファレンス用電流源回路４９が配置されている。
なお、信号線駆動回路やその一部は、画素領域４２と同一基板上に存在せず、例えば、外付けのＩＣチップを用いて構成されることもある。その場合、ＩＣチップと基板にはＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）やＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板などを用いて接続される。
なお、信号線駆動回路などの構成は、図２４に限定されない。
例えば、第１ラッチ回路４６や第２ラッチ回路４７が、アナログ値を保存できる回路である場合、図２５に示すように、リファレンス用電流源回路５０から第１ラッチ回路４６（ＬＡＴ１）に、ビデオ信号ＶＳ（アナログ電流）が入力されることもある。また、図２５において、第２ラッチ回路４７が存在しない場合もある。
次いで信号線駆動回路４４に上記実施の形態で説明した半導体装置を適用する際の具体的な構成について説明する。
まず、信号線駆動回路に適用する上記実施の形態で説明した半導体装置の回路構成の例を図２６に示す。図２６に示す半導体装置１０＿１は、実施の形態１の図１（Ａ）で説明した半導体装置１０の構成である。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。図２６に示す半導体装置１０＿１は、トランジスタ１１のしきい値電圧のばらつきを低減することができるため、回路２１のＶｓｉｇに応じた電流を負荷に出力することができる。
なお半導体装置１０＿１で設定されるＶｓｉｇに応じた電流は、負荷１６との間に設けられるスイッチ６０＿１による導通状態または非導通状態の制御により、供給が制御される構成とする。この場合、例えば複数の半導体装置１０＿１を配置し、スイッチ６０＿１による制御により負荷に流す電流量を制御することが可能である。
例えば、図２７に示すように、複数の半導体装置として半導体装置１０＿１乃至半導体装置１０＿３を設け、スイッチ６０＿１乃至スイッチ６０＿３による制御により負荷１６に流す電流量を切り替える構成とすることができる。そして半導体装置１０＿１乃至半導体装置１０＿３で流す電流量を異ならせるまたは同じにするように回路２１により設定し、スイッチの導通状態に応じて負荷１６に流れる電流量を制御する構成とすればよい。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態７）
本実施の形態では本発明の一態様である回路構成を表示装置の画素に適用した場合の一例について説明する。
まず画素の回路構成について図２８（Ａ）に示す。なお、本実施の形態においては、トランジスタの導電型がｎチャネル型の例について説明を行う。また以下の構成では、画素が有する表示素子として、発光素子を用いる構成について説明することとする。
図２８（Ａ）に示す回路構成は、トランジスタのしきい値電圧等の電流特性のばらつきを補正するために、トランジスタのゲートに保持されている電荷を放電するための回路を有している。実際には、本画素回路は、配線間に設けられる複数のスイッチのオンまたはオフを制御することによって、トランジスタの電流特性のばらつきを補正することができるような回路内の接続関係を有している。
図２８（Ａ）において、画素１００は、スイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、発光素子１０６、容量素子１０７、半導体装置を電流源として機能させることができるトランジスタ１０１を有する。なお本実施の形態において、半導体装置を電流源として機能させることができるトランジスタ１０１は、一例として、ｎチャネル型のトランジスタとして説明を行う。
次いで画素１００内の各構成の接続関係について説明する。
トランジスタ１０１は、ゲートが容量素子１０７の一方の電極及びスイッチ１０３の一方の端子に接続される。トランジスタ１０１は、第１端子（ソース又はドレイン）がスイッチ１０２の一方の端子及びスイッチ１０４の一方の端子に接続される。トランジスタ１０１は、第２端子（ソース又はドレイン）がスイッチ１０３の他方の端子及びスイッチ１０５の一方の端子に接続される。
スイッチ１０２の他方の端子は、配線１０８に接続される。
スイッチ１０５の他方の端子は配線１１０に接続される。
発光素子１０６の一方の電極は、スイッチ１０４の他方の端子及び容量素子１０７の他方の電極に接続される。発光素子１０６の他方の電極は、配線１０９に接続される。
なお本明細書において画素は、一つの色要素（例えばＲ（赤）Ｇ（緑）Ｂ（青）のいずれか１つ）の明るさを制御できる表示単位に相当するものとする。従って、カラー表示装置の場合には、カラー画像の最小表示単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。ただし、カラー画像を表示するための色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の色を用いても良い。
なお発光素子は、一例としてＥＬ素子を用いればよい。ＥＬ素子の一例としては、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層と、を有する素子などがある。ＥＬ層の一例としては、１重項励起子からの発光（蛍光）を利用するもの、３重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（蛍光）を利用するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、有機物によって形成されたもの、無機物によって形成されたもの、有機物によって形成されたものと無機物によって形成されたものとを含むもの、高分子の材料を含むもの、低分子の材料の材料を含むもの、または高分子の材料と低分子の材料とを含むもの、などがある。ただし、これに限定されず、ＥＬ素子として様々なものを用いることができる。
なお配線１０８は、図２８（Ｂ）に示すように、少なくとも、ＶｉｎｉｔをＶｓｉｇを切り替えて供給する機能を有する回路１２１に接続される。回路１２１の例としては、ソースドライバ（信号線駆動回路）などがある。したがって、配線１０８は、Ｖｉｎｉｔ、及び／または、Ｖｓｉｇを、伝えることができる機能、または、供給することができる機能を有している。
Ｖｉｎｉｔは、一例としては、ビデオ信号となるＶｓｉｇを供給する前において、画素内の各ノードの電位を初期化するための電位である。なおＶｉｎｉｔは、画素毎、行毎、または列毎に異なる電位とする構成、または各色の画素で異なるＶｉｎｉｔとする構成としてもよい。
Ｖｓｉｇは、一例としては、ビデオ信号である。そのため、表示する画像に応じて各画素に供給する電位が異なる。また表示する画像が動画像であれば、時間の経過によって供給する電位が異なることもある。また表示する画像が静止画像であれば、同じ電位を供給することもある。
なお配線１０９は、一例としては、図２８（Ｂ）に示すように、少なくとも、Ｖｃａｔを供給する機能を有する回路１２２に接続される。回路１２２の例としては、電源回路などがある。したがって、配線１０９は、Ｖｃａｔを、伝えることができる機能、または、供給することができる機能を有している。
Ｖｃａｔは、発光素子１０６を発光させる期間において、例えば、発光素子１０６の一方の電極（ここでは陽極）側から他方の電極（ここでは陰極）側に向けて電流が流れるように、設定される電位である。なお発光素子１０６の陰極が各画素で共通であれば、各画素の配線には同じＶｃａｔが供給されることとなる。なおＶｃａｔは、画素毎、行毎、または列毎に異なる電位とする構成、または各色の画素で異なるＶｃａｔとする構成としてもよい。
なお配線１１０は、一例としては、図２８（Ｂ）に示すように、少なくとも、ＶＤＤを供給する回路１２３に接続される。回路１２３の例としては、電源回路などがある。したがって、配線１１０は、ＶＤＤを、伝えることができる機能、または、供給することができる機能を有している。または、配線１１０は、トランジスタ１０１に電流を供給することができる機能を有している。または、配線１１０は、発光素子１０６に電流を供給することができる機能を有している。
ＶＤＤは、トランジスタ１０１を介して、発光素子１０６の一方の電極側より他方の電極側に向けて電流が流れるように設定される電位である。そのため、一例としては、ＶＤＤはＶｃａｔより高い電位となる。なおＶＤＤは、各画素の発光素子１０６の特性が同じであれば、各画素の配線には同じＶＤＤが供給することもできる。なおＶＤＤは、画素毎、行毎、または列毎に異なる電位とする構成、または各色の画素で異なるＶＤＤとする構成としてもよい。
なお図２８（Ａ）におけるスイッチ１０２、スイッチ１０３、スイッチ１０４及びスイッチ１０５にはトランジスタを適用することができる。よって、スイッチ１０２、スイッチ１０３、スイッチ１０４及びスイッチ１０５に、一例として、ｎチャネル型のトランジスタを適用した場合について図２９（Ａ）に示す。なお、図２８（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。図２９（Ａ）のように、全て同じ極性のトランジスタを用いることによって、少ない工程数で製造できる。そのため、製造コストを低減することができる。
図２９（Ａ）において、トランジスタ１０２Ｔがスイッチ１０２に相当する。トランジスタ１０３Ｔがスイッチ１０３に相当する。トランジスタ１０４Ｔがスイッチ１０４に相当する。トランジスタ１０５Ｔがスイッチ１０５に相当する。
トランジスタ１０２Ｔはゲートが配線１３１に接続され、第１端子がトランジスタ１０１の第１端子及びトランジスタ１０４Ｔの第１端子に接続され、第２端子が配線１０８に接続されている。よって、配線１３１の電位がＨレベルのときにトランジスタ１０２Ｔは導通状態となり、配線１３１の電位がＬレベルのときにトランジスタ１０２Ｔは非導通状態となる。
また、トランジスタ１０３Ｔはゲートが配線１３２に接続され、第１端子がトランジスタ１０１のゲート及び容量素子１０７の一方の電極に接続され、第２端子がトランジスタ１０５Ｔの第１端子及びトランジスタ１０１の第２端子に接続されている。よって、配線１３２の電位がＨレベルのときにトランジスタ１０３Ｔは導通状態となり、配線１３２の電位がＬレベルのときにトランジスタ１０３Ｔは非導通状態となる。
また、トランジスタ１０４Ｔはゲートが配線１３３に接続され、第１端子がトランジスタ１０１の第１端子及びトランジスタ１０２Ｔの第１端子に接続され、第２端子が発光素子１０６の第１の電極及び容量素子１０７の他方の電極に接続されている。よって、配線１３３の電位がＨレベルのときにトランジスタ１０４Ｔは導通状態となり、配線１３３の電位がＬレベルのときにトランジスタ１０４Ｔは非導通状態となる。
また、トランジスタ１０５Ｔはゲートが配線１３４に接続され、第１端子がトランジスタ１０１の第２端子及びトランジスタ１０３Ｔの第２端子に接続され、第２端子が配線１１０に接続されている。よって、配線１３４の電位がＨレベルのときにトランジスタ１０５Ｔは導通状態となり、配線１３４の電位がＬレベルのときにトランジスタ１０５Ｔは非導通状態となる。
なお、配線１３１、配線１３２、配線１３３、配線１３４は、それぞれ、別々の配線として構成させることができる。ただし、本発明の実施形態の一態様は、これに限定されず、複数本の配線を１本の配線にまとめることが可能である。そのため、少ない配線数で回路を構成することができる。
例えば、配線１３１と配線１３２とは、１本の配線にまとめることが可能である。したがって、配線１３１と配線１３２とを接続して、１本の配線にすることが可能である。このとき、トランジスタ１０２Ｔとトランジスタ１０３Ｔとは、同じ極性であることが望ましい。その場合の回路図を図９６に示す。
例えば、配線１３３と配線１３４とは、１本の配線にまとめることが可能である。したがって、配線１３３と配線１３４とを接続して、１本の配線にすることが可能である。このとき、トランジスタ１０４Ｔとトランジスタ１０５Ｔとは、同じ極性であることが望ましい。その場合の回路図を図９７に示す。
なお、配線１３１と配線１３２とを、１本の配線にまとめ、配線１３３と配線１３４とを、１本の配線にまとめることも可能である。その場合の回路図を図９８に示す。
なお、トランジスタ１０１は、電流を流すときには、飽和領域で動作する場合が多い。よって、チャネル長またはゲート長を、トランジスタ１０２Ｔ、トランジスタ１０３Ｔ、トランジスタ１０４Ｔ、トランジスタ１０５Ｔよりも長くすることが望ましい。チャネル長またはゲート長を長くすることにより、飽和領域での特性がフラットになり、キンク効果を低減することができる。ただし、本発明の実施形態の一態様は、これに限定されない。
なお、トランジスタ１０１は、電流を流すときには、飽和領域で動作する場合が多い。よって、チャネル幅またはゲート幅を、トランジスタ１０２Ｔ、トランジスタ１０３Ｔ、トランジスタ１０４Ｔ、トランジスタ１０５Ｔよりも長くすることが望ましい。チャネル幅またはゲート幅を長くすることにより、飽和領域においても、多くの電流を流すことができる。ただし、本発明の実施形態の一態様は、これに限定されない。
ここで、画素１００を有する表示装置についてブロック図である図３０を用いて説明する。
表示装置は、信号線駆動回路２０１、走査線駆動回路２０２Ａ、走査線駆動回路２０２Ｂ、走査線駆動回路２０２Ｃ、走査線駆動回路２０２Ｄ、及び画素領域２０３を有し、画素領域２０３には、信号線駆動回路２０１から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｎ（ｎは自然数）と、走査線駆動回路２０２Ａから行方向に伸張して配置された複数の走査線Ｇａ１〜Ｇａｍ（ｍは自然数）と、走査線駆動回路２０２Ｂから行方向に伸張して配置された複数の走査線Ｇｂ１〜Ｇｂｍと、走査線駆動回路２０２Ｃから行方向に伸張して配置された複数の走査線Ｇｃ１〜Ｇｃｍと、走査線駆動回路２０２Ｄから行方向に伸張して配置された複数の走査線Ｇｄ１〜Ｇｄｍと、信号線Ｓ１〜Ｓｎと走査線Ｇａ１〜Ｇａｍ、Ｇｂ１〜Ｇｂｍ、Ｇｃ１〜Ｇｃｍ、及びＧｄ１〜Ｇｄｍとに対応してマトリクスに配置された複数の画素１００と、を有する。また、信号線Ｓ１〜Ｓｎと平行に電源線Ｐ１〜Ｐｎを有している。そして、各画素１００は、それぞれ、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）、走査線Ｇａｉ（走査線Ｇａ１〜Ｇａｍのうちいずれか一）、走査線Ｇｂｉ（走査線Ｇｂ１〜Ｇｂｍのうちいずれか一）、走査線Ｇｃｉ（走査線Ｇｃ１〜Ｇｃｍのうちいずれか一）、走査線Ｇｄｉ（走査線Ｇｄ１〜Ｇｄｍのうちいずれか一）、及び電源線Ｐｊ（電源線Ｐ１〜Ｐｎのうちいずれか一）と接続されている。なお、ｉとｊは自然数である。
なお、走査線Ｇａｉは図２９（Ａ）の配線１３１に相当する。走査線Ｇｂｊは図２９（Ａ）の配線１３２に相当する。走査線Ｇｃｊは図２９（Ａ）の配線１３３に相当する。走査線Ｇｄｊは図２９（Ａ）の配線１３４に相当する。信号線Ｓｊは図２９（Ａ）の配線１０８に相当する。電源線Ｐｊは図２９（Ａ）の配線１１０に相当する。なお図３０では図示していないが各画素には各画素共通のカソード線が設けられており、当該カソード線が配線１０９に相当する。
走査線駆動回路２０２Ａ乃至２０２Ｄから出力される信号により各走査線を選択する。そして、選択された走査線に接続されている画素１００の各ノードの電位の初期化（第１の動作）を行う。そして、初期化を終えた画素１００にビデオ信号を書き込み、トランジスタのしきい値電圧を取得する（第２の動作）。ビデオ信号の書き込みによるトランジスタのしきい値電圧の取得を終えると発光動作に移り、その画素へ書き込まれたビデオ信号にしたがって発光する（第３の動作）。こうして、次々と画素１００の初期化、しきい値電圧の取得、及び発光動作を行う。
次いで図２８（Ａ）に示す画素１００の動作について説明する。図２８（Ａ）に示す画素１００の動作は、主に第１の動作、第２の動作、第３の動作に分けることができる。ただし、これに限定されず、さらに動作が追加されたり、一部の動作が削除されることも可能である。
なお、図２８（Ａ）に示す回路構成の動作を説明するため、図２９（Ｂ）には各素子の間のノード（節点）の電位及び各配線の電位を説明するための符号を付して示している。また図２９（Ｂ）にはトランジスタ１０１の主にソースとなる一方の端子とゲートとの間のＶｇｓ、容量素子１０７の電極間のＶｃを示している。
図２９（Ｂ）に示す各ノード及び各配線にあたるのは、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ及びｎｏｄｅＧである。ｎｏｄｅＡの電位は、配線１０８の電位に相当する。またｎｏｄｅＢの電位は、トランジスタ１０１の第１端子、スイッチ１０２の第１端子及びスイッチ１０４の第１端子を接続する配線の電位に相当する。またｎｏｄｅＣの電位は、スイッチ１０４の第２端子、発光素子１０６の一方の電極及び容量素子１０７の他方の電極を接続する配線の電位に相当する。またｎｏｄｅＤの電位は、配線１０９の電位に相当する。またｎｏｄｅＥの電位は、トランジスタ１０１のゲート、容量素子１０７の一方の電極及びスイッチ１０３の第１端子を接続する配線の電位に相当する。またｎｏｄｅＦの電位は、トランジスタ１０１の第２端子、スイッチ１０３の第２端子及びスイッチ１０５の第１端子を接続する配線の電位に相当する。またｎｏｄｅＧの電位は、配線１１０の電位に相当する。
まず第１の動作について図３１（Ａ）に示し説明する。なお図３１（Ａ）の図中の各素子の符号については省略し、各スイッチの導通状態及び非導通状態をＯＮ及びＯＦＦで表している。また図２９（Ｂ）で説明したＶｇｓ、Ｖｃ、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ及びｎｏｄｅＧの印加状態について示している。
第１の動作は、画素１００の各ノードの電位を初期化する動作である。具体的にはｎｏｄｅＡをＶｉｎｉｔ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１０２、スイッチ１０３、スイッチ１０４及びスイッチ１０５を導通状態にする。すると、ｎｏｄｅＢがＶｉｎｉｔ、ｎｏｄｅＣがＶｉｎｉｔ、ｎｏｄｅＥがＶＤＤ、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（ＶＤＤ−Ｖｉｎｉｔ）となり、Ｖｃは（ＶＤＤ−Ｖｉｎｉｔ）となる。
なお前述したように第１の動作において、ｎｏｄｅＢ及びｎｏｄｅＣのＶｉｎｉｔは、一例としては、ｎｏｄｅＤのＶｃａｔと等しい、または、それより小さくしておく。当該構成により第１の動作時において、発光素子１０６に流れる電流をなくすことができる。したがって、発光素子１０６に電流が流れてしまうことによる問題を低減することが出来る。さらに、ＶｉｎｉｔがＶｃａｔより小さい場合、発光素子１０６を逆バイアス状態とすることが可能である。その場合、発光素子１０６の劣化低減やリペアなどを行うことが可能となる。
また第１の動作において、ｎｏｄｅＥ及びｎｏｄｅＦのＶＤＤは、一例としては、ｎｏｄｅＤのＶｃａｔより大きい。当該構成により第１の動作時において、Ｖｇｓをトランジスタ１０１のしきい値電圧より大きい電圧にしておくことが出来る。または、容量素子１０７に電荷を充電することができる。
次いで第２の動作について図３１（Ｂ）に示し、図３１（Ａ）と同様にして説明する。
第２の動作は、トランジスタ１０１のゲートの電位（または容量素子１０７に充電された電荷）を放電することで、トランジスタ１０１のしきい値電圧をＶｇｓで取得させる動作である。具体的にはｎｏｄｅＡをＶｓｉｇ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１０２及びスイッチ１０３を導通状態にし、スイッチ１０４及びスイッチ１０５を非導通状態にする。すると、ｎｏｄｅＢがＶｓｉｇ、ｎｏｄｅＣが（Ｖｉｎｉｔ−Ｖｘ）、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ）、ｎｏｄｅＦが（Ｖｓｉｇ＋Ｖｔｈ）となる。そしてＶｇｓはＶｔｈとなり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となる。
なお前述したように第２の動作において、ｎｏｄｅＢのＶｓｉｇは、第３の動作において配線１１０と配線１０９との間を流れる電流量をトランジスタ１０１で制御するための電位である。第２の動作により、トランジスタ１０１のゲートの電位にあたるｎｏｄｅＥの電位は、（Ｖｓｉｇ＋Ｖｔｈ）というようにトランジスタ１０１のしきい値電圧を含む値とすることができる。
また第２の動作で、ｎｏｄｅＣの電位（Ｖｉｎｉｔ−Ｖｘ）におけるＶｘは、ｎｏｄｅＣが電気的に浮遊状態（フローティング状態）となることで変動する電位である。このときＶｘは、発光素子１０６の静電容量と容量素子１０７の静電容量の比に応じて変動の大きさが変わる。なお当該構成において、予めＶｘが小さくなるよう設計することが好ましい。具体的には、発光素子１０６の静電容量を容量素子１０７の静電容量より十分大きく設計しておくことで、Ｖｘを小さくすることができる。なお発光素子１０６の静電容量は、容量素子１０７の静電容量の２倍以上、より好ましくは４倍以上とすることが好ましい。
また第１の動作時におけるｎｏｄｅＤ及びｎｏｄｅＥのＶＤＤは、第２の動作により放電される。当該放電により、Ｖｇｓはトランジスタ１０１のしきい値電圧Ｖｔｈまで低下して定常状態となる。そのため、前述の放電によりｎｏｄｅＤ及びｎｏｄｅＥは、（Ｖｓｉｇ＋Ｖｔｈ）で定常状態となる。そして、第２の動作終了時にＶｃは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）が保持された状態となる。
なお、Ｖｇｓはトランジスタ１０１のしきい値電圧Ｖｔｈに等しくなるまでには、非常に長い時間が必要となる場合がある。したがって、Ｖｇｓは、しきい値電圧Ｖｔｈまで完全に低下させずに、動作させる場合も多い。つまり、Ｖｇｓは、しきい値電圧Ｖｔｈよりも、わずかに大きい値となった状態で、第２の動作が終了する場合も多い。つまり、第２の動作が終了した時点では、しきい値電圧に応じた大きさの電圧になっている、ということもできる。
なお、第２の動作において、スイッチ１０４及びスイッチ１０５を非導通状態にし、ｎｏｄｅＢの電位をＶｓｉｇにしているが、それらの動作を同時に行っても良いし、時間をずらして行ってもよい。
例えば、ｎｏｄｅＢの電位をＶｉｎｉｔからＶｓｉｇにするのは、スイッチ１０４を非導通状態にするのと同時、または、スイッチ１０４を非導通状態にした後で行うことが望ましい。それにより、ｎｏｄｅＣの電位を適切な状態に保ちやすくなるためである。
または、例えば、ｎｏｄｅＢの電位をＶｉｎｉｔからＶｓｉｇにするのは、スイッチ１０５を非導通状態にするよりも前、または、スイッチ１０５を非導通状態にするのと同時で行うことが望ましい。それにより、トランジスタ１０１のゲート電位を素早く下げることが可能となるためである。
次いで第３の動作について図３１（Ｃ）に示し、図３１（Ａ）及び図３１（Ｂ）と同様にして説明する。
第３の動作は、トランジスタ１０１を電流源の一部として用いて、発光素子１０６に電流を出力し、発光動作を行うする動作である。具体的にはｎｏｄｅＡは任意であるが、例えばＶｓｉｇ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１０４及びスイッチ１０５を導通状態にし、スイッチ１０２及びスイッチ１０３を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＣがＶｅｌ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ＋Ｖｅｌ）、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となる。
なお第３の動作において、ｎｏｄｅＢ、ｎｏｄｅＣ及びｎｏｄｅＦの電位は、ｎｏｄｅＥを電気的に浮遊状態とした状態のままで、上昇する。従ってＶｃの（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）を保持した状態で、容量結合によりｎｏｄｅＥの電位は上昇し、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ＋Ｖｅｌ）となる。つまり、ｎｏｄｅＣの電位が上昇することによって、ブートストラップ動作により、ｎｏｄｅＥの電位も上昇する。
このように、ｎｏｄｅＣの電位が上昇しても、動作できるため、発光素子１０６の電圧電流特性が劣化しても、その影響を低減することができる。
なおｎｏｄｅＢ及びｎｏｄｅＣの電位であるＶｅｌは、ｎｏｄｅＦがＶＤＤに上昇し、第３の動作により半導体装置を電流源として機能させることができるトランジスタ１０１を介して、発光素子１０６に電流を流す際に設定される電位である。具体的には、ＶＤＤとＶｃａｔとの間の電位に設定されることとなる。
第３の動作においてトランジスタ１０１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、トランジスタ１０１のしきい値電圧を含む値に設定することができる。トランジスタ１０１の電流の大きさは、Ｖｇｓ−Ｖｔｈに応じて変化する。従って、本実施の構成により、発光素子に供給する電流量への、トランジスタのしきい値電圧のばらつきの影響を低減することができる。または、トランジスタが劣化して、しきい値電圧が変化していっても、その影響を低減することができる。そのため、表示ムラを低減でき、質の良い表示を行うことができる。
なお、第３の動作において、スイッチ１０２及びスイッチ１０３を非導通状態にし、スイッチ１０４及びスイッチ１０５を導通状態にしているが、それらの動作を同時に行っても良いし、時間をずらして行ってもよい。
例えば、スイッチ１０２及びスイッチ１０３を非導通状態にした後で、スイッチ１０４及びスイッチ１０５を導通状態にすることが望ましい。それにより、Ｖｃの電圧を適切な状態に保ちやすくなるためである。
または、例えば、スイッチ１０３を非導通状態にした後で、スイッチ１０２を非導通状態にすることが望ましい。それにより、Ｖｃの電圧を適切な状態に保ちやすくなるためである。
なお、本実施の形態の回路構成を図２８（Ａ）で示したが、本発明の一態様はこれに限定されない。図３１（Ａ）乃至（Ｃ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することができる。
例えば、具体的にはスイッチ１０２、スイッチ１０３、スイッチ１０４及びスイッチ１０５は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図３１（Ａ）での第１の動作でいえば、図３２（Ａ）に示すような接続関係であればよい。また上記図３１（Ｂ）での第２の動作でいえば、図３２（Ｂ）に示すような接続関係であればよい。また上記図３１（Ｃ）での第３の動作でいえば、図３２（Ｃ）に示すような接続関係であればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
なおトランジスタのしきい値電圧を補正する動作について図３１（Ａ）乃至（Ｃ）で示したが、本発明の一態様はこれに限定されない。例えば、上記図３１（Ｂ）での第２の動作と上記図３１（Ｃ）での第３の動作との間にトランジスタ１０１の移動度のばらつきを補正するための動作を設けても良い。図３１（Ａ）乃至（Ｃ）で説明した第１の動作乃至第３の動作に、トランジスタ１０１の移動度の補正をする動作を追加した動作を図３３（Ａ）乃至（Ｄ）に示す。
なお図３３（Ａ）に示す第１の動作は、図３１（Ａ）で説明した第１の動作と同じであり、説明を省略する。また図３３（Ｂ）に示す第２の動作は、図３１（Ｂ）で説明した第２の動作と同じであり、説明を省略する。
次いで第３の動作について図３３（Ｃ）に示し、図３１（Ａ）及び図３１（Ｂ）と同様にして説明する。
第３の動作は、トランジスタ１０１のゲートに保持された電位（容量素子１０７に保存された電荷）を利用してトランジスタ１０１を導通状態にし、流れる電流量の大きさを利用してトランジスタ１０１の移動度の補正を行う動作である。具体的にはｎｏｄｅＡは任意であるが、例えばＶｓｉｇ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１０３及びスイッチ１０４を導通状態にし、スイッチ１０２及びスイッチ１０５を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＣが−ΔＶｅｌ、ｎｏｄｅＥ及びｎｏｄｅＦが（Ｖｓｉｇ＋Ｖｔｈ−ΔＶｅｌ）となる。そしてＶｇｓは（Ｖｔｈ＋ΔＶｅｌ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ−ΔＶｅｌ）となる。
なお第３の動作において、ｎｏｄｅＢ及びｎｏｄｅＣの電位は、スイッチ１０４を導通状態とすることで変化する。当該電位の変化が−ΔＶｅｌに相当する。ｎｏｄｅＢ及びｎｏｄｅＣの電位の変化が−ΔＶｅｌとなると、Ｖｇｓは（Ｖｔｈ＋ΔＶｅｌ）となりしきい値電圧Ｖｔｈより大きくなるため、トランジスタ１０１を電流が流れ出す。トランジスタ１０１を電流が流れると、ｎｏｄｅＥ及びｎｏｄｅＦが（Ｖｓｉｇ＋Ｖｔｈ−ΔＶｅｌ）に低下し、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ−ΔＶｅｌ）となる。
前述のトランジスタ１０１の電流量は、トランジスタの移動度に応じて変化量が変化する。従ってトランジスタ１０１の移動度に応じた電位の変動分を予めトランジスタのゲートの電位に相当するｎｏｄｅＥに、含む値で設定することができる。
第３の動作においてトランジスタ１０１のゲートの電位は、（Ｖｓｉｇ＋Ｖｔｈ−ΔＶｅｌ）となり、トランジスタ１０１の移動度を考慮した値に設定することができる。従って、本実施の構成により、発光素子に供給する電流量への、トランジスタの移動度のばらつきの影響を低減することができる。または、トランジスタが劣化して、移動度が変化していっても、その影響を低減することができる。
次いで第４の動作について図３３（Ｄ）に示し、図３１（Ａ）及び図３１（Ｂ）と同様にして説明する。なお図３３（Ｄ）に示す第４の動作は、図３１（Ｃ）で説明した第３の動作と同様であり、異なる点のみ説明する。
第４の動作によって、ｎｏｄｅＢ及びｎｏｄｅＣがＶｅｌ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ−ΔＶｅｌ＋Ｖｅｌ）、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ＋ΔＶｅｌ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となる。
第４の動作においてトランジスタ１０１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ＋ΔＶｅｌ）となり、トランジスタ１０１のしきい値電圧及び移動度を考慮した値に設定することができる。従って、本実施の構成により、発光素子に供給する電流量への、トランジスタのしきい値電圧及び移動度のばらつきの影響を低減することができる。
なお図３３（Ａ）乃至（Ｄ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することが出来る。
例えば、具体的にはスイッチ１０２、スイッチ１０３、スイッチ１０４及びスイッチ１０５は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図３３（Ａ）での第１の動作でいえば、図３４（Ａ）に示すような接続関係であればよい。また上記図３３（Ｂ）での第２の動作でいえば、図３４（Ｂ）に示すような接続関係であればよい。また上記図３３（Ｃ）での第３の動作でいえば、図３４（Ｃ）に示すような接続関係であればよい。また上記図３３（Ｄ）での第４の動作でいえば、図３４（Ｄ）に示すような接続関係であればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
なお、本実施の形態の回路構成を図２８（Ａ）で示したが、本発明の一態様はこれに限定されない。トランジスタ１０１の数や配置を変更することにより、様々な回路を用いて構成することが出来る。
例えば、図３５に示す画素１００Ａのように、半導体装置を電流源として機能させることができるトランジスタとしてトランジスタ１０１Ａとトランジスタ１０１Ｂとをゲートを共通化して直列接続した構成とすることもできる。なお、図２８（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
また別の構成として例えば、図３６に示す画素１００Ｂのように、半導体装置を電流源として機能させることができるトランジスタとしてトランジスタ１０１Ａとトランジスタ１０１Ｂとをゲートを共通化して並列接続した構成とすることもできる。なお、図２８（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
また別の構成として例えば、図３７に示す画素１００Ｃのように、半導体装置を電流源として機能させることができるトランジスタとしてトランジスタ１０１Ａ、トランジスタ１０１Ｂ、トランジスタ１０１Ｃ、トランジスタ１０１Ｄをゲートを共通化して直列接続及び並列接続した構成とすることもできる。なお、図２８（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
図３５乃至図３７の構成を適用することで、トランジスタ１０１のチャネル幅及び／またはチャネル長を可変することができる。図３５乃至図３７の構成に示すように複数のトランジスタを組み合わせてチャネル幅及び／またはチャネル長を可変する構成とすることにより、最初からチャネル幅及び／またはチャネル長の大きいトランジスタを設ける構成に比べ、トランジスタ特性のばらつきの影響を小さくすることができる。
なお、図２８（Ａ）、図２９（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図２８（Ａ）、図２９（Ａ）などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、または／および、ｎｏｄｅＧにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。従って、例えば、ｎｏｄｅＣにおいて、直接的に接続されているトランジスタはトランジスタ１０４Ｔのみであり、他のトランジスタはｎｏｄｅＣと直接的に接続されていない、というような構成にすることが可能である。
そのため、トランジスタを追加しない場合には、少ないトランジスタ数で回路を構成することが可能となる。
なお、本実施の形態において、トランジスタのしきい値電圧などのばらつきを補正するような動作を行ったが、本発明の実施形態の一態様は、これに限定されない。例えば、しきい値電圧のばらつきを補正するような動作を行わずに、発光素子１０６に電流を供給させて動作させることも可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態８）
本実施の形態においては実施の形態７で述べた表示装置の画素の回路構成とは別の構成の一例について説明する。
図３８には、図３０の画素１００と同じ回路構成を有する画素１００ｈを示す。図３８に示す画素１００ｈが図３０に示す画素１００と異なる点は、配線１１０を配線１３１乃至配線１３４に平行に配置した配線１１０ｈとし、配線１０８よりＶｓｉｇおよびＶｉｎｉｔを供給し、配線１１０ｈより少なくともＶｉｎｉｔとＶＤＤとを切り替えて供給する点にある。なお、図３０の構成と共通するところは共通の符号を用いてその説明を省略する。
ここで、画素１００ｈを有する表示装置についてブロック図である図３９を用いて説明する。
表示装置は、信号線駆動回路２０１、走査線駆動回路２０２Ａ、走査線駆動回路２０２Ｂ、走査線駆動回路２０２Ｃ、走査線駆動回路２０２Ｄ、画素領域２０３、及び電源線制御回路２０４を有し、画素領域２０３には、信号線駆動回路２０１から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｎと、走査線駆動回路２０２Ａから行方向に伸張して配置された複数の走査線Ｇａ１〜Ｇａｍと、走査線駆動回路２０２Ｂから行方向に伸張して配置された複数の走査線Ｇｂ１〜Ｇｂｍと、走査線駆動回路２０２Ｃから行方向に伸張して配置された複数の走査線Ｇｃ１〜Ｇｃｍと、走査線駆動回路２０２Ｄから行方向に伸張して配置された複数の走査線Ｇｄ１〜Ｇｄｍと、信号線Ｓ１〜Ｓｎと走査線Ｇａ１〜Ｇａｍ、Ｇｂ１〜Ｇｂｍ、Ｇｃ１〜Ｇｃｍ、及びＧｄ１〜Ｇｄｍとに対応してマトリクスに配置された複数の画素１００と、を有する。また、走査線Ｇａ１〜Ｇａｍ、走査線Ｇｂ１〜Ｇｂｍ、走査線Ｇｃ１〜Ｇｃｍ及び走査線Ｇｄ１〜Ｇｄｍと平行に電源線Ｐ１〜Ｐｍを有している。そして、各画素１００ｈは、それぞれ、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）、走査線Ｇａｉ（走査線Ｇａ１〜Ｇａｍのうちいずれか一）、走査線Ｇｂｉ（走査線Ｇｂ１〜Ｇｂｍのうちいずれか一）、走査線Ｇｃｉ（走査線Ｇｃ１〜Ｇｃｍのうちいずれか一）、走査線Ｇｄｉ（走査線Ｇｄ１〜Ｇｄｍのうちいずれか一）、及び電源線Ｐｊ（電源線Ｐ１〜Ｐｎのうちいずれか一）と接続されている。
なお、走査線Ｇａｉは図３８の配線１３１に相当する。走査線Ｇｂｊは図３８の配線１３２に相当する。走査線Ｇｃｊは図３８の配線１３３に相当する。走査線Ｇｄｊは図３８の配線１３４に相当する。信号線Ｓｊは図３８の配線１０８に相当する。電源線Ｐｊは図３８の配線１１０ｈに相当する。なお図３９では図示していないが各画素には各画素共通のカソード線が設けられており、当該カソード線が配線１０９に相当する。
走査線駆動回路２０２Ａ乃至２０２Ｄから出力される信号により各走査線を選択する。そして選択された走査線に接続されている画素１００の各ノードの電位を初期化する前にある程度初期化の電位を各ノードに設定しておく動作（初期化前の初期化）を行う（第１の動作）。そして、選択された走査線に接続されている画素１００の各ノードの電位の初期化（第２の動作）を行う。そして、初期化を終えた画素１００にビデオ信号を書き込み、トランジスタのしきい値電圧を取得する（第３の動作）。ビデオ信号の書き込みによるトランジスタのしきい値電圧の取得を終えると発光動作に移り、その画素へ書き込まれたビデオ信号にしたがって発光する（第４の動作）。こうして、次々と画素１００の初期化前の初期化、初期化、しきい値電圧の取得、及び発光動作を行う。
次いで図３８に示す画素１００ｈの動作について説明する。図３８に示す画素１００ｈの動作は、主に第１の動作、第２の動作、第３の動作、第４の動作に分けることができる。図３１（Ａ）などに示した画素１００の動作に対して、１つの動作を追加した形となっており、図４０（Ｂ）〜（Ｄ）に示す半導体装置１０ｈの第２の動作、第３の動作、第４の動作が、それぞれ、図３１（Ａ）に示した画素１００の第１の動作、第２の動作、第３の動作に相当する。
なお、図３８に示す回路構成の動作は、図２９（Ｂ）と同様にして、各素子の間のノード（節点）の電位及び各配線の電位を説明するための符号を付して説明する。また図３８に示す回路構成の動作は、図２９（Ｂ）と同様にして、Ｖｇｓ、Ｖｃを付して説明する。
まず第１の動作について図４０（Ａ）に示し説明する。この第１の動作は、図２９（Ａ）などに示した画素１００の動作に対して、追加された動作となる。なお図４０（Ａ）の図中の各素子の符号については省略し、各スイッチの導通状態及び非導通状態をＯＮ及びＯＦＦで表している。また図２９（Ｂ）で説明したＶｇｓ、Ｖｃ、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ及びｎｏｄｅＧの印加状態について示している。
第１の動作は、各ノードの電位を初期化する前にある程度初期化の電位を各ノードに設定しておく（初期化前の初期化）ための動作である。具体的にはｎｏｄｅＧをＶｉｎｉｔ、ｎｏｄｅＤをＶｃａｔにする。なおｎｏｄｅＡの電位は、任意でよい。そしてスイッチ１０４及びスイッチ１０５を導通状態にし、スイッチ１０２及びスイッチ１０３を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＣがＶｉｎｉｔ、もしくは、Ｖｉｎｉｔに近い電位であるΔＶｉｎｉｔ、ｎｏｄｅＥがＶｙ、ｎｏｄｅＦがＶｉｎｉｔとなる。なおＶｇｓ及びＶｃは、第１の動作が前の動作の信号であるＶｙを用いる動作のため、ここでは省略している。
ここでＶｙは第１の動作より前に入力された電位である。ここでは電位Ｖｙによりトランジスタ１０１が電流源の一部として動作している場合について説明するため、電位Ｖｙは第１の動作時においてトランジスタ１０１の第１端子と第２端子との間に電流が流れるよう設定される電位である。通常、Ｖｉｎｉｔは非常に低い電位であるため、電位Ｖｙによりトランジスタ１０１はオンする場合が多い。
そのため第１の動作によりｎｏｄｅＦをＶｉｎｉｔとしておき、トランジスタ１０１の第１端子と第２端子との間に電流が流れることでｎｏｄｅＢ及びｎｏｄｅＣがＶｉｎｉｔ、もしくは、Ｖｉｎｉｔに近い電位であるΔＶｉｎｉｔとなる。
すなわち第１の動作は、ｎｏｄｅＢ及びｎｏｄｅＣの電位を低下させておく動作である。第１の動作により、ｎｏｄｅＢ及びｎｏｄｅＣの電位を低下させておくことにより、次の第２の動作での、各ノードの電位を初期化する動作を高速に行うことができる。特に、発光素子１０６の静電容量が大きい場合、事前に、ｎｏｄｅＢ及びｎｏｄｅＣの電位を低下させることにより、その後の動作をスムースに進めることが出来る。ただし、仮に、十分にｎｏｄｅＢ及びｎｏｄｅＣの電位を低下させることが出来なくても、その後の動作に影響がなければ問題ない。
次いで図４０（Ｂ）に示す第２の動作は、図３１（Ａ）で説明した第１の動作と同じであり、説明を省略する。
なお、第２の動作において、スイッチ１０２及びスイッチ１０３を導通状態にし、ｎｏｄｅＧの電位をＶＤＤにしているが、それらの動作を同時に行っても良いし、時間をずらして行ってもよい。
例えば、ｎｏｄｅＧの電位をＶｉｎｉｔからＶＤＤにするのは、スイッチ１０３を導通状態にするよりも前、または、スイッチ１０３を導通状態にするのと同時で行うことが望ましい。それにより、ｎｏｄｅＥの電位を高くしやすくなるためである。
また図４０（Ｃ）に示す第３の動作は、図３１（Ｂ）で説明した第２の動作と同じであり、説明を省略する。また図４０（Ｄ）に示す第４の動作は、図３１（Ｃ）で説明した第３の動作と同じであり、説明を省略する。
なお図４０（Ａ）乃至（Ｄ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することが出来る。
例えば、具体的にはスイッチ１０２、スイッチ１０３、スイッチ１０４及びスイッチ１０５は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図４０（Ａ）での第１の動作でいえば、図４１（Ａ）に示すような接続関係であればよい。また上記図４０（Ｂ）での第２の動作でいえば、図４１（Ｂ）に示すような接続関係であればよい。また上記図４０（Ｃ）での第３の動作でいえば、図４１（Ｃ）に示すような接続関係であればよい。また上記図４０（Ｄ）での第４の動作でいえば、図４１（Ｄ）に示すような接続関係であればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
なおトランジスタのしきい値電圧を補正する動作について図４０（Ａ）乃至（Ｄ）で示したが、本発明の一態様はこれに限定されない。例えば、上記図４０（Ｃ）での第３の動作と上記図４０（Ｄ）での第４の動作との間にトランジスタ１０１の移動度のばらつきを補正するための動作を設けても良い。
トランジスタ１０１の移動度の補正をする動作について図４２（Ａ）に示す。
トランジスタ１０１の移動度の補正をする動作は、図３３（Ｃ）で説明した第３の動作と同じであり、説明を省略する。
トランジスタ１０１の移動度の補正をする動作においてトランジスタ１０１のゲートの電位は、（Ｖｓｉｇ＋Ｖｔｈ−ΔＶｅｌ）となり、トランジスタ１０１の移動度を考慮した値に設定することができる。従って、本実施の構成により、発光素子に供給する電流量への、トランジスタの移動度のばらつきの影響を低減することができる。
なお図４２（Ａ）で説明したトランジスタの移動度の補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することが出来る。
例えば、具体的にはスイッチ１０２、スイッチ１０３、スイッチ１０４及びスイッチ１０５は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図４２（Ａ）でのトランジスタの移動度の補正する動作でいえば、図４２（Ｂ）に示すような接続関係であればよい。
また図３８に示す回路構成では、配線１１０ｈの電位をＶｉｎｉｔとＶＤＤとで切り替える回路構成について説明したが、他の構成とすることも可能である。例えば、図４３に示すように、配線１１０ｈの代わりに、配線１１０Ａ及び配線１１０Ｂを設け、配線１１０ＡにＶｉｎｉｔを供給し、配線１１０ＢにＶＤＤを供給する構成としてもよい。このとき、配線１１０ＡとｎｏｄｅＦとの間にはスイッチ１０５Ａ、配線１１０ＢとｎｏｄｅＦとの間にはスイッチ１０５Ｂを設け、それぞれ切り替えて図４０（Ａ）乃至（Ｄ）と同様に動作させればよい。
図４３についてさらに図８２で説明する。図８２では、図４３の配線１１０Ａに接続された回路１１３Ａ、配線１１０Ｂに接続された回路１１３Ｂを示している。また図８２ではスイッチ１０５Ａに接続された配線１３５Ａと、配線１３５Ａに接続された走査線駆動回路２０２Ｅを示している。また、図８２ではスイッチ１０５Ｂに接続された配線１３５Ｂと、配線１３５Ｂに接続された走査線駆動回路２０２Ｆを示している。
回路１１３Ａは、Ｖｉｎｉｔを供給する機能を有し、その例としては、電源回路、電圧フォロワ回路などがある。回路１１３Ｂは、ＶＤＤを供給する機能を有し、その例としては、電源回路などがある。また、スイッチ１０５Ａの導通状態と非導通状態との切り替えは、配線１３５Ａによって制御され、スイッチ１０５Ｂの導通状態と非導通状態との切り替えは、配線１３５Ｂによって制御される。なお、一例として、配線１３５Ａは、走査線駆動回路２０２Ｅに接続され、配線１３５Ｂは、走査線駆動回路２０２Ｆに接続される。走査線駆動回路２０２Ｅおよび走査線駆動回路２０２Ｆは、一例としては、少なくとも、ＨレベルまたはＬレベルの信号を供給する機能を有している。
なお図４３及び図８２の回路構成の場合、列方向に隣接する画素間で配線を共有して動作させる構成とすることも可能である。具体的には図８３に図示するように、図４３又は図８２の構成を持つｎ行目の画素１００＿ｎと、（ｎ＋１）行目の画素１００＿ｎ＋１に注目すると、一つの配線をｎ行目の配線１３３と（ｎ＋１）行目の配線１３５Ａとに分岐させる構成とすることができる。当該構成とすることにより、画素領域での配線が占める面積を削減することができる。
なお画素領域の外で、図８３で説明した配線を共通の配線とすることも可能である。具体的には、図８４に示すように、走査線駆動回路２０２Ｄの配線を画素領域に延設する前に分岐させておき、分岐した配線が画素１００＿ｎの配線１３３＿ｎ及び画素１００＿ｎ＋１の配線１３５Ａ＿ｎ＋１として機能する構成とすることもできる。当該構成とすることで、走査線駆動回路２０２Ｄの出力端子の数を削減することができる。
以上説明したように、本実施の形態で示す回路構成では、配線１１０ｈの電位をＶｉｎｉｔとＶＤＤとで切り替えることで初期化前の初期化を行うことができる。従って各ノードの電位を初期化する動作を高速に行うことができる。また本実施の形態で示す回路構成では、第４の動作においてトランジスタ１０１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、トランジスタ１０１のしきい値電圧を含む値に設定することができる。従って、本実施の構成により、発光素子に供給する電流量への、トランジスタのしきい値電圧のばらつきの影響を低減することができる。
なお、図４３などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図４３などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、または／および、ｎｏｄｅＧにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。従って、例えば、ｎｏｄｅＣにおいて、直接的に接続されているトランジスタはトランジスタ１０４Ｔのみであり、他のトランジスタはｎｏｄｅＣと直接的に接続されていない、というような構成にすることが可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態９）
本実施の形態においては実施の形態７及び実施の形態８で述べた表示装置の画素の回路構成とは別の構成の例について説明する。
図４４には、図２８（Ａ）の画素１００と類似した回路構成を有する画素１００ｐを示す。図４４に示す画素１００ｐが図２８（Ａ）に示す画素１００と異なる点は、配線１０８に電位を供給する電位をＶｓｉｇとし、配線１０８ｐ及びスイッチ１０２ｐを追加して当該配線１０８ｐよりＶｉｎｉｔを供給する回路構成とする点にある。なお、図２８（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
図４４に示す画素１００ｐのスイッチ１０２、スイッチ１０２ｐ、スイッチ１０３、スイッチ１０４及びスイッチ１０５にはトランジスタを適用することができる。よって図４５に示すように、スイッチ１０２、スイッチ１０３、スイッチ１０４及びスイッチ１０５にｎチャネル型のトランジスタを適用した場合、配線１３１乃至配線１３４及び配線１３１ｐにより、導通状態または非導通状態が制御される。
図４４において、スイッチ１０２ｐの第１端子は、トランジスタ１０１の第１端子、スイッチ１０２の第１端子、スイッチ１０４の第１端子に接続される。スイッチ１０２ｐの第２端子は、配線１０８ｐに接続される。スイッチ１０２ｐの導通状態と非導通状態との切り替えは、配線１３１ｐによって制御される。
なお図４４に示す画素１００ｐの動作を説明するための、図４５には各素子の間のノード（節点）の電位及び各配線の電位を説明するための符号を付して示している。また図４５にはトランジスタ１０１の主にソースとなる一方の端子とゲートとの間のＶｇｓ、容量素子１０７の電極間のＶｃを示している。
図４５に示す各ノード及び各配線にあたるのは、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、ｎｏｄｅＧ、及びｎｏｄｅＨである。ｎｏｄｅＡの電位は、配線１０８の電位に相当する。またｎｏｄｅＢの電位は、トランジスタ１０１の第１端子、スイッチ１０２の第１端子、スイッチ１０４の第１端子及びスイッチ１０２ｐの第１端子を接続する配線の電位に相当する。またｎｏｄｅＣの電位は、スイッチ１０４の第２端子、発光素子１０６の一方の電極及び容量素子１０７の他方の電極を接続する配線の電位に相当する。またｎｏｄｅＤの電位は、配線１０９の電位に相当する。またｎｏｄｅＥの電位は、トランジスタ１０１のゲート、容量素子１０７の一方の電極及びスイッチ１０３の第１端子を接続する配線の電位に相当する。またｎｏｄｅＦの電位は、トランジスタ１０１の第２端子、スイッチ１０３の第２端子及びスイッチ１０５の第１端子を接続する配線の電位に相当する。またｎｏｄｅＧの電位は、配線１１０の電位に相当する。またｎｏｄｅＨの電位は、配線１０８ｐの電位に相当する。
ここで、画素１００ｐを有する表示装置についてブロック図である図４６を用いて説明する。
表示装置は、信号線駆動回路２０１、走査線駆動回路２０２Ａ、走査線駆動回路２０２Ｂ、走査線駆動回路２０２Ｃ、走査線駆動回路２０２Ｄ、走査線駆動回路２０２Ｅ、画素領域２０３、初期化信号線駆動回路２０５を有し、画素領域２０３には、信号線駆動回路２０１から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｎと、初期化信号線駆動回路２０５から列方向に伸張して配置された複数の初期化信号線Ｓｉ１〜Ｓｉｎと、走査線駆動回路２０２Ａから行方向に伸張して配置された複数の走査線Ｇａ１〜Ｇａｍと、走査線駆動回路２０２Ｂから行方向に伸張して配置された複数の走査線Ｇｂ１〜Ｇｂｍと、走査線駆動回路２０２Ｃから行方向に伸張して配置された複数の走査線Ｇｃ１〜Ｇｃｍと、走査線駆動回路２０２Ｄから行方向に伸張して配置された複数の走査線Ｇｄ１〜Ｇｄｍと、走査線駆動回路２０２Ｅから行方向に伸張して配置された複数の走査線Ｇｅ１〜Ｇｅｍと、信号線Ｓ１〜Ｓｎと走査線Ｇａ１〜Ｇａｍ、Ｇｂ１〜Ｇｂｍ、Ｇｃ１〜Ｇｃｍ、Ｇｄ１〜Ｇｄｍ、及びＧｅ１〜Ｇｅｍとに対応してマトリクスに配置された複数の画素１００ｐと、を有する。また、信号線Ｓ１〜Ｓｎと平行に電源線Ｐ１〜Ｐｎを有している。そして、各画素１００は、それぞれ、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）、初期化信号線Ｓｉｊ（初期化信号線Ｓｉ１〜Ｓｉｎのうちいずれか一）、走査線Ｇａｉ（走査線Ｇａ１〜Ｇａｍのうちいずれか一）、走査線Ｇｂｉ（走査線Ｇｂ１〜Ｇｂｍのうちいずれか一）、走査線Ｇｃｉ（走査線Ｇｃ１〜Ｇｃｍのうちいずれか一）、走査線Ｇｄｉ（走査線Ｇｄ１〜Ｇｄｍのうちいずれか一）、走査線Ｇｅｉ（走査線Ｇｅ１〜Ｇｅｍのうちいずれか一）、及び電源線Ｐｊ（電源線Ｐ１〜Ｐｎのうちいずれか一）と接続されている。
なお、走査線Ｇａｉは図４５の配線１３１に相当する。走査線Ｇｂｊは図４５の配線１３２に相当する。走査線Ｇｃｊは図４５の配線１３３に相当する。走査線Ｇｄｊは図４５の配線１３４に相当する。走査線Ｇｅｊは図４５の配線１３１ｐに相当する。信号線Ｓｊは図４５の配線１０８に相当する。初期化信号線Ｓｉｊは図４５の配線１０８ｐに相当する。電源線Ｐｊは図４５の配線１１０に相当する。なお図４６では図示していないが各画素には各画素共通のカソード線が設けられており、当該カソード線が配線１０９に相当する。
走査線駆動回路２０２Ａ乃至２０２Ｅから出力される信号により各走査線を選択する。そして、選択された走査線に接続されている画素１００の各ノードの電位の初期化（第１の動作）を行う。そして、初期化を終えた画素１００にビデオ信号を書き込み、トランジスタのしきい値電圧を取得する（第２の動作）。ビデオ信号の書き込みによるトランジスタのしきい値電圧の取得を終えると発光動作に移り、その画素へ書き込まれたビデオ信号にしたがって発光する（第３の動作）。こうして、次々と画素１００の初期化、しきい値電圧の取得、及び発光動作を行う。
次いで図４４に示す画素１００ｈの動作について説明する。図４４に示す画素１００ｈの動作は、主に第１の動作、第２の動作、第３の動作に分けることができる。
まず第１の動作について図４７（Ａ）に示し説明する。なお図４７（Ａ）の図中の各素子の符号については省略し、各スイッチの導通状態及び非導通状態をＯＮ及びＯＦＦで表している。また図４５で説明したＶｇｓ、Ｖｃ、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、ｎｏｄｅＧ及びｎｏｄｅＨの印加状態について示している。
第１の動作は、各ノードの電位を初期化する動作である。具体的にはｎｏｄｅＡを任意の電位、例えばＶｓｉｇ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤ、ｎｏｄｅＨをＶｉｎｉｔにする。そしてスイッチ１０２ｐ、スイッチ１０３、スイッチ１０４及びスイッチ１０５を導通状態にし、スイッチ１０２を非導通状態にする。すると、ｎｏｄｅＢがＶｉｎｉｔ、ｎｏｄｅＣがＶｉｎｉｔ、ｎｏｄｅＥがＶＤＤ、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（ＶＤＤ−Ｖｉｎｉｔ）となり、Ｖｃは（ＶＤＤ−Ｖｉｎｉｔ）となる。
図４７（Ａ）に示す第１の動作が実施の形態７の図３１（Ａ）と異なる点は、ｎｏｄｅＢ及びｎｏｄｅＣに供給するＶｉｎｉｔを配線１０８ｐよりスイッチ１０２ｐを介して供給する点にある。当該構成とすることにより、配線１０８の電位を切り替えることなく初期化を行うことができ、各ノードの初期化を高速に行うことができる。または、配線１０８に接続されている別の画素１００ｐに対して、配線１０８から電位を供給しながら、各ノードの初期化を行うことが出来る。そのため、初期化のための動作期間を長く確保することが出来る。
次いで第２の動作について図４７（Ｂ）に示し、図４７（Ａ）と同様にして説明する。
第２の動作は、トランジスタ１０１のゲートの電位（容量素子１０７の電荷）を放電することで、トランジスタ１０１のしきい値電圧をＶｇｓで取得させる動作である。具体的にはｎｏｄｅＡをＶｓｉｇ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤ、ｎｏｄｅＨは任意であるが、例えばＶｉｎｉｔにする。そしてスイッチ１０２及びスイッチ１０３を導通状態にし、スイッチ１０４、スイッチ１０２ｐ及びスイッチ１０５を非導通状態にする。すると、ｎｏｄｅＢがＶｓｉｇ、ｎｏｄｅＣが（Ｖｉｎｉｔ−Ｖｘ）、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ）、ｎｏｄｅＦが（Ｖｓｉｇ＋Ｖｔｈ）となる。そしてＶｇｓはＶｔｈとなり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となる。
図４７（Ｂ）に示す第２の動作が実施の形態７の図３１（Ｂ）と異なる点は、スイッチ１０２ｐを非導通状態にする点である。従って第２の動作については、本実施の形態の構成と図３１（Ｂ）の構成とは同じである。従って第２の動作により、トランジスタ１０１のゲートの電位にあたるｎｏｄｅＥの電位は、（Ｖｓｉｇ＋Ｖｔｈ）というようにトランジスタ１０１のしきい値電圧を含む値とすることができる。
なお、第２の動作において、スイッチ１０４、スイッチ１０５、及び、スイッチ１０２ｐを非導通状態にし、スイッチ１０２を導通状態にしているが、それらの動作を同時に行っても良いし、時間をずらして行ってもよい。
例えば、スイッチ１０２を導通状態にするのは、スイッチ１０２ｐを非導通状態にするのと同時、または、スイッチ１０２ｐを非導通状態にした後で行うことが望ましい。それにより、ｎｏｄｅＡとｎｏｄｅＨとの間で、ショートしてしまうのを防ぎやすくなるためである。
次いで第３の動作について図４７（Ｃ）に示し、図４７（Ａ）及び図４７（Ｂ）と同様にして説明する。
第３の動作は、トランジスタ１０１を電流源の一部として用いて、発光素子１０６に電流を出力する動作である。具体的にはｎｏｄｅＡは任意であるが、例えばＶｓｉｇ、ｎｏｄｅＤをＶｃａｔ、ｎｏｄｅＧをＶＤＤ、ｎｏｄｅＨは任意であるが、例えばＶｉｎｉｔにする。そしてスイッチ１０４及びスイッチ１０５を導通状態にし、スイッチ１０２、スイッチ１０２ｐ及びスイッチ１０３を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＣがＶｅｌ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ＋Ｖｅｌ）、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となる。
図４７（Ｃ）に示す第３の動作が実施の形態７の図３１（Ｃ）と異なる点は、スイッチ１０２ｐを非導通状態にする点である。従って第３の動作については、本実施の形態の構成と図３１（Ｃ）の構成とは同じである。従って第３の動作により、トランジスタ１０１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、トランジスタ１０１のしきい値電圧を含む値に設定することができる。従って、本実施の構成により、発光素子に供給する電流量への、トランジスタのしきい値電圧のばらつきの影響を低減することができる。
なお、本実施の形態の回路構成を図４４で示したが、本発明の一態様はこれに限定されない。図４７（Ａ）乃至（Ｃ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することが出来る。
例えば、具体的にはスイッチ１０２、スイッチ１０２ｐ、スイッチ１０３、スイッチ１０４及びスイッチ１０５は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図４７（Ａ）での第１の動作でいえば、図４８（Ａ）に示すような接続関係であればよい。また上記図４７（Ｂ）での第２の動作でいえば、図４８（Ｂ）に示すような接続関係であればよい。また上記図４７（Ｃ）での第３の動作でいえば、図４８（Ｃ）に示すような接続関係であればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
以上説明したように、本実施の形態で示す回路構成では、配線１０８ｐを追加し、配線１０８ｐよりスイッチ１０２ｐを介してＶｉｎｉｔによる初期化を行うことができる。従って各ノードの電位を初期化する動作を長い時間を使って行うことができる。または、配線１０８を用いてＶｉｎｉｔによる初期化を行わなくてもよいため、その分だけ、第２の動作を行う期間を長くすることが出来る。また本実施の形態で示す回路構成では、第３の動作においてトランジスタ１０１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｉｎｉｔ＋Ｖｘ）となり、トランジスタ１０１のしきい値電圧を含む値に設定することができる。従って、本実施の構成により、発光素子に供給する電流量への、トランジスタのしきい値電圧のばらつきの影響を低減することができる。
なお図４４及び図４５の回路構成の場合、列方向に隣接する画素間で配線を共有して動作させる構成とすることも可能である。具体的には図８５に図示するように、図４４及び図４５の構成を持つｎ行目の画素１００＿ｎと、（ｎ＋１）行目の画素１００＿ｎ＋１に注目すると、一つの配線をｎ行目の配線１３３と（ｎ＋１）行目の配線１３１ｐとに分岐させる構成とすることができる。当該構成とすることにより、画素領域での配線が占める面積を削減することができる。
なお画素領域の外で、図８５で説明した配線を共通の配線とすることも可能である。具体的には、図８６に示すように、走査線駆動回路２０２Ｄの配線を画素領域に延設する前に分岐させておき、分岐した配線が画素１００＿ｎの配線１３３＿ｎ及び画素１００＿ｎ＋１の配線１３１ｐ＿ｎ＋１として機能する構成とすることもできる。当該構成とすることで、走査線駆動回路２０２Ｄの出力端子の数を削減することができる。
なお、図３３（Ｃ）、図３４（Ｃ）、図４２（Ａ）、図４２（Ｂ）と同様に、図４４、図４５の回路を用いて、移動度を補正する動作を行うことは可能である。
なお、図４４などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図４４などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、または／および、ｎｏｄｅＧにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。従って、例えば、ｎｏｄｅＣにおいて、直接的に接続されているトランジスタはトランジスタ１０４Ｔのみであり、他のトランジスタはｎｏｄｅＣと直接的に接続されていない、というような構成にすることが可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態１０）
上記実施の形態７乃至実施の形態９で説明した構成では、発光素子１０６の寄生容量を利用することを前提にして、各回路構成の動作を説明したが、別の構成とすることも可能である。本実施の形態では、上記実施の形態の回路構成における発光素子１０６に電気的に並列に接続した容量素子を追加した構成について示す。
図４９には画素１００Ｃを示しており、図２８（Ａ）とは異なり、画素１００Ｃに接続される発光素子１０６に電気的に並列に接続した容量素子１０７Ｃを追加した構成である。なお、容量素子１０７Ｃは、図８７に示すように、配線１１０と接続させることも可能である。または、容量素子１０７Ｃは、他の配線に接続させることも可能である。また図５０には画素１００ｈＣを示しており、図４３とは異なり、画素１００ｈＣに接続される発光素子１０６に電気的に並列に接続した容量素子１０７Ｃを追加した構成である。なお、容量素子１０７Ｃは、図８８または図８９に示すように、配線１１０Ａ、または、配線１１０Ｂと接続させることも可能である。また図５１には画素１００ｐＣを示しており、図４４とは異なり、画素１００ｈＣに接続される発光素子１０６に電気的に並列に接続した容量素子１０７Ｃを追加した構成である。なお、容量素子１０７Ｃは、図９０に示すように、配線１０８ｐと接続させることも可能である。
図４９乃至図５１に示すように発光素子１０６に電気的に容量素子１０７Ｃを追加する構成とすることにより、上記実施の形態で説明した初期化の動作及びしきい値電圧の取得の動作時において、ｎｏｄｅＣの電荷の変動、またはＶｘを小さくすることができる。Ｖｘを小さくできると、半導体装置は、発光素子１０６に供給する電流量をより正確にすることができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態１１）
本実施の形態においては実施の形態７乃至実施の形態１０で述べた画素の回路構成とは別の構成について説明する。
図５２には、図２９（Ｂ）の画素１００と同じ回路構成を有する画素１００ｈｍを示す。図５２に示す画素１００ｈｍが図２９（Ｂ）に示す画素１００と異なる点は、配線１０９ｍが接続されている点にある。配線１０９ｍにはＶｕｐとＶｃａｔとを切り替えて供給される。なお、図２９（Ｂ）の構成と共通するところは共通の符号を用いてその説明を省略する。
Ｖｕｐは、Ｖｃａｔよりも高い電位である。Ｖｕｐを高い電位とすることにより、Ｖｉｎｉｔを低くしすぎることを防止することが出来る。
ここで、画素１００ｈｍを有する表示装置についてブロック図である図５３を用いて説明する。
表示装置は、信号線駆動回路２０１、走査線駆動回路２０２Ａ、走査線駆動回路２０２Ｂ、走査線駆動回路２０２Ｃ、走査線駆動回路２０２Ｄ、画素領域２０３、カソード線駆動回路２０６を有し、画素領域２０３には、信号線駆動回路２０１から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｎと、走査線駆動回路２０２Ａから行方向に伸張して配置された複数の走査線Ｇａ１〜Ｇａｍと、走査線駆動回路２０２Ｂから行方向に伸張して配置された複数の走査線Ｇｂ１〜Ｇｂｍと、走査線駆動回路２０２Ｃから行方向に伸張して配置された複数の走査線Ｇｃ１〜Ｇｃｍと、走査線駆動回路２０２Ｄから行方向に伸張して配置された複数の走査線Ｇｄ１〜Ｇｄｍと、カソード線駆動回路２０６から行方向に伸張して配置された複数のカソード線Ｃ１〜Ｃｍと、信号線Ｓ１〜Ｓｎと走査線Ｇａ１〜Ｇａｍ、Ｇｂ１〜Ｇｂｍ、Ｇｃ１〜Ｇｃｍ、及びＧｄ１〜Ｇｄｍとに対応してマトリクスに配置された複数の画素１００ｈｍと、を有する。また、信号線Ｓ１〜Ｓｎと平行に電源線Ｐ１〜Ｐｎを有している。そして、各画素１００は、それぞれ、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）、走査線Ｇａｉ（走査線Ｇａ１〜Ｇａｍのうちいずれか一）、走査線Ｇｂｉ（走査線Ｇｂ１〜Ｇｂｍのうちいずれか一）、走査線Ｇｃｉ（走査線Ｇｃ１〜Ｇｃｍのうちいずれか一）、走査線Ｇｄｉ（走査線Ｇｄ１〜Ｇｄｍのうちいずれか一）、カソード線Ｃｉ（カソード線Ｃ１〜Ｃｍのうちいずれか一）、及び電源線Ｐｊ（電源線Ｐ１〜Ｐｎのうちいずれか一）と接続されている。
なお、走査線Ｇａｉは図５２の配線１３１に相当する。走査線Ｇｂｊは図５２の配線１３２に相当する。走査線Ｇｃｊは図５２の配線１３３に相当する。走査線Ｇｄｊは図５２の配線１３４に相当する。信号線Ｓｊは図５２の配線１０８に相当する。電源線Ｐｊは図５２の配線１１０に相当する。カソード線Ｃｉは図５２の配線１０９に相当する。
走査線駆動回路２０２Ａ乃至２０２Ｄから出力される信号により各走査線を選択する。そして、選択された走査線に接続されている画素１００ｈｍの各ノードの電位の初期化（第１の動作）を行う。そして、初期化を終えた画素１００ｈｍにビデオ信号を書き込み、トランジスタのしきい値電圧を取得する（第２の動作）。ビデオ信号の書き込みによるトランジスタのしきい値電圧の取得を終えると発光動作に移り、その画素へ書き込まれたビデオ信号にしたがって発光する（第３の動作）。こうして、次々と画素１００ｈｍの初期化、しきい値電圧の取得、及び発光動作を行う。
次いで図５２に示す画素１００ｈｍの動作について説明する。図５２に示す画素１００ｈｍの動作は、主に第１の動作、第２の動作、第３の動作に分けることができる。
なお、図５２に示す回路構成の動作は、図２９（Ｂ）と同様にして、各素子の間のノード（節点）の電位及び各配線の電位を説明するための符号を付して説明する。また図５２に示す回路構成の動作は、図２９（Ｂ）と同様にして、Ｖｇｓ、Ｖｃを付して説明する。
図５４（Ａ）に示す第１の動作は、ｎｏｄｅＤの電位をＶｕｐとする点を除き、図３１（Ａ）で説明した第１の動作と同じであり、同じ箇所に関する説明を省略する。ｎｏｄｅＤの電位をＶｕｐとすることで、第１の動作時における発光素子１０６に流れる電流をより確実に低減することができる。または、Ｖｉｎｉｔを低くしすぎなくても、正常に動作しやすくなる。そのため、他の電位についても、振幅を小さくすることができ、消費電力を低減することが出来る。
なおＶｕｐはＶｉｎｉｔおよびＶｓｉｇより大きい電位である。または、ＶｕｐはＶｉｎｉｔと概ね等しい電位である。但し発光素子１０６を絶縁破壊しない程度の電位に設定しておくことが好ましい。
また図５４（Ｂ）に示す第２の動作は、ｎｏｄｅＤの電位をＶｕｐとする点を除き、図３１（Ｂ）で説明した第２の動作と同じであり、同じ箇所に関する説明を省略する。ｎｏｄｅＤの電位をＶｕｐとすることで、第２の動作時における発光素子１０６に流れる電流をより確実に低減することができる。
また図５４（Ｃ）に示す第３の動作は、図３１（Ｃ）で説明した第３の動作と同じであり、説明を省略する。なお図５４（Ａ）及び図５４（Ｂ）で説明した第１の動作及び第２の動作とは異なり、ｎｏｄｅＤの電位をＶｃａｔとし発光素子１０６に電流が流れるようにしている。
上記説明した図５４（Ａ）乃至（Ｃ）の構成とすることにより、トランジスタ１０１が半導体装置を電流源として機能させる設定動作を完了させたときのみ、誤動作なく電流を流すようにすることができる。
なお、図３３（Ｃ）、図３４（Ｃ）、図４２（Ａ）、図４２（Ｂ）と同様に、図５２の回路を用いて、移動度を補正する動作を行うことは可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態１２）
本実施の形態では、上記実施の形態７の図２８（Ａ）で説明した表示装置の画素の回路構成に対応する上面図及び断面図の構成について説明する。
図５５に示す上面図では、上記実施の形態７の図２８（Ａ）で説明した構成を表したものである。なお図５５に示す上面図では、各トランジスタを逆スタガ型のトランジスタとして示したものである。
図５５に示す表示装置に適用しうる画素の上面図では、図２８（Ａ）に対応する構成として、トランジスタ１０１、スイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、発光素子１０６（一方の電極のみ図示）、容量素子１０７、配線１０８、配線１１０、配線１３１、配線１３２、配線１３３、及び配線１３４、を示している。
図５５に示す各構成は、導電層８５１、半導体層８５２、導電層８５３、導電層８５４、導電層８５５、コンタクトホール８５６、コンタクトホール８５７及びコンタクトホール８５８によって構成される。なお各層にある絶縁層は、ここでは図示していない。
導電層８５１は、ゲート電極、または走査線として機能する領域を有する。なお導電層８５１はトランジスタ等の各素子を形成する基板上に設けられる。なお基板と導電層８５１との間に下地となる絶縁層を設ける構成としてもよい。
なお基板に使用することができる基板に大きな制限はないが、ガラス基板を用いることが好ましい。なお下地となる絶縁層は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、または酸化窒化シリコン層から選ばれた一又は複数の層による単層または積層構造により形成することができる。
基板の例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、またはアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
導電層８５１の材料は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。
半導体層８５２は、トランジスタの半導体層として機能する領域を有する。
半導体層８５２は、非晶質（アモルファス）シリコンを含んでいてもよい。半導体層８５２は、多結晶シリコンを含んでいてもよい。または、半導体層８５２は、有機半導体、酸化物半導体などを含んでいてもよい。
導電層８５３は、配線、トランジスタのソースまたはドレインとして機能する領域を有する。
導電層８５３としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。
また、導電層８５３としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
導電層８５４は、配線として機能する領域を有する。なお導電層８５４は、後に形成する透明導電層に接する絶縁層の平坦性を高めるための設ける構成であり、なくすことも可能である。
導電層８５５は、発光素子の一方の電極として機能する領域を有する。導電層８５５は、発光素子が発する光を対向基板側より取り出す場合には光を反射する機能を有し、発光素子が発する光を素子基板側より取り出す場合には光を透過する機能を有する。
コンタクトホール８５６は、導電層８５１と導電層８５３とを接続する機能を有する。導電層８５１と導電層８５３との間にはゲート絶縁層として機能する絶縁層を有する。ゲート絶縁層として機能する絶縁層は、プラズマＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、または酸化ハフニウム層を単層でまたは積層して形成することができる。
コンタクトホール８５７は、導電層８５３と導電層８５４とを接続する機能を有する。導電層８５３と導電層８５４との間にはパッシベーション層として機能する絶縁層を有する。パッシベーション層は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
コンタクトホール８５８は、導電層８５４と導電層８５５とを接続する機能を有する。導電層８５４と導電層８５５との間には表面の平坦性を付与する絶縁層を有する。表面の平坦性を付与する絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。
次に図５５で説明した上面図におけるスイッチ１０５として機能するトランジスタ（図５５中、２点鎖線Ａ−Ａ’間）と容量素子１０７（図５５中、２点鎖線Ｂ−Ｂ’間）の断面図の構成について図９１（Ａ）、（Ｂ）を用いて説明する。
図９１（Ａ）に示すスイッチ１０５として機能するトランジスタは、一例として、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。なおトランジスタの構造は特に限定されず、例えばトップゲート構造、またはボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
図９１（Ａ）に示すスイッチ１０５として機能するトランジスタは、基板４００上に、ゲートとなる導電層８５１、ゲート絶縁層として機能する絶縁層４０１、半導体層８５２、ソース及びドレインとなる導電層８５３を含む。また、スイッチ１０５として機能するトランジスタを覆い、パッシベーション層として絶縁層４０２が設けられている。また絶縁層４０２上に、表面の平坦性を付与する絶縁層４０３が設けられている。
また図９１（Ｂ）に示す容量素子１０７は、基板４００上に、一方の電極となる導電層８５１、絶縁層４０１、半導体層８５２、他方の電極となる導電層８５３を含む。また、容量素子１０７を覆い、パッシベーション層として絶縁層４０２が設けられている。また絶縁層４０２上に、表面の平坦性を付与する絶縁層４０３が設けられている。
なお図５５に示す表示装置に適用しうる画素の上面図は、当該上面図に限定されず、他の構成とすることも可能である。
一例としては、図２８（Ａ）で説明した画素の上面図としては、図５６に示す上面図のようにすることができる。図５６が図５５と異なる点として、画素を構成するトランジスタのチャネルを挟むように設けられるソースとドレインとの方向を揃えて設けられる点にある。当該構成とすることにより、画素を構成するトランジスタ間の特性のばらつきを低減することができる。
また別の上面図の構成として、図５７に示す上面図のようにすることができる。図５７が図５５と異なる点として、半導体装置を電流源として機能させることができるトランジスタ１０１のトランジスタサイズをスイッチとして機能するトランジスタのトランジスタサイズより大きくする点にある。当該構成とすることにより、半導体装置を電流源として機能させることができるトランジスタ１０１が流すことのできる電流量を増やすことができる。
また別の上面図の構成として、図５８に示す上面図のようにすることができる。図５８が図５５と異なる点として、半導体装置を電流源として機能させることができるトランジスタ１０１の一方の端子となる電極を環囲するように、他方の端子となる電極の形状をＵ字状にする点にある。当該構成とすることにより、半導体装置を電流源として機能させることができるトランジスタ１０１が流すことのできる電流量を増やすことができる。
また別の上面図の構成として、図５９に示す上面図のようにすることができる。図５９が図５５と異なる点として、半導体装置を電流源として機能させることができるトランジスタ１０１の他方の端子となる電極を環囲するように、一方の端子となる電極の形状をＵ字状にする点にある。当該構成とすることにより、半導体装置を電流源として機能させることができるトランジスタ１０１が流すことのできる電流量を増やすことができ、且つトランジスタ１０１のゲートの電位を容量結合により上昇させる際の寄生容量を大きくすることができる。
また別の上面図の構成として、図６０に示す上面図のようにすることができる。図６０が図５５と異なる点として、画素を構成するトランジスタのゲート電極をチャネル形成領域を覆うように設ける点にある。当該構成とすることにより、チャネル形成領域への光の入射を低減することができ、トランジスタ特性の光劣化を低減することができる。
なお、上述の図２８（Ａ）で説明した画素が、それぞれ異なる色を発光する発光素子を含み、当該画素を並置した場合において、各色で半導体装置を電流源として機能させることができるトランジスタ１０１の大きさを異ならせる構成としてもよい。各色で半導体装置を電流源として機能させることができるトランジスタ１０１の大きさを異ならせた構成の上面図を図６１に示す。図６１において、トランジスタ１０１Ｒは、赤色の発光を行う発光素子を有する画素における、半導体装置を電流源として機能させることができるトランジスタである。また図６１において、トランジスタ１０１Ｇは、緑色の発光を行う発光素子を有する画素における、半導体装置を電流源として機能させることができるトランジスタである。また図６１において、トランジスタ１０１Ｂは、青色の発光を行う発光素子を有する画素における、半導体装置を電流源として機能させることができるトランジスタである。当該構成とすることにより、各色の発光素子に適切な量の電流を供給することができる。
なお、上述の図２８（Ａ）で説明したように、異なる色を発光する発光素子を含む画素を並置した場合において、各色で電源線として機能する配線１１０の太さを異ならせる構成としてもよい。各色で電源線として機能する配線１１０の大きさを異ならせた構成の上面図を図６２に示す。図６２において、配線１１０Ｒは、赤色の発光を行う発光素子に電流を供給するための配線に対応する。また図６２において、配線１１０Ｇは、緑色の発光を行う発光素子に電流を供給するための配線に対応する。また図６２において、配線１１０Ｂは、青色の発光を行う発光素子に電流を供給するための配線に対応する。当該構成とすることにより、各色の発光素子に適切な量の電流を供給することができる。
なお上述した上面図では、各トランジスタを逆スタガ型のトランジスタとして示したが、トップゲート型のトランジスタとしてもよい。画素を構成する各トランジスタをトップゲート型とした場合の上面図について図６３に示す。なおトップゲート型のトランジスタとする場合に図５５に示した上面図と比較して、コンタクトホール８５９が増える構成となる。
コンタクトホール８５９は、半導体層８５２と導電層８５３とを接続する機能を有する。
なお図６３に示すように画素を構成するトランジスタをトップゲート型とした場合、半導体層を非晶質シリコンまたは多結晶シリコンとする構成とすることが好ましい。当該構成とすることにより半導体層にリンまたはボロン等の不純物元素を導入して導電性を高めることで半導体層をトランジスタ間の配線として用いることができる。
ここで図６３で説明した上面図におけるスイッチ１０５として機能するトランジスタ（図６３中、２点鎖線Ａ−Ａ’間）と容量素子１０７（図６３中、２点鎖線Ｂ−Ｂ’間）の断面図の構成について図９２（Ａ）、（Ｂ）を用いて説明する。
図９２（Ａ）に示すスイッチ１０５として機能するトランジスタは、一例として、トップゲート構造のトランジスタの一つである。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
図９２（Ａ）に示すスイッチ１０５として機能するトランジスタは、基板４１０上に、不純物が導入され導電性が向上された不純物領域８５２＿ｎを有する半導体層８５２、ゲート絶縁層として機能する絶縁層４１１、ゲートとなる導電層８５１、層間絶縁層として機能する絶縁層４１２、ソース及びドレインとなる導電層８５３を含む。また、絶縁層４１２及び導電層８５３を覆い、表面の平坦性を付与する絶縁層４１３が設けられている。
また図９２（Ｂ）に示す容量素子１０７は、基板４１０上に、一方の電極となる、不純物が導入され導電性が向上された不純物領域８５２＿ｎを有する半導体層８５２、絶縁層４１１、他方の電極となる導電層８５１を含む。また、絶縁層４１１及び絶縁層４１２に設けられたコンタクトホールを介して半導体層８５２に接続される導電層８５３が設けられている。また、絶縁層４１２及び導電層８５３を覆い、表面の平坦性を付与する絶縁層４１３が設けられている。
図６４に半導体層を非晶質シリコンまたは多結晶シリコンとし、半導体層にリンまたはボロン等の不純物元素を導入して導電性を高めることでトランジスタ間の配線として利用する上面図の構成について示す。なお図６４においては、不純物元素を導入して導電性を高めた導電層を半導体層８６０で表している。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態１３）
上記実施の形態では表示装置の画素を構成する各トランジスタをｎチャネル型のトランジスタを用いるとして説明をしている。これに対して本実施の形態では、表示装置の画素の回路構成にｐチャネル型のトランジスタを用いる際の回路構成について述べる。
図２８（Ａ）において画素１００のトランジスタ１０１はｎチャネル型トランジスタとして説明したが、図６５に示すように、画素のトランジスタはｐチャネル型トランジスタとすることもできる（画素５００のｐチャネル型トランジスタ５０１）。
図２８（Ａ）と図６５を比較すると分かるように、流れる電流の向きが発光素子１０６と逆方向となるように発光素子を接続する。具体的には図６５の発光素子５０６のように接続すればよい。
また図２８（Ａ）では配線１０９にＶｃａｔ、及び配線１１０にＶＤＤを供給しているが、図６５ではそれらの電位を入れ替える構成とすればよい。具体的には図６５では配線１０９に供給するＶＤＤ、及び配線１１０に供給するＶｃａｔとすればよい。そして、画素内の各ノードの電位を初期化するためのＶｉｎｉｔをＶＤＤ及びＶｃａｔより高い電位とすればよい。
このように、半導体装置を電流源として機能させることができるトランジスタにｐチャネル型トランジスタを適用することができる。
なお図２８（Ａ）において画素１００を構成する各スイッチをｐチャネル型トランジスタで構成することも可能である。具体的には図６６に示すように、各スイッチとしてｐチャネル型トランジスタであるトランジスタ５０２Ｔ、トランジスタ５０３Ｔ、トランジスタ５０４Ｔ、トランジスタ５０５Ｔを用いればよく、導通状態及び非導通状態を切り替えて画素を制御すればよい。なお配線１３１乃至配線１３４に供給する導通状態及び非導通状態を切り替える信号は、図３１（Ａ）乃至（Ｃ）と同じ動作となるよう適宜動作させればよい。
なお図２８（Ａ）において、画素１００を構成する各スイッチの導電型をｎチャネル型トランジスタで構成し、半導体装置を電流源として機能させることができるトランジスタのみｐチャネル型トランジスタとすることも可能である。具体的には図６７に示すように、各スイッチとしてｎチャネル型トランジスタ、半導体装置を電流源として機能させることができるトランジスタとしてｐチャネル型トランジスタを用いて構成すればよい。
なお図６６及び図６７で説明した画素を構成する各スイッチの導電型は同じであるが、異ならせるように設ける構成とすることも可能である。具体的には、図６８に示すように、画素５００を構成するスイッチをｐチャネル型トランジスタであるトランジスタ５０２Ｔ、ｎチャネル型トランジスタであるトランジスタ１０３Ｔ、ｎチャネル型トランジスタであるトランジスタ１０４Ｔ、ｐチャネル型トランジスタであるトランジスタ５０５Ｔとすることも可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態１４）
上記実施の形態では表示装置の画素を構成する各トランジスタを、主にｎチャネル型のトランジスタであるとして説明をしている。特に本実施の形態では、表示装置の画素の回路構成に酸化物半導体層にチャネル形成領域が形成されるトランジスタを用いる場合について述べる。
図２８（Ａ）において画素１００のトランジスタ１０１は単にｎチャネル型トランジスタとして説明したが、図６９に示す画素６００のように、酸化物半導体層にチャネル形成領域が形成されるトランジスタ６０１とすることもできる。なお図面において、図６９におけるトランジスタ６０１のように、酸化物半導体層にチャネル形成領域が形成されるトランジスタには、ＯＳの符号を付している。
図６９の構成では、トランジスタ６０１として、酸化物半導体層にチャネル形成領域が形成されるトランジスタを用いるため、トランジスタのオフ電流を低減することできる。従って誤動作の少ない画素の回路構成とすることができる。
なお画素６００を構成する各スイッチを酸化物半導体層にチャネル形成領域が形成されるトランジスタで構成することも可能である。具体的には図７０に示すように、各スイッチとして酸化物半導体層にチャネル形成領域が形成されるトランジスタ６０２乃至トランジスタ６０５で構成すればよい。
なお本明細書で説明するオフ電流とは、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
次いでチャネル形成領域が形成される酸化物半導体層の材料について以下に説明する。前述したように本実施の形態の構成では、一例として、酸化物半導体でなる層（酸化物半導体層）を含んでいてもよい。
酸化物半導体としては、例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。また例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体は、ＩＧＺＯと呼ぶことができる。
また、酸化物半導体層は、酸化物半導体膜を用いて形成することができる。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲットの組成比は、原子数比でＩｎ：Ｓｎ：Ｚｎが、１：２：２、２：１：３、１：１：１、または２０：４５：３５などを用いる。
また、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、ターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲットの組成比は、原子数比で、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２とすることができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウム（Ｎａ）のようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
なお、酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体層は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図７１乃至図７４を用いて詳細に説明する。なお、特に断りがない限り、図７１乃至図７４は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図７１において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図７１（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図７１（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図７１（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図７１（Ａ）に示す小グループは電荷が０である。
図７１（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図７１（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図７１（Ｂ）に示す構造をとりうる。図７１（Ｂ）に示す小グループは電荷が０である。
図７１（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図７１（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図７１（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図７１（Ｃ）に示す小グループは電荷が０である。
図７１（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図７１（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図７１（Ｄ）に示す小グループは電荷が＋１となる。
図７１（Ｅ）に、２個のＺｎを含む小グループを示す。図７１（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図７１（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図７２（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図７２（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図７２（Ｃ）は、図７２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図７２（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図７２（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図７２（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図７２（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図７１（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図７２（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系の材料などを用いた場合も同様である。
例えば、図７３（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図７３（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図７３（Ｂ）に３つの中グループで構成される大グループを示す。なお、図７３（Ｃ）は、図７３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図７３（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
具体的には、図７３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図７４（Ａ）に示す結晶構造を取りうる。なお、図７４（Ａ）に示す結晶構造において、図７１（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図７４（Ｂ）に示す結晶構造を取りうる。なお、図７４（Ｂ）に示す結晶構造において、図７１（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
ＣＡＡＣ−ＯＳ膜は、スパッタリング法によって作製することができる。ターゲット材料は上述のとおりの材料を用いることができる。スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタリング法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣ−ＯＳ膜の結晶化が促進されるからである。
また、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、ＣＡＡＣ−ＯＳ膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣ−ＯＳ膜の結晶化が促進されるからである。
また、ＣＡＡＣ−ＯＳ膜に対して、窒素雰囲気中または真空中において熱処理を行った後には、酸素雰囲気中または酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
また、ＣＡＡＣ−ＯＳ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣ−ＯＳ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣ−ＯＳ膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣ−ＯＳ膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
なお、スパッタリング等で成膜された酸化物半導体膜中には、不純物としての水分または水素（水酸基を含む）が含まれていることがある。本発明の一態様では、酸化物半導体膜（または、酸化物半導体膜によって形成された酸化物半導体層）中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜（酸化物半導体層）に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜（酸化物半導体層）に加熱処理を施す。
酸化物半導体膜（酸化物半導体層）に加熱処理を施すことで、酸化物半導体膜（酸化物半導体層）中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
こうして酸化物半導体膜（酸化物半導体層）中の水分または水素を脱離させた後、酸素を添加する。こうして、酸化物半導体膜（酸化物半導体層）中等における酸素欠陥を低減し、酸化物半導体膜（酸化物半導体層）をｉ型化またはｉ型に限りなく近くすることができる。
酸素の添加は、例えば、酸化物半導体膜（酸化物半導体層）に接して化学量論的組成比より酸素が多い領域を有する絶縁膜を形成し、その後加熱することによって行うことができる。こうして、絶縁膜中の過剰な酸素を酸化物半導体膜（酸化物半導体層）に供給することができる。こうして、酸化物半導体膜（酸化物半導体層）を酸素を過剰に含む状態とすることができる。過剰に含まれる酸素は、例えば、酸化物半導体膜（酸化物半導体層）を構成する結晶の格子間に存在する。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体膜（酸化物半導体層）に接する絶縁膜のうち、上層に位置する絶縁膜または下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体膜（酸化物半導体層）に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜（酸化物半導体層）を挟む構成とすることで、上記効果をより高めることができる。
ここで、化学量論的組成比より酸素が多い領域を有する絶縁膜は、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。なお、当該絶縁膜は、水分や、水素などの不純物を極力含まないことが望ましい。絶縁膜に水素が含まれると、その水素が酸化物半導体膜（酸化物半導体層）へ侵入し、または水素が酸化物半導体膜（酸化物半導体層）中の酸素を引き抜き、酸化物半導体膜が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。また、絶縁膜には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜（酸化物半導体層）に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、酸化物半導体膜（酸化物半導体層）と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜（酸化物半導体層）内や他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜（酸化物半導体層）に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜（酸化物半導体層）に接するのを防ぐことができる。
また、酸化物半導体膜（酸化物半導体層）中の水分または水素を脱離させた後の酸素添加は、酸素雰囲気下で酸化物半導体膜（酸化物半導体層）に加熱処理を施すことによっておこなってもよい。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、酸化物半導体膜（酸化物半導体層）中の水分または水素を脱離させた後の酸素添加は、イオン注入法またはイオンドーピング法などを用い行ってもよい。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜（酸化物半導体層）に添加すれば良い。
このように形成した酸化物半導体層をトランジスタ６０１の半導体層として用いることができる。こうして、オフ電流を著しく低減したトランジスタ６０１が得られる。
またはトランジスタ６０１の半導体層は、微結晶シリコンを含んでいてもよい。微結晶シリコンとは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶シリコンは、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは２０ｎｍ以上５０ｎｍ以下、さらに好ましくは２５ｎｍ以上３３ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、粒界が形成される場合もある。
またはトランジスタ６０１の半導体層は、非晶質（アモルファス）シリコンを含んでいてもよい。またはトランジスタ６０１の半導体層は、多結晶シリコンを含んでいてもよい。またはトランジスタ６０１の半導体層は、有機半導体、カーボンナノチューブなどを含んでいてもよい。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態１５）
本実施の形態では、上記実施の形態７乃至実施の形態１４で示した画素構成を有する表示パネルセルの構成について図７５（Ａ）、（Ｂ）を用いて説明する。
なお、図７５（Ａ）は、表示パネルセルを示す上面図、図７５（Ｂ）は図７５（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６を有する。また、封止基板６７０４、シール材６７０５を有し、シール材６７０５で囲まれた内側は、空間６７０７になっている。
なお、配線６７０８は第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ６７０９（フレキシブルプリントサーキット）からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ６７０９と表示パネルセルとの接続部上にはＩＣチップ６７１９（メモリ回路や、バッファ回路などが形成された半導体チップ）がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣ６７０９しか図示されていないが、このＦＰＣ６７０９にはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における表示装置とは、表示パネルセル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとする。
次に、断面構造について図７５（Ｂ）を用いて説明する。基板６７１０上には画素部６７０２とその周辺駆動回路（第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１）が形成されているが、ここでは、信号線駆動回路６７０１と、画素部６７０２が示されている。
なお、信号線駆動回路６７０１はｎチャネル型トランジスタ６７２０やｎチャネル型トランジスタ６７２１のように単極性のトランジスタで構成されている。なお、画素構成には図２８（Ａ）や図４３や図４４の画素構成を適用することにより単極性のトランジスタで画素を構成することができる。よって、周辺駆動回路をｎチャネル型トランジスタで構成すれば単極性表示パネルセルを作製することができる。もちろん、単極性のトランジスタだけでなくｐチャネル型トランジスタも用いてＣＭＯＳ回路を形成しても良い。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルセルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくｐチャネル型トランジスタを組み合わせて用いることができる。
また、画素部６７０２はトランジスタ６７１１と、トランジスタ６７１２とを有している。なお、トランジスタ６７１２のソース電極は第１の電極６７１３（画素電極）と接続されている。また、第１の電極６７１３の端部を覆って絶縁物６７１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁物６７１４の上端部または下端部に曲率を有する曲面が形成されるように絶縁物６７１４を形成する。例えば、絶縁物６７１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物６７１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物６７１４として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。
第１の電極６７１３上には、有機化合物を含む層６７１６、および第２の電極６７１７（対向電極）がそれぞれ形成されている。ここで、陽極として機能する第１の電極６７１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、インジウムスズ酸化物膜、インジウム亜鉛酸化物膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層６７１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層６７１６には、元素周期表第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層６７１６上に形成される、陰極として機能する第２の電極６７１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）を用いればよい。なお、有機化合物を含む層６７１６で生じた光が第２の電極６７１７を透過させる場合には、第２の電極６７１７（陰極）として、膜厚を薄くした金属薄膜と、透明導電層（インジウムスズ酸化物、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
さらにシール材６７０５で封止基板６７０４を基板６７１０と貼り合わせることにより、基板６７１０、封止基板６７０４、およびシール材６７０５で囲まれた空間６７０７に発光素子６７１８が備えられた構造になっている。なお、空間６７０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材６７０５で充填される構成も含むものとする。
なお、シール材６７０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板６７０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、上記実施の形態７乃至実施の形態１４の画素構成を有する表示パネルセルを得ることができる。
次に、図９９を参照して、図７５（Ａ）、（Ｂ）で説明した表示パネルセルを具備する表示モジュールの構成例について説明する。
表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネルセル８００４、ＦＰＣ８００５に接続された表示パネルセル８００６、フレーム８００７、プリント基板８００８を有する。
上部カバー８００１及び下部カバー８００２は、タッチパネルセル８００４及び表示パネルセル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネルセル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネルセル８００６に重畳して用いることができる。また、表示パネルセル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネルセル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
表示パネルセル８００６については、図７５（Ａ）、（Ｂ）の表示パネルセルを用いることができる。すなわち、画素構成には図２８（Ａ）や図４３や図４４の画素構成を適用することにより単極性のトランジスタで画素を構成することができる。また、周辺駆動回路をｎチャネル型トランジスタで構成すれば単極性表示パネルセルを作製することができる。
フレーム８００７は、表示パネルセル８００６の保護機能の他、プリント基板８００８の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００７は、放熱板としての機能を有していてもよい。
プリント基板８００８は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリーによる電源であってもよい。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、または、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態１６）
本実施の形態においては、電子機器の例について説明する。
図７６（Ａ）乃至図７６（Ｈ）、図７７（Ａ）乃至図７７（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、または操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図７６（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図７６（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図７６（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図７６（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図７６（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図７６（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図７６（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図７６（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図７７（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図７７（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図７７（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図７７（Ｄ）は携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
図７６（Ａ）乃至図７６（Ｈ）、図７７（Ａ）乃至図７７（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図７６（Ａ）乃至図７６（Ｈ）、図７７（Ａ）乃至図７７（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。
次に、半導体装置の応用例を説明する。
図７７（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図７７（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
図７７（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示す。表示モジュール５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示モジュール５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図７７（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示モジュール５０２８は、自動車の車体５０２９に取り付けられており、車体の動作または車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
図７７（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図である。図７７（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示モジュール５０３１を設けたときの、使用時の形状について示した図である。表示モジュール５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示モジュール５０３１の視聴が可能になる。表示モジュール５０３１は乗客が操作することで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数または複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
Ｃ１ カソード線
Ｃｉ カソード線
Ｃｊ カソード線
Ｃｍ カソード線
Ｇ１ 走査線
Ｇｍ 走査線
Ｇａ１ 走査線
Ｇａｉ 走査線
Ｇａｍ 走査線
Ｇｂ１ 走査線
Ｇｂｉ 走査線
Ｇｂｊ 走査線
Ｇｂｍ 走査線
Ｇｃ１ 走査線
Ｇｃｉ 走査線
Ｇｃｊ 走査線
Ｇｃｍ 走査線
Ｇｄ１ 走査線
Ｇｄｉ 走査線
Ｇｄｊ 走査線
Ｇｄｍ 走査線
Ｇｅ１ 走査線
Ｇｅｉ 走査線
Ｇｅｊ 走査線
Ｇｅｍ 走査線
Ｐｍ 電源線
Ｐ１ 電源線
Ｐｊ 電源線
Ｐｎ 電源線
Ｓ１ 信号線
Ｓｊ 信号線
Ｓｉ１ 初期化信号線
Ｓｉｊ 初期化信号線
Ｓｉｎ 初期化信号線
Ｓｎ 信号線
１０ 半導体装置
１０＿１ 半導体装置
１０＿３ 半導体装置
１０Ａ 半導体装置
１０Ｂ 半導体装置
１０Ｃ 半導体装置
１０ｃ 半導体装置
１０ｈ 半導体装置
１０ｈｃ 半導体装置
１０ｈｍ 半導体装置
１０ｐ 半導体装置
１０ｐｃ 半導体装置
１１ トランジスタ
１１Ａ トランジスタ
１１Ｂ トランジスタ
１１Ｃ トランジスタ
１１Ｄ トランジスタ
１２ スイッチ
１２ｐ スイッチ
１２Ｔ トランジスタ
１３ スイッチ
１３Ｔ トランジスタ
１４ スイッチ
１４Ｔ トランジスタ
１５ スイッチ
１５Ａ スイッチ
１５Ｂ スイッチ
１５Ｔ トランジスタ
１６ 負荷
１７ 容量素子
１７ｃ 容量素子
１８ 配線
１８ｐ 配線
１９ 配線
２０ 配線
２０Ａ 配線
２０Ｂ 配線
２１ 回路
２１ｈ 回路
２１ｐ 回路
２２ 回路
２２ｍ 回路
２３ 回路
２３Ａ 回路
２３Ｂ 回路
２３ｈ 回路
２４Ａ 回路
２４Ｂ 回路
２４Ｃ 回路
２４Ｄ 回路
２５Ａ 回路
２５Ｂ 回路
２６ 回路
３１ 配線
３１ｐ 配線
３２ 配線
３３ 配線
３４ 配線
３４Ａ 配線
３４Ｂ 配線
４１ 表示装置
４２ 画素領域
４３ ゲート線駆動回路
４４ 信号線駆動回路
４５ シフトレジスタ
４６ ラッチ回路
４７ ラッチ回路
４８ デジタル・アナログ変換回路
４９ リファレンス用電流源回路
５０ リファレンス用電流源回路
６０＿１ スイッチ
６０＿３ スイッチ
１００ 画素
１００＿ｎ 画素
１００Ａ 画素
１００Ｂ 画素
１００Ｃ 画素
１００ｈ 画素
１００ｈｃ 画素
１００ｈＣ 画素
１００ｈｍ 画素
１００ｐ 画素
１００ｐＣ 画素
１０１ トランジスタ
１０１Ａ トランジスタ
１０１Ｂ トランジスタ
１０１Ｃ トランジスタ
１０１Ｄ トランジスタ
１０１Ｇ トランジスタ
１０１Ｒ トランジスタ
１０２ スイッチ
１０２ｐ スイッチ
１０２Ｔ トランジスタ
１０３ スイッチ
１０３Ｔ トランジスタ
１０４ スイッチ
１０４Ｔ トランジスタ
１０５ スイッチ
１０５Ａ スイッチ
１０５Ｂ スイッチ
１０５Ｔ トランジスタ
１０６ 発光素子
１０７ 容量素子
１０７ｃ 容量素子
１０７Ｃ 容量素子
１０８ 配線
１０８ｐ 配線
１０９ 配線
１１０ 配線
１１０Ａ 配線
１１０Ｂ 配線
１１０Ｇ 配線
１１０ｈ 配線
１１０Ｒ 配線
１１３Ａ 回路
１１３Ｂ 回路
１２１ 回路
１２２ 回路
１２３ 回路
１３１ 配線
１３１ｐ 配線
１３１ｐ＿ｎ 配線
１３２ 配線
１３３ 配線
１３３＿ｎ 配線
１３４ 配線
１３５＿ｎ 配線
１３５Ａ 配線
１３５Ｂ 配線
２０１ 信号線駆動回路
２０２Ａ 走査線駆動回路
２０２Ｂ 走査線駆動回路
２０２Ｃ 走査線駆動回路
２０２Ｄ 走査線駆動回路
２０２Ｅ 走査線駆動回路
２０２Ｆ 走査線駆動回路
２０３ 画素領域
２０４ 電源線制御回路
２０５ 初期化信号線駆動回路
２０６ カソード線駆動回路
４００ 基板
４０１ 絶縁層
４０２ 絶縁層
４０３ 絶縁層
４１０ 基板
４１１ 絶縁層
４１２ 絶縁層
４１３ 絶縁層
５００ 画素
５０１ ｐチャネル型トランジスタ
５０２Ｔ トランジスタ
５０３Ｔ トランジスタ
５０４Ｔ トランジスタ
５０５Ｔ トランジスタ
５０６ 発光素子
６００ 画素
６０１ トランジスタ
６０２ トランジスタ
６０５ トランジスタ
８５１ 導電層
８５２ 半導体層
８５２＿ｎ 不純物領域
８５３ 導電層
８５４ 導電層
８５５ 導電層
８５６ コンタクトホール
８５７ コンタクトホール
８５８ コンタクトホール
８５９ コンタクトホール
８６０ 半導体層
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示モジュール
５０２７ ユニットバス
５０２８ 表示モジュール
５０２９ 車体
５０３０ 天井
５０３１ 表示モジュール
５０３２ ヒンジ部
６７０１ 信号線駆動回路
６７０２ 画素部
６７０３ 走査線駆動回路
６７０４ 封止基板
６７０５ シール材
６７０６ 走査線駆動回路
６７０７ 空間
６７０８ 配線
６７０９ ＦＰＣ
６７１０ 基板
６７１１ トランジスタ
６７１２ トランジスタ
６７１３ 電極
６７１４ 絶縁物
６７１６ 層
６７１７ 電極
６７１８ 発光素子
６７１９ ＩＣチップ
６７２０ ｎチャネル型トランジスタ
６７２１ ｎチャネル型トランジスタ
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネルセル
８００５ ＦＰＣ
８００６ 表示パネルセル
８００７ フレーム
８００８ プリント基板

Claims (2)

  1. トランジスタと、容量素子と、第１乃至第５のスイッチと、を有し、
    前記トランジスタのゲートは、前記容量素子の第１の電極と直接接続され、
    前記トランジスタのゲートは、前記第１のスイッチの第１の端子と直接接続され、
    前記トランジスタのソース又はドレインの一方は、前記第２のスイッチの第１の端子と直接接続され、
    前記トランジスタのソース又はドレインの一方は、前記第３のスイッチの第１の端子と直接接続され、
    前記トランジスタのソース又はドレインの他方は、前記第１のスイッチの第２の端子と直接接続され、
    前記トランジスタのソース又はドレインの他方は、前記第４のスイッチの第１の端子と直接接続され、
    前記トランジスタのソース又はドレインの他方は、前記第５のスイッチの第１の端子と直接接続され、
    前記第２のスイッチの第２の端子は、第１の配線と直接接続され、
    前記第３のスイッチの第２の端子は、負荷と直接接続され、
    前記第３のスイッチの第２の端子は、前記容量素子の第２の電極と直接接続され、
    前記第４のスイッチの第２の端子は、第２の配線と直接接続され、
    前記第５のスイッチの第２の端子は、第３の配線と直接接続されることを特徴とする半導体装置。
  2. トランジスタと、容量素子と、第１乃至第５のスイッチと、ＥＬ素子と、を有し、
    前記トランジスタのゲートは、前記容量素子の第１の電極と直接接続され、
    前記トランジスタのゲートは、前記第１のスイッチの第１の端子と直接接続され、
    前記トランジスタのソース又はドレインの一方は、前記第２のスイッチの第１の端子と直接接続され、
    前記トランジスタのソース又はドレインの一方は、前記第３のスイッチの第１の端子と直接接続され、
    前記トランジスタのソース又はドレインの他方は、前記第１のスイッチの第２の端子と直接接続され、
    前記トランジスタのソース又はドレインの他方は、前記第４のスイッチの第１の端子と直接接続され、
    前記トランジスタのソース又はドレインの他方は、前記第５のスイッチの第１の端子と直接接続され、
    前記第２のスイッチの第２の端子は、第１の配線と直接接続され、
    前記第３のスイッチの第２の端子は、前記ＥＬ素子と直接接続され、
    前記第３のスイッチの第２の端子は、前記容量素子の第２の電極と直接接続され、
    前記第４のスイッチの第２の端子は、第２の配線と直接接続され、
    前記第５のスイッチの第２の端子は、第３の配線と直接接続されることを特徴とする表示装置。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878589B2 (en) * 2011-06-30 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8710505B2 (en) 2011-08-05 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101962097B1 (ko) 2011-10-18 2019-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US12176356B2 (en) 2011-10-18 2024-12-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and light-emitting element
US10043794B2 (en) 2012-03-22 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9245935B2 (en) * 2013-04-02 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
KR102022519B1 (ko) * 2013-05-13 2019-09-19 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
US10483293B2 (en) 2014-02-27 2019-11-19 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device, and module and electronic appliance including the same
WO2016139549A1 (ja) 2015-03-03 2016-09-09 株式会社半導体エネルギー研究所 表示装置および電子機器
KR102412672B1 (ko) * 2015-12-30 2022-06-24 삼성디스플레이 주식회사 화소 회로 및 이를 포함하는 유기 발광 표시 장치
KR102522534B1 (ko) * 2016-07-29 2023-04-18 엘지디스플레이 주식회사 유기발광 표시장치와 그 구동방법
JP7311239B2 (ja) * 2016-08-05 2023-07-19 天馬微電子有限公司 表示装置
KR102312349B1 (ko) * 2017-06-30 2021-10-13 엘지디스플레이 주식회사 유기발광다이오드 표시장치
JP7330961B2 (ja) * 2018-06-15 2023-08-22 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US11515873B2 (en) 2018-06-29 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR20210107645A (ko) 2018-12-26 2021-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN109545142B (zh) * 2018-12-28 2020-10-20 上海天马微电子有限公司 像素驱动电路、方法、显示面板和显示装置
US10854306B1 (en) 2019-09-19 2020-12-01 Analog Devices, Inc. Common-gate comparator and fuse reader
KR20230050317A (ko) 2020-08-12 2023-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 그 동작 방법, 및 전자 기기
KR102820506B1 (ko) * 2021-04-29 2025-06-17 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
CN113505645B (zh) * 2021-06-09 2022-07-19 上海闻泰信息技术有限公司 一种选通电路和光学传感器电路
TWI872759B (zh) * 2022-11-04 2025-02-11 大陸商廣州印芯半導體技術有限公司 具有屏內感測功能的顯示裝置

Family Cites Families (156)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5432477A (en) * 1992-07-31 1995-07-11 Sony Corporation Wide frequency range amplifier apparatus
US5550066A (en) 1994-12-14 1996-08-27 Eastman Kodak Company Method of fabricating a TFT-EL pixel
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JPH0981053A (ja) 1995-09-07 1997-03-28 Casio Comput Co Ltd 電界発光素子及びその駆動方法
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5872473A (en) * 1997-03-31 1999-02-16 Cypress Semiconductor Corp. Low speed driver for use with the universal serial bus
KR20050084509A (ko) 1997-04-23 2005-08-26 사르노프 코포레이션 능동 매트릭스 발광 다이오드 화소 구조물 및 이를동작시키는 방법
US6229506B1 (en) 1997-04-23 2001-05-08 Sarnoff Corporation Active matrix light emitting diode pixel structure and concomitant method
US5949259A (en) * 1997-11-19 1999-09-07 Atmel Corporation Zero-delay slew-rate controlled output buffer
JP3629939B2 (ja) 1998-03-18 2005-03-16 セイコーエプソン株式会社 トランジスタ回路、表示パネル及び電子機器
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6048573A (en) 1998-11-13 2000-04-11 Eastman Kodak Company Method of making an organic light-emitting device
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4229513B2 (ja) 1999-03-10 2009-02-25 三洋電機株式会社 アクティブ型ｅｌ表示装置
JP4092857B2 (ja) 1999-06-17 2008-05-28 ソニー株式会社 画像表示装置
US6859193B1 (en) 1999-07-14 2005-02-22 Sony Corporation Current drive circuit and display device using the same, pixel circuit, and drive method
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001292041A (ja) * 2000-04-07 2001-10-19 Fujitsu Ltd オペアンプおよびそのオフセットキャンセル回路
US7106125B1 (en) * 2000-08-31 2006-09-12 Ati International, Srl Method and apparatus to optimize receiving signal reflection
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3736399B2 (ja) 2000-09-20 2006-01-18 セイコーエプソン株式会社 アクティブマトリクス型表示装置の駆動回路及び電子機器及び電気光学装置の駆動方法及び電気光学装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
KR100370286B1 (ko) 2000-12-29 2003-01-29 삼성에스디아이 주식회사 전압구동 유기발광소자의 픽셀회로
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
TW550878B (en) 2001-04-06 2003-09-01 Delta Electronics Inc Zero-voltage zero-current switching power factor correction converter
JP4785271B2 (ja) * 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
SG120075A1 (en) 2001-09-21 2006-03-28 Semiconductor Energy Lab Semiconductor device
JP4451477B2 (ja) * 2001-09-21 2010-04-14 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP3773829B2 (ja) * 2001-10-18 2006-05-10 Ｎｅｃエレクトロニクス株式会社 チャタリング除去回路
US7365713B2 (en) 2001-10-24 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US7456810B2 (en) 2001-10-26 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and driving method thereof
JP4498669B2 (ja) 2001-10-30 2010-07-07 株式会社半導体エネルギー研究所 半導体装置、表示装置、及びそれらを具備する電子機器
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
KR100940342B1 (ko) 2001-11-13 2010-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 구동방법
JP2003195810A (ja) 2001-12-28 2003-07-09 Casio Comput Co Ltd 駆動回路、駆動装置及び光学要素の駆動方法
TWI277290B (en) 2002-01-17 2007-03-21 Semiconductor Energy Lab Electric circuit
EP2348502B1 (en) 2002-01-24 2013-04-03 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device and method of driving the semiconductor device
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP4089289B2 (ja) 2002-05-17 2008-05-28 株式会社日立製作所 画像表示装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004145278A (ja) 2002-08-30 2004-05-20 Seiko Epson Corp 電子回路、電子回路の駆動方法、電気光学装置、電気光学装置の駆動方法及び電子機器
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4663327B2 (ja) 2003-02-28 2011-04-06 株式会社半導体エネルギー研究所 半導体装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP5514389B2 (ja) * 2004-06-25 2014-06-04 株式会社半導体エネルギー研究所 半導体装置及び表示装置
EP1610292B1 (en) 2004-06-25 2016-06-15 Semiconductor Energy Laboratory Co., Ltd. Display device, driving method thereof and electronic device
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP4364849B2 (ja) * 2004-11-22 2009-11-18 三星モバイルディスプレイ株式會社 発光表示装置
EP1817764A4 (en) 2004-11-30 2009-08-26 Semiconductor Energy Lab DISPLAY DEVICE AND CONTROL METHOD FOR CELLUI-CI, SEMICONDUCTOR DEVICE, AND ELECTRONIC APPARATUS
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
TWI429327B (zh) 2005-06-30 2014-03-01 Semiconductor Energy Lab 半導體裝置、顯示裝置、及電子設備
US20070018917A1 (en) 2005-07-15 2007-01-25 Seiko Epson Corporation Electronic device, method of driving the same, electro-optical device, and electronic apparatus
JP2007025192A (ja) * 2005-07-15 2007-02-01 Seiko Epson Corp 電子装置、その駆動方法、電気光学装置および電子機器
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
EP1793366A3 (en) 2005-12-02 2009-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
CN102176304B (zh) 2005-12-02 2013-07-03 株式会社半导体能源研究所 半导体器件
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
KR101437086B1 (ko) * 2006-01-07 2014-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치와, 이 반도체장치를 구비한 표시장치 및 전자기기
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008134625A (ja) * 2006-10-26 2008-06-12 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及び電子機器
TWI442368B (zh) 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP2008165159A (ja) * 2006-12-08 2008-07-17 Seiko Epson Corp 電気光学装置、その駆動方法、及び電子機器
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100865394B1 (ko) 2007-03-02 2008-10-24 삼성에스디아이 주식회사 유기 전계 발광 표시 장치
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5125569B2 (ja) * 2008-02-08 2013-01-23 ソニー株式会社 ブートストラップ回路
JP2009237558A (ja) 2008-03-05 2009-10-15 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5267798B2 (ja) 2009-02-17 2013-08-21 日産自動車株式会社 耐擦傷性撥水構造及び耐擦傷性撥水構造体
US9047815B2 (en) 2009-02-27 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP5736114B2 (ja) 2009-02-27 2015-06-17 株式会社半導体エネルギー研究所 半導体装置の駆動方法、電子機器の駆動方法
TWI406221B (zh) * 2009-05-18 2013-08-21 Hannstar Display Corp 積體閘極驅動電路
KR101746198B1 (ko) 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
CN102763332B (zh) * 2010-02-23 2016-04-13 株式会社半导体能源研究所 显示装置、半导体装置以及它们的驱动方法
JP2012047894A (ja) 2010-08-25 2012-03-08 Hitachi Displays Ltd 表示装置
US8878589B2 (en) * 2011-06-30 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CN103295641B (zh) * 2012-06-29 2016-02-10 上海天马微电子有限公司 移位寄存器及其驱动方法

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