JP5968138B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置、表示装置、発光装置、それらの作製方法、及びそれらの駆動方法に関する。特に、本発明は、電流によって輝度が変化する電流駆動型の発光素子を具備する表示装置に関する。または、該表示装置を具備する電子機器に関する。
近年、液晶ディスプレイ（ＬＣＤ）などのフラットパネルディスプレイが広く普及してきている。ＬＣＤ以外のディスプレイとして、電流によって輝度が変化する電流駆動型の発光素子である、有機ＥＬ素子（エレクトロルミネッセンス素子、有機発光ダイオード、オーレッドなどとも言う）を有するディスプレイ（ＯＥＬＤ）の研究が活発に行われている（特許文献１）。例えば、トランジスタのしきい値電圧のバラツキを補正する方法が検討されている（特許文献１参照）。
特開２００３−１９５８１０号公報
本発明の一態様は、トランジスタのしきい値電圧のばらつきの影響を低減することができる構成を提案することを課題とする。または、本発明の一態様は、トランジスタの移動度のばらつきの影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、トランジスタの劣化の影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、表示素子の劣化の影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、表示ムラを低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、質の良い表示を行うことができる新規な構成を提案することを課題とする。または、本発明の一態様は、少ないトランジスタ数で、所望の回路を実現できる新規な構成を提案することを課題とする。または、本発明の一態様は、少ない配線数で、所望の回路を実現できる新規な構成を提案することを課題とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、ゲートが第１のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第２のスイッチの一方の端子に電気的に接続され、該ソース及びドレインの一方が第３のスイッチの一方の端子に電気的に接続され、ソース及びドレインの他方が第１のスイッチの他方の端子に電気的に接続され、該ソース及びドレインの他方が第４のスイッチの一方の端子に電気的に接続されたトランジスタと、一方の電極がトランジスタのゲートに電気的に接続され、他方の電極が第３のスイッチの他方の端子に電気的に接続され、該他方の電極が第５のスイッチの一方の端子に電気的に接続された容量素子と、一方の電極がトランジスタのソース及びドレインの一方に電気的に接続された負荷と、第２のスイッチの他方の端子に電気的に接続された第１の配線と、第４のスイッチの他方の端子に電気的に接続された第２の配線と、負荷の他方の電極に電気的に接続された第３の配線と、第５のスイッチの他方の端子に電気的に接続された第４の配線と、を有し、第１の配線は第１の電位を供給することができる機能を有する回路に電気的に接続されており、第２の配線は第２の電位を供給することができる機能を有する回路に電気的に接続されており、第３の配線は第３の電位を供給することができる機能を有する回路に電気的に接続されており、第４の配線は第４の電位を供給することができる機能を有する回路に電気的に接続されており、第１の電位は、第３の電位より小さい電位であり、第２の電位は、第３の電位より大きい電位であり、第４の電位は、第１の電位より大きい電位である、半導体装置である。
本発明の一態様は、ゲートが第１のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第２のスイッチの一方の端子に電気的に接続され、該ソース及びドレインの一方が第３のスイッチの一方の端子に電気的に接続され、ソース及びドレインの他方が第１のスイッチの他方の端子に電気的に接続され、該ソース及びドレインの他方が第４のスイッチの一方の端子に電気的に接続されたトランジスタと、一方の電極がトランジスタのゲートに電気的に接続され、他方の電極が第３のスイッチの他方の端子に電気的に接続され、該他方の電極が第５のスイッチの一方の端子に電気的に接続された容量素子と、一方の電極がトランジスタのソース及びドレインの一方に電気的に接続された負荷と、第２のスイッチの他方の端子に電気的に接続された第１の配線と、第４のスイッチの他方の端子に電気的に接続された第２の配線と、負荷の他方の電極に電気的に接続され、第５のスイッチの他方の端子に電気的に接続された第３の配線と、を有し、第１の配線は第１の電位を供給することができる機能を有する回路に電気的に接続されており、第２の配線は第２の電位を供給することができる機能を有する回路に電気的に接続されており、第３の配線は第３の電位を供給することができる機能を有する回路に電気的に接続されており、第１の電位は、第３の電位より小さい電位であり、第２の電位は、第３の電位より大きい電位である、半導体装置である。
本発明の一態様は、ゲートが第１のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第２のスイッチの一方の端子に電気的に接続され、該ソース及びドレインの一方が第３のスイッチの一方の端子に電気的に接続され、ソース及びドレインの他方が第１のスイッチの他方の端子に電気的に接続され、該ソース及びドレインの他方が第４のスイッチの一方の端子に電気的に接続されたトランジスタと、一方の電極がトランジスタのゲートに電気的に接続され、他方の電極が第３のスイッチの他方の端子に電気的に接続され、該他方の電極が第５のスイッチの一方の端子に電気的に接続された容量素子と、第２のスイッチの他方の端子に電気的に接続された第１の配線と、第４のスイッチの他方の端子に電気的に接続され、第５のスイッチの他方の端子に電気的に接続された第２の配線と、一方の電極がトランジスタのソース及びドレインの一方に電気的に接続された負荷と、負荷の他方の電極に電気的に接続された第３の配線と、を有し、第１の配線は第１の電位を供給することができる機能を有する回路に電気的に接続されており、第２の配線は第２の電位を供給することができる機能を有する回路に電気的に接続されており、第３の配線は第３の電位を供給することができる機能を有する回路に電気的に接続されており、第１の電位は、第３の電位より小さい電位であり、第２の電位は、第３の電位より大きい電位である、半導体装置である。
本発明の一態様は、ゲートが第１のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第２のスイッチの一方の端子に電気的に接続され、該ソース及びドレインの一方が第３のスイッチの一方の端子に電気的に接続され、ソース及びドレインの他方が第１のスイッチの他方の端子に電気的に接続され、該ソース及びドレインの他方が第４のスイッチの一方の端子に電気的に接続されたトランジスタと、一方の電極がトランジスタのゲートに電気的に接続され、他方の電極が第３のスイッチの他方の端子に電気的に接続され、該他方の電極が第５のスイッチの一方の端子に電気的に接続された容量素子と、一方の電極がトランジスタのソース及びドレインの一方に電気的に接続された負荷と、第２のスイッチの他方の端子に電気的に接続された第１の配線と、第４のスイッチの他方の端子に電気的に接続された第２の配線と、負荷の他方の電極に電気的に接続された第３の配線と、第５のスイッチの他方の端子に電気的に接続された第４の配線と、を有し、第１の配線は第１の電位を供給することができる機能を有する回路に電気的に接続されており、第２の配線は第２の電位を供給することができる機能を有する回路に電気的に接続されており、第３の配線は第３の電位を供給することができる機能を有する回路に電気的に接続されており、第４の配線は、第１のスイッチ乃至第４のスイッチを制御することができる機能を有する回路に電気的に接続されており、第１の電位は、第３の電位より小さい電位であり、第２の電位は、第３の電位より大きい電位である、半導体装置である。
本発明の一態様において、第１のスイッチ乃至第５のスイッチはトランジスタである半導体装置が好ましい。
本発明の一態様において、トランジスタは同じ導電型である半導体装置が好ましい。
本発明の一態様において、一方の端子がトランジスタのソース及びドレインの一方に電気的に接続され、他方の端子が負荷の一方の電極に電気的に接続された第６のスイッチを有する、半導体装置が好ましい。
本発明の一態様において、トランジスタのソース及びドレインの他方には第７のスイッチの一方の端子が電気的に接続され、第７のスイッチの他方の端子は第５の配線に電気的に接続され、第５の配線は第５の電位を供給することができる機能を有する回路に電気的に接続されており、第５の電位は、第３の電位より大きい電位である、半導体装置が好ましい。
本発明の一態様において、負荷は整流特性を有する表示素子である半導体装置が好ましい。
本発明の一態様は、トランジスタのしきい値電圧のばらつきの影響を低減することができる。または、本発明の一態様は、トランジスタの移動度のばらつきの影響を低減することができる。または、本発明の一態様は、トランジスタの劣化の影響を低減することができる。または、本発明の一態様は、表示素子の劣化の影響を低減することができる。または、本発明の一態様は、表示ムラを低減することができる。または、本発明の一態様は、質の良い表示を行うことができる。または、本発明の一態様は、少ないトランジスタ数で、所望の回路を実現できる。または、本発明の一態様は、少ない配線数で、所望の回路を実現できる。または、本発明の一態様は、少ない工程数で製造できる。
本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表すブロック図。 本発明の一態様の回路の一例を表すブロック図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す断面図。 本発明の一態様の画素の一例を表す断面図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表すブロック図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す上面図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様の表示パネルセルの一例を表す上面図及び断面図。 本発明の一態様の表示装置が適用可能な電子機器を説明する図。 本発明の一態様の表示装置が適用可能な電子機器を説明する図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の画素の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の回路の一例を表す回路図。 本発明の一態様の表示モジュールの一例を表す図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分については同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、ある一つの実施の形態において述べる図（一部でもよい）の構成は、その図の別の部分の構成、その実施の形態において述べる別の図（一部でもよい）の構成、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）の構成と組み合わせることができる。
なお、図において、大きさ、厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、本発明の実施形態の一態様は、必ずしもそのスケールに限定されない。または、図は、理想的な例を模式的に示したものである。よって、本発明の実施形態の一態様は、図に示す形状などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつきなどを含むことが可能である。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことが出来るようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電層が、配線及び電極のような複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電層が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等において記載されている発明は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、ＴＦＴおよび発光素子を有する発光装置の場合において、ＴＦＴが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。従って、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみで発明の一態様を構成することができ、受信機のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、ＴＦＴおよび発光素子を有する発光装置の場合において、ＴＦＴが形成された半導体装置のみで発明の一態様を構成することができ、ＴＦＴおよび発光素子を有する発光装置で発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明とすることが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いて発明を規定することができる。これらにより、例えば、従来技術が本発明の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造を有している第６のトランジスタを有していない、と規定して発明とすることができる。または、その回路が、ある特定の接続構造を有している容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。
別の具体例としては、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。
別の具体例としては、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「ＡとＢとの間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａとその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
（実施の形態１）
本発明の一態様で説明する回路、半導体装置、表示装置、または発光装置は、一例としては、発光素子を有する画素回路として用いることができる。ただし、画素回路だけでなく、負荷に電流を流すための電流源として機能する回路としても用いることができる。そこで、本実施の形態では、負荷に電流を流す回路の一例について述べ、次いで負荷を発光素子とした際の画素の回路構成の一例について説明する。
まず図１（Ａ）に、本発明の一態様となる回路構成を示す。回路１０は、一例としては、少なくとも電流源としての機能を有している。したがって、例えば、回路１０は、回路１０の両端に加わる電圧の大きさが変化しても、一定の電流を供給する機能を有している。または、例えば、回路１０は、負荷１７の電位が変化しても、負荷１７に一定の電流を供給する機能を有している。
なお、電流源とは別の電源として、電圧源がある。電圧源は、それに接続された回路に流れる電流が変化しても、一定の電圧を供給する機能を有している。したがって、電圧源も電流源も、同様の機能を有しているが、何が変化しても、一定の何を供給する機能を有しているのか、という点で、異なった機能を有するものである。電流源は、両端の電圧が変化しても、一定の電流を供給する機能を有し、電圧源は、電流が変化しても、一定の電圧を供給する機能を有している。
図１（Ａ）に示す回路構成は、トランジスタのしきい値電圧のばらつき等に起因した電流特性のばらつきを補正するために、トランジスタのゲートに保持されている電荷を放電するための回路を有している。実際には、本回路は、配線間に設けられる複数のスイッチのスイッチングを制御することによって、トランジスタの電流特性のばらつきを補正することが出来るような、回路の接続関係を有している。
図１（Ａ）において、回路１０は、一例としては、スイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５、スイッチ１６、容量素子１８、トランジスタ１１を有する。トランジスタ１１は、回路１０を電流源として機能させることができる。また回路１０は、負荷１７、配線１９、配線２１及び配線２２に接続され、負荷１７には配線２０が接続される。なお本実施の形態において、回路１０を電流源として機能させることができるトランジスタ１１は、一例として、ｎチャネル型のトランジスタとして説明を行う。
なお図１（Ａ）では、回路１０に接続される負荷１７、配線１９、配線２０、配線２１及び配線２２について、回路１０の外側に設けるように図示している。しかしながら、実際には配線及び負荷と、回路１０との境界は配線を介して電気的に接続されており、回路１０が各配線、及び／又は、負荷を含むものとして説明することも可能である。
次いで回路１０の各構成要素の接続構造について説明する。
トランジスタ１１は、ゲートが容量素子１８の一方の電極（端子）及びスイッチ１３の一方の端子に接続される。トランジスタ１１は、第１端子（ソース又はドレイン。一例としてはソース）がスイッチ１２の一方の端子及びスイッチ１５の一方の端子に接続される。トランジスタ１１は、第２端子（ソース又はドレイン。一例としてはドレイン）がスイッチ１３の他方の端子及びスイッチ１６の一方の端子に接続される。
容量素子１８は、一方の電極がスイッチ１３の一方の端子及びトランジスタ１１のゲートに接続される。容量素子１８は、他方の電極がスイッチ１５の他方の端子及びスイッチ１４の一方の端子に接続される。
負荷１７の一方の端子は、トランジスタ１１の第１端子、スイッチ１５の一方の端子、及びスイッチ１２の一方の端子に接続される。負荷１７の他方の端子は、配線２０に接続される。
スイッチ１２の他方の端子は、配線１９に接続される。
スイッチ１６の他方の端子は配線２１に接続される。
スイッチ１４の他方の端子は配線２２に接続される。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、発光装置、表示装置、半導体回路および電子機器は、半導体装置の一例として当てはまる場合がある。
なお、本明細書中において負荷とは、例えば、整流性を有するものや、容量性を有するものや、抵抗性を有するもの、スイッチを有する回路、画素回路などがある。例えば、整流性を有するものは、印加するバイアス方向により抵抗値が異なる電流電圧特性を有し、一方向のみにほとんど電流が流れる電気的特性を有するものであるとする。図１（Ａ）の回路構成においては、例えば、負荷１７はトランジスタ１１から配線２０に向けて電流が流れるように設けられているものとする。
または、負荷１７の別の例としては、表示素子（液晶素子）、発光素子（ＥＬ素子など）、または、表示素子や発光素子の一部（例えば、画素電極、陽極電極、陰極電極）などがある。
なお図１（Ａ）において負荷１７が発光素子の場合には、回路１０は画素に相当するものとなる。図１（Ａ）の負荷１７を発光素子とし、回路１０を画素とした場合の回路図を図２８に示す。図２８において、画素１００は、スイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、発光素子１０７、容量素子１０８、トランジスタ１０１を有する。トランジスタ１０１は、回路を電流源として機能させることができる。また画素１００は、配線１０９、配線１１０、配線１１１及び配線１１２に接続される。
なお図２８に示すスイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６は、図１（Ａ）に示すスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５、スイッチ１６に相当する。また図２８に示す容量素子１０８、トランジスタ１０１、配線１０９、配線１１０、配線１１１及び配線１１２は、図１（Ａ）に示す容量素子１８、トランジスタ１１、配線１９、配線２０、配線２１及び配線２２に相当する。
なお本明細書において画素は、一つの色要素（例えばＲ（赤）Ｇ（緑）Ｂ（青）のいずれか１つ）の明るさを制御できる表示単位に相当するものとする。従って、カラー表示装置の場合には、カラー画像の最小表示単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。ただし、カラー画像を表示するための色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の色を用いても良い。
なおトランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲又は図面など）においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第１の電極、第２の電極と表記する場合がある。あるいは、それぞれを第１の領域、第２の領域と表記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。
なおスイッチは、端子間の導通状態（ＯＮ）と非導通状態（ＯＦＦ）を切り替えて動作する機能を有しており、電流を流すか流さないかを制御する機能を有している素子である。スイッチは、一例として、電気的スイッチ又は機械的なスイッチなどを用いることが出来る。例えば、トランジスタ、ダイオード、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチなどで構成すればよい。また、スイッチはトランジスタを組み合わせた論理回路でもよい。スイッチとしてトランジスタを用いる場合、該トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ないトランジスタを用いることが望ましく、入力電位に応じて、トランジスタの極性を使い分ける構成が好適である。
なおオフ電流が少ないトランジスタとしては、ＬＤＤ領域を有するトランジスタ、マルチゲート構造を有するトランジスタ、または半導体層として酸化物半導体を用いるトランジスタ等がある。また、トランジスタを組み合わせてスイッチとして動作させる場合、ｎチャネル型とｐチャネル型の両方を用いた相補型のスイッチにしてもよい。相補型のスイッチにすることで、スイッチに入力する電位が、出力電位と比べて相対的に変化しても、適切に動作させることが出来る。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソースまたはドレインの一方）と、出力端子（ソースまたはドレインの他方）と、導通を制御する端子（ゲート）とを有している場合がある。一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。したがって、トランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすることが出来る。
なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
なお、トランジスタの一例としては、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
なお、容量素子１８は、一例としては、配線、半導体層、または電極等で絶縁膜を挟んだ構成とすればよい。容量素子１８は、トランジスタ１１の特性に応じた電圧（例えば、しきい値電圧に応じた電圧、移動度に応じた電圧など）を保持することが出来る機能を有している。または、容量素子１８は、負荷１７に供給される電流の大きさに応じた電圧（例えば、Ｖｓｉｇ、映像信号など）を保持することが出来る機能を有している。
なお配線１９は、一例としては、図１（Ｂ）に示すように、少なくとも、Ｖｓｉｇを供給する機能を有する回路２３に接続される。回路２３の例としては、ソースドライバ（信号線駆動回路）などがある。したがって、配線１９は、Ｖｓｉｇを、伝えることが出来る機能、または、供給することが出来る機能を有している。または、配線１９には、一例として、プリチャージ信号などが供給される場合もある。
Ｖｓｉｇは、一例としては、負荷１７に流す電流の大きさを制御するための信号である。例えば、映像信号に相当する。そのため、負荷１７に供給したい電流の大きさに応じて供給する電位が異なる。例えば負荷１７に供給する電流が一定値であれば、Ｖｓｉｇは一定の電位の信号であり、一定値でなければＶｓｉｇは、時間と共に、負荷１７に供給する電流の大きさに応じて変化する電位の信号となる。
なお配線２０は、一例としては、図１（Ｂ）に示すように、少なくとも、Ｖｃａｔを供給する機能を有する回路２４に接続される。回路２４の例としては、電源回路などがある。したがって、配線２０は、Ｖｃａｔを、伝えることが出来る機能、または、供給することが出来る機能を有している。なお、配線２０には、一定の電位が供給されることが好適である。ただし、本発明の実施形態の一態様は、これに限定されず、一定ではない電位、例えば、パルス信号が供給されてもよい。
Ｖｃａｔは、負荷１７に電流を流す期間において、例えば、負荷１７の第１の電極側から第２の電極側に向けて電流が流れるように、設定される電位である。
なお配線２１は、一例としては、図１（Ｂ）に示すように、少なくとも、電位ＶＤＤを供給する回路２５に接続される。回路２５の例としては、電源回路などがある。したがって、配線２１は、電位ＶＤＤを、伝えることが出来る機能、または、供給することが出来る機能を有している。または、配線２１は、トランジスタ１１に電流を供給することが出来る機能を有している。または、配線２１は、負荷１７に電流を供給することが出来る機能を有している。または、配線２１には、一例として、負荷１７を逆バイアス状態にするための電位が供給される場合、または、容量素子１８に供給するための電位が供給される場合もある。なお、配線２１には、一定の電位が供給されることが好適である。ただし、本発明の実施形態の一態様は、これに限定されず、一定ではない電位、例えば、パルス信号が供給されてもよい。
電位ＶＤＤは、トランジスタ１１を介して、負荷１７の第１の電極側より第２の電極側に向けて電流が流れるように設定される電位である。そのため、一例としては、電位ＶＤＤはＶｃａｔより高い電位となる。
なお配線２２は、一例としては、図１（Ｂ）に示すように、少なくとも、電位Ｖ１を供給する回路２６に接続される。回路２６の例としては、電源回路などがある。したがって、配線２２は、電位Ｖ１を、伝えることが出来る機能、または、供給することが出来る機能を有している。または、配線２２は、容量素子１８の他方の電極に電荷を供給することが出来る機能を有している。または、配線２２は、容量素子１８の他方の電極の電位を電位Ｖ１に固定することができる機能を有している。なお、配線２２には、一定の電位が供給されることが好適である。ただし、本発明の実施形態の一態様は、これに限定されず、一定ではない電位、例えば、パルス信号が供給されてもよい。
電位Ｖ１は、負荷１７に電流を流す際、トランジスタ１１が正常に動作するように設定される電位である。例えば、トランジスタ１１が飽和領域で動作することが好適である。そのため、電位Ｖ１はＶｓｉｇより高い電位とすることが好適であるが、本発明の実施形態の一態様は、これに限定されない。一例としては、電位Ｖ１は、Ｖｃａｔでもよいし、電位ＶＤＤでもよい。電位Ｖ１の値を、Ｖｃａｔまたは電位ＶＤＤとすることにより、必要となる電位の数を低減できるため、電源回路の数を低減することが出来る。
なお、トランジスタ１１に電流が流れているときには、トランジスタ１１は、電流源としての動作を正確にするために、飽和領域で動作することが望ましい。ただし、本発明の実施形態の一態様は、これに限定されず、トランジスタ１１に電流が流れているときに、トランジスタ１１を線形領域で動作させることが可能である。
なお図１（Ａ）におけるスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５及びスイッチ１６には、例えば、トランジスタを適用することができる。よって、スイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５及びスイッチ１６に、一例として、ｎチャネル型のトランジスタを適用した場合について図２（Ａ）に示す。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。図２（Ａ）のように、全て同じ極性のトランジスタを用いることによって、少ない工程数で製造できる。そのため、製造コストを低減することが出来る。なお、スイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５及びスイッチ１６の、少なくとも一つに、ｐチャネル型のトランジスタを適用することも可能である。例えば、トランジスタ１６Ｔは、高い電位で動作するので、ｐチャネル型のトランジスタを適用することは好適である。または、走査線の数を減らすために、ｐチャネル型トランジスタを適用することは好適である。
図２（Ａ）において、トランジスタ１２Ｔがスイッチ１２に相当する。トランジスタ１３Ｔがスイッチ１３に相当する。トランジスタ１４Ｔがスイッチ１４に相当する。トランジスタ１５Ｔがスイッチ１５に相当する。トランジスタ１６Ｔがスイッチ１６に相当する。
トランジスタ１２Ｔはゲートが配線３１に接続され、第１端子がトランジスタ１１の第１端子、トランジスタ１５Ｔの第１端子及び負荷１７の一方の電極に接続され、第２端子が配線１９に接続されている。よって、配線３１の電位がＨレベルのときにトランジスタ１２Ｔは導通状態となり、配線３１の電位がＬレベルのときにトランジスタ１２Ｔは非導通状態となる。
また、トランジスタ１３Ｔはゲートが配線３２に接続され、第１端子がトランジスタ１１のゲート及び容量素子１８の一方の電極に接続され、第２端子がトランジスタ１６Ｔの第１端子及びトランジスタ１１の第２端子に接続されている。よって、配線３２の電位がＨレベルのときにトランジスタ１３Ｔは導通状態となり、配線３２の電位がＬレベルのときにトランジスタ１３Ｔは非導通状態となる。
また、トランジスタ１４Ｔはゲートが配線３３に接続され、第１端子がトランジスタ１５Ｔの第２端子及び容量素子１８の他方の電極に接続され、第２端子が配線２２に接続されている。よって、配線３３の電位がＨレベルのときにトランジスタ１４Ｔは導通状態となり、配線３３の電位がＬレベルのときにトランジスタ１４Ｔは非導通状態となる。
また、トランジスタ１５Ｔはゲートが配線３４に接続され、第１端子がトランジスタ１１の第１端子、トランジスタ１２Ｔの第１端子及び負荷１７の第１の電極に接続され、第２端子がトランジスタ１４Ｔの第１端子及び容量素子１８の他方の電極に接続されている。よって、配線３４の電位がＨレベルのときにトランジスタ１５Ｔは導通状態となり、配線３４の電位がＬレベルのときにトランジスタ１５Ｔは非導通状態となる。
また、トランジスタ１６Ｔはゲートが配線３５に接続され、第１端子がトランジスタ１１の第２端子及びトランジスタ１３Ｔの第２端子に接続され、第２端子が配線２１に接続されている。よって、配線３５の電位がＨレベルのときにトランジスタ１６Ｔは導通状態となり、配線３５の電位がＬレベルのときにトランジスタ１６Ｔは非導通状態となる。
なお、一例として、配線３１は、回路２７Ａに接続され、配線３２は、回路２７Ｂに接続され、配線３３は、回路２７Ｃに接続され、配線３４は、回路２７Ｄに接続され、配線３５は、回路２７Ｅに接続される。回路２７Ａ乃至回路２７Ｅは、一例としては、少なくとも、ＨレベルまたはＬレベルの信号を供給する機能を有している。なお、回路２７Ａ乃至回路２７Ｅは、それぞれ、別々の回路でもよいし、幾つかがまとまって１つの回路となっていてもよい。回路２７Ａ乃至回路２７Ｅの例としては、ゲートドライバ（走査線駆動回路）などがある。したがって、配線３１は、ＨレベルまたはＬレベルの信号を、伝えることが出来る機能、または、供給することが出来る機能を有している。または、配線３１は、スイッチ１２又はトランジスタ１２Ｔの導通状態を制御することが出来る機能を有している。配線３２は、スイッチ１３又はトランジスタ１３Ｔの導通状態を制御することが出来る機能を有している。配線３３は、スイッチ１４又はトランジスタ１４Ｔの導通状態を制御することが出来る機能を有している。配線３４は、スイッチ１５又はトランジスタ１５Ｔの導通状態を制御することが出来る機能を有している。配線３５は、スイッチ１６又はトランジスタ１６Ｔの導通状態を制御することが出来る機能を有している。
なお、配線３１、配線３２、配線３３、配線３４、配線３５は、それぞれ、別々の配線として構成させることが出来る。ただし、本発明の実施形態の一態様は、これに限定されず、複数本の配線を１本の配線にまとめることが可能である。そのため、少ない配線数で回路を構成することが出来る。
例えば、配線３１と配線３２とは、１本の配線にまとめることが可能である。したがって、配線３１と配線３２とを接続して、１本の配線にすることが可能である。このとき、トランジスタ１２Ｔとトランジスタ１３Ｔとは、同じ極性であることが望ましい。その場合の回路図を図５８に示す。
例えば、配線３２と配線３３とは、１本の配線にまとめることが可能である。したがって、配線３２と配線３３とを接続して、１本の配線にすることが可能である。このとき、トランジスタ１３Ｔとトランジスタ１４Ｔとは、同じ極性であることが望ましい。その場合の回路図を図５９に示す。
なお、配線３１と配線３３とを、１本の配線にまとめることも可能である。このとき、トランジスタ１２Ｔとトランジスタ１４Ｔとは、同じ極性であることが望ましい。その場合の回路図を図６０に示す。
なお、配線３１と配線３２と配線３３とを、１本の配線にまとめることも可能である。このとき、トランジスタ１２Ｔとトランジスタ１３Ｔとトランジスタ１４Ｔとは、同じ極性であることが望ましい。その場合の回路図を図６１に示す。
なお、配線３４と配線３１とを、１本の配線にまとめることも可能である。このとき、トランジスタ１５Ｔとトランジスタ１２Ｔとは、逆の極性であることが望ましい。その場合の回路図を図６４に示す。
なお、配線３４と配線３２とを、１本の配線にまとめることも可能である。このとき、トランジスタ１５Ｔとトランジスタ１３Ｔとは、逆の極性であることが望ましい。その場合の回路図を図６５に示す。
なお、配線３４と配線３３とを、１本の配線にまとめることも可能である。このとき、トランジスタ１５Ｔとトランジスタ１４Ｔとは、逆の極性であることが望ましい。その場合の回路図を図６６に示す。
なお、配線３４の１本と、配線３１及び配線３２の２本とを、１本の配線にまとめることも可能である。このとき、トランジスタ１５Ｔと、トランジスタ１２Ｔ及びトランジスタ１３Ｔとは、逆の極性であることが望ましい。配線３４の１本と、配線３１及び配線３２の２本とを、１本の配線にまとめた場合の回路図を図６７に示す。
なお、配線３４の１本と、配線３１及び配線３３の２本とを、１本の配線にまとめることも可能である。このとき、トランジスタ１５Ｔと、トランジスタ１２Ｔ及びトランジスタ１４Ｔとは、逆の極性であることが望ましい。配線３４の１本と、配線３１及び配線３３の２本とを、１本の配線にまとめた場合の回路図を図６８に示す。
なお、配線３４の１本と、配線３２及び配線３３の２本とを、１本の配線にまとめることも可能である。このとき、トランジスタ１５Ｔと、トランジスタ１３Ｔ及びトランジスタ１４Ｔとは、逆の極性であることが望ましい。配線３４の１本と、配線３２及び配線３３の２本とを、１本の配線にまとめた場合の回路図を図６９に示す。
なお、配線３４の１本と、配線３１、配線３２及び配線３３の３本とを、１本の配線にまとめることも可能である。このとき、トランジスタ１５Ｔと、トランジスタ１２Ｔ、トランジスタ１３Ｔ及びトランジスタ１４Ｔとは、逆の極性であることが望ましい。配線３４の１本と、配線３１、配線３２及び配線３３の３本とを、１本の配線にまとめた場合の回路図を図７０に示す。
なお、トランジスタ１１は、電流を流すときには、飽和領域で動作する場合が多い。よって、チャネル長またはゲート長を、トランジスタ１２Ｔ、トランジスタ１３Ｔ、トランジスタ１４Ｔ、トランジスタ１５Ｔ、トランジスタ１６Ｔよりも長くすることが望ましい。チャネル長またはゲート長を長くすることにより、飽和領域での特性がフラットになり、キンク効果を低減することが出来る。ただし、本発明の実施形態の一態様は、これに限定されない。
なお、トランジスタ１１は、電流を流すときには、飽和領域で動作する場合が多い。よって、チャネル幅またはゲート幅を、トランジスタ１２Ｔ、トランジスタ１３Ｔ、トランジスタ１４Ｔ、トランジスタ１５Ｔ、トランジスタ１６Ｔよりも長くすることが望ましい。チャネル幅またはゲート幅を長くすることにより、飽和領域においても、多くの電流を流すことが出来る。ただし、本発明の実施形態の一態様は、これに限定されない。
なお図２８で示したように回路１０を画素１００として用いる場合に、当該画素１００を有する表示装置のブロック図の一例について図２９に示す。
表示装置は、例えば、信号線駆動回路２０１、走査線駆動回路２０２Ａ、走査線駆動回路２０２Ｂ、走査線駆動回路２０２Ｃ、走査線駆動回路２０２Ｄ、走査線駆動回路２０２Ｅ、及び画素領域２０３を有する。画素領域２０３には、信号線駆動回路２０１から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｎが設けられている。また画素領域２０３には、走査線駆動回路２０２Ａから行方向に伸張して配置された複数の走査線Ｇａ１〜Ｇａｍが設けられている。また画素領域２０３には、走査線駆動回路２０２Ｂから行方向に伸張して配置された複数の走査線Ｇｂ１〜Ｇｂｍが設けられている。また画素領域２０３には、走査線駆動回路２０２Ｃから行方向に伸張して配置された複数の走査線Ｇｃ１〜Ｇｃｍが設けられている。また画素領域２０３には、走査線駆動回路２０２Ｄから行方向に伸張して配置された複数の走査線Ｇｄ１〜Ｇｄｍが設けられている。また画素領域２０３には、走査線駆動回路２０２Ｅから行方向に伸張して配置された複数の走査線Ｇｅ１〜Ｇｅｍが設けられている。また画素領域２０３には、マトリクスに配置された複数の画素１００が設けられている。また、信号線Ｓ１〜Ｓｎと平行に電源線Ｐ１〜Ｐｎ、Ｌ１〜Ｌｎを有している。そして、各画素１００は、それぞれ、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）、走査線Ｇａｉ（走査線Ｇａ１〜Ｇａｍのうちいずれか一）、走査線Ｇｂｉ（走査線Ｇｂ１〜Ｇｂｍのうちいずれか一）、走査線Ｇｃｉ（走査線Ｇｃ１〜Ｇｃｍのうちいずれか一）、走査線Ｇｄｉ（走査線Ｇｄ１〜Ｇｄｍのうちいずれか一）、走査線Ｇｅｉ（走査線Ｇｅ１〜Ｇｅｍのうちいずれか一）、電源線Ｐｊ（電源線Ｐ１〜Ｐｎのうちいずれか一）、及び電源線Ｌｊ（電源線Ｌ１〜Ｌｎのうちいずれか一）と接続されている。
なお、走査線Ｇａｉは図２（Ａ）の配線３１に相当する。走査線Ｇｂｊは図２（Ａ）の配線３２に相当する。走査線Ｇｃｊは図２（Ａ）の配線３３に相当する。走査線Ｇｄｊは図２（Ａ）の配線３４に相当する。走査線Ｇｅｊは図２（Ａ）の配線３５に相当する。信号線Ｓｊは図２（Ａ）の配線１９に相当する。電源線Ｐｊは図２（Ａ）の配線２１に相当する。電源線Ｌｊは図２（Ａ）の配線２２に相当する。なお図２９では図示していないが各画素には各画素共通のカソード線が設けられており、当該カソード線が図２（Ａ）の配線２０に相当する。
なお、電源線Ｐｊは、左右の画素でまとめて、例えば、２画素につき１本にして、本数を減らすことも可能である。または、電源線Ｌｊは、左右の画素でまとめて、例えば、２画素につき１本にして、本数を減らすことも可能である。
なお、電源線Ｐｊは、行方向に伸張して、走査線Ｇａｉなどと平行に配置することも可能である。その場合、電源線Ｐｊは、上下の画素でまとめて、例えば、２画素につき１本にして、本数を減らすことも可能である。または、電源線Ｌｊは、行方向に伸張して、走査線Ｇａｉなどと平行に配置することも可能である。その場合、電源線Ｌｊは、上下の画素でまとめて、例えば、２画素につき１本にして、本数を減らすことも可能である。
なお図２（Ａ）において負荷１７が発光素子の場合には、回路１０は画素に相当するものとなる。図２（Ａ）の負荷１７を発光素子とし、回路１０を画素とした場合の回路図を図２５に示す。図２５において、画素１００は、トランジスタ１０２Ｔ、トランジスタ１０３Ｔ、トランジスタ１０４Ｔ、トランジスタ１０５Ｔ、トランジスタ１０６Ｔ、発光素子１０７、容量素子１０８、トランジスタ１０１を有する。トランジスタ１０１は、回路を電流源として機能させることができる。また画素１００は、配線１０９、配線１１０、配線１１１及び配線１１２に接続される。またトランジスタ１０２Ｔ乃至トランジスタ１０６Ｔのゲートには、Ｈレベルの電位またはＬレベルの電位が供給されることで導通状態または非導通状態を制御し、走査線としての機能を有する配線１３１乃至配線１３５が接続される。
なお図２５に示すトランジスタ１０２Ｔ、トランジスタ１０３Ｔ、トランジスタ１０４Ｔ、トランジスタ１０５Ｔ、トランジスタ１０６Ｔは、図２（Ａ）に示すトランジスタ１２Ｔ、トランジスタ１３Ｔ、トランジスタ１４Ｔ、トランジスタ１５Ｔ、トランジスタ１６Ｔに相当する。また図２５に示す容量素子１０８、トランジスタ１０１、配線１０９、配線１１０、配線１１１及び配線１１２は、図２（Ａ）に示す容量素子１８、トランジスタ１１、配線１９、配線２０、配線２１及び配線２２に相当する。また図２５に示す配線１３１乃至配線１３５は、図２（Ａ）に示す配線３１乃至配線３５に相当する。
なお上記した図５８乃至図６１、図６４乃至図７０で示した複数本の配線を一本の配線にまとめる構成では、画素に接続する走査線としての機能を有する配線を削減することができる。
具体的な一例を挙げて説明すると、図６０で示す配線３１と配線３３とを一本の配線にまとめる構成において、負荷１７を発光素子とする場合を図２５と同様に図示すると、図６２（Ａ）のような回路構成となる。図６２（Ａ）では、図２５における配線１３１と配線１３５とを一本の配線１３１にまとめる構成を表している。
なお図６２（Ｂ）では、図２５で示した画素の構成を簡略化した図を示している。図６２（Ｂ）では、画素１００に接続される配線と画素の各端子の対応関係を表している。
ここで図６２（Ａ）のような回路構成を、画素１００をマトリクス状にした場合、図６２（Ｂ）に示した各配線と画素の対応関係と同様に表すことができ、図６３（Ａ）のような回路構成として表すことができる。図６３（Ａ）の回路構成の場合、配線１３５が削減された分だけ、画素が設けられる領域での配線が占める面積を削減することができる。なお図６３（Ａ）に示す回路１２７Ａは、図２（Ａ）で説明した回路２７Ａと同様の機能を有する回路である。
また、画素が設けられる領域の外で、図６３（Ａ）で説明した配線を共通化する構成とすることも可能である。具体的には、図６３（Ｂ）に示すように、回路１２７Ａに接続される配線を画素に引き回す前に分離し、各画素にそれぞれ該配線を接続する構成とすることもできる。当該構成とすることで、回路１２７Ａの出力端子の数を削減することができる。
次いで図１（Ａ）に示す回路１０の動作について説明する。図１（Ａ）に示す回路１０の動作は、主に第１の動作、第２の動作、第３の動作に分けることができる。ただし、これに限定されず、さらに動作が追加されたり、一部の動作が削除されることも可能である。
なお回路１０の動作を上述した図２９の表示装置における画素１００でいえば、第１の動作は、走査線駆動回路２０２Ａ乃至２０２Ｅから出力される信号により各走査線を選択し、そして、選択された走査線に接続されている画素１００の各ノードの電位の初期化（第１の動作）を行う動作である。また第２の動作は、初期化を終えた画素１００にビデオ信号を書き込み、トランジスタのしきい値電圧を取得する動作である。また第３の動作は、ビデオ信号の書き込みによるトランジスタのしきい値電圧の取得を終えて発光動作に移り、その画素へ書き込まれたビデオ信号にしたがって発光する動作である。
なお、図１（Ａ）に示す回路構成の動作を説明するため、図２（Ｂ）には各素子の間のノード（節点）の電位及び各配線の電位を説明するための符号を付して示している。また図２（Ｂ）にはトランジスタ１１の主にソースとなる一方の端子とゲートとの間の電圧Ｖｇｓ、容量素子１８の電極間の電圧Ｖｃにも符号を付して示している。
図２（Ｂ）に示す各ノード及び各配線にあたるのは、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、ｎｏｄｅＧ及びｎｏｄｅＨである。ノードｎｏｄｅＡの電位は、配線１９の電位に相当する。またノードｎｏｄｅＢの電位は、トランジスタ１１の第１端子、スイッチ１２の第１端子、スイッチ１５の第１端子、及び負荷１７の一方の電極を接続する配線の電位に相当する。またノードｎｏｄｅＣの電位は、配線２０の電位に相当する。またノードｎｏｄｅＤの電位は、容量素子１８の他方の電極及びスイッチ１４の第１端子及びスイッチ１５の第２端子を接続する配線の電位に相当する。またノードｎｏｄｅＥの電位は、トランジスタ１１のゲート、容量素子１８の一方の電極及びスイッチ１３の第１端子を接続する配線の電位に相当する。またノードｎｏｄｅＦの電位は、トランジスタ１１の第２端子、スイッチ１３の第２端子及びスイッチ１６の第１端子を接続する配線の電位に相当する。またノードｎｏｄｅＧの電位は、配線２１の電位に相当する。またノードｎｏｄｅＨの電位は、配線２２の電位に相当する。
まず第１の動作について図３（Ａ）に示し説明する。なお図３（Ａ）の図中の各素子の符号については省略し、各スイッチの導通状態及び非導通状態をＯＮ及びＯＦＦで表している。また図２（Ｂ）で説明した電圧Ｖｇｓ、電圧Ｖｃ、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、ｎｏｄｅＧ及びｎｏｄｅＨの印加状態について示している。
第１の動作は、各ノードの電位を初期化する動作である。具体的にはｎｏｄｅＡをＶｓｉｇ、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧをＶＤＤ、ｎｏｄｅＨをＶ１にする。そしてスイッチ１２、スイッチ１３、スイッチ１４及びスイッチ１６を導通状態にし、スイッチ１５を非導通状態にする。すると、ｎｏｄｅＢがＶｓｉｇ、ｎｏｄｅＤがＶ１、ｎｏｄｅＥがＶＤＤ、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（ＶＤＤ−Ｖｓｉｇ）となり、Ｖｃは（ＶＤＤ−Ｖ１）となる。
前述したようにｎｏｄｅＡのＶｓｉｇは、第３の動作において配線２１と配線２０との間を流れる電流量をトランジスタ１１で制御するための電位である。加えてｎｏｄｅＡのＶｓｉｇは、一例としては、ｎｏｄｅＣのＶｃａｔと等しい、または、それより小さくしておく。当該構成により第１の動作時において、負荷１７に流れる電流をなくすことができる。したがって、負荷１７に電流が流れてしまうことによる問題を低減することが出来る。さらに、ＶｓｉｇがＶｃａｔより小さい場合、負荷１７を逆バイアス状態とすることが可能である。その場合、負荷１７の劣化低減やリペアなどを行うことが可能となる。
なお前述したように第１の動作において、ｎｏｄｅＤの電位Ｖ１は、一例としては、ｎｏｄｅＡのＶｓｉｇより高い電位としておく。当該構成により負荷１７に電流を流す第３の動作の際、トランジスタ１１が飽和領域で動作させることができる。
また第１の動作において、ｎｏｄｅＥ及びｎｏｄｅＦの電位ＶＤＤは、一例としては、ｎｏｄｅＣのＶｃａｔより大きい。当該構成により第１の動作時において、Ｖｇｓをトランジスタ１１のしきい値電圧より大きい電圧にしておくことが出来る。または、容量素子１８に電荷を充電することが出来る。
次いで第２の動作について図３（Ｂ）に示し、図３（Ａ）と同様にして説明する。
第２の動作は、トランジスタ１１のゲートの電位（または容量素子１８に充電された電荷）を放電することで、トランジスタ１１のしきい値電圧をＶｇｓで取得させる動作である。具体的にはｎｏｄｅＡをＶｓｉｇ、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧをＶＤＤ、ｎｏｄｅＨをＶ１にする。そしてスイッチ１２、スイッチ１３及びスイッチ１４を導通状態にし、スイッチ１５及びスイッチ１６を非導通状態にする。すると、ｎｏｄｅＢがＶｓｉｇ、ｎｏｄｅＤがＶ１、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ）、ｎｏｄｅＦが（Ｖｓｉｇ＋Ｖｔｈ）となる。そしてＶｇｓはＶｔｈとなり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１）となる。
なお前述したように第２の動作において、ｎｏｄｅＢのＶｓｉｇは、第３の動作において配線２１と配線２０との間を流れる電流量をトランジスタ１１で制御するための電位である。第２の動作により、トランジスタ１１のゲートの電位にあたるｎｏｄｅＥは、（Ｖｓｉｇ＋Ｖｔｈ）というようにトランジスタ１１のしきい値電圧を取得した値とすることができる。
また第１の動作時におけるｎｏｄｅＥ及びｎｏｄｅＦの電位ＶＤＤは、第２の動作により放電される。当該放電により、Ｖｇｓはトランジスタ１１のしきい値電圧Ｖｔｈまで低下して定常状態となる。そのため、前述の放電によりｎｏｄｅＥ及びｎｏｄｅＦは、（Ｖｓｉｇ＋Ｖｔｈ）で定常状態となる。そして、第２の動作終了時にＶｃは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１）が保持された状態となる。
なお、Ｖｇｓはトランジスタ１１のしきい値電圧Ｖｔｈに等しくなるまでには、非常に長い時間が必要となる場合がある。したがって、Ｖｇｓは、しきい値電圧Ｖｔｈまで完全に低下させずに、動作させる場合も多い。つまり、Ｖｇｓは、しきい値電圧Ｖｔｈよりも、わずかに大きい値となった状態で、第２の動作が終了する場合も多い。つまり、第２の動作が終了した時点では、しきい値電圧に応じた大きさの電圧になっている、ということも出来る。
次いで第３の動作について図３（Ｃ）に示し、図３（Ａ）及び図３（Ｂ）と同様にして説明する。
第３の動作は、トランジスタ１１を電流源の一部として用いて、負荷１７に電流を出力する動作である。具体的にはｎｏｄｅＡは任意であるが例えばＶｓｉｇ、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧをＶＤＤ、ｎｏｄｅＨは任意であるが例えばＶ１にする。そしてスイッチ１５及びスイッチ１６を導通状態にし、スイッチ１２、スイッチ１３及びスイッチ１４を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＤがＶｅｌ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１＋Ｖｅｌ）、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１）となる。
なお第３の動作において、ｎｏｄｅＢ、ｎｏｄｅＤ及びｎｏｄｅＦの電位は、ｎｏｄｅＥを電気的に浮遊状態とした状態のままで、上昇する。従ってＶｃの（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１）を保持した状態で、容量結合によりｎｏｄｅＥの電位は上昇し、（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１＋Ｖｅｌ）となる。つまり、ｎｏｄｅＢ及びｎｏｄｅＤの電位が上昇することによって、ブートストラップ動作により、ｎｏｄｅＥの電位も上昇する。
このように、ｎｏｄｅＢ及びｎｏｄｅＤの電位が上昇しても、動作できるため、負荷（例えば、表示素子、発光素子）の電圧電流特性が劣化しても、その影響を低減することができる。
なおｎｏｄｅＢ及びｎｏｄｅＤの電位であるＶｅｌは、ｎｏｄｅＦがＶＤＤに上昇し、第３の動作により回路を電流源として機能させることができるトランジスタ１１を介して、負荷１７に電流を流す際に設定される電位である。具体的には、ＶＤＤとＶｃａｔとの間の電位に設定されることとなる。
第３の動作においてトランジスタ１１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１）となり、トランジスタ１１のしきい値電圧を加味した値に設定することができる。トランジスタ１１の電流の大きさは、Ｖｇｓ−Ｖｔｈに応じて変化する。従って、本実施の形態の構成により、負荷に供給する電流値への、トランジスタのしきい値電圧のばらつきの影響を低減することができる。または、トランジスタが劣化して、しきい値電圧が変化していっても、その影響を低減することができる。そのため、表示素子の場合、表示ムラを低減でき、質の良い表示を行うことができる。
なお、第１の動作を行う前に、負荷１７または容量素子１８を事前に充電または放電するような動作を行うことが可能である。つまり、初期化動作のためのプリチャージ動作を行うことが可能である。その場合の動作について、図３（Ｄ）に示す。
具体的にはｎｏｄｅＡは、任意の値であり、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧをＶＤＤ、ｎｏｄｅＨをＶ１にする。そしてスイッチ１２を非導通状態にする。スイッチ１４とスイッチ１５を導通状態にする。その結果、ｎｏｄｅＢがＶ１となり、負荷１７を事前に充電または放電することが可能となる。このとき、スイッチ１３とスイッチ１６は、非導通状態でもよい。ただし、スイッチ１３とスイッチ１６を導通状態にすることによって、容量素子１８の電荷も事前に充電または放電することが可能となる。
この動作では、スイッチ１２が非導通状態であるため、ｎｏｄｅＡは任意の値でよい。したがって、別の画素に、配線１９から信号を供給しながら、本画素でプリチャージ動作を行うことが出来る。そのため、動作させるための時間を長くとることが出来る。また、本プリチャージ動作を行うことにより、動作１の初期化動作を素早く完了させることが出来る。
なお、このプリチャージ動作を行うときに、負荷１７に電流が流れないようにしたい場合には、電位Ｖ１は、Ｖｃａｔと同じか、それ以下の電位にすることが好適である。ただし、本発明の実施形態の一態様は、これに限定されない。
なお、本プリチャージ動作は、行わないことも可能である。
なお、本実施の形態の回路構成を図１（Ａ）で示したが、本発明の一態様はこれに限定されない。図３（Ａ）乃至（Ｃ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することが出来る。
例えば、具体的にはスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５及びスイッチ１６は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図３（Ａ）での第１の動作でいえば、第１の動作時には図４（Ａ）に示すように接続されていればよい。また上記図３（Ｂ）での第２の動作の説明でいえば、第２の動作時には図４（Ｂ）に示すように接続されていればよい。また上記図３（Ｃ）での第３の動作の説明でいえば、第３の動作時には図４（Ｃ）に示すように接続されていればよい。また上記図３（Ｄ）での動作の説明でいえば、その動作時には図４（Ｄ）に示すように接続されていればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
なおトランジスタのしきい値電圧を補正する動作について図３（Ａ）乃至（Ｃ）などで示したが、本発明の一態様はこれに限定されない。例えば、上記図３（Ｂ）での第２の動作と上記図３（Ｃ）での第３の動作との間にトランジスタ１１の移動度のばらつきを補正するための期間を設けても良い。図３（Ａ）乃至（Ｃ）で説明した第１の動作乃至第３の動作に、トランジスタ１１の移動度の補正をする期間を追加した動作を図５（Ａ）乃至（Ｄ）に示す。
なお図５（Ａ）に示す第１の動作は、図３（Ａ）で説明した第１の動作と同じであり、説明を省略する。また図５（Ｂ）に示す第２の動作は、図３（Ｂ）で説明した第２の動作と同じであり、説明を省略する。
次いで第３の動作について図５（Ｃ）に示し、図３（Ａ）及び図３（Ｂ）と同様にして説明する。
第３の動作は、トランジスタ１１のゲートに保持された電位（容量素子１８に保存された電荷）を利用してトランジスタ１１を導通状態にし、流れる電流量の大きさを利用してトランジスタ１１の移動度の補正を行う動作である。具体的にはｎｏｄｅＡは任意であるが例えばＶｓｉｇ、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧは任意であるが例えばＶＤＤ、ｎｏｄｅＨは任意であるが例えばＶ１にする。そしてスイッチ１３及びスイッチ１５を導通状態にし、スイッチ１２、スイッチ１４及びスイッチ１６を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＤがＶｓｉｇ、ｎｏｄｅＥ及びｎｏｄｅＦが（２×Ｖｓｉｇ＋Ｖｔｈ−Ｖ１−ΔＶｅｌ）となる。そしてＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１−ΔＶｅｌ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１−ΔＶｅｌ）となる。
なお第３の動作において、スイッチ１３及びスイッチ１５を導通状態にし、スイッチ１２、スイッチ１４及びスイッチ１６を非導通状態にした直後では、Ｖｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１）となりしきい値電圧Ｖｔｈより大きくなる。そのため、容量素子１８に保存された電荷は、トランジスタ１１を介して流れ出す。トランジスタ１１に電流が流れると、ｎｏｄｅＥ及びｎｏｄｅＦが（２×Ｖｓｉｇ＋Ｖｔｈ−Ｖ１−ΔＶｅｌ）に低下し、ＶｃおよびＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１−ΔＶｅｌ）となる。つまり、容量素子１８に保存された電荷が、トランジスタ１１を介して流れることによって、ΔＶｅｌだけ電圧が小さくなる。
前述のトランジスタ１１の電圧の変化量（ΔＶｅｌ）は、トランジスタの移動度に応じて変化する。従ってトランジスタ１１の移動度に応じた電位の変動分を予めトランジスタのゲートの電位に相当するｎｏｄｅＥに、加味した値で設定することができる。
第３の動作においてトランジスタ１１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１−ΔＶｅｌ）となり、トランジスタ１１の移動度を加味した値に設定することができる。従って、本実施の形態の構成により、負荷に供給する電流値への、トランジスタの移動度のばらつきの影響を低減することができる。または、トランジスタが劣化して、移動度が変化していっても、その影響を低減することができる。
次いで第４の動作について図５（Ｄ）に示し、図３（Ａ）及び図３（Ｂ）と同様にして説明する。なお図５（Ｄ）に示す第４の動作は、図３（Ｃ）で説明した第３の動作と同じであり、異なる点のみ説明する。
第４の動作によって、ｎｏｄｅＢ及びｎｏｄｅＤがＶｅｌ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１＋Ｖｅｌ−ΔＶｅｌ）、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１−ΔＶｅｌ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１−ΔＶｅｌ）となる。
第４の動作においてトランジスタ１１のＶｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖ１−ΔＶｅｌ）となり、トランジスタ１１のしきい値電圧及び移動度を加味した値に設定することができる。従って、本実施の形態の構成により、負荷に供給する電流値への、トランジスタのしきい値電圧及び移動度のばらつきの影響を低減することができる。
なお図５（Ａ）乃至（Ｄ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することが出来る。
例えば、具体的にはスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５及びスイッチ１６は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図５（Ａ）での第１の動作でいえば、第１の動作時には図６（Ａ）に示すように接続されていればよい。また上記図５（Ｂ）での第２の動作の説明でいえば、第２の動作時には図６（Ｂ）に示すように接続されていればよい。また上記図５（Ｃ）での第３の動作の説明でいえば、第３の動作時には図６（Ｃ）に示すように接続されていればよい。また上記図５（Ｄ）での第４の動作の説明でいえば、第４の動作時には図６（Ｄ）に示すように接続されていればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
なお、本実施の形態の回路構成を図１（Ａ）で示したが、本発明の一態様はこれに限定されない。トランジスタ１１の数や配置を変更することにより、様々な回路を用いて構成することが出来る。
なお、図５及び図６のように、トランジスタ１１の移動度の補正をする動作を行った場合でも、図３（Ｄ）および図４（Ｄ）と同様に、プリチャージ動作を行うことが可能である。
例えば、図７に示す回路１０Ａのように、回路を電流源として機能させることができるトランジスタとしてトランジスタ１１Ａとトランジスタ１１Ｂとをゲートを共通化して直列接続した構成とすることもできる。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。これにより、飽和領域での特性がフラットになり、キンク効果を低減することが出来る。
また別の構成として例えば、図８に示す回路１０Ｂのように、回路を電流源として機能させることができるトランジスタとしてトランジスタ１１Ａとトランジスタ１１Ｂとをゲートを共通化して並列接続した構成とすることもできる。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。これにより、飽和領域においても、多くの電流を流すことが出来る。これにより、飽和領域での特性がフラットになり、キンク効果を低減することが出来る。
また別の構成として例えば、図９に示す回路１０Ｃのように、回路を電流源として機能させることができるトランジスタとしてトランジスタ１１Ａ、トランジスタ１１Ｂ、トランジスタ１１Ｃ、トランジスタ１１Ｄをゲートを共通化して直列接続及び並列接続した構成とすることもできる。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
図７乃至図９の構成を適用することで、トランジスタ１１のチャネル幅及び／またはチャネル長を可変することができる。図７乃至図９の構成に示すように複数のトランジスタを組み合わせてチャネル幅及び／またはチャネル長を可変する構成とすることにより、最初からチャネル幅及び／またはチャネル長の大きいトランジスタを設ける構成に比べ、トランジスタ特性のばらつきの影響を小さくすることができる。
なお、本実施の形態において、トランジスタのしきい値電圧などのばらつきを補正するような動作を行ったが、本発明の実施形態の一態様は、これに限定されない。例えば、しきい値電圧のばらつきを補正するような動作を行わずに、負荷１７に電流を供給させて動作させることも可能である。
なお、図１（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図１（Ａ）などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、ｎｏｄｅＧまたは／および、ｎｏｄｅＨにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。
本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態の一部または全部について、他の実施の形態の一部また全部と、自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態２）
本実施の形態においては実施の形態１で述べた回路構成とは、一部が別の構成となっている場合の例について説明する。したがって、実施の形態１で述べた内容は、本実施の形態で述べる内容に対しても、適用することが可能である。
図１０（Ａ）には、図１（Ａ）の回路１０と類似した回路構成を有する回路１０ｐを示す。図１０（Ａ）に示す回路１０ｐが図１（Ａ）に示す回路１０と異なる点は、電位Ｖ１を供給する配線２２を省略し、スイッチ１４の第２端子を配線２０に接続する回路構成とする点にある。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
なお図１０（Ａ）において負荷１７が発光素子の場合には、回路１０ｐは画素に相当するものとなる。図１０（Ａ）の負荷１７を発光素子とし、回路１０ｐを画素とした場合の回路図を図３０に示す。図３０において、画素１００ｐは、スイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、発光素子１０７、容量素子１０８、回路を電流源として機能させることができるトランジスタ１０１を有する。また画素１００ｐは、配線１０９、配線１１０及び配線１１１に接続される。
なお図３０に示すスイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６は、図１０（Ａ）に示すスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５、スイッチ１６に相当する。また図３０に示す容量素子１０８、トランジスタ１０１、配線１０９、配線１１０及び配線１１１は、図１０（Ａ）に示す容量素子１８、トランジスタ１１、配線１９、配線２０及び配線２１に相当する。
次いで図１０（Ａ）に示す回路１０ｐの動作について説明する。図１０（Ａ）に示す回路１０ｐの動作は、主に第１の動作、第２の動作、第３の動作に分けることができる。
なお、図１０（Ａ）に示す回路構成の動作を説明するため、図１０（Ｂ）には各素子の間のノード（節点）の電位及び各配線の電位を説明するための符号を付して示している。また図１０（Ｂ）にはトランジスタ１１の主にソースとなる一方の端子とゲートとの間の電圧Ｖｇｓ、容量素子１８の電極間の電圧Ｖｃにも符号を付して示している。
図１０（Ｂ）に示す各ノード及び各配線にあたるのは、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、及びｎｏｄｅＧである。ｎｏｄｅＡの電位は、配線１９の電位に相当する。またノードｎｏｄｅＢの電位は、トランジスタ１１の第１端子、スイッチ１２の第１端子、スイッチ１５の第１端子及び負荷１７の一方の電極を接続する配線の電位に相当する。またｎｏｄｅＣの電位は、配線２０の電位に相当する。またｎｏｄｅＤの電位は、スイッチ１４の第１端子、スイッチ１５の第２端子及び容量素子１８の他方の電極を接続する配線の電位に相当する。またｎｏｄｅＥの電位は、トランジスタ１１のゲート、容量素子１８の一方の電極及びスイッチ１３の第１端子を接続する配線の電位に相当する。またノードｎｏｄｅＦの電位は、トランジスタ１１の第２端子、スイッチ１３の第２端子及びスイッチ１６の第１端子を接続する配線の電位に相当する。またノードｎｏｄｅＧの電位は、配線２１の電位に相当する。
まず第１の動作について図１１（Ａ）に示し説明する。なお図１０（Ｂ）の図中の各素子の符号については省略し、各スイッチの導通状態及び非導通状態をＯＮ及びＯＦＦで表している。また図１０（Ｂ）で説明した電圧Ｖｇｓ、電圧Ｖｃ、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、及びｎｏｄｅＧの印加状態について示している。
第１の動作は、各ノードの電位を初期化する動作である。具体的にはｎｏｄｅＡをＶｓｉｇ、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１２、スイッチ１３、スイッチ１４及びスイッチ１６を導通状態にし、スイッチ１５を非導通状態にする。すると、ｎｏｄｅＢがＶｓｉｇ、ｎｏｄｅＤがＶｃａｔ、ｎｏｄｅＥがＶＤＤ、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（ＶＤＤ−Ｖｓｉｇ）となり、Ｖｃは（ＶＤＤ−Ｖｃａｔ）となる。
図１１（Ａ）に示す第１の動作が実施の形態１の図３（Ａ）と異なる点は、ｎｏｄｅＤに供給される電位Ｖ１をＶｃａｔに置き換える点にある。第１の動作でｎｏｄｅＤに保持する電位は、Ｖｓｉｇより大きい電位であればよいため、Ｖｓｉｇより大きいＶｃａｔを第１の動作でｎｏｄｅＤに保持する構成とすることができる。当該構成とすることにより、配線数を増やすことなく、負荷１７に電流を流す第３の動作の際、トランジスタ１１が飽和領域で動作するように動作させることができる。
次いで第２の動作について図１１（Ｂ）に示し、図１１（Ａ）と同様にして説明する。
第２の動作は、トランジスタ１１のゲートの電位（または容量素子１８に充電された電荷）を放電することで、トランジスタ１１のしきい値電圧をＶｇｓで取得させる動作である。具体的にはｎｏｄｅＡをＶｓｉｇ、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１２、スイッチ１３及びスイッチ１４を導通状態にし、スイッチ１５及びスイッチ１６を非導通状態にする。すると、ｎｏｄｅＢがＶｓｉｇ、ｎｏｄｅＤがＶｃａｔ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ）、ｎｏｄｅＦが（Ｖｓｉｇ＋Ｖｔｈ）となる。そしてＶｇｓはＶｔｈとなり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｃａｔ）となる。
図１１（Ｂ）に示す第２の動作では、実施の形態１の図３（Ｂ）と同様にして、トランジスタ１１のゲートの電位にあたるｎｏｄｅＥを（Ｖｓｉｇ＋Ｖｔｈ）というようにトランジスタ１１のしきい値電圧を取得した値とすることができる。また第２の動作により、Ｖｇｓはトランジスタ１１のしきい値電圧Ｖｔｈまで低下して定常状態となる。そのため、前述の放電によりｎｏｄｅＥ及びｎｏｄｅＦは、（Ｖｓｉｇ＋Ｖｔｈ）で定常状態となる。そして、第２の動作終了時にＶｃは、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｃａｔ）が保持された状態となる。
次いで第３の動作について図１１（Ｃ）に示し、図１１（Ａ）及び図１１（Ｂ）と同様にして説明する。
第３の動作は、トランジスタ１１を電流源の一部として用いて、負荷１７に電流を出力する動作である。具体的にはｎｏｄｅＡは任意であるが例えばＶｓｉｇ、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１５及びスイッチ１６を導通状態にし、スイッチ１２、スイッチ１３及びスイッチ１４を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＤがＶｅｌ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ−Ｖｃａｔ＋Ｖｅｌ）、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｃａｔ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−Ｖｃａｔ）となる。
図１１（Ｃ）に示す第３の動作では、実施の形態１の図３（Ｃ）と同様にして、ｎｏｄｅＢ、ｎｏｄｅＤ及びｎｏｄｅＦの電位が、ｎｏｄｅＥを電気的に浮遊状態とした状態のままで、上昇する。従ってＶｃの（Ｖｓｉｇ＋Ｖｔｈ−Ｖｃａｔ）を保持した状態で、容量結合によりｎｏｄｅＥの電位は上昇し、（Ｖｓｉｇ＋Ｖｔｈ−Ｖｃａｔ＋Ｖｅｌ）となる。つまり、ｎｏｄｅＢ及びｎｏｄｅＤの電位が上昇することによって、ブートストラップ動作により、ｎｏｄｅＥの電位も上昇する。
このように、ｎｏｄｅＢ及びｎｏｄｅＤの電位が上昇しても、動作できるため、負荷（例えば、表示素子、発光素子）の電圧電流特性が劣化しても、その影響を低減することができる。
なお、図３（Ｄ）と同様に、第１の動作を行う前に、負荷１７または容量素子１８を事前に充電または放電するようなプリチャージ動作を行うことが可能である。その場合の動作について、図１１（Ｄ）に示す。
具体的にはｎｏｄｅＡは、任意の値であり、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１２を非導通状態にする。スイッチ１４とスイッチ１５を導通状態にする。その結果、ｎｏｄｅＢがＶｃａｔとなり、負荷１７を事前に充電または放電することが可能となる。このとき、スイッチ１３とスイッチ１６は、非導通状態でもよい。ただし、スイッチ１３とスイッチ１６を導通状態にすることによって、容量素子１８の電荷も事前に充電または放電することが可能となる。
なお、このプリチャージ動作を行うときに、負荷１７の両端の電圧は同じになるため、負荷１７には、電流が流れないようにすることが出来る。
なお、本プリチャージ動作は、行わないことも可能である。
なお、本実施の形態の回路構成を図１０（Ａ）で示したが、本発明の一態様はこれに限定されない。図１１（Ａ）乃至（Ｃ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することが出来る。
例えば、具体的にはスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５及びスイッチ１６は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図１１（Ａ）での第１の動作でいえば、第１の動作時には図１２（Ａ）に示すように接続されていればよい。また上記図１１（Ｂ）での第２の動作の説明でいえば、第２の動作時には図１２（Ｂ）に示すように接続されていればよい。また上記図１１（Ｃ）での第３の動作の説明でいえば、第３の動作時には図１２（Ｃ）に示すように接続されていればよい。また上記図１１（Ｄ）での動作の説明でいえば、その動作時には図１２（Ｄ）に示すように接続されていればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
以上説明したように、本実施の形態で示す回路構成では、上記実施の形態１の構成における配線２２を削減しても、上記実施の形態１と同様の動作を行うことができる。従って回路に接続する配線数を削減して、回路の小型化を図ることができる。
なお、上記実施の形態１の図５（Ｃ）、図６（Ｃ）と同様に、図１０（Ａ）の回路を用いて、移動度を補正する動作を行うことは可能である。
なお、図１０（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図１０（Ａ）などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、または／および、ｎｏｄｅＧにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態３）
本実施の形態においては実施の形態１及び実施の形態２で述べた回路構成とは、一部が別の構成となっている場合の例について説明する。したがって、実施の形態１及び実施の形態２で述べた内容は、本実施の形態で述べる内容に対しても、適用することが可能である。
図１３（Ａ）には、図１（Ａ）の回路１０と類似した回路構成を有する回路１０ｑを示す。図１３（Ａ）に示す回路１０ｑが図１（Ａ）に示す回路１０と異なる点は、電位Ｖ１を供給する配線２２を省略し、スイッチ１４の第２端子を配線２１に接続する回路構成とする点にある。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
なお図１３（Ａ）において負荷１７が発光素子の場合には、回路１０ｑは画素に相当するものとなる。図１３（Ａ）の負荷１７を発光素子とし、回路１０ｑを画素とした場合の回路図を図３１に示す。図３１において、画素１００ｑは、スイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、発光素子１０７、容量素子１０８、トランジスタ１０１を有する。トランジスタ１０１は、回路を電流源として機能させることができる。また画素１００ｑは、配線１０９、配線１１０及び配線１１１に接続される。
なお図３１に示すスイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６は、図１３（Ａ）に示すスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５、スイッチ１６に相当する。また図３１に示す容量素子１０８、トランジスタ１０１、配線１０９、配線１１０及び配線１１１は、図１３（Ａ）に示す容量素子１８、トランジスタ１１、配線１９、配線２０及び配線２１に相当する。
次いで図１３（Ａ）に示す回路１０ｑの動作について説明する。図１３（Ａ）に示す回路１０ｑの動作は、主に第１の動作、第２の動作、第３の動作に分けることができる。
なお、図１３（Ａ）に示す回路構成の動作を説明するため、図１３（Ｂ）には各素子の間のノード（節点）の電位及び各配線の電位を説明するための符号を付して示している。また図１３（Ｂ）にはトランジスタ１１の主にソースとなる一方の端子とゲートとの間の電圧Ｖｇｓ、容量素子１８の電極間の電圧Ｖｃにも符号を付して示している。
図１３（Ｂ）に示す各ノード及び各配線にあたるのは、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、及びｎｏｄｅＧである。ｎｏｄｅＡの電位は、配線１９の電位に相当する。またノードｎｏｄｅＢの電位は、トランジスタ１１の第１端子、スイッチ１２の第１端子、スイッチ１５の第１端子及び負荷１７の一方の電極を接続する配線の電位に相当する。またｎｏｄｅＣの電位は、配線２０の電位に相当する。またｎｏｄｅＤの電位は、スイッチ１４の第１端子、スイッチ１５の第２端子及び容量素子１８の他方の電極を接続する配線の電位に相当する。またｎｏｄｅＥの電位は、トランジスタ１１のゲート、容量素子１８の一方の電極及びスイッチ１３の第１端子を接続する配線の電位に相当する。またノードｎｏｄｅＦの電位は、トランジスタ１１の第２端子、スイッチ１３の第２端子及びスイッチ１６の第１端子を接続する配線の電位に相当する。またノードｎｏｄｅＧの電位は、配線２１の電位に相当する。
まず第１の動作について図１４（Ａ）に示し説明する。なお図１３（Ｂ）の図中の各素子の符号については省略し、各スイッチの導通状態及び非導通状態をＯＮ及びＯＦＦで表している。また図１３（Ｂ）で説明した電圧Ｖｇｓ、電圧Ｖｃ、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、及びｎｏｄｅＧの印加状態について示している。
第１の動作は、各ノードの電位を初期化する動作である。具体的にはｎｏｄｅＡをＶｓｉｇ、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１２、スイッチ１３、スイッチ１４及びスイッチ１６を導通状態にし、スイッチ１５を非導通状態にする。すると、ｎｏｄｅＢがＶｓｉｇ、ｎｏｄｅＤがＶＤＤ、ｎｏｄｅＥがＶＤＤ、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（ＶＤＤ−Ｖｓｉｇ）となり、容量素子１８の電極間の電圧が０となる。
図１４（Ａ）に示す第１の動作が実施の形態１の図３（Ａ）と異なる点は、ｎｏｄｅＤに供給される電位Ｖ１を電位ＶＤＤに置き換える点にある。第１の動作でｎｏｄｅＤに保持する電位は、Ｖｓｉｇより大きい電位であればよいため、Ｖｓｉｇより大きいＶＤＤを第１の動作でｎｏｄｅＤに保持する構成とすることができる。当該構成とすることにより、配線数を増やすことなく、負荷１７に電流を流す第３の動作の際、トランジスタ１１が飽和領域で動作するように動作させることができる。
次いで第２の動作について図１４（Ｂ）に示し、図１４（Ａ）と同様にして説明する。
第２の動作は、トランジスタ１１のゲートの電位（または容量素子１８に充電された電荷）を放電することで、トランジスタ１１のしきい値電圧をＶｇｓで取得させる動作である。具体的にはｎｏｄｅＡをＶｓｉｇ、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１２、スイッチ１３及びスイッチ１４を導通状態にし、スイッチ１５及びスイッチ１６を非導通状態にする。すると、ｎｏｄｅＢがＶｓｉｇ、ｎｏｄｅＤがＶＤＤ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ）、ｎｏｄｅＦが（Ｖｓｉｇ＋Ｖｔｈ）となる。そしてＶｇｓはＶｔｈとなり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−ＶＤＤ）となる。
図１４（Ｂ）に示す第２の動作では、実施の形態１の図３（Ｂ）と同様にして、トランジスタ１１のゲートの電位にあたるｎｏｄｅＥを（Ｖｓｉｇ＋Ｖｔｈ）というようにトランジスタ１１のしきい値電圧を取得した値とすることができる。また第２の動作により、Ｖｇｓはトランジスタ１１のしきい値電圧Ｖｔｈまで低下して定常状態となる。そのため、前述の放電によりｎｏｄｅＥ及びｎｏｄｅＦは、（Ｖｓｉｇ＋Ｖｔｈ）で定常状態となる。そして、第２の動作終了時にＶｃは、（Ｖｓｉｇ＋Ｖｔｈ−ＶＤＤ）が保持された状態となる。
次いで第３の動作について図１４（Ｃ）に示し、図１４（Ａ）及び図１４（Ｂ）と同様にして説明する。
第３の動作は、トランジスタ１１を電流源の一部として用いて、負荷１７に電流を出力する動作である。具体的にはｎｏｄｅＡは任意であるが例えばＶｓｉｇ、ｎｏｄｅＣをＶｃａｔ、ｎｏｄｅＧをＶＤＤにする。そしてスイッチ１５及びスイッチ１６を導通状態にし、スイッチ１２、スイッチ１３及びスイッチ１４を非導通状態にする。すると、ｎｏｄｅＢ及びｎｏｄｅＤがＶｅｌ、ｎｏｄｅＥが（Ｖｓｉｇ＋Ｖｔｈ−ＶＤＤ＋Ｖｅｌ）、ｎｏｄｅＦがＶＤＤとなる。そしてＶｇｓは（Ｖｓｉｇ＋Ｖｔｈ−ＶＤＤ）となり、Ｖｃは（Ｖｓｉｇ＋Ｖｔｈ−ＶＤＤ）となる。
図１４（Ｃ）に示す第３の動作では、実施の形態１の図３（Ｃ）と同様にして、ｎｏｄｅＢ、ｎｏｄｅＤ及びｎｏｄｅＦの電位が、ｎｏｄｅＥを電気的に浮遊状態とした状態のままで、上昇する。従ってＶｃの（Ｖｓｉｇ＋Ｖｔｈ−ＶＤＤ）を保持した状態で、容量結合によりｎｏｄｅＥの電位は上昇し、（Ｖｓｉｇ＋Ｖｔｈ−ＶＤＤ＋Ｖｅｌ）となる。つまり、ｎｏｄｅＢ及びｎｏｄｅＤの電位が上昇することによって、ブートストラップ動作により、ｎｏｄｅＥの電位も上昇する。
このように、ｎｏｄｅＢ及びｎｏｄｅＤの電位が上昇しても、動作できるため、負荷（例えば、表示素子、発光素子）の電圧電流特性が劣化しても、その影響を低減することができる。
なお、本実施の形態の回路構成を図１３（Ａ）で示したが、本発明の一態様はこれに限定されない。図１４（Ａ）乃至（Ｃ）で説明したトランジスタのしきい値電圧を補正する動作と同様の動作となるように、スイッチの配置や数を変更することや、適切な電圧を供給することにより、様々な回路を用いて構成することが出来る。
例えば、具体的にはスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５及びスイッチ１６は、ノード間の導通状態と非導通状態とを制御できるなら、場所または数はどのように配置しても良い。上記図１４（Ａ）での第１の動作でいえば、第１の動作時には図１５（Ａ）に示すように接続されていればよい。また上記図１４（Ｂ）での第２の動作の説明でいえば、第２の動作時には図１５（Ｂ）に示すように接続されていればよい。また上記図１４（Ｃ）での第３の動作の説明でいえば、第３の動作時には図１５（Ｃ）に示すように接続されていればよい。各ノードの電位についても、各動作に影響を与えないようなノードについて、任意の大きさの電位にすることが可能である。
以上説明したように、本実施の形態で示す回路構成では、上記実施の形態１の構成における配線２２を削減しても、上記実施の形態１と同様の動作を行うことができる。従って回路に接続する配線数を削減して、回路の小型化を図ることができる。
なお、上記実施の形態１の図５（Ｃ）、図６（Ｃ）と同様に、図１３（Ａ）の回路を用いて、移動度を補正する動作を行うことは可能である。
なお、図１３（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図１３（Ａ）などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、または／および、ｎｏｄｅＧにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態４）
本実施の形態においては実施の形態１乃至実施の形態３で述べた回路構成とは、一部が別の構成となっている場合の例について説明する。したがって、実施の形態１乃至実施の形態３で述べた内容は、本実施の形態で述べる内容に対しても、適用することが可能である。
図１６には、図２（Ａ）の回路１０と類似した回路構成を有する回路１０ｒを示す。図１６に示す回路１０ｒが図２（Ａ）に示す回路１０と異なる点は、電位Ｖ１を供給する配線２２を省略し、スイッチ１４の第２端子を配線３４に接続する回路構成とする点、及びトランジスタ１２Ｔ乃至トランジスタ１６Ｔをスイッチ１２乃至スイッチ１６とした点にある。なお、図２（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
なお図１６において負荷１７が発光素子の場合には、回路１０ｒは画素に相当するものとなる。図１６の負荷１７を発光素子とし、回路１０ｒを画素とした場合の回路図を図３２に示す。図３２において、画素１００ｒは、スイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、発光素子１０７、容量素子１０８、トランジスタ１０１を有する。トランジスタ１０１は、回路を電流源として機能させることができる。また画素１００ｒは、配線１０９、配線１１０及び配線１１１に接続される。またスイッチ１０２乃至スイッチ１０６は、Ｈレベルの電位またはＬレベルの電位が供給されることで導通状態または非導通状態を制御する配線１３１乃至配線１３５に接続される。
なお図３２に示すスイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６は、図１６に示すスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５、スイッチ１６に相当する。また図３２に示す容量素子１０８、トランジスタ１０１、配線１０９、配線１１０及び配線１１１は、図１６に示す容量素子１８、トランジスタ１１、配線１９、配線２０及び配線２１に相当する。また図３２に示す配線１３１乃至配線１３５は、配線３１乃至配線３５に相当する。
図１６に示す回路１０ｒの動作は、上記実施の形態１乃至３で説明した動作と同様に、主に第１の動作、第２の動作、第３の動作に分けることができる。
なお図１６に示す回路１０ｒの構成では、実施の形態１の図３と異なる点として、ｎｏｄｅＤに供給する電位Ｖ１を、スイッチ１５の導通状態または非導通状態を制御する配線のＬレベルの電位に置き換えて用いる点にある。この場合、図１６に示す回路１０ｒの動作における第１の動作でｎｏｄｅＤに保持する電位は、Ｖｓｉｇより大きい電位であればよいため、スイッチ１５の導通状態または非導通状態を制御する配線のＬレベルの電位を、Ｖｓｉｇより大きい電位に設定しておけばよい。当該構成とすることにより、配線数を増やすことなく、負荷１７に電流を流す第３の動作の際、トランジスタ１１が飽和領域で動作するように動作させることができる。
以上説明したように、本実施の形態で示す回路構成では、上記実施の形態１の構成における配線２２を削減しても、上記実施の形態１と同様の動作を行うことができる。従って回路に接続する配線数を削減して、回路の小型化を図ることができる。
なお、上記実施の形態１の図５（Ｃ）、図６（Ｃ）と同様に、図１６の回路を用いて、移動度を補正する動作を行うことは可能である。
なお、上記実施の形態１の図３（Ｄ）、図４（Ｄ）と同様に、図１６の回路を用いて、プリチャージ動作を行うことは可能である。
なお、図１６などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図１６などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、または／および、ｎｏｄｅＧにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態５）
本実施の形態においては実施の形態１乃至実施の形態４で述べた回路構成に対して、一部が追加された構成となっている場合の例について説明する。したがって、実施の形態１乃至実施の形態４で述べた内容は、本実施の形態で述べる内容に対しても、適用することが可能である。
図１７（Ａ）には、図１（Ａ）の回路１０にスイッチが追加された回路構成を有する回路１０ｓを示す。図１７（Ａ）に示す回路１０ｓが図１（Ａ）に示す回路１０と異なる点は、負荷１７の一方の電極と、トランジスタ１１の第１端子、スイッチ１２の第１端子及びスイッチ１５の第１端子との間に新たにスイッチ４１を設ける回路構成とする点にある。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
なお図１７（Ａ）において負荷１７が発光素子の場合には、回路１０ｓは画素に相当するものとなる。図１７（Ａ）の負荷１７を発光素子とし、回路１０ｓを画素とした場合の回路図を図３３に示す。図３３において、画素１００ｓは、スイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、スイッチ１４１、発光素子１０７、容量素子１０８、トランジスタ１０１を有する。トランジスタ１０１は、回路を電流源として機能させることができる。また画素１００ｓは、配線１０９、配線１１０、配線１１１及び配線１１２に接続される。
なお図３３に示すスイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、スイッチ１４１は、図１７（Ａ）に示すスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５、スイッチ１６、スイッチ４１に相当する。また図３３に示す容量素子１０８、トランジスタ１０１、配線１０９、配線１１０、配線１１１及び配線１１２は、図１７（Ａ）に示す容量素子１８、トランジスタ１１、配線１９、配線２０、配線２１及び配線２２に相当する。
なお、図２（Ａ）と同様に、図１７（Ａ）に対して、スイッチ４１をトランジスタ４１Ｔで実現し、そのゲートに、配線３６を介して、回路２７Ｆが接続された例を図１７（Ｂ）に示す。
なお、配線３６と配線３４を、１本の配線にまとめることも可能である。このとき、トランジスタ４１Ｔとトランジスタ１５Ｔとは、同じ極性であることが望ましい。その場合の回路図を図７１に示す。
なお、配線３６と配線３１とを、１本の配線にまとめることも可能である。このとき、トランジスタ４１Ｔとトランジスタ１２Ｔとは、逆の極性であることが望ましい。その場合の回路図を図７２に示す。
なお、配線３６と配線３２とを、１本の配線にまとめることも可能である。このとき、トランジスタ４１Ｔとトランジスタ１３Ｔとは、逆の極性であることが望ましい。その場合の回路図を図７３に示す。
なお、配線３６と配線３３とを、１本の配線にまとめることも可能である。このとき、トランジスタ４１Ｔとトランジスタ１４Ｔとは、逆の極性であることが望ましい。その場合の回路図を図７４に示す。
なお、配線３６と配線３４の２本と、配線３１及び配線３２の２本とを、１本の配線にまとめることも可能である。このとき、トランジスタ４１Ｔ及びトランジスタ１５Ｔと、トランジスタ１２Ｔ及びトランジスタ１３Ｔとは、逆の極性であることが望ましい。配線３６と配線３４の２本と、配線３１及び配線３２の２本とを、１本の配線にまとめた場合の回路図を図７５に示す。
なお、配線３６と配線３４の２本と、配線３１及び配線３３の２本とを、１本の配線にまとめることも可能である。このとき、トランジスタ４１Ｔ及びトランジスタ１５Ｔと、トランジスタ１２Ｔ及びトランジスタ１４Ｔとは、逆の極性であることが望ましい。配線３６と配線３４の２本と、配線３１及び配線３３の２本とを、１本の配線にまとめた場合の回路図を図７６に示す。
なお、配線３６と配線３４の２本と、配線３２及び配線３３の２本とを、１本の配線にまとめることも可能である。このとき、トランジスタ４１Ｔ及びトランジスタ１５Ｔと、トランジスタ１３Ｔ及びトランジスタ１４Ｔとは、逆の極性であることが望ましい。配線３６と配線３４の２本と、配線３２及び配線３３の２本とを、１本の配線にまとめた場合の回路図を図７７に示す。
なお、配線３６と配線３４の２本と、配線３１、配線３２及び配線３３のうちの１本、２本または３本とを、１本の配線にまとめることも可能である。このとき、トランジスタ４１Ｔ及びトランジスタ１５Ｔと、トランジスタ１２Ｔ、トランジスタ１３Ｔ及びトランジスタ１４Ｔとは、逆の極性であることが望ましい。配線３６と配線３４の２本と、配線３１、配線３２及び配線３３の３本とを、１本の配線にまとめた場合の回路図を図７８に示す。
なお、図１０（Ａ）と同様に、図１７（Ａ）に対して、配線２２を配線２０にまとめた場合の例を、図７９（Ａ）に示す。図１３（Ａ）と同様に、図１７（Ａ）に対して、配線２２を配線２１にまとめた場合の例を、図７９（Ｂ）に示す。
なお、図７１から図７８で示したように、画素の中で配線をまとめるのではなく、図６３（Ｂ）に示すように、画素領域の外で、配線を接続させ、画素領域の中では、別々の配線として配置することも可能である。
図１７（Ａ）に示す回路１０ｓの動作は、上記実施の形態１乃至４で説明した動作と同様に、主に第１の動作、第２の動作、第３の動作に分けることができる。
なお図１７（Ａ）に示す回路１０ｓの構成では、実施の形態１の図３と異なる点として、第１の動作及び第２の動作時にスイッチ４１を非導通状態とし、第３の動作時にスイッチ４１を導通状態とする点にある。この場合、第１の動作時及び第２の動作時に負荷１７に流れる電流をより確実に低減するとともに、第３の動作時に負荷１７に電流を流すことができる。当該構成とすることにより、負荷１７に電流がより確実に流れないように動作させることができる。そのため、Ｖｓｉｇは、Ｖｃａｔよりも低くしなくても、負荷１７に電流が流れないようにすることが可能となる。または、スイッチ４１によって、負荷１７とトランジスタ１１とが非導通状態とすることができるため、第１の動作または第２の動作において、負荷１７を充電または放電する必要がないため、素早く定常状態にすることができ、信号の入力を早く完了させることが出来る。
なお、スイッチ４１は、図３（Ｄ）および図４（Ｄ）のようなプリチャージ動作のときには、負荷１７を充電または放電する必要がないため、非導通状態であることが好適である。ただし、負荷１７を充電または放電したい場合には、導通状態であることが好適である。
なお、上記実施の形態１の図５（Ｃ）、図６（Ｃ）と同様に、図１７（Ａ）の回路を用いて、移動度を補正する動作を行うことは可能である。その場合、スイッチ４１は、導通状態でもよいし、非導通状態でもよい。
なお図１７（Ａ）に示すスイッチ４１を設ける構成とは、別の構成について図１８（Ａ）に示す。
図１８（Ａ）には、図１（Ａ）の回路１０にスイッチが追加された回路構成を有する回路１０ｔを示す。図１８（Ａ）に示す回路１０ｔが図１７（Ａ）に示す回路１０ｓと異なる点は、負荷１７の一方の電極及びスイッチ１５の第１端子と、トランジスタ１１の第１端子及びスイッチ１２の第１端子との間にスイッチ４２を設ける回路構成とする点にある。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
なお図１８（Ａ）において負荷１７が発光素子の場合には、回路１０ｔは画素に相当するものとなる。図１８（Ａ）の負荷１７を発光素子とし、回路１０ｔを画素とした場合の回路図を図３４に示す。図３４において、画素１００ｔは、スイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、スイッチ１４２、発光素子１０７、容量素子１０８、トランジスタ１０１を有する。トランジスタ１０１は、回路を電流源として機能させることができる。また画素１００ｔは、配線１０９、配線１１０、配線１１１及び配線１１２に接続される。
なお図３４に示すスイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、スイッチ１４２は、図１８（Ａ）に示すスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５、スイッチ１６、スイッチ４２に相当する。また図３４に示す容量素子１０８、トランジスタ１０１、配線１０９、配線１１０、配線１１１及び配線１１２は、図１８（Ａ）に示す容量素子１８、トランジスタ１１、配線１９、配線２０、配線２１及び配線２２に相当する。
なお、図２（Ａ）と同様に、図１８（Ａ）に対して、スイッチ４２をトランジスタ４２Ｔで実現し、そのゲートに、配線３７を介して、回路２７Ｇが接続された例を図１８（Ｂ）に示す。
なお、配線３７と配線３４を、１本の配線にまとめることも可能である。このとき、トランジスタ４２Ｔとトランジスタ１５Ｔとは、同じ極性であることが望ましい。その場合の回路図を図８０に示す。
なお、配線３７と配線３１とを、１本の配線にまとめることも可能である。このとき、トランジスタ４２Ｔとトランジスタ１２Ｔとは、逆の極性であることが望ましい。その場合の回路図を図８１に示す。
なお、配線３７と配線３２とを、１本の配線にまとめることも可能である。このとき、トランジスタ４２Ｔとトランジスタ１３Ｔとは、逆の極性であることが望ましい。その場合の回路図を図８２に示す。
なお、配線３７と配線３３とを、１本の配線にまとめることも可能である。このとき、トランジスタ４２Ｔとトランジスタ１４Ｔとは、逆の極性であることが望ましい。その場合の回路図を図８３に示す。
なお、配線３７と配線３４の２本と、配線３１及び配線３２の２本とを、１本の配線にまとめることも可能である。このとき、トランジスタ４２Ｔ及びトランジスタ１５Ｔと、トランジスタ１２Ｔ及びトランジスタ１３Ｔとは、逆の極性であることが望ましい。配線３７と配線３４の２本と、配線３１及び配線３２の２本とを、１本の配線にまとめた場合の回路図を図８４に示す。
なお、配線３７と配線３４の２本と、配線３１及び配線３３の２本とを、１本の配線にまとめることも可能である。このとき、トランジスタ４２Ｔ及びトランジスタ１５Ｔと、トランジスタ１２Ｔ及びトランジスタ１４Ｔとは、逆の極性であることが望ましい。配線３７と配線３４の２本と、配線３１及び配線３３の２本とを、１本の配線にまとめた場合の回路図を図８５に示す。
なお、配線３７と配線３４の２本と、配線３２及び配線３３の２本とを、１本の配線にまとめることも可能である。このとき、トランジスタ４２Ｔ及びトランジスタ１５Ｔと、トランジスタ１３Ｔ及びトランジスタ１４Ｔとは、逆の極性であることが望ましい。配線３７と配線３４の２本と、配線３２及び配線３３の２本とを、１本の配線にまとめた場合の回路図を図８６に示す。
なお、配線３７と配線３４の２本と、配線３１、配線３２及び配線３３のうちの１本、２本または３本とを、１本の配線にまとめることも可能である。このとき、トランジスタ４２Ｔ及びトランジスタ１５Ｔと、トランジスタ１２Ｔ、トランジスタ１３Ｔ及びトランジスタ１４Ｔとは、逆の極性であることが望ましい。配線３７と配線３４の２本と、配線３１、配線３２及び配線３３の３本とを、１本の配線にまとめた場合の回路図を図８７に示す。
なお、図１０（Ａ）と同様に、図１８（Ａ）に対して、配線２２を配線２０にまとめた場合の例を、図８８（Ａ）に示す。図１３（Ａ）と同様に、図１８（Ａ）に対して、配線２２を配線２１にまとめた場合の例を、図８８（Ｂ）に示す。
なお、図８０から図８７で示したように、画素の中で配線をまとめるのではなく、図６３（Ｂ）に示すように、画素領域の外で、配線を接続させ、画素領域の中では、別々の配線として配置することも可能である。
なお図１８（Ａ）に示す回路１０ｔの構成では、実施の形態１の図３と異なる点として、第１の動作及び第２の動作時にスイッチ４２を非導通状態とし、第３の動作時にスイッチ４２を導通状態とする点にある。この場合、第１の動作時及び第２の動作時に負荷１７に流れる電流をより確実に低減するとともに、第３の動作時に負荷１７に電流を流すことができる。当該構成とすることにより、負荷１７に電流がより確実に流れないように動作させることができる。そのため、電位Ｖｓｉｇは、電位Ｖｃａｔよりも低くしなくても、負荷１７に電流が流れないようにすることが可能となる。または、スイッチ４２によって、負荷１７とトランジスタ１１とが非導通状態とすることができるため、第１の動作または第２の動作において、負荷１７を充電または放電する必要がないため、素早く定常状態にすることができ、信号の入力を早く完了させることが出来る。
なお、スイッチ４２およびスイッチ１５は、図３（Ｄ）および図４（Ｄ）のようなプリチャージ動作のときには、負荷１７を充電または放電する必要がないため、非導通状態であることが好適である。ただし、負荷１７を充電または放電したい場合には、導通状態であることが好適である。
なお、上記実施の形態１の図５（Ｃ）、図６（Ｃ）と同様に、図１８（Ａ）の回路を用いて、移動度を補正する動作を行うことは可能である。その場合、スイッチ４２は、電流を流すために、導通状態であることが好適である。
なお、図１７及び図１８などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図１７及び図１８などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、ｎｏｄｅＧ、または／および、ｎｏｄｅＨにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態６）
本実施の形態においては実施の形態１乃至実施の形態５で述べた回路構成に対して、一部が追加された構成となっている場合について説明する。したがって、実施の形態１乃至実施の形態５で述べた内容は、本実施の形態で述べる内容に対しても、適用することが可能である。
図１９（Ａ）には、図１（Ａ）の回路１０と類似した回路構成を有する回路１０ｖを示す。図１９（Ａ）に示す回路１０ｖが図１（Ａ）に示す回路１０と異なる点は、配線４４、及び第１端子がトランジスタ１１の第２端子に接続され、第２端子が配線４４に接続されたスイッチ４３を設ける点にある。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
なお図１９（Ａ）において負荷１７が発光素子の場合には、回路１０ｖは画素に相当するものとなる。図１９（Ａ）の負荷１７を発光素子とし、回路１０ｖを画素とした場合の回路図を図３５に示す。図３５において、画素１００ｖは、スイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、スイッチ１４３、発光素子１０７、容量素子１０８、トランジスタ１０１を有する。トランジスタ１０１は、回路を電流源として機能させることができる。また画素１００ｖは、配線１０９、配線１１０、配線１１１、配線１１２及び配線１４４に接続される。
なお図３５に示すスイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、スイッチ１４３は、図１９（Ａ）に示すスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５、スイッチ１６、スイッチ４３に相当する。また図３５に示す容量素子１０８、トランジスタ１０１、配線１０９、配線１１０、配線１１１、配線１１２及び配線１４４は、図１９（Ａ）に示す容量素子１８、トランジスタ１１、配線１９、配線２０、配線２１、配線２２及び配線４４に相当する。
なお配線４４は、一例としては、図１９（Ｂ）に示すように、少なくとも、電位Ｖｉｎｉｔを供給する機能を有する回路２８に接続される。回路２８の例としては、電源回路などがある。したがって、配線４４は、電位Ｖｉｎｉｔを、伝えることが出来る機能、または、供給することが出来る機能を有している。
電位Ｖｉｎｉｔは、各ノードの電位の初期化を行う際に容量素子１８に電荷を充電するために、設定される電位である。なお配線４４に供給する電位は、電位Ｖｉｎｉｔに限らず、一例としてはＶＤＤであってもよい。
なお、配線４４は、左右の画素、または、上下の画素でまとめて、例えば、２画素につき１本にして、本数を減らすことも可能である。
なお、図２（Ａ）と同様に、図１９（Ａ）に対して、スイッチ４３をトランジスタ４３Ｔで実現し、そのゲートに、配線３８を介して、回路２７Ｈが接続された例を図８９に示す。
なお、配線３８と、別の回路１０ｖの配線３１、配線３２、及び／又は、配線３３とを、１本の配線にまとめることも可能である。このとき、トランジスタ４３Ｔと、別の回路１０ｖのトランジスタ１２Ｔ、トランジスタ１３Ｔ、及び／又は、トランジスタ１４Ｔとは、同じ極性であることが望ましい。一例として、配線３８と、別の回路１０ｖの配線３１とを、１本の配線にまとめる場合の回路図を図９０に示す。
なお、配線３８と、別の回路１０ｖの配線３４、及び／又は、配線３５とを、１本の配線にまとめることも可能である。このとき、トランジスタ４３Ｔと、別の回路１０ｖのトランジスタ１５Ｔ、及び／又は、トランジスタ１６Ｔとは、逆の極性であることが望ましい。一例として、配線３８と、別の回路１０ｖの配線３４とを、１本の配線にまとめる場合の回路図を図９１に示す。
なお、配線３８と、別の回路１０ｖの配線３１、配線３２、及び／又は、配線３３と、別の回路１０ｖの配線３４、及び／又は、配線３５とを、１本の配線にまとめることも可能である。このとき、トランジスタ４３Ｔと、別の回路１０ｖのトランジスタ１２Ｔ、トランジスタ１３Ｔ、及び／又は、トランジスタ１４Ｔとは、同じ極性であり、トランジスタ４３Ｔと、別の回路１０ｖのトランジスタ１５Ｔ、及び／又は、トランジスタ１６Ｔとは、逆の極性であることが望ましい。一例として、配線３８と、別の回路１０ｖの配線３１及び配線３４とを、１本の配線にまとめる場合の回路図を図９２に示す。
なお、図９０から図９２で示したように、画素の中で配線をまとめるのではなく、図６３（Ｂ）に示すように、画素領域の外で、配線を接続させ、画素領域の中では、別々の配線として配置することも可能である。
図１９（Ａ）に示す回路１０ｖの動作は、上記実施の形態１乃至５で説明した動作と同様に、主に第１の動作、第２の動作、第３の動作に分けることができる。
なお図１９（Ａ）に示す回路１０ｖの構成では、実施の形態１の図１（Ａ）と異なる点として、第１の動作乃至第３の動作とは別の期間、一例としては第１の動作時の前においてスイッチ４３とスイッチ１４とを導通状態とし、容量素子１８への電荷の充電を行う構成とする点にある。この場合、第１の動作に要する時間を短くすることができる。当該構成とすることにより、負荷１７に電流を流す時間を多くとることができる。なお、このとき、スイッチ１５を導通状態にすることにより、負荷１７を充電または放電することが可能となるため、好適である。しかし、負荷１７を充電または放電する必要がない場合には、スイッチ１５は、非導通状態にすることが好適である。
なお図１９（Ａ）に示す構成とは、接続の一部が別の構成となっている場合について図２０（Ａ）に示す。
図２０（Ａ）には、図１（Ａ）の回路１０と類似した回路構成を有する回路１０ｗを示す。図２０（Ａ）に示す回路１０ｗが図１（Ａ）に示す回路１０と異なる点は、配線４６、及び第１端子がトランジスタ１１のゲートに接続され、第２端子が配線４６に接続されたスイッチ４５を設ける点にある。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。
なお図２０（Ａ）において負荷１７が発光素子の場合には、回路１０ｗは画素に相当するものとなる。図２０（Ａ）の負荷１７を発光素子とし、回路１０ｗを画素とした場合の回路図を図３６に示す。図３６において、画素１００ｗは、スイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、スイッチ１４５、発光素子１０７、容量素子１０８、トランジスタ１０１を有する。トランジスタ１０１は、回路を電流源として機能させることができる。また画素１００ｗは、配線１０９、配線１１０、配線１１１、配線１１２及び配線１４６に接続される。
なお図３６に示すスイッチ１０２、スイッチ１０３、スイッチ１０４、スイッチ１０５、スイッチ１０６、スイッチ１４５は、図２０（Ａ）に示すスイッチ１２、スイッチ１３、スイッチ１４、スイッチ１５、スイッチ１６、スイッチ４５に相当する。また図３６に示す容量素子１０８、トランジスタ１０１、配線１０９、配線１１０、配線１１１、配線１１２及び配線１４６は、図２０（Ａ）に示す容量素子１８、トランジスタ１１、配線１９、配線２０、配線２１、配線２２及び配線４６に相当する。
なお図２０（Ａ）に示す回路１０ｗの構成では、実施の形態１の図１（Ａ）と異なる点として、第１の動作乃至第３の動作とは別の期間、一例としては第１の動作時の前においてスイッチ４５を導通状態とし、容量素子１８への電荷の充電を行う構成とする点にある。この場合、第１の動作に要する時間を短くすることができる。当該構成とすることにより、負荷１７に電流を流す時間を多くとることができる。
なお、配線４６は、左右の画素、または、上下の画素でまとめて、例えば、２画素につき１本にして、本数を減らすことも可能である。
なお、図２（Ａ）と同様に、図２０（Ａ）に対して、スイッチ４５をトランジスタ４５Ｔで実現し、そのゲートに、配線３９を介して、回路２７Ｉが接続された例を図９３に示す。
なお、配線３９と、別の回路１０ｗの配線３１、配線３２、及び／又は、配線３３とを、１本の配線にまとめることも可能である。このとき、トランジスタ４５Ｔと、別の回路１０ｗのトランジスタ１２Ｔ、トランジスタ１３Ｔ、及び／又は、トランジスタ１４Ｔとは、同じ極性であることが望ましい。一例として、配線３９と、別の回路１０ｗの配線３１とを、１本の配線にまとめる場合の回路図を図９４に示す。
なお、配線３９と、別の回路１０ｗの配線３４、及び／又は、配線３５とを、１本の配線にまとめることも可能である。このとき、トランジスタ４５Ｔと、別の回路１０ｗのトランジスタ１５Ｔ、及び／又は、トランジスタ１６Ｔとは、逆の極性であることが望ましい。一例として、配線３９と、別の回路１０ｗの配線３４とを、１本の配線にまとめる場合の回路図を図９５に示す。
なお、配線３９と、別の回路１０ｗの配線３１、配線３２、及び／又は、配線３３と、別の回路１０ｗの配線３４、及び／又は、配線３５とを、１本の配線にまとめることも可能である。このとき、トランジスタ４５Ｔと、別の回路１０ｗのトランジスタ１２Ｔ、トランジスタ１３Ｔ、及び／又は、トランジスタ１４Ｔとは、同じ極性であり、トランジスタ４５Ｔと、別の回路１０ｗのトランジスタ１５Ｔ、及び／又は、トランジスタ１６Ｔとは、逆の極性であることが望ましい。一例として、配線３９と、別の回路１０ｗの配線３１及び配線３４とを、１本の配線にまとめる場合の回路図を図９６に示す。
なお、図９４から図９６で示したように、画素の中で配線をまとめるのではなく、図６３（Ｂ）に示すように、画素領域の外で、配線を接続させ、画素領域の中では、別々の配線として配置することも可能である。
なお、上記実施の形態１の図５（Ｃ）、図６（Ｃ）と同様に、図１９（Ａ）及び図２０（Ａ）の回路を用いて、移動度を補正する動作を行うことは可能である。その場合、スイッチ４３、スイッチ４５は、非導通状態となっていることが好適である。
なお、図１９または図２０に記した回路に対して、図１７（Ａ）のようにスイッチ４１を追加して設けることは、可能である。同様に、図１９または図２０に記した回路に対して、図１８（Ａ）のようにスイッチ４２を追加して設けることは、可能である。
なお、図１９（Ａ）及び図２０（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図１９（Ａ）及び図２０（Ａ）などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、ｎｏｄｅＧ、または／および、ｎｏｄｅＨにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態７）
本実施の形態においては、上記実施の形態で説明した回路を具備する表示装置の信号線駆動回路の一部に用いる構成の一例について、説明する。
上記実施の形態で説明した回路が適用される表示装置５１は、図２１に示すように、画素領域５２、ゲート線駆動回路５３、信号線駆動回路５４を有している。ゲート線駆動回路５３は、画素領域５２に選択信号を順次出力する。信号線駆動回路５４は、画素領域５２にビデオ信号を順次出力する。画素領域５２では、ビデオ信号に従って、光の状態を制御することにより、画像を表示する。信号線駆動回路５４から画素領域５２へ入力するビデオ信号は、電流である。つまり、各画素に配置された表示素子や表示素子を制御する素子は、信号線駆動回路５４から入力されるビデオ信号（電流）によって、状態を変化させる。画素に配置する表示素子の例としては、ＥＬ素子、ＦＥＤ（フィールドエミッションディスプレイ）で用いる素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）などがあげられる。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
なお、ゲート線駆動回路５３や信号線駆動回路５４は、複数配置されていてもよい。
信号線駆動回路５４は、構成を複数の部分に分けられる。大まかには、一例として、シフトレジスタ５５、第１ラッチ回路５６（ＬＡＴ１）、第２ラッチ回路５７（ＬＡＴ２）、デジタル・アナログ変換回路５８に分けられる。デジタル・アナログ変換回路５８には、電圧を電流に変換する機能も有しており、ガンマ補正を行う機能も有していてもよい。つまり、デジタル・アナログ変換回路５８には、画素に電流（ビデオ信号）を出力する回路、すなわち、電流源回路を有しており、そこに上記実施の形態で説明した回路を適用することが出来る。
また、画素は、ＥＬ素子などの表示素子を有している。その表示素子に電流（ビデオ信号）を出力する回路、すなわち、電流源回路を有しており、そこにも、上記実施の形態で説明した回路を適用することが出来る。
そこで、信号線駆動回路５４の動作を簡単に説明する。シフトレジスタ５５は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（ＳＰ）、クロック反転信号（Ｓ−ＣＬＫｂ）が入力される、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ５５より出力されたサンプリングパルスは、第１ラッチ回路５６（ＬＡＴ１）に入力される。第１ラッチ回路５６（ＬＡＴ１）には、ビデオ信号線より、ビデオ信号ＶＳが入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。なお、デジタル・アナログ変換回路５８を配置している場合は、ビデオ信号はデジタル値である。また、この段階でのビデオ信号は、電圧であることが多い。
ただし、第１ラッチ回路５６や第２ラッチ回路５７が、アナログ値を保存できる回路である場合は、デジタル・アナログ変換回路５８は省略できる場合が多い。その場合、ビデオ信号は、電流であることも多い。また、画素領域５２に出力するデータが２値、つまり、デジタル値である場合は、デジタル・アナログ変換回路５８は省略できる場合が多い。
第１ラッチ回路５６（ＬＡＴ１）において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、ラッチ制御線よりラッチパルスＬＰ（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１ラッチ回路５６（ＬＡＴ１）に保持されていたビデオ信号は、一斉に第２ラッチ回路５７（ＬＡＴ２）に転送される。その後、第２ラッチ回路５７（ＬＡＴ２）に保持されたビデオ信号は、１行分が同時に、デジタル・アナログ変換回路５８へと入力される。そして、デジタル・アナログ変換回路５８から出力される信号は、画素領域５２へ入力される。
第２ラッチ回路５７（ＬＡＴ２）に保持されたビデオ信号がデジタル・アナログ変換回路５８に入力され、そして、画素領域５２に入力されている間、シフトレジスタ５５においては再びサンプリングパルスが出力される。つまり、同時に２つの動作が行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。
なお、デジタル・アナログ変換回路５８が有している電流源回路が、設定動作と出力動作とを行うような回路である場合、電流源回路に、電流を流す回路が必要となる。そのような場合、リファレンス用電流源回路５９が配置されている。
なお、信号線駆動回路やその一部は、画素領域５２と同一基板上に存在せず、例えば、外付けのＩＣチップを用いて構成されることもある。その場合、ＩＣチップと基板にはＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）やＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板などを用いて接続される。
なお、信号線駆動回路などの構成は、図２１に限定されない。
例えば、第１ラッチ回路５６や第２ラッチ回路５７が、アナログ値を保存できる回路である場合、図２２に示すように、リファレンス用電流源回路６０から第１ラッチ回路５６（ＬＡＴ１）に、ビデオ信号ＶＳ（アナログ電流）が入力されることもある。また、図２２において、第２ラッチ回路５７が存在しない場合もある。
次いで信号線駆動回路５４に上記実施の形態で説明した回路を適用する際の具体的な構成について説明する。
まず、信号線駆動回路に適用する上記実施の形態で説明した回路の回路構成の例を図２３に示す。図２３に示す回路１０＿１は、実施の形態１の図１（Ａ）で説明した回路１０の構成である。なお、図１（Ａ）の構成と共通するところは共通の符号を用いてその説明を省略する。図２３に示す回路１０＿１は、回路２３のＶｓｉｇに応じて、トランジスタ１１のしきい値電圧のばらつきが低減された電流を出力することができる。
なお回路１０＿１で設定されるしきい値電圧のばらつきが低減された電流は、負荷１７との間に設けられるスイッチ７０＿１による導通状態または非導通状態の制御により、供給が制御される構成とする。この場合、例えば複数の回路１０＿１を配置し、スイッチ７０＿１による制御により負荷に流す電流量を制御することが可能である。
例えば、図２４に示すように、複数の回路として回路１０＿１乃至回路１０＿３を設け、スイッチ７０＿１乃至スイッチ７０＿３による制御により負荷１７に流す電流量を切り替える構成とすることができる。そして回路１０＿１乃至回路１０＿３で流す電流量を異ならせるまたは同じにするように回路２３により設定し、スイッチの導通状態に応じて負荷１７に流れる電流量を制御する構成とすればよい。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態８）
本実施の形態では、上記実施の形態１の図２５で示した画素の回路構成に対応する上面図及び断面図の構成の一例について説明する。
図３７に示す上面図では、上記実施の形態１の図２５で説明した構成を表したものである。なお図３７に示す上面図では、各トランジスタを逆スタガ型のトランジスタとして示したものである。
図３７に示す表示装置に適用しうる画素の上面図では、図２５に対応する構成として、トランジスタ１０１、トランジスタ１０２Ｔ、トランジスタ１０３Ｔ、トランジスタ１０４Ｔ、トランジスタ１０５Ｔ、トランジスタ１０６Ｔ、発光素子１０７（一方の電極のみ図示）、容量素子１０８、配線１０９、配線１１１、配線１１２、配線１３１、配線１３２、配線１３３、配線１３４、及び配線１３５を示している。
図３７に示す各構成は、導電層８５１、半導体層８５２、導電層８５３、導電層８５４、導電層８５５、コンタクトホール８５６、コンタクトホール８５７及びコンタクトホール８５８によって構成される。なお各層にある絶縁層は、ここでは図示していない。
導電層８５１は、ゲート電極、又は走査線として機能する領域を有する。なお導電層８５１はトランジスタ等の各素子を形成する基板上に設けられる。なお基板と導電層８５１との間に下地となる絶縁層を設ける構成としてもよい。
なお基板に使用することができる基板に大きな制限はないが、ガラス基板を用いることが好ましい。なお下地となる絶縁層は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、又は酸化窒化シリコン層から選ばれた一又は複数の層による単層または積層構造により形成することができる。
基板の例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
導電層８５１の材料は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。
半導体層８５２は、トランジスタの半導体層として機能する領域を有する。
半導体層８５２は、非晶質（アモルファス）シリコンを含んでいてもよい。半導体層８５２は、多結晶シリコンを含んでいてもよい。または、半導体層８５２は、有機半導体、酸化物半導体などを含んでいてもよい。
導電層８５３は、配線、トランジスタのソース又はドレインとして機能する領域を有する。
導電層８５３としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。
また、導電層８５３としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
導電層８５４は、配線として機能する領域を有する。なお導電層８５４は、後に形成する透明導電層に接する絶縁層の平坦性を高めるための設ける構成であり、なくすことも可能である。
導電層８５５は、発光素子の一方の電極として機能する領域を有する。導電層８５５は、発光素子が発する光を対向基板側より取り出す場合には光を反射する機能を有し、発光素子が発する光を素子基板側より取り出す場合には光を透過する機能を有する。
コンタクトホール８５６は、導電層８５１と導電層８５３とを接続する機能を有する。導電層８５１と導電層８５３との間にはゲート絶縁層として機能する絶縁層を有する。ゲート絶縁層として機能する絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は積層して形成することができる。
コンタクトホール８５７は、導電層８５３と導電層８５４とを接続する機能を有する。導電層８５３と導電層８５４との間にはパッシベーション層として機能する絶縁層を有する。パッシベーション層は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
コンタクトホール８５８は、導電層８５４と導電層８５５とを接続する機能を有する。導電層８５４と導電層８５５との間には表面の平坦性を付与する絶縁層を有する。表面の平坦性を付与する絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。
次に図２６（Ａ）、（Ｂ）に、図３７で説明した上面図におけるトランジスタ１０６Ｔ（図３７中、２点鎖線Ａ−Ａ’間）と容量素子１０８（図３７中、２点鎖線Ｂ−Ｂ’間）の断面図の構成について説明する。
図２６（Ａ）に示すトランジスタ１０６Ｔは、一例として、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。なおトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
図２６（Ａ）に示すトランジスタ１０６Ｔの断面図は、基板４００上に、ゲートとなる導電層８５１、ゲート絶縁層として機能する絶縁層４０１、半導体層８５２、ソース及びドレインとなる導電層８５３を含む。また、トランジスタ１０６Ｔを覆い、パッシベーション層として絶縁層４０２が設けられている。また絶縁層４０２上に、表面の平坦性を付与する絶縁層４０３が設けられている。
また図２６（Ｂ）に示す容量素子１０８の断面図は、基板４００上に、一方の電極となる導電層８５１、絶縁層４０１、半導体層８５２、他方の電極となる導電層８５３を含む。また、容量素子１０８を覆い、パッシベーション層として絶縁層４０２が設けられている。また絶縁層４０２上に、表面の平坦性を付与する絶縁層４０３が設けられている。
なお図３７に示す表示装置に適用しうる画素の上面図は、当該上面図に限定されず、他の構成とすることも可能である。
また別の上面図の構成として、図３８に示す上面図のようにすることができる。図３８が図３７と異なる点として、回路を電流源として機能させることができるトランジスタ１０１のトランジスタサイズをスイッチとして機能するトランジスタのトランジスタサイズより大きくする点にある。当該構成とすることにより、回路を電流源として機能させることができるトランジスタ１０１が流すことのできる電流量を増やすことができる。
また別の上面図の構成として、図３９に示す上面図のようにすることができる。図３９が図３７と異なる点として、回路を電流源として機能させることができるトランジスタ１０１の一方の端子となる電極を環囲するように、他方の端子となる電極の形状をＵ字状にする点にある。当該構成とすることにより、回路を電流源として機能させることができるトランジスタ１０１が流すことのできる電流量を増やすことができる。
また別の上面図の構成として、図４０に示す上面図のようにすることができる。図４０が図３７と異なる点として、回路を電流源として機能させることができるトランジスタ１０１の他方の端子となる電極を環囲するように、一方の端子となる電極の形状をＵ字状にする点にある。当該構成とすることにより、回路を電流源として機能させることができるトランジスタ１０１が流すことのできる電流量を増やすことができ、且つトランジスタ１０１のゲートの電位を容量結合により上昇させる際の寄生容量を大きくすることができる。
なお、上述の図２５で説明した画素の上面図は、異なる色を発光する発光素子の画素を並置した場合において、各色で回路を電流源として機能させることができるトランジスタ１０１または容量素子１０８の大きさを異ならせる構成としてもよい。各色で回路を電流源として機能させることができるトランジスタ１０１の大きさを異ならせた、上面図の構成を図４１に示す。図４１において、トランジスタ１０１Ｒは、赤色の発光を行う発光素子を有する画素における、回路を電流源として機能させることができるトランジスタである。また図４１において、トランジスタ１０１Ｇは、緑色の発光を行う発光素子を有する画素における、回路を電流源として機能させることができるトランジスタである。また図４１において、トランジスタ１０１Ｂは、青色の発光を行う発光素子を有する画素における、回路を電流源として機能させることができるトランジスタである。また図４１において、容量素子１０８Ｒは、赤色の発光を行う発光素子を有する画素における、容量素子である。また図４１において、容量素子１０８Ｇは、緑色の発光を行う発光素子を有する画素における、容量素子である。また図４１において、容量素子１０８Ｂは、青色の発光を行う発光素子を有する画素における、容量素子である。当該構成とすることにより、各色の発光素子に適切な量の電流を供給することができる。
なお、上述の図２５で説明した画素の上面図は、異なる色を発光する発光素子の画素を並置した場合において、各色で電源線として機能する配線１１１の太さを異ならせる構成としてもよい。各色で電源線として機能する配線１１１の太さを異ならせた、上面図の構成を図４２に示す。図４２において、配線１１１Ｒは、赤色の発光を行う発光素子に電流を供給するための配線に対応する。また図４２において、配線１１１Ｇは、緑色の発光を行う発光素子に電流を供給するための配線に対応する。また図４２において、配線１１１Ｂは、青色の発光を行う発光素子に電流を供給するための配線に対応する。当該構成とすることにより、各色の発光素子に適切な量の電流を供給することができる。
また上述の図２５で説明した画素の上面図は、異なる色を発光する発光素子の画素を並置した場合において、各色で発光素子１０７の電極の大きさを異ならせる構成としてもよい。各色で発光素子１０７の電極の大きさを異ならせた、上面図の構成を図４２に併せて示す。図４２において、発光素子１０７Ｒは、赤色の発光を行う発光素子の電極に対応する。また図４２において、発光素子１０７Ｇは、緑色の発光を行う発光素子の電極に対応する。また図４２において、発光素子１０７Ｂは、青色の発光を行う発光素子の電極に対応する。当該構成とすることにより、各色の輝度のバランスを調整することができる。
なお上述した上面図では、各トランジスタを逆スタガ型のトランジスタとして示したが、トップゲート型のトランジスタとしてもよい。画素を構成する各トランジスタをトップゲート型とした場合の上面図について図４３に示す。なおトップゲート型のトランジスタとする場合に図３７で示した上面図と比較して、コンタクトホール８５９が増える構成となる。
コンタクトホール８５９は、半導体層８５２と導電層８５３とを接続する機能を有する。
なお図４３に示すように画素を構成するトランジスタをトップゲート型とした場合、半導体層を非晶質シリコンまたは多結晶シリコンとする構成とすることが好ましい。当該構成とすることにより半導体層にリンまたはボロン等の不純物元素を導入して導電性を高めることでトランジスタ間の配線として用いることができる。
ここで図４３で説明した上面図におけるトランジスタ１０６Ｔ（図４３中、２点鎖線Ａ−Ａ’間）と容量素子１０８（図４３中、２点鎖線Ｂ−Ｂ’間）の断面図の構成について図２７（Ａ）、（Ｂ）を用いて説明する。
図２７（Ａ）に示すトランジスタ１０６Ｔは、一例として、トップゲート構造のトランジスタの一つである。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
図２７（Ａ）に示すトランジスタ１０６Ｔの断面図は、基板４１０上に、不純物が導入され導電性が向上された不純物領域８５２＿ｎを有する半導体層８５２、ゲート絶縁層として機能する絶縁層４１１、ゲートとなる導電層８５１、層間絶縁層として機能する絶縁層４１２、ソース及びドレインとなる導電層８５３を含む。また、絶縁層４１２及び導電層８５３を覆い、表面の平坦性を付与する絶縁層４１３が設けられている。
また図２７（Ｂ）に示す容量素子１０８の断面図は、基板４１０上に、絶縁層４１１、一方の電極となる導電層８５１、絶縁層４１２、他方の電極となる導電層８５３を含む。また、絶縁層４１２及び導電層８５３を覆い、表面の平坦性を付与する絶縁層４１３が設けられている。
図４４に半導体層を非晶質シリコンまたは多結晶シリコンとし、半導体層にリンまたはボロン等の不純物元素を導入して導電性を高めることでトランジスタ間の配線として利用する上面図の構成について示す。なお図４４においては、不純物元素を導入して導電性を高めた半導体層を半導体層８６０で表している。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態９）
実施の形態１の図２５では、表示装置の画素を構成する各トランジスタをｎチャネル型のトランジスタを用いるとして回路構成を説明している。これに対して本実施の形態では、表示装置の画素の回路構成にｐチャネル型のトランジスタを用いる際の回路構成について述べる。
図２５において画素１００のトランジスタ１０１はｎチャネル型トランジスタとして説明したが、図４５に示す画素５００のようにｐチャネル型トランジスタ５０１とすることもできる。
図２５と図４５を比較すると分かるように、発光素子１０７を流れる電流の向きが逆方向となるように発光素子の接続を変更する。具体的には図４５の発光素子５０７のように接続する回路構成とすればよい。
また図４５では配線１１０に供給するＶｃａｔ、及び配線１１１に供給する電位ＶＤＤを入れ替える構成とすればよい。具体的には図４５では配線１１０に供給する電位ＶＤＤ、及び配線１１１に供給するＶｃａｔとすればよい。そして、電位Ｖ１はＶｓｉｇより低い電位とすればよい。
このように、回路を電流源として機能させることができるトランジスタにｐチャネル型トランジスタを適用することができる。
なお図２５において画素１００を構成する各スイッチをｐチャネル型トランジスタで構成することも可能である。具体的には図４６に示すように、各スイッチとしてｐチャネル型トランジスタであるトランジスタ５０２Ｔ、トランジスタ５０３Ｔ、トランジスタ５０４Ｔ、トランジスタ５０５Ｔ、トランジスタ５０６Ｔを用いて、導通状態及び非導通状態を切り替えて制御すればよい。なお配線１３１乃至配線１３５に供給する導通状態及び非導通状態を切り替える信号は、図３（Ａ）乃至（Ｄ）と同じ動作となるよう適宜動作させればよい。
なお図２５と同様にして画素１００を構成する各スイッチをｎチャネル型トランジスタで構成し、回路を電流源として機能させることができるトランジスタのみｐチャネル型トランジスタとすることも可能である。具体的には図４７に示すように、各スイッチとしてｎチャネル型トランジスタで構成すればよい。
なお画素を構成する各スイッチの導電型を異ならせるように設ける構成とすることも可能である。具体的には、図４８に示すように、画素５００を構成するスイッチをｐチャネル型トランジスタであるトランジスタ５０２Ｔ、ｎチャネル型トランジスタであるトランジスタ１０３Ｔ、ｐチャネル型トランジスタであるトランジスタ５０４Ｔ、ｎチャネル型トランジスタであるトランジスタ１０５Ｔ、ｐチャネル型トランジスタであるトランジスタ５０６Ｔとすることも可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態１０）
実施の形態１の図２５では、表示装置の画素を構成する各トランジスタをｎチャネル型のトランジスタを用いるとして回路構成を説明している。特に本実施の形態では、表示装置の画素の回路構成に酸化物半導体層にチャネル形成領域を形成されるトランジスタを用いる際の回路構成について述べる。
図２５において画素１００のトランジスタ１０１は単にｎチャネル型トランジスタとして説明したが、図４９に示す画素６００のように、酸化物半導体層にチャネル形成領域が形成されるトランジスタ６０１とすることもできる。なお図面において、図４９に示すように、トランジスタ６０１には、酸化物半導体層にチャネル形成領域が形成されるトランジスタであることを示すために、ＯＳの符号を付している。
図４９の構成では、トランジスタ６０１として、酸化物半導体層にチャネル形成領域が形成されるトランジスタを用いるため、トランジスタのオフ電流を低減することできる。従って誤動作の少ない画素の回路構成とすることができる。
なお画素６００を構成する各スイッチを酸化物半導体層にチャネル形成領域が形成されるトランジスタで構成することも可能である。具体的には図５０に示すように、各スイッチとして酸化物半導体層にチャネル形成領域が形成されるトランジスタ６０２乃至トランジスタ６０６で構成すればよい。
なお本明細書で説明するオフ電流とは、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
次いでチャネル形成領域が形成される酸化物半導体層の材料について以下に説明する。前述したように本実施の形態の構成では、一例として、酸化物半導体でなる層（酸化物半導体層）を含んでいてもよい。
酸化物半導体としては、例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成は問わない。また例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成は問わない。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体は、ＩＧＺＯと呼ぶことができる。
また、酸化物半導体層は、酸化物半導体膜を用いて形成することができる。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲット中の金属元素の原子数比は、Ｉｎ：Ｓｎ：Ｚｎが、１：２：２、２：１：３、１：１：１、または２０：４５：３５などを用いる。
また、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、ターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜をスパッタリング法によって形成する場合、ターゲット中の金属元素の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２とすることができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウム（Ｎａ）のようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
なお、酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図５１乃至図５４を用いて詳細に説明する。なお、特に断りがない限り、図５１乃至図５４は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図５１において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図５１（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図５１（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図５１（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図５１（Ａ）に示す小グループは電荷が０である。
図５１（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図５１（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図５１（Ｂ）に示す構造をとりうる。図５１（Ｂ）に示す小グループは電荷が０である。
図５１（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図５１（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図５１（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図５１（Ｃ）に示す小グループは電荷が０である。
図５１（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図５１（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図５１（Ｄ）に示す小グループは電荷が＋１となる。
図５１（Ｅ）に、２個のＺｎを含む小グループを示す。図５１（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図５１（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループと呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図５１（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図５１（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図５１（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図５２（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図５２（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図５２（Ｃ）は、図５２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図５２（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図５２（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図５２（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図５２（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図５１（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図５２（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
例えば、図５３（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図５３（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図５３（Ｂ）に３つの中グループで構成される大グループを示す。なお、図５３（Ｃ）は、図５３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図５３（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
具体的には、図５３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図５４（Ａ）に示す結晶構造を取りうる。なお、図５４（Ａ）に示す結晶構造において、図５１（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図５４（Ｂ）に示す結晶構造を取りうる。なお、図５４（Ｂ）に示す結晶構造において、図５１（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
ＣＡＡＣ−ＯＳ膜は、スパッタリング法によって作製することができる。ターゲット材料は上述のとおりの材料を用いることができる。スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタリング法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣ−ＯＳ膜の結晶化が促進されるからである。
また、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、ＣＡＡＣ−ＯＳ膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣ−ＯＳ膜の結晶化が促進されるからである。
また、ＣＡＡＣ−ＯＳ膜に対して、窒素雰囲気中又は真空中において熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
また、ＣＡＡＣ−ＯＳ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣ−ＯＳ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣ−ＯＳ膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣ−ＯＳ膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
なお、スパッタリング等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。本発明の一態様では、酸化物半導体膜（または、酸化物半導体膜によって形成された酸化物半導体層）中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜（酸化物半導体層）に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜（酸化物半導体層）に加熱処理を施す。
酸化物半導体膜（酸化物半導体層）に加熱処理を施すことで、酸化物半導体膜（酸化物半導体層）中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
こうして酸化物半導体膜（酸化物半導体層）中の水分又は水素を脱離させた後、酸素を添加する。こうして、酸化物半導体膜（酸化物半導体層）中等における酸素欠陥を低減し、酸化物半導体膜（酸化物半導体層）をｉ型化又はｉ型に限りなく近くすることができる。
酸素の添加は、例えば、酸化物半導体膜（酸化物半導体層）に接して化学量論的組成より酸素が多い領域を有する絶縁膜を形成し、その後加熱することによって行うことができる。こうして、絶縁膜中の過剰な酸素を酸化物半導体膜（酸化物半導体層）に供給することができる。こうして、酸化物半導体膜（酸化物半導体層）を酸素を過剰に含む状態とすることができる。過剰に含まれる酸素は、例えば、酸化物半導体膜（酸化物半導体層）を構成する結晶の格子間に存在する。
なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜（酸化物半導体層）に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁膜を、酸化物半導体膜（酸化物半導体層）に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜（酸化物半導体層）を挟む構成とすることで、上記効果をより高めることができる。
ここで、化学量論的組成より酸素が多い領域を有する絶縁膜は、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。なお、当該絶縁膜は、水分や、水素などの不純物を極力含まないことが望ましい。絶縁膜に水素が含まれると、その水素が酸化物半導体膜（酸化物半導体層）へ侵入し、又は水素が酸化物半導体膜（酸化物半導体層）中の酸素を引き抜き、酸化物半導体膜が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。また、絶縁膜には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜（酸化物半導体層）に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、酸化物半導体膜（酸化物半導体層）と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜（酸化物半導体層）内や他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜（酸化物半導体層）に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜（酸化物半導体層）に接するのを防ぐことができる。
また、酸化物半導体膜（酸化物半導体層）中の水分又は水素を脱離させた後の酸素添加は、酸素雰囲気下で酸化物半導体膜（酸化物半導体層）に加熱処理を施すことによっておこなってもよい。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、酸化物半導体膜（酸化物半導体層）中の水分又は水素を脱離させた後の酸素添加は、イオン注入法又はイオンドーピング法などを用い行ってもよい。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜（酸化物半導体層）に添加すれば良い。
このように形成した酸化物半導体層をトランジスタ６０１の半導体層として用いることができる。こうして、オフ電流を著しく低減したトランジスタ６０１が得られる。
またはトランジスタ６０１の半導体層は、微結晶シリコンを含んでいてもよい。微結晶シリコンとは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶シリコンは、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは２０ｎｍ以上５０ｎｍ以下、さらに好ましくは２５ｎｍ以上３３ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、粒界が形成される場合もある。
またはトランジスタ６０１の半導体層は、非晶質（アモルファス）シリコンを含んでいてもよい。またはトランジスタ６０１の半導体層は、多結晶シリコンを含んでいてもよい。またはトランジスタ６０１の半導体層は、有機半導体、カーボンナノチューブなどを含んでいてもよい。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態１１）
本実施の形態では、上記実施の形態で示した画素構成を有する表示パネルセルの構成について図５５（Ａ）、（Ｂ）を用いて説明する。
なお、図５５（Ａ）は、表示パネルセルを示す上面図、図５５（Ｂ）は図５５（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６を有する。また、封止基板６７０４、シール材６７０５を有し、シール材６７０５で囲まれた内側は、空間６７０７になっている。
なお、配線６７０８は第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ６７０９（フレキシブルプリントサーキット）からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ６７０９と表示パネルセルとの接続部上にはＩＣチップ６７１９（メモリ回路や、バッファ回路などが形成された半導体チップ）がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣ６７０９しか図示されていないが、このＦＰＣ６７０９にはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における表示装置とは、表示パネルセル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとする。
次に、断面構造について図５５（Ｂ）を用いて説明する。基板６７１０上には画素部６７０２とその周辺駆動回路（第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１）が形成されているが、ここでは、信号線駆動回路６７０１と、画素部６７０２が示されている。
なお、信号線駆動回路６７０１はｎチャネル型トランジスタ６７２０やｎチャネル型トランジスタ６７２１のように単極性のトランジスタで構成されている。なお、画素構成には図２５の画素構成を適用することにより単極性のトランジスタで画素を構成することができる。よって、周辺駆動回路をｎチャネル型トランジスタで構成すれば単極性表示パネルセルを作製することができる。もちろん、単極性のトランジスタだけでなくｐチャネル型トランジスタも用いてＣＭＯＳ回路を形成しても良い。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルセルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくｐチャネル型トランジスタを組み合わせて用いることができる。
また、画素部６７０２はトランジスタ６７１１と、トランジスタ６７１２とを有している。なお、トランジスタ６７１２のソース電極は第１の電極６７１３（画素電極）と接続されている。また、第１の電極６７１３の端部を覆って絶縁物６７１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁物６７１４の上端部または下端部に曲率を有する曲面が形成されるように絶縁物６７１４を形成する。例えば、絶縁物６７１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物６７１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物６７１４として、ネガ型の感光性樹脂、或いはポジ型の感光性樹脂のいずれも使用することができる。
第１の電極６７１３上には、有機化合物を含む層６７１６、および第２の電極６７１７（対向電極）がそれぞれ形成されている。ここで、陽極として機能する第１の電極６７１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、インジウムスズ酸化物膜、インジウム亜鉛酸化物膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層６７１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層６７１６には、元素周期表第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層６７１６上に形成される、陰極として機能する第２の電極６７１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）を用いればよい。なお、有機化合物を含む層６７１６で生じた光が第２の電極６７１７を透過させる場合には、第２の電極６７１７（陰極）として、膜厚を薄くした金属薄膜と、透明導電膜（インジウムスズ酸化物、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
さらにシール材６７０５で封止基板６７０４を基板６７１０と貼り合わせることにより、基板６７１０、封止基板６７０４、およびシール材６７０５で囲まれた空間６７０７に発光素子６７１８が備えられた構造になっている。なお、空間６７０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材６７０５で充填される構成も含むものとする。
なお、シール材６７０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板６７０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、上記実施の形態１乃至実施の形態１０の画素構成を有する表示パネルセルを得ることができる。
次に、図９７を参照して、図５５（Ａ）、（Ｂ）で説明した表示パネルセルを具備する表示モジュールの構成例について説明する。
表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネルセル８００４、ＦＰＣ８００５に接続された表示パネルセル８００６、フレーム８００７、プリント基板８００８を有する。
上部カバー８００１及び下部カバー８００２は、タッチパネルセル８００４及び表示パネルセル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネルセル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネルセル８００６に重畳して用いることができる。また、表示パネルセル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネルセル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
表示パネルセル８００６については、図５５（Ａ）、（Ｂ）の表示パネルセルを用いることができる。すなわち、画素構成には実施の形態１乃至実施の形態１０の画素構成を適用することにより単極性のトランジスタで画素を構成することができる。また、周辺駆動回路をｎチャネル型トランジスタで構成すれば単極性表示パネルセルを作製することができる。
フレーム８００７は、表示パネルセル８００６の保護機能の他、プリント基板８００８の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００７は、放熱板としての機能を有していてもよい。
プリント基板８００８は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリーによる電源であってもよい。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせたり、適用することや、置き換えて実施することができる。
（実施の形態１２）
本実施の形態においては、電子機器の例について説明する。
図５６（Ａ）乃至図５６（Ｈ）、図５７（Ａ）乃至図５７（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図５６（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図５６（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図５６（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図５６（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図５６（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図５６（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図５６（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図５６（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図５７（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図５７（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図５７（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図５７（Ｄ）は携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
図５６（Ａ）乃至図５６（Ｈ）、図５７（Ａ）乃至図５７（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図５６（Ａ）乃至図５６（Ｈ）、図５７（Ａ）乃至図５７（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。
次に、半導体装置の応用例を説明する。
図５７（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図５７（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
図５７（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示す。表示モジュール５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示モジュール５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図５７（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示モジュール５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
図５７（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図である。図５７（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示モジュール５０３１を設けたときの、使用時の形状について示した図である。表示モジュール５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示モジュール５０３１の視聴が可能になる。表示モジュール５０３１は乗客が操作することで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
１０ 回路
１０＿１ 回路
１０＿２ 回路
１０＿３ 回路
１０Ａ 回路
１０Ｂ 回路
１０Ｃ 回路
１０ｐ 回路
１０ｑ 回路
１０ｒ 回路
１０ｓ 回路
１０ｔ 回路
１０ｖ 回路
１０ｗ 回路
１１ トランジスタ
１１Ａ トランジスタ
１１Ｂ トランジスタ
１１Ｃ トランジスタ
１１Ｄ トランジスタ
１２ スイッチ
１２Ｔ トランジスタ
１３ スイッチ
１３Ｔ トランジスタ
１４ スイッチ
１４Ｔ トランジスタ
１５ スイッチ
１５Ｔ トランジスタ
１６ スイッチ
１６Ｔ トランジスタ
１７ 負荷
１８ 容量素子
１９ 配線
２０ 配線
２１ 配線
２２ 配線
２３ 回路
２４ 回路
２５ 回路
２６ 回路
２７Ａ 回路
２７Ｂ 回路
２７Ｃ 回路
２７Ｄ 回路
２７Ｅ 回路
２７Ｆ 回路
２７Ｇ 回路
２７Ｈ 回路
２７Ｉ 回路
２８ 回路
２９ 回路
３１ 配線
３２ 配線
３３ 配線
３４ 配線
３５ 配線
３６ 配線
３７ 配線
３８ 配線
３９ 配線
４１ スイッチ
４１Ｔ トランジスタ
４２ スイッチ
４２Ｔ トランジスタ
４３ スイッチ
４３Ｔ トランジスタ
４４ 配線
４５ スイッチ
４５Ｔ トランジスタ
４６ 配線
５１ 表示装置
５２ 画素領域
５３ ゲート線駆動回路
５４ 信号線駆動回路
５５ シフトレジスタ
５６ ラッチ回路
５７ ラッチ回路
５８ デジタル・アナログ変換回路
５９ リファレンス用電流源回路
６０ リファレンス用電流源回路
７０＿１ スイッチ
７０＿２ スイッチ
７０＿３ スイッチ
１００ 画素
１００ｐ 画素
１００ｑ 画素
１００ｒ 画素
１００ｓ 画素
１００ｔ 画素
１００ｖ 画素
１００ｗ 画素
１０１ トランジスタ
１０１Ｂ トランジスタ
１０１Ｇ トランジスタ
１０１Ｒ トランジスタ
１０２ スイッチ
１０２Ｔ トランジスタ
１０３ スイッチ
１０３Ｔ トランジスタ
１０４ スイッチ
１０４Ｔ トランジスタ
１０５ スイッチ
１０５Ｔ トランジスタ
１０６ スイッチ
１０６Ｔ トランジスタ
１０７ 発光素子
１０７Ｂ 発光素子
１０７Ｇ 発光素子
１０７Ｒ 発光素子
１０８ 容量素子
１０８Ｂ 容量素子
１０８Ｇ 容量素子
１０８Ｒ 容量素子
１０９ 配線
１１０ 配線
１１１ 配線
１１１Ｂ 配線
１１１Ｇ 配線
１１１Ｒ 配線
１１２ 配線
１２７Ａ 回路
１３１ 配線
１３２ 配線
１３３ 配線
１３４ 配線
１３５ 配線
１４１ スイッチ
１４２ スイッチ
１４３ スイッチ
１４４ 配線
１４５ スイッチ
１４６ 配線
２０１ 信号線駆動回路
２０２Ａ 走査線駆動回路
２０２Ｂ 走査線駆動回路
２０２Ｃ 走査線駆動回路
２０２Ｄ 走査線駆動回路
２０２Ｅ 走査線駆動回路
２０３ 画素領域
４００ 基板
４０１ 絶縁層
４０２ 絶縁層
４０３ 絶縁層
４１０ 基板
４１１ 絶縁層
４１２ 絶縁層
４１３ 絶縁層
５００ 画素
５０１ ｐチャネル型トランジスタ
５０２Ｔ トランジスタ
５０３Ｔ トランジスタ
５０４Ｔ トランジスタ
５０５Ｔ トランジスタ
５０６Ｔ トランジスタ
５０７ 発光素子
６００ 画素
６０１ トランジスタ
６０２ トランジスタ
６０５ トランジスタ
８５１ 導電層
８５２ 半導体層
８５２＿ｎ 不純物領域
８５３ 導電層
８５４ 導電層
８５５ 導電層
８５６ コンタクトホール
８５７ コンタクトホール
８５８ コンタクトホール
８５９ コンタクトホール
８６０ 半導体層
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示モジュール
５０２７ ユニットバス
５０２８ 表示モジュール
５０２９ 車体
５０３０ 天井
５０３１ 表示モジュール
５０３２ ヒンジ部
６７０１ 信号線駆動回路
６７０２ 画素部
６７０３ 走査線駆動回路
６７０４ 封止基板
６７０５ シール材
６７０６ 走査線駆動回路
６７０７ 空間
６７０８ 配線
６７１０ 基板
６７１１ トランジスタ
６７１２ トランジスタ
６７１３ 電極
６７１４ 絶縁物
６７１７ 電極
６７１８ 発光素子
６７１９ ＩＣチップ
６７２０ ｎチャネル型トランジスタ
６７２１ ｎチャネル型トランジスタ

Claims (7)

  1. ゲートが第１のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第２のスイッチの一方の端子に電気的に接続され、該ソース及びドレインの一方が第３のスイッチの一方の端子に電気的に接続され、ソース及びドレインの他方が前記第１のスイッチの他方の端子に電気的に接続され、該ソース及びドレインの他方が第４のスイッチの一方の端子に電気的に接続されたトランジスタと、
    一方の電極が前記トランジスタのゲートに電気的に接続され、他方の電極が前記第３のスイッチの他方の端子に電気的に接続され、該他方の電極が第５のスイッチの一方の端子に電気的に接続された容量素子と、
    一方の電極が前記トランジスタのソース及びドレインの一方に電気的に接続された負荷と、
    前記第２のスイッチの他方の端子に電気的に接続された第１の配線と、
    前記第４のスイッチの他方の端子に電気的に接続された第２の配線と、
    前記負荷の他方の電極に電気的に接続され、前記第５のスイッチの他方の端子に電気的に接続された第３の配線と、を有し、
    前記第１の配線は第１の電位を供給することができる機能を有する回路に電気的に接続されており、
    前記第２の配線は第２の電位を供給することができる機能を有する回路に電気的に接続されており、
    前記第３の配線は第３の電位を供給することができる機能を有する回路に電気的に接続されており、
    前記第１の電位は、前記第３の電位より小さい電位であり、
    前記第２の電位は、前記第３の電位より大きい電位である、半導体装置。
  2. ゲートが第１のスイッチの一方の端子に電気的に接続され、ソース及びドレインの一方が第２のスイッチの一方の端子に電気的に接続され、該ソース及びドレインの一方が第３のスイッチの一方の端子に電気的に接続され、ソース及びドレインの他方が前記第１のスイッチの他方の端子に電気的に接続され、該ソース及びドレインの他方が第４のスイッチの一方の端子に電気的に接続されたトランジスタと、
    一方の電極が前記トランジスタのゲートに電気的に接続され、他方の電極が前記第３のスイッチの他方の端子に電気的に接続され、該他方の電極が第５のスイッチの一方の端子に電気的に接続された容量素子と、
    一方の電極が前記トランジスタのソース及びドレインの一方に電気的に接続された負荷と、
    前記第２のスイッチの他方の端子に電気的に接続された第１の配線と、
    前記第４のスイッチの他方の端子に電気的に接続され、前記第５のスイッチの他方の端子に電気的に接続された第２の配線と、
    前記負荷の他方の電極に電気的に接続された第３の配線と、を有し、
    前記第１の配線は第１の電位を供給することができる機能を有する回路に電気的に接続されており、
    前記第２の配線は第２の電位を供給することができる機能を有する回路に電気的に接続されており、
    前記第３の配線は第３の電位を供給することができる機能を有する回路に電気的に接続されており、
    前記第１の電位は、前記第３の電位より小さい電位であり、
    前記第２の電位は、前記第３の電位より大きい電位である、半導体装置。
  3. 請求項１または請求項２において、前記第１のスイッチ乃至前記第５のスイッチはトランジスタである半導体装置。
  4. 請求項３において、前記トランジスタは同じ導電型である半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    一方の端子が前記トランジスタのソース及びドレインの一方に電気的に接続され、他方の端子が前記負荷の一方の電極に電気的に接続された第６のスイッチを有する、半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記トランジスタのソース及びドレインの他方には第７のスイッチの一方の端子が電気的に接続され、前記第７のスイッチの他方の端子は第５の配線に電気的に接続され、
    前記第５の配線は第５の電位を供給することができる機能を有する回路に電気的に接続されており、
    前記第５の電位は、前記第３の電位より大きい電位である、半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記負荷は整流特性を有する表示素子である半導体装置。
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