JP5968501B1 - 車載電子制御装置 - Google Patents

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Abstract

【課題】異常発生時における退避運転が容易に行える車載電子制御装置を提供する。【解決手段】第１監視制御回路部１３０Ａは、ＥＣＵの制御動作を監視して、異常発生頻度が所定閾値以上になると第１記憶回路１３４ａがこれを記憶して、第１遮断回路１３３ａによって吸気スロットルの吸気弁開度制御用モータ１０６を消勢して固定吸気弁開度とし、第２監視制御手段２３０Ａは、ＴＣＵの制御動作を監視して、異常発生頻度が所定閾値以上になると第２記憶回路２３４ａがこれを記憶して、第２遮断回路２３３ａによって変速用電磁弁２０６を消勢して固定変速比とし、ＥＣＵが異常でＴＣＵが正常のときは、固定吸気弁開度で変速比可変、ＥＣＵが正常でＴＣＵが異常のときは、可変吸気弁開度で固定変速比、両者が異常のときは固定吸気弁開度で固定変速比の退避運転を行う。【選択図】図１

Description

この発明は、エンジン制御手段及び変速機制御手段となる一対のマイクロプロセッサである第１ＣＰＵと第２ＣＰＵとを備えた車載電子制御装置、特に、第１ＣＰＵ側の異常と第２ＣＰＵ側の異常に対応して、複数の退避運転手段を効果的に組合わせて適用できるように改良された車載電子制御装置に関するものである。
一般に、車載エンジン制御装置におけるエンジン制御手段としては、点火制御手段（ガソリンエンジンの場合）と燃料噴射制御手段とによる基本制御手段と、吸気スロットルの弁開度を制御する開弁制御手段とを包含し、開弁制御手段が異常でるときには固定スロットル弁開度による第１の退避運転が可能となっている。
これに対し、車載エンジン制御装置に内蔵されるか、又は外部接続された変速機制御装置によって実行される変速機制御手段は、アクセルペダルの踏込度合と現在の車速に応動して無段変速機の変速比を制御し、或いは複数のリニアソレノイドバルブの動作を組合わせて多段階の自動変速を行う変速制御手段と、その他の基本制御手段である前後進切換え、トルクコンバータのロックアップ、全輪駆動用などの油圧クラッチの油圧制御とがあり、変速機制御手段の動作を停止すると、中高速運転に適した固定変速比による前進運転が行えるようになっている。
例えば、下記の特許文献１「エンジン制御装置」の図１・図２によれば、燃料噴射制御と吸気弁の開弁制御を行うエンジン制御手段となるメインＣＰＵ１１１と、変速機制御手段となるサブＣＰＵ１２１を備え、第１の異常記憶素子１３３が異常記憶すると吸気弁開度制御用モータ１０８の給電用負荷リレー１０４ａが消勢されて、図２で示された固定スロットル弁開度による重度異常退避運転が行われるようになっている。
第１の異常記憶素子１３３はメインＣＰＵ１１１に対する第１リセット信号ＲＳＴ１と、サブＣＰＵ１２１に対する第２リセット信号ＲＳＴ２と、メインＣＰＵ１１１によって検出された開弁駆動用のアクチェータ系エラー出力ＥＲ０と、サブＣＰＵ１２１によって検出された開弁制御系の重度センサ異常検出出力ＥＲ１が発生したときにセットされ、電源スイッチ１０７が閉路された時点でリセットされるようになっている。
なお、この特許文献１はアクセルペダルの踏込度合を検出する一対のアクセルポジションセンサが共に異常であるか、どちらか一方が正常とみなされるかどうか、或いは吸気弁開度を検出する一対のスロットルポジションセンサが共に異常であるか、どちらか一方が正常とみなされるかどうか、などによって重度異常又は軽度異常に識別し、固定スロットル弁開度によらない簡易な退避運転も可能としたことを特徴とするものである。
また、下記の特許文献２「監視制御回路を有する車載電子制御装置」の図１によれば、燃料噴射制御と吸気弁の開弁制御、及び変速機に対する変速制御を行う主制御回路部２０Ａには、変速機関係の入出力回路を包含する監視制御回路部３０Ａとシリアル接続され、監視制御回路部３０Ａは主制御回路部２０Ａに対してその制御動作を監視するための質問情報を送信し、主制御回路部２０Ａから得られた回答情報と、予め監視制御回路部３０Ａに格納されている正解情報とを対比して、主制御回路部２０Ａにおける制御異常の有無を判定して、異常検出時にはリセット出力ＲＳＴ２を発生して主制御回路部２０Ａを初期化・再起動するようになっている。
また、主制御回路部２０Ａが監視制御回路部３０Ａの異常を検出するとリセット出力ＲＳＴ１を発生して監視制御回路部３０Ａを初期化・再起動するとともに、ウォッチドッグタイマ４０は主制御回路部２０Ａを構成するマイクロプロセッサ２０が発生するパルス列信号であるウォッチドッグ信号ＷＤを監視して、そのパルス幅が所定値を超過するとリセットパルスＲＳＴを発生して主制御回路部２０Ａと監視制御回路部３０Ａとを初期化・再起動するようになっている。なお、この特許文献２は、同一質問情報を反復送信して、質問交信周期を延長することによって主制御回路部２０Ａの制御負担を軽減しながら、上り・下り信号の同期通信を行うようにしたことを特徴とするものである。
一方、下記の特許文献３「車両制御装置」の図１によれば、マルチコアＣＰＵ（デュアルコアＣＰＵ）２０を構成するマスタ側コア２１によってエンジン制御を行い、スレーブ側コア２２によって変速機制御を行うものが開示されており、このマルチコアＣＰＵ２０にはウォッチドッグタイマである監視ＩＣ３０が接続され、スレーブ側コア２２に異常が発生したときには、マスタ側コア２１によって代行処理することができるようになっている。
具体的には、自動変速制御を行うスレーブ側コア２２が異常になったときには、マスタ側コア２１は簡易な代行処理として変速機を２速固定モードにして、車両の退避運転が行えるようになっている。なお、この特許文献３におけるマルチコアＣＰＵ２０は、どちらか一方のコアに異常が発生したときに、コア単位で個々にリセットする機能を備えておらず、全体を一括リセットする形式のものとなっているが（段落［０００６］参照）、スレーブ側コア２２が異常となったときに、スレーブ側コア２２はマスタ側コア２１によってリセットされるが、マスタ側コア２１がリセットされないように工夫されている（段落［０００７］参照）。また、マスタ側コア２１が異常になると監視ＩＣ３０によって、マスタ側コア２１とスレーブ側コア２２は共にリセットされて初期化・再起動するようになっている。
また、下記の特許文献４「監視制御回路を有する車載電子制御装置」の図１によれば、主制御回路部２０Ａと監視制御回路部３０Ａとを備えた車載電子制御装置１０Ａには、外部制御装置４０の一部である変速制御装置４１が主制御回路部２０Ａを介してシリアル接続されており、監視制御回路部３０Ａは、主制御回路部２０Ａと外部制御装置４０とに対して定期的に質問情報を送信し、この質問情報に対する回答情報と、期待される回答情報に相当する正解情報とを対比することによって主制御回路部２０Ａ又は外部装置４０の異常の有無を判定するようになっている。
なお、この特許文献４では、監視制御回路部３０Ａが主制御回路部２０Ａに対する質疑応答異常を検出すると、リセット出力ＲＳＴ２を発生して主制御回路部２０Ａのマイクロプロセッサを初期化して再起動し、外部装置４０に対する質疑応答異常を検出すると、主制御回路部２０Ａを介して外部装置４０に対する異常通報を行うとともに、主制御回路部２０Ａは外部装置４０によるエンジン回転速度の下降要求には応動するが、上昇要求には応動しないで現状維持する制御を行うようになっている。
特開２００３−１６１１９４号公報（図１、図２、要約） 特開２００９−１２９２６７号公報（図１、要約、段落［００１６］、［００１７］、［００２７］、［００２８］） 特開２００９−２７４５６９号公報（図１、要約） 特開２００９−２９８３０８号公報（図１、要約）
（１）従来技術の課題の説明
前述の特許文献１によれば、アクチェータ系及びセンサ系のハードウエア異常が検出できる仕組みとなっているが、制御系に異常があると、ハードウエア異常が発生しているにも関わらずこれが認知できなかったり、ハードウエア異常が発生していないのに誤って異常判定が行われることがあり、異常検出手段が一面的であるという問題点がある。また、この特許文献１では、サブＣＰＵ１２１の暴走異常によって第２リセット信号ＲＳＴ２が発生すると、第１の異常記憶素子１３３がこの異常発生を記憶して、吸気弁開度制御用モータ１０８への給電が停止して固定吸気弁開度となり、変速機も例えば中高速運転用の３速の固定変速比になっている。
従って、制限されたエンジン出力で、変速比が中高速用の３速であれば、脱輪状態からの脱出や上り道の運転が困難となる問題点がある。なお、サブＣＰＵ１２１が第２リセット信号ＲＳＴ２によって異常停止したときに、変速比が１速又は２速の低速用変速比になるように変速比固定機構を設計した場合には上記の問題点は解消するが、高速運転中にサブＣＰＵ１２１が異常となって１速又は２速に移行すると、急減速による被追突事故或いは車体のスピン事故が発生する問題点がある。
前述の特許文献２によれば、監視制御回路部３０Ａによって主制御回路部２０Ａの制御異常の有無を判定して、異常検出時には主制御回路部２０Ａを初期化して再起動するようになっていて、特許文献１によるハードウエア異常の検出と、特許文献２による制御異常の検出とを組合わせると、異常検出手段が多面的となる特徴がある。しかし、特許文献２によれば、開弁制御手段又は変速制御手段の少なくとも一方の制御異常が継続すると主制御回路部２０Ａがリセット出力ＲＳＴ２によって停止状態となり、燃料噴射制御が停止することによって退避運転が不可能となる問題点がある。
なお、制御異常にはノイズ誤動作等による一時的な異常と、マイクロプロセッサ内のハードウエアの異常による継続的な異常とがあり、継続的な異常であってもマイクロプロセッサの繰返し制御動作が継続されてウォッチドッグタイマ異常とはならない非暴走反復異常と、マイクロプロセッサの繰返し制御動作が停止して、ウォッチドッグタイマ異常となる暴走反復異常とがある。制御異常が一時的な異常であれば、リセット処理によってマイクロプロセッサを初期化して再起動すれば異常状態が解消されて正常復帰することができる。しかし、暴走反復異常の継続時のみならず、暴走異常には至らない非暴走反復異常に対しても燃料噴射制御が停止してしまうことの問題がある。
前述の特許文献３によれば、スレーブ側コア２２が異常となって自動変速制御機能が喪失しも、マスタ側コア２１によって例えば２速の低速ギア段（段落［００４０］参照）、又は例えば車速とエンジン回転速度に対応して簡易的に変速段を決定（段落［００５４］参照）することができる。しかし、マスタ側コア２１が異常になると、これが開弁制御異常に関するものであっても、エンジンの点火制御機能（ガソリンエンジンの場合）及び燃料噴射制御機能が喪失ことがあり、この場合には車両の退避運転は行えなくなる。
また、高速運転中にマスタ側コア２１の異常によって、突然に固定スロットル弁となり、変速段が２速の低速段に切り替わると、急激なエンジンブレーキが作動して、被追突事故あるはスピン事故が発生するおそれがある。このようなトラブルを回避するために、変速機に対する通電を遮断すると、機械的に例えば３速固定の中高速段に移行するようにしておいた場合には、低速登坂や脱輪脱出などの高負荷時の退避運転が困難となる問題点がある。
前述の特許文献４によれば、監視制御回路部３０Ａによって検出された主制御回路部２０Ａの制御異常が、ノイズ誤動作等による一時的なものであればリセット出力ＲＳＴ２によって主制御回路部２０Ａを初期化・再起動して異常回復することができる。また、開弁制御関係で入出力のハードウエア異常が発生したときには、固定吸気弁開度による退避運転が行われるようになっているものと推測されるが、継続的な暴走反復異常又は非暴走反復異常が発生すると、主制御回路部２０Ａが停止して燃料噴射制御が行えなくなり、外部装置４０に対する異常監視も行えなくなる問題点がある。
（２）発明の目的
この発明の目的は、少なくとも燃料噴射制御機能と吸気弁の弁開度制御手段とを備えたエンジン制御用の第１ＣＰＵと、少なくとも変速制御機能を有する変速機制御用の第２ＣＰＵと、各ＣＰＵに対する監視制御回路部又は監視制御手段とを備え、制御異常が発生したときに多様な手段による退避運転が行える車載エンジン制御装置を提供することである。
この発明の更なる目的は、開弁制御に関する制御異常の発生が、燃料噴射制御に波及しないようにして、退避運転機能が損なわれないようにすることができる車載エンジン制御装置を提供することである。
第１の発明による車載電子制御装置は、
エンジン制御回路部と、変速機制御回路部のそれぞれに分設されたマイクロプロセッサである第１ＣＰＵと第２ＣＰＵとが協働し、この第１ＣＰＵと第２ＣＰＵとを共通回路基板に搭載して共通筐体に収納するか、又は第１筐体に収納された第１回路基板と第２筐体に収納された第２基板に分割搭載して構成された車載電子制御装置であって、
前記第１ＣＰＵには少なくとも第１ウォッチドッグタイマを含む第１監視制御回路部が接続されるとともに、
前記第１ＣＰＵは、エンジン制御用に専有される第１入力センサ群と、エンジン制御及び変速機制御に共用される第３入力センサ群から得られる開閉信号又はアナログ信号を入力信号として動作して、少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力と、吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力とを発生し、
前記吸気弁の開弁駆動機構は、前記吸気弁開度制御用モータに対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含し、
前記第２ＣＰＵは、第２監視制御手段に含まれる暴走監視手段、又は第２監視制御回路部に含まれる第２ウォッチドッグタイマによって動作監視され、前記暴走監視手段は前記第２ＣＰＵが発生するウォッチドッグ信号を前記第１ＣＰＵによって監視する手段であり、
前記第２ＣＰＵによって制御される変速機は、この第２ＣＰＵが動作停止したときには、中高速運転に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含し、
前記第１ウォッチドッグタイマは、前記第１ＣＰＵが発生する第１パルス列信号のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号を発生して、前記第１ＣＰＵを初期化して再起動し、
前記第１監視制御回路部は、通信異常判定回路と質疑応答異常判定回路を含む第１制御異常判定回路と、モード選択第１回路と、第１ゲート回路とを備え、
前記第１制御異常判定回路は、送信質問データに対応した正解情報データメモリを備え、運転動作中の前記第１ＣＰＵに対して、少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記第１ＣＰＵからの回答情報を受信して、予め前記第１監視制御回路部に格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第１制御異常の有無を判定して第１制御異常信号を生成し、
前記モード選択第１回路は、前記第１リセット信号及び前記第１制御異常信号の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と、当該第１記憶回路が異常発生を記憶すると前記吸気弁開度制御用モータに対する給電停止を行う第１遮断回路と、前記第１ＣＰＵに給電開始する電源スイッチが閉路されたときに、前記第１記憶回路を初期化しておくリセット回路とを備え、
前記第１ゲート回路は、前記第１状態が、まだ不成立の所定値未満であるときに、前記第１リセット信号及び前記第１制御異常信号によって前記第１ＣＰＵをリセットし、前記第１記憶回路が異常発生を記憶した後は、前記第１制御異常信号による前記第１ＣＰＵのリセット処理を禁止して、開弁制御に関する継続的な非暴走反復異常が、燃料噴射制御に波及するのを抑制する、
ことを特徴とする。
第２の発明による車載電子制御装置は、
エンジン制御回路部と、変速機制御回路部のそれぞれに分設されたマイクロプロセッサである第１ＣＰＵと第２ＣＰＵとが協働し、この第１ＣＰＵと第２ＣＰＵとを共通筐体に収納された共通回路基板一括搭載して構成された車載電子制御装置であって、
前記第１ＣＰＵには少なくとも第１ウォッチドッグタイマを含む第１監視制御回路部が接続されるとともに、
前記第１ＣＰＵは、エンジン制御用に専有される第１入力センサ群と、エンジン制御及び変速機制御に共用される第３入力センサ群から得られる開閉信号又はアナログ信号を入力信号として動作して、少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力と、吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力とを発生し、
前記吸気弁の開弁駆動機構は、前記吸気弁開度制御用モータに対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含し、
前記第２ＣＰＵには、少なくとも第２ウォッチドッグタイマを含む第２監視制御回路部が接続されるとともに、
前記第２ＣＰＵは、第２監視制御手段に含まれる暴走監視手段によって動作監視され、前記暴走監視手段は前記第２ＣＰＵが発生するウォッチドッグ信号を前記第１ＣＰＵによって監視する手段であり、
前記第２ＣＰＵによって制御される変速機は、この第２ＣＰＵが動作停止したときには、中高速運転に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含し、
前記第１ウォッチドッグタイマは、前記第１ＣＰＵが発生する第１パルス列信号のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号を発生して、前記第１ＣＰＵを初期化して再起動し、
前記第１監視制御回路部は、通信異常判定回路と質疑応答異常判定回路を含む第１制御異常判定回路と、モード選択第１回路と、第１ゲート回路とを備え、
前記第１制御異常判定回路は、送信質問データに対応した正解情報データメモリを備え、運転動作中の前記第１ＣＰＵに対して、少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記第１ＣＰＵからの回答情報を受信して、予め前記第１監視制御回路部に格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第１制御異常の有無を判定して第１制御異常信号を生成し、
前記モード選択第１回路は、前記第１リセット信号及び前記第１制御異常信号の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と、当該第１記憶回路が異常発生を記憶すると前記吸気弁開度制御用モータに対する給電停止を行う第１遮断回路と、前記第１ＣＰＵに給電開始する電源スイッチが閉路されたときに、前記第１記憶回路を初期化しておくリセット回路とを備え、
前記第１ゲート回路は、前記第１状態が、まだ不成立の所定値未満であるときに、前記第１リセット信号及び前記第１制御異常信号によって前記第１ＣＰＵをリセットし、前記第１記憶回路が異常発生を記憶した後は、前記第１制御異常信号による前記第１ＣＰＵのリセット処理を禁止して、開弁制御に関する継続的な非暴走反復異常が、燃料噴射制御に波及するのを抑制する、
ことを特徴とする。
第３の発明による車載電子制御装置は、
エンジン制御回路部と、変速機制御回路部のそれぞれに分設されたマイクロプロセッサである第１ＣＰＵと第２ＣＰＵとが協働し、この第１ＣＰＵと第２ＣＰＵとを第１筐体に収納された第１回路基板と第２筐体に収納された第２基板とに分割搭載して構成された車載電子制御装置であって、
前記第１ＣＰＵは、少なくとも第１ウォッチドッグタイマを含む第１監視制御回路部が接続された上位第１ＣＰＵと、当該上位第１ＣＰＵによって構成された第１監視制御手段によって動作状態が監視される下位第１ＣＰＵによって構成され、
前記上位第１ＣＰＵと前記下位第１ＣＰＵは、エンジン制御用に専有される第１入力センサ群と、エンジン制御及び変速機制御に共用される第３入力センサ群から得られる開閉信号又はアナログ信号を入力信号として動作して、前記上位第１ＣＰＵは少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力を発生するとともに、前記下位第１ＣＰＵは吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力とを発生し、
前記吸気弁の開弁駆動機構は、前記吸気弁開度制御用モータに対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含し、
前記第２ＣＰＵには、少なくとも第２ウォッチドッグタイマを含む第２監視制御回路部が接続されるとともに、
前記第２ＣＰＵによって制御される変速機は、この第２ＣＰＵが動作停止したときには、中高速運転用に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含し、
前記第１ウォッチドッグタイマは、前記上位第１ＣＰＵが発生する第１パルス列信号のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号を発生して、前記上位第１ＣＰＵを初期化して再起動し、
前記第１監視制御手段は、前記下位第１ＣＰＵが発生する第３パルス列信号信号のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第３閾値時間以上となったときに第３リセット信号を発生して、前記下位第１ＣＰＵを初期化して再起動する暴走監視手段を備えるとともに、
前記第１監視制御手段は、通信異常判定手段と質疑応答異常判定手段を含む第３制御異常判定手段と、モード選択第３回路と、監視制御停止手段とを備え、
前記第３制御異常判定手段は、送信質問データに対応した正解情報データメモリを備え、運転動作中の前記下位第１ＣＰＵに対して、前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記下位第１ＣＰＵからの回答情報を受信して、予め前記第１監視制御手段に格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した制御異常の有無を判定して第３制御異常信号を生成し、
前記モード選択第３回路は、前記第３リセット信号及び前記第３制御異常信号の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と、当該第１記憶回路が異常発生を記憶すると前記吸気弁開度制御用モータに対する給電停止を行う第１遮断回路と、前記第１ＣＰＵに給電開始する電源スイッチが閉路されたときに、前記第１記憶回路を初期化しておくリセット回路とを備え、
前記監視制御停止手段は、前記第１状態が、まだ不成立の所定値未満であるときに、前記第３リセット信号及び前記第３制御異常信号によって前記下位第１ＣＰＵをリセットし、前記第１記憶回路が異常発生を記憶した後は、前記第１監視制御手段の実行を停止して前記上位第１ＣＰＵの制御負担を軽減し、第１ＣＰＵを機能分割して開弁制御に関する散発的及び継続的な制御異常が燃料噴射制御に波及するのを回避する、
ことを特徴とする。
以上のとおり、第１の発明による車載電子制御装置は、エンジン制御を行う第１ＣＰＵと変速機制御を行う第２ＣＰＵによって構成され、第１ウォッチドッグタイマによる第１リセット信号、及び第１制御異常判定回路による第１制御異常信号の発生回数又は発生頻度が所定閾値以上となる第１状態が成立すると、第１記憶回路が異常発生を記憶して、吸気弁開度制御用モータに対する給電を停止して固定吸気弁開度とするとともに、第１記憶回路が異常発生を記憶するまでは第１リセット信号と第１制御異常信号による第１ＣＰＵのリセット処理が実行され、第１記憶回路が異常発生を記憶した後は、第１リセット信号による第１ＣＰＵのリセット処理は継続実行されるが、第１制御異常信号による第１ＣＰＵのリセット処理は禁止されるようになっている。
従って、第１ウォッチドッグタイマによる第１ＣＰＵの散発異常又は継続異常に対する異常監視と、これによる初期化・再起動処理は常時有効であるが、吸気弁の開弁制御に関連する第１制御異常判定回路による第１制御異常信号に関しては、運転開始後の所定回数又は所定頻度未満の異常発生については第１ＣＰＵを初期化・再起動して散発異常に対する回復処理を行って、正常に燃料噴射制御と開弁制御を行うことができるとともに、異常発生が継続する場合にはこの回復処理は停止するので、継続異常であっても第１ＣＰＵの暴走異常には至らない非暴走反復異常に関しては第１ＣＰＵがリセットされることがなく、その結果として第１ＣＰＵによる開弁制御は行えないが燃料噴射制御が可能であって、固定吸気弁開度による退避運転が有効となる効果がある。
なお、第１ＣＰＵの暴走異常が発生すると、第１ウォッチドッグタイマによって初期化・再起動が行われるので、この暴走異常が偶発・散発的なものであれば、少なくとも燃料噴射制御は正常状態に回復することができるようになっている。
また、第２の発明による車載電子制御装置は前述のように構成されているので、制御異常が発生したときに多様な手段による退避運転が行える効果がある。
更に、第３の発明による車載電子制御装置は前述のように構成されているので、開弁制御に関する制御異常の発生が、燃料噴射制御に波及しないようにして、退避運転機能が損なわれないようにすることができる効果がある。
この発明の実施の形態１による車載電子制御装置の全体構成を示すブロック図である。 この発明の実施の形態１による車載電子制御装置における第１監視制御回路部の構成を示すブロック図である。 この発明の実施の形態１による車載電子制御装置における第２監視制御手段の構成を示す等価ブロック図である。 この発明の実施の形態２による車載電子制御装置における第１実施例の全体構成を示すブロック図である。 この発明の実施の形態２による車載電子制御装置における第２実施例の全体構成を示すブロック図である。 この発明の実施の形態３による車載電子制御装置の全体構成を示すブロック図である。 この発明の実施の形態３による車載電子制御装置における第２監視制御回路部の構成を示すブロック図である。 この発明の実施の形態４による車載電子制御装置の全体構成を示すブロック図である。 この発明の実施の形態４による車載電子制御装置における第１監視制御回路部の構成を示すブロック図である。 この発明の実施の形態４による車載電子制御装置における第1監視制御手段の構成の等価ブロック図である。 この発明の実施の形態４による車載電子制御装置における変速機制御回路部の全体構成を示すブロック図である。
実施の形態１．
（１）構成の詳細な説明
以下、この発明の実施の形態１による車載電子制御装置について詳細に説明する。図１は、この発明の実施の形態１による車載電子制御装置の全体構成を示すブロック図である。図１において、車載電子制御装置１００Ａは、共通筐体１００ａに収納されたエンジン制御回路部１１０Ａと変速機制御回路部２２０Ａを含み、この車載電子制御装置１００Ａは、指令電源端子Ｖｂｃに接続された電源スイッチ１０８が閉路されたときに、自己保持回路１１８を介して付勢される電源リレー１０９ｃの出力素子１０９ａを介して車載バッテリ１０７に接続される主電源端子Ｖｂａと、車載バテリ１０７に直接接続された補助電源端子Ｖｂｂとを介して給電される定電圧電源１１９を備え、この定電圧電源１１９が発生する安定化制御電圧Ｖｃｃ、及びＲＡＭメモリの記憶内容を保持しておくためのバックアップ電圧Ｖｕｐが給電されて動作するようになっている。
第１入力センサ群１０１はエンジンの回転角度及び回転速度を検出するためのクランク角センサと、スロットル吸気弁を通過する吸気量を測定するためのエアフローセンサ、吸気弁開度を検出するスロットルポジションセンサ、或いは排気ガスセンサの酸素濃度を検出するガスセンサなど、エンジン制御に固有の各種センサを包含している。第３入力センサ群１０３は、車速センサ、アクセルペダルの踏込度合を検出するアクセルポジションセンサ、ギアシフトレバーの選択位置を検出するギアシフトセンサなど、エンジン制御と変速機制御に兼用される各種のセンサを包含している。
第２の入力センサ群２０２は、変速機内の油温センサ或いは油圧センサなどの、変速機制御に固有の各種センサを包含している。第３の入力センサ２０３は前述した第３の入力センサ１０３と同一のものである。第１電気負荷群１０４は、第１及び第３の入力センサ１０１・１０３の動作状態に応動して制御されるエンンジン制御用の負荷であり、少なくとも各気筒別に配置された燃料噴射用電磁弁１０５、吸気弁開度制御用モータ１０６を含んでおり、制御対象がガソリンエンジンの場合であれば更に、各気筒別に配置された点火プラグを含んでいる。
なお、吸気弁開度制御用モータ１０６に対する給電を停止すると、アイドル回転速度よりは高い回転速度が得られる固定吸気弁開度となるように、強制的・機械的に復帰するフェールセーフ機構が設けられている。第２電気負荷群２０４は第２及び第３の入力センサ２０２・２０３（１０３）の動作状態に応動して制御される変速機制御用の負荷であり、少なくとも前進後退の選択を行う選択用電磁弁２０５と、変速比を無段階又は多段階で変更する変速用電磁弁２０６を備えている。なお、変速用電磁弁２０６に対する給電を停止すると、変速範囲の中間変速比以上の中高速運転用の変速比が得られるように構成されている。
マイクロプロセッサである第１ＣＰＵ（図１には、第１ＣＰＵを符号「ＣＰＵ１」として表示しているが、以下の説明では複雑化を避けるため、単に、第１ＣＰＵと記載し、符号「ＣＰＵ１」を省略する）を主体として構成された集積回路素子であるエンジン制御回路部１１０Ａは、例えばフラッシュッメモリである不揮発性のプログラムメモリと、当該プログラムメモリの一部領域であるか、又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと、揮発性のＲＡＭメモリとを含む第１メモリＭＥＭ１と、多チャンネルＡＤ変換器ＡＤＣ１と、通信用インタフェース回路ＳＩＦによって構成されている。
エンジン制御回路部１１０Ａには、第１入力インタフェース回路１１１を介して第１入力センサ群１０１が接続されるとともに、第３入力インタフェース回路１１３を介して第３入力センサ群１０３が接続されている。また、第１出力インタフェース回路１１４を介して第１電気負荷群１０４が接続されている。第１ウォッチドッグタイマ１３１ａは、第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のパルス幅を測定し、これが第１閾値時間以上になると第１リセット信号ＲＳＴ１１を発生して、第１ＣＰＵを初期化して再起動するようになっている。
なお、自己保持回路１１８は電源スイッチ１０８が閉路すると電源リレー１０９ｃを付勢するようになっているが、一旦第１ＣＰＵが動作を開始して第１ウォッチドッグタイマ１３１ａが出力許可信号ＯＵＴＥを発生しているときには、電源スイッチ１０８が開路しても自己保持回路１１８の作用によって給電状態が持続するようになっている。従って、電源スイッチ１０８が開路して第１ＣＰＵ及び後述の第２ＣＰＵが動作を停止し、各ＣＰＵが学習情報などの退避保存を行ってから、第１ＣＰＵが第１パルス列信号ＷＤＳ１を停止することによって電源リレー１０９ｃが消勢されるようになっている。図２で後述する第１監視制御回路部１３０Ａは、第１ＣＰＵとの間で下り信号ＤＮ１と上り信号ＵＰ１によるシリアル交信を行いながら、第１ＣＰＵによる制御動作が正常に行われているかどうかを判定し、制御異常が検出されると制御第１リセット信号ＲＳＴ１２を発生して第１ＣＰＵをリセットするようになっている。
なお、第１論理和回路１３２ａは、第１リセット信号ＲＳＴ１１又は制御第１リセット信号ＲＳＴ１２のいずれがリセット信号を発生しても合成第１リセット信号ＲＳＴ１を発生して第１ＣＰＵをリセットするようになっている。第１記憶回路１３４ａは、第１監視制御回路部１３０Ａによる異常検出回数又は異常検出頻度が所定閾値を超過するとこれを記憶して、第１遮断回路１３３ａに第１遮断信号ＩＮＨ１を供給し、第１遮断回路１３３ａは出力インタフェース回路１１４の中の吸気弁開度制御用モータ１０６に対する給電を停止するようになっている。なお、第１遮断回路１３３ａは第１ＣＰＵと第１出力インタフェース回路１１４との間に設けてもよいし、吸気弁開度制御用モータ１０６が専用の負荷電源リレーを有する場合には、この電源リレーの駆動回路に対して第１遮断回路１３３ａを設けるようにしてもよい。
マイクロプロセッサである第２ＣＰＵ（図１には、第２ＣＰＵを符号「ＣＰＵ２」として表示しているが、以下の説明では複雑化を避けるため、単に、第２ＣＰＵと記載し、符号「ＣＰＵ２」を省略する）を主体として構成された集積回路素子である変速機制御回路部２２０Ａは、例えばフラッシュッメモリである不揮発性のプログラムメモリと、当該プログラムメモリの一部領域であるか、又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと、揮発性のＲＡＭメモリとを含む第２メモリＭＥＭ２と、多チャンネルＡＤ変換器ＡＤＣ２と、通信用インタフェース回路ＳＩＦによって構成されている。
変速機制御回路部２２０Ａには、第２入力インタフェース回路２１２を介して第２入力センサ群２０２が接続されるとともに、第３入力インタフェース回路２１３を介して第３入力センサ群２０３が接続されている。但し、この接続形式の場合には、第３入力インタフェース回路２１３を廃止して、第１ＣＰＵ側の第３入力インタフェース回路１１３の出力信号を第２ＣＰＵに入力すればよい。また、第２出力インタフェース回路２１４を介して第２電気負荷群２０４が接続されている。
図３で後述する第２監視制御手段２３０Ａは、第１ＣＰＵによって実行されるソフトウエアによって構成されており、第２監視制御手段２３０Ａを含む第１ＣＰＵと第２ＣＰＵとの間では、下り信号ＤＮ２と上り信号ＵＰ２によるシリアル交信を行いながら、第２ＣＰＵによる制御動作が正常に行われているかどうかを判定し、制御異常が検出されると制御第２リセット信号ＲＳＴ２２を発生して第２ＣＰＵをリセットするようになっている。
なお、第２監視制御手段２３０Ａは、第２ウォッチドッグタイマに相当する暴走監視手段２３１ｂを備えていて、この暴走監視手段２３１ｂは、第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のパルス幅を測定し、これが第２閾値時間以上になると第２リセット信号ＲＳＴ２１を発生して、第２ＣＰＵを初期化して再起動するようになっている。
また、第２論理和回路２３２ａは、第２リセット信号ＲＳＴ２１又は制御第２リセット信号ＲＳＴ２２のいずれがリセット信号を発生しても合成第２リセット信号ＲＳＴ２を発生して第２ＣＰＵをリセットするようになっている。第２記憶回路２３４ａは、第２監視制御手段２３０Ａによる異常検出回数又は異常検出頻度が所定閾値を超過するとこれを記憶して、第２遮断回路２３３ａに第２遮断信号ＩＮＨ２を供給し、第２遮断回路２３３ａは出力インタフェース回路２１４の中の変速用電磁弁２０６に対するに対する給電を停止するようになっている。
なお、第２遮断回路２３３ａは第２ＣＰＵと第２出力インタフェース回路２１４との間に設けてもよいし、複数の変速用電磁弁２０６が共通の負荷電源リレーを有する場合には、この電源リレーの駆動回路に対して第２遮断回路２３３ａを設けるようにしてもよい。
次に、第１監視制御回路部１３０Ａの構成について説明する。図２は、この発明の実施の形態１による車載電子制御装置における第１監視制御回路部の構成を示すブロック図である。図２において、送信質問データ３０ａは、例えば質問番号Ｑｉ＝０〜１２７のどれか一つを一時記憶しておくものであり、その質問番号Ｑｉの番号値は疑似乱数発生回路３１ａによって定期的に更新されるようになっている。
なお、質問番号Ｑｉは燃料噴射制御領域或いは開弁制御領域に対応してグループ分けされている。正解情報データメモリ３４ａは、質問番号Ｑｉに対応して変化する数値データＲｉを格納したデータテーブルであり、疑似乱数発生回路３１ａから指定された数値データＲｉは期待される回答データＡｉに対する正解データとなっている。直列化送信回路３２ａは、送信データ３０ａに格納された質問番号Ｑｉを複数回にわたって定期的に反復して、第１監視下り信号ＤＮ１として第１ＣＰＵに送信するものである。並列化受信回路３３ａは、第１ＣＰＵから得られた回答ダータＡｉを第１監視上り信号ＵＰ１として受信して、これを並列データに変換して第１監視制御回路部１３０Ａに格納するものとなっている。
通信異常判定回路３５ａは、並列化受信回路３３ａから得られた回答データＡｉの応答時間が、初回の質問番号Ｑｉを送信してから所定閾値時間以上の遅延時間となっていなかどうかと、符号点検エラーがないかどうかを判定する。質疑応答異常判定回路３６ａは、通信異常判定回路３５ａから得られた正常回答データＡｉが、正解情報データメモリ３４ａ内の今回の質問番号Ｑｉに対応した正解データＲｉと一致しているかどうかを判定する。
なお、通信異常判定回路３５ａと質疑応答異常判定回路３６ａは第１制御異常判定回路となるものであり、少なくともどちらか一方が異常判定を行うと、第１制御異常信号発生回路３７ａが第１制御異常信号ＥＲＲ１を発生する。領域判定回路３８ａは、今回の質疑応答異常の判定対象が燃料噴射制御に関するものであったかどうかを判定し、燃料噴射制御領域で発生した異常であれば継続第１リセット信号ＲＳＴ１３を発生して、論理和回路４６ａと第１論理和回路１３２ａ（図１参照）を介して第１ＣＰＵをリセットするようになっている。
領域判定回路３８ａは、今回の質疑応答異常の判定対象が燃料噴射制御に関するものでなかったときには選択第１リセット信号ＲＳＴ１４を発生して、論理和回路４６ａと第１論理和回路１３２ａを介して第１ＣＰＵをリセットするようになっている。但し、選択第１リセット信号ＲＳＴ１４には後述する第１ゲート回路４５ａが介在している。リセット信号計数回路３９ａは第１ＣＰＵに対する合成リセット信号ＲＳＴ１（第１リセット信号ＲＳＴ１１と制御第１リセット信号ＲＳＴ１２）の発生回数を計数し、これが所定の閾値回数以上になると第１記憶回路１３４ａをセット駆動するようになっている。第１記憶回路１３４ａはまた、第１ＣＰＵによって自己点検されたアクセルポジションセンサやスロットルポジションセンサの断線・短絡異常、或いは吸気弁開度制御用モータ１０６の断線・短絡異常などに関する第１ハードウエア異常ＥＲＨ１が検出されたときもセット駆動されるようになっている。
第１記憶回路１３４ａが異常記憶を行うと、前述した第１ゲート回路４５ａが作用して、燃料噴射制御領域以外で発生した第１制御異常信号ＥＲＲ１による第１ＣＰＵに対するリセットは禁止されている。なお、第１記憶回路１３４ａは電源スイッチ１０８が投入された時点で電源投入リセットパルスＲＳＴ０を発生するリセット回路１３５ａによってリセットされている。加減算集計回路４０ａは現在値レジスタを包含し、この現在値レジスタに対する減算指令が与えられると、減算変分値Δ１として例えば１を減算し、加算指令が与えられると、加算変分値Δ２として例えば３を加算するようになっているが、現在値レジスタの値は例えば上限値１３、下限値０に規制されていて、この範囲を超える加減算動作を行わないようになっている。
加減算集計回路４０ａに対する加算指令、又は減算指令は疑似乱数発生回路３１ａが定期的に質問番号Ｑｉを更新する都度に行われ、第１制御異常信号ＥＲＲ１が発生したときは加算変分値３が加算され、第１制御異常信号ＥＲＲ１が発生しなかったときは減算変分値１が減算される。
しかし、加算上限判定回路４１ａと加算停止回路４２ａとは、加減算集計回路４０ａの現在値が例えば１３である上限値に達しているかどうかを判定し、すでに上限値に達している場合には第１制御異常信号ＥＲＲ１が発生していても加算指令を停止し、加算結果が上限値１３を超える場合には１３以上にはならないように制限する。また、減算下限判定回路４３ａと減算停止回路４４ａとは、加減算集計回路４０ａの現在値が例えば０である下限値に達しているかどうかを判定し、すでに下限値に達している場合には第１制御異常信号ＥＲＲ１が発生していなくても（即ち正常であっても）減算指令を停止し、減算結果が０以下にならないように制限する。なお、電源スイッチ１０８が投入された時点では加減算集計回路４０ａの現在値は例えば０のクリアされている。
また、加減算集計回路４０ａの現在値が上限値に達すると第１記憶回路１３４ａが異常発生状態を記憶して、第１遮断回路１３３ａによって吸気弁開度制御用モータ１０６に対する給電を停止するとともに、第１ゲート回路４５ａによって、燃料噴射制御以外の第１制御異常信号ＥＲＲ１による第１ＣＰＵのリセットを禁止するようになっている。第１ＣＰＵによる自己点検手段の一つである第１メモリエラーＥＲＭ１についても、第１制御異常信号ＥＲＲ１と同様に扱われ、加減算集計回路４０ａによって合算集計されるとともに、領域判定回路３８ａによって燃料噴射制御領域の第１メモリエラーＥＲＭ１であるかどうかが判別され、その結果によって第１ゲート回路４５ａによる選択処理が行われるようになっている。
次に、第２監視制御手段２３０Ａの構成について説明する。図３は、この発明の実施の形態１による車載電子制御装置における第２監視制御手段の構成を示す等価ブロック図である。以下の説明では前述の図２における第１監視制御回路部１３０Ａとの相違点を中心にして説明する。なお、図２の第１監視制御回路部１３０Ａはハードウエアで構成された要素符号３０ａ〜４６ａを有しているが、図３に示す第２監視制御手段２３０Ａはソフトウエアを主体とする要素符号３０ｂ〜４６ｂによって構成されており、図２と同一番号のものは同一又は相当部分を示している。
第１監視制御回路部１３０Ａと第２監視制御手段２３０Ａとの主な相違点は、第１監視制御回路部１３０Ａは第１ウォッチドッグタイマ１３１ａと協働して第１ＣＰＵのリセットを行い、第１記憶回路１３４ａと第１遮断回路１３３ａとを介して吸気弁開度制御用モータ１０６の駆動停止を行うものとなっているのに対し、第２監視制御手段２３０Ａは第２ウォッチドッグタイマに相当する暴走監視手段２３１ｂと協働して第２ＣＰＵのリセットを行い、第２記憶回路２３４ａと第２遮断回路２３３ａとを介して変速用電磁弁２０６の駆動停止を行うものとなっている。
第２ＣＰＵは第１ＣＰＵと同様に、自己点検手段として第２ハードウエアエラーＥＲＨ２と第２メモリエラーＥＲＭ２を発生し、第２監視制御手段２３０Ａによる第２制御異常信号ＥＲＲ２とによって第２記憶回路２３４ａが異常記憶を行うようになっている。また、図２の領域判定回路３８ａは第１制御異常信号ＥＲＲ１の発生要因が燃料噴射制御領域であったかどうかを判定しているが、図３の領域判定手段３８ｂは第２制御異常信号ＥＲＲ２の発生要因が前後進の選択制御領域であったかどうかを判定するようになっている。
（２）作用・動作の詳細な説明
次に、図１〜図３のとおり構成されたこの発明の実施の形態１による車載電子制御装置について、その作用・動作を詳細に説明する。まず、図１・図２において、電源スイッチ１０８が閉路すると、自己保持回路１１８を介して電源リレー１０９ｃが駆動されて、その出力素子１０９ａが閉路することによって定電圧電源１１９の主電源回路に車載バッテリ１０７から給電開始し、エンジン制御回路部１１０Ａを構成する第１ＣＰＵと、変速機制御回路部２２０Ａを構成する第２ＣＰＵに制御電源Ｖｃｃが印可されて制御動作を開始する。
第１ＣＰＵは、第１力センサ群１０１および第３入力センサ群１０３の動作状態と、第１メモリＭＥＭ１内の制御プログラムの内容に応動して、第１電気負荷群１０４を駆動制御し、第１電気負荷群１０４の中の燃料噴射用電磁弁１０５は燃料噴射制御プログラムに応動し、吸気弁開度制御用モータ１０６は開弁制御プログラムに応動するようになっている。
なお、吸気弁の開弁駆動機構は、吸気弁開度制御用モータ１０６に対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含している。
第１ＣＰＵは、開弁制御に関連する入出力配線の断線・短絡異常を検出して第１Ｈ／Ｗ異常信号ＥＲＨ１を発生したり、開弁制御に関連するメモリ領域における符号点検を行って、第１メモリ異常信号ＥＲＭ１を発生する自己診断機能を備えている。第１ウォッチドッグタイマ１３１ａは、第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号ＲＳＴ１１を発生して、第１ＣＰＵを初期化して再起動し、第１パルス列信号ＷＤＳ１が正常であるときには出力許可信号ＯＵＴＥを発生して、自己保持回路１１８を介して電源リレー１０９ｃの駆動状態を維持するようになっている。
第１監視制御回路部１３０Ａは、図２で示されているとおり送信質問データ３０ａに対応した正解情報データメモリ３４ａを備え、運転動作中の前記第１ＣＰＵに対して、少なくとも開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した第１ＣＰＵからの回答情報を受信して、予め第１監視制御回路部１３０Ａに格納されている正解情報と対比するとともに、回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第１制御異常の有無を判定して第１制御異常信号ＥＲＲ１を生成する第１制御異常判定回路３５ａ・３６ａと、第１ゲート回路４５ａを備えている。
第１記憶回路１３４ａは、第１リセット信号ＲＳＴ１１及び第１制御異常信号ＥＲＲ１の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされ、電源スイッチ１０８が閉路されたときに、リセット回路１３５ａによって初期化されるようになっている。１遮断回路１３３ａは、第１記憶回路１３４ａが異常発生を記憶すると吸気弁開度制御用モータ１０６に対する給電停止を行う。
第１ゲート回路４５ａは、第１記憶回路１３４ａが異常発生を記憶していないときには、第１リセット信号ＲＳＴ１１及び第１制御異常信号ＥＲＲ１によって第１ＣＰＵをリセットし、第１記憶回路１３４ａが異常発生を記憶した後は、第１制御異常信号ＥＲＲ１による第１ＣＰＵのリセット処理を禁止して、開弁制御に関する継続的な非暴走反復異常が、燃料噴射制御に波及するのを抑制するようになっている。
なお、ここでいう質疑応答異常の概念を具体的に説明すると、例えば第１ＣＰＵにおいて「入力Ｘと入力Ｙを加算して出力Ｚを得る」という制御プログラムがあって、この制御プログラムが正しく実行されているかどうかを確認するために、「入力Ｘの代わりに定数Ａを用い、入力Ｙの代わりに定数Ｂを用いて、その加算結果Ｚを回答させ、これが期待結果Ｃと合致しているかどうかを判定するようになっている。
定数Ａと定数Ｂには様々な組み合わせがあって、質問番号Ｑｉによってそのデータテーブル番号が指定されるようになっている。質疑応答異常が発生すると第１制御異常信号ＥＲＲ１が発生し、選択第１リセット信号ＲＳＴ１４、制御第１リセット信号ＲＳＴ１２、合成第１リセット信号ＲＳＴ１となって第１ＣＰＵが初期化・再起動される。その結果、この制御異常がノイズ誤動作による一時的なものであれば正常状態に回復するが、もしも、第１ＣＰＵ内部のハードウエア異常が原因となっている場合には第１ＣＰＵをリセットしても再び同じ制御異常が反復して発生することになる。
このような場合には、図２の加減算集計回路４０ａが加算変分値Δ２＝３を順次加算するので、５回目の異常発生時点において加減算集計回路４０ａの上限値１３を超過して、第１記憶回路１３４ａが異常発生を記憶して、第１遮断回路１３３ａを介して吸気弁開度制御用モータ１０６が駆動停止するとともに、第１ゲート回路４５ａによって第１制御異常信号ＥＲＲ１による第１ＣＰＵのリセットを禁止するようになっている。
なお、この加減算集計回路４０ａによれば、第１制御異常信号ＥＲＲ１と第１メモリエラーＥＲＭ１を含む開弁制御に関連する異常の発生頻度が２５％以下（１回の異常発生と３回の正常動作との繰返し状態）であれば、第１記憶回路１３４ａが異常発生を確定記憶することはなく、異常の発生頻度が３３％以上（１回の異常発生と２回の正常動作との繰返し状態）になると異常発生が確定記憶されることになる。
これに対し、第１ウォッチドッグタイマ１３１ａによる第１リセット信号ＲＳＴ１１を含む合成リセット信号ＲＳＴ１は、リセット信号計数回路３９ａによって単純計数され、これが所定の閾値に達すると第１記憶回路１３４ａが異常発生を記憶するようになっている。但し、リセット信号計数回路３９ａは第１リセット信号ＲＳＴ１１のみを計数するようにしても良いし、リセット信号計数回路３９ａに代わって、加減算集計回路方式にして異常の発生頻度を検出するようにしてもよい。
また、以上の説明では、開弁制御に関連する質疑応答異常について説明したが、これを燃料噴射制御領域まで拡大した場合には第１領域判定回路３８ａが有効となり、この第１領域判定回路３８ａは、第１制御異常信号ＥＲＲ１が第１メモリＭＥＭ１の第１アドレス領域（燃料噴射制御領域）に関連するものである場合には、継続第１リセット信号ＲＳＴ１３となって、その発生回数又は発生頻度の如何にかかわらず常に前記第１ＣＰＵを初期化して再起動するようになっている。
次に、図１および図３において、第２ＣＰＵは、第２入力センサ群２０２および第３入力センサ群２０３（１０３）の動作状態と、第２メモリＭＥＭ２内の制御プログラムの内容に応動して、第２電気負荷群２０４を駆動制御し、第２電気負荷群２０４の中の前後進の選択用電磁弁２０５は選択制御プログラムに応動し、変速用電磁弁２０６は変速制御プログラムに応動するようになっている。
なお、第２ＣＰＵによって制御される変速機は、第２ＣＰＵが動作停止したときには、中高速運転に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含している。また、第２ＣＰＵは、変速制御に関連する入出力配線の断線・短絡異常を検出して第２Ｈ／Ｗ異常信号ＥＲＨ２を発生したり、変速制御に関連するメモリ領域における符号点検を行って、第２メモリ異常信号ＥＲＭ２を発生する自己診断機能を備えている。
第２監視制御手段２３０Ａによって構成された第２ウォッチドッグタイマに相当する暴走監視手段２３１ｂは、第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第２閾値時間以上となったときに第２リセット信号ＲＳＴ２１を発生して、第２ＣＰＵを初期化して再起動し、第１及び第２パルス列信号ＷＤＳ１・ＷＤＳ２が共に正常であるときには出力許可信号ＯＵＴＥを発生して、自己保持回路１１８を介して電源リレー１０９ｃの駆動状態を維持するようになっている。
第２監視制御手段２３０Ａは、図３で示されているとおり送信質問データ３０ｂに対応した正解情報データメモリ３４ｂを備え、運転動作中の前記第２ＣＰＵに対して、少なくとも変速制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した第２ＣＰＵからの回答情報を受信して、予め第２監視制御手段２３０Ａに格納されている正解情報と対比するとともに、回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第２制御異常の有無を判定して第２制御異常信号ＥＲＲ２を生成する第２制御異常判定手段３５ｂ・３６ｂと、第２ゲート手段４５ｂを備えている。
第２記憶回路２３４ａは、第２リセット信号ＲＳＴ２１及び第２制御異常信号ＥＲＲ２の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第２状態が成立したときにセットされ、電源スイッチ１０８が閉路されたときに、リセット回路２３５ａに
よって初期化されるようになっている。
第２遮断回路２３３ａは、第２記憶回路２３４ａが異常発生を記憶すると変速用電磁弁２０６に対する給電停止を行う。第２ゲート手段４５ｂは、第２記憶回路２３４ａが異常発生を記憶していないときには、第２リセット信号ＲＳＴ２１及び第２制御異常信号ＥＲＲ２によって第２ＣＰＵをリセットし、第２記憶回路２３４ａが異常発生を記憶した後は、第２制御異常信号ＥＲＲ２による第２ＣＰＵのリセット処理を禁止して、変速制御に関する継続的な非暴走反復異常が、前後進の選択制御に波及するのを抑制するようになっている。
暴走監視手段２３１ｂによる第２リセット信号ＲＳＴ２１を含む合成リセット信号ＲＳＴ２は、リセット信号計数手段３９ｂによって単純計数され、これが所定の閾値に達すると第２記憶回路２３４ａが異常発生を記憶するようになっている。但し、リセット信号計数手段３９ｂは第２リセット信号ＲＳＴ２１のみを計数するようにしても良いし、リセット信号計数手段３９ｂに代わって、加減算集計回路方式にして異常の発生頻度を検出するようにしてもよい。
また、以上の説明では、変速制御に関連する質疑応答異常について説明したが、これを前後進の選択制御領域まで拡大した場合には第２領域判定手段３８ｂが有効となり、この第２領域判定手段３８ｂは、第２制御異常信号ＥＲＲ２が第２メモリＭＥＭ１の第１アドレス領域（選択制御領域）に関連するものである場合には、継続第２リセット信号ＲＳＴ２３となって、その発生回数又は発生頻度の如何にかかわらず常に第２ＣＰＵを初期化して再起動するようになっている。
（３）実施の形態１の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態１による車載電子制御装置１００Ａは、エンジン制御回路部１１０Ａと、変速機制御回路部２２０Ａのそれぞれに分設されたマイクロプロセッサである第１ＣＰＵと第２ＣＰＵとが協働し、この第１ＣＰＵと第２ＣＰＵとを共通回路基板に搭載して共通筐体１００ａに収納して構成された車載電子制御装置１００Ａであって、
前記第１ＣＰＵには少なくとも第１ウォッチドッグタイマ１３１ａを含む第１監視制御回路部１３０Ａが接続されるとともに、前記第１ＣＰＵは、エンジン制御用に専有される第１入力センサ群１０１と、エンジン制御及び変速機制御に共用される第３入力センサ群１０３から得られる開閉信号又はアナログ信号を入力信号として動作して、少なくとも燃料噴射用電磁弁１０５に対する燃料噴射制御出力と、吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータ１０６への開弁制御出力とを発生し、
前記吸気弁の開弁駆動機構は、前記吸気弁開度制御用モータ１０６に対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含し、前記第２ＣＰＵは、第２監視制御手段２３０Ａに含まれる暴走監視手段２３１ｂによって動作監視され、前記暴走監視手段２３１ｂは前記第２ＣＰＵが発生するウォッチドッグ信号ＷＤＳ２を前記第１ＣＰＵによって監視する手段である。
そして、前記第２ＣＰＵによって制御される変速機は、この第２ＣＰＵが動作停止したときには、中高速運転に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含し、前記第１ウォッチドッグタイマ１３１ａは、前記第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号ＲＳＴ１１を発生して、前記第１ＣＰＵを初期化して再起動し、
前記第１監視制御回路部１３０Ａは、通信異常判定回路３５ａと質疑応答異常判定回路３６ａを含む第１制御異常判定回路３５ａ・３６ａと、モード選択第１回路と、第１ゲート回路４５ａとを備え、前記第１制御異常判定回路３５ａ・３６ａは、送信質問データ３０ａに対応した正解情報データメモリ３４ａを備え、運転動作中の前記第１ＣＰＵに対して、少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記第１ＣＰＵからの回答情報を受信して、予め前記第１監視制御回路部１３０Ａに格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第１制御異常の有無を判定して第１制御異常信号ＥＲＲ１を生成する。
そして、前記モード選択第１回路は、前記第１リセット信号ＲＳＴ１１及び前記第１制御異常信号ＥＲＲ１の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路１３４ａと、当該第１記憶回路が異常発生を記憶すると前記吸気弁開度制御用モータ１０６に対する給電停止を行う第１遮断回路１３３ａと、前記第１ＣＰＵに給電開始する電源スイッチ１０８が閉路されたときに、前記第１記憶回路１３４ａを初期化しておくリセット回路１３５ａとを備え、
前記第１ゲート回路４５ａは、前記第１状態が、まだ不成立の所定値未満であるときに、前記第１リセット信号ＲＳＴ１１及び前記第１制御異常信号ＥＲＲ１によって前記第１ＣＰＵをリセットし、前記第１記憶回路１３４ａが異常発生を記憶した後は、前記第１制御異常信号ＥＲＲ１による前記第１ＣＰＵのリセット処理を禁止して、開弁制御に関する継続的な非暴走反復異常が、燃料噴射制御に波及するのを抑制するようになっている。
以上のとおり、この発明の実施の形態１による車載電子制御装置は、エンジン制御を行う第１ＣＰＵと変速機制御を行う第２ＣＰＵによって構成され、第１ＣＰＵの異常が第１状態になると開弁制御を停止して固定吸気弁開度による退避運転に移行するとともに、第１制御異常信号による第１ＣＰＵのリセット処理を停止し、第２ＣＰＵによって制御される変速機は、この第２ＣＰＵが動作停止したときには、固定変速比で少なくとも前進が行える変速比固定機構を包含している。
従って、第１ＣＰＵ及び第２ＣＰＵに対するウォッチドッグタイマ又は暴走監視手段は常時有効であるが、開弁制御に関連する第１制御異常信号については退避運転への移行に伴って第１ＣＰＵに対するリセット処理を禁止するので、偶発・散発的な制御異常及び継続的な誤判定制御異常に対しては第１ＣＰＵによる燃料噴射制御は有効となり、多様な退避運転が可能となる効果がある。即ち、第１ＣＰＵ側の制御が異常であるときには、固定吸気弁開度による退避運転となるが、変速機制御が有効であるため、例えば５段の自動変速機の場合であれば、１速変速段による低速登坂や脱輪脱出などの高負荷運転が行えるとももに、降坂や平地走行などの軽負荷時には２速又は３速変速段による長距離退避運転が行えて、退避運転が容易となる効果がある。
特に、高速運転中において第１ＣＰＵの制御動作が異常となって固定吸気弁開度になったときに、変速段が低段であると急激なエンジンブレーキが作用する恐れがあるが、正常動作中の第２ＣＰＵが急減速を回避する変速機制御手段を備えていることによって、この問題は回避されるようになっている。
また、第２ＣＰＵ側の制御が異常であるときには、変速機は中間変速比以上の例えば３速前進運転の状態に固定されるが、エンジン制御が有効であるため、３速で固定吸気弁開度による退避運転よりは有利な退避運転を行うことができる効果がある。
なお、確率的には非常に低いことではあるが、第１ＣＰＵ及び第２ＣＰＵがともに異常であるときには、固定吸気弁開度で変速比は３速で退避運転を行う必要があり、脱輪からの脱出は人力による補助が必要となることもあるが、平地走行であれば自力運転が可能となるので、多様な退避運転手段を適用して、異常発生内容に対応した退避運転を行うことができるようになる効果がある。特に、高速運転中において第１ＣＰＵ及び第２ＣＰＵがともに異常となったときは、固定スロットル弁開度で３速固定運転に移行するが、変速比が中速比以上の例えば３速であるため、急激なエンジンブレーキが作用する恐れがないようになっている。これは、その他の実施に形態においても同様である。
前記第２ＣＰＵは、変速機制御に専有される第２入力センサ群２０２と、エンジン制御及び変速機制御に共用される前記第３入力センサ群２０３から得られる開閉信号又はアナログ信号を入力信号として動作して、シフトレバーの選択位置に応動する前後進の選択用電磁弁２０５に対する選択制御出力と、無段階又は少なくとも多段階の変速比を決定する変速用電磁弁２０６に対する変速制御出力を発生し、
前記変速機は、前記変速用電磁弁２０６に対する給電を停止したときには、中間の変速比以上の中高速運転用の前記固定変速比とするとともに、前記第２ＣＰＵが動作停止したときには、前進固定で前記固定変速比となる前記変速比固定機構を包含し、前記第１ＣＰＵによる暴走監視手段２３１ｂは、前記第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第２閾値時間以上となったときに第２リセット信号ＲＳＴ２１を発生して、前記第２ＣＰＵを初期化して再起動するようになっている。
そして、前記第２監視制御手段２３０Ａは、通信異常判定手段３５ｂと質疑応答異常判定手段３６ｂとを含む第２制御異常判定手段３５ｂ・３６ｂと、モード選択第２回路と、第２ゲート手段４５ｂを備え、前記第２制御異常判定手段３５ｂ・３６ｂは、送信質問データ３０ｂに対応した正解情報データメモリ３４ｂを備え、運転動作中の前記第２ＣＰＵに対して、少なくとも前記変速制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記第２ＣＰＵからの回答情報を受信して、予め前記第１ＣＰＵと協働する第１メモリＭＥＭ１に格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第２制御異常の有無を判定して第２制御異常信号ＥＲＲ２を生成する。
そして、前記モード選択第２回路は、前記第２リセット信号ＲＳＴ２１及び前記第２制御異常信号ＥＲＲ２の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第２状態が成立したときにセットされる第２記憶回路２３４ａと、当該第２記憶回路が異常発生を記憶すると前記変速用電磁弁２０６に対する給電停止を行う第２遮断回路２３３ａと、前記第２ＣＰＵに給電開始する前記電源スイッチ１０８が閉路されたときに前記第２記憶回路２３４ａを初期化しておくリセット回路２３５ａとを備え、
前記第２ゲート手段４５ｂは、前記第２状態が、まだ不成立の所定値未満であるときに、前記第２リセット信号ＲＳＴ２１及び前記第２制御異常信号ＥＲＲ２によって前記第２ＣＰＵをリセットし、前記第２記憶回路２３４ａが異常発生を記憶した後は、前記第２制御異常信号ＥＲＲ２による前記第２ＣＰＵのリセット処理を禁止して、変速制御に関する継続的な非暴走反復異常が前後進の選択制御に波及するのを抑制するようになっている。
以上のとおり、この発明の請求項４に関連し、第１ＣＰＵと協働する第２ＣＰＵは、第１ＣＰＵによる暴走監視手段が発生する第２リセット信号、及び第２制御異常判定手段が発生する第２制御異常信号の発生回数又は発生頻度が所定閾値以上となる第２状態が成立すると、第２記憶回路が異常発生を記憶して、変速用電磁弁に対する給電を停止して中高速運転用の固定変速比とするとともに、第２記憶回路が異常発生を記憶するまでは第２リセット信号と第２制御異常信号による第２ＣＰＵのリセット処理が実行され、第２記憶回路が異常発生を記憶した後は、第２リセット信号による第２ＣＰＵのリセット処理は継続実行されるが、第２制御異常信号による第２ＣＰＵのリセット処理は禁止されるようになっている。
従って、暴走監視手段による第２ＣＰＵの散発異常又は継続異常に対する異常監視と、これによる初期化・再起動処理は常時有効であるが、変速制御に関連する第２制御異常判定手段による第２制御異常信号に関しては、運転開始後の所定回数又は所定頻度未満の異常発生については第２ＣＰＵを初期化・再起動して散発異常に対する回復処理を行って、正常に前後進の選択制御と変速制御を行うことができるとともに、異常発生が継続する場合にはこの回復処理は停止するので、継続異常であっても第２ＣＰＵの暴走異常には至らない非暴走反復異常に関しては第２ＣＰＵがリセットされることがなく、その結果として第２ＣＰＵによる変速制御は行えないが前後進の選択制御が可能であって、固定変速比による前後進の退避運転が有効となる特徴がある。
なお、第２ＣＰＵの暴走異常が発生すると、第１ＣＰＵによって初期化・再起動が行われるので、この暴走異常が偶発・散発的なものであれば、少なくとも前後進の選択制御は正常状態に回復することができるようになっている。これは、実施の形態２についても同様である。
前記第１ＣＰＵは、演算処理用ＲＡＭメモリである第１ＲＡＭメモリと、不揮発性の第１データメモリと、不揮発性の第１プログラムメモリを含む第１メモリＭＥＭ１とバス接続され、前記第１メモリＭＥＭ１は、前記燃料噴射用電磁弁１０５に対する燃料噴射制御手段、及び燃料噴射ポンプを含む補機電源リレーの給電制御手段、及びガソリンエンジンの場合における点火コイルに対する点火制御手段に関する制御プログラムと制御データを含む第１アドレス領域と、前記吸気弁開度制御用モータ１０６に対する開弁制御手段に関する制御プログラムと制御データを含む第２アドレス領域と、その他の第３アドレス領域に分割され、
前記第３アドレス領域又は第１アドレス領域は、更に、前記第１パルス列信号ＷＤＳ１を発生するパルス発生手段と、前記第１ＣＰＵが前記第２ＣＰＵの動作監視を行うものである場合の暴走監視手段２３１ｂ又は前記第２制御異常判定手段３５ｂ・３６ｂとなる異常監視プログラムとを包含するとともに、前記第１記憶回路１３４ａが異常発生を記憶したときに、前記開弁制御手段に関する制御プログラムを実行しないように制御フローを切換えするプログラムである開弁制御停止手段を包含し、この開弁制御停止プログラムは前記第１ＣＰＵが初期化された後に、前記開弁制御プログラムが実行される以前に実行されるようになっている。
以上のとおり、この発明の請求項５に関連し、第１ＣＰＵとバス接続された第１メモリは燃料噴射に関する第１アドレス領域と開弁制御に関する第２アドレス領域と、その他の制御に関係する第３アドレス領域に分割されており、第３又は第１アドレス領域は異常発生により固定吸気弁開度による制御が行われているときには、不要となった開弁制御手段となる制御プログラムを切り離す開弁制御停止プログラムを包含している。従って、第１制御異常判定手段によって判定された異常内容が、第１ＣＰＵの暴走異常となるものであった場合には、この制御プログラムを切り離すことによって第１ＣＰＵの暴走要因が取り除かれて、燃料噴射制御が有効となって固定吸気弁開度による退避運転が行えるようになる特徴がある。これは、実施の形態２及び実施の形態３についても同様である。
前記第１監視制御回路部１３０Ａが発生する複数の質問情報は、前記第１メモリＭＥＭ１のアドレス領域に対応して区分された異なる番号である複数の質問番号となっているとともに、前記第１監視制御回路部１３０Ａは第１領域判定回路３８ａを備え、前記第１制御異常判定回路３５ａ・３６ａは前記第１制御異常信号ＥＲＲ１を生成するとともに、異常発生した前記アドレス領域に対応した識別信号を生成し、前記第１領域判定回路３８ａは、前記第１制御異常信号ＥＲＲ１が前記第１メモリＭＥＭ１の第１アドレス領域に関連するものである場合には、その発生回数又は発生頻度の如何にかかわらず常に前記第１ＣＰＵを初期化して再起動するようになっている。
以上のとおり、この発明の請求項６に関連し、第１監視制御回路部による質疑応答異常の判定領域を、開弁制御領域のみならず燃料噴射制御領域まで拡大し、拡大領域において発生した第１制御異常信号については常時第１ＣＰＵをリセットして初期化・再起動するようになっている。従って、暴走異常には至らず第１ウォッチドッグタイマによっては検出できない燃料噴射制御領域での偶発・散発的異常、及びその繰返し継続異常に対して、第１制御異常信号によって第１ＣＰＵを初期化再起動して異常回復を図るか、回復できない異常に対しては第１ＣＰＵを停止状態にすることができる特徴がある。これは、実施の形態２及び実施の形態３についても同様である。
前記第１プログラムメモリの前記第３又は第２アドレス領域は、前記吸気弁開度制御用モータ１０６の駆動回路に関する断線・短絡異常検出手段と、アクセルペダルの踏込度合を検出するアクセルポジションセンサの断線・短絡異常検出手段と、吸気弁開度を検出するスロットルポジションセンサの断線・短絡異常検出手段とを含み、異常検出時に第１Ｈ／Ｗ異常信号ＥＲＨ１を発生する自己点検手段となる監視制御プログラムを包含し、前記自己点検手段による監視制御動作は、前記第１監視制御回路部１３０Ａの第１制御異常判定回路３５ａ・３６ａによって監視されているとともに、前記自己点検手段が異常発生を検出すると、前記第１記憶回路１３４ａがこれを記憶して、前記吸気弁開度制御用モータ１０６に対する給電停止を行い、以後に前記第２アドレス領域に関する前記第１制御異常信号ＥＲＲ１が発生しても、これによる前記第１ＣＰＵのリセット処理を禁止するようになっている。
以上のとおり、この発明の請求項７に関連し、第１ＣＰＵは開弁制御に関連するハードウエア異常の有無を検出する自己点検手段を備え、自己点検異常が発生すると、吸気弁開度制御用モータに対する給電停止を行い、以後に第１制御異常信号が発生してもこれによる第１ＣＰＵのリセット処理を禁止するようになっている。従って、開弁制御に関し、ハードウエア異常の検出と、ハードウエア異常が発生しているのにこれを検出できない制御異常の検出とが行われて、固定弁開度による退避運転モードに移行できる特徴がある。また、制御異常が継続していても、少なくとも第２アドレス領域に関する物である場合には第１ＣＰＵのリセットが行われないので、退避運転で必要とされる燃料噴射制御を継続することができる特徴がある。これは、実施の形態２及び実施の形態３についても同様である。
前記第１プログラムメモリの前記第３アドレス領域は、前記第１メモリＭＥＭ１に対し、サムチェック又はＣＲＣチェックで代表される符号点検を行って、第１メモリ異常信号ＥＲＭ１を生成する第１メモリ異常判定手段となる制御プログラムを包含し、前記第１メモリ異常判定手段はまた、前記第１メモリ異常信号ＥＲＭ１が発生した前記アドレス領域に対応した識別信号を生成し、この第１メモリ異常信号ＥＲＭ１は前記第１制御異常信号ＥＲＲ１の一部となって論理和処理されるようになっている。
以上のとおり、この発明の請求項８に関連し、第１ＣＰＵは、第１メモリの第１アドレス領域・第２アドレス領域・第３アドレス領域に対応した第１メモリ異常判定手段を備え、第１メモリ異常信号と発生アドレ領域の識別信号を発生して、第１制御異常信号と論理和されるようになっている。従って、暴走異常には至らず第１ウォッチドッグタイマによっては検出できない燃料噴射制御領域での偶発・散発的異常、及びその繰返し継続異常に対して、第１メモリ異常信号によって第１ＣＰＵを初期化再起動して異常回復を図るか、回復できない異常に対しては第１ＣＰＵを停止状態にすることができる特徴がある。また、メモリ異常が継続していても、少なくとも第２アドレス領域に関する物である場合には第１ＣＰＵのリセットが行われないので、退避運転で必要とされる燃料噴射制御を継続することができる特徴がある。これは、実施の形態２及び実施の形態３についても同様である。
前記第２ＣＰＵは演算処理用ＲＡＭメモリである第２ＲＡＭメモリと、不揮発性の第２データメモリと、不揮発性の第２プログラムメモリを含む第２メモリＭＥＭ２とバス接続され、前記第２メモリＭＥＭ２は、前記選択用電磁弁２０５に対する選択制御手段、及び油圧ポンプを含む補機電源リレーの給電制御手段に関する制御プログラムと制御データを含むアドレス第１領域と、前記変速用電磁弁２０６に対する変速制御手段に関する制御プログラムと制御データを含むアドレス第２領域と、その他のアドレス第３領域に分割され、
前記アドレス第３又は第１領域は更に、前記第２パルス列信号を発生するパルス発生手段となるプログラムを包含するとともに、前記第２記憶回路が異常発生を記憶したときに、前記変速制御手段に関する制御プログラムを実行しないように制御フローを切換えするプログラムである前記変速制御停止手段を包含し、この変速制御停止プログラムは前記第２ＣＰＵが初期化された後に、前記変速制御プログラムが実行される以前に実行されるようになっている。
以上のとおり、この発明の請求項９に関連し、第２ＣＰＵとバス接続された第２メモリは前後進の選択制御に関するアドレス第１領域と、変速制御に関するアドレス第２領域と、その他の制御に関係するアドレス第３領域に分割されており、アドレス第３又は第１領域は異常発生により固定変速比による制御が行われているときには、不要となった変速制御手段となる制御プログラムを切り離す変速制御停止プログラムを包含している。従って、第２制御異常判定手段によって判定された異常内容が、第２ＣＰＵの暴走異常となるものであった場合には、この制御プログラムを切り離すことによって第２ＣＰＵの暴走要因が取り除かれて、前後進の選択制御が有効となって固定変速比による退避運転が行えるようになる特徴がある。なお、第２ＣＰＵが不作動になると、前進固定で固定変速比による退避運転が行えるようになっている。これは、実施の形態２についても同様である。
前記第２監視制御手段２３０Ａが発生する複数の質問情報は、前記第２メモリＭＥＭ２のアドレス領域に対応して区分された異なる番号である複数の質問番号となっているとともに、前記第２監視制御手段２３０Ａは第２領域判定手段３８ｂを備え、前記第２制御異常判定手段３５ｂ・３６ｂは、前記第２制御異常信号ＥＲＲ２を生成するとともに、異常発生した前記アドレス領域に対応した識別信号を生成し、前記第２領域判定手段３８ｂは、前記第２制御異常信号ＥＲＲ２が前記第２メモリＭＥＭ２のアドレス第１領域に関連するものである場合には、その発生回数又は発生頻度の如何にかかわらず常に前記第２ＣＰＵを初期化して再起動するようになっている。
以上のとおり、この発明の請求項１０に関連し、第２監視制御手段による質疑応答異常の判定領域を、変速制御領域のみならず選択制御領域まで拡大し、拡大領域において発生した第２制御異常信号については常時第２ＣＰＵをリセットして初期化・再起動するようになっている。従って、暴走異常には至らず第１ＣＰＵによる暴走監視手段によっては検出できない燃料噴射制御領域での偶発・散発的異常、及びその繰返し継続異常に対して、第２制御異常信号によって第２ＣＰＵを初期化再起動して異常回復を図るか、回復できない異常に対しては第２ＣＰＵを停止状態にすることができる特徴がある。これは、実施の形態２についても同様である。
前記第２プログラムメモリの前記アドレス第３領域又は第２領域は、前記変速用電磁弁２０６に関する断線・短絡異常検出手段と、ギアシフトセンサと車速センサの断線・短絡異常検出手段とを含み、異常検出時に第２Ｈ／Ｗ異常信号ＥＲＨ２を発生する自己点検手段となる監視制御プログラムを包含し、前記自己点検手段による監視制御動作は、前記第２監視制御手段２３０Ａの第２制御異常判定手段３５ｂ・３６ｂよって監視されているとともに、前記自己点検手段が異常発生を検出すると、前記第２記憶回路２３４ａがこれを記憶して、前記変速用電磁弁２０６に対する給電停止を行い、以後に前記アドレス第２領域に関する前記第２制御異常信号ＥＲＲ２が発生しても、これによる前記第２ＣＰＵのリセット処理を禁止するようになっている。
以上のとおり、この発明の請求項１１に関連し、第２ＣＰＵは変速制御に関連するハードウエア異常の有無を検出する自己点検手段を備え、自己点検異常が発生すると、変速用電磁弁に対する給電停止を行い、以後に第２制御異常信号が発生してもこれによる第２ＣＰＵのリセット処理を禁止するようになっている。従って、変速制御に関し、ハードウエア異常の検出と、ハードウエア異常が発生しているのにこれを検出できない制御異常の検出とが行われて、固定変速比による退避運転モードに移行できる特徴がある。また、制御異常が継続していても、少なくともアドレス第２領域に関するものである場合には第２ＣＰＵのリセットが行われないので、退避運転で有益な前後進の選択制御を継続することができる特徴がある。これは、実施の形態２についても同様である。
前記第２プログラムメモリの前記アドレス第３領域は、前記第２メモリＭＥＭ２に対し、サムチェック又はＣＲＣチェックで代表される符号点検を行って、第２メモリ異常信号ＥＲＭ２を生成する第２メモリ異常判定手段となる制御プログラムを包含し、前記第２メモリ異常判定手段はまた、前記第２メモリ異常信号ＥＲＭ２が発生した前記アドレス領域に対応した識別信号を生成し、この第２メモリ異常信号ＥＲＭ２は前記第２制御異常信号ＥＲＲ２の一部となって論理和処理されるようになっている。
以上のとおり、この発明の請求項１２に関連し、第２ＣＰＵは第２メモリのアドレス第１・第２・第３領域に対応した第２メモリ異常判定手段を備え、第２メモリ異常信号と発生アドレ領域の識別信号を発生して、第２制御異常信号と論理和されるようになっている。従って、暴走異常には至らず第１ＣＰＵによる暴走監視手段によっては検出できない前後進の選択制御領域での偶発・散発的異常、及びその繰返し継続異常に対して、第２メモリ異常信号によって第２ＣＰＵを初期化再起動して異常回復を図るか、回復できない異常に対しては第２ＣＰＵを停止状態にすることができる特徴がある。また、メモリ異常が継続していても、少なくともアドレス第２領域に関するものである場合には第２ＣＰＵのリセットが行われないので、退避運転で有益な前後進の選択制御を継続することができる特徴がある。これは、実施の形態２についても同様である。
前記質問情報を送信してから回答情報を受信するまでの質疑応答の許容時間は、前記第１ＣＰＵに対する許容時間をＴ１とし、前記第２ＣＰＵに対する許容時間をＴ２としたときにＴ１≧Ｔ２となっている。
以上のとおり、この発明の請求項１３に関連し、変速機制御用の第２ＣＰＵに対する質疑応答の許容時間Ｔ２は、エンジン制御用の第１ＣＰＵに対する許容時間Ｔ１以下となっており、監視制御回路部には複数の質問情報ごとに、第１ＣＰＵと第２ＣＰＵに分けて正解情報が格納されている。従って、クランク角センサの動作と同期して、エンジン回転速度に応動した高速制御が必要とされる第１ＣＰＵに対しては、質疑応答制御負担を軽減するために低頻度に質問情報を送信するか、同一質問を繰り返して送信して新規質問情報の送信周期を低頻度にし、制御動作の応答性がクランク角センサの動作と同期せず、エンジン回転速度に直接関係のない第２ＣＰＵは、第１ＣＰＵよりは高頻度に新規質問情報を送信して異常判定の応答時間を速くすることができる特徴がある。なお、エンジン回転速度が低いときには、第１ＣＰＵに対する新規質問情報の送信周期を第２ＣＰＵと同等レベルの高頻度にすることも可能である。これは、実施の形態２についても同様である。
実施の形態２．
次に、この発明の実施の形態２による車載電子制御装置について説明する。以下、この発明の実施の形態２による車載電子制御装置を、第１実施例と第２実施例について夫々説明する。
（１）第１実施例の詳細な説明
図４は、この発明の実施の形態２による車載電子制御装置における第１実施例の全体構成を示すブロック図である。以下、前述の図１の実施の形態１との相違点を中心にしてその構成と作用動作を詳細に説明する。なお、各図において同一符号は同一部分又は相当部分を示し、符号Ａは実施の形態１、符号Ｂは実施の形態２の第１実施例によるものとなっているが、実施の形態２では、実施の形態１における第１ＣＰＵ及び第２ＣＰＵとして、マスタＣＰＵとスレーブＣＰＵを含むマルチコアＣＰＵが使用されているのが主な相違点となっている。
図４において、車載電子制御装置１００Ｂは、共通筐体１００ｂに収納されたエンジン制御回路部１１０Ｂと変速機制御回路部２２０Ｂを含み、この車載電子制御装置１００Ｂは、電源スイッチ１０８が閉路されたときに付勢される電源リレー１０９ｃの出力素子１０９ａを介して車載バッテリ１０７に接続される主電源端子Ｖｂａと、車載バテリ１０７に直接接続された補助電源端子Ｖｂｂとを介して給電される定電圧電源１１９を備え、この定電圧電源１１９が発生する安定化制御電圧Ｖｃｃ、及びＲＡＭメモリの記憶内容を保持しておくためのバックアップ電圧Ｖｕｐが給電されて動作するようになっている。
第１入力センサ群１０１はエンジンの回転角度及び回転速度を検出するためのクランク角センサと、スロットル吸気弁を通過する吸気量を測定するためのエアフローセンサ、吸気弁開度を検出するスロットルポジションセンサ、或いは排気ガスセンサの酸素濃度を検出するガスセンサなど、エンジン制御に固有の各種センサを包含している。第３入力センサ群１０３は、車速センサ、アクセルペダルの踏込度合を検出するアクセルポジションセンサ、ギアシフトレバーの選択位置を検出するギアシフトセンサなど、エンジン制御と変速機制御に兼用される各種のセンサを包含している。
第２の入力センサ群２０２は、変速機内の油温センサ或いは油圧センサなどの、変速機制御に固有の各種センサを包含している。第３の入力センサ２０３は前述した第３の入力センサ１０３と同一のものであり、この実施の形態では接続不要である。第１電気負荷群１０４は、第１及び第３の入力センサ１０１・１０３の動作状態に応動して制御されるエンンジン制御用の負荷であり、少なくとも各気筒別に配置された燃料噴射用電磁弁１０５、吸気弁開度制御用モータ１０６を含んでおり、制御対象がガソリンエンジンの場合であれば更に、各気筒別に配置された点火プラグを含んでいる。
なお、吸気弁開度制御用モータ１０６に対する給電を停止すると、アイドル回転速度よりは高い回転速度が得られる固定吸気弁開度となるように、強制的・機械的に復帰するフェールセーフ機構が設けられている。
第２電気負荷群２０４は、第２の入力センサ群２０２及び第３の入力センサ群２０３（１０３）の動作状態に応動して制御される変速機制御用の負荷であり、少なくとも前進後退の選択を行う選択用電磁弁２０５と、変速比を無段階又は多段階で変更する変速用電磁弁２０６を備えている。
なお、変速用電磁弁２０６に対する給電を停止すると、変速範囲の中間変速比以上の中高速運転用の変速比が得られるように構成されている。
エンジン制御回路部１１０Ｂは、マルチコアＣＰＵのマスタＣＰＵである第１ＣＰＵ（図４には、第１ＣＰＵを符号「ＣＰＵ１」として表示しているが、以下の説明では複雑化を避けるため、単に、第１ＣＰＵと記載し、符号「ＣＰＵ１」を省略する）を主体として構成されており、例えばフラッシュッメモリである不揮発性のプログラムメモリと、当該プログラムメモリの一部領域であるか、又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと、揮発性のＲＡＭメモリとを含む第１メモリＭＥＭ１と、通信用インタフェース回路ＳＩＦを包含している。
変速機制御回路部２２０Ｂは、マルチコアＣＰＵのスレーブＣＰＵである第２ＣＰＵ（図４には、第２ＣＰＵを符号「ＣＰＵ２」として表示しているが、以下の説明では複雑化を避けるため、単に、第２ＣＰＵと記載し、符号「ＣＰＵ２」を省略する）を主体として構成されており、例えばフラッシュッメモリである不揮発性のプログラムメモリと、当該プログラムメモリの一部領域であるか、又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと、揮発性のＲＡＭメモリとを含む第２メモリＭＥＭ２とを包含している。
なお、マルチコアＣＰＵは、共用ＲＡＭメモリＣＲＡＭを介して相互に高速交信が行えるマスタＣＰＵとスレーブＣＰＵ、及び少なくともマスタＣＰＵと時間差をおいて同一制御プログラムを実行して、前後の演算出力が不一致であるときに比較異常信号を発生するチェッカＣＰＵ１１０Ｘとを備えた集積回路素子であって、入力インタフェース回路１１１Ｂは第１ＣＰＵ及び第２ＣＰＵに関する第１入力センサ群１０１、第２入力センサ群２０２、第３入力センサ群１０３（２０３）の全てのセンサに対するインタフェース回路と、多チャンネルＡＤ変換器ＡＤＣと共用ＲＡＭメモリを含み、出力インタフェース回路１１４Ｂは第１電気負荷群１０４と第２電気負荷群２０４に対するすべての出力インタフェース回路を包含している。
これにより、第１ＣＰＵと第２ＣＰＵとは、それぞれ任意の入力センサと電気負荷にアクセスすることができるようになっているが、実態としては誤った制御が行われないようにアクセス可能な入出力は初期設定によって規定されるようになっている。第１ウォッチドッグタイマ１３１ａは、第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のパルス幅を測定し、これが第１閾値時間以上になると第１リセット信号ＲＳＴ１１を発生して、第１ＣＰＵを初期化して再起動するようになっている。
第１監視制御回路部１３０Ｂは、図２で前述した第１監視制御回路部１３０Ａと同じものであり、第１ＣＰＵとの間で下り信号ＤＮ１と上り信号ＵＰ１によるシリアル交信を行いながら、第１ＣＰＵによる制御動作が正常に行われているかどうかを判定し、制御異常が検出されると制御第１リセット信号ＲＳＴ１２を発生して第１ＣＰＵをリセットするようになっている。
なお、第１論理和回路１３２ａは、第１リセット信号ＲＳＴ１１又は制御第１リセット信号ＲＳＴ１２のいずれがリセット信号を発生しても合成第１リセット信号ＲＳＴ１を発生して第１ＣＰＵをリセットするようになっている。
なお、自己保持回路１１８は、電源スイッチ１０８が閉路すると電源リレー１０９ｃを付勢するようになっているが、一旦第１ＣＰＵが動作を開始して第１ウォッチドッグタイマ１３１ａが出力許可信号ＯＵＴＥを発生しているときには、電源スイッチ１０８が開路しても自己保持回路１１８の作用によって給電状態が持続するようになっている。従って、電源スイッチ１０８が開路して第１ＣＰＵ及び後述の第２ＣＰＵが動作を停止し、各ＣＰＵが学習情報などの退避保存を行ってから、第１ＣＰＵが第１パルス列信号ＷＤＳ１を停止することによって電源リレー１０９ｃが消勢されるようになっている。但し、第１ＣＰＵは第２ＣＰＵが第２パルス列信号ＷＤＳ２を停止するのを待って、第１パルス列信号ＷＤＳ１を停止するようになっている。
第１記憶回路１３４ａは、第１監視制御回路部１３０Ｂによる異常検出回数又は異常検出頻度が所定閾値を超過するとこれを記憶して、第１遮断回路１３３ａに第１遮断信号ＩＮＨ１を供給し、第１遮断回路１３３ａは出力インタフェース回路１１４Ｂの中の吸気弁開度制御用モータ１０６に対する給電を停止するようになっている。
第２監視制御手段２３０Ｂは、図３で前述した第２監視制御手段２３０Ａと同じものであり、これは第１ＣＰＵによって実行されるソフトウエアによって構成されており、第２監視制御手段２３０Ｂを含む第１ＣＰＵと、監視対象となる第２ＣＰＵとの間は共用ＲＡＭメモリＣＲＡＭを介して高速交信を行いながら、第２ＣＰＵによる制御動作が正常に行われているかどうかを判定し、制御異常が検出されると制御第２リセット信号ＲＳＴ２２を発生して第２ＣＰＵをリセットするようになっている。
なお、第２監視制御手段２３０Ｂは、第２ウォッチドッグタイマに相当する暴走監視手段２３１ｂを備えていて、この暴走監視手段２３１ｂは、第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のパルス幅を測定し、これが第２閾値時間以上になると第２リセット信号ＲＳＴ２１を発生して、第２ＣＰＵを初期化して再起動するようになっている。また、第２論理和回路２３２ａは、第２リセット信号ＲＳＴ２１又は制御第２リセット信号ＲＳＴ２２のいずれがリセット信号を発生しても合成第２リセット信号ＲＳＴ２を発生して第２ＣＰＵをリセットするようになっている。
第２記憶回路２３４ａは、第２監視制御手段２３０Ｂによる異常検出回数又は異常検出頻度が所定閾値を超過するとこれを記憶して、第２遮断回路２３３ａに第２遮断信号ＩＮＨ２を供給し、第２遮断回路２３３ａは出力インタフェース回路１１４Ｂの中の変速用電磁弁２０６に対するに対する給電を停止するようになっている。
なお、ここで示したマルチコアＣＰＵは、マスタＣＰＵである第１ＣＰＵが合成第１リセット信号ＲＳＴ１によってリセットされるときには、スレーブＣＰＵである第２ＣＰＵも同時にリセットされる形式のものとなっている。しかし、第１監視制御回路部１３０Ｂ（＝１３０Ａ）と第２監視制御手段２３０Ｂ（＝２３０Ａ）は、図２と図３で前述したとおりであり、その作用動作は実施の形態１の場合と同様である。
（２）第２実施例の詳細な説明
図５は、この発明の実施の形態２による車載電子制御装置における第２実施例の全体構成を示すブロック図である。以下、この発明の実施の形態２における第２実施例による車載電子制御装置について、図１及び図４のものとの相違点を中心にしてその構成と作用動作を詳細に説明する。なお、各図において同一符号は同一部分又は相当部分を示し、符号Ａは実施の形態１、符号Ｂは実施の形態２の第１実施例、符号Ｃは実施の形態２の第２実施例によるものとなっているが、実施の形態２の第１実施例では、実施の形態１における第１ＣＰＵ及び第２ＣＰＵとして、マスタＣＰＵとスレーブＣＰＵを含むマルチコアＣＰＵが使用されているのに対し、実施の形態２の第２実施例ではエンジン制御用の第１ＣＰＵがスレーブＣＰＵとなり、変速機制御用の第２ＣＰＵがマスタＣＰＵとなって、相互に役割が入れ替わっている。
図５において、車載電子制御装置１００Ｃは、共通筐体１００ｃに収納されたエンジン制御回路部１１０Ｃと変速機制御回路部２２０Ｃを含み、この車載電子制御装置１００Ｃは、電源スイッチ１０８が閉路されたときに付勢される電源リレー１０９ｃの出力素子１０９ａを介して車載バッテリ１０７に接続される主電源端子Ｖｂａと、車載バテリ１０７に直接接続された補助電源端子Ｖｂｂとを介して給電される定電圧電源１１９を備え、この定電圧電源１１９が発生する安定化制御電圧Ｖｃｃ、及びＲＡＭメモリの記憶内容を保持しておくためのバックアップ電圧Ｖｕｐが給電されて動作するようになっている。
第１入力センサ群１０１はエンジンの回転角度及び回転速度を検出するためのクランク角センサと、スロットル吸気弁を通過する吸気量を測定するためのエアフローセンサ、吸気弁開度を検出するスロットルポジションセンサ、或いは排気ガスセンサの酸素濃度を検出するガスセンサなど、エンジン制御に固有の各種センサを包含している。第３入力センサ群１０３は、車速センサ、アクセルペダルの踏込度合を検出するアクセルポジションセンサ、ギアシフトレバーの選択位置を検出するギアシフトセンサなど、エンジン制御と変速機制御に兼用される各種のセンサを包含している。
第２入力センサ群２０２は、変速機内の油温センサ或いは油圧センサなどの、変速機制御に固有の各種センサを包含している。第３入力センサ群２０３は前述した第３入力センサ群１０３と同一のものであり、この実施の形態では接続不要である。第１電気負荷群１０４は、第１入力センサ群１０１および第３入力センサ群１０３の動作状態に応動して制御されるエンンジン制御用の負荷であり、少なくとも各気筒別に配置された燃料噴射用電磁弁１０５、吸気弁開度制御用モータ１０６を含んでおり、制御対象がガソリンエンジンの場合であれば更に、各気筒別に配置された点火プラグを含んでいる。
なお、吸気弁開度制御用モータ１０６に対する給電を停止すると、アイドル回転速度よりは高い回転速度が得られる固定吸気弁開度となるように、強制的・機械的に復帰するフェールセーフ機構が設けられている。第２電気負荷群２０４は第２入力センサ群２０２および第３入力センサ２０３（１０３）の動作状態に応動して制御されれる変速機制御用の負荷であり、少なくとも前進後退の選択を行う選択用電磁弁２０５と、変速比を無段階又は多段階で変更する変速用電磁弁２０６を備えている。
なお、変速用電磁弁２０６に対する給電を停止すると、変速範囲の中間変速比以上の中高速運転用の変速比が得られるように構成されている。
エンジン制御回路部１１０Ｃは、マルチコアＣＰＵのスレーブＣＰＵである第１ＣＰＵ（図５には、第１ＣＰＵを符号「ＣＰＵ１」として表示しているが、以下の説明では複雑化を避けるため、単に、第１ＣＰＵと記載し、符号「ＣＰＵ１」を省略する）を主体として構成されており、例えばフラッシュッメモリである不揮発性のプログラムメモリと、当該プログラムメモリの一部領域であるか、又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと、揮発性のＲＡＭメモリとを含む第１メモリＭＥＭ１と、通信用インタフェース回路ＳＩＦを包含している。
変速機制御回路部２２０Ｃは、マルチコアＣＰＵのマスタＣＰＵである第２ＣＰＵ（図５には、第２ＣＰＵを符号「ＣＰＵ２」として表示しているが、以下の説明では複雑化を避けるため、単に、第２ＣＰＵと記載し、符号「ＣＰＵ２」を省略する）を主体として構成されており、例えばフラッシュッメモリである不揮発性のプログラムメモリと、当該プログラムメモリの一部領域であるか、又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと、揮発性のＲＡＭメモリとを含む第２メモリＭＥＭ２とを包含している。
なお、マルチコアＣＰＵは、共用ＲＡＭメモリＣＲＡＭを介して相互に高速交信が行えるマスタＣＰＵとスレーブＣＰＵ、及び少なくともマスタＣＰＵと時間差をおいて同一制御プログラムを実行して、前後の演算出力が不一致であるときに比較異常信号を発生するチェッカＣＰＵ２２０Ｘとを備えた集積回路素子であって、入力インタフェース回路１１１Ｃは第１ＣＰＵ及び第２ＣＰＵに関する第１入力センサ群１０１、第２入力センサ群２０２、第３入力センサ群１０３（２０３）の全てのセンサに対するインタフェース回路と、多チャンネルＡＤ変換器ＡＤＣと共用ＲＡＭメモリを含み、出力インタフェース回路１１４Ｃは第１電気負荷群１０４と第２電気負荷群２０４に対するすべての出力インタフェース回路を包含している。
これにより、第１ＣＰＵと第２ＣＰＵとは、それぞれ任意の入力センサと電気負荷にアクセスすることができるようになっているが、実態としては誤った制御が行われないようにアクセス可能な入出力は初期設定によって規定されるようになっている。
第１ウォッチドッグタイマ１３１ａは、第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のパルス幅を測定し、これが第１閾値時間以上になると第１リセット信号ＲＳＴ１１を発生して、第１ＣＰＵを初期化して再起動するようになっている。
第１監視制御回路部１３０Ｃは、図２で前述した第１監視制御回路部１３０Ａと同じものであり、第１ＣＰＵとの間で下り信号ＤＮ１と上り信号ＵＰ１によるシリアル交信を行いながら、第１ＣＰＵによる制御動作が正常に行われているかどうかを判定し、制御異常が検出されると制御第１リセット信号ＲＳＴ１２を発生して第１ＣＰＵをリセットするようになっている。
なお、第１論理和回路１３２ａは、第１リセット信号ＲＳＴ１１又は制御第１リセット信号ＲＳＴ１２のいずれがリセット信号を発生しても合成第１リセット信号ＲＳＴ１を発生して第１ＣＰＵをリセットするようになっている。
なお、自己保持回路１１８は、電源スイッチ１０８が閉路すると電源リレー１０９ｃを付勢するようになっているが、一旦第１ＣＰＵが動作を開始して第１ウォッチドッグタイマ１３１ａが出力許可信号ＯＵＴＥを発生しているときには、電源スイッチ１０８が開路しても自己保持回路１１８の作用によって給電状態が持続するようになっている。従って、電源スイッチ１０８が開路して第１ＣＰＵ及び後述の第２ＣＰＵが動作を停止し、各ＣＰＵが学習情報などの退避保存を行ってから、第１ＣＰＵが第１パルス列信号ＷＤＳ１を停止することによって電源リレー１０９ｃが消勢されるようになっている。
但し、第１ＣＰＵは、第２ＣＰＵが第２パルス列信号ＷＤＳ２を停止するのを待って、第１パルス列信号ＷＤＳ１を停止するようになっている。
第１記憶回路１３４ａは、第１監視制御回路部１３０Ｃによる異常検出回数又は異常検出頻度が所定閾値を超過するとこれを記憶して、第１遮断回路１３３ａに第１遮断信号ＩＮＨ１を供給し、第１遮断回路１３３ａは出力インタフェース回路１１４Ｃの中の吸気弁開度制御用モータ１０６に対する給電を停止するようになっている。
第２監視制御手段２３０Ｃは、図３で前述した第２監視制御手段２３０Ａと同じものであり、これは第１ＣＰＵによって実行されるソフトウエアによって構成されており、第２監視制御手段２３０Ｃを含む第１ＣＰＵと、監視対象となる第２ＣＰＵとの間は共用ＲＡＭメモリＣＲＡＭを介して高速交信を行いながら、第２ＣＰＵによる制御動作が正常に行われているかどうかを判定し、制御異常が検出されると制御第２リセット信号ＲＳＴ２２を発生して第２ＣＰＵをリセットするようになっている。
なお、第２監視制御手段２３０Ｃは、第２ウォッチドッグタイマに相当する暴走監視手段２３１ｂを備えていて、この暴走監視手段２３１ｂは、第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のパルス幅を測定し、これが第２閾値時間以上になると第２リセット信号ＲＳＴ２１を発生して、第２ＣＰＵを初期化して再起動するようになっている。
また、第２論理和回路２３２ａは、第２リセット信号ＲＳＴ２１又は制御第２リセット信号ＲＳＴ２２のいずれがリセット信号を発生しても合成第２リセット信号ＲＳＴ２を発生して第２ＣＰＵをリセットするようになっている。
第２記憶回路２３４ａは、第２監視制御手段２３０Ｃによる異常検出回数又は異常検出頻度が所定閾値を超過するとこれを記憶して、第２遮断回路２３３ａに第２遮断信号ＩＮＨ２を供給し、第２遮断回路２３３ａは出力インタフェース回路１１４Ｃの中の変速用電磁弁２０６に対するに対する給電を停止するようになっている。
なお、ここで示したマルチコアＣＰＵは、スレーブＣＰＵ（第１ＣＰＵ）が合成第１リセット信号ＲＳＴ１によってリセットされるときには、マスタＣＰＵ（第２ＣＰＵ）も同時にリセットされる接続形式のものとなっている。しかし、第１ＣＰＵは、第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のＯＮ／ＯＦＦ周期を測定し、そのＯＮ時間及びＯＦＦ時間が第２閾値時間以上であるときに、第１のパルス列信号のＯＮ時間又はＯＦＦ時間が第１閾値時間以上となるように補正する合成手段を備え、その結果として、第２パルス列信号ＷＤＳ２が異常であるときには、第１ウォッチドッグタイマ１３１ａが発生する第１リセット信号ＲＳＴ１１によって前記第１ＣＰＵ及び前記第２ＣＰＵをともに初期して再起動するようになっている。
また、第２ＣＰＵは、チェッカＣＰＵ２２０Ｘが比較異常信号を発生したことによって、所定の初期ステップに移行して、当該初期ステップがら直ちに制御動作を再開するようになっている。
その他、第１監視制御回路部１３０Ｃ（＝１３０Ｂ＝１３０Ａ）と第２監視制御手段２３０Ｃ（＝２３０Ｂ＝２３０Ａ）は、図２と図３で前述したとおりであり、その作用動作は実施の形態１の場合と同様である。
（３）実施の形態２の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態２による車載電子制御装置１００Ｂ・１００Ｃは、エンジン制御回路部１１０Ｂ・１１０Ｃと、変速機制御回路部２２０Ｂ・２２０Ｃのそれぞれに分設されたマイクロプロセッサである第１ＣＰＵと第２ＣＰＵとが協働し、この第１ＣＰＵと第２ＣＰＵとを共通筐体に収納された共通回路基板に一括搭載して構成された車載電子制御装置１００Ｂ・１００Ｃであって、
前記第１ＣＰＵには少なくとも第１ウォッチドッグタイマ１３１ａを含む第１監視制御回路部１３０Ｂ・１３０Ｃが接続されるとともに、
前記第１ＣＰＵは、エンジン制御用に専有される第１入力センサ群１０１と、エンジン制御及び変速機制御に共用される第３入力センサ群１０３から得られる開閉信号又はアナログ信号を入力信号として動作して、少なくとも燃料噴射用電磁弁１０５に対する燃料噴射制御出力と、吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータ１０６への開弁制御出力とを発生し、
前記吸気弁の開弁駆動機構は、前記吸気弁開度制御用モータ１０６に対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含している。
そして、前記第２ＣＰＵは第２監視制御手段２３０Ｂ・２３０Ｃに含まれる暴走監視手段２３１ｂによって動作監視され、前記暴走監視手段２３１ｂは前記第２ＣＰＵが発生するウォッチドッグ信号ＷＤＳ２を前記第１ＣＰＵによって監視する手段であり、
前記第２ＣＰＵによって制御される変速機は、この第２ＣＰＵが動作停止したときには、中高速運転に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含し、前記第１ウォッチドッグタイマ１３１ａは、前記第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号ＲＳＴ１１を発生して、前記第１ＣＰＵを初期化して再起動し、
前記第１監視制御回路部１３０Ｂ・１３０Ｃは、通信異常判定回路３５ａと質疑応答異常判定回路３６ａを含む第１制御異常判定回路３５ａ・３６ａと、モード選択第１回路と、第１ゲート回路４５ａとを備え、
前記第１制御異常判定回路３５ａ・３６ａは、送信質問データ３０ａに対応した正解情報データメモリ３４ａを備え、運転動作中の前記第１ＣＰＵに対して、少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記第１ＣＰＵからの回答情報を受信して、予め前記第１監視制御回路部１３０Ｂ・１３０Ｃに格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第１制御異常の有無を判定して第１制御異常信号ＥＲＲ１を生成する。
そして、前記モード選択第１回路は、前記第１リセット信号ＲＳＴ１１及び前記第１制御異常信号ＥＲＲ１の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路１３４ａと、当該第１記憶回路が異常発生を記憶すると前記吸気弁開度制御用モータ１０６に対する給電停止を行う第１遮断回路１３３ａと、前記第１ＣＰＵに給電開始する電源スイッチ１０８が閉路されたときに、前記第１記憶回路１３４ａを初期化しておくリセット回路１３５ａとを備え、
前記第１ゲート回路４５ａは、前記第１状態が、まだ不成立の所定値未満であるときに、前記第１リセット信号ＲＳＴ１１及び前記第１制御異常信号ＥＲＲ１によって前記第１ＣＰＵをリセットし、前記第１記憶回路１３４ａが異常発生を記憶した後は、前記第１制御異常信号ＥＲＲ１による前記第１ＣＰＵのリセット処理を禁止して、開弁制御に関する継続的な非暴走反復異常が、燃料噴射制御に波及するのを抑制するようになっている。
以上のとおり、この発明の実施の形態２による車載電子制御装置は、エンジン制御を行う第１ＰＵと変速機制御を行う第２ＣＰＵによって一体構成され、第１ＣＰＵについては第１ウォッチドッグタイマによる第１リセット信号、及び第１制御異常判定回路による第１制御異常信号の発生回数又は発生頻度が所定閾値以上となる第１状態が成立すると、第１記憶回路が異常発生を記憶して、吸気弁開度制御用モータに対する給電を停止して固定吸気弁開度とするとともに、第１記憶回路が異常発生を記憶するまでは第１リセット信号と第１制御異常信号による第１ＣＰＵのリセット処理が実行され、第１記憶回路が異常発生を記憶した後は、第１リセット信号による第１ＣＰＵのリセット処理は継続実行されるが、第１制御異常信号による第１ＣＰＵのリセット処理は禁止されるようになっている。また、第２ＣＰＵについては、第１ＣＰＵによって構成された第２監視制御手段によって監視されている。
従って、第１ウォッチドッグタイマによる第１ＣＰＵの散発異常又は継続異常に対する異常監視と、これによる初期化・再起動処理は常時有効であるが、吸気弁の開弁制御に関連する第１制御異常判定回路による第１制御異常信号に関しては、運転開始後の所定回数又は所定頻度未満の異常発生については第１ＣＰＵを初期化・再起動して散発異常に対する回復処理を行って、正常に燃料噴射制御と開弁制御を行うことができるとともに、異常発生が継続する場合にはこの回復処理は停止するので、継続異常であっても第１ＣＰＵの暴走異常には至らない継続的な非暴走反復異常に関しては第１ＣＰＵがリセットされることがなく、その結果として第１ＣＰＵによる開弁制御は行えないが燃料噴射制御が可能であって、固定吸気弁開度による退避運転が有効となる効果がある。
なお、第１ＣＰＵの暴走異常が発生すると、第１ウォッチドッグタイマによって初期化・再起動が行われるので、この暴走異常が偶発・散発的なものであれば、少なくとも燃料噴射制御は正常状態に回復することができるようになっている。また、第２ＣＰＵに対する監視制御は第１ＣＰＵを用いて行われるので、ハードウエア構成が小型安価となる効果がある。
前記マイクロプロセッサは、共用ＲＡＭメモリを介して相互に高速交信が行えるマスタＣＰＵとスレーブＣＰＵ、及び少なくとも前記マスタＣＰＵと時間差をおいて同一制御プログラムを実行して、前後の演算出力が不一致であるときに比較異常信号を発生するチェッカＣＰＵ１１０Ｘ、とを備えた集積回路素子であるマルチコアＣＰＵであって、
前記第１ＣＰＵは、前記マスタＣＰＵであるか又は前記スレーブＣＰＵであるのに対し、前記第２ＣＰＵは、前記スレーブＣＰＵであるか又は前記マスタＣＰＵとなっていて、前記第１ＣＰＵには、第１ウォッチドッグタイマ１３１ａと第１監視制御回路部１３０Ｂ・１３０Ｃとが接続されるとともに、当該第１ＣＰＵは前記第２ＣＰＵに対する第２監視制御手段２３０Ｂ・２３０Ｃとなる制御プログラムを包含している。
以上のとおり、この発明の請求項１４に関連し、第１ＣＰＵと第２ＣＰＵは、一つの集積回路素子によって構成されたマルチコアＣＰＵとなっている。従って、一対のマイクロプロセッサを一体化して、装置の小型化を図るとともに、異常検出機能の向上によって、制御異常の顕在化を抑制することができる特徴がある。また、変速機制御に使用される殆ど全ての入力信号は、エンジン制御においても必要とされるものであって、変速機制御装置とエンジン制御装置とを分離して、変速機制御装置を変速機と一体組付けしたものに比べて、入力信号の配線数を大幅に削減することができる特徴があるとともに、入力信号をシリアル通信で交信するものに比べて、相互の連携制御の信頼性が向上する特徴がある。
前記第１ＣＰＵは、前記マルチコアＣＰＵのマスタＣＰＵであるとともに、前記第２ＣＰＵは前記マルチコアＣＰＵのスレーブＣＰＵであって、前記第１監視制御回路部１３０Ｂはさらに、前記第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のＯＮ／ＯＦＦ周期を測定し、そのＯＮ時間及びＯＦＦ時間が第１閾値時間以上であるときに第１リセット信号ＲＳＴ１１を発生して、前記第１ＣＰＵ及び前記第２ＣＰＵをともに初期化して再起動するための第１ウォッチドッグタイマ１３１ａを包含し、
前記第１ＣＰＵは、前記チェッカＣＰＵ１１０Ｘが前記比較異常信号を発生したことによって、所定の初期ステップに移行して、当該初期ステップがら直ちに制御動作を再開し、前記第１ＣＰＵはまた、前記第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のＯＮ／ＯＦＦ周期を測定し、そのＯＮ時間及びＯＦＦ時間が第２閾値時間以上であるときに第２リセット信号ＲＳＴ２１を発生して、前記第２ＣＰＵを初期化して再起動する暴走監視手段２３１ｂを備えている。
以上のとおり、この発明の請求項１５に関連し、マルチコアＣＰＵのマスタＣＰＵである第１ＣＰＵが発生した第１のパルス列信号がウォッチドッグ被監視信号として第１ウォッチドッグタイマに入力され、ウォッチドッグ異常時には第１ＣＰＵ及び第２ＣＰＵがリセットされるが、スレーブＣＰＵである第２ＣＰＵが発生した第２のパルス列信号は、第１ＣＰＵ内の暴走監視手段によって監視され、暴走異常時は第１ＣＰＵによってリセットされるようになっている。従って、第２ＣＰＵの暴走状態が持続して、変速機制御機能が停止していても、第１ＣＰＵが暴走異常でなければ固定変速段による運転が可能となる特徴がある。又、退避運転を行うために不可欠な燃料噴射制御機能を有する第１ＣＰＵは、チェッカＣＰＵが併用されて制御異常の逐次判定が行われ、より高信頼度の制御が行われるようになっている。
前記第１ＣＰＵは前記マルチコアＣＰＵのスレーブＣＰＵであるとともに、前記第２ＣＰＵは前記マルチコアＣＰＵのマスタＣＰＵであって、 前記第１監視制御回路部１３０Ｃはさらに、前記第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のＯＮ／ＯＦＦ周期を測定し、そのＯＮ時間及びＯＦＦ時間が第１閾値時間以上であるときに第１リセット信号ＲＳＴ１１を発生して、前記第１ＣＰＵ及び前記第２ＣＰＵをともに初期化して再起動するための第１ウォッチドッグタイマ１３１ａを包含し、前記第２ＣＰＵは、前記チェッカＣＰＵ２２０Ｘが前記比較異常信号を発生したことによって、所定の初期ステップに移行して、当該初期ステップがら直ちに制御動作を再開し、
前記第１ＣＰＵは、前記第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のＯＮ／ＯＦＦ周期を測定し、そのＯＮ時間及びＯＦＦ時間が第２閾値時間以上であるときに、前記第１のパルス列信号のＯＮ時間又はＯＦＦ時間が前記第１閾値時間以上となるように補正する合成手段を備え、その結果として、前記第２パルス列信号ＷＤＳ２が異常であるときには、前記第１ウォッチドッグタイマ１３１ａが発生する第１リセット信号ＲＳＴ１１によって前記第１ＣＰＵ及び前記第２ＣＰＵをともに初期して再起動するようになっている。
以上のとおり、この発明の請求項１６によれば、マルチコアＣＰＵのスレーブＣＰＵである第１ＣＰＵが発生した第１パルス列信号がウォッチドッグ被監視信号として監視制御回路部内のウォッチドッグタイマに入力され、ウォッチドッグ異常時には第１ＣＰＵ及び第２ＣＰＵがリセットされるが、マスタＣＰＵである第２ＣＰＵが発生した第２パルス列信号は、第１ＣＰＵ内の暴走監視手段によって監視され、暴走異常時は第１パルス列信号を停止又は過大周期にして監視制御回路部によって第１ＣＰＵ及び第２ＣＰＵがリセットされるようになっている。
従って、第１ＣＰＵの暴走異常が持続してエンジン制御機能が停止すると、第２ＣＰＵの動作も停止して変速制御が行えなくなるが、エンジン停止状態では変速制御は無用となっている。一方、第２ＣＰＵの暴走状態が持続して、変速機制御機能が停止すると、第１ＣＰＵの動作も停止して、燃料噴射制御が行われなくなるので固定変速段による退避運転が不可能となる。
しかし、第２ＣＰＵは、ノイズ誤動作などにより一時的に演算異常が発生したときには、チェッカＣＰＵによって初期ステップに復帰するように制御されているので、第２パルス列信号が停止するまえに異常回復が行われ、監視制御回路部によって第１ＣＰＵと第２ＣＰＵがリセットされることはなく、若しもマスタＣＰＵである第２ＣＰＵの異常状態が持続するときにはスレーブＣＰＵはその異常の有無にかかわらずリセットしておくのが妥当である。これにより、高速運転中に誤って異常な低速段に移行すると、急激なエンジンブレーキが作用して、被追突事故やスピン事故の要因となるので、エンジン制御よりも変速機制御の方が高い信頼性を求められるものであることに応えることができる特徴がある。
実施の形態３．
次に、この発明の実施の形態３による車載電子制御装置について説明する。図６は、この発明の実施の形態３による車載電子制御装置の全体構成を示すブロック図である。
以下、この発明の実施の形態３による車載電子制御装置の全体構成ブロック図である。以下、図６について、図１のものとの相違点を中心にしてその構成と作用動作を詳細に説明する。なお、各図において同一符号は同一部分又は相当部分を示し、符号Ａは実施の形態１、符号Ｄは実施の形態３によるものとなっているが、実施の形態３では、第１ＣＰＵと第２ＣＰＵとが異なる筐体に分割設置されている。
図６において、車載電子制御装置１００Ｄは、第１筐体１００ｄに収納されたエンジン制御回路部１１０Ｄと、第２筐体２００ｄに収納された変速機制御回路部２２０Ｄを含み、この車載電子制御装置１００Ｄは、電源スイッチ１０８が閉路されたときに付勢される電源リレー１０９ｃの出力素子１０９ａを介して車載バッテリ１０７に接続される主電源端子Ｖｂａと、車載バテリ１０７に直接接続された補助電源端子Ｖｂｂとを介して給電される定電圧電源１１９・２１９を備え、この定電圧電源１１９・２１９が発生する安定化制御電圧Ｖｃｃ、及びＲＡＭメモリの記憶内容を保持しておくためのバックアップ電圧Ｖｕｐが給電されて動作するようになっている。
第１入力センサ群１０１はエンジンの回転角度及び回転速度を検出するためのクランク角センサと、スロットル吸気弁を通過する吸気量を測定するためのエアフローセンサ、吸気弁開度を検出するスロットルポジションセンサ、或いは排気ガスセンサの酸素濃度を検出するガスセンサなど、エンジン制御に固有の各種センサを包含している。第３入力センサ群１０３は、車速センサ、アクセルペダルの踏込度合を検出するアクセルポジションセンサ、ギアシフトレバーの選択位置を検出するギアシフトセンサなど、エンジン制御と変速機制御に兼用される各種のセンサを包含している。第２の入力センサ群２０２は、変速機内の油温センサ或いは油圧センサなどの、変速機制御に固有の各種センサを包含している。
第３の入力センサ２０３は、前述した第３の入力センサ１０３と同一のものである。第１電気負荷群１０４は、第１及び第３の入力センサ１０１・１０３の動作状態に応動して制御されるエンンジン制御用の負荷であり、少なくとも各気筒別に配置された燃料噴射用電磁弁１０５、吸気弁開度制御用モータ１０６を含んでおり、制御対象がガソリンエンジンの場合であれば更に、各気筒別に配置された点火プラグを含んでいる。
なお、吸気弁開度制御用モータ１０６に対する給電を停止すると、アイドル回転速度よりは高い回転速度が得られる固定吸気弁開度となるように、強制的・機械的に復帰するフェールセーフ機構が設けられている。第２電気負荷群２０４は第２及び第３の入力センサ２０２・２０３（１０３）の動作状態に応動して制御される変速機制御用の負荷であり、少なくとも前進後退の選択を行う選択用電磁弁２０５と、変速比を無段階又は多段階で変更する変速用電磁弁２０６を備えている。
なお、変速用電磁弁２０６に対する給電を停止すると、変速範囲の中間変速比以上の中高速運転用の変速比が得られるように構成されている。
エンジン制御回路部１１０Ｄは、第１ＣＰＵ（図６には、第１ＣＰＵを符号「ＣＰＵ１」として表示しているが、以下の説明では複雑化を避けるため、単に、第１ＣＰＵと記載し、符号「ＣＰＵ１」を省略する）を主体として構成されており、例えばフラッシュッメモリである不揮発性のプログラムメモリと、当該プログラムメモリの一部領域であるか、又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと、揮発性のＲＡＭメモリとを含む第１メモリＭＥＭ１と、多チャンネルＡＤ変換器ＡＤＣ１と通信用インタフェース回路ＳＩＦを包含している。
変速機制御回路部２２０Ｄは、第２ＣＰＵ（図６には、第２ＣＰＵを符号「ＣＰＵ２」として表示しているが、以下の説明では複雑化を避けるため、単に、第２ＣＰＵと記載し、符号「ＣＰＵ２」を省略する）を主体として構成されており、例えばフラッシュッメモリである不揮発性のプログラムメモリと、当該プログラムメモリの一部領域であるか、又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと、揮発性のＲＡＭメモリとを含む第２メモリＭＥＭ２と、多チャンネルＡＤ変換器ＡＤＣ２と通信用インタフェース回路ＳＩＦを包含している。
なお、以上の説明では、第１ＣＰＵと第２ＣＰＵで共用される入力センサ群３は、それぞれに分割して接続されているが、その一部については第１ＣＰＵ又は第２ＣＰＵのどちらか一方のみに接続し、他方に対してはシリアルインタフェース回路ＳＩＦを介して送信するようにしてもよい。
第１ウォッチドッグタイマ１３１ａは、第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のパルス幅を測定し、これが第１閾値時間以上になると第１リセット信号ＲＳＴ１１を発生して、第１ＣＰＵを初期化して再起動するようになっている。第１監視制御回路部１３０Ｄは、図２で前述した第１監視制御回路部１３０Ａと同じものであり、第１ＣＰＵとの間で下り信号ＤＮ１と上り信号ＵＰ１によるシリアル交信を行いながら、第１ＣＰＵによる制御動作が正常に行われているかどうかを判定し、制御異常が検出されると制御第１リセット信号ＲＳＴ１２を発生して第１ＣＰＵをリセットするようになっている。
なお、第１論理和回路１３２ａは、第１リセット信号ＲＳＴ１１又は制御第１リセット信号ＲＳＴ１２のいずれがリセット信号を発生しても合成第１リセット信号ＲＳＴ１を発生して第１ＣＰＵをリセットするようになっている。
なお、自己保持回路１１８は電源スイッチ１０８が閉路すると電源リレー１０９ｃを付勢するようになっているが、一旦第１ＣＰＵが動作を開始して第１ウォッチドッグタイマ１３１ａが出力許可信号ＯＵＴＥを発生しているときには、電源スイッチ１０８が開路しても自己保持回路１１８の作用によって給電状態が持続するようになっている。従って、電源スイッチ１０８が開路して第１ＣＰＵ及び後述の第２ＣＰＵが動作を停止し、各ＣＰＵが学習情報などの退避保存を行ってから、第１ＣＰＵが第１パルス列信号ＷＤＳ１を停止することによって電源リレー１０９ｃが消勢されるようになっている。但し、第１ＣＰＵは第２ＣＰＵが停止してシリアル通信信号が途絶えたことによって第１パルス列信号ＷＤＳ１を停止するようになっている。
第１記憶回路１３４ａは、第１監視制御回路部１３０Ｄによる異常検出回数又は異常検出頻度が所定閾値を超過するとこれを記憶して、第１遮断回路１３３ａに第１遮断信号ＩＮＨ１を供給し、第１遮断回路１３３ａは出力インタフェース回路１１４の中の吸気弁開度制御用モータ１０６に対する給電を停止するようになっている。
第２ウォッチドッグタイマ２３１ａは、第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のパルス幅を測定し、これが第２閾値時間以上になると第２リセット信号ＲＳＴ２１を発生して、第２ＣＰＵを初期化して再起動するようになっている。第２監視制御回路部２３０Ｄは、図３で前述した第２監視制御手段２３０Ａに相当しているが、第２監視制御手段２３０Ａの場合は第１ＣＰＵによって実行されるソフトウエアによって構成されているのに対し、第２監視制御回路部２３０Ｄは第１監視制御回路部１３０Ｄと同様のハードウエアによって構成されている。
この第２監視制御回路部２３０Ｄは、第２ＣＰＵとの間で下り信号ＤＮ２と上り信号ＵＰ２によるシリアル交信を行いながら、第２ＣＰＵによる制御動作が正常に行われているかどうかを判定し、制御異常が検出されると制御第２リセット信号ＲＳＴ２２を発生して第２ＣＰＵをリセットするようになっている。なお、第２論理和回路２３２ａは、第２リセット信号ＲＳＴ２１又は制御第２リセット信号ＲＳＴ２２のいずれがリセット信号を発生しても合成第２リセット信号ＲＳＴ２を発生して第２ＣＰＵをリセットするようになっている。
第２記憶回路２３４ａは、第２監視制御回路部２３０Ｄによる異常検出回数又は異常検出頻度が所定閾値を超過するとこれを記憶して、第２遮断回路２３３ａに第２遮断信号ＩＮＨ２を供給し、第２遮断回路２３３ａは出力インタフェース回路２１４の中の変速用電磁弁２０６に対するに対する給電を停止するようになっている。
次に、第２監視制御回路部２３０Ｄの構成について説明する。図７は、この発明の実施の形態３による車載電子制御装置における第２監視制御回路部の構成を示すブロック図である。以下、図７について、図３における第２監視制御手段２３０Ａものとの相違点を中心にして説明する。なお、図３の第２監視制御手段２３０Ａはソフトウエアで構成された要素符号３０ｂ〜４６ｂを有しているが、図７の第２監視制御回路部２３０Ｄはハードウエアを主体とする要素符号３０ｄ〜４６ｄによって構成されており、同一番号のものは同一又は相当部分を示している。図３の第２監視制御手段２３０Ａと図７の第２監視制御回路部２３０Ｄとの主な相違点は、第２監視制御手段２３０Ａは第２ウォッチドッグタイマに相当する暴走監視手段２３１ｂを包含しているのに対し、第２監視制御回路部２３０Ｄは第２ウォッチドッグタイマ２３１ａと協働するようになっている点である。
（２）作用・動作の詳細な説明
次に、図６および図７のとおり構成されたこの発明の実施の形態３による車載電子制御装置について、その作用・動作を詳細に説明する。なお、図６の車載電子制御装置に適用されている第１監視制御回路部１３０Ｄは、これと同等の第１監視制御回路部１３０Ａを示した図２を参照して説明する。
まず、図６およびに図２において、電源スイッチ１０８が閉路すると、自己保持回路１１８を介して電源リレー１０９ｃが駆動されて、その出力素子１０９ａが閉路することによって定電圧電源１１９・２１９の主電源回路に車載バッテリ１０７から給電開始し、エンジン制御回路部１１０Ｄを構成する第１ＣＰＵと、変速機制御回路部２２０Ｄを構成する第２ＣＰＵに制御電源Ｖｃｃが印可されて制御動作を開始する。
第１ＣＰＵは、第１入力センサ群１０１および第３入力センサ群１０３の動作状態と、第１メモリＭＥＭ１内の制御プログラムの内容に応動して、第１電気負荷群１０４を駆動制御し、第１電気負荷群１０４の中の燃料噴射用電磁弁１０５は燃料噴射制御プログラムに応動し、吸気弁開度制御用モータ１０６は開弁制御プログラムに応動するようになっている。なお、吸気弁の開弁駆動機構は、吸気弁開度制御用モータ１０６に対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含している。
第１ＣＰＵは、開弁制御に関連する入出力配線の断線・短絡異常を検出して第１Ｈ／Ｗ異常信号ＥＲＨ１を発生したり、開弁制御に関連するメモリ領域における符号点検を行って、第１メモリ異常信号ＥＲＭ１を発生する自己診断機能を備えている。第１ウォッチドッグタイマ１３１ａは、第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号ＲＳＴ１１を発生して、第１ＣＰＵを初期化して再起動し、第１パルス列信号ＷＤＳ１が正常であるときには出力許可信号ＯＵＴＥを発生して、自己保持回路１１８を介して電源リレー１０９ｃの駆動状態を維持するようになっている。
第１監視制御回路部１３０Ｄは、図２で示されているとおり送信質問データ３０ａに対応した正解情報データメモリ３４ａを備え、運転動作中の前記第１ＣＰＵに対して、少なくとも開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した第１ＣＰＵからの回答情報を受信して、予め第１監視制御回路部１３０Ｄに格納されている正解情報と対比するとともに、回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第１制御異常の有無を判定して第１制御異常信号ＥＲＲ１を生成する第１制御異常判定回路３５ａ・３６ａと、第１ゲート回路４５ａを備えている。
第１記憶回路１３４ａは、第１リセット信号ＲＳＴ１１及び第１制御異常信号ＥＲＲ１の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされ、電源スイッチ１０８が閉路されたときに、リセット回路１３５ａによって初期化されるようになっている。第１遮断回路１３３ａは、第１記憶回路１３４ａが異常発生を記憶すると吸気弁開度制御用モータ１０６に対する給電停止を行う。
第１ゲート回路４５ａは、第１記憶回路１３４ａが異常発生を記憶していないときには、第１リセット信号ＲＳＴ１１及び第１制御異常信号ＥＲＲ１によって第１ＣＰＵをリセットし、第１記憶回路１３４ａが異常発生を記憶した後は、第１制御異常信号ＥＲＲ１による第１ＣＰＵのリセット処理を禁止して、開弁制御に関する継続的な非暴走反復異常が、燃料噴射制御に波及するのを抑制するようになっている。
なお、ここでいう質疑応答異常の概念は既に説明したとおりであるが、例えば第１ＣＰＵにおいて「入力Ｘと入力Ｙを加算して出力Ｚを得て、出力Ｚが閾値範囲Ｚ１〜Ｚ２内の正常値であるか否かを判定する」という自己点検手段となる監視制御プログラムがあった場合、この判定が正しく行われたかどうかは、通常は加算演算や比較演算が正しく行われているという前提に立って判断している。従って、比較演算結果が「異常」であって場合には、「異常」であることを正常に検出できたものと判断し、制御異常が発生しているかどうかは問うてはいない。
しかし、厳密には、既知の代数入力Ａと代数入力Ｂと代数閾値Ｃ０用いて比較判定演算を行い、既知の正解情報と対比してみることによって演算の正当性が立証され、若しもこれが立証されなければ入力Ｘと出力Ｙは異常とは言えず、演算処理に制御異常が発生していたものであることが判明することになる。このようにして、質疑応答異常が発生すると第１制御異常信号ＥＲＲ１が発生し、選択第１リセット信号ＲＳＴ１４、制御第１リセット信号ＲＳＴ１２、合成第１リセット信号ＲＳＴ１となって第１ＣＰＵが初期化・再起動される。
その結果、この制御異常がノイズ誤動作による一時的なものであれば正常状態に回復するが、もしも、第１ＣＰＵ内部のハードウエア異常が原因となっている場合には、第１ＣＰＵが初期ステップに復帰できない暴走異常となって、第１ウォッチドッグタイマが作動することもあり得る。暴走異常には至らない異常であっても、第１ＣＰＵをリセットしても再び同じ制御異常が反復して発生する、非暴走反復異常が発生することになる。このような場合には、図２の加減算集計回路４０ａが加算変分値Δ２＝３を順次加算するので、５回目の異常発生時点において加減算集計回路４０ａの上限値１３を超過して、第１記憶回路１３４ａが異常発生を記憶して、第１遮断回路１３３ａを介して吸気弁開度制御用モータ１０６が駆動停止するとともに、第１ゲート回路４５ａによって第１制御異常信号ＥＲＲ１による第１ＣＰＵのリセットを禁止するようになっている。
これにより、非暴走反復異常によって第１ＣＰＵが実質停止して、燃料噴射が行えなくなるのを防止するようになっている。なお、加減算集計回路４０ａによれば、第１制御異常信号ＥＲＲ１と第１メモリエラーＥＲＭ１を含む開弁制御に関連する異常の発生頻度が２５％以下（１回の異常発生と３回の正常動作との繰返し状態）であれば、第１記憶回路１３４ａが異常発生を確定記憶することはなく、異常の発生頻度が３３％以上（１回の異常発生と２回の正常動作との繰返し状態）になると異常発生が確定記憶されることになる。
これに対し、第１ウォッチドッグタイマ１３１ａによる第１リセット信号ＲＳＴ１１を含む合成リセット信号ＲＳＴ１は、リセット信号計数回路３９ａによって単純計数され、これが所定の閾値に達すると第１記憶回路１３４ａが異常発生を記憶するようになっている。但し、リセット信号計数回路３９ａは第１リセット信号ＲＳＴ１１のみを計数するようにしても良いし、リセット信号計数回路３９ａに代わって、加減算集計回路方式にして異常の発生頻度を検出するようにしてもよい。
また、以上の説明では、開弁制御に関連する質疑応答異常について説明したが、これを燃料噴射制御領域まで拡大した場合には第１領域判定回路３８ａが有効となり、この第１領域判定回路３８ａは、第１制御異常信号ＥＲＲ１が第１メモリＭＥＭ１の第１アドレス領域（燃料噴射制御領域）に関連するものである場合には、継続第１リセット信号ＲＳＴ１３となって、その発生回数又は発生頻度の如何にかかわらず常に前記第１ＣＰＵを初期化して再起動するようになっている。
次に、図６および図７において、第２ＣＰＵは、第２・第３入力センサ群２０２・２０３（１０３）の動作状態と、第２メモリＭＥＭ２内の制御プログラムの内容に応動して、第２電気負荷群２０４を駆動制御し、第２電気負荷群２０４の中の前後進の選択用電磁弁２０５は選択制御プログラムに応動し、変速用電磁弁２０６は変速制御プログラムに応動するようになっている。
なお、第２ＣＰＵによって制御される変速機は、第２ＣＰＵが動作停止したときには、中高速運転に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含している。また、第２ＣＰＵは、変速制御に関連する入出力配線の断線・短絡異常を検出して第２Ｈ／Ｗ異常信号ＥＲＨ２を発生したり、変速制御に関連するメモリ領域における符号点検を行って、第２メモリ異常信号ＥＲＭ２を発生する自己診断機能を備えている。
第２ウォッチドッグタイマ２３１ａは、第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第２閾値時間以上となったときに第２リセット信号ＲＳＴ２１を発生して、第２ＣＰＵを初期化して再起動する。
第２監視制御回路部２３０Ｄは、図７で示されているとおり送信質問データ３０ｄに対応した正解情報データメモリ３４ｄを備え、運転動作中の前記第２ＣＰＵに対して、少なくとも変速制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した第２ＣＰＵからの回答情報を受信して、予め第２監視制御回路部２３０Ｄに格納されている正解情報と対比するとともに、回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第２制御異常の有無を判定して第２制御異常信号ＥＲＲ２を生成する第２制御異常判定手段３５ｄ・３６ｄと、第２ゲート手段４５ｄを備えている。
第２記憶回路２３４ａは、第２リセット信号ＲＳＴ２１及び第２制御異常信号ＥＲＲ２の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第２状態が成立したときにセットされ、電源スイッチ１０８が閉路されたときに、リセット回路２３５ａによって初期化されるようになっている。第２遮断回路２３３ａは、第２記憶回路２３４ａが異常発生を記憶すると変速用電磁弁２０６に対する給電停止を行う。
第２ゲート手段４５ｄは、第２記憶回路２３４ａが異常発生を記憶していないときには、第２リセット信号ＲＳＴ２１及び第２制御異常信号ＥＲＲ２によって第２ＣＰＵをリセットし、第２記憶回路２３４ａが異常発生を記憶した後は、第２制御異常信号ＥＲＲ２による第２ＣＰＵのリセット処理を禁止して、変速制御に関する継続的な非暴走反復異常が、前後進の選択制御に波及するのを抑制するようになっている。
第２ウォッチドッグタイマ２３１ａによる第２リセット信号ＲＳＴ２１を含む合成リセット信号ＲＳＴ２は、リセット信号計数手段３９ｄによって単純計数され、これが所定の閾値に達すると第２記憶回路２３４ａが異常発生を記憶するようになっている。但し、リセット信号計数手段３９ｄは第２リセット信号ＲＳＴ２１のみを計数するようにしても良いし、リセット信号計数手段３９ｄに代わって、加減算集計回路方式にして異常の発生頻度を検出するようにしてもよい。
また、以上の説明では、変速制御に関連する質疑応答異常について説明したが、これを前後進の選択制御領域まで拡大した場合には第２領域判定手段３８ｄが有効となり、この第２領域判定手段３８ｄは、第２制御異常信号ＥＲＲ２が第２メモリＭＥＭ１の第１アドレス領域（選択制御領域）に関連するものである場合には、継続第２リセット信号ＲＳＴ２３となって、その発生回数又は発生頻度の如何にかかわらず常に第２ＣＰＵを初期化して再起動するようになっている。
（３）実施の形態３の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態３による車載電子制御装置１００Ｄは、エンジン制御回路部１１０Ｄと、変速機制御回路部２２０Ｄのそれぞれに分設されたマイクロプロセッサである第１ＣＰＵと第２ＣＰＵとが協働し、この第１ＣＰＵと第２ＣＰＵとを第１筐体１００ｄに収納された第１回路基板と第２筐体２００ｄに収納された第２基板に分割搭載して構成された車載電子制御装置１００Ｄであって、
前記第１ＣＰＵには少なくとも第１ウォッチドッグタイマ１３１ａを含む第１監視制御回路部１３０Ｄが接続されるとともに、
前記第１ＣＰＵは、エンジン制御用に専有される第１入力センサ群１０１と、エンジン制御及び変速機制御に共用される第３入力センサ群１０３から得られる開閉信号又はアナログ信号を入力信号として動作して、少なくとも燃料噴射用電磁弁１０５に対する燃料噴射制御出力と、吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータ１０６への開弁制御出力とを発生し、
前記吸気弁の開弁駆動機構は、前記吸気弁開度制御用モータ１０６に対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含している。
そして、前記第２ＣＰＵは第２監視制御回路部２３０Ｄに含まれる第２ウォッチドッグタイマ２３１ａによって動作監視され、
前記第２ＣＰＵによって制御される変速機は、この第２ＣＰＵが動作停止したときには、中高速運転に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含し、
前記第１ウォッチドッグタイマ１３１ａは、前記第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号ＲＳＴ１１を発生して、前記第１ＣＰＵを初期化して再起動し、
前記第１監視制御回路部１３０Ｄは、通信異常判定回路３５ａと質疑応答異常判定回路３６ａを含む第１制御異常判定回路３５ａ・３６ａと、モード選択第１回路と、第１ゲート回路４５ａとを備えている。
前記第１制御異常判定回路３５ａ・３６ａは、送信質問データ３０ａに対応した正解情報データメモリ３４ａを備え、運転動作中の前記第１ＣＰＵに対して、少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記第１ＣＰＵからの回答情報を受信して、予め前記第１監視制御回路部１３０Ｄに格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第１制御異常の有無を判定して第１制御異常信号ＥＲＲ１を生成する。
そして、前記モード選択第１回路は、前記第１リセット信号ＲＳＴ１１及び前記第１制御異常信号ＥＲＲ１の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路１３４ａと、当該第１記憶回路が異常発生を記憶すると前記吸気弁開度制御用モータ１０６に対する給電停止を行う第１遮断回路１３３ａと、前記第１ＣＰＵに給電開始する電源スイッチ１０８が閉路されたときに、前記第１記憶回路１３４ａを初期化しておくリセット回路１３５ａとを備え、
前記第１ゲート回路４５ａは、前記第１状態が、まだ不成立の所定値未満であるときに、前記第１リセット信号ＲＳＴ１１及び前記第１制御異常信号ＥＲＲ１によって前記第１ＣＰＵをリセットし、前記第１記憶回路１３４ａが異常発生を記憶した後は、前記第１制御異常信号ＥＲＲ１による前記第１ＣＰＵのリセット処理を禁止して、開弁制御に関する継続的な非暴走反復異常が、燃料噴射制御に波及するのを抑制するようになっている。
前記第２ＣＰＵは、変速機制御に専有される第２入力センサ群２０２と、エンジン制御及び変速機制御に共用される前記第３入力センサ群２０３から得られる開閉信号又はアナログ信号を入力信号として動作して、シフトレバーの選択位置に応動する前後進の選択用電磁弁２０５に対する選択制御出力と、無段階又は少なくとも多段階の変速比を決定する変速用電磁弁２０６に対する変速制御出力を発生し、
前記変速機は、前記変速用電磁弁２０６に対する給電を停止したときには、中間の変速比以上の中高速運転用の前記固定変速比とするとともに、前記第２ＣＰＵが動作停止したときには、前進固定で前記固定変速比となる前記変速比固定機構を包含し、
前記第２ウォッチドッグタイマ２３１ａは、前記第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第２閾値時間以上となったときに第２リセット信号ＲＳＴ２１を発生して、前記第２ＣＰＵを初期化して再起動するようになっている。
そして、前記第２監視制御回路部２３０Ｄは、通信異常判定回路３５ｄと質疑応答異常判定回路３６ｄを含む第２制御異常判定回路３５ｄ・３６ｄと、モード選択第２回路と、第２ゲート回路４５ｄを備え、
前記第２制御異常判定回路３５ｄ・３６ｄは、送信質問データ３０ｄに対応した正解情報データメモリ３４ｄを備え、運転動作中の前記第２ＣＰＵに対して、少なくとも前記変速制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記第２ＣＰＵからの回答情報を受信して、予め前記第２監視制御回路部２３０Ｄに格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第２制御異常の有無を判定して第２制御異常信号ＥＲＲ２を生成し、
前記モード選択第２回路は、前記第２リセット信号ＲＳＴ２１及び前記第２制御異常信号ＥＲＲ２の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第２状態が成立したときにセットされる第２記憶回路２３４ａと、当該第２記憶回路が異常発生を記憶すると前記変速用電磁弁２０６に対する給電停止を行う第２遮断回路２３３ａと、前記第２ＣＰＵに給電開始する前記電源スイッチ１０８が閉路されたときに前記第２記憶回路２３４ａを初期化しておくリセット回路２３５ａとを備え、
前記第２ゲート回路４５ｄは、前記第２状態が、まだ不成立の所定値未満であるときに、前記第２リセット信号ＲＳＴ２１及び前記第２制御異常信号ＥＲＲ２によって前記第２ＣＰＵをリセットし、前記第２記憶回路２３４ａが異常発生を記憶した後は、前記第２制御異常信号ＥＲＲ２による前記第２ＣＰＵのリセット処理を禁止して、変速制御に関する継続的な非暴走反復異常が前後進の選択制御に波及するのを抑制するようになっている。
以上のとおり、この発明の請求項４に関連し、第１ＣＰＵと協働する第２ＣＰＵは、第２ウォッチドッグタイマが発生する第２リセット信号、及び第２制御異常判定回路が発生する第２制御異常信号の発生回数又は発生頻度が所定閾値以上となる第２状態が成立すると、第２記憶回路が異常発生を記憶して、変速用電磁弁に対する給電を停止して中高速運転用の固定変速比とするとともに、第２記憶回路が異常発生を記憶するまでは第２リセット信号と第２制御異常信号による第２ＣＰＵのリセット処理が実行され、第２記憶回路が異常発生を記憶した後は、第２リセット信号による第２ＣＰＵのリセット処理は継続実行されるが、第２制御異常信号による第２ＣＰＵのリセット処理は禁止されるようになっている。
従って、第２ウォッチドッグタイマによる第２ＣＰＵの散発異常又は継続異常に対する異常監視と、これによる初期化・再起動処理は常時有効であるが、変速制御に関連する第２制御異常判定回路による第２制御異常信号に関しては、運転開始後の所定回数又は所定頻度未満の異常発生については第２ＣＰＵを初期化・再起動して散発異常に対する回復処理を行って、正常に前後進の選択制御と変速制御を行うことができるとともに、異常発生が継続する場合にはこの回復処理は停止するので、継続異常であっても第２ＣＰＵの暴走異常には至らない非暴走反復異常に関しては第２ＣＰＵがリセットされることがなく、その結果として第２ＣＰＵによる変速制御は行えないが前後進の選択制御が可能であって、固定変速比による前後進の退避運転が有効となる特徴がある。
なお、第２ＣＰＵの暴走異常が発生すると、第２ウォッチドッグタイマによって初期化・再起動が行われるので、この暴走異常が偶発・散発的なものであれば、少なくとも前後進の選択制御は正常状態に回復することができるようになっている。
これは、実施の形態４についても同様である。
前記第２ＣＰＵは、演算処理用ＲＡＭメモリである第２ＲＡＭメモリと、不揮発性の第２データメモリと、不揮発性の第２プログラムメモリを含む第２メモリＭＥＭ２とバス接続され、
前記第２メモリＭＥＭ２は、前記選択用電磁弁２０５に対する選択制御手段、及び油圧ポンプを含む補機電源リレーの給電制御手段に関する制御プログラムと制御データを含むアドレス第１領域と、前記変速用電磁弁２０６に対する変速制御手段に関する制御プログラムと制御データを含むアドレス第２領域と、その他のアドレス第３領域に分割され、
前記アドレス第３又は第１領域は更に、前記第２パルス列信号を発生するパルス発生手段となるプログラムを包含するとともに、前記第２記憶回路が異常発生を記憶したときに、前記変速制御手段に関する制御プログラムを実行しないように制御フローを切換えするプログラムである前記変速制御停止手段を包含し、この変速制御停止プログラムは前記第２ＣＰＵが初期化された後に、前記変速制御プログラムが実行される以前に実行されるようになっている。
以上のとおり、この発明の請求項９に関連し、第２ＣＰＵとバス接続された第２メモリは前後進の選択制御に関するアドレス第１領域と、変速制御に関するアドレス第２領域と、その他の制御に関係するアドレス第３領域に分割されており、アドレス第３又は第１領域は異常発生により固定変速比による制御が行われているときには、不要となった変速制御手段となる制御プログラムを切り離す変速制御停止プログラムを包含している。従って、第２制御異常判定回路によって判定された異常内容が、第２ＣＰＵの暴走異常となるものであった場合には、この制御プログラムを切り離すことによって第２ＣＰＵの暴走要因が取り除かれて、前後進の選択制御が有効となって固定変速比による退避運転が行えるようになる特徴がある。なお、第２ＣＰＵが不作動になると、前進固定で固定変速比による退避運転が行えるようになっている。これは、実施の形態４についても同様である。
前記第２監視制御回路部２３０Ｄが発生する複数の質問情報は、前記第２メモリＭＥＭ２のアドレス領域に対応して区分された異なる番号である複数の質問番号となっているとともに、前記第２監視制御回路部２３０Ｄは第２領域判定回路３８ｄを備え、
前記第２制御異常判定回路３５ｄ・３６ｄは、前記第２制御異常信号ＥＲＲ２を生成するとともに、異常発生した前記アドレス領域に対応した識別信号を生成し、
前記第２領域判定回路３８ｄは、前記第２制御異常信号ＥＲＲ２が前記第２メモリＭＥＭ２のアドレス第１領域に関連するものである場合には、その発生回数又は発生頻度の如何にかかわらず常に前記第２ＣＰＵを初期化して再起動するようになっている。
以上のとおり、この発明の請求項１０に関連し、第２監視制御回路部による質疑応答異常の判定領域を、変速制御領域のみならず選択制御領域まで拡大し、拡大領域において発生した第２制御異常信号については常時第２ＣＰＵをリセットして初期化・再起動するようになっている。従って、暴走異常には至らず第２ウォッチドッグタイマによっては検出できない燃料噴射制御領域での偶発・散発的異常、及びその繰返し継続異常に対して、第２制御異常信号によって第２ＣＰＵを初期化再起動して異常回復を図るか、回復できない異常に対しては第２ＣＰＵを停止状態にすることができる特徴がある。これは、実施の形態４についても同様である。
前記第２プログラムメモリの前記アドレス第３又は第２領域は、前記変速用電磁弁２０６に関する断線・短絡異常検出手段と、ギアシフトセンサと車速センサの断線・短絡異常検出手段とを含み、異常検出時に第２Ｈ／Ｗ異常信号ＥＲＨ２を発生する自己点検手段となる監視制御プログラムを包含し、
前記自己点検手段による監視制御動作は、前記第２監視制御回路部２３０Ｄの第２制御異常判定回路３５ｄ・３６ｄによって監視されているとともに、
前記自己点検手段が異常発生を検出すると、前記第２記憶回路２３４ａがこれを記憶して、前記変速用電磁弁２０６に対する給電停止を行い、以後に前記アドレス第２領域に関する前記第２制御異常信号ＥＲＲ２が発生しても、これによる前記第２ＣＰＵのリセット処理を禁止するようになっている。
以上のとおり、この発明の請求項１１に関連し、第２ＣＰＵは変速制御に関連するハードウエア異常の有無を検出する自己点検手段を備え、自己点検異常が発生すると、変速用電磁弁に対する給電停止を行い、以後に第２制御異常信号が発生してもこれによる第２ＣＰＵのリセット処理を禁止するようになっている。従って、変速制御に関し、ハードウエア異常の検出と、ハードウエア異常が発生しているのにこれを検出できない制御異常の検出とが行われて、固定変速比による退避運転モードに移行できる特徴がある。また、制御異常が継続していても、少なくともアドレス第２領域に関するものである場合には第２ＣＰＵのリセットが行われないので、退避運転で有益な前後進の選択制御を継続することができる特徴がある。これは、実施の形態４についても同様である。
前記第２プログラムメモリの前記アドレス第３領域は、前記第２メモリＭＥＭ２に対し、サムェック又はＣＲＣチェックで代表される符号点検を行って、第２メモリ異常信号ＥＲＭ２を生成する第２メモリ異常判定手段となる制御プログラムを包含し、
前記第２メモリ異常判定手段はまた、前記第２メモリ異常信号ＥＲＭ２が発生した前記アドレス領域に対応した識別信号を生成し、この第２メモリ異常信号ＥＲＭ２は前記第２制御異常信号ＥＲＲ２の一部となって論理和処理されるようになっている。
以上のとおり、この発明の請求項１２に関連し、第２ＣＰＵは第２メモリのアドレス第１・第２・第３領域に対応した第２メモリ異常判定手段を備え、第２メモリ異常信号と発生アドレ領域の識別信号を発生して、第２制御異常信号と論理和されるようになっている。従って、暴走異常には至らず第２ウォッチドッグタイマによっては検出できない前後進の選択制御領域での偶発・散発的異常、及びその繰返し継続異常に対して、第２メモリ異常信号によって第２ＣＰＵを初期化再起動して異常回復を図るか、回復できない異常に対しては第２ＣＰＵを停止状態にすることができる特徴がある。また、メモリ異常が継続していても、少なくともアドレス第２領域に関するものである場合には第２ＣＰＵのリセットが行われないので、退避運転で有益な前後進の選択制御を継続することができる特徴がある。これは、実施の形態４についても同様である。
前記質問情報を送信してから回答情報を受信するまでの質疑応答の許容時間は、前記第１ＣＰＵに対する許容時間をＴ１とし、前記第２ＣＰＵに対する許容時間をＴ２としたときに、Ｔ１≧Ｔ２となっている。
以上のとおり、この発明の請求項１３に関連し、変速機制御用の第２ＣＰＵに対する質疑応答の許容時間Ｔ２は、エンジン制御用の第１ＣＰＵに対する許容時間Ｔ１以下となっており、監視制御回路部には複数の質問情報ごとに、第１ＣＰＵと第２ＣＰＵに分けて正解情報が格納されている。従って、クランク角センサの動作と同期して、エンジン回転速度に応動した高速制御が必要とされる第１ＣＰＵに対しては、質疑応答制御負担を軽減するために低頻度に質問情報を送信するか、同一質問を繰り返して送信して新規質問情報の送信周期を低頻度にし、制御動作の応答性がクランク角センサの動作と同期せず、エンジン回転速度に直接関係のない第２ＣＰＵは、第１ＣＰＵよりは高頻度に新規質問情報を送信して異常判定の応答時間を速くすることができる特徴がある。なお、エンジン回転速度が低いときには、第１ＣＰＵに対する新規質問情報の送信周期を第２ＣＰＵと同等レベルの高頻度にすることも可能である。これは、実施の形態４についても同様である。
実施の形態４．
（１）構成の詳細な説明
次に、この発明の実施の形態４による車載電子制御装置について説明する。図８は、この発明の実施の形態４による車載電子制御装置の全体構成を示すブロック図である。以下、図８について、前述の図１に示す実施の形態１の場合との相違点を中心にして説明する。なお、各図において同一符号は同一部分又は相当部分を示し、符号Ａは実施の形態１、符号Ｅは実施の形態４によるものとなっているが、実施の形態４では、第１ＣＰＵと第２ＣＰＵとが異なる筐体に分割設置されているとともに、第１ＣＰＵは燃料噴射制御用の上位第１ＣＰＵと開弁制御用の下位第１ＣＰＵに分割されている。
図８において、車載電子制御装置１００Ｅは、第１筐体１００ｅに収納されたエンジン制御回路部１１０Ｅと、第２筐体２００ｅに収納された変速機制御回路部２２０Ｅを含み、この車載電子制御装置１００Ｅは、電源スイッチ１０８が閉路されたときに付勢される電源リレー１０９ｃの出力素子１０９ａを介して車載バッテリ１０７に接続される主電源端子Ｖｂａと、車載バテリ１０７に直接接続された補助電源端子Ｖｂｂとを介して給電される定電圧電源１１９・２１９を備え、この定電圧電源１１９・２１９（図１１参照）が発生する安定化制御電圧Ｖｃｃ、及びＲＡＭメモリの記憶内容を保持しておくためのバックアップ電圧Ｖｕｐが給電されて動作するようになっている。
エンジン制御回路部１１０Ｅを構成する第１ＣＰＵは、マルチコアＣＰＵが使用されていて、共用ＲＡＭメモリＣＲＡＭを介して相互に高速交信が行えるマスタＣＰＵは上位第１ＣＰＵ（図８には、上位第１ＣＰＵを符号「ＣＰＵ１１」として表示しているが、以下の説明では複雑化を避けるため、単に、上位第１ＣＰＵと記載し、符号「ＣＰＵ１１」を省略する）として燃料噴射制御部１１０Ｅ１を構成し、スレーブＣＰＵは下位第１ＣＰＵ（図８には、下位第１ＣＰＵを符号「ＣＰＵ１２」として表示しているが、以下の説明では複雑化を避けるため、単に、下位第１ＣＰＵと記載し、符号「ＣＰＵ１２」を省略する）としてスロットル吸気弁の開弁制御部１１０Ｅ２を構成している。
チェッカＣＰＵ１１０Ｘは、マスタＣＰＵと時間差をおいて同一制御プログラムを実行して、前後の演算出力が不一致であるときに比較異常信号を発生するようになっている。入力インタフェース回路１１１Ｅは、上位第１ＣＰＵ及び下位第１ＣＰＵに関する第１入力センサ群１０１、第３入力センサ群１０３に対するインタフェース回路と、多チャンネルＡＤ変換器ＡＤＣと共用ＲＡＭメモリを含み、出力インタフェース回路１１４Ｅは第１電気負荷群１０４に対するすべての出力インタフェース回路を包含している。これにより、上位第１ＣＰＵと下位第１ＣＰＵとは、それぞれ任意の入力センサと電気負荷にアクセスすることができるようになっているが、実態としては誤った制御が行われないようにアクセス可能な入出力は初期設定によって規定されるようになっている。
第１入力センサ群１０１はエンジンの回転角度及び回転速度を検出するためのクランク角センサと、スロットル吸気弁を通過する吸気量を測定するためのエアフローセンサ、吸気弁開度を検出するスロットルポジションセンサ、或いは排気ガスセンサの酸素濃度を検出するガスセンサなど、エンジン制御に固有の各種センサを包含している。第３入力センサ群１０３は、車速センサ、アクセルペダルの踏込度合を検出するアクセルポジションセンサ、ギアシフトレバーの選択位置を検出するギアシフトセンサなど、エンジン制御と変速機制御に兼用される各種のセンサを包含している。
第１電気負荷群１０４は、第１の入力センサ群１０１及び第３の入力センサ群１０３の動作状態に応動して制御されるエンンジン制御用の負荷であり、少なくとも各気筒別に配置された燃料噴射用電磁弁１０５、吸気弁開度制御用モータ１０６を含んでおり、制御対象がガソリンエンジンの場合であれば更に、各気筒別に配置された点火プラグを含んでいる。なお、吸気弁開度制御用モータ１０６に対する給電を停止すると、アイドル回転速度よりは高い回転速度が得られる固定吸気弁開度となるように、強制的・機械的に復帰するフェールセーフ機構が設けられている。
第１ウォッチドッグタイマ１３１ａは、上位第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のパルス幅を測定し、これが第１閾値時間以上になると第１リセット信号ＲＳＴ１１を発生して、上位第１ＣＰＵを初期化して再起動するようになっている。図９で後述する第１監視制御回路部１３０Ｅ１は、上位第１ＣＰＵとの間で下り信号ＤＮ１と上り信号ＵＰ１によるシリアル交信を行いながら、上位第１ＣＰＵによる制御動作が正常に行われているかどうかを判定し、制御異常が検出されると制御第１リセット信号ＲＳＴ１２を発生して上位第１ＣＰＵをリセットするようになっている。
なお、第１論理和回路１３２ａは、第１リセット信号ＲＳＴ１１又は制御第１リセット信号ＲＳＴ１２のいずれがリセット信号を発生しても合成第１リセット信号ＲＳＴ１を発生して上位第１ＣＰＵをリセットするようになっている。
自己保持回路１１８は、電源スイッチ１０８が閉路すると電源リレー１０９ｃを付勢するようになっているが、一旦上位第１ＣＰＵが動作を開始して第１ウォッチドッグタイマ１３１ａが出力許可信号ＯＵＴＥを発生しているときには、電源スイッチ１０８が開路しても自己保持回路１１８の作用によって給電状態が持続するようになっている。従って、電源スイッチ１０８が開路して第１ＣＰＵ及び後述の第２ＣＰＵが動作を停止し、各ＣＰＵが学習情報などの退避保存を行ってから、上位第１ＣＰＵが第１パルス列信号ＷＤＳ１を停止することによって電源リレー１０９ｃが消勢されるようになっている。但し、第１ＣＰＵは第２ＣＰＵが停止してシリアル通信信号が途絶えたことによって第１パルス列信号ＷＤＳ１を停止するようになっている。
図１０で後述する第１監視制御手段１３０Ｅ２は、暴走監視手段１３１ｅを包含し、この暴走監視手段１３１ｅは下位第１ＣＰＵが発生する第３パルス列信号ＷＤＳ３のパルス幅を測定し、これが第３閾値時間以上になると第３リセット信号ＲＳＴ３１を発生して、下位第１ＣＰＵを初期化して再起動するようになっている。第１監視制御手段１３０Ｅ２は、図１０で後述するとおり、下位第１ＣＰＵと交信を行いながら、この下位第１ＣＰＵによる制御動作が正常に行われているかどうかを判定し、制御異常が検出されると制御第３リセット信号ＲＳＴ３２を発生して下位第１ＣＰＵをリセットするようになっている。
なお、第２論理和回路１３２ｅは、第３リセット信号ＲＳＴ３１又は制御第３リセット信号ＲＳＴ３２のいずれがリセット信号を発生しても合成第３リセット信号ＲＳＴ３を発生して下位第１ＣＰＵをリセットするようになっている。
第１記憶回路１３４ａは、第１監視制御手段１３０Ｅ２による異常検出回数又は異常検出頻度が所定閾値を超過するとこれを記憶して、第１遮断回路１３３ａに第１遮断信号ＩＮＨ１を供給し、第１遮断回路１３３ａは出力インタフェース回路１１４Ｅの中の吸気弁開度制御用モータ１０６に対するに対する給電を停止するようになっている。
次に、第１監視制御回路部１３０Ｅ１の構成について説明する。図９は、この発明の実施の形態４による車載電子制御装置における第１監視制御回路部の構成を示すブロック図である。図９において、上位第１ＣＰＵに対する送信質問データ３０ａは、例えば質問番号Ｑｉ＝０〜１２７のどれか一つを一時記憶しておくものであり、その質問番号Ｑｉの番号値は疑似乱数発生回路３１ａによって定期的に更新されるようになっている。なお、ここで適用される質問番号Ｑｉは燃料噴射制御領域専用のものとなっている。
正解情報データメモリ３４ａは、質問番号Ｑｉに対応して変化する数値データＲｉを格納したデータテーブルであり、疑似乱数発生回路３１ａから指定された数値データＲｉは期待される回答データＡｉに対する正解データとなっている。直列化送信回路３２ａは、送信データ３０ａに格納された質問番号Ｑｉを複数回にわたって定期的に反復して、第１監視下り信号ＤＮ１として上位第１ＣＰＵに送信するものである。
並列化受信回路３３ａは、上位第１ＣＰＵから得られた回答ダータＡｉを第１監視上り信号ＵＰ１として受信して、これを並列データに変換して第１監視制御回路部１３０Ｅ１に格納するものとなっている。通信異常判定回路３５ａは、並列化受信回路３３ａから得られた回答データＡｉの応答時間が、初回の質問番号Ｑｉを送信してから所定閾値時間以上の遅延時間となっていなかどうかと、符号点検エラーがないかどうかを判定する。
質疑応答異常判定回路３６ａは、通信異常判定回路３５ａから得られた正常回答データＡｉが、正解情報データメモリ３４ａ内の今回の質問番号Ｑｉに対応した正解データＲｉと一致しているかどうかを判定する。なお、通信異常判定回路３５ａと質疑応答異常判定回路３６ａは第１制御異常判定回路となるものであり、少なくともどちらか一方が異常判定を行うと、第１制御異常信号発生回路３７ａが第１制御異常信号ＥＲＲ１を発生する。
論理回路３７ａａは第１制御異常判定回路３５ａ又は第１制御異常判定回路３６ａのいずれかの判定が異常であって第１制御異常信号発生回路３７ａが第１制御異常信号ＥＲＲ１を発生したときに制御第１リセット信号ＲＳＴ１２を発生して上位第１ＣＰＵをリセットする。なお、上位第１ＣＰＵの自己点検手段による上位第１メモリエラー信号ＥＲＭ１１が発生した場合にも制御第１リセット信号ＲＳＴ１２が発生するようになっている。
次に、第１監視制御手段１３０Ｅ２の構成について説明する。図１０は、この発明の実施の形態４による車載電子制御装置における第1監視制御手段の構成の等価ブロック図である。以下、図１０について、実施の形態１における図２のものとの相違点を中心にして説明する。なお、図２で示された第１監視制御回路部１３０Ａは、ハードウエアで構成されていて第１ＣＰＵの全体を監視するものであるのに対し、図１０で示された第１監視制御手段１３０Ｅ２は、上位第１ＣＰＵによって実行されて、下位第１ＣＰＵの制御動作を監視するためのものとなっていて、前述した暴走監視手段１３１ｅを包含している。従って、送信質問データ３０ｅは下位第１ＣＰＵの開弁制御プログラムに関連するものが対象となっている。
また、第３ゲート手段４５ｅは不要となり、第３制御異常信号ＥＲＲ３が発生すると、常に制御第３リセット信号ＲＳＴ３２によって下位第１ＣＰＵをリセットしておくようにすればよい。ただし、第１記憶回路１３４ａが異常発生を記憶すると、監視制御停止手段４５ｅｅが作用して第１監視制御手段１３０Ｅ２の監視動作が停止するようになっている。
下位第１メモリ異常信号ＥＲＭ１２と第３制御異常信号ＥＲＲ３の発生頻度を検出する加減算集計手段４０ｅの作用動作は、図２の加減算集計回路４０ａと同様である。又、第１記憶回路１３４ａは合成第３リセット信号ＲＳＴ３の発生回数を計数するリセット信号計数手段３９ｅの計数値が所定の閾値になったとき、及び下位第１Ｈ／Ｗ異常信号ＥＲＨ１２によってセットされ、電源投入パルスであるリセット回路１３５ａによってリセットされるようになっている。なお、第１監視制御回路部１３０Ｅ１と、第１監視制御手段１３０Ｅ２によって第１監視制御部１３０Ｅが構成されている。
次に、変速機制御回路部２２０Ｅの構成について説明する。図１１は、この発明の実施の形態４による車載電子制御装置における変速機制御回路部の全体構成を示すブロック図である。以下、図１１について実施の形態１による図１との相違点を中心にしてその構成を詳細に説明する。図１１において、変速機制御回路部２２０Ｅは、第２ＣＰＵ（図１１には、第２ＣＰＵを符号「ＣＰＵ２」として表示しているが、以下の説明では複雑化を避けるため、単に、第２ＣＰＵと記載し、符号「ＣＰＵ２」を省略する）を主体として構成されており、例えばフラッシュッメモリである不揮発性のプログラムメモリと、当該プログラムメモリの一部領域であるか、又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと、揮発性のＲＡＭメモリとを含む第２メモリＭＥＭ２と、多チャンネルＡＤ変換器ＡＤＣ２と通信用インタフェース回路ＳＩＦを包含している。
変速機制御回路部２２０Ｅには、第２入力インタフェース回路２１２を介して第２入力センサ群２０２が接続されるとともに、第３入力インタフェース回路２１３を介して第３入力センサ群２０３が接続されている。第２電気負荷群２０４は第２及び第３の入力センサ２０２・２０３（１０３）の動作状態に応動して制御され変速機制御用の負荷であり、少なくとも前進後退の選択を行う選択用電磁弁２０５と、変速比を無段階又は多段階で変更する変速用電磁弁２０６を備えている。
なお、変速用電磁弁２０６に対する給電を停止すると、変速範囲の中間変速比以上の中高速運用の変速比が得られるように構成されている。
第２ウォッチドッグタイマ２３１ａは、第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のパルス幅を測定し、これが第２閾値時間以上になると第２リセット信号ＲＳＴ２１を発生して、第２ＣＰＵを初期化して再起動するようになっている。第２監視制御回路部２３０Ｅは、図７で前述した第２監視制御手段２３０Ｄに相当しており、第２ＣＰＵとの間で下り信号ＤＮ２と上り信号ＵＰ２によるシリアル交信を行いながら、第２ＣＰＵによる制御動作が正常に行われているかどうかを判定し、制御異常が検出されると制御第２リセット信号ＲＳＴ２２を発生して第２ＣＰＵをリセットするようになっている。なお、第２論理和回路２３２ａは、第２リセット信号ＲＳＴ２１又は制御第２リセット信号ＲＳＴ２２のいずれがリセット信号を発生しても合成第２リセット信号ＲＳＴ２を発生して第２ＣＰＵをリセットするようになっている。
第２記憶回路２３４ａは、第２監視制御回路部２３０Ｅよる異常検出回数又は異常検出頻度が所定閾値を超過するとこれを記憶して、第２遮断回路２３３ａに第２遮断信号ＩＮＨ２を供給し、第２遮断回路２３３ａは出力インタフェース回路２１４の中の変速用電磁弁２０６に対する給電を停止するようになっている。
（２）作用・動作の詳細な説明
次に、図８および図１１のとおり構成されたこの発明の実施の形態４による車載電子制御装置について、その作用・動作を詳細に説明する。まず、図８および図９において、電源スイッチ１０８が閉路すると、自己保持回路１１８を介して電源リレー１０９ｃが駆動されて、その出力素子１０９ａが閉路することによって定電圧電源１１９・２１９（図１１参照）の主電源回路に車載バッテリ１０７から給電開始し、エンジン制御回路部１１０Ｅを構成する第１ＣＰＵと、変速機制御回路部２２０Ｅを構成する第２ＣＰＵに制御電源Ｖｃｃが印可されて制御動作を開始する。
第１ＣＰＵを構成する上位第１ＣＰＵと下位第１ＣＰＵとは、第１入力センサ群１０１および第３入力センサ群１０３の動作状態と、上位第１メモリＭＥＭ１１と下位第１メモリＭＥＭ１２内の制御プログラムの内容に応動して第１電気負荷群１０４を駆動制御し、上位第１ＣＰＵは第１電気負荷群１０４の中の燃料噴射用電磁弁１０５を燃料噴射制御プログラムによって制御し、下位第１ＣＰＵは第１電気負荷群１０４の中の吸気弁開度制御用モータ１０６を開弁制御プログラムによって制御するようになっている。
なお、吸気弁の開弁駆動機構は、吸気弁開度制御用モータ１０６に対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含している。
上位第１ＣＰＵは、燃料噴射制御に関連するメモリ領域における符号点検を行って、上位第１メモリ異常信号ＥＲＭ１１（図９参照）を発生する自己診断機能を備えている。第１ウォッチドッグタイマ１３１ａは、上位第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号ＲＳＴ１１を発生して、第１ＣＰＵを初期化して再起動し、第１パルス列信号ＷＤＳ１が正常であるときには出力許可信号ＯＵＴＥを発生して、自己保持回路１１８を介して電源リレー１０９ｃの駆動状態を維持するようになっている。
第１監視制御回路部１３０Ｅ１は、図９で示すおり送信質問データ３０ａに対応した正解情報データメモリ３４ａを備え、運転動作中の上位第１ＣＰＵに対して、燃料噴射制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した上位第１ＣＰＵからの回答情報を受信して、予め第１監視制御回路部１３０Ｅ１に格納されている正解情報と対比するとともに、回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第１制御異常の有無を判定して第１制御異常信号ＥＲＲ１を生成する第１制御異常判定回路３５ａ・３６ａを備え、これにより制御第１リセット信号ＲＳＴ１２を発生するようになっている。
下位第１ＣＰＵは、開弁制御に関連する入出力配線の断線・短絡異常を検出して下位第１Ｈ／Ｗ異常信号ＥＲＨ１２（図１０参照）を発生したり、開弁制御に関連するメモリ領域における符号点検を行って、下位第１メモリ異常信号ＥＲＭ１２（図１０参照）を発生する自己診断機能を備えている。
図８および図１０において、第１監視制御手段１３０Ｅ２は、図１０で示すとり第３ウォッチドッグタイマＷＤＴ３に相当する暴走監視手段１３１ｅを包含し、この暴走監視手段１３１ｅは、下位第１ＣＰＵが発生する第３パルス列信号ＷＤＳ３のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第３閾値時間以上となったときに第３リセット信号ＲＳＴ３１を発生して、下位第１ＣＰＵを初期化して再起動し、第１パルス列信号ＷＤＳ１と第３パルス列信号ＷＤ３が正常であるときには出力許可信号ＯＵＴＥを発生して、自己保持回路１１８を介して電源リレー１０９ｃの駆動状態を維持するようになっている。
第１監視制御手段１３０Ｅ２は、また、図１０で示すとおり開弁制御領域に関する送信質問データ３０ｅに対応した正解情報データメモリ３４ｅを備え、運転動作中の下位第１ＣＰＵに対して、開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した下位第１ＣＰＵからの回答情報を受信して、予め第１監視制御手段１３０Ｅ２に格納されている正解情報と対比するとともに、回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第３制御異常の有無を判定して第３制御異常信号ＥＲＲ３を生成する第３制御異常判定回路３５ｅ・３６ｅを備え、これにより制御第３リセット信号ＲＳＴ３２を発生するようになっている。
第１記憶回路１３４ａは、第３リセット信号ＲＳＴ３１及び第３制御異常信号ＥＲＲ３の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第３状態が成立したときにセットされ、電源スイッチ１０８が閉路されたときに、リセット回路１３５ａによって初期化されるようになっている。第１遮断回路１３３ａは、第１記憶回路１３４ａが異常発生を記憶すると吸気弁開度制御用モータ１０６に対する給電停止を行う。監視制御停止手段４５ｅｅは、第１記憶回路１３４ａが異常発生を記憶すると、第１監視制御手段１３０Ｅ２による監視動作を停止する。
次に、図１１において、変速機制御回路部２２０Ｅは図６の変速機制御回路部２２０Ｄと同一構成のものであり、変速機制御回路部２２０Ｅの主体となる第２ＣＰＵは、第２力センサ群２０２および第３入力センサ群２０３（１０３）の動作状態と、第２メモリＭＥＭ２内の制御プログラムの内容に応動して、第２電気負荷群２０４を駆動制御し、第２電気負荷群２０４の中の前後進の選択用電磁弁２０５は選択制御手段に応動し、変速用電磁弁２０６は変速制御手段に応動するようになっている。
なお、第２ＣＰＵによって制御される変速機は、第２ＣＰＵが動作停止したときには、中高速運転に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含している。また、第２ＣＰＵは、変速制御に関連する入出力配線の断線・短絡異常を検出して第２Ｈ／Ｗ異常信号ＥＲＨ２を発生したり、変速制御に関連するメモリ領域における符号点検を行って、第２メモリ異常信号ＥＲＭ２を発生する自己診断機能を備えている。
第２ウォッチドッグタイマ２３１ａは、第２ＣＰＵが発生する第２パルス列信号ＷＤＳ２のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第２閾値時間以上となったときに第２リセット信号ＲＳＴ２１を発生して、第２ＣＰＵを初期化して再起動する。第２監視制御回路部２３０Ｅは、図７の第２監視制御回路部２３０Ｄと同一構成となっている。
図１１および図７において、第２監視制御回路部２３０Ｅ（＝２３０Ｄ）は、送信質問データ３０ｄに対応した正解情報データメモリ３４ｄを備え、運転動作中の前記第２ＣＰＵに対して、少なくとも変速制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した第２ＣＰＵからの回答情報を受信して、予め第２監視制御回路部２３０Ｅ（＝２３０Ｄ）に格納されている正解情報と対比するとともに、回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第２制御異常の有無を判定して第２制御異常信号ＥＲＲ２を生成する第２制御異常判定手段３５ｄ・３６ｄと、第２ゲート手段４５ｄを備えている。
第２記憶回路２３４ａは、第２リセット信号ＲＳＴ２１及び第２制御異常信号ＥＲＲ２の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第２状態が成立したときにセットされ、電源スイッチ１０８が閉路されたときに、リセット回路２３５ａによって初期化されるようになっている。第２遮断回路２３３ａは、第２記憶回路２３４ａが異常発生を記憶すると変速用電磁弁２０６に対する給電停止を行う。
図７で示された第２ゲート手段４５ｄは、第２記憶回路２３４ａが異常発生を記憶していないときには、第２リセット信号ＲＳＴ２１及び第２制御異常信号ＥＲＲ２によって第２ＣＰＵをリセットし、第２記憶回路２３４ａが異常発生を記憶した後は、第２制御異常信号ＥＲＲ２による第２ＣＰＵのリセット処理を禁止して、変速制御に関する継続的な非暴走反復異常が、前後進の選択制御に波及するのを抑制するようになっている。
第２ウォッチドッグタイマ２３１ａによる第２リセット信号ＲＳＴ２１を含む合成リセット信号ＲＳＴ２は、図７で示されたリセット信号計数手段３９ｄによって単純計数され、これが所定の閾値に達すると第２記憶回路２３４ａが異常発生を記憶するようになっている。但し、リセット信号計数手段３９ｄは第２リセット信号ＲＳＴ２１のみを計数するようにしても良いし、リセット信号計数手段３９ｄに代わって、加減算集計回路方式にして異常の発生頻度を検出するようにしてもよい。
また、以上の説明では、変速制御に関連する質疑応答異常について説明したが、これを前後進の選択制御領域まで拡大した場合には、図７で示された第２領域判定手段３８ｄが有効となり、この第２領域判定手段３８ｄは、第２制御異常信号ＥＲＲ２が第２メモリＭＥＭ１の第１アドレス領域（選択制御領域）に関連するものである場合には、継続第２リセット信号ＲＳＴ２３となって、その発生回数又は発生頻度の如何にかかわらず常に第２ＣＰＵを初期化して再起動するようになっている。
以上の説明では、図９の上位第１ＣＰＵは、燃料噴射用電磁電磁弁１０５の断線・短絡異常などの上位第１Ｈ／Ｗ異常信号ＥＲＨ１１を含んでいないが、実態としては多気筒用の複数の燃料噴射用電磁弁のどれか一つが断線・短絡異常となった場合には、これを検出して、奇数気筒又は偶数気筒のみによる欠筒運転が行われるようになっている。また、固定吸気弁開度による退避運転に至るまでに、軽度な異常に対しては吸気弁開度の抑制制御を行いながらより簡易な退避運転が行えるようになっている。
（３）実施の形態４の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態４による車載電子制御装置１００Ｅは、エンジン制御回路部１１０Ｅと、変速機制御回路部２２０Ｅのそれぞれに分設されたマイクロプロセッサである第１ＣＰＵと第２ＣＰＵとが協働し、この第１ＣＰＵと第２ＣＰＵとを第１筐体に収納された第１回路基板と第２筐体に収納された第２基板とに分割搭載して構成された車載電子制御装置１００Ｅであって、
前記第１ＣＰＵは、少なくとも第１ウォッチドッグタイマ１３１ａを含む第１監視制御回路部１３０Ｅ１が接続された上位第１ＣＰＵと、当該上位第１ＣＰＵによって構成された第１監視制御手段１３０Ｅ２によって動作状態が監視される下位第１ＣＰＵによって構成され、
前記上位第１ＣＰＵと前記下位第１ＣＰＵは、エンジン制御用に専有される第１入力センサ群１０１と、エンジン制御及び変速機制御に共用される第３入力センサ群１０３から得られる開閉信号又はアナログ信号を入力信号として動作して、前記上位第１ＣＰＵは少なくとも燃料噴射用電磁弁１０５に対する燃料噴射制御出力を発生するとともに、前記下位第１ＣＰＵは吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータ１０６への開弁制御出力を発生し、
前記吸気弁の開弁駆動機構は、前記吸気弁開度制御用モータ１０６に対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含している。
そして、前記第２ＣＰＵには少なくとも第２ウォッチドッグタイマ２３１ａを含む第２監視制御回路部２３０Ｅが接続されるとともに、
前記第２ＣＰＵによって制御される変速機は、この第２ＣＰＵが動作停止したときには、中高速運転用に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含し、
前記第１ウォッチドッグタイマ１３１ａは、前記上位第１ＣＰＵが発生する第１パルス列信号ＷＤＳ１のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号ＲＳＴ１１を発生して、前記上位第１ＣＰＵを初期化して再起動し、
前記第１監視制御手段１３０Ｅ２は、前記下位第１ＣＰＵが発生する第３パルス列信号信号ＷＤＳ３のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第３閾値時間以上となったときに第３リセット信号ＲＳＴ３１を発生して、前記下位第１ＣＰＵを初期化して再起動する暴走監視手段１３１ｅを備えるとともに、
前記第１監視制御手段１３０Ｅ２は、通信異常判定手段３５ｅと質疑応答異常判定手段３６ｅを含む第３制御異常判定手段３５ｅ・３６ｅと、モード選択第３回路と、監視制御停止手段４５ｅｅとを備え、
前記第３制御異常判定手段３５ｅ・３６ｅは、送信質問データ３０ｅに対応した正解情報データメモリ３４ｅを備え、運転動作中の前記下位第１ＣＰＵに対して、前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記下位第１ＣＰＵからの回答情報を受信して、予め前記第１監視制御手段１３０Ｅ２に格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した制御異常の有無を判定して第３制御異常信号ＥＲＲ３を生成する。
そして、前記モード選択第３回路は、前記第３リセット信号ＲＳＴ３１及び前記第３制御異常信号ＥＲＲ３の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路１３４ａと、当該第１記憶回路が異常発生を記憶すると前記吸気弁開度制御用モータ１０６に対する給電停止を行う第１遮断回路１３３ａと、前記第１ＣＰＵに給電開始する電源スイッチ１０８が閉路されたときに、前記第１記憶回路１３４ａを初期化しておくリセット回路１３５ａとを備え、
前記監視制御停止手段４５ｅｅは、前記第１状態が、まだ不成立の所定値未満であるときに、前記第３リセット信号ＲＳＴ３１及び前記第３制御異常信号ＥＲＲ３によって前記下位第１ＣＰＵをリセットし、前記第１記憶回路１３４ａが異常発生を記憶した後は、前記第１監視制御手段１３０Ｅ２の実行を停止して前記上位第１ＣＰＵの制御負担を軽減し、第１ＣＰＵを機能分割して開弁制御に関する散発的及び継続的な制御異常が燃料噴射制御に波及するのを回避するようになっている。
以上のとおり、この発明の実施の形態４による車載電子制御装置は、エンジン制御を行う第１ＣＰＵと変速機制御を行う第２ＣＰＵによって分割構成され、第１ＣＰＵは更に、燃料噴射制御を行う上位第１ＣＰＵと吸気弁の開弁制御を行う下位第１ＣＰＵに分割されていて、上位第１ＣＰＵは、少なくとも第１ウォッチドッグタイマによって異常監視されて、暴走異常が発生したときには初期化して再起動され、下位第１ＣＰＵは、上位第１ＣＰＵによる第１監視制御手段が発生する第３リセット信号と、第３制御異常信号によって初期化して再起動されるとともに、この第３リセット信号と、第３制御異常信号の発生回数又は発生頻度が所定閾値以上となる第１状態が成立すると、第１記憶回路が異常発生を記憶して、吸気弁開度制御用モータに対する給電を停止して固定吸気弁開度とするとともに、上位第１ＣＰＵによる第１監視制御が停止するようになっている。
従って、第１ウォッチドッグタイマによる上位第１ＣＰＵの散発異常又は継続異常に対する異常監視と、これによる初期化・再起動処理は常時有効であり、下位第１ＣＰＵに関する散発異常は、初期化による回復処理によって正常制御動作を継続することができるとともに、下位第１ＣＰＵが継続的な非暴走反復異常或いは暴走異常状態になっても、上位第１ＣＰＵは下位第１ＣＰＵとは独立して動作しているので、上位第１ＣＰＵは動作状態を持続して、固定吸気弁開度による退避運転を行うことができる効果がある。
また、下位第１ＣＰＵの異常発生状態が記憶されると、上位第１ＣＰＵは下位第１ＣＰＵの監視制御を停止して、その制御負担が軽減されるとともに、監視制御プログラムの中に異常発生要因が含まれていた場合には、上位第１ＣＰＵ自体の異常発生が防止される効果がある。
前記上位第１ＣＰＵは演算処理用ＲＡＭメモリである第１ＲＡＭメモリと、不揮発性の第１データメモリと、不揮発性の第１プログラムメモリを含む上位第１メモリＭＥＭ１１とバス接続され、
前記上位第１メモリＭＥＭ１１は、前記燃料噴射用電磁弁１０５に対する燃料噴射制御手段、及び燃料噴射ポンプを含む補機電源リレーの給電制御手段、及びガソリンエンジンの場合における点火コイルに対する点火制御手段に関する制御プログラムと制御データを含む第１アドレス領域を主体として構成され、
前記下位第１ＣＰＵは演算処理用ＲＡＭメモリである第１ＲＡＭメモリと、不揮発性の第１データメモリと、不揮発性の第１プログラムメモリを含む下位第１メモリＭＥＭ１２とバス接続され、
前記下位第１メモリＭＥＭ１２は、前記吸気弁開度制御用モータ１０６に対する開弁制御手段に関する制御プログラム又は制御データを含む第２アドレス領域を主体として構成され、
前記第１アドレス領域は更に、前記第１パルス列信号ＷＤＳ１を発生するパルス発生制御プログラムと、前記下位第１ＣＰＵの動作監視を行うための暴走監視プログラム及び前記第１制御異常判定手段３５ｅ・３６ｅとなる異常監視プログラムとを包含するとともに、前記第１記憶回路１３４ａが異常発生を記憶したときに、前記第１監視制御手段１３０Ｅ２に関する監視プログラムを実行しないように制御フローを切換えするプログラムである監視制御停止手段を包含し、この監視制御停止プログラムは前記上位第１ＣＰＵが初期化された後に、前記第１監視制御プログラムが実行される以前に実行されるようになっている。
以上のとおり、この発明の請求項１７に関連し、上位第１ＣＰＵとバス接続された上位第１メモリは燃料噴射に関する第１アドレス領域が主体となり、下位第１ＣＰＵとバス接続された下位第１メモリは開弁制御に関する第２アドレス領域が主体となっており、この第１アドレス領域は異常発生により固定吸気弁開度による制御が行われているときには、不要となった下位第１ＣＰＵに対する監視制御手段となる制御プログラムを切り離す監視制御停止プログラムを包含している。従って、第１監視制御手段の存在によって、上位第１ＣＰＵの制御動作に異常をきたしている場合には、この制御プログラムを切り離すことによって上位第１ＣＰＵが正常動作し、固定スロットル弁開度による退避運転を行うことができる特徴がある。
前記第１ＣＰＵは、共用ＲＡＭメモリを介して相互に高速交信が行えるマスタＣＰＵとスレーブＣＰＵ、及び少なくとも前記マスタＣＰＵと時間差をおいて同一制御プログラムを実行して、前後の演算出力が不一致であるときに比較異常信号を発生するチェッカＣＰＵ１１０Ｘ、とを備えた集積回路素子であるマルチコアＣＰＵであって、
前記マスタＣＰＵは、前記上位第１ＣＰＵとして使用されるとともに、前記スレーブＣＰＵは前記下位第１ＣＰＵとして使用されている。
以上のとおり、この発明の請求項１８に関連し、第１ＣＰＵは、一つの集積回路素子によって構成されたマルチコアＣＰＵとなっていて、マスタＣＰＵとスレーブＣＰＵとによって燃料噴射制御と吸気弁の開弁制御を分担し、マスタＣＰＵは第１ウォッチドッグタイマによって暴走監視され、スレーブＣＰＵはマスタＣＰＵによって暴走監視されるようになっている。従って、マスタＣＰＵは第１ウォッチドッグタイマとチェッカＣＰＵによる２重監視が行われ、スレーブＣＰＵはマスタＣＰＵによる暴走監視手段と第１制御異常判定手段とによる２重監視が行われて、異常検出機能の向上によって、制御異常の顕在化を抑制することができる特徴がある。
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ 車載電子制御装置、１００ａ、１００ｂ、１００ｃ 共通筐体、１００ｄ、１００ｅ 第１筐体、２００ｄ、２００ｅ 第２筐体、１０１ 第１入力センサ群、２０２ 第２入力センサ群、１０３ 第３入力センサ群、２０３ 第３入力センサ群、１０５ 燃料噴射用電磁弁、２０５ 選択用電磁弁、１０６ 吸気弁開度制御用モータ、２０６ 変速用電磁弁、１０８ 電源スイッチ、１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、１１０Ｅ エンジン制御回路部、２２０Ａ、２２０Ｂ、２２０Ｃ、２２０Ｄ、２２０Ｅ 変速機制御回路部、１３０Ａ、１３０Ｂ、１３０Ｃ、 第１監視制御回路部、２３０Ａ、２３０Ｂ、２３０Ｃ 第２監視制御手段、１３０Ｅ１ 第１監視制御回路部 ２３０Ｄ、２３０Ｅ 第２監視制御回路部、１３０Ｅ２ 第１監視制御手段、１３１ａ 第１ウォッチドッグタイマ、２３１ａ 第２ウォッチドッグタイマ、２３１ｂ、１３１ｅ 暴走監視手段、１３３ａ 第１遮断回路、２３３ａ 第２遮断回路、１３４ａ 第１記憶回路、２３４ａ 第２記憶回路、１３５ａ 電源投入パルス（リセット回路）、２３５ａ 電源投入パルス（リセット回路）、３０ａ、３０ｄ 送信質問データ、３０ｂ、３０ｅ 送信質問データ、３４ａ、３４ｄ 正解情報データメモリ、３４ｂ、３４ｅ 正解問情報データメモリ、３５ａ、３５ｄ 第１制御異常判定回路、３５ｂ 第２制御異常判定手段、３５ｅ 第３制御異常判定手段 ３６ａ、３６ｄ 第１制御異常判定回路、３６ｂ 第２制御異常判定手段、３６ｅ 第３制御異常判定手段、３８ａ 第１領域判定回路、３８ｄ 第２領域判定回路、３８ｂ 第２領域判定手段、４５ａ 第１ゲート回路、４５ｄ 第２ゲート回路、４５ｂ 第２ゲート手段、４５ｅｅ 監視制御停止手段、ＣＰＵ１ 第１ＣＰＵ、ＲＳＴ１ 合成第１リセット信号、ＣＰＵ１１ 上位第１ＣＰＵ、ＲＳＴ１１ 第１リセット信号、ＣＰＵ１２ 下位第１ＣＰＵ、ＲＳＴ１２ 制御第１リセット信号、ＣＰＵ２ 第２ＣＰＵ、ＲＳＴ１３ 継続第１リセット信号、ＥＲＨ１ 第１２Ｈ／Ｗ異常信号、ＥＲＨ２ 第２Ｈ／Ｗ異常信号、ＲＳＴ１４
選択第１リセット信号、ＥＲＨ１１ 上位第１Ｈ／Ｗ異常信号、ＥＲＨ１２ 下位第１Ｈ／Ｗ異常信号、ＲＳＴ２ 合成第２リセット信号、ＥＲＭ１ 第１メモリ異常信号、ＥＲＭ２ 第２メモリ異常信号、ＲＳＴ２１ 第２リセット信号、ＥＲＭ１１ 上位第１メモリ異常信号、ＥＲＭ１２ 下位第１メモリ異常信号、ＲＳＴ２２ 制御第２リセット信号、ＥＲＲ１ 第１制御異常信号、ＲＳＴ２３ 継続第２リセット信号、ＥＲＲ２ 第２制御異常信号、ＲＳＴ２４ 選択第２リセット信号、ＥＲＲ３ 第３制御異常信号、ＲＳＴ３ 合成第３リセット信号、ＩＮＨ１ 第１遮断信号、ＲＳＴ３１ 第３リセット信号、ＩＮＨ２ 第２遮断信号、ＲＳＴ３２ 制御第３リセット信号、ＭＥＭ１ 第１メモリ、ＷＤＳ１ 第１パルス列信号、ＭＥＭ１１ 上位第１メモリ、ＷＤＳ２ 第２パルス列信号、ＭＥＭ１２ 下位第１メモリ、ＷＤＳ３ 第３パルス列信号、ＭＥＭ２ 第２メモリ

Claims (18)

  1. エンジン制御回路部と、変速機制御回路部のそれぞれに分設されたマイクロプロセッサである第１ＣＰＵと第２ＣＰＵとが協働し、この第１ＣＰＵと第２ＣＰＵとを共通回路基板に搭載して共通筐体に収納するか、又は第１筐体に収納された第１回路基板と第２筐体に収納された第２基板に分割搭載して構成された車載電子制御装置であって、
    前記第１ＣＰＵには少なくとも第１ウォッチドッグタイマを含む第１監視制御回路部が接続されるとともに、
    前記第１ＣＰＵは、エンジン制御用に専有される第１入力センサ群と、エンジン制御及び変速機制御に共用される第３入力センサ群から得られる開閉信号又はアナログ信号を入力信号として動作して、少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力と、吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力とを発生し、
    前記吸気弁の開弁駆動機構は、前記吸気弁開度制御用モータに対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含し、
    前記第２ＣＰＵは第２監視制御手段に含まれる暴走監視手段、又は第２監視制御回路部に含まれる第２ウォッチドッグタイマによって動作監視され、前記暴走監視手段は前記第２ＣＰＵが発生するウォッチドッグ信号を前記第１ＣＰＵによって監視する手段であり、
    前記第２ＣＰＵによって制御される変速機は、この第２ＣＰＵが動作停止したときには、中高速運転に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含し、
    前記第１ウォッチドッグタイマは、前記第１ＣＰＵが発生する第１パルス列信号のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号を発生して、前記第１ＣＰＵを初期化して再起動し、
    前記第１監視制御回路部は、通信異常判定回路と質疑応答異常判定回路を含む第１制御異常判定回路と、モード選択第１回路と、第１ゲート回路とを備え、
    前記第１制御異常判定回路は、送信質問データに対応した正解情報データメモリを備え、運転動作中の前記第１ＣＰＵに対して、少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記第１ＣＰＵからの回答情報を受信して、予め前記第１監視制御回路部に格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第１制御異常の有無を判定して第１制御異常信号を生成し、
    前記モード選択第１回路は、前記第１リセット信号及び前記第１制御異常信号の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と、当該第１記憶回路が異常発生を記憶すると前記吸気弁開度制御用モータに対する給電停止を行う第１遮断回路と、前記第１ＣＰＵに給電開始する電源スイッチが閉路されたときに、前記第１記憶回路を初期化しておくリセット回路とを備え、
    前記第１ゲート回路は、前記第１状態が、まだ不成立の所定値未満であるときに、前記第１リセット信号及び前記第１制御異常信号によって前記第１ＣＰＵをリセットし、前記第１記憶回路が異常発生を記憶した後は、前記第１制御異常信号による前記第１ＣＰＵのリセット処理を禁止して、開弁制御に関する継続的な非暴走反復異常が、燃料噴射制御に波及するのを抑制することを特徴とする車載電子制御装置。
  2. エンジン制御回路部と、変速機制御回路部のそれぞれに分設されたマイクロプロセッサである第１ＣＰＵと第２ＣＰＵとが協働し、この第１ＣＰＵと第２ＣＰＵとを共通筐体に収納された共通回路基板一括搭載して構成された車載電子制御装置であって、
    前記第１ＣＰＵには少なくとも第１ウォッチドッグタイマを含む第１監視制御回路部が接続されるとともに、
    前記第１ＣＰＵは、エンジン制御用に専有される第１入力センサ群と、エンジン制御及び変速機制御に共用される第３入力センサ群から得られる開閉信号又はアナログ信号を入力信号として動作して、少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力と、吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力とを発生し、
    前記吸気弁の開弁駆動機構は、前記吸気弁開度制御用モータに対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含し、
    前記第２ＣＰＵは第２監視制御手段に含まれる暴走監視手段によって動作監視され、前記暴走監視手段は前記第２ＣＰＵが発生するウォッチドッグ信号を前記第１ＣＰＵによって監視する手段であり、
    前記第２ＣＰＵによって制御される変速機は、この第２ＣＰＵが動作停止したときには、中高速運転に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含し、前記第１ウォッチドッグタイマは、前記第１ＣＰＵが発生する第１パルス列信号のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号を発生して、前記第１ＣＰＵを初期化して再起動し、
    前記第１監視制御回路部は、通信異常判定回路と質疑応答異常判定回路を含む第１制御異常判定回路と、モード選択第１回路と、第１ゲート回路とを備え、
    前記第１制御異常判定回路は、送信質問データに対応した正解情報データメモリを備え、運転動作中の前記第１ＣＰＵに対して、少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記第１ＣＰＵからの回答情報を受信して、予め前記第１監視制御回路部に格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第１制御異常の有無を判定して第１制御異常信号を生成し、
    前記モード選択第１回路は、前記第１リセット信号及び前記第１制御異常信号の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と、当該第１記憶回路が異常発生を記憶すると前記吸気弁開度制御用モータに対する給電停止を行う第１遮断回路と、前記第１ＣＰＵに給電開始する電源スイッチが閉路されたときに、前記第１記憶回路を初期化しておくリセット回路とを備え、
    前記第１ゲート回路は、前記第１状態が、まだ不成立の所定値未満であるときに、前記第１リセット信号及び前記第１制御異常信号によって前記第１ＣＰＵをリセットし、前記第１記憶回路が異常発生を記憶した後は、前記第１制御異常信号による前記第１ＣＰＵのリセット処理を禁止して、開弁制御に関する継続的な非暴走反復異常が、燃料噴射制御に波及するのを抑制することを特徴とする車載電子制御装置。
  3. エンジン制御回路部と、変速機制御回路部のそれぞれに分設されたマイクロプロセッサである第１ＣＰＵと第２ＣＰＵとが協働し、この第１ＣＰＵと第２ＣＰＵとを第１筐体に収納された第１回路基板と第２筐体に収納された第２基板とに分割搭載して構成された車載電子制御装置であって、
    前記第１ＣＰＵは、少なくとも第１ウォッチドッグタイマを含む第１監視制御回路部が接続された上位第１ＣＰＵと、当該上位第１ＣＰＵによって構成された第１監視制御手段によって動作状態が監視される下位第１ＣＰＵによって構成され、
    前記上位第１ＣＰＵと前記下位第１ＣＰＵは、エンジン制御用に専有される第１入力センサ群と、エンジン制御及び変速機制御に共用される第３入力センサ群から得られる開閉信号又はアナログ信号を入力信号として動作して、前記上位第１ＣＰＵは少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力を発生するとともに、前記下位第１ＣＰＵは吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力とを発生し、
    前記吸気弁の開弁駆動機構は、前記吸気弁開度制御用モータに対する給電を停止したときに、固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含し、
    前記第２ＣＰＵには少なくとも第２ウォッチドッグタイマを含む第２監視制御回路部が接続されされるとともに、
    前記第２ＣＰＵによって制御される変速機は、この第２ＣＰＵが動作停止したときには、中高速運転用に適した固定変速比で、少なくとも前進が行える変速比固定機構を包含し、
    前記第１ウォッチドッグタイマは、前記上位第１ＣＰＵが発生する第１パルス列信号のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第１閾値時間以上となったときに第１リセット信号を発生して、前記上位第１ＣＰＵを初期化して再起動し、
    前記第１監視制御手段は、前記下位第１ＣＰＵが発生する第３パルス列信号信号のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第３閾値時間以上となったときに第３リセット信号を発生して、前記下位第１ＣＰＵを初期化して再起動する暴走監視手段を備えるとともに、
    前記第１監視制御手段は、通信異常判定手段と質疑応答異常判定手段を含む第３制御異常判定手段と、モード選択第３回路と、監視制御停止手段とを備え、
    前記第３制御異常判定手段は、送信質問データに対応した正解情報データメモリを備え、運転動作中の前記下位第１ＣＰＵに対して、前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記下位第１ＣＰＵからの回答情報を受信して、予め前記第１監視制御手段に格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した制御異常の有無を判定して第３制御異常信号を生成し、
    前記モード選択第３回路は、前記第３リセット信号及び前記第３制御異常信号の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と、当該第１記憶回路が異常発生を記憶すると前記吸気弁開度制御用モータに対する給電停止を行う第１遮断回路と、前記第１ＣＰＵに給電開始する電源スイッチが閉路されたときに、前記第１記憶回路を初期化しておくリセット回路とを備え、
    前記監視制御停止手段は、前記第１状態が、まだ不成立の所定値未満であるときに、前記第３リセット信号及び前記第３制御異常信号によって前記下位第１ＣＰＵをリセットし、前記第１記憶回路が異常発生を記憶した後は、前記第１監視制御手段の実行を停止して前記上位第１ＣＰＵの制御負担を軽減し、第１ＣＰＵを機能分割して開弁制御に関する散発的及び継続的な制御異常が燃料噴射制御に波及するのを回避する、
    ことを特徴とする車載電子制御装置。
  4. 前記第２ＣＰＵは、変速機制御に専有される第２入力センサ群と、エンジン制御及び変速機制御に共用される前記第３入力センサ群から得られる開閉信号又はアナログ信号を入力信号として動作して、シフトレバーの選択位置に応動する前後進の選択用電磁弁に対する選択制御出力と、無段階又は少なくとも多段階の変速比を決定する変速用電磁弁に対する変速制御出力を発生し、
    前記変速機は、前記変速用電磁弁に対する給電を停止したときには、中間の変速比以上の中高速運転用の前記固定変速比とするとともに、前記第２ＣＰＵが動作停止したときには、前進固定で前記固定変速比となる前記変速比固定機構を包含し、
    前記第１ＣＰＵによる暴走監視手段又は第２ウォッチドッグタイマは、前記第２ＣＰＵが発生する第２パルス列信号のＯＮ時間幅とＯＦＦ時間幅を測定して、これが第２閾値時間以上となったときに第２リセット信号を発生して、前記第２ＣＰＵを初期化して再起動し、
    通信異常判定手段と質疑応答異常判定手段とを含む第２制御異常判定手段と、モード選択第２回路と、第２ゲート手段を有する第２監視制御手段を備えるか、又は通信異常判定回路と質疑応答異常判定回路を含む第２制御異常判定回路と、モード選択第２回路と、第２ゲート回路を有する第２監視制御回路部を備え、
    前記第２制御異常判定手段と前記第２制御異常判定回路とは、送信質問データに対応した正解情報データメモリを備え、運転動作中の前記第２ＣＰＵに対して、少なくとも前記変速制御出力の生成プログラムに関連する複数の質問情報を順次送信し、この質問情報に対応した前記第２ＣＰＵからの回答情報を受信して、予め前記第１ＣＰＵと協働する第１メモリ又は前記第２監視制御回路部に格納されている正解情報と対比するとともに、前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって、通信異常と質疑応答異常とを包含した第２制御異常の有無を判定して第２制御異常信号を生成し、
    前記モード選択第２回路は、前記第２リセット信号及び前記第２制御異常信号の発生回数又は発生頻度が、それぞれに定められた所定閾値以上となる第２状態が成立したときにセットされる第２記憶回路と、当該第２記憶回路が異常発生を記憶すると前記変速用電磁弁に対する給電停止を行う第２遮断回路と、前記第２ＣＰＵに給電開始する前記電源スイッチが閉路されたときに前記第２記憶回路を初期化しておくリセット回路とを備え、
    前記第２ゲート手段又は前記第２ゲート回路は、前記第２状態が、まだ不成立の所定値未満であるときに、前記第２リセット信号及び前記第２制御異常信号によって前記第２ＣＰＵをリセットし、前記第２記憶回路が異常発生を記憶した後は、前記第２制御異常信号による前記第２ＣＰＵのリセット処理を禁止して、変速制御に関する継続的な非暴走反復異常が前後進の選択制御に波及するのを抑制する、
    ことを特徴とする請求項１から３のいずれか１項に記載の車載電子制御装置。
  5. 前記第１ＣＰＵは演算処理用ＲＡＭメモリである第１ＲＡＭメモリと、不揮発性の第１データメモリと、不揮発性の第１プログラムメモリを含む第１メモリとバス接続され、
    前記第１メモリは、前記燃料噴射用電磁弁に対する燃料噴射制御手段、及び燃料噴射ポンプを含む補機電源リレーの給電制御手段、及びガソリンエンジンの場合における点火コイルに対する点火制御手段に関する制御プログラムと制御データを含む第１アドレス領域と、前記吸気弁開度制御用モータに対する開弁制御手段に関する開弁制御プログラムと制御データを含む第２アドレス領域と、その他の第３アドレス領域に分割され、
    前記第３又は第１アドレス領域は更に、前記第１パルス列信号を発生するパルス発生手段と、前記第１ＣＰＵが前記第２ＣＰＵの動作監視を行うものである場合の暴走監視手段、又は第２制御異常判定手段となる異常監視プログラムとを包含するとともに、
    前記第１記憶回路が異常発生を記憶したときに、前記開弁制御手段に関する開弁制御プログラムを実行しないように制御フローを切換えするプログラムである開弁制御停止手段を包含し、この開弁制御停止プログラムは前記第１ＣＰＵが初期化された後に、前記開弁制御プログラムが実行される以前に実行されるようになっている、
    ことを特徴とする請求項１又は請求項２に記載の車載電子制御装置。
  6. 前記第１監視制御回路部が発生する複数の質問情報は、前記第１メモリのアドレス領域に対応して区分された異なる番号である複数の質問番号となっているとともに、前記第１監視制御回路部は第１領域判定回路を備え、
    前記第１制御異常判定回路は前記第１制御異常信号を生成するとともに、異常発生した前記アドレス領域に対応した識別信号を生成し、
    前記第１領域判定回路は、前記第１制御異常信号が前記第１メモリの第１アドレス領域に関連するものである場合には、その発生回数又は発生頻度の如何にかかわらず常に前記第１ＣＰＵを初期化して再起動する、
    ことを特徴とする請求項５に記載の車載電子制御装置。
  7. 前記第１プログラムメモリの前記第３又は第２アドレス領域は、前記吸気弁開度制御用モータの駆動回路に関する断線・短絡異常検出手段と、アクセルペダルの踏込度合を検出するアクセルポジションセンサの断線・短絡異常検出手段と、吸気弁開度を検出するスロットルポジションセンサの断線・短絡異常検出手段とを含み、異常検出時に第１Ｈ／Ｗ異常信号を発生する自己点検手段となる監視制御プログラムを包含し、
    前記自己点検手段による監視制御動作は、前記第１監視制御回路部の第１制御異常判定回路によって監視されているとともに、
    前記自己点検手段が異常発生を検出すると、前記第１記憶回路がこれを記憶して、前記吸気弁開度制御用モータに対する給電停止を行い、以後に前記第２アドレス領域に関する前記第１制御異常信号が発生しても、これによる前記第１ＣＰＵのリセット処理を禁止する、
    ことを特徴とする請求項６に記載の車載電子制御装置。
  8. 前記第１プログラムメモリの前記第３アドレス領域は、前記第１メモリに対し、サムチェック又はＣＲＣチェックで代表される符号点検を行って、第１メモリ異常信号を生成する第１メモリ異常判定手段となる制御プログラムを包含し、
    前記第１メモリ異常判定手段はまた、前記第１メモリ異常信号が発生した前記アドレス領域に対応した識別信号を生成し、この第１メモリ異常信号は前記第１制御異常信号の一部となって論理和処理される、
    ことを特徴とする請求項６又は請求項７に記載の車載電子制御装置。
  9. 前記第２ＣＰＵは演算処理用ＲＡＭメモリである第２ＲＡＭメモリと、不揮発性の第２データメモリと、不揮発性の第２プログラムメモリを含む第２メモリとバス接続され、
    前記第２メモリは、前記選択用電磁弁に対する選択制御手段、及び油圧ポンプを含む補機電源リレーの給電制御手段に関する制御プログラムと制御データを含むアドレス第１領域と、前記変速用電磁弁に対する変速制御手段に関する変速制御プログラムと制御データを含むアドレス第２領域と、その他のアドレス第３領域に分割され、
    前記アドレス第３又は第１領域は更に、前記第２パルス列信号を発生するパルス発生手段となるプログラムを包含するとともに、前記第２記憶回路が異常発生を記憶したときに、前記変速制御手段に関する変速制御プログラムを実行しないように制御フローを切換えする変速制御停止プログラムである変速制御停止手段を包含し、前記変速制御停止プログラムは前記第２ＣＰＵが初期化された後に、前記変速制御プログラムが実行される以前に実行されるようになっている、
    ことを特徴とする請求項４に記載の車載電子制御装置。
  10. 前記第２監視制御手段又は第２監視制御回路部が発生する複数の質問情報は、前記第２メモリのアドレス領域に対応して区分された異なる番号である複数の質問番号となっているとともに、前記第２監視制御手段又は第２監視制御回路部は第２領域判定手段又は第２領域判定回路を備え、
    前記第２制御異常判定手段又は前記第２制御異常判定回路は、前記第２制御異常信号を生成するとともに、異常発生した前記アドレス領域に対応した識別信号を生成し、
    前記第２領域判定手段又は前記第２領域判定回路は、前記第２制御異常信号が前記第２メモリのアドレス第１領域に関連するものである場合には、その発生回数又は発生頻度の如何にかかわらず常に前記第２ＣＰＵを初期化して再起動する、
    ことを特徴とする請求項９に記載の車載電子制御装置。
  11. 前記第２プログラムメモリの前記アドレス第３又は第２領域は、前記変速用電磁弁に関する断線・短絡異常検出手段と、ギアシフトセンサと車速センサの断線・短絡異常検出手段とを含み、異常検出時に第２Ｈ／Ｗ異常信号を発生する自己点検手段となる監視制御プログラムを包含し、
    前記自己点検手段による監視制御動作は、前記第２監視制御手段の第２制御異常判定手段、又は前記第２監視制御回路部の第２制御異常判定回路によって監視されているとともに、
    前記自己点検手段が異常発生を検出すると、前記第２記憶回路がこれを記憶して、前記変速用電磁弁に対する給電停止を行い、以後に前記アドレス第２領域に関する前記第２制
    御異常信号が発生しても、これによる前記第２ＣＰＵのリセット処理を禁止する、
    ことを特徴とする請求項１０に記載の車載電子制御装置。
  12. 前記第２プログラムメモリの前記アドレス第３領域は、前記第２メモリに対し、サムチェック又はＣＲＣチェックで代表される符号点検を行って、第２メモリ異常信号を生成する第２メモリ異常判定手段となる制御プログラムを包含し、
    前記第２メモリ異常判定手段はまた、前記第２メモリ異常信号が発生した前記アドレス領域に対応した識別信号を生成し、この第２メモリ異常信号は前記第２制御異常信号の一部となって論理和処理される、
    ことを特徴とする請求項１０又は請求項１１に記載の車載電子制御装置。
  13. 前記質問情報を送信してから回答情報を受信するまでの質疑応答の許容時間は、前記第１ＣＰＵに対する許容時間をＴ１とし、前記第２ＣＰＵに対する許容時間をＴ２としたときにＴ１≧Ｔ２となっている、
    ことを特徴とする請求項４に記載の車載エンジン制御装置。
  14. 前記マイクロプロセッサは、共用ＲＡＭメモリを介して相互に高速交信が行えるマスタＣＰＵとスレーブＣＰＵ、及び少なくとも前記マスタＣＰＵと時間差をおいて同一制御プログラムを実行して、前後の演算出力が不一致であるときに比較異常信号を発生するチェッカＣＰＵ、とを備えた集積回路素子であるマルチコアＣＰＵであって、
    前記第１ＣＰＵは、前記マスタＣＰＵであるか又は前記スレーブＣＰＵであるのに対し、前記第２ＣＰＵは、前記スレーブＣＰＵであるか又は前記マスタＣＰＵとなっていて、
    前記第１ＣＰＵには、第１ウォッチドッグタイマと第１監視制御回路部とが接続されるとともに、当該第１ＣＰＵは前記第２ＣＰＵに対する第２監視制御手段となる制御プログラムを包含している、
    ことを特徴とする請求項２に記載の車載エンジン制御装置。
  15. 前記第１ＣＰＵは前記マルチコアＣＰＵのマスタＣＰＵであるとともに、前記第２ＣＰＵは前記マルチコアＣＰＵのスレーブＣＰＵであって、
    前記第１監視制御回路部はさらに、前記第１ＣＰＵが発生する第１パルス列信号のＯＮ／ＯＦＦ周期を測定し、そのＯＮ時間及びＯＦＦ時間が第１閾値時間以上であるときに第１リセット信号を発生して、前記第１ＣＰＵ及び前記第２ＣＰＵをともに初期化して再起動するための第１ウォッチドッグタイマを包含し、
    前記第１ＣＰＵは、前記チェッカＣＰＵが前記比較異常信号を発生したことによって、所定の初期ステップに移行して、当該初期ステップがら直ちに制御動作を再開し、
    前記第１ＣＰＵはまた、前記第２ＣＰＵが発生する第２パルス列信号のＯＮ／ＯＦＦ周期を測定し、そのＯＮ時間及びＯＦＦ時間が第２閾値時間以上であるときに第２リセット信号を発生して、前記第２ＣＰＵを初期化して再起動する暴走監視手段を備えている、
    ことを特徴とする請求項１４に記載の車載エンジン制御装置。
  16. 前記第１ＣＰＵは前記マルチコアＣＰＵのスレーブＣＰＵであるとともに、前記第２ＣＰＵは前記マルチコアＣＰＵのマスタＣＰＵであって、
    前記第１監視制御回路部１３０Ｃはさらに、前記第１ＣＰＵが発生する第１パルス列信号のＯＮ／ＯＦＦ周期を測定し、そのＯＮ時間及びＯＦＦ時間が第１閾値時間以上であるときに第１リセット信号を発生して、前記第１ＣＰＵ及び前記第２ＣＰＵをともに初期化して再起動するための第１ウォッチドッグタイマを包含し、
    前記第２ＣＰＵは、前記チェッカＣＰＵが前記比較異常信号を発生したことによって、所定の初期ステップに移行して、当該初期ステップがら直ちに制御動作を再開し、
    前記第１ＣＰＵは、前記第２ＣＰＵが発生する第２パルス列信号のＯＮ／ＯＦＦ周期を測定し、そのＯＮ時間及びＯＦＦ時間が第２閾値時間以上であるときに、前記第１のパル
    ス列信号のＯＮ時間又はＯＦＦ時間が前記第１閾値時間以上となるように補正する合成手段を備え、その結果として、前記第２パルス列信号が異常であるときには、前記第１ウォッチドッグタイマが発生する第１リセット信号によって前記第１ＣＰＵ及び前記第２ＣＰＵをともに初期して再起動する、
    ことを特徴とする請求項１４に記載の車載エンジン制御装置。
  17. 前記上位第１ＣＰＵは演算処理用ＲＡＭメモリである第１ＲＡＭメモリと、不揮発性の第１データメモリと、不揮発性の第１プログラムメモリを含む上位第１メモリとバス接続され、
    前記上位第１メモリは、燃料噴射用電磁弁に対する燃料噴射制御手段、及び燃料噴射ポンプを含む補機電源リレーの給電制御手段、及びガソリンエンジンの場合における点火コイルに対する点火制御手段に関する制御プログラムと制御データを含む第１アドレス領域を主体として構成され、
    前記下位第１ＣＰＵは演算処理用ＲＡＭメモリである第１ＲＡＭメモリと、不揮発性の第１データメモリと、不揮発性の第１プログラムメモリを含む下位第１メモリとバス接続され、
    前記下位第１メモリは、前記吸気弁開度制御用モータに対する開弁制御手段に関する制御プログラム又は制御データを含む第２アドレス領域を主体として構成され、
    前記第１アドレス領域は更に、前記第１パルス列信号を発生するパルス発生制御プログラムと、前記下位第１ＣＰＵの動作監視を行うための暴走監視プログラム及び前記第１制御異常判定手段となる異常監視プログラムとを包含するとともに、前記第１記憶回路が異常発生を記憶したときに、前記第１監視制御手段に関する監視プログラムを実行しないように制御フローを切換えするプログラムである監視制御停止手段を包含し、この監視制御停止プログラムは前記上位第１ＣＰＵが初期化された後に、前記第１監視制御プログラムが実行される以前に実行されるようになっている、
    ことを特徴とする請求項３に記載の車載エンジン制御装置。
  18. 前記第１ＣＰＵは、共用ＲＡＭメモリを介して相互に高速交信が行えるマスタＣＰＵとスレーブＣＰＵ、及び少なくとも前記マスタＣＰＵと時間差をおいて同一制御プログラムを実行して、前後の演算出力が不一致であるときに比較異常信号を発生するチェッカＣＰＵ、とを備えた集積回路素子であるマルチコアＣＰＵであって、
    前記マスタＣＰＵは、前記上位第１ＣＰＵとして使用されるとともに、前記スレーブＣＰＵは前記下位第１ＣＰＵとして使用されている、
    ことを特徴とする請求項３又は請求項１７に記載の車載エンジン制御装置。
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