JP6132952B1

JP6132952B1 - 車載エンジン制御装置

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Publication number: JP6132952B1
Application number: JP2016076987A
Authority: JP
Inventors: 祐希岩上; 橋本　光司; 光司橋本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2016-04-07
Filing date: 2016-04-07
Publication date: 2017-05-24
Anticipated expiration: 2036-04-07
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Abstract

【課題】エンジン制御機能と変速機制御機能を包含した車載エンジン制御装置において，異常発生時における退避運転が容易に行えるようにする。【解決手段】監視制御回路部130Aとエラー処理回路部160Aは，主制御回路部120Aの制御動作を監視して，開弁制御異常の発生頻度が所定閾値以上になると第１記憶回路165aがこれを記憶して，吸気スロットルの吸気弁開度制御用モータ108aを駆動停止して固定吸気弁開度とするとともに，変速制御異常が発生すると自動変速機109aへの給電を停止して，３速固定の変速比とし，異常発生時には，固定吸気弁開度と自動変速，又は可変回転速度と固定変速比，又は固定吸気弁開度と固定変速比による退避運転を行う。開弁制御異常や変速制御異常が発生したときに，不用意に燃料噴射制御が停止しないようになっている。【選択図】図１

Description

この発明は，エンジン制御機能及び変速機制御機能を有するマイクロプロセッサ，又はこれを第１マイクロプロセッサと第２マイクロプロセッサで機能分担するようにした車載エンジン制御装置，特には，スロットル吸気弁の開弁制御異常と変速機の変速制御異常に対応して，複数の退避運転（リンプホーム）手段を効果的に組合わせて適用できるように改良された車載エンジン制御装置に関するものである。

一般に車載エンジン制御装置におけるエンジン制御機能としては，点火制御機能（ガソリンエンジンの場合）と燃料噴射制御機能とによる基本制御機能と，吸気スロットルの弁開度を制御する開弁制御機能とを包含し，開弁制御異常が発生すると固定スロットル弁開度による第１の退避運転が可能となっている。これに対し，車載エンジン制御装置に内蔵されるか，又は外部接続された変速機制御装置によって実行される変速機制御機能は，アクセルペダルの踏込度合と現在の車速に応動して無段変速機の変速比を制御し，或いは複数のリニアソレノイドバルブの動作を組合わせて多段階の自動変速を行う変速制御機能と，その他の基本制御機能である前後進切換え，トルクコンバータのロックアップ，全輪駆動用などの油圧クラッチの油圧制御とがあり，変速機の制御動作を停止すると，中高速運転に適した固定変速比による前進運転が行えるようになっている。

例えば，下記の特許文献１「エンジン制御装置」の図１・図２によれば，燃料噴射制御と吸気弁の開弁制御を行うエンジン制御手段となるメインＣＰＵ111と，変速機制御手段となるサブＣＰＵ121を備え，第一の異常記憶素子133が異常記憶すると吸気弁開度制御用モータ108の給電用負荷リレー104aが消勢されて，図２で示された固定スロットル弁開度による重度異常退避運転が行われるようになっている。第一の異常記憶素子133はメインＣＰＵ111に対する第一リセット信号RST1と，サブＣＰＵ121に対する第二リセット信号RST2と，メインＣＰＵ111によって検出された開弁駆動用のアクチェータ系エラー出力ER0と，サブＣＰＵ121によって検出された開弁制御系の重度センサ異常検出出力ER1が発生したときにセットされ，電源スイッチ107が閉路された時点でリセットされるようになっている。なお，この特許文献１はアクセルペダルの踏込度合を検出する一対のアクセルポジションセンサが共に異常であるか，どちらか一方が正常とみなされるかどうか，或いは吸気弁開度を検出する一対のスロットルポジションセンサが共に異常であるか，どちらか一方が正常とみなされるかどうか，などによって重度異常又は軽度異常に識別し，固定スロットル弁開度によらない簡易な退避運転も可能としたことを特徴とするものである。

また，下記の特許文献２「監視制御回路を有する車載電子制御装置」の図１によれば，燃料噴射制御と吸気弁の開弁制御，及び変速機に対する変速制御を行う主制御回路部20Aには，変速機関係の入出力回路を包含する監視制御回路部30Aとシリアル接続され，監視制御回路部30Aは主制御回路部20Aに対してその制御動作を監視するための質問情報を送信し，主制御回路部20Aから得られた回答情報と，予め監視制御回路部30Aに格納されている正解情報とを対比して，主制御回路部20Aにおける制御異常の有無を判定して，異常検出時にはリセット出力RST2を発生して主制御回路部20Aを初期化・再起動するようになっている。また，主制御回路部20Aが監視制御回路部30Aの異常を検出するとリセット出力RST1を発生して監視制御回路部30Aを初期化・再起動するとともに，ウォッチドッグタイマ40は主制御回路部20Aを構成するマイクロプロセッサ20が発生するパルス列信号であるウォ
ッチドッグ信号WDを監視して，そのパルス幅が所定値を超過するとリセットパルスRSTを発生して主制御回路部20Aと監視制御回路部30Aとを初期化・再起動するようになっている。なお，この特許文献２は，同一質問情報を反復送信して，質問交信周期を延長することによって主制御回路部20Aの制御負担を軽減しながら，上り・下り信号の同期通信を行うようにしたことを特徴とするものである。

一方，下記の特許文献３「多段式自動変速機の油圧制御装置」によれば，車両の走行中に変速段を選択する複数の電磁弁のソレノイドがオールオフ状態となったときに，変速段を比較的高速段に固定し，エンジンを再始動させることによって比較的低速段にすることができ，車両を再発進させることが可能となる油圧制御装置が開示されている。これにより，走行中の異常発生によって車両が急減速するのを回避し，しかも，一旦停止後の再発進を容易にすることができるものとなっている。

特開2003-161194号公報（図１，図２，要約）特開2009-129267号公報（図１，要約，段落［0016］［0017］［0027］［0028］）特開2007-177932号公報（図５，要約，段落［0019］）

（１）従来技術の課題の説明
前述の特許文献１によれば，アクチェータ系及びセンサ系のハードウエア異常が検出できる仕組みとなっているが，制御系に異常があると，ハードウエア異常が発生しているにも関わらずこれが認知できなかったり，ハードウエア異常が発生していないのに誤って異常判定が行われることがあり，異常検出手段の信頼性が問題となる。また，この特許文献１では，サブＣＰＵ121の暴走異常によって第二リセット信号RST2が発生すると，第一の異常記憶素子133がこの異常発生を記憶して，吸気弁開度制御用モータ108への給電が停止して固定吸気弁開度となり，変速機も例えば中高速運転用の３速の固定変速比になっている。従って，制限されたエンジン出力で，変速比が中高速用の３速であれば，脱輪状態からの脱出や上り道の運転が困難となる問題点がある。なお，サブＣＰＵ121が第二リセット信号RST2によって異常停止したときに，変速比が１速又は２速の低速用変速比になるように変速比固定機構を設計した場合には上記の問題点は解消するが，高速運転中にサブＣＰＵ121が異常となって１速又は２速に移行すると，急減速が発生する問題点がある。

前述の特許文献２によれば，監視制御回路部30Aによって主制御回路部20Aの制御異常の有無を判定して，異常検出時には主制御回路部20Aを初期化して再起動するようになっていて，特許文献１によるハードウエア異常の検出と，特許文献２による制御異常の検出とを組合わせると，異常検出手段が多面的となる特徴がある。しかし，特許文献２によれば，開弁制御手段又は変速制御手段の少なくとも一方の制御異常が継続すると主制御回路部20Aがリセット出力RST2によって停止状態となり，燃料噴射制御が停止することによって退避運転が不可能となる問題点がある。なお，制御異常にはノイズ誤動作等による一時的な異常と，マイクロプロセッサ内のハードウエアの異常による継続的な異常とがあり，継続的な異常であってもマイクロプロセッサの繰返し制御動作が継続されてウォッチドッグタイマ異常とはならない非暴走反復異常と，マイクロプロセッサの繰返し制御動作が停止して，ウォッチドッグタイマ異常となる暴走反復異常とがある。制御異常が一時的な異常であれば，リセット処理によってマイクロプロセッサを初期化して再起動すれば異常状態が解消されて正常復帰することができる。しかし，暴走反復異常の継続時のみならず，暴走異常には至らない非暴走反復異常に対しても燃料噴射制御が停止してしまうことの問題がある。

前述の特許文献３によれば，変速制御異常の発生に伴って，自動変速制御用電磁弁の駆動を全停止すると，中高速運転に適した例えば３速固定に移行して，車両の急減速を回避することができるが，この状態で再発進を行うためにはエンジンを再始動する必要がある。エンジンを再始動するために電源スイッチを一旦開路すると，一般には異常発生状態の記憶はリセットされるので，異常要因が除去されていない場合には，運転再開に伴って再び変速制御異常が発生して，際限のない異常発生ルーチンに入り込む問題がある。もしも，変速制御異常の発生を不揮発性のメモリで記憶するようにした場合には，このような問題点は発生しないが，この変速制御異常がノイズ誤動作による一時的なものであった場合には，本来は再始動によって正常回復できる異常でありながら，この回復処理ができなくなる問題点がある。

（２）発明の目的
この発明の第１の目的は，一つの車載エンジン制御装置によってエンジン制御と変速機制御を行って，全体として小型安価な一体型の車載エンジン制御装置を構成するものにおいて，スロットル弁制御系の異常と変速制御系の異常に対応して，これに適した多様な退避運転を可能にすることである。この発明の第２の目的は，車載エンジン制御装置はエンジンの近傍に配置し，変速機制御装置を変速機の近傍に配置することによって，入出力配線長を短縮することができる別体型の車載エンジン制御装置を構成するものにおいて，スロットル弁制御系の異常と変速制御系の異常に対応して，これに適した更に多様な退避運転を可能にすることである。この発明の第３の目的は，一体型又は別体型の車載エンジン制御装置に対して，スロットル弁制御系の異常と変速制御系の異常に対応して，小型安価な構成で多様な退避運転を可能にするとともに，異常監視機能の向上と，これに伴って不用意に基本機能が停止して退避運転機能が喪失するのを防止することができる車載エンジン制御装置を提供することである。

この発明の第１の発明による車載エンジン制御装置は，エンジン制御出力回路部と，変速機制御出力回路部のそれぞれに接続された主制御回路部と，この主制御回路部にシリアル接続された監視制御回路部と，エラー処理回路部とを集合筐体に収納した複合機能形の車載エンジン制御装置であって，前記主制御回路部は，エンジン制御と変速機制御用に使用される第１のセンサ群と，第２のセンサ群から得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力と，吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力と，自動変速機に対する少なくとも変速制御出力を含む変速機用制御出力とを発生するマイクロプロセッサを包含し，前記吸気弁開度制御用モータによる前記吸気弁の開弁駆動機構は，この吸気弁開度制御用モータに対する給電を停止したときに，固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含するとともに，前記自動変速機の変速駆動機構は，可変速前進運転中にこの自動変速機に対する給電を停止したとき,又は，この自動変速機に包含される自動変速制御用電磁弁の全てに対する給電駆動を停止したときに，中高速運転に適した固定変速比で，少なくとも前進が行える変速比固定機構を包含し，前記監視制御回路部は，運転動作中の前記マイクロプロセッサに対して，少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記マイクロプロセッサからの回答情報を受信して，予め前記監視制御回路部に格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した開弁制御異常の有無を判定して，開弁系制御異常信号の一つとなる開弁制御異常信号を生成する開弁系制御異常判定手段を備えている。

そして，前記エラー処理回路部は，前記マイクロプロセッサの演算周期が異常であるときに，基本リセット信号を発生して，このマイクロプロセッサを初期化して再起動するウォッチドッグタイマと，前記基本リセット信号及び前記開弁制御異常信号の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と，第１ゲート回路とを備え，前記第１記憶回路が異常発生を記憶すると，第１遮断回路によって前記吸気弁開度制御用モータに対する給電を停止し，前記第１ゲート回路は，前記第１状態が，まだ不成立であるときに，前記基本リセット信号及び前記開弁制御異常信号によって前記マイクロプロセッサをリセットし，前記第１記憶回路が異常発生を記憶した後は，前記開弁制御異常信号による前記マイクロプロセッサのリセット処理を禁止して，開弁制御に関する継続的な非暴走反復異常が，燃料噴射制御に波及するのを抑制するとともに，前記エラー処理回路部は更に，少なくとも変速系制御異常信号の発生状態を検出記憶し，これに応動する第２遮断回路は，変速系制御異常が検出されたとによって前記自動変速機の中の，少なくとも自動変速制御用電磁弁に対する給電を停止するようになっている。

この発明の第２の発明による車載エンジン制御装置は，エンジン制御出力回路部に接続された第１の主制御回路部と，この主制御回路部にシリアル接続された第１の監視制御回路部と，第１のエラー処理回路部とを第１筐体に収納した機能分離型の車載エンジン制御装置であって，この車載エンジン制御装置には，変速機制御出力回路部に接続された第２の主制御回路部と，この主制御回路部にシリアル接続された第２の監視制御回路部と，第２のエラー処理回路部を第２筐体に収納した変速機制御装置が接続されており，前記第１の主制御回路部は，エンジン制御に使用される第１のセンサ群と，変速機制御の一部と共用される第２のセンサ群から得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力と，吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力とを発生する第１のマイクロプロセッサを包含し，前記吸気弁開度制御用モータによる前記吸気弁の開弁駆動機構は，この吸気弁開度制御用モータに対する給電を停止したときに，固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含するとともに，前記第２の主制御回路部は，変速機制御に使用される第２のセンサ群と，エンジン制御の一部と共用される第１のセンサ群から得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも自動変速制御用電磁弁に対する変速制御出力を発生する第２のマイクロプロセッサを包含し，前記自動変速制御用電磁弁を包含する自動変速機の変速駆動機構は，可変速前進運転中にこの自動変速機に対する給電を停止したとき，又は前記自動変速制御用電磁弁の全てに対する駆動を停止したときに，中高速運転に適した固定変速比で，少なくとも前進が行える変速比固定機構を包含している。

そして，前記第１の監視制御回路部は，運転動作中の前記第１のマイクロプロセッサに対して，少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記第１のマイクロプロセッサからの回答情報を受信して，予め前記第１の監視制御回路部に格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した開弁制御異常の有無を判定して，開弁系制御異常信号の一つとなる開弁制御異常信号を生成する開弁系制御異常判定手段を備え，前記第１のエラー処理回路部は，前記第１のマイクロプロセッサの演算周期が異常であるときに，基本リセット信号を発生して，この第１のマイクロプロセッサを初期化して再起動するウォッチドッグタイマと，前記基本リセット信号及び前記開弁制御異常信号の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と，第１ゲート回路とを備えている。

そしてまた，前記第１記憶回路が異常発生を記憶すると，第１遮断回路によって前記吸気弁開度制御用モータに対する給電を停止し，前記第１ゲート回路は，前記第１状態が，まだ不成立であるときに，前記基本リセット信号及び前記開弁制御異常信号によって前記第１のマイクロプロセッサをリセットし，前記第１記憶回路が異常発生を記憶した後は，前記開弁制御異常信号による前記第１のマイクロプロセッサのリセット処理を禁止して，開弁制御に関する継続的な非暴走反復異常が，燃料噴射制御に波及するのを抑制するとともに，前記第２のエラー処理回路部は，少なくとも変速系制御異常信号の発生状態を検出記憶し，これに応動する第２遮断回路は，変速系制御異常が検出されたとによって前記自動変速機の中の，少なくとも前記自動変速制御用電磁弁に対する駆動又は給電を停止するようになっている。

この発明の第３の発明による車載エンジン制御装置は，エンジン制御出力回路部と，変速機制御出力回路部のそれぞれに接続された主制御回路部と，この主制御回路部にシリアル接続された監視制御回路部と，エラー処理回路部とを集合筐体に収納した複合機能形の車載エンジン制御装置であるか，エンジン制御出力回路部に接続された第１の主制御回路部と，この主制御回路部にシリアル接続された第１の監視制御回路部と，第１のエラー処理回路部とを第１筐体に収納した機能分離型の車載エンジン制御装置であって，この機能分離型の車載エンジン制御装置には，変速機制御出力回路部に接続された第２の主制御回路部と，この主制御回路部にシリアル接続された第２の監視制御回路部と，第２のエラー処理回路部とを第２筐体に収納した変速機制御装置が接続されており，前記監視制御回路部と前記第１の監視制御回路部及び前記第２の監視制御回路部，並びに，前記エラー処理回路部と前記第１のエラー処理回路部及び前記第２のエラー処理回路部は，それらの間で共通する部分の重複を避けて全てが一体化されていて，この一体化素子は，前記主制御回路部，前記第１の主制御回路部，又は第２の主制御回路部と協働する共用の集積回路素子を構成し，前記主制御回路部，前記第１の主制御回路部は，それぞれ，エンジン制御と変速機制御用に使用される第１のセンサ群と，第２のセンサ群から得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力と，吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力とを発生する，マイクロプロセッサ又は第１のマイクロプロセッサを包含している。

そして，前記主制御回路部，前記第２の主制御回路部は，それぞれ，エンジン制御と変速機制御用に使用される第１のセンサ群と，第２のセンサ群から得られる開閉信号又はアナログ信号を入力信号として動作して，自動変速機に対する少なくとも変速制御出力を含む変速機用制御出力を発生する前記マイクロプロセッサ又は第２のマイクロプロセッサを包含し，前記吸気弁開度制御用モータによる前記吸気弁の開弁駆動機構は，この吸気弁開度制御用モータに対する給電を停止したときに，固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含するとともに，前記自動変速機の変速駆動機構は，可変速前進運転中にこの自動変速機に対する給電を停止したとき,又は，この自動変速機に包含される自動変速制御用電磁弁の全てに対する給電駆動を停止したときに，中高速運転に適した固定変速比で，少なくとも前進が行える変速比固定機構を包含し，前記集積回路素子に内蔵された共用の監視制御回路部は，運転動作中の前記マイクロプロセッサ又は前記第１のマイクロプロセッサに対して，少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記マイクロプロセッサ又は前記第１のマイクロプロセッサからの回答情報を受信して，予め前記共用の監視制御回路部に格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した開弁制御異常の有無を判定して，開弁系制御異常信号の一つとなる開弁制御異常信号を生成する開弁系制御異常判定手段を備えている。

そしてまた，前記集積回路素子に内蔵された共用のエラー処理回路部は，前記マイクロプロセッサ又は前記第１のマイクロプロセッサの演算周期が異常であるときに，基本リセット信号を発生して，このマイクロプロセッサ又は第１のマイクロプロセッサを初期化して再起動するウォッチドッグタイマと，前記基本リセット信号及び前記開弁制御異常信号の発生回数又は発生頻度，或いは合算発生回数又は頻度が所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と，第１ゲート回路とを備え，前記第１記憶回路が異常発生を記憶すると，第１遮断回路によって前記吸気弁開度制御用モータに対する給電を停止し，前記第１ゲート回路は，前記第１状態が，まだ不成立であるときに，前記基本リセット信号及び前記開弁制御異常信号によって前記マイクロプロセッサ又は前記第１のマイクロプロセッサをリセットし，前記第１記憶回路が異常発生を記憶した後は，前記開弁制御異常信号による前記マイクロプロセッサ又は前記第１のマイクロプロセッサのリセット処理を禁止して，開弁制御に関する継続的な非暴走反復異常が，燃料噴射制御に波及するのを抑制するとともに，前記主制御回路部及び前記第２の主制御回路部は，前記集積回路素子に内蔵された前記共用のエラー処理回路部と協働して，少なくとも変速系制御異常信号の発生状態を検出記憶し，これに応動する第２遮断回路は，変速系制御異常が検出されたとによって前記自動変速機の中の，少なくとも自動変速制御用電磁弁に対する駆動出力を停止するようになっている。

以上のとおり，この発明の第１の発明による車載エンジン制御装置は，エンジン制御と変速機制御を行うマイクロプロセッサを包含し，ウォッチドッグタイマによる基本リセット信号，及び制御異常判定手段による開弁制御異常信号の発生回数又は発生頻度が所定閾値以上となる第１状態が成立すると，第１記憶回路が異常発生を記憶して，吸気弁開度制御用モータに対する給電を停止して固定吸気弁開度とするとともに，第１記憶回路が異常発生を記憶するまでは基本リセット信号と開弁制御異常信号によるマイクロプロセッサのリセット処理が実行され，第１記憶回路が異常発生を記憶した後は，基本リセット信号によるマイクロプロセッサのリセット処理は継続実行されるが，開弁制御異常信号によるマイクロプロセッサのリセット処理は禁止されるようになっている。また，マイクロプロセッサは更に，可変速前進運転中における変速系制御異常の発生に対応して，少なくとも自動変速制御用電磁弁の全てに対する給電を停止して，前進で中高速運転用の固定変速比による運転モードに移行するようになっている。

そして，この発明の第２の発明による車載エンジン制御装置は，エンジン制御を行う第１のマイクロプロセッサと，変速機制御を行う第２のマイクロプロセッサとが分割筐体に収納されて協働し，第１のマイクロプロセッサはウォッチドッグタイマによる基本リセット信号，及び制御異常判定手段による開弁制御異常信号の発生回数又は発生頻度が所定閾値以上となる第１状態が成立すると，第１記憶回路が異常発生を記憶して，吸気弁開度制御用モータに対する給電を停止して固定吸気弁開度とするとともに，第１記憶回路が異常発生を記憶するまでは基本リセット信号と開弁制御異常信号による第１のマイクロプロセッサのリセット処理が実行され，第１記憶回路が異常発生を記憶した後は，基本リセット信号による第１のマイクロプロセッサのリセット処理は継続実行されるが，開弁制御異常信号による第１のマイクロプロセッサのリセット処理は禁止されるようになっている。また，第２のマイクロプロセッサは，可変速前進運転中における変速系制御異常の発生に対応して，少なくとも自動変速制御用電磁弁の全てに対する給電を停止して，前進で中高速運転用の固定変速比による運転モードに移行するようになっている。

そしてまた，この発明の第３の発明による車載エンジン制御装置は，エンジン制御と変速機制御を行うマイクロプロセッサ，又はエンジン制御と変速機制御を分担して行う第１及び第２のマイクロプロセッサが分割使用され，各マイクロプロセッサに対するウォッチドッグタイマによる基本リセット信号，及び制御異常判定手段による開弁制御異常信号の発生回数又は発生頻度が所定閾値以上となる第１状態が成立すると，第１記憶回路が異常発生を記憶して，吸気弁開度制御用モータに対する給電を停止して固定吸気弁開度とするとともに，第１記憶回路が異常発生を記憶するまでは基本リセット信号と開弁制御異常信号によるエンジン制御用のマイクロプロセッサのリセット処理が実行され，第１記憶回路が異常発生を記憶した後は，基本リセット信号によるエンジン制御用のマイクロプロセッサのリセット処理は継続実行されるが，開弁制御異常信号によるエンジン制御用のマイクロプロセッサのリセット処理は禁止されるようになっている。また，変速制御に関与するマイクロプロセッサ又は第２のマイクロプロセッサは，可変速前進運転中における変速系制御異常の発生に対応して，少なくとも自動変速制御用電磁弁の全てに対する給電を停止して，前進で中高速運転用の固定変速比による運転モードに移行するようになっている。

従って，ウォッチドッグタイマによるマイクロプロセッサの散発異常又は継続異常に対する異常監視と，これによる初期化・再起動処理は常時有効であるが，吸気弁の開弁制御に関連する開弁制御異常信号に関しては，運転開始後の所定回数又は所定頻度未満の異常発生についてはマイクロプロセッサを初期化・再起動して散発異常に対する回復処理を行って，正常に燃料噴射制御と開弁制御を行うことができるとともに，異常発生が継続する場合にはこの回復処理は停止するので，継続異常であってもマイクロプロセッサの暴走異常には至らない非暴走反復異常に関しては，基本リセット信号によってマイクロプロセッサがリセットされることがなく，その結果としてマイクロプロセッサによる開弁制御は行えないが燃料噴射制御が可能であって，固定吸気弁開度による退避運転が有効となり，マイクロプロセッサの暴走異常が発生すると，基本リセット信号によって初期化・再起動が行われるので，この暴走異常が偶発・散発的なものであれば，少なくとも燃料噴射制御は正常状態に回復して退避運転を継続することができる効果がある。

なお，自動変速機はシフトレバーの手動操作によって，少なくとも可変速前進・後退・ニュートラル・駐車のモード選択を機械的又は電気的に行い，可変速前進モードを選択しているときに変速系制御異常が発生して，全ての自動変速制御用電磁弁に対する給電・駆動を停止するか，自動変速機に対する全電源を遮断すると，変速機は中間変速比以上の例えば３速前進運転の状態に固定されるが，エンジン制御が有効であるため，３速で固定吸気弁開度による退避運転よりは有利な退避運転を行うことができる効果がある。特に，高速運転中において開弁制御及び変速制御がともに異常となったときは，固定スロットル弁開度で３速固定運転に移行するが，変速比が中速比以上の例えば３速であるため，急激なエンジンブレーキが作用する恐れがないという効果がある。但し，いかなるモード選択状態であっても，自動変速機に対する全電源を停止すると，後退・前進・ニュートラル・駐車の現在状態が維持されて，変速段としては例えば３速固定状態となるものである。

この発明の実施の形態１による車載エンジン制御装置の全体構成ブロック図である。図１のもののエラー処理回路部の詳細回路構成図である。図１のものの質疑応答異常の判定動作を説明するための等価フローチャートである。図１のものの異常判定の動作概念を示すフローチャートである。この発明の実施の形態２における，車載エンジン制御装置の全体構成ブロック図である。図５のもののエラー処理回路部の詳細回路構成図である。図５のものに接続される変速機制御装置の全体構成ブロック図である。図７のもののエラー処理回路部の詳細回路構成図である。この発明の実施の形態３による車載エンジン制御装置の全体構成ブロック図である。図９のものの変形形態による車載エンジン制御装置の全体構成ブロック図である。図10のものに接続される変速機制御装置の全体構成ブロック図である。

実施の形態１
（１）構成の詳細な説明
以下，この発明の実施の形態１による車載エンジン制御装置100Aの全体構成ブロック図である図１について，その構成を詳細に説明する。図１において，車載エンジン制御装置100Aは，図示しない回路基板に搭載されて集合筐体70に収納される主制御回路部120Aと，監視制御回路部130Aと，エラー処理回路部160Aを主体として構成されていて，この車載エンジン制御装置100Aはエンジン制御回路機能と変速機制御機能とを包含した一体型車載エンジン制御装置を構成している。この車載エンジン制御装置100Aの電源端子は，電源スイッチ105が閉路されたときに，後述の自己保持回路197を介して付勢される主機制御電源リレー107bの出力素子である主機給電指令出力RY0を介して車載バッテリ101に接続されている。第１のセンサ群103はエンジンの回転角度及び回転速度を検出するためのクランク角
センサや回転センサと，スロットル吸気弁を通過する吸気量を測定するためのエアフローセンサ，アクセルペダルの踏込度合を検出するアクセルポジションセンサ，吸気弁開度を検出するスロットルポジションセンサ，或いは排気ガスセンサの酸素濃度を検出するガスセンサなど，エンジン制御に使用される各種センサを包含している。

但し，このうちの一部のセンサであるアクセルポジションセンサやエンジン回転センサは変速機制御にも利用されるようになっている。第２の入力センサ群104は，車速センサ，ギアシフトレバーの選択位置を検出するギアシフトセンサ，変速機内の油温センサ或いは油圧センサなどの，変速機制御に使用される各種センサを包含している。但し，このうちの一部のセンサである車速センサやギアシフトセンサは，エンジン制御にも利用されるようになっている。主機給電指令出力RY0を介して車載バッテリ101から給電される基本電気負荷の一つである燃料噴射用電磁弁107aは，多気筒エンジンの各気筒に設けられており，このエンジンがガソリンエンジンである場合には，基本電気負荷の他の一つとして図示しない点火コイルが付加される。主要な第１補機となる吸気弁開度制御用モータ108aは，開弁制御電源リレー108bの出力素子である第１補機給電指令出力RY1を介して車載バッテリ101から給電されるようになっていて，吸気弁開度制御用モータ108aに対する給電を停止すると，アイドル回転速度よりは高い回転速度が得られる固定吸気弁開度となるように，強制的・機械的に復帰するフェールセーフ機構が設けられている。

主要な第２補機となる自動変速機109aは，変速制御電源リレー109bの出力素子である第２補機給電指令出力RY2を介して車載バッテリ101から給電されるようになっていて，この給電を停止すると中高速運転に適した変速比である所定の固定変速比が得られるようになっている。なお，自動変速機109aにおける基本電気負荷は，ギアシフトレバーの手動操作によって，機械的又は電気的に低速前進又は後退運転モードが選択されているときに駆動される低速段選択用電磁弁109dを包含し，この基本電気負荷に対する給電系統としては，第２補機給電指令出力RY2に代わって，点線で図示したとおりに主機給電指令出力RY0を用いることもできるものであって，この低速段選択用電磁弁109dは，自動変速制御用電磁弁109cの中の一部であるか，又は専用の電磁弁が使用されている。自動変速機109aにおける自動変速制御用電磁弁109cは，変速比を無段階又は多段階で変更するためのものであって，可変速前進運転モードが選択されているときに，自動変速制御用電磁弁109cの全てを給電停止すると前述した中高速運転に適した固定変速比が得られるようになっている。

車載エンジン制御装置100Aの内部構成として，定電圧電源110は例えばＤＣ５Ｖの安定化電圧である制御電圧Ｖccや，その他の安定化電圧を発生して，マイクロプロセッサCPU0や，入出力インタフェース回路部に給電する。マイクロプロセッサCPU0を主体として構成された一つの集積回路素子である主制御回路部120Aは，例えばフラッシュッメモリである不揮発性のプログラムメモリと，当該プログラムメモリの一部領域であるか，又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと，揮発性のＲＡＭメモリとを含む内蔵メモリと，多チャンネルＡＤ変換器と，通信用インタフェース回路SIFによって構成されている。主制御回路部120Aには，第１の入力インタフェース回路173を介して第１のセンサ群103が接続され，第２の入力インタフェース回路174を介して第２のセンサ群104接続されるとともに，エンジン制御出力回路部177a・178aを介して燃料噴射用電磁
弁107aと吸気弁開度制御用モータ108aとが接続され，変速機制御出力回路部179aを介して自動変速機109aの自動変速制御用電磁弁109cと低速段選択用電磁弁109dが接続されている。

マイクロプロセッサCPU0が発生する燃料噴射制御出力OUT0は，各気筒毎に設けられた燃料噴射用電磁弁107aを，所定の時期と期間で通電駆動するものであるが，実際には図示しない昇圧電源からの瞬時急速給電制御や，開弁保持制御などが行われている。開弁制御出力OUT1は，吸気弁開度制御用モータ108aを可逆回転駆動して，アクセルペダルの踏込度合に応じた吸気スロットルの弁開度を得るためのものである。自動変速機109aを制御する変速機用制御出力OUT2は，変速機制御出力OUT20と変速制御出力OUT22を含み，この自動変速機109aが手動操作されるシフトレバーの選択位置と機械的に連動して，後退Ｒ・ニュートラルＮ・低速前進Ｄ1・可変速前進Ｄ・駐車Ｐの各運転モードが決定されるものにおいて
は，変速機制御出力OUT20によって低速段選択用電磁弁109dが通電駆動されるようになっている。また，自動変速機109aの運転モードがシフトレバーの選択位置と連動して電気的に制御されるものにおいては，例えば運転モード選択駆動用のモータに対する制御出力が付加されるとともに，選択された後退又は低速前進の運転モードにおいて低速段選択用電磁弁109dが，変速機制御出力OUT20によって通電駆動されるようになっている。

変速制御出力OUT22は可変速前進モードが選択されているときに，アクセルペダルの踏込度合と車速とに連動して複数の自動変速制御用電磁弁109cを通電駆動するものである。なお，複数の自動変速制御用電磁弁109cは，そのうちの一個又は複数個が選択的に通電駆動されて多段階の変速比を得るものであるか，又は，一対の変速プーリの有効径を増加又は減少させて無段階の変速比を得るためのリニアソレノイドバルブとなっている。図２で後述するエラー処理回路部160Aは，マイクロプロセッサCPU0が発生するウォッチドッグ信号であるパルス列信号WDS0のパルス幅を監視して，これが正常であるときには出力許可信号OUTEを発生するとともに，ハードウエア異常信号HDEiと，メモリ異常信号MMEjと，図３で後述する監視制御回路部130Aが発生する質疑応答異常信号QAEkとを監視して，異常発生時には合成リセット信号RST00によってマイクロプロセッサCPU0を初期化して再起動するようになっている。

監視制御回路部130Aは，直並列変換器SIFを介してマイクロプロセッサCPU0とシリアル接続されて，クロック信号CLKと同期する下り信号DNと上り信号UPによって相互に信号交信を行うようになっていて，この実施例では第２のセンサ群104から得られる一部の信号は，上り信号UPによってマイクロプロセッサCPU0へ送信されるようになっている。監視制御回路部130Aはまた，質疑応答異常信号QAEkを生成するための開弁系制御異常判定手段308aを備えるとともに，下り信号DNによってマイクロプロセッサCPU0から指令された主機給電制御出力RY00と，第１補機給電制御出力RY01と，第２補機給電制御出力RY02を発生するようになっている。なお，質疑応答異常信号QAEkのうち，変速系制御異常判定手段308bについては省略することもできるものである。エラー処理回路部160Aはまた，開弁制御系の異常発生を記憶する第１状態記憶信号Ｓ1と，変速制御系の異常発生を記憶する第２状態記憶信号Ｓ2を発生するとともに，この記憶状態は，電源スイッチ105が閉路されたときにパワーオンリセット信号PORを発生するリセット回路175によって記憶消去されるようになっている。

電源遮断回路196は，監視制御回路部130Aが発生する主機給電制御出力RY00と，エラー処理回路部160Aが発生する出力許可信号OUTEとの論理積出力を，自己保持回路197に対する自己保持信号として入力し，自己保持回路197には電源スイッチ105の閉路信号が駆動信号として論理和入力され，この自己保持回路197の出力によって主機制御電源リレー107bが付勢されるようになっている。従って，電源スイッチ105が閉路されると主機制御電源リレー107bが付勢されて主機給電指令出力RY0が発生し，これによってマイクロプロセッサCPU0が動作を開始して主機給電制御出力RY00を発生すると，以降は電源スイッチ105が開路されても主機制御電源リレー107bの付勢は持続されるが，マイクロプロセッサCPU0が主機給電制御出力RY00を停止するか，エラー処理回路部160Aが出力許可信号OUTEを停止すると主機制御電源リレー107bは消勢されるようになっている。

第１遮断回路198は，監視制御回路部130Aが発生する第１補機給電制御出力RY01と，エラー処理回路部160Aが発生する出力許可信号OUTEと，第１状態記憶信号Ｓ1の反転論理信号との論理積出力によって開弁制御電源リレー108bを付勢し，この開弁制御電源リレー108bは，通常は第１補機給電制御出力RY01によって付勢制御されているが，ウォッチドッグ信号が異常となって出力許可信号OUTEが停止するか，開弁制御系の異常発生に伴って第１状態記憶信号Ｓ1が発生すると消勢されるようになっている。第２遮断回路199は，監視制御回路部130Aが発生する第２補機給電制御出力RY02と，エラー処理回路部160Aが発生する出力許可信号OUTEと，第２状態記憶信号Ｓ2の反転論理信号との論理積出力によって変速制御電源リレー109bを付勢し，この変速制御電源リレー109bは，通常は第２補機給電制御出力RY02によって付勢制御されているが，ウォッチドッグ信号が異常となって出力許可信号OUTEが停止するか，変速制御系の異常発生に伴って第２状態記憶信号Ｓ2が発生すると消勢されるようになっている。

なお，マイクロプロセッサCPU0は，監視制御回路部130Aをリセットするための逆監視異常判定信号QAERを発生し，この逆監視異常判定信号QAERは，マイクロプロセッサCPU0が監視制御回路部130Aから得られた質問情報に対応して，意図的に誤答を返信したときの監視制御回路部130Aの処置状態を監視して，当該監視制御回路部が正常動作しているかどうかを判定して，正常動作が行われていないときには，この監視制御回路部130Aを初期化する信号である。また，自動変速機109aにおける基本電気負荷は，ギアシフトレバーの手動操作によって，電気的に後退・ニュートラル・前進・駐車位置の選択制御を行うものにおいては，このモード選択機能をマイクロプロセッサCPU0の第２の基本機能として位置付け，この基本電気負荷に対する給電系統としては，低速段選択用電磁弁109dを含めて，第２補機給電指令出力RY2に代わって，点線で図示したとおりに主機給電指令出力RY0を用いることもできる。また，制御負担が大きくなるマイクロプロセッサCPU0については，マルチコアＣＰＵを用いることもできるものである。

次に，図１のもののエラー処理回路部の詳細回路構成図である図２について説明する。図２において，エラー処理回路部160Aに設けられたはウォッチドッグタイマ161は，マイクロプロセッサCPU0が発生するウォッチドッグ信号であるパルス列信号WDS0のオン時間幅とオフ時間幅を測定し，これが所定の閾値時間を超過するとパルス信号である基本リセット信号RST0を発生するとともに，マイクロプロセッサCPU0が正常動作しているときには出力許可信号OUTEを発生するようになっている。エラー処理回路部160Aには，合成リセット信号RST00を生成するための全体論理和回路162と，開弁系制御異常信号ER1を生成するための第１論理和回路163aと，変速系制御異常信号ER2を生成するための第２論理和回路163bとが設けられている。第１論理和回路163aには，ウォッチドッグタイマ161が発生する基本リセット信号RST0と，図３で後述する開弁系制御異常判定手段308aが生成する開弁制御異常信号QAE1と，マイクロプロセッサCPU0が発生する開弁制御部メモリ異常信号MME1と，開弁制御部Ｈ/Ｗ異常信号HDE1とが論理和入力されている。

第１論理和回路163aに関連し，開弁制御異常信号QAE1は，マイクロプロセッサCPU0が生成する開弁制御出力OUT1の生成プログラムに関連し，監視制御回路部130Aが発生する複数の質問情報と，マイクロプロセッサCPU0から得られた回答情報を対比して，所定の正解情報が得られなかったときに，監視制御回路部130Aによって生成される異常検出信号である。また，開弁制御部メモリ異常信号MME1は，マイクロプロセッサCPU0と協働するＲＡＭメモリの開弁制御領域に関する符号点検異常が発生したときに，マイクロプロセッサCPU0によって生成される異常検出信号である。また，開弁制御部Ｈ／Ｗ異常信号HDE1は，マイクロプロセッサCPU0に接続された，開弁制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，マイクロプロセッサCPU0によって生成される異常検出信号である。第１カウンタ164aは，第１論理和回路163aの出力信号である開弁系制御異常信号ER1の発生回数を計数し，これが所定の閾値回数になるとフリップフロップ回路である第１記憶回路165aをセットして第１状態記憶信号Ｓ1を発生する。

なお，減算クロック信号167aは，第１カウンタ164aの計数現在値を定期的に減算させ，開弁系制御異常信号ER1の発生頻度が少ないときには第１カウンタ164aの計数現在値が所定の閾値回数まで増加しないように作用して，第１記憶回路165aがセットされないようになっており，計数現在値は０以下にはならないように減算規制されている。また，第１記憶回路165aは電源スイッチ105が閉路されたときに発生するパワーオンリセット信号PORによってリセットされるようになっている。第１ゲート回路166aは，第１状態記憶信号Ｓ1の反転論理信号と開弁系制御異常信号ER1との論理積出力となる第１リセット信号RST1を発生して，全体論理和回路162に入力するようになっている。従って，第１状態記憶信号Ｓ1が発生するまでは，開弁系制御異常信号ER1は全体論理和回路162に入力されるが，第１状態記憶信号Ｓ1が発生した後では，開弁系制御異常信号ER1は遮断される。但し，基本リセット信号RST0は全体論理和回路162にも直接入力されているので，第１状態記憶信号Ｓ1が発生した後でも有効となっている。

第２論理和回路163bには，ウォッチドッグタイマ161が発生する基本リセット信号RST0と，図３で後述する変速系制御異常判定手段308bが生成する変速制御異常信号QAE2と，マイクロプロセッサCPU0が発生する変速制御部メモリ異常信号MME2と，変速制御部Ｈ/Ｗ異常信号HDE2とが論理和入力されている。第２論理和回路163bに関連し，変速制御異常信号QAE2は，マイクロプロセッサCPU0が生成する変速制御出力OUT22の生成プログラムに関連し，監視制御回路部130Aが発生する複数の質問情報と，マイクロプロセッサCPU0から得られた回答情報を対比して，所定の正解情報が得られなかったときに，監視制御回路部130Aによって生成される異常検出信号である。また，変速制御部メモリ異常信号MME2は，マイクロプロセッサCPU0と協働するＲＡＭメモリの変速制御領域に関する符号点検異常が発生したときに，マイクロプロセッサCPU0によって生成される異常検出信号である。また，変速制御部Ｈ／Ｗ異常信号HDE2は，マイクロプロセッサCPU0に接続された，変速制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，マイクロプロセッサCPU0によって生成される異常検出信号である。

第２カウンタ164bは，第２論理和回路163bの出力信号である変速系制御異常信号ER2の発生回数を計数し，これが所定の閾値回数になるとフリップフロップ回路である第２記憶回路165bをセットして第２状態記憶信号Ｓ2を発生する。なお，減算クロック信号167bは，第２カウンタ164bの計数現在値を定期的に減算させ，変速系制御異常信号ER2の発生頻度が少ないときには第２カウンタ164bの計数現在値が所定の閾値回数まで増加しないように作用して，第２記憶回路165bがセットされないようになっており，計数現在値は０以下にはならないように減算規制されている。また，第２記憶回路165bは電源スイッチ105が閉路されたときに発生するパワーオンリセット信号PORによってリセットされるようになっている。第２ゲート回路166bは，第２状態記憶信号Ｓ2の反転論理信号と変速系制御異常信号ER2との論理積出力となる第２リセット信号RST2を発生して，全体論理和回路162に入力するようになっている。

従って，第２状態記憶信号Ｓ2が発生するまでは，変速系制御異常信号ER2は全体論理和回路162に入力されるが，第２状態記憶信号Ｓ2が発生した後では，変速系制御異常信号ER2は遮断される。但し，基本リセット信号RST0は全体論理和回路162にも直接入力されているので，第２状態記憶信号Ｓ2が発生した後でも有効となっている。全体論理和回路162には，ウォッチドッグタイマ161が発生する基本リセット信号RST0と，図３で後述する開弁系制御異常判定手段308a又は変速系制御異常判定手段308bが生成する基本制御異常信号QAE0と，マイクロプロセッサCPU0が発生する基本部メモリ異常信号MME0と，基本部Ｈ/Ｗ異常信号HDE0とが論理和入力されている。全体論理和回路162に関連し，基本制御異常信号QAE0は，マイクロプロセッサCPU0が生成する燃料噴射制御出力OUT0，或いは変速機制御出力OUT20を含む基本制御の生成プログラムに関連し，監視制御回路部130Aが発生する複数の質問情報と，マイクロプロセッサCPU0から得られた回答情報を対比して，所定の正解情報が得られなかったときに，監視制御回路部130Aによって生成される異常検出信号である。

基本部メモリ異常信号MME0は，マイクロプロセッサCPU0と協働するＲＡＭメモリの基本制御領域に関する符号点検異常が発生したときに，マイクロプロセッサCPU0によって生成される異常検出信号であり，基本部Ｈ/Ｗ異常信号HDE0は，マイクロプロセッサCPU0に接続された基本制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，マイクロプロセッサCPU0によって生成される異常検出信号である。なお，ＲＡＭメモリの基本制御領域と，開弁制御領域又は変速制御領域とに重なり部分があるときには，当該重なり部分はどちらか一方の領域又は両方の領域に属するものとして扱うようになっている。また，この実施例では第１カウンタ164aと第２カウンタ164bは，第１論理和回路163aと第２論理和回路163bとの出力回路部に設けられているが，これは第１論理和回路163aと第２論理和回路163bとの入力回路部に移動して，各入力信号ごとに異なる判定閾値を設定したり，減算クロック信号167a・167bによる減算処理を省略することもできる。

以上の説明では，メモリ異常信号はＲＡＭメモリに限定したが，関連するプログラムメモリやデータメモリの符号点検異常が含まれていてもよい。また，マイクロプロセッサCPU0のリセット処理はリセット用端子を経由しないでソフトウエアリセットを行うものであってもよい。また，ハードウエア異常については，例えばアクセルペダルの踏込度合を検出するための一対のアクセルポジションセンサが共に異常であれば，マイクロプロセッサCPU0をリセットしないで直ちに吸気弁開度制御用モータ108aに対する給電停止が行われ，固定スロットル弁開度による退避運転モードに移行する。このように，個別に検出された様々なハードウエア異常に対応して，それぞれ個別の異常処理が行われるものであるが，ハードウエア異常の検出手段としてソフトウエア依存度が高い一部の入出力回路に関するものは，異常対策処理を行う前に一旦はマイクロプロセッサCPU0の初期化と再起動を行って，異常発生の有無を再確認するのが望ましく，このようなハードウエア異常信号HDEi（ｉ＝0，1，2）が合成リセット信号RST00として論理和されるようになっている。

（２）作用・動作の詳細な説明
次に，図１・図２のとおり構成されたこの発明の実施の形態１による車載エンジン制御装置について，その作用・動作を詳細に説明する。まず，図１・図２において，電源スイッチ105が閉路すると，自己保持回路197を介して主機制御電源リレー107bが駆動されて，その出力素子である主機給電指令出力RY0を介して車載バッテリ101から定電圧電源110に給電され，主制御回路部120Aと監視制御回路部130Aとエラー処理回路部160Aとに制御電圧Ｖccが印可されて制御動作を開始する。主制御回路部120Aを構成するマイクロプロセッサCPU0は，第１・第２のセンサ群103・104の動作状態と，協働するプログラムメモリの内容に応動して，燃料噴射用電磁弁107aと吸気弁開度制御用モータ108aと自動変速機109aとを駆動制御するようになっている。なお，吸気弁の開弁駆動機構は，吸気弁開度制御用モー
タ108aに対する給電を停止したときに，固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含していて，吸気弁開度制御用モータ108aは，開弁制御電源リレー108bが付勢されたときに給電可能となっている。

また，自動変速機109aの変速駆動機構は，可変速前進運転中にこの自動変速機109aに対する給電を停止したとき,又は，この自動変速機109aに包含される自動変速制御用電磁弁109cの全てに対する給電駆動を停止したときに，中高速運転に適した固定変速比で，少なくとも前進が行える変速比固定機構を包含していて，自動変速機109aは，変速制御電源リレー109bが付勢されたときに給電可能となっている。なお，自動変速機109aに含まれる低速段選択用電磁弁109dを，図１の点線で示すように主機給電指令出力RY0を介して給電するようにしておけば，変速制御電源リレー109bが消勢されていても，ギアシフトレバーを低速前進又は後退位置にしたときには，低速段による前進・後退を行うことができ，ここでギアシフトレバーを可変速前進モードに切り替えると，例えば３速相当の固定変速比による退避運転を行うことができるようになっている。

マイクロプロセッサCPU0が発生するウォッチドッグ信号は，図２で示すウォッチドッグタイマ161によって監視され，演算周期が過大となる暴走異常が発生すると基本リセット信号RST0が発生して，マイクロプロセッサCPU0を初期化して再起動するようになっている。再起動しても，直ちにウォッチドッグタイマ161が作動して再度基本リセット信号RST0が発生し，このような事態が継続する場合には，結果的にはマイクロプロセッサCPU0による制御動作が行われることはなく，各電気負荷は不作動状態となっている。しかし，マイクロプロセッサCPU0が散発的なノイズ誤動作によって暴走異常となった場合には，初期化・再起動によって正常状態に回復することができる。主制御回路部120Aに対する異常監視としては，基本系制御と開弁系制御と変速系制御に分割して監視されていて，各系統内では質疑応答異常とメモリ異常とハードウエア異常に分けて異常監視が行われている。

なお，ここでいう質疑応答異常の概念を具体的に説明すると，例えばマイクロプロセッサCPU0において「入力Ｘと入力Ｙを加算して出力Ｚを得る」という制御プログラムがあって，この制御プログラムが正しく実行されているかどうかを確認するために，「入力Ｘの代わりに定数Ａを用い，入力Ｙの代わりに定数Ｂを用いて，その加算結果Ｚを回答させ，これが期待結果Ｃと合致しているかどうかを判定するようになっている。定数Ａと定数Ｂには様々な組み合わせがあって，質問番号Ｑiによってそのデータテーブル番号が指定されるようになっている。マイクロプロセッサCPU0は監視制御回路部130Aから送信された質問番号Ｑiに対応し，予めプログラムメモリに格納されているデータテーブルを用いてＡ＋Ｂの加算結果を監視制御回路部130Aに返信し，監視制御回路部130Aは既知の正解情報Ｃと回答情報とを比較して，演算制御異常の有無を判定するようになっている。

また，質疑応答異常とメモリ異常とハードウエア異常とに関連し，そのどれかの異常が発生したときに，演算周期が過大となって基本リセット信号RST0が発生する暴走異常が併発するか，異常発生期間が短くて暴走異常には至らなかった場合とがある。暴走異常には至らなかった場合であっても，異常発生に伴ってマイクロプロセッサCPU0を初期化・再起動したときに，再度の異常が発生する非暴走反復異常と，初期化によって異常が解除する場合とがある。暴走異常が発生した場合であっても，異常発生に伴ってマイクロプロセッサCPU0を初期化・再起動したときに，再度の異常が発生する暴走反復異常と，初期化によって異常が解除する場合とがある。

次に，図１のものの質疑応答異常の判定動作を説明するための等価フローチャートである図３について詳細に説明する。図３において，工程300はマイクロプロセッサを持たないロジック回路によって構成されたローカルコントロールユニットLCUである監視制御回路部130Aの動作開始ステップである。続く工程309aは，図２における開弁制御系の第１記憶回路165a，又は変速制御系の第２記憶回路165bが異常発生を記憶しているかどうか監視して，いずれかに異常発生が記憶されておればYESの判定を行って工程309bへ移行し，異常発生が記憶されていなければNOの判定を行って工程301bへ移行する判定ステップである。工程309bは，異常発生が記憶されていた制御系に対する新たな質問情報の送信を停止することを決定するとともに，開弁制御出力OUT1又は変速制御出力OUT22を生成する制御プ
ログラムの実行を停止する指令を送信するステップである。

工程301bは，監視制御回路部130Aに設けられた質問情報データメモリ301aに格納されている質問番号Ｑiを，不規則に選択してマイクロプロセッサCPU0に送信するステップであり，ここでは，工程309bによって停止された開弁制御系又は変速制御系の質問は除外されている。続く工程302は，後述の工程305c・305bにおいて加減算処理が行われる集計手段の現在値をマイクロプロセッサCPU0に送信して，工程303aへ移行するステップである。工程303aは，前回に工程301bで送信された質問情報に関するマイクロプロセッサCPU0からの回答情報を受信して工程304bへ移行するステップである。工程304bは，工程303aで受信した回答情報に対する符号点検異常や応答遅延異常の有無を判定するとともに，正常データを受信した場合には監視制御回路部130Aに設けられた正解情報データメモリ304aに格納されている正解情報を参照して，工程301bで送信された質問情報に対する正解データを読み出して，受信した正常回答データとこの正解データとが一致しているかどうか判定して工程305aへ移行するステップである。

工程305aは，工程304bによる判定結果が異常であったときにYESの判定を行って工程305cへ移行し，異常が無かったときにはNOの判定を行って工程305bへ移行する判定ステップである。工程305bは，監視制御回路部130Aに設けられた集計レジスタの現在値に対して１を減算して工程306へ移行するステップであり，集計レジスタの現在値は０未満にはならないように減算規制されている。工程305cは，監視制御回路部130Aに設けられた集計レジスタの現在値に対して変分値ｎを加算して工程306へ移行するステップであり，変分値ｎの値は工程304bにおける異常判定の内容によって異なるものであるが，例えば受信した回答データにパリティエラー等の符号誤りがあった場合にはｎ＝１とし，応答遅延があった場合にはｎ＝２とし，正解情報との不一致があったときにはｎ＝３となっている。

なお，工程305b・305cで加減算処理が行われる集計レジスタには，基本制御異常の有無を判定するための基本集計レジスタと，開弁制御異常の有無を判定するための開弁集計レジスタと，変速制御異常の有無を判定するための変速集計レジスタとがあり，どの集計レジスタに対する加減算処理を行うかの判別は，送信された質問情報の番号によって区分するようになっている。工程306は，どれかの集計レジスタの現在値が所定の異常判定閾値（例えば９）を超過したかどうかを判定し，閾値超過であればYESの判定を行って工程307へ移行し，閾値超過でなければNOの判定を行って動作終了工程310へ移行する判定ステップとなっている。工程307は，どの集計レジスタで閾値超過が発生したのかによって，図２における基本制御異常信号QAE0又は開弁制御異常信号QAE1又は変速制御異常信号QAE2を発生し，異常信号の発生が認知されると該当する集計レジスタの現在値を０に初期化して，次回の異常判定を再開するようになっている。続く動作終了工程310では，その他の制御が行われてから動作開始工程300へ復帰移行する。

なお，工程305aから工程307によって構成された工程ブロック308a・308bは，質疑応答による制御異常判定手段となるものであり，ここでは集計レジスタを用いて複数回の異常発生に応動して異常発生の有無を確定するようになっているので，図２における開弁制御異常信号QAE1と変速制御異常信号QAE2とは，第１カウンタ164a又は第２カウンタ164bを経由せずに第１記憶回路165a又は第２記憶回路165bをセットするようにしてもよい。また，マイクロプロセッサCPU0は，工程302によって上り送信された集計レジスタの現在値情報を受信して，その現在値に余裕があるときに，工程301bで上り送信された質問情報に対して意図的に誤った回答情報を下り送信し，これを受信した監視制御回路部130Aが次回の上り送信で変分値３を加算した現在値情報を送信してくるかどうかを判定することによって監視制御回路部130Aの動作状態を監視し，監視制御回路部130Aの動作が異常であるときには逆監視異常判定信号QAERを発生して，工程303bによって監視制御回路部130Aが初期化されるようになっている。

次に，図１のものの異常判定の動作概念を示すフローチャートである図４について説明する。図４において，工程400はマイクロプロセッサCPU0の制御動作の開始ステップである。続く工程400aは，燃料噴射制御出力OUT0を含む基本制御動作に関する異常判定時期であるかどうかを判定し，該当時期であればYESの判定を行って工程401へ移行し，該当時期でなければNOの判定を行って工程400bへ移行するタイムスロットの判定ステップである。工程400bは，開弁制御出力OUT1を含む開弁制御動作に関する異常判定時期であるかどうかを判定し，該当時期であればYESの判定を行って工程410へ移行し，該当時期でなければNOの判定を行って工程400cへ移行するタイムスロットの判定ステップである。工程400cは，変速機用制御出力OUT2を含む変速制御動作に関する異常判定時期であるかどうかを判定し，該当時期であればYESの判定を行って工程420へ移行し，該当時期でなければNOの判定を行って動作終了工程404へ移行するタイムスロットの判定ステップである。動作終了工程404では，その他の制御動作を行ってから動作開始工程400へ復帰移行する。

工程401は，図２で示した全体論理和回路162に入力されている様々な項目の基本動作異常のいずれかが発生して，合成リセット信号RST00が発生したかどうかによって，異常発生していなければNOの判定を行って工程402へ移行し，異常発生しておればYESの判定動作を行うまでもなく，自動的に工程403に移行することになる。工程402では，基本制御動作となる燃料噴射制御が行われて動作終了工程404へ移行する。工程403では，合成リセット信号RST00によってマイクロプロセッサCPU0が初期化・再起動されて，再び工程400・工程400a・工程401へ移行したときに再び基本動作異常が発生していた場合には，再びYESの状態となって工程403へ移行して，基本制御動作となる燃料噴射制御が停止して，エンジン
が停止した状態で工程400から工程403が繰り返し実行されていることになる。工程403において，合成リセット信号RST00によってマイクロプロセッサCPU0が初期化・再起動されて，再び工程400・工程400a・工程401へ移行したときに合成リセット信号RST00が解除されていた場合には，NOの判定が行われて工程402へ移行して，基本制御動作が実行される。

工程410は，図２における第１記憶回路165aが既に第１状態の発生を記憶しているかどうかを監視して，異常発生を記憶しておればYESの判定を行って工程400cへ移行し，異常発生を記憶していなければNOの判定を行って工程411へ移行する判定ステップである。工程411は，図２で示した第１論理和回路163aに入力されている様々な項目の開弁系動作異常のいずれかが発生して，合成リセット信号RST00が発生したかどうかによって，異常発生していなければNOの判定を行って工程412へ移行し，異常発生しておればYESの判定動作を行うまでもなく，自動的に工程403に移行することになる。工程403において，合成リセット信号RST00によってマイクロプロセッサCPU0が初期化・再起動されて，再び工程400・工程400a・工程400b・工程410・工程411へ移行したときに合成リセット信号RST00が解除されていた場合には，NOの判定が行われて工程412へ移行する。工程412では，開弁制御動作が実行されて，開弁制御出力OUT1によって吸気弁開度制御用モータ108aが可逆転駆動され，アクセルペダルの踏込度合に対応したスロットル弁開度となるように吸気弁開度が制御される。

工程413は，図２における基本リセット信号RST0と，開弁制御異常信号QAE1と，開弁制御部メモリ異常信号MME1と，開弁制御部Ｈ/Ｗ異常信号HDE1のいずれかが継続発生し，これが所定回数又は所定頻度を超過すると第１記憶回路165aが第１状態の発生を記憶して，以後は工程410における判定がYESとなるものである。また，工程413では，図１の第１遮断回路198によって開弁制御電源リレー108bが消勢される。工程420は，図２における第２記憶回路165bが既に第２状態の発生を記憶しているかどうかを監視して，異常発生を記憶しておればYESの判定を行って動作終了工程404へ移行し，異常発生を記憶していなければNOの判定を行って工程421へ移行する判定ステップである。

工程421は，図２で示した第２論理和回路163bに入力されている様々な項目の変速系動作異常のいずれかが発生して，合成リセット信号RST00が発生したかどうかによって，異常発生していなければNOの判定を行って工程422へ移行し，異常発生しておればYESの判定動作を行うまでもなく，自動的に工程403に移行することになる。工程403において，合成リセット信号RST00によってマイクロプロセッサCPU0が初期化・再起動されて，再び工程400・工程400a・工程400b・工程400c・工程420・工程421へ移行したときに合成リセット信号RST00が解除されていた場合には，NOの判定が行われて工程422へ移行する。工程422では，変速制御動作が継続されて，変速制御出力OUT22によって複数の自動変速制御用電磁弁109cが選択駆動され，アクセルペダルの踏込度合と現在車速に対応した変速比となるように自動変速制御が行われるとともに，シフトレバーによって低速前進又は後退が選択されているときには，低速段選択用電磁弁109dが変速機制御出力OUT20によって制御される。

但し，図１の点線で示したようにこの低速段選択用電磁弁109dが主機給電指令出力RY0により給電されているときには，低速段選択用電磁弁109dは図４の工程402の中で変速機制御出力OUT20によって制御されるようになっている。工程423は，図２における基本リセット信号RST0と，変速制御異常信号QAE2と，変速制御部メモリ異常信号MME2と，変速制御部Ｈ/Ｗ異常信号HDE2のいずれかが継続発生し，これが所定回数又は所定頻度を超過すると第２記憶回路165bが第２状態の発生を記憶して，以後は工程420における判定がYESとなるものである。また，工程423では，図１の第２遮断回路199によって変速制御電源リレー109bが消勢される。

以上の説明では，図３の工程309bによって第１状態又は第２状態が発生すると，開弁制御系又は変速制御系の質問情報の送信停止と出力制御プログラムの実行停止が行われるものとして説明したが，異常発生に伴って第１補機給電指令出力RY1又は第２補機給電指令出力RY2は停止するものの，質問停止と該当プログラムの実行停止を行わなかった場合について説明すると，図４においては工程410と工程420が削除されることになる。その結果，工程400b又は工程400cの判定がYESになると，直ちに工程411又は工程421が実行される。しかし，工程411において開弁制御異常信号QAE1，又は開弁制御部メモリ異常信号MME1，又は開弁制御部Ｈ/Ｗ異常信号HDE1のいずれかが発生し，このときに基本リセット信号RST0が作動しなかった非暴走異常であれば，基本制御動作や変速制御動作が停止すること
はなく，開弁制御動作のみが一時停止（非暴走散発異常の時）又は継続停止（非暴走継続異常の時）することになる。また，工程421において変速制御異常信号QAE2，又は変速制御部メモリ異常信号MME2，又は変速制御部Ｈ/Ｗ異常信号HDE2のいずれかが発生し，このときに基本リセット信号RST0が作動しなかった非暴走異常であれば，基本制御動作や開弁制御動作が停止することはなく，変速制御動作のみが一時停止（非暴走散発異常の時）又は継続停止（非暴走継続異常の時）することになる。

（３）実施の形態１の要点と特徴
以上の説明で明らかなとおり，この発明の実施の形態１による車載エンジン制御装置は，エンジン制御出力回路部177a・178aと，変速機制御出力回路部179aのそれぞれに接続された主制御回路部120Aと，この主制御回路部にシリアル接続された監視制御回路部130Aと，エラー処理回路部160Aとを集合筐体70に収納した複合機能形の車載エンジン制御装置100Aであって，前記主制御回路部120Aは，エンジン制御と変速機制御用に使用される第１のセンサ群103と，第２のセンサ群104から得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも燃料噴射用電磁弁107aに対する燃料噴射制御出力OUT0と，吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータ108aへの開弁制御出力OUT1と，自動変速機109aに対する少なくとも変速制御出力OUT22を含む変速機用制御出力OUT2とを発生するマイクロプロセッサCPU0を包含し，前記吸気弁開度制御用モータ108aによる前記吸気弁の開弁駆動機構は，この吸気弁開度制御用モータ108aに対する給電を停止したときに，固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含するとともに，前記自動変速機109aの変速駆動機構は，可変速前進運転中にこの自動変速機109aに対する給電を停止したとき,又は，この自動変速機109aに包含される自動変速制御用電磁弁109cの全てに対する給電駆動を停止したときに，中高速運転に適した固定変速比で，少なくとも前進が行える変速比固定機構を包含している。

そして，前記監視制御回路部130Aは，運転動作中の前記マイクロプロセッサCPU0に対して，少なくとも前記開弁制御出力OUT1の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記マイクロプロセッサCPU0からの回答情報を受信して，予め前記監視制御回路部130Aに格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した開弁制御異常の有無を判定して，開弁系制御異常信号ER1の一つとなる開弁制御異常信号QAEk(ｋ＝1）を生成する開弁系制御異常判定手段308aを備え，前記エラー処理回路部160Aは，前記マイクロプロセッサCPU0の演算周期が異常であるときに，基本リセット信号RST0を発生して，このマイクロプロセッサCPU0を初期化して再起動するウォッチドッグタイマ161と，前記基本リセット信号RST0及び前記開弁制御異常信号QAE1の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路165aと，第１ゲート回路166aとを備え，前記第１記憶回路165aが異常発生を記憶すると，第１遮断回路198によって前記吸気弁開度制御用モータ108aに対する給電を停止し，前記第１ゲート回路166aは，前記第１状態が，まだ不成立であるときに，前記基本リセット信号RST0及び前記開弁制御異常信号QAE1によって前記マイクロプロセッサCPU0をリセットし，前記第１記憶回路165aが異常発生を記憶した後は，前記開弁制御異常信号QAE1による前記マイクロプロセッサCPU0のリセット処理を禁止して，開弁制御に関する継続的な非暴走反復異常が，燃料噴射制御に波及するのを抑制するとともに，前記エラー処理回路部160Aは更に，少なくとも変速系制御異常信号ER2の発生状態を検出記憶し，これに応動する第２遮断回路199は，変速系制御異常が検出されたとによって前記自動変速機109aの中の，少なくとも自動変速制御用電磁弁109cに対する給電を停止するようになっている。

前記主制御回路部120Aが発生する前記変速機用制御出力OUT2は，前記自動変速制御用電磁弁109cに対する前記変速制御出力OUT22と，低速段選択用電磁弁109dに対する変速機制御出力OUT20を含み，前記監視制御回路部130Aはまた，運転動作中の前記マイクロプロセッサCPU0に対して，少なくとも前記変速制御出力OUT22の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記マイクロプロセッサCPU0からの回答情報を受信して，予め前記監視制御回路部130Aに格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した変速制御異常の有無を判定して，前記変速系制御異常信号ER2の一つとなる変速制御異常信号QAEk(ｋ＝2）を生成する変速系制御異常判定手段308bを備え，前記エラー処理回路部160Aは，前記ウォッチドッグタイマ161が発生する
前記基本リセット信号RST0と，前記変速制御異常信号QAE2の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定閾値以上となる第２状態が成立したときにセットされる第２記憶回路165bと，第２ゲート回路166bとを備ている。

そして，前記第２記憶回路165bが異常発生を記憶すると，第２遮断回路199によって少なくとも前記自動変速制御用電磁弁109cに対する給電を停止し，前記第２ゲート回路166bは，前記第２状態が，まだ不成立であるときに，前記基本リセット信号RST0及び前記変速制御異常信号QAE2によって前記マイクロプロセッサCPU0をリセットし，前記第２記憶回路165bが異常発生を記憶した後は，前記変速制御異常信号QAE2による前記マイクロプロセッサCPU0のリセット処理を禁止して，変速制御に関する継続的な非暴走反復異常が，燃料噴射制御に波及するのを抑制し，前記変速機制御出力OUT20は，前記第２記憶回路165bが異常発生を記憶した後，一旦は可変速前進運転モードを手動解除してから，後退又は低速前進の運転モードに切換えられたときに有効となって，前記低速段選択用電磁弁109dを通電駆動するようになっている。

以上のとおり，この発明の請求項４に関連し，ウォッチドッグタイマによる基本リセット信号，及び制御異常判定手段による変速制御異常信号の発生回数又は発生頻度が所定閾値以上となる第２状態が成立すると，第２記憶回路が異常発生を記憶して，自動変速制御用電磁弁に対する給電を停止して中高速運転用の固定変速比とするとともに，第２記憶回路が異常発生を記憶するまでは基本リセット信号と変速制御異常信号によるマイクロプロセッサのリセット処理が実行され，第２記憶回路が異常発生を記憶した後は，基本リセット信号によるマイクロプロセッサのリセット処理は継続実行されるが，変速制御異常信号によるマイクロプロセッサのリセット処理は禁止されるようになっている。従って，変速制御異常信号に関しては，運転開始後の所定回数又は所定頻度未満の異常発生についてはマイクロプロセッサを初期化・再起動して散発異常に対する回復処理を行って，正常に燃料噴射制御と開弁制御及び変速制御を行うことができるとともに，異常発生が継続する場合にはこの回復処理は停止するので，継続異常であってもマイクロプロセッサの暴走異常には至らない非暴走反復異常に関しては，基本リセット信号によってマイクロプロセッサがリセットされることがなく，その結果としてマイクロプロセッサによる変速制御は行えないが燃料噴射制御と開弁制御とが可能であって，固定変速比による退避運転が有効となり，マイクロプロセッサの暴走異常が発生すると，基本リセット信号によって初期化・再起動が行われるので，この暴走異常が偶発・散発的なものであれば，少なくとも燃料噴射制御は正常状態に回復して退避運転を継続することができる特徴がある。また，自動変速機に対する電源停止が行われておらず，後退又は低速前進モードが選択されているときには，自動変速制御用電磁弁の一部又は専用の低速段選択用電磁弁を用いて低速前進又は後退の運転が可能となっていて，脱輪からの脱出や急坂登行に対する退避走行を容易に行うことができる特徴がある。これは，実施の形態３による車載エンジン制御装置100Adについても同様である。

前記監視制御回路部130Aは，前記第１記憶回路165aが前記第１状態の発生を記憶した後に，前記開弁制御異常信号QAE1を生成するための開弁制御に関する質問情報の送信を停止するか，前記第２記憶回路165bが前記第２状態の発生を記憶した後に前記変速制御異常信号QAE2を生成するための変速制御に関する質問情報の送信を停止するか，或いは，前記主制御回路部120Aは，前記第１記憶回路165aが前記第１状態の発生を記憶した後に前記吸気弁開度制御用モータ108aに対する開弁制御出力OUT1を生成する制御プログラムの実行を停止するか，前記第２記憶回路165bが前記第２状態の発生を記憶した後に前記自動変速制御用電磁弁109cに対する前記変速制御出力OUT22を生成する制御プログラムの実行を停止するようになっている。以上のとおり，この発明の請求項５に関連し，第１記憶回路が開弁制御異常の発生を記憶すると開弁制御に関する質問情報の送信を停止し，望ましくは開弁制御出力の生成プログラムの実行を停止し，第２記憶回路が変速制御異常の発生を記憶すると変速制御に関する質問情報の送信を停止し，望ましくは変速制御出力の生成プログラムの実行を停止するようになっている。従って，マイクロプロセッサは不要となった制御プログラムや回答情報生成プログラムを実行する制御負担が軽減されるとともに，異常発生の要因となったプログラムを実行することによってウォッチドッグタイマが作動するのを防止することができる特徴がある。これは，実施の形態３による車載エンジン制御装置100Adについても同様である。

実施の形態２
（１）構成の詳細な説明
以下，この発明の実施の形態２における，車載エンジン制御装置100Bの全体構成ブロック図である図５と，図５のもののエラー処理回路部の詳細回路構成図である図６について，図１・図２のものとの相違点を中心にして，その構成を詳細に説明する。なお，各図において，同一符号は同一又は相当部分を示している。図５において，車載エンジン制御装置100Bは，図示しない回路基板に搭載されて第１筐体70aに収納される第１の主制御回路部120Bと，第１の監視制御回路部130Bと，第１のエラー処理回路部160Bを主体として構成されていて，この車載エンジン制御装置100Bはエンジン制御回路機能のみを包含し，変速機制御機能を包含した後述の変速機制御装置100Cと協働して機能分離型の車載エンジン制御装置を構成している。この車載エンジン制御装置100Bの電源端子は，電源スイッチ105
が閉路されたときに，後述の自己保持回路197を介して付勢される主機制御電源リレー107bの出力素子である主機給電指令出力RY10を介して車載バッテリ101に接続されている。第１のセンサ群103はエンジンの回転角度及び回転速度を検出するためのクランク角センサや回転センサと，スロットル吸気弁を通過する吸気量を測定するためのエアフローセンサ，アクセルペダルの踏込度合を検出するアクセルポジションセンサ，吸気弁開度を検出するスロットルポジションセンサ，或いは排気ガスセンサの酸素濃度を検出するガスセンサなど，エンジン制御に使用される各種センサを包含している。

但し，このうちの一部のセンサであるアクセルポジションセンサやエンジン回転センサは後述の変速機制御装置100Cにおける変速機制御にも利用されるようになっている。第２の入力センサ群104aは，後述の変速機制御装置100Cにおける変速機制御にも利用される第２のセンサ群104の一部であって，エンジン制御にも利用される車速センサやギアシフトセンサを包含している。主機給電指令出力RY10を介して車載バッテリ101から給電される基本電気負荷の一つである燃料噴射用電磁弁107aは，多気筒エンジンの各気筒に設けられており，このエンジンがガソリンエンジンでる場合には，基本電気負荷の他の一つとして図示しない点火コイルが付加される。主要な第１補機となる吸気弁開度制御用モータ108aは，開弁制御電源リレー108bの出力素子である第１補機給電指令出力RY11を介して車載バッテリ101から給電されるようになっていて，吸気弁開度制御用モータ108aに対する給電を停止すると，アイドル回転速度よりは高い回転速度が得られる固定吸気弁開度となるように，強制的・機械的に復帰するフェールセーフ機構が設けられている。

車載エンジン制御装置100Bの内部構成として，定電圧電源110は例えばＤＣ５Ｖの安定化電圧である制御電圧Ｖccや，その他の安定化電圧を発生して，第１のマイクロプロセッサCPU10や，入出力インタフェース回路部に給電する。第１のマイクロプロセッサCPU10を主体として構成された一つの集積回路素子である第１の主制御回路部120Bは，例えばフラッシュッメモリである不揮発性のプログラムメモリと，当該プログラムメモリの一部領域であるか，又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと，揮発性のＲＡＭメモリとを含む内蔵メモリと，多チャンネルＡＤ変換器と，通信用インタフェース回路SIFによって構成されている。第１の主制御回路部120Bには，第１の入力インタフェース回路173を介して第１のセンサ群103が接続され，第２の入力インタフェース回路174aを介して第２のセンサ群104aが接続されるとともに，エンジン制御出力回路部177a・178aを介して燃料噴射用電磁弁107aと吸気弁開度制御用モータ108aとが接続されている。

第１のマイクロプロセッサCPU10が発生する燃料噴射制御出力OUT10は，各気筒毎に設けられた燃料噴射用電磁弁107aを，所定の時期と期間で通電駆動するものであるが，実際には図示しない昇圧電源からの瞬時急速給電制御や，開弁保持制御などが行われている。開弁制御出力OUT11は，吸気弁開度制御用モータ108aを可逆回転駆動して，アクセルペダルの踏込度合に応じた吸気スロットルの弁開度を得るためのものである。図６で後述する第１のエラー処理回路部160Bは，第１のマイクロプロセッサCPU10が発生するウォッチドッグ信号であるパルス列信号WDS10のパルス幅を監視して，これが正常であるときには出力許可信号OUTEを発生するとともに，ハードウエア異常信号HDEiと，メモリ異常信号MMEjと，第１の監視制御回路部130Bが発生する質疑応答異常信号QAEkとを監視して，異常発生時には合成リセット信号RST10によって第１のマイクロプロセッサCPU10を初期化して再起動するようになっている。

第１の監視制御回路部130Bは，直並列変換器SIFを介して第１のマイクロプロセッサCPU10とシリアル接続されて，クロック信号CLKと同期する下り信号DNと上り信号UPによって相互に信号交信を行うようになっていて，この実施例では第２のセンサ群104aから得られる一部の信号は，上り信号UPによって第１のマイクロプロセッサCPU10へ送信されるようになっている。第１の監視制御回路部130Bはまた，質疑応答異常信号QAEkを生成するための開弁系制御異常判定手段308aを備えるとともに，下り信号DNによって第１のマイクロプロセッサCPU10から指令された主機給電制御出力RY00と，第１補機給電制御出力RY01を発生するようになっている。第１のエラー処理回路部160Bはまた，開弁制御系の異常発生を記憶する第１状態記憶信号Ｓ10を発生するとともに，この記憶状態は，電源スイッチ105
が閉路されたときにパワーオンリセット信号PORを発生するリセット回路175によって記憶消去されるようになっている。第１のマイクロプロセッサCPU10と図７で後述する第２のマイクロプロセッサCPU20との間は，外部通信回路190を介してシリアル通信が行われ，エンジン制御用の第１のセンサ群103の一部を第１のマイクロプロセッサCPU10から第２のマイクロプロセッサCPU20に送信したり，変速機制御用の第２のセンサ群104の一部を第２のマイクロプロセッサCPU20から第１のマイクロプロセッサCPU10に送信するようになっている。

これにより，図５における第２のセンサ群104aの一部の入力端子が節約されることになるが，例えばギアシフトセンサの中で，ニュートラル或いは駐車位置の検出信号は２重にして確認動作が行えるようにしたり，第１のマイクロプロセッサCPU10で演算算出されたエンジン回転速度や，ＡＤ変換されたアクセルペダルの踏込度合を検出する数値データが第２のマイクロプロセッサCPU20に送信されたり，第２のマイクロプロセッサCPU20で演算算出された車速の数値データが，二重系信号として第１のマイクロプロセッサCPU10に送信されるようになっている。電源遮断回路196は，第１の監視制御回路部130Bが発生する主機給電制御出力RY00と，第１のエラー処理回路部160Bが発生する出力許可信号OUTEとの論理積出力を，自己保持回路197に対する自己保持信号として入力し，自己保持回路197には電源スイッチ105の閉路信号が駆動信号として論理和入力され，この自己保持回路197の出力によって主機制御電源リレー107bが付勢されるようになっている。従って，電源スイッチ105が閉路されると主機制御電源リレー107bが付勢されて，主機給電指令出力RY10が発生し，これによって第１のマイクロプロセッサCPU10が動作を開始して主機給電制御出力RY00を発生すると，以降は電源スイッチ105が開路されても主機制御電源リレー107bの付勢は持続されるが，第１のマイクロプロセッサCPU10が主機給電制御出力RY00を停止するか，第１のエラー処理回路部160Bが出力許可信号OUTEを停止すると主機制御電源リレー107bは消勢されるようになっている。

第１遮断回路198は，第１の監視制御回路部130Bが発生する第１補機給電制御出力RY01と，第１のエラー処理回路部160Bが発生する出力許可信号OUTEと，第１状態記憶信号Ｓ10の反転論理信号との論理積出力によって開弁制御電源リレー108bを付勢し，この開弁制御電源リレー108bは，通常は第１補機給電制御出力RY01によって付勢制御されているが，ウォッチドッグ信号が異常となって出力許可信号OUTEが停止するか，開弁制御系の異常発生に伴って第１状態記憶信号Ｓ10が発生すると消勢されるようになっている。なお，第１のマイクロプロセッサCPU10は，第１の監視制御回路部130Bをリセットするための逆監視異常判定信号QAERを発生し，この逆監視異常判定信号QAERは，第１のマイクロプロセッサCPU10が第１の監視制御回路部130Bから得られた質問情報に対応して，意図的に誤答を返信したときの第１の監視制御回路部130Bの処置状態を監視して，当該監視制御回路部が正常動作しているかどうかを判定して，正常動作が行われていないときには，この第１の監視制御回路部130Bを初期化する信号である。

次に，図５のものの第１のエラー処理回路部160Bの詳細回路構成図である図６について説明する。図６において，第１のエラー処理回路部160Bに設けられたウォッチドッグタイマ161は，第１のマイクロプロセッサCPU10が発生するウォッチドッグ信号であるパルス列信号WDS10のオン時間幅とオフ時間幅を測定し，これが所定の閾値時間を超過するとパルス信号である基本リセット信号RST0を発生するとともに，第１のマイクロプロセッサCPU10が正常動作しているときには出力許可信号OUTEを発生するようになっている。第１のエラー処理回路部160Bには，合成リセット信号RST10を生成するための全体論理和回路162と，開弁系制御異常信号ER11を生成するための第１論理和回路163aとが設けられている。第１論理和回路163aには，ウォッチドッグタイマ161が発生する基本リセット信号RST0と，図３で前述した開弁系制御異常判定手段308aが生成する開弁制御異常信号QAE11と，第１のマイクロプロセッサCPU10が発生する開弁制御部メモリ異常信号MME11と，開弁制御部Ｈ/Ｗ異常信号HDE11とが論理和入力されている。

第１論理和回路163aに関連し，開弁制御異常信号QAE11は，第１のマイクロプロセッサCPU10が生成する開弁制御出力OUT11の生成プログラムに関連し，第１の監視制御回路部130Bが発生する複数の質問情報と，第１のマイクロプロセッサCPU10から得られた回答情報を対比して，所定の正解情報が得られなかったときに，第１の監視制御回路部130Bによって生成される異常検出信号である。また，開弁制御部メモリ異常信号MME11は，第１のマイクロプロセッサCPU10と協働するＲＡＭメモリの開弁制御領域に関する符号点検異常が発生したときに，第１のマイクロプロセッサCPU10によって生成される異常検出信号である。また，開弁制御部Ｈ／Ｗ異常信号HDE11は，第１のマイクロプロセッサCPU10に接続された，開弁制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，第１のマイクロプロセッサCPU10によって生成される異常検出信号で
ある。第１カウンタ164aは，第１論理和回路163aの出力信号である開弁系制御異常信号ER11の発生回数を計数し，これが所定の閾値回数になるとフリップフロップ回路である第１記憶回路165aをセットして第１状態記憶信号Ｓ10を発生する。

なお，減算クロック信号167aは，第１カウンタ164aの計数現在値を定期的に減算させ，開弁系制御異常信号ER11の発生頻度が少ないときには第１カウンタ164aの計数現在値が所定の閾値回数まで増加しないように作用して，第１記憶回路165aがセットされないようになっており，計数現在値は０以下にはならないように減算規制されている。また，第１記憶回路165aは電源スイッチ105が閉路されたときに発生するパワーオンリセット信号PORによってリセットされるようになっている。第１ゲート回路166aは，第１状態記憶信号Ｓ10の反転論理信号と開弁系制御異常信号ER11との論理積出力となる第１リセット信号RST11を発生して，全体論理和回路162に入力するようになっている。従って，第１状態記憶信号Ｓ10が発生するまでは，開弁系制御異常信号ER11は全体論理和回路162に入力されるが，第１状態記憶信号Ｓ10が発生した後では，開弁系制御異常信号ER11は遮断される。但し，基本リセット信号RST0は全体論理和回路162にも直接入力されているので，第１状態記憶信号Ｓ10が発生した後でも有効となっている。

全体論理和回路162には，ウォッチドッグタイマ161が発生する基本リセット信号RST0と，前述した開弁系制御異常判定手段308aが生成する基本制御異常信号QAE10と，第１のマイクロプロセッサCPU10が発生する基本部メモリ異常信号MME10と，基本部Ｈ/Ｗ異常信号HDE10とが論理和入力されている。全体論理和回路162に関連し，基本制御異常信号QAE10は，第１のマイクロプロセッサCPU10が生成する燃料噴射制御出力OUT10を含む基本制御の生成プログラムに関連し，第１の監視制御回路部130Bが発生する複数の質問情報と，第１のマイクロプロセッサCPU10から得られた回答情報を対比して，所定の正解情報が得られなかったときに，第１の監視制御回路部130Bによって生成される異常検出信号である。

基本部メモリ異常信号MME10は，第１のマイクロプロセッサCPU10と協働するＲＡＭメモリの基本制御領域に関する符号点検異常が発生したときに，第１のマイクロプロセッサCPU10によって生成される異常検出信号であり，基本部Ｈ/Ｗ異常信号HDE10は，第１のマイクロプロセッサCPU10に接続された基本制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，第１のマイクロプロセッサCPU10によって生成される異常検出信号である。なお，ＲＡＭメモリの基本制御領域と，開弁制御領域に重なり部分があるときには，当該重なり部分はどちらか一方の領域又は両方の領域に属するものとして扱うようになっている。また，この実施例では第１カウンタ164aは，第１論理和回路163aの出力回路部に設けられているが，これは第１論理和回路163aの入力回路部に移動して，各入力信号ごとに異なる判定閾値を設定したり，減算クロック信号167aによる減算処理を省略することもできる。

以上の説明では，メモリ異常信号はＲＡＭメモリに限定したが，実施の形態１と同様に，関連するプログラムメモリやデータメモリの符号点検異常が含まれていてもよい。また，第１のマイクロプロセッサCPU10のリセット処理はリセット用端子を経由しないでソフトウエアリセットを行うものであってもよい。また，ハードウエア異常については，例えばアクセルペダルの踏込度合を検出するための一対のアクセルポジションセンサが共に異常であれば，第１のマイクロプロセッサCPU10をリセットしないで直ちに吸気弁開度制御用モータ108aに対する給電停止が行われ，固定スロットル弁開度による退避運転モードに移行する。このように，個別に検出された様々なハードウエア異常に対応して，それぞれ個別の異常処理が行われるものであるが，実施の形態１と同様に，ハードウエア異常の検出手段としてソフトウエア依存度が高い一部の入出力回路に関するものは，異常対策処理を行う前に一旦は第１のマイクロプロセッサCPU10の初期化と再起動を行って，異常発生の有無を再確認するのが望ましく，このようなハードウエア異常信号HDEi（ｉ＝10，11）が合成リセット信号RST10として論理和されるようになっている。

次に，この発明の実施の形態２における，変速機制御装置100Cの全体構成ブロック図である図７と，図７のもののエラー処理回路部の詳細回路構成図である図８について，図１・図２のものとの相違点を中心にして，その構成を詳細に説明する。なお，各図において，同一符号は同一又は相当部分を示している。図７において，第２筐体70bに収納された変速機制御装置100Cは，図示しない回路基板に搭載されて第２筐体70bに収納される第２の主制御回路部120Cと，第２の監視制御回路部130Cと，第２のエラー処理回路部160Cを主体として構成されていて，この変速機制御装置100Cは変速機制御機能のみを包含し，エンジン制御機能を包含した前述の車載エンジン制御装置100Bと協働して機能分離型の車載エンジン制御装置の一部を構成している。変速機制御装置100Cの電源端子は，電源スイッチ105が閉路されたときに，後述の自己保持回路197を介して付勢される主機制御電源リレー107bの出力素子である主機給電指令出力RY20を介して車載バッテリ101に接続されている。第１のセンサ群103aは，エンジン制御用の第１のセンサ群103の一部であって，エンジン回転センサやアクセルペダルの踏込度合を検出するアクセルポジションセンサが含まれている。

第２の入力センサ群104は，車速センサ，ギアシフトレバーの選択位置を検出するギアシフトセンサ，変速機内の油温センサ或いは油圧センサなどの，変速機制御に使用される各種センサを包含している。但し，このうちの一部のセンサである車速センサやギアシフトセンサは，エンジン制御にも利用されるようになっている。自動変速機109aにおける基本電気負荷は，ギアシフトレバーの手動操作によって，機械的又は電気的に低速前進又は後退運転モードが選択されているときに駆動される低速段選択用電磁弁109dを包含し，この基本電気負荷に対する給電系統は主機給電指令出力RY20となっており，この低速段選択用電磁弁109dは，自動変速制御用電磁弁109cの中の一部であるか，又は専用の電磁弁が使用されている。そして，シフトレバーが後退又は低速前進モードを選択しているときに，この低速段選択用電磁弁109dを駆動すると低速前進又は後退を行うことができるようになっている。

主要な第２補機となる複数の自動変速制御用電磁弁109cは，変速制御電源リレー109bの出力素子である第２補機給電指令出力RY22を介して車載バッテリ101から給電されるようになっていて，この給電を停止すると中高速運転に適した変速比である所定の固定変速比が得られるようになっている。但し，変速制御電源リレー109bを使用する代わりに，複数の自動変速制御用電磁弁109cは主機給電指令出力RY20により給電され，変速制御出力OUT22の出力を，後述の第２遮断回路199とゲート素子200によって制御するようにしてもよい
。自動変速機109aにおける自動変速制御用電磁弁109cは，変速比を無段階又は多段階で変更するためのものであって，可変速前進運転モードが選択されているときに，自動変速制御用電磁弁109cの全てを給電停止すると前述した中高速運転に適した固定変速比が得られるようになっている。

変速機制御装置100Cの内部構成として，定電圧電源110は例えばＤＣ５Ｖの安定化電圧である制御電圧Ｖccや，その他の安定化電圧を発生して，第２のマイクロプロセッサCPU20や，入出力インタフェース回路部に給電する。第２のマイクロプロセッサCPU20を主体として構成された一つの集積回路素子である第２の主制御回路部120Cは，例えばフラッシュッメモリである不揮発性のプログラムメモリと，当該プログラムメモリの一部領域であるか，又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリと，揮発性のＲＡＭメモリとを含む内蔵メモリと，多チャンネルＡＤ変換器と，通信用インタフェース回路SIFによって構成されている。第２の主制御回路部120Cには，第１の入力インタフェース回路173aを介して，エンジン制御用センサの一部である第１のセンサ群103aが接続され，第２の入力インタフェース回路174を介して第２のセンサ群104接続されるとともに，変速機制御出力回路部179d・179cを介して低速段選択用電磁弁109dと自動変速制御用電磁弁109cとが接続されている。

第２のマイクロプロセッサCPU20は，変速機制御出力OUT20と変速制御出力OUT22を発生して自動変速機109aを制御するものであるが，この自動変速機109aが手動操作されるシフトレバーの選択位置と機械的に連動して，後退Ｒ・ニュートラルＮ・低速前進Ｄ1・可変速前進Ｄ・駐車Ｐの各運転モードが決定されるものにおいては，変速機制御出力OUT20によって低速段選択用電磁弁109dが通電駆動されるようになっている。また，自動変速機109aの運転モードがシフトレバーの選択位置と連動して電気的に制御されるものにおいては，例えば運転モード選択駆動用のモータに対する制御出力が付加されるとともに，選択された後退又は低速前進の運転モードにおいて低速段選択用電磁弁109dが，変速機制御出力OUT20によって通電駆動されるようになっている。

変速制御出力OUT22は可変速前進モードが選択されているときに，アクセルペダルの踏込度合と車速とに連動して複数の自動変速制御用電磁弁109cを通電駆動するものである。なお，複数の自動変速制御用電磁弁109cは，そのうちの一個又は複数個が選択的に通電駆動されて多段階の変速比を得るものであるか，又は，一対の変速プーリの有効径を増加又は減少させて無段階の変速比を得るためのリニアソレノイドバルブとなっている。図８で後述する第２のエラー処理回路部160Cは，第２のマイクロプロセッサCPU20が発生するウォッチドッグ信号であるパルス列信号WDS20のパルス幅を監視して，これが正常であるときには出力許可信号OUTEを発生するとともに，ハードウエア異常信号HDEiと，メモリ異常信号MMEjと，第２の監視制御回路部130Cが発生する質疑応答異常信号QAEkとを監視して，異常発生時には合成リセット信号RST20によって第２のマイクロプロセッサCPU20を初期化して再起動するようになっている。

第２の監視制御回路部130Cは，直並列変換器SIFを介して第２のマイクロプロセッサCPU20とシリアル接続されて，クロック信号CLKと同期する下り信号DNと上り信号UPによって相互に信号交信を行うようになっていて，この実施例では第１のセンサ群103aから得られる一部の信号は，上り信号UPによって第２のマイクロプロセッサCPU20へ送信されるようになっている。第２の監視制御回路部130Cはまた，質疑応答異常信号QAEkを生成するための変速系制御異常判定手段308bを備えるとともに，下り信号DNによって第２のマイクロプロセッサCPU20から指令された主機給電制御出力RY00と，第２補機給電制御出力RY02を発生するようになっている。第２のエラー処理回路部160Cはまた，変速制御系の異常発生を記憶する第２状態記憶信号Ｓ20を発生するとともに，この記憶状態は，電源スイッチ105
が閉路されたときにパワーオンリセット信号PORを発生するリセット回路175によって記憶消去されるようになっている。

電源遮断回路196は，第２の監視制御回路部130Cが発生する主機給電制御出力RY00と，第２のエラー処理回路部160Cが発生する出力許可信号OUTEとの論理積出力を，自己保持回路197に対する自己保持信号として入力し，自己保持回路197には電源スイッチ105の閉路信号が駆動信号として論理和入力され，この自己保持回路197の出力によって主機制御電源リレー107bが付勢されるようになっている。従って，電源スイッチ105が閉路されると主機制御電源リレー107bが付勢されて主機給電指令出力RY20が発生し，これによって第２のマイクロプロセッサCPU20が動作を開始して主機給電制御出力RY00を発生すると，以降は電源スイッチ105が開路されても主機制御電源リレー107bの付勢は持続されるが，第２のマイクロプロセッサCPU20が主機給電制御出力RY00を停止するか，第２のエラー処理回路部160Cが出力許可信号OUTEを停止すると主機制御電源リレー107bは消勢されるようになっている。

第２遮断回路199は，第２の監視制御回路部130Cが発生する第２補機給電制御出力RY02と，第２のエラー処理回路部160Cが発生する出力許可信号OUTEと，第２状態記憶信号Ｓ20の反転論理信号との論理積出力によって変速制御電源リレー109bを付勢し，この変速制御電源リレー109bは，通常は第２補機給電制御出力RY02によって付勢制御されているが，ウォッチドッグ信号が異常となって出力許可信号OUTEが停止するか，変速制御系の異常発生に伴って第２状態記憶信号Ｓ20が発生すると消勢されるようになっている。但し，変速制御電源リレー109bを廃止して，第２遮断回路199の出力信号によって第２のマイクロプロセッサCPU20が発生する変速制御出力OUT22を一斉遮断するようにしてもよい。なお，第２のマイクロプロセッサCPU20は，第２の監視制御回路部130Cをリセットするための逆監視
異常判定信号QAERを発生し，この逆監視異常判定信号QAERは，第２のマイクロプロセッサCPU20が第２の監視制御回路部130Cから得られた質問情報に対応して，意図的に誤答を返信したときの第２の監視制御回路部130Cの処置状態を監視して，当該監視制御回路部が正常動作しているかどうかを判定して，正常動作が行われていないときには，この第２の監視制御回路部130Cを初期化する信号である。

次に，図７のものの第２のエラー処理回路部160Cの詳細回路構成図である図８について説明する。図８において，第２のエラー処理回路部160Cに設けられたウォッチドッグタイマ161は，第２のマイクロプロセッサCPU20が発生するウォッチドッグ信号であるパルス列信号WDS20のオン時間幅とオフ時間幅を測定し，これが所定の閾値時間を超過するとパルス信号である基本リセット信号RST0を発生するとともに，第２のマイクロプロセッサCPU20が正常動作しているときには出力許可信号OUTEを発生するようになっている。第２のエラー処理回路部160Cには，合成リセット信号RST20を生成するための全体論理和回路162と，変速系制御異常信号ER22を生成するための第２論理和回路163bとが設けられている。第２論理和回路163bには，ウォッチドッグタイマ161が発生する基本リセット信号RST0と，
図３で前述した変速系制御異常判定手段308bが生成する変速制御異常信号QAE22と，第２のマイクロプロセッサCPU20が発生する変速制御部メモリ異常信号MME22と，変速制御部Ｈ/Ｗ異常信号HDE22とが論理和入力されている。

第２論理和回路163bに関連し，変速制御異常信号QAE22は，第２のマイクロプロセッサCPU20が生成する変速制御出力OUT22の生成プログラムに関連し，第２の監視制御回路部130Cが発生する複数の質問情報と，第２のマイクロプロセッサCPU20から得られた回答情報を対比して，所定の正解情報が得られなかったときに，第２の監視制御回路部130Cによって生成される異常検出信号である。また，変速制御部メモリ異常信号MME22は，第２のマイクロプロセッサCPU20と協働するＲＡＭメモリの変速制御領域に関する符号点検異常が発生したときに，第２のマイクロプロセッサCPU20によって生成される異常検出信号である。また，変速制御部Ｈ／Ｗ異常信号HDE22は，第２のマイクロプロセッサCPU20に接続された，変速制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，第２のマイクロプロセッサCPU20によって生成される異常検出信号で
ある。

第２カウンタ164bは，第２論理和回路163bの出力信号である変速系制御異常信号ER22の発生回数を計数し，これが所定の閾値回数になるとフリップフロップ回路である第２記憶回路165bをセットして第２状態記憶信号Ｓ20を発生する。なお，減算クロック信号167bは，第２カウンタ164bの計数現在値を定期的に減算させ，変速系制御異常信号ER22の発生頻度が少ないときには第２カウンタ164bの計数現在値が所定の閾値回数まで増加しないように作用して，第２記憶回路165bがセットされないようになっており，計数現在値は０以下にはならないように減算規制されている。また，第２記憶回路165bは電源スイッチ105が閉路されたときに発生するパワーオンリセット信号PORによってリセットされるようになっている。第２ゲート回路166bは，第２状態記憶信号Ｓ20の反転論理信号と変速系制御異常信号ER22との論理積出力となる第２リセット信号RST22を発生して，全体論理和回路162に入力するようになっている。

従って，第２状態記憶信号Ｓ20が発生するまでは，変速系制御異常信号ER22は全体論理和回路162に入力されるが，第２状態記憶信号Ｓ20が発生した後では，変速系制御異常信号ER22は遮断される。但し，基本リセット信号RST0は全体論理和回路162にも直接入力されているので，第２状態記憶信号Ｓ20が発生した後でも有効となっている。全体論理和回路162には，ウォッチドッグタイマ161が発生する基本リセット信号RST0と，図３で前述した変速系制御異常判定手段308bが生成する基本制御異常信号QAE20と，第２のマイクロプロセッサCPU20が発生する基本部メモリ異常信号MME20と，基本部Ｈ/Ｗ異常信号HDE20とが論理和入力されている。全体論理和回路162に関連し，基本制御異常信号QAE20は，第２のマイクロプロセッサCPU20が生成する変速機制御出力OUT20を含む基本制御の生成プログラムに関連し，第２の監視制御回路部130Cが発生する複数の質問情報と，第２のマイクロプロセッサCPU20から得られた回答情報を対比して，所定の正解情報が得られなかったときに，第２の監視制御回路部130Cによって生成される異常検出信号である。

基本部メモリ異常信号MME20は，第２のマイクロプロセッサCPU20と協働するＲＡＭメモリの基本制御領域に関する符号点検異常が発生したときに，第２のマイクロプロセッサCPU20によって生成される異常検出信号であり，基本部Ｈ/Ｗ異常信号HDE20は，第２のマイクロプロセッサCPU20に接続された基本制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，第２のマイクロプロセッサCPU20によって生成される異常検出信号である。なお，ＲＡＭメモリの基本制御領域と，変速制御領域に重なり部分があるときには，当該重なり部分はどちらか一方の領域又は両方の領域に属するものとして扱うようになっている。また，この実施例では第２カウンタ164bは，第２論理和回路163bの出力回路部に設けられているが，第２論理和回路163bの入力回路部に移動して，各入力信号ごとに異なる判定閾値を設定したり，減算クロック信号167bによる減算処理を省略することもできる。

以上の説明では，メモリ異常信号はＲＡＭメモリに限定したが，関連するプログラムメモリやデータメモリの符号点検異常が含まれていてもよい。また，第２のマイクロプロセッサCPU20のリセット処理はリセット用端子を経由しないでソフトウエアリセットを行うものであってもよい。また，ハードウエア異常については，例えばアクセルペダルの踏込度合を検出するための一対のアクセルポジションセンサが共に異常であれば，第２のマイクロプロセッサCPU20をリセットしないで直ちに複数の自動変速制御用電磁弁109cに対する給電停止が行われ，固定変速比による退避運転モードに移行する。このように，個別に検出された様々なハードウエア異常に対応して，それぞれ個別の異常処理が行われるものであるが，ハードウエア異常の検出手段としてソフトウエア依存度が高い一部の入出力回路に関するものは，異常対策処理を行う前に一旦は第２のマイクロプロセッサCPU20の初期化と再起動を行って，異常発生の有無を再確認するのが望ましく，このようなハードウエア異常信号HDEi（ｉ＝20，22）が合成リセット信号RST20として論理和されるようになっている。

（２）作用・動作の詳細な説明
次に，図５・図７のとおり構成されたこの発明の実施の形態２による車載エンジン制御装置について，その作用・動作を詳細に説明する。まず，図５・図７において，電源スイッチ105が閉路すると，自己保持回路197を介して主機制御電源リレー107bが駆動されて，その出力素子である主機給電指令出力RY10・RY20を介して車載バッテリ101から定電圧電源110に給電され，第１・第２の主制御回路部120B・120Cと，第１・第２の監視制御回路部130B・130Cと，第１・第２のエラー処理回路部160B・160Cとに制御電圧Ｖccが印可されて制御動作を開始する。第１の主制御回路部120Bを構成する第１のマイクロプロセッサCPU10は，第１のセンサ群103と第２のセンサ群104aの動作状態と，協働するプログラムメモリの内容に応動して，燃料噴射用電磁弁107aと吸気弁開度制御用モータ108aとを駆動制御するようになっている。なお，吸気弁の開弁駆動機構は，吸気弁開度制御用モータ108aに対する給電を停止したときに，固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含していて，吸気弁開度制御用モータ108aは，開弁制御電源リレー108bが付勢されたときに給電可能となっている。

第２の主制御回路部120Cを構成する第２のマイクロプロセッサCPU20は，第１のセンサ群103aと第２のセンサ群104の動作状態と，協働するプログラムメモリの内容に応動して，基本電気負荷となる低速段選択用電磁弁109dと，複数の自動変速制御用電磁弁109cとを駆動制御するようになっている。低速段選択用電磁弁109dと，複数の自動変速制御用電磁弁109cとを含む自動変速機109aの変速駆動機構は，可変速前進運転中にこの自動変速機109aに対する給電を停止したとき,又は，この自動変速機109aに包含される自動変速制御用電磁弁109cの全てに対する給電駆動を停止したときに，中高速運転に適した固定変速比で，少なくとも前進が行える変速比固定機構を包含していて，自動変速制御用電磁弁109cは，変速制御電源リレー109bが付勢されたとき，又は付勢可能な状態において給電・駆動が可能となっている。なお，自動変速機109aに含まれる低速段選択用電磁弁109dは，主機給電指令出力RY20を介して給電されているので，変速制御電源リレー109bが消勢されていても，ギアシフトレバーを低速前進又は後退位置にしたときには，低速段による前進・後退を行うことができ，ここでギアシフトレバーを可変速前進モードに切り替えると，例えば３速相当の固定変速比による退避運転を行うことができるようになっている。

第１・第２のマイクロプロセッサCPU10・CPU20が発生するウォッチドッグ信号は，図６・図８で示すウォッチドッグタイマ161によって監視され，演算周期が過大となる暴走異常が発生すると基本リセット信号RST0が発生して，第１・第２のマイクロプロセッサCPU10・CPU20を初期化して再起動するようになっている。再起動しても，直ちにウォッチドッグタイマ161が作動して再度基本リセット信号RST0が発生し，このような事態が継続する場合には，結果的には第１・第２のマイクロプロセッサCPU10・CPU20による制御動作が行われることはなく，各電気負荷は不作動状態となっている。しかし，第１・第２のマイクロプロセッサCPU10・CPU20が散発的なノイズ誤動作によって暴走異常となった場合には，初期化・再起動によって正常状態に回復することができる。第１の主制御回路部120Bに対する異常監視としては，基本系制御と開弁系制御とに分割して監視されていて，各系統内では質疑応答異常とメモリ異常とハードウエア異常に分けて異常監視が行われている。

第２の主制御回路部120Cに対する異常監視としては，基本系制御と変速系制御とに分割して監視されていて，各系統内では質疑応答異常とメモリ異常とハードウエア異常に分けて異常監視が行われている。なお，ここでいう質疑応答異常の概念は，実施の形態１で説明したとおりであり，第１・第２のマイクロプロセッサCPU10・CPU20と協働するプログラムメモリには，質問番号に対応した被監視制御プログラムと，これに適用される代替入力のデータテーブルとが格納されており，第１・第２の監視制御回路部130B・130Cから送信された質問番号Ｑiに対応し，被監視制御プログラムによる演算結果を第１・第２の監視制御回路部130B・130Cに返信し，第１・第２の監視制御回路部130B・130Cは既知の正解情報と回答情報とを比較して，演算制御異常の有無を判定するようになっている。

次に，図５・図７のものの質疑応答異常の判定動作について，前述した図３を用いて簡単に補足説明する。図３において，工程300はマイクロプロセッサを持たないロジック回路によって構成されたローカルコントロールユニットLCU10・LCU20である第１・第２の監視制御回路部130B・130Cの動作開始ステップに相当している。工程301bで送信される質問情報に対応して，工程307で得られる異常信号の種別としては，第１の監視制御回路部130Bの場合であれば基本制御異常信号QAE10と開弁制御異常信号QAE11となり，第２の監視制御回路部130Cの場合であれば基本制御異常信号QAE20と変速制御異常信号QAE22となり，それぞれ，図６と図８に示されている。

次に，図５・図７のものの異常判定の動作概念について，前述した図４を用いて簡単に補足説明する。図４において，工程400は第１・第２のマイクロプロセッサCPU10・CPU20の制御動作の開始ステップに相当する。第１のマイクロプロセッサCPU10の場合は，工程400a〜工程402において燃料噴射制御出力OUT10を主体とする基本制御動作とこれに対する異常監視が行われるとともに，工程400b〜工程412において開弁制御出力OUT11を主体とする第１補機の制御動作とこれに対する異常監視が行われるようになっていて，開弁系制御異常信号ER11によって第１記憶回路165aが第１状態を記憶すると吸気弁開度制御用モータ108aへの給電が停止するとともに，開弁系制御異常信号ER11による第１のマイクロプロセッサCPU10のリセットが禁止されるようになっているが，工程400c〜工程422は対象外となっている。

第２のマイクロプロセッサCPU20の場合は，工程400a〜工程402において変速機制御出力OUT20を主体とする基本制御動作とこれに対する異常監視が行われるとともに，工程400c〜工程422において変速制御出力OUT22を主体とする第２補機の制御動作とこれに対する異常監視が行われるようになっていて，変速系制御異常信号ER22によって第２記憶回路165bが第２状態を記憶すると自動変速制御用電磁弁109cに対する給電駆動が停止するとともに，変速系制御異常信号ER22による第２のマイクロプロセッサCPU20のリセットが禁止されるようになっているが，工程400b〜工程412は対象外となっている。以上の説明では，図３の工程309bによって第１状態又は第２状態が発生すると，開弁制御系又は変速制御系の質問情報の送信停止と出力制御プログラムの実行停止が行われるものとして説明したが，異常発生に伴って第１補機給電指令出力RY11又は第２補機給電指令出力RY22は停止するものの，質問停止と該当プログラムの実行停止を行わなかった場合については実施の形態１の場合と同様である。

以上の説明では，図３の工程309bによって第１状態又は第２状態が発生すると，開弁制御系又は変速制御系の質問情報の送信停止と出力制御プログラムの実行停止が行われるものとして説明したが，異常発生に伴って第１補機給電指令出力RY11又は第２補機給電指令出力RY22は停止するものの，質問停止と該当プログラムの実行停止を行わなかった場合について説明すると，図４においては工程410と工程420が削除されることになる。その結果，工程400b又は工程400cの判定がYESになると，直ちに工程411又は工程421が実行される。しかし，工程411において開弁制御異常信号QAE11，又は開弁制御部メモリ異常信号MME11，又は開弁制御部Ｈ/Ｗ異常信号HDE11のいずれかが発生し，このときに基本リセット信号RST0が作動しなかった非暴走異常であれば，基本制御動作や変速制御動作が停止することはなく，開弁制御動作のみが一時停止（非暴走散発異常の時）又は継続停止（非暴走継続異常の時）することになる。また，工程421において変速制御異常信号QAE22，又は変速制御部メモリ異常信号MME22，又は変速制御部Ｈ/Ｗ異常信号HDE22のいずれかが発生し，このときに基本リセット信号RST0が作動しなかった非暴走異常であれば，基本制御動作や開弁制御動作が停止することはなく，変速制御動作のみが一時停止（非暴走散発異常の時）又は継続停止（非暴走継続異常の時）することになる。これは，実施の形態１の場合と同様である。

（３）実施の形態２の要点と特徴
以上の説明で明らかなとおり，この発明の実施の形態２による車載エンジン制御装置は，エンジン制御出力回路部177a・178aに接続された第１の主制御回路部120Bと，この主制御回路部120Bにシリアル接続された第１の監視制御回路部130Bと，第１のエラー処理回路部160Bとを第１筐体70aに収納した機能分離型の車載エンジン制御装置100Bであって，この車載エンジン制御装置100Bには，変速機制御出力回路部179d・179cに接続された第２の主制御回路部120Cと，この主制御回路部120Cにシリアル接続された第２の監視制御回路部130Cと，第２のエラー処理回路部160Cを第２筐体70bに収納した変速機制御装置100Cが接続されており，前記第１の主制御回路部120Bは，エンジン制御に使用される第１のセンサ群103と，変速機制御の一部と共用される第２のセンサ群104aから得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも燃料噴射用電磁弁107aに対する燃料噴射制御出力OUT10と，吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータ108aへの開弁制御出力OUT11とを発生する第１のマイクロプロセッサCPU10を包含し，前記吸気弁開度制御用モータ108aによる前記吸気弁の開弁駆動機構は，この吸気弁開度制御用モータ108aに対する給電を停止したときに，固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含するとともに，前記第２の主制御回路部120Cは，変速機制御に使用される第２のセンサ群104と，エンジン制御の一部と共用される第１のセンサ群103aから得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも自動変速制御用電磁弁109cに対する変速制御出力OUT22を発生する第２のマイクロプロセッサCPU20を包含している。

そして，前記自動変速制御用電磁弁109cを包含する自動変速機109aの変速駆動機構は，可変速前進運転中にこの自動変速機に対する給電を停止したとき，又は前記自動変速制御用電磁弁109cの全てに対する駆動を停止したときに，中高速運転に適した固定変速比で，少なくとも前進が行える変速比固定機構を包含し，前記第１の監視制御回路部130Bは，運転動作中の前記第１のマイクロプロセッサCPU10に対して，少なくとも前記開弁制御出力OUT11の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記第１のマイクロプロセッサCPU10からの回答情報を受信して，予め前記第１の監視制御回路部130Bに格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した開弁制御異常の有無を判定して，開弁系制御異常信号ER11の一つとなる開弁制御異常信号QAEk（k＝11）を生成する開弁系制御異常判定手段308aを備え，前記第１のエラー処理回路部160Bは，前記第１のマイクロプロセッサCPU10の演算周期が異常であるときに，基本リセット信号RST0を発生して，この第１のマイクロプロセッサCPU10を初期化して再起動するウォッチドッグタイマ161と，前記基本リセット信号RST0及び前記開弁制御異常信号QAE11の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路165aと，第１ゲート回路166aとを備えている。

そしてまた，前記第１記憶回路165aが異常発生を記憶すると，第１遮断回路198によって前記吸気弁開度制御用モータ108aに対する給電を停止し，前記第１ゲート回路166aは，前記第１状態が，まだ不成立であるときに，前記基本リセット信号RST0及び前記開弁制御異常信号QAE11によって前記第１のマイクロプロセッサCPU10をリセットし，前記第１記憶回路165aが異常発生を記憶した後は，前記開弁制御異常信号QAE11による前記第１のマイクロプロセッサCPU10のリセット処理を禁止して，開弁制御に関する継続的な非暴走反復異常が，燃料噴射制御に波及するのを抑制するとともに，前記第２のエラー処理回路部160Cは，少なくとも変速系制御異常信号ER22の発生状態を検出記憶し，これに応動する第２遮断回路199は，変速系制御異常が検出されたとによって前記自動変速機109aの中の，少なくとも前記自動変速制御用電磁弁109cに対する駆動又は給電を停止するようになっている。

前記第２の主制御回路部120Cは，前記自動変速制御用電磁弁109cに対する前記変速制御出力OUT22と，低速段選択用電磁弁109dに対する変速機制御出力OUT20を発生し，前記第２の監視制御回路部130Cはまた，運転動作中の前記第２のマイクロプロセッサCPU20に対して，少なくとも前記変速制御出力OUT22の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記第２のマイクロプロセッサCPU20からの回答情報を受信して，予め前記第２の監視制御回路部130Cに格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した変速制御異常の有無を判定して，前記変速系制御異常信号ER22の一つとなる変速制御異常信号QAEk(ｋ＝22）を生成する変速系制御異常判定手段308bを備え，前記第２のエラー処理回路部160Cは，前記ウォッチドッグタイマ161が発生する前記基本リセット信号RST0と，前記変速制御異常信号QAE22の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定閾値以上となる第２状態が成立したときにセットされる第２記憶回路165bと，第２ゲート回路166bとを備えている。

そして，前記第２記憶回路165bが異常発生を記憶すると，第２遮断回路199によって前記自動変速制御用電磁弁109cに対する給電を停止するか，又は前記変速制御出力OUT22の発生を停止し，前記第２ゲート回路166bは，前記第２状態が，まだ不成立であるときに，前記基本リセット信号RST0及び前記変速制御異常信号QAE22によって前記第２のマイクロプロセッサCPU20をリセットし，前記第２記憶回路165bが異常発生を記憶した後は，前記変速制御異常信号QAE22による前記第２のマイクロプロセッサCPU20のリセット処理を禁止して，自動変速制御に関する継続的な非暴走反復異常が，その他の変速機制御出力の動作に波及するのを抑制し，前記変速機制御出力OUT20は，前記第２記憶回路165bが異常発生を記憶した後，一旦は可変速前進運転モードを手動解除してから，後退又は低速前進の運転モードに切換えられたときに有効となって，前記低速段選択用電磁弁109dを通電駆動するようになっている。

以上のとおり，この発明の請求項６に関連し，ウォッチドッグタイマによる基本リセット信号，及び制御異常判定手段による変速制御異常信号の発生回数又は発生頻度が所定閾値以上となる第２状態が成立すると，第２記憶回路が異常発生を記憶して，自動変速制御用電磁弁に対する給電を停止するか，変速制御出力の発生を停止して中高速運転用の固定変速比とするとともに，第２記憶回路が異常発生を記憶するまでは基本リセット信号と変速制御異常信号による第２のマイクロプロセッサのリセット処理が実行され，第２記憶回路が異常発生を記憶した後は，基本リセット信号による第２のマイクロプロセッサのリセット処理は継続実行されるが，変速制御異常信号による第２のマイクロプロセッサのリセット処理は禁止されるようになっている。

従って，変速制御異常信号に関しては，運転開始後の所定回数又は所定頻度未満の異常発生については第２のマイクロプロセッサを初期化・再起動して散発異常に対する回復処理を行って，正常に変速制御を行うことができるとともに，異常発生が継続する場合にはこの回復処理は停止するので，継続異常であっても第２のマイクロプロセッサの暴走異常には至らない非暴走反復異常に関しては第２のマイクロプロセッサがリセットされることがなく，その結果として第２のマイクロプロセッサによる変速制御は行えないが，低速段選択用電磁弁の駆動制御が可能であって，低速変速比による退避運転が有効となり，マイクロプロセッサの暴走異常が発生すると，常時ウォッチドッグタイマによって初期化・再起動が行われるので，この暴走異常が偶発・散発的なものであれば，少なくとも前後進選択制御は正常状態に回復して低速退避運転を継続することができる特徴がある。即ち，自動変速機に対する電源停止が行われておらず，後退又は低速前進モードが選択されているときには，自動変速制御用電磁弁の一部又は専用の低速段選択用電磁弁を用いて低速前進又は後退の運転が可能となっていて，脱輪からの脱出や急坂登行に対する退避走行を容易に行うことができる特徴がある。これは，実施の形態３による車載エンジン制御装置100Bdや変速機制御装置100Cdについても同様である。

前記第１の監視制御回路部130Bは，前記第１記憶回路165aが前記第１状態の発生を記憶した後に，前記開弁制御異常信号QAE11を生成するための開弁制御に関する質問情報の送信を停止するか，前記第２の監視制御回路部130Cは，前記第２記憶回路165bが前記第２状態の発生を記憶した後に前記変速制御異常信号QAE22を生成するための変速制御に関する質問情報の送信を停止するか，或いは，前記第１の主制御回路部120Bは，前記第１記憶回路165aが前記第１状態の発生を記憶した後に前記吸気弁開度制御用モータ108aに対する開弁制御出力OUT11を生成する制御プログラムの実行を停止するか，前記第２の主制御回路部120Cは，前記第２記憶回路165bが前記第２状態の発生を記憶した後に前記自動変速制御用電磁弁109cに対する変速制御出力OUT22を生成する制御プログラムの実行を停止するようになっている。

以上のとおり，この発明の請求項７に関連し，第１記憶回路が開弁制御異常の発生を記憶すると開弁制御に関する質問情報の送信を停止し，望ましくは開弁制御出力の生成プログラムの実行を停止し，第２記憶回路が変速制御異常の発生を記憶すると変速制御に関する質問情報の送信を停止し，望ましくは変速制御出力の生成プログラムの実行を停止するようになっている。従って，マイクロプロセッサは不要となった制御プログラムや回答情報生成プログラムを実行する制御負担が軽減されるとともに，異常発生の要因となったプログラムを実行することによってウォッチドッグタイマが作動するのを防止することができる特徴がある。これは，実施の形態３による車載エンジン制御装置100Bdや変速機制御
装置100Cdについても同様である。

実施の形態３
（１）構成の詳細な説明
以下，この発明の実施の形態３による車載エンジン制御装置100Adの全体構成ブロック図である図９について，図１のものとの相違点を中心にしてその構成を説明する。図９において，車載エンジン制御装置100Adは，図示しない回路基板に搭載されて集合筐体70に収納される主制御回路部120Aと，監視制御回路部130Dと，エラー処理回路部160Dを主体として構成されていて，この車載エンジン制御装置100Adは前述した車載エンジン制御装置100Aと同様に，エンジン制御回路機能と変速機制御機能とを包含した機能一体型の車載エンジン制御装置を構成している。この車載エンジン制御装置100Adの外部接続機器は前述の車載エンジン制御装置100Aの場合と同一であるとともに，監視制御回路部130Dと，エラー処理回路部160Dもその機能は前述の監視制御回路部130Aと，エラー処理回路部160Aと同一である。但し，監視制御回路部130Dとエラー処理回路部160Dとは，集積回路素子180として一体化されている。また，集積回路素子180は，図１における第１・第２の入力インタフェース回路173・174と，電源遮断回路196，自己保持回路197，第１遮断回路198，第２遮断回路199を包含しているが，エンジン制御出力回路部177a・178a，変速機制御出力回路部179a（179d・179c)や定電圧電源110のパワー回路部は図示しない回路基板上に直接搭載されている。

次に，この発明の実施の形態３の変形形態である，車載エンジン制御装置100Bdの全体構成ブロック図である図10について，図５のものとの相違点を中心にしてその構成を説明する。図10において，車載エンジン制御装置100Bdは，図示しない回路基板に搭載されて第１筐体70aに収納される第１の主制御回路部120Bと，第１の監視制御回路部130D1と，第１のエラー処理回路部160D1を主体として構成されていて，この車載エンジン制御装置100Bdはエンジン制御機能のみを包含し，変速機制御機能を包含した後述の変速機制御装置100Cdと協働して機能分離型の車載エンジン制御装置を構成している。この車載エンジン制御装置100Bdの外部接続機器は前述の車載エンジン制御装置100Bの場合と同一であるとともに，第１の監視制御回路部130D1と，第１のエラー処理回路部160D1もその機能は前述の第１の監視制御回路部130Bと，第１のエラー処理回路部160Bと同一である。但し，第１の主制御回路部120Bに含まれる第１のマイクロプロセッサCPU10には，図示しない外部通信回路190が接続されて，後述の第２のマイクロプロセッサCPU20とシリアル交信するようになっている。

また，第１の監視制御回路部130D1と第１のエラー処理回路部160D1とは，集積回路素子180として一体化されていて，第１のエラー処理回路部160D1の中の第２論理和回路163bは不使用となっており，第２論理和回路163bの入力回路は図示しない回路基板によってグランド回路に接続されている。また，集積回路素子180は，図１における第１・第２の入力インタフェース回路173・174と，電源遮断回路196，自己保持回路197，第１遮断回路198，第２遮断回路199を包含しているが，エンジン制御出力回路部177a・178aや定電圧電源110のパワー回路部は図示しない回路基板上に直接搭載されている。しかし，第２の入力インタフェース回路174に対しては，図５における第２のセンサ群104aが接続されて，第２の入力インタフェース回路174の一部は不使用となっているとともに，第２遮断回路199も不使用となっている。

次に，この発明の実施の形態３の変形形態における，変速機制御装置100Cdの全体構成ブロック図である図11について，図７のものとの相違点を中心にしてその構成を説明する。図11において，変速機制御装置100Cdは，図示しない回路基板に搭載されて第２筐体70bに収納される第２の主制御回路部120Cと，第２の監視制御回路部130D2と，第２のエラー処理回路部160D2を主体として構成されていて，この変速機制御装置100Cdは変速機制御機能のみを包含し，エンジン制御機能を包含した前述の車載エンジン制御装置100Bdと協働して機能分離型の車載エンジン制御装置の一部を構成している。この変速機制御装置100Cdの外部接続機器は前述の変速機制御装置100Cの場合と同一であるとともに，第２の監視制御回路部130D2と，第２のエラー処理回路部160D2もその機能は前述の第２の監視制御回路部130Cと，第２のエラー処理回路部160Cと同一である。但し，第２の主制御回路部120Cに含まれる第２のマイクロプロセッサCPU20には，図示しない外部通信回路190が接続されて，前述した第１のマイクロプロセッサCPU10とシリアル交信するようになっている。

また，第２の監視制御回路部130D2と第２のエラー処理回路部160D2とは，集積回路素子180として一体化されていて，第２のエラー処理回路部160D2の中の第１論理和回路163aは不使用となっており，第１論理和回路163aの入力回路は図示しない回路基板によってグランド回路に接続されている。また，集積回路素子180は，図１における第１・第２の入力インタフェース回路173・174と，電源遮断回路196，自己保持回路197，第１遮断回路198，第２遮断回路199を包含しているが，変速機制御出力回路部179d・179cや定電圧電源110のパワー回路部は図示しない回路基板上に直接搭載されている。しかし，第１の入力インタフェース回路173に対しては，図７における第１のセンサ群103aが接続されて，第１の入力インタフェース回路173の一部は不使用となっているとともに，第１遮断回路198は不使用となっている。

以上の説明で明らかなとおり，図９〜図11で説明した監視制御回路部と，エラー処理回路とは，それぞれが共用の監視制御回路部130D及び共用のエラー処理回路部160Dとなっていて，同一の集積回路素子180として一体化されている。なお，実施の形態１〜３において，主機制御電源リレー107b，開弁制御電源リレー108b，変速制御電源リレー109bは有接点の電磁リレーとして図示されているが，これは半導体開閉素子による無接点の電源リレーとし，その出力素子を車載エンジン制御装置の内部に設けることも可能である。また，燃料噴射制御出力OUT0・OUT10，開弁制御出力OUT1・OUT11，変速機制御出力OUT20，変速制御出力OUT22は，各電気負荷の下流位置に接続されているが，これを上流位置に接続することも可能である。

（２）実施の形態３の要点と特徴
以上の説明で明らかなとおり，この発明の実施の形態３による車載エンジン制御装置は，エンジン制御出力回路部177a・178aと，変速機制御出力回路部179aのそれぞれに接続された主制御回路部120Aと，この主制御回路部120Aにシリアル接続された監視制御回路部130Dと，エラー処理回路部160Dとを集合筐体70に収納した複合機能形の車載エンジン制御装置100Adであるか，エンジン制御出力回路部177a・178aに接続された第１の主制御回路部120Bと，この主制御回路部120Bにシリアル接続された第１の監視制御回路部130D1と，第１のエラー処理回路部160D1とを第１筐体70aに収納した機能分離型の車載エンジン制御装置100Bdであって，この機能分離型の車載エンジン制御装置100Bdには，変速機制御出力回路部179d・179cに接続された第２の主制御回路部120Cと，この主制御回路部120Cにシリアル接続された第２の監視制御回路部130D2と，第２のエラー処理回路部160D2とを第２筐体70bに収納した変速機制御装置100Cdが接続されており，前記監視制御回路部130Dと前記第１の監視制御回路部130D1及び前記第２の監視制御回路部130D2，並びに，前記エラー処理回路部160Dと前記第１のエラー処理回路部160D1及び前記第２のエラー処理回路部160D2は，それらの間で共通する部分の重複を避けて（重複しないように）全てが一体化されていて，この一体化素子は，前記主制御回路部120A，前記第１の主制御回路部120B，又は前記第１の主制御回路部120Cと協働する共用の集積回路素子180を構成し，前記主制御回路部120A，前記第１の主制御回路部120Bは，それぞれ，エンジン制御と変速機制御用に使用される第１のセンサ群103と，第２のセンサ群104・104aから得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも燃料噴射用電磁弁107aに対する燃料噴射制御出力OUT0・OUT10と，吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータ108aへの開弁制御出力OUT1・OUT11とを発生する，マイクロプロセッサCPU0又は第１のマイクロプロセッサCPU10を包含している。

そして，前記主制御回路部120A，前記第２の主制御回路部120Cは，それぞれ，エンジン制御と変速機制御用に使用される第１のセンサ群103・103aと，第２のセンサ群104から得られる開閉信号又はアナログ信号を入力信号として動作して，自動変速機109aに対する少なくとも変速制御出力OUT22を含む変速機用制御出力OUT2を発生する前記マイクロプロセッサCPU0又は第２のマイクロプロセッサCPU20を包含し，前記吸気弁開度制御用モータ108aによる前記吸気弁の開弁駆動機構は，この吸気弁開度制御用モータ108aに対する給電を停止したときに，固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含するとともに，前記自動変速機109aの変速駆動機構は，可変速前進運転中にこの自動変速機109aに対する給電を停止したとき,又は，この自動変速機109aに包含される自動変速制御用電磁弁109cの全てに対する給電駆動を停止したときに，中高速運転に適した固定変速比で，少なくとも前進が行える変速比固定機構を包含し，前記集積回路素子180に内蔵された共用の監視制御回路部130Dは，運転動作中の前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10に対して，少なくとも前記開弁制御出力OUT1・OUT11の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10からの回答情報を受信して，予め前記共用の監視制御回路部130Dに格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した開弁制御異常の有無を判定して，開弁系制御異常信号ER1・ER11の一つとなる開弁制御異常信号QAEk(ｋ＝1又は11）を生成する開弁系制御異常判定手段308aを備えている。

そしてまた，前記集積回路素子180に内蔵された共用のエラー処理回路部160Dは，前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10の演算周期が異常であるときに，基本リセット信号RST0を発生して，このマイクロプロセッサCPU0又は第１のマイクロプロセッサCPU10を初期化して再起動するウォッチドッグタイマ161と，前記基本リセット信号RST0及び前記開弁制御異常信号QAE1・QAE11の発生回数又は発生頻度，或いは合算発生回数又は頻度が所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路165aと，第１ゲート回路166aとを備え，前記第１記憶回路165aが異常発生を記憶すると，第１遮断回路198によって前記吸気弁開度制御用モータ108aに対する給電を停止し，前記第１ゲート回路166aは，前記第１状態が，まだ不成立であるときに，前記基本リセット信号RST0及び前記開弁制御異常信号QAE1・QAE11によって前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10をリセットし，前記第１記憶回路165aが異常発生を記憶した後は，前記開弁制御異常信号QAE1・QAE11による前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10のリセット処理を禁止して，開弁制御に関する継続的な非暴走反復異常が，燃料噴射制御に波及するのを抑制するとともに，前記主制御回路部120A及び前記第２の主制御回路部120Cは，前記集積回路素子180に内蔵された前記共用のエラー処理回路部160Dと協働して，少なくとも変速系制御異常信号ER2・ER22の発生状態を検出記憶し，これに応動する第２遮断回路199は，変速系制御異常が検出されたとによって前記自動変速機109aの中の，少なくとも自動変速制御用電磁弁109cに対する駆動出力を停止するようになっている。

前記集積回路素子180は，主機給電指令出力RY0・RY10・RY20と，第１補機給電指令出力RY1・RY11と，第２補機給電指令出力RY2・RY22とを発生するための指令端子に接続された，主機給電制御出力RY00と，第１補機給電制御出力RY01と，第２補機給電制御出力RY02とを備え，前記主機給電指令出力RY0・RY10・RY20は，電源スイッチ105が閉路されたことに伴って給電出力を発生し，これにより前記マイクロプロセッサCPU0若しくは前記第１のマイクロプロセッサCPU10及び前記第２のマイクロプロセッサCPU20に給電されて，その制御動作が開始したことに伴って，前記ウォッチドッグタイマ161が当該各マイクロプロセッサの正常動作を検出している状態で給電指令を持続して自己保持給電を行うとともに，前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10が発生する燃料噴射制御出力OUT0・OUT10によって前記燃料噴射用電磁弁107aを駆動制御し，或いは，前記マ
イクロプロセッサCPU0又は前記第２のマイクロプロセッサCPU20が発生する変速機制御出力OUT20によって，前記自動変速機109aに含まれる前記自動変速制御用電磁弁109c以外の基本電気負荷となる低速段選択用電磁弁109dを駆動制御し，前記第１補機給電指令出力RY1・RY11は，前記吸気弁開度制御用モータ108aに対する給電回路を閉成し，前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10が発生する開弁制御出力OUT1・OUT11によって前記吸気弁開度制御用モータ108aを駆動制御し，前記第２補機給電指令出力RY2・RY22は，前記自動変速機109aに対する給電回路を閉成し，前記マイクロプロセッサCPU0が発生する前記変速機用制御出力OUT2によって，前記自動変速機109aを駆動制御するか，前記第２のマイクロプロセッサCPU20が発生する変速制御出力OUT22によって前記自動変速制御用電磁弁109cを駆動制御するようになっている。

以上のとおり，この発明の請求項８に関連し，各マイクロプロセッサの何れかと協働する集積回路素子は，開弁制御用の第１補機給電制御出力と，変速制御用の第２補機給電制御出力を備えるとともに，エンジン制御用及び変速機制御用に適用される主機給電制御出力を備えている。従って，エンジン制御と変速機制御を一つの主制御回路部によって行うものである場合には第２補機給電制御出力によって自動変速機全体に対する給電を行い，変速機制御を第２の主制御回路部によって行う場合には，主機給電制御出力によって自動変速機全体に対する給電を行い，第２補機給電制御出力によって自動変速制御用電磁弁に対する給電停止を個別に行って，変速制御異常が発生しても自動変速制御以外の基本電気負荷の制御が可能となり，集積回路素子の持つ機能をムダなく有効活用することができる特徴がある。

前記開弁制御に関する第１記憶回路165aは，前記開弁系制御異常信号ER1・ER11として，前記基本リセット信号RST0，前記開弁制御異常信号QAE1・QAE11，開弁制御部メモリ異常信号MME1・MME11，及び開弁制御部Ｈ／Ｗ異常信号HDE1・HDE11を含み，これらの異常発生要因の個々の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定の判定閾値以上となったときに前記第１状態の発生を記憶し，前記開弁制御部メモリ異常信号MME1・MME11は，前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10と協働するメモリのうちで，少なくとも開弁制御領域に関するＲＡＭメモリの符号点検異常が発生したときに，前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10によって生成される異常検出信号であり，前記開弁制御部Ｈ／Ｗ異常信号HDE1・HDE11は，前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10に接続された，開弁
制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10によって生成される異常検出信号であり，前記集積回路素子180はまた，通信異常と質疑応答異常とを包含した変速制御異常に関する第２記憶回路165bを備え，この第２記憶回路は，前記変速系制御異常信号ER2・ER22として，前記基本リセット信号RST0，変速制御異常信号QAE2・QAE22，変速制御部メモリ異常信号MME2・MME22，及び変速制御部Ｈ／Ｗ異常信号HDE2・HDE22を含み，これらの異常発生要因の個々の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定の判定閾値以上となったときに第２状態の発生を記憶するようになっている。

そして，前記変速制御異常信号QAE2・QAE22は，前記マイクロプロセッサCPU0又は前記第２のマイクロプロセッサCPU20が生成する前記変速制御出力OUT22の生成プログラムに関連し，前記共用の監視制御回路部130Dが発生する複数の質問情報と，前記各マイクロプロセッサCPU0・CPU20から得られた回答情報を対比して，所定の正解情報が得られなかったときに，前記共用の監視制御回路部130Dによって生成される異常検出信号であり，前記変速制御部メモリ異常信号MME2・MME22は，前記マイクロプロセッサCPU0又は前記第２のマイクロプロセッサCPU20と協働するメモリのうちで，少なくとも変速制御領域に関するＲＡＭメモリの符号点検異常が発生したときに，前記マイクロプロセッサCPU0又は前記第２のマイクロプロセッサCPU20によって生成される異常検出信号であり，前記変速制御部Ｈ／Ｗ異常信号HDE2・HDE22は，前記マイクロプロセッサCPU0又は前記第２のマイクロプロ
セッサCPU20に接続された，変速制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，前記マイクロプロセッサCPU0又は前記第２のマイクロプロセッサCPU20によって生成される異常検出信号であり，前記第２記憶回路165bが異常発生を記憶すると，第２遮断回路199によって前記自動変速機109aに対する給電を停止するか，又は前記自動変速制御用電磁弁109cの駆動停止が行われ，前記第１記憶回路165aと前記第２記憶回路165bとは，前記電源スイッチ105が閉路されたときに初期化されるようになっている。

以上のとおり，この発明の請求項９に関連し，第１状態の発生を記憶する第１記憶回路は，ウォッチドッグタイマによる基本リセット信号と開弁制御異常信号又は開弁制御部メモリ異常信号又は開弁制御部Ｈ／Ｗ異常信号の発生状態に応動して開弁制御を停止し，第２状態の発生を記憶する第２記憶回路は，ウォッチドッグタイマによる基本リセット信号と変速制御異常信号又は変速制御部メモリ異常信号又は変速制御部Ｈ／Ｗ異常信号の発生状態に応動して自動変速制御を停止し，第１記憶回路と第２記憶回路とは電源スイッチの投入時点でリセットされるようになっている。従って，質疑応答異常の監視は開弁制御と変速制御の両方に対して個別に行われ，多様な異常検出を統一されたエラー処理回路によって統制処理することができるので，集積回路素子を簡略化することができる特徴がある。これは，実施の形態１及び実施の形態２についても同様である。

前記マイクロプロセッサCPU0と，前記第１及び第２のマイクロプロセッサCPU10・CPU20とは，異常発生時に合成リセット信号RST00・RST10・RST20によって初期化して再起動され，前記合成リセット信号RST00・RST10・RST20は，前記ウォッチドッグタイマ161が発生する基本リセット信号RST0に加えて，基本制御異常信号QAE0・QAE10・QAE20，基本部メモリ異常信号MME0・MME10・MME20，基本部Ｈ/Ｗ異常信号HDE0・HDE10・HDE20，及び第１リセット信号RST1・RST11と第２リセット信号RST2・RST22との何れか一方又は両方、が論理和結合されており，前記基本制御異常信号QAE0・QAE10・QAE20は，前記マイクロプロセッサCPU0又は前記第１のマイクロプロセッサCPU10が生成する燃料噴射制御出力OUT0・OUT10，或いは前記第２のマイクロプロセッサCPU20が生成する変速機制御出力OUT20を含む基本制御の生成プログラムに関連し，前記共用の監視制御回路部130Dが発生する複数の質問情報と，前記マイクロプロセッサCPU0又は前記第１及び第２のマイクロプロセッサCPU10・CPU20から得られた回答情報を対比して，所定の正解情報が得られなかったときに，前記共用の監視制御回路部130Dによって生成される異常検出信号であり，前記基本部メモリ異常信号MME0・MME10・MME20は，前記マイクロプロセッサCPU0又は前記第１と第２のマイクロプロセッサCPU10・CPU20と協働するメモリのうちで，少なくとも基本制御領域に関するＲＡＭメモリに符号点検異常が発生したときに，前記マイクロプロセッサCPU0又は前記第１と第２のマイクロプロセッサCPU10・CPU20によって生成される異常検出信号である。

そして，前記基本部Ｈ/Ｗ異常信号HDE0・HDE10・HDE20は，前記マイクロプロセッサCPU0又は前記第１と第２のマイクロプロセッサCPU10・CPU20に接続された前記基本制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，前記マイクロプロセッサCPU0又は前記第１と第２のマイクロプロセッサCPU10・CPU20によって生成される異常検出信号であり，前記第１リセット信号RST1・RST11は，前記第１記憶回路165aに対する前記開弁系制御異常信号ER1・ER11である前記基本リセット信号RST0，前記開弁制御異常信号QAE1・QAE11，開弁制御部メモリ異常信号MME1・MME11，及び開弁制御部Ｈ／Ｗ異常信号HDE1・HDE11の論理和信号であって，この論理和信号は前記第１記憶回路165aが異常発生を記憶したことに伴って，第１ゲート回路166aによって遮断され，前記第２リセット信号RST2・RST22は，前記第２記憶回路165bに対する前記変速系制御異常信号ER2・ER22である前記基本リセット信号RST0，前記変速制御異常信号QAE2・QAE22，変速制御部メモリ異常信号MME2・MME22，及び変速制御部Ｈ／Ｗ異常信号HDE2・HDE22の論理和信号であって，この論理和信号は前記第２記憶回路165bが異常発生を記憶したことに伴って，第２ゲート回路166bによって遮断され，前記プログラムメモリの基本制御領域と，開弁制御領域又は変速制御領域とに重なり部分があるときには，当該重なり部分はどちらか一方の領域又は両方の領域に属するものとして扱うようになっている。

以上のとおり，この発明の請求項10に関連し，各マイクロプロセッサは合成リセット信号によって初期化と再起動が行われ，この合成リセット信号は基本制御と開弁制御と変速制御とのそれぞれに関連する，質疑応答異常信号とメモリ異常検出信号とハードウエア異常信号を包含し，このうちの開弁制御に関連する異常信号は第１記憶回路が異常発生を記憶したことに伴って無効となり，変速制御に関連する異常信号は第２記憶回路が異常発生を記憶したことに伴って無効となっている。従って，多様な異常検出手段によって全体としての異常監視機能が向上されているとともに，何らかの異常発生が検出されたことによって基本機能が停止して，退避運転が行えなくなるのを回避し，多様な退避運転モードによって退避運転が行える特徴がある。これは，実施の形態１及び実施の形態２についても同様である。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

100A・100B・100Ad・100Bd 車載エンジン制御装置，100C・100Cd 変速機制御装置，103・103a 第１のセンサ群，104・104a 第２のセンサ群、105 電源スイッチ、107a 燃料噴射用電磁弁，108a 吸気弁開度制御用モータ，109a 自動変速機，109c 自動変速制御用電磁弁，109d 基本電気負荷（低速段選択用電磁弁），120A 主制御回路部、120B・120C 第１・第２の主制御回路部，130A 監視制御回路部，130B・130C 第１・第２の監視制御回路部，130D・D1・D2 共用の監視制御回路部，160A エラー処理回路部，160B・160C 第１・第２のエラー処理回路部，160D・D1・D2 共用のエラー処理回路部，161 ウォッチドッグタイマ，165a 第１記憶回路，165b 第２記憶回路，166a 第１ゲート回路，166b 第２ゲート回路，177a・178a エンジン制御出力回路部，179a 変速機制御出力回路部，179b・179c 変速機制御出力回路部，180 集積回路素子，198 第１遮断回路，199 第２遮断回路，308a 開弁制御異常判定手段，308b 変速制御異常判定手段，70 集合筐体，70a 第１筐体，70b 第２筐体，CPU0 マイクロプロセッサ，CPU10 第１のマイクロプロセッサ，CPU20 第２のマイクロプロセッサ，ER1・ER11 開弁系制御異常信号，ER2・ER22 変速系制御異常信号，HDE0・HDE10・HDE20 基本部Ｈ/Ｗ異常信号，HDE1・HDE11 開弁制御部Ｈ/Ｗ異常信号，HDE2・HDE22 変速制御部Ｈ/Ｗ異常信号，MME0・MME10・MME20 基本部メモリ異常信号，MME1・MME11 開弁制御部メモリ異常信号，MME2・MME22 変速制御部メモリ異常信号，OUT0・OUT10 燃料噴射制御出力，OUT1・OUT11 開弁制御出力，OUT2変速機用制御出力，OUT20 変速機制御出力，OUT22 変速制御出力，QAEk
質疑応答異常信号，QAE0・QAE10・QAE20 基本制御異常信号，QAE1・QAE11 開弁制御異常信号，QAE2・QAE22 変速制御異常信号，RY0・RY10・RY20 主機給電指令出力，RY1・RY11 第１補機給電指令出力，RY2・RY22 第２補機給電指令出力，RST0 基本リセット信号，RST1・RST11 第１リセット信号，RST2・RST22 第２リセット信号，RST00・RST10・RST20 合成リセット信号

Claims

エンジン制御出力回路部と，変速機制御出力回路部のそれぞれに接続された主制御回路部と，この主制御回路部にシリアル接続された監視制御回路部と，エラー処理回路部とを集合筐体に収納した複合機能形の車載エンジン制御装置であって，
前記主制御回路部は，エンジン制御と変速機制御用に使用される第１のセンサ群と，第２のセンサ群から得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力と，吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力と，自動変速機に対する少なくとも変速制御出力を含む変速機用制御出力とを発生するマイクロプロセッサを包含し，前記吸気弁開度制御用モータによる前記吸気弁の開弁駆動機構は，この吸気弁開度制御用モータに対する給電を停止したときに，固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含するとともに，
前記自動変速機の変速駆動機構は，可変速前進運転中にこの自動変速機に対する給電を停止したとき,又は，この自動変速機に包含される自動変速制御用電磁弁の全てに対する
給電駆動を停止したときに，中高速運転に適した固定変速比で，少なくとも前進が行える変速比固定機構を包含し，
前記監視制御回路部は，運転動作中の前記マイクロプロセッサに対して，少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記マイクロプロセッサからの回答情報を受信して，予め前記監視制御回路部に格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した開弁制御異常の有無を判定して，開弁系制御異常信号の一つとなる開弁制御異常信号を生成する開弁系制御異常判定手段を備え，
前記エラー処理回路部は，前記マイクロプロセッサの演算周期が異常であるときに，基本リセット信号を発生して，このマイクロプロセッサを初期化して再起動するウォッチドッグタイマと，前記基本リセット信号及び前記開弁制御異常信号の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と，第１ゲート回路とを備え，
前記第１記憶回路が異常発生を記憶すると，第１遮断回路によって前記吸気弁開度制御用モータに対する給電を停止し，
前記第１ゲート回路は，前記第１状態が，まだ不成立であるときに，前記基本リセット信号及び前記開弁制御異常信号によって前記マイクロプロセッサをリセットし，前記第１記憶回路が異常発生を記憶した後は，前記開弁制御異常信号による前記マイクロプロセッサのリセット処理を禁止して，開弁制御に関する継続的な非暴走反復異常が，燃料噴射制御に波及するのを抑制するとともに，
前記エラー処理回路部は更に，少なくとも変速系制御異常信号の発生状態を検出記憶し，これに応動する第２遮断回路は，変速系制御異常が検出されたとによって前記自動変速機の中の，少なくとも自動変速制御用電磁弁に対する給電を停止する車載エンジン制御装置。
エンジン制御出力回路部に接続された第１の主制御回路部と，この主制御回路部にシリアル接続された第１の監視制御回路部と，第１のエラー処理回路部とを第１筐体に収納した機能分離型の車載エンジン制御装置であって，
この車載エンジン制御装置には，変速機制御出力回路部に接続された第２の主制御回路部と，この主制御回路部にシリアル接続された第２の監視制御回路部と，第２のエラー処理回路部を第２筐体に収納した変速機制御装置が接続されており，
前記第１の主制御回路部は，エンジン制御に使用される第１のセンサ群と，変速機制御の一部と共用される第２のセンサ群から得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力と，吸気スロット
ルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力とを発生する第１のマイクロプロセッサを包含し，
前記吸気弁開度制御用モータによる前記吸気弁の開弁駆動機構は，この吸気弁開度制御用モータに対する給電を停止したときに，固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含するとともに，
前記第２の主制御回路部は，変速機制御に使用される第２のセンサ群と，エンジン制御の一部と共用される第１のセンサ群から得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも自動変速制御用電磁弁に対する変速制御出力を発生する第２のマイクロプロセッサを包含し，
前記自動変速制御用電磁弁を包含する自動変速機の変速駆動機構は，可変速前進運転中にこの自動変速機に対する給電を停止したとき，又は前記自動変速制御用電磁弁の全てに対する駆動を停止したときに，中高速運転に適した固定変速比で，少なくとも前進が行える変速比固定機構を包含し，
前記第１の監視制御回路部は，運転動作中の前記第１のマイクロプロセッサに対して，少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記第１のマイクロプロセッサからの回答情報を受信して，予め前記第１の監視制御回路部に格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した開弁制御異常の有無を判定して，開弁系制御異常信号の一つとなる開弁制御異常信号を生成する開弁系制御異常判定手段を備え，
前記第１のエラー処理回路部は，前記第１のマイクロプロセッサの演算周期が異常であるときに，基本リセット信号を発生して，この第１のマイクロプロセッサを初期化して再起動するウォッチドッグタイマと，前記基本リセット信号及び前記開弁制御異常信号の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と，第１ゲート回路とを備え，
前記第１記憶回路が異常発生を記憶すると，第１遮断回路によって前記吸気弁開度制御用モータに対する給電を停止し，
前記第１ゲート回路は，前記第１状態が，まだ不成立であるときに，前記基本リセット信号及び前記開弁制御異常信号によって前記第１のマイクロプロセッサをリセットし，前記第１記憶回路が異常発生を記憶した後は，前記開弁制御異常信号による前記第１のマイクロプロセッサのリセット処理を禁止して，開弁制御に関する継続的な非暴走反復異常が，燃料噴射制御に波及するのを抑制するとともに，
前記第２のエラー処理回路部は，少なくとも変速系制御異常信号の発生状態を検出記憶し，これに応動する第２遮断回路は，変速系制御異常が検出されたとによって前記自動変速機の中の，少なくとも前記自動変速制御用電磁弁に対する駆動又は給電を停止する車載エンジン制御装置。
エンジン制御出力回路部と，変速機制御出力回路部のそれぞれに接続された主制御回路部と，この主制御回路部にシリアル接続された監視制御回路部と，エラー処理回路部とを集合筐体に収納した複合機能形の車載エンジン制御装置であるか，
エンジン制御出力回路部に接続された第１の主制御回路部と，この主制御回路部にシリアル接続された第１の監視制御回路部と，第１のエラー処理回路部とを第１筐体に収納した機能分離型の車載エンジン制御装置であって，
この機能分離型の車載エンジン制御装置には，変速機制御出力回路部に接続された第２の主制御回路部と，この主制御回路部にシリアル接続された第２の監視制御回路部と，第２のエラー処理回路部とを第２筐体に収納した変速機制御装置が接続されており，
前記監視制御回路部と前記第１の監視制御回路部及び前記第２の監視制御回路部，並びに，前記エラー処理回路部と前記第１のエラー処理回路部及び前記第２のエラー処理回路部は，それらの間で共通する部分の重複を避けて全てが一体化されていて，この一体化素子は，前記主制御回路部，前記第１の主制御回路部，又は第２の主制御回路部と協働する
共用の集積回路素子を構成し，
前記主制御回路部，前記第１の主制御回路部は，それぞれ，エンジン制御と変速機制御用に使用される第１のセンサ群と，第２のセンサ群から得られる開閉信号又はアナログ信号を入力信号として動作して，少なくとも燃料噴射用電磁弁に対する燃料噴射制御出力と，吸気スロットルに設けられた吸気弁に対する吸気弁開度制御用モータへの開弁制御出力とを発生する，マイクロプロセッサ又は第１のマイクロプロセッサを包含するとともに，
前記主制御回路部，前記第２の主制御回路部は，それぞれ，エンジン制御と変速機制御用に使用される第１のセンサ群と，第２のセンサ群から得られる開閉信号又はアナログ信号を入力信号として動作して，自動変速機に対する少なくとも変速制御出力を含む変速機用制御出力を発生する前記マイクロプロセッサ又は第２のマイクロプロセッサを包含し，
前記吸気弁開度制御用モータによる前記吸気弁の開弁駆動機構は，この吸気弁開度制御用モータに対する給電を停止したときに，固定吸気弁開度によって退避運転が行える初期位置復帰機構を包含するとともに，
前記自動変速機の変速駆動機構は，可変速前進運転中にこの自動変速機に対する給電を停止したとき,又は，この自動変速機に包含される自動変速制御用電磁弁の全てに対する
給電駆動を停止したときに，中高速運転に適した固定変速比で，少なくとも前進が行える変速比固定機構を包含し，
前記集積回路素子に内蔵された共用の監視制御回路部は，運転動作中の前記マイクロプロセッサ又は前記第１のマイクロプロセッサに対して，少なくとも前記開弁制御出力の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記マイクロプロセッサ又は前記第１のマイクロプロセッサからの回答情報を受信して，予め前記共用の監視制御回路部に格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した開弁制御異常の有無を判定して，開弁系制御異常信号の一つとなる開弁制御異常信号を生成する開弁系制御異常判定手段を備え，
前記集積回路素子に内蔵された共用のエラー処理回路部は，前記マイクロプロセッサ又は前記第１のマイクロプロセッサの演算周期が異常であるときに，基本リセット信号を発生して，このマイクロプロセッサ又は第１のマイクロプロセッサを初期化して再起動するウォッチドッグタイマと，前記基本リセット信号及び前記開弁制御異常信号の発生回数又は発生頻度，或いは合算発生回数又は頻度が所定閾値以上となる第１状態が成立したときにセットされる第１記憶回路と，第１ゲート回路とを備え，
前記第１記憶回路が異常発生を記憶すると，第１遮断回路によって前記吸気弁開度制御用モータに対する給電を停止し，
前記第１ゲート回路は，前記第１状態が，まだ不成立であるときに，前記基本リセット信号及び前記開弁制御異常信号によって前記マイクロプロセッサ又は前記第１のマイクロプロセッサをリセットし，前記第１記憶回路が異常発生を記憶した後は，前記開弁制御異常信号による前記マイクロプロセッサ又は前記第１のマイクロプロセッサのリセット処理を禁止して，開弁制御に関する継続的な非暴走反復異常が，燃料噴射制御に波及するのを抑制するとともに，
前記主制御回路部及び前記第２の主制御回路部は，前記集積回路素子に内蔵された前記共用のエラー処理回路部と協働して，少なくとも変速系制御異常信号の発生状態を検出記憶し，これに応動する第２遮断回路は，変速系制御異常が検出されたとによって前記自動変速機の中の，少なくとも自動変速制御用電磁弁に対する駆動出力を停止する車載エンジン制御装置。
前記主制御回路部が発生する前記変速機用制御出力は，前記自動変速制御用電磁弁に対する前記変速制御出力と，低速段選択用電磁弁に対する変速機制御出力を含み，
前記監視制御回路部はまた，運転動作中の前記マイクロプロセッサに対して，少なくとも前記変速制御出力の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記マイクロプロセッサからの回答情報を受信して，予め前記監視制御回
路部に格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した変速制御異常の有無を判定して，前記変速系制御異常信号の一つとなる変速制御異常信号を生成する変速系制御異常判定手段を備え，
前記エラー処理回路部は，前記ウォッチドッグタイマが発生する前記基本リセット信号と，前記変速制御異常信号の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定閾値以上となる第２状態が成立したときにセットされる第２記憶回路と，第２ゲート回路とを備え，
前記第２記憶回路が異常発生を記憶すると，第２遮断回路によって少なくとも前記自動変速制御用電磁弁に対する給電を停止し，
前記第２ゲート回路は，前記第２状態が，まだ不成立であるときに，前記基本リセット信号及び前記変速制御異常信号によって前記マイクロプロセッサをリセットし，前記第２記憶回路が異常発生を記憶した後は，前記変速制御異常信号による前記マイクロプロセッサのリセット処理を禁止して，変速制御に関する継続的な非暴走反復異常が，燃料噴射制御に波及するのを抑制し，
前記変速機制御出力は，前記第２記憶回路が異常発生を記憶した後，一旦は可変速前進運転モードを手動解除してから，後退又は低速前進の運転モードに切換えられたときに有効となって，前記低速段選択用電磁弁を通電駆動する請求項１又は請求項３に記載の車載エンジン制御装置。
前記監視制御回路部は，前記第１記憶回路が前記第１状態の発生を記憶した後に，前記開弁制御異常信号を生成するための開弁制御に関する質問情報の送信を停止するか，
前記第２記憶回路が前記第２状態の発生を記憶した後に前記変速制御異常信号を生成するための変速制御に関する質問情報の送信を停止するか，或いは，
前記主制御回路部は，前記第１記憶回路が前記第１状態の発生を記憶した後に前記吸気弁開度制御用モータに対する開弁制御出力を生成する制御プログラムの実行を停止するか，
前記第２記憶回路が前記第２状態の発生を記憶した後に前記自動変速制御用電磁弁に対する前記変速制御出力を生成する制御プログラムの実行を停止する請求項４に記載の車載エンジン制御装置。
前記第２の主制御回路部は，前記自動変速制御用電磁弁に対する前記変速制御出力と，低速段選択用電磁弁に対する変速機制御出力を発生し，
前記第２の監視制御回路部はまた，運転動作中の前記第２のマイクロプロセッサに対して，少なくとも前記変速制御出力の生成プログラムに関連する複数の質問情報を順次送信し，この質問情報に対応した前記第２のマイクロプロセッサからの回答情報を受信して，予め前記第２の監視制御回路部に格納されている正解情報と対比するとともに，前記回答情報の符号点検異常及び返信応答遅延の有無を判定することによって，通信異常と質疑応答異常とを包含した変速制御異常の有無を判定して，前記変速系制御異常信号の一つとなる変速制御異常信号を生成する変速系制御異常判定手段を備え，
前記第２のエラー処理回路部は，前記ウォッチドッグタイマが発生する前記基本リセット信号と，前記変速制御異常信号の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定閾値以上となる第２状態が成立したときにセットされる第２記憶回路と，第２ゲート回路とを備え，
前記第２記憶回路が異常発生を記憶すると，第２遮断回路によって前記自動変速制御用電磁弁に対する給電を停止するか，又は前記変速制御出力の発生を停止し，
前記第２ゲート回路は，前記第２状態が，まだ不成立であるときに，前記基本リセット信号及び前記変速制御異常信号によって前記第２のマイクロプロセッサをリセットし，前記第２記憶回路が異常発生を記憶した後は，前記変速制御異常信号による前記第２のマイクロプロセッサのリセット処理を禁止して，自動変速制御に関する継続的な非暴走反復異
常が，その他の変速機制御出力の動作に波及するのを抑制し，
前記変速機制御出力は，前記第２記憶回路が異常発生を記憶した後，一旦は可変速前進運転モードを手動解除してから，後退又は低速前進の運転モードに切換えられたときに有効となって，前記低速段選択用電磁弁を通電駆動する請求項２又は請求項３に記載の車載エンジン制御装置。
前記第１の監視制御回路部は，前記第１記憶回路が前記第１状態の発生を記憶した後に，前記開弁制御異常信号を生成するための開弁制御に関する質問情報の送信を停止するか，
前記第２の監視制御回路部は，前記第２記憶回路が前記第２状態の発生を記憶した後に前記変速制御異常信号を生成するための変速制御に関する質問情報の送信を停止するか，或いは，
前記第１の主制御回路部は，前記第１記憶回路が前記第１状態の発生を記憶した後に前記吸気弁開度制御用モータに対する開弁制御出力を生成する制御プログラムの実行を停止するか，
前記第２の主制御回路部は，前記第２記憶回路が前記第２状態の発生を記憶した後に前記自動変速制御用電磁弁に対する変速制御出力を生成する制御プログラムの実行を停止する請求項６に記載の車載エンジン制御装置。
前記集積回路素子は，主機給電指令出力と，第１補機給電指令出力と，第２補機給電指令出力とを発生するための指令端子に接続された，主機給電制御出力と，第１補機給電制御出力と，第２補機給電制御出力とを備え，
前記主機給電指令出力は，電源スイッチが閉路されたことに伴って給電出力を発生し，これにより前記マイクロプロセッサ若しくは前記第１のマイクロプロセッサ及び前記第２のマイクロプロセッサに給電されて，その制御動作が開始したことに伴って，前記ウォッチドッグタイマが各マイクロプロセッサの正常動作を検出している状態で給電指令を持続して自己保持給電を行うとともに，
前記マイクロプロセッサ又は前記第１のマイクロプロセッサが発生する燃料噴射制御出力によって前記燃料噴射用電磁弁を駆動制御し，或いは，前記マイクロプロセッサ又は前記第２のマイクロプロセッサが発生する変速機制御出力によって，前記自動変速機に含まれる前記自動変速制御用電磁弁以外の基本電気負荷となる低速段選択用電磁弁を駆動制御し，
前記第１補機給電指令出力は，前記吸気弁開度制御用モータに対する給電回路を閉成し，前記マイクロプロセッサ又は前記第１のマイクロプロセッサが発生する開弁制御出力によって前記吸気弁開度制御用モータを駆動制御し，
前記第２補機給電指令出力は，前記自動変速機に対する給電回路を閉成し，前記マイクロプロセッサが発生する前記変速機用制御出力によって，前記自動変速機を駆動制御するか，前記第２のマイクロプロセッサが発生する変速制御出力によって前記自動変速制御用電磁弁を駆動制御する請求項３に記載の車載エンジン制御装置。
前記開弁制御に関する第１記憶回路は，前記開弁系制御異常信号として，前記基本リセット信号，前記開弁制御異常信号，開弁制御部メモリ異常信号，及び開弁制御部Ｈ／Ｗ異常信号を含み，これらの異常発生要因の個々の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定の判定閾値以上となったときに前記第１状態の発生を記憶し，
前記開弁制御部メモリ異常信号は，前記マイクロプロセッサ又は前記第１のマイクロプロセッサと協働するメモリのうちで，少なくとも開弁制御領域に関するＲＡＭメモリの符号点検異常が発生したときに，前記マイクロプロセッサ又は前記第１のマイクロプロセッサによって生成される異常検出信号であり，
前記開弁制御部Ｈ／Ｗ異常信号は，前記マイクロプロセッサ又は前記第１のマイクロプロセッサに接続された，開弁制御に関連する一部の入出力回路の断線又は短絡に起因する
ハードウエアエラーが発生したときに，前記マイクロプロセッサ又は前記第１のマイクロプロセッサによって生成される異常検出信号であり，
前記集積回路素子はまた，通信異常と質疑応答異常とを包含した変速制御異常に関する第２記憶回路を備え，この第２記憶回路は，前記変速系制御異常信号として，前記基本リセット信号，変速制御異常信号，変速制御部メモリ異常信号，及び変速制御部Ｈ／Ｗ異常信号を含み，これらの異常発生要因の個々の発生回数又は発生頻度，或いは合算発生回数又は頻度が，所定の判定閾値以上となったときに第２状態の発生を記憶し，
前記変速制御異常信号は，前記マイクロプロセッサ又は前記第２のマイクロプロセッサが生成する前記変速制御出力の生成プログラムに関連し，前記共用の監視制御回路部が発生する複数の質問情報と，各マイクロプロセッサから得られた回答情報を対比して，所定の正解情報が得られなかったときに，前記共用の監視制御回路部によって生成される異常検出信号であり，
前記変速制御部メモリ異常信号は，前記マイクロプロセッサ又は前記第２のマイクロプロセッサと協働するメモリのうちで，少なくとも変速制御領域に関するＲＡＭメモリの符号点検異常が発生したときに，前記マイクロプロセッサ又は前記第２のマイクロプロセッサによって生成される異常検出信号であり，
前記変速制御部Ｈ／Ｗ異常信号は，前記マイクロプロセッサ又は前記第２のマイクロプロセッサに接続された，変速制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，前記マイクロプロセッサ又は前記第２のマイクロプロセッサによって生成される異常検出信号であり，
前記第２記憶回路が異常発生を記憶すると，第２遮断回路によって前記自動変速機に対する給電を停止するか，又は前記自動変速制御用電磁弁の駆動停止が行われ，前記第１記憶回路と前記第２記憶回路とは，前記電源スイッチが閉路されたときに初期化される請求項８に記載の車載エンジン制御装置。
前記マイクロプロセッサと，前記第１及び第２のマイクロプロセッサとは，異常発生時に合成リセット信号によって初期化して再起動され，
前記合成リセット信号は，前記ウォッチドッグタイマが発生する基本リセット信号に加えて，基本制御異常信号，基本部メモリ異常信号，基本部Ｈ/Ｗ異常信号，及び第１リセ
ット信号と第２リセット信号との何れか一方又は両方、が論理和結合された信号であり，
前記基本制御異常信号は，前記マイクロプロセッサ又は前記第１のマイクロプロセッサが生成する燃料噴射制御出力，或いは前記第２のマイクロプロセッサが生成する変速機制御出力を含む基本制御の生成プログラムに関連し，前記共用の監視制御回路部が発生する複数の質問情報と，前記マイクロプロセッサ又は前記第１及び第２のマイクロプロセッサから得られた回答情報を対比して，所定の正解情報が得られなかったときに，前記共用の監視制御回路部によって生成される異常検出信号であり，
前記基本部メモリ異常信号は，前記マイクロプロセッサ又は前記第１と第２のマイクロプロセッサと協働するメモリのうちで，少なくとも基本制御領域に関するＲＡＭメモリの符号点検異常が発生したときに，前記マイクロプロセッサ又は前記第１と第２のマイクロプロセッサによって生成される異常検出信号であり，
前記基本部Ｈ/Ｗ異常信号は，前記マイクロプロセッサ又は前記第１と第２のマイクロ
プロセッサに接続された前記基本制御に関連する一部の入出力回路の断線又は短絡に起因するハードウエアエラーが発生したときに，前記マイクロプロセッサ又は前記第１と第２のマイクロプロセッサによって生成される異常検出信号であり，
前記第１リセット信号は，前記第１記憶回路に対する前記開弁系制御異常信号である前記基本リセット信号，前記開弁制御異常信号，開弁制御部メモリ異常信号，及び開弁制御部Ｈ／Ｗ異常信号の論理和信号であって，この論理和信号は前記第１記憶回路が異常発生を記憶したことに伴って，第１ゲート回路によって遮断され，
前記第２リセット信号は，前記第２記憶回路に対する前記変速系制御異常信号である前記基本リセット信号，前記変速制御異常信号，変速制御部メモリ異常信号，及び変速制御
部Ｈ／Ｗ異常信号の論理和信号であって，この論理和信号は前記第２記憶回路が異常発生を記憶したことに伴って，第２ゲート回路によって遮断され，
プログラムメモリの基本制御領域と，開弁制御領域又は変速制御領域とに重なり部分があるときには，当該重なり部分はどちらか一方の領域又は両方の領域に属するものとして扱う請求項９に記載の車載エンジン制御装置。