JP5946580B1 - インピーダンス整合装置 - Google Patents

Abstract

【課題】可変リアクトルのインダクタンス変化の応答遅れを低減することによって、インピーダンス整合の応答遅れを低減する。【解決手段】コアに巻回された主巻線と制御巻線を有した可変リアクトルを備えるインピーダンス整合装置において、コアの発生磁界を、インピーダンス整合の制御目標値とフィードバック値との偏差を整定するに要する磁界を越える大きさを有する交流磁界とし、可変リアクトルの制御巻線に流す制御電流の電流値を変化させて発生磁界の磁界の大きさを変えることによって、可変リアクトルのインダクタンスを所定のインダクタンスに制御させ、これによってインピーダンス整合を行う。【選択図】図１

Description

本願発明は、高周波供給側のインピーダンスと負荷側のインピーダンスを整合させるインピーダンス整合装置に関する。

高周波電源等の高周波供給側から負荷側に高周波電力を供給する際、高周波供給部と負荷との間に両側のインピーダンスを整合させるインピーダンス整合装置を設けることによって、高周波電力の供給効率を高めることができる。

半導体製造装置が製造する製品の微細化に伴って、例えば、プラズマが励起してから安定するまで高速に応答し短時間で収束するといった、プラズマの負荷変動に対する高い安定性が求められている。プラズマへの電力供給を安定させてプラズマ変動を抑制するには、インピーダンス整合（マッチング）を高速で可能とするインピーダンス整合装置が必要とされている。

一般的なインピーダンス整合装置は、真空可変コンデンサをモータ駆動する機械的な整合動作を行うため、インピーダンス整合が完了するまで数秒の時間を要する場合がある。このような機械的なインピーダンス整合装置に代えて、機械的要素を含まない電子的なインピーダンス整合装置が提案されている。電子的インピーダンス整合装置は電子マッチャーと称される（引用文献１参照）。

この電子的なインピーダンス整合装置は可変リアクトルによって構成することができる。可変リアクトルは、メイン巻線（主巻線）と共に制御巻線をフェライトコアに巻回し、制御巻線の電流を降圧チョッパ回路によって電子的に可変させてインダクタンスを変えることによってインピーダンスを可変とする。この可変リアクトルによれば、機械的可動部を用いることなく、制御巻線の電流を制御することでインピーダンスを変えることができるため、高速化及びメンテナンスフリーを図ることができるというメリットを有している。

図１４は従来の電子的インピーダンス整合装置に用いる可変リアクトルの構成例を説明するための図であり、図１４（ａ）は可変リアクトルの回路例を示し、図１４（ｂ）は可変リアクトルのＥＩコアによる構造例を示している。

可変リアクトル１０２は、フェライトコア１０２ｃに制御巻線１０２ａとメイン巻線（主巻線）１０２ｂ（１０２ｂ１，１０２ｂ２）の二種類の巻線で構成されている。制御巻線１０２ａはフェライトコア１０２ｃの中央部に巻回され直流電流が流れる。メイン巻線１０２ｂはフェライトコア１０２ｃの両サイドに各々巻回され、インピーダンス整合装置に接続されている高周波電源（ＲＦ電源）から例えば１３．５６ＭＨｚ の高周波電流が供給される。

可変リアクトル１０２では、このように制御巻線の両側にメイン巻線を巻回する結線とすることによって、メイン巻線１０２ｂ１とメイン巻線１０２ｂ２により発生する磁界をフェライトコア１０２ｃの中央部では互いに打消し、これにより、メイン巻線１０２ｂ１，１０２ｂ２により発生する高周波電圧は制御巻線１０２ａ側に誘起されない構成としている。

可変リアクトルのインダクタンスＬは、
Ｌ＝（μ・Ｓ／ｌ）・Ｎ^２ …（１）
μ＝Ｂ／Ｈ …（２）
で決定される。

ここで、μは透磁率、Ｓはコアの断面積、Ｎはメイン巻線の巻き数、ｌは磁路長、Ｂは磁束密度、Ｈは磁界である。式（１），（２）は、インダクタンスＬは透磁率μに比例し、透磁率μは磁界Ｈに反比例することを表している。

可変リアクトルに使用するフェライトコアは非線形なヒステリシス特性を有しており、透磁率μは式（２）からＢ−Ｈカーブ上の傾きで表される。

式（１），（２）は、磁界Ｈが小さければ透磁率μは大きくなり、インダクタンスＬは大きくなることを示している。また、フェライトコアに発生する磁界Ｈの大きさは制御巻線に流れる直流電流に比例する。従って、電子的インピーダンス整合装置では、制御巻線に流す直流電流Ｉdcを制御することによって発生する磁界Ｈの大きさを変化させ、この磁界Ｈの大きさの変化によって可変リアクトルのインダクタンスＬを可変としている。

Ｂ−Ｈカーブ上には、制御巻線に流れる直流電流による直流磁界の他に、メイン巻線に流れる高周波電流による交流磁界が発生する。しかしながら、可変リアクトルにおいて、直流電流によって発生する直流磁界の範囲内において交流磁束密度と直流磁束密度とを比較すると、交流磁束密度は直流磁束密度の１０％以下であり、可変リアクトルの磁束密度はほぼ直流磁束密度に依存するとみなすことができる。そのため、透磁率μは直流磁界と直流磁束とによるＢ−Ｈカーブ上の動作点で定まるとみなすことができ、インダクタンスは、直流の制御電流を制御して磁界を変化させ、この磁界変化によって透磁率を変化させることによって可変とすることができる。

図１４（ｃ）は可変リアクトルを用いたインピーダンス整合装置の概略構成を示している。ここでは、入力出力端子間に並列接続した可変リアクトル１０２Ａによってインピーダンスの絶対値を変え、入力出力端子間に直列接続した可変リアクトル１０２Ｂによってインピーダンスの位相分を変える。インピーダンス制御回路１０１は、各可変リアクトルのインダクタンスを変化させることによって、入力端側のインピーダンスと出力端側のインピーダンスを整合している。

特開２０００−１６５１７５号

可変リアクトルの制御巻線に直流の制御電流を流してインダクタンスを変化させることによってインピーダンス整合を行うインピーダンス整合装置では、可変リアクトルに制御電流を印加してから所定のインダクタンスとなるまでのインダクタンス変化に時間的な遅れがあり、このインダクタンス変化の遅れはインピーダンス整合の応答性に影響を与えるという問題がある。

本願発明の発明者は、可変リアクトルのインダクタンス変化に遅れが生じる要因として以下の要因１及び要因２があることを見いだした。図１５は、可変リアクトルのインダクタンス変化に応答遅れが生じる要因１及び要因２を説明するための図である。

要因１：要因の一つとして、制御巻線に制御電流を印加することによって生じるインダクタンス変化の遅れ特性に起因するインダクタンス変化の遅れがあることを見いだした。

制御巻線に制御電流を印加した際、制御巻線のインダクタンスＬは遅れ特性を有して変化する。そのインダクタンスＬは、式（３）で表されるように一次遅れ時定数τを持つ遅れ特性とみなすことができ、この遅れ特性によってインダクタンス変化に応答遅れが生じる。
である。

図１５（ａ）は遅れ特性による応答遅れを説明するための図である。図１５（ａ）において、インダクタンスＬ（ｔ）は時間ｔと共に時定数τでＬ_０からＬ_∞に向かって変化する。インダクタンスＬ（ｔ）は、破線で示される所定値Ｌ_Ｔに至るまでに遅れ特性によって時間Ｔを要する。

一例として、制御電流を０Ａから−１０Ａにステップ変化させた場合には、Ｌ_０＝５００ｎＨ、Ｌ_∞＝２５０ｎＨであり、ｔ＝τ及びｔ＝４τのインダクタンスＬはそれぞれ以下の式（４），（５）で表される。
Ｌ（ｔ＝τ）＝0.368（Ｌ_０−Ｌ_∞）＋Ｌ_∞
＝0.368×250＋250＝342nH …（４）
Ｌ（ｔ＝４τ）＝0.0183（Ｌ_０−Ｌ_∞）＋Ｌ_∞
＝0.0183×250＋250＝255nH …（５）
上記した例に示すように、制御電流の印加した後、その制御電流で定まるインダクタンスＬ_∞に至るまでには遅れ特性によって時間を要する。

要因２：他の要因として、フェライトコアのヒステリシス特性による残留磁束に起因するインダクタンス変化の遅れがあることを見いだした。

フェライトコアは、ヒステリシス特性によって、磁界印加による磁化状態から磁界を零にしても磁束を保持し、残留磁束が生じるという特性を有している。図１５（ｂ）は残留磁束を説明するための図である。

制御巻線に直流電流を印加して磁化状態とした後、制御巻線に印加する直流電流を０にした場合に、磁界が零であるにも係わらず、ヒステリシス特性によって磁束密度ＢはＢ_０とならず残留磁束Ｂ_１が残る。なお、図中のＢ_０は磁束密度Ｂが零を表している。

この残留磁束Ｂ_１は時間の経過と共に徐々に減少し、経過時間ΔＴの後に磁束密度Ｂ_０に戻る。残留磁束Ｂ_１が磁束密度Ｂ_０に戻る経過時間ΔＴの間は、磁束密度Ｂは残留磁束Ｂ_１に依存した値となる。そのため、Ｂ−Ｈカーブ上において残留磁束Ｂ_１に対応する磁界よりも小さな磁界Ｈが印加された場合には、印加した磁界Ｈに対応した磁束密度Ｂとならない場合が生じる。したがって、インダクタンスを、磁束密度Ｂを印加した磁界Ｈに対応した値とするには、残留磁束Ｂ_１が磁束密度Ｂ_０に戻るまでの経過時間ΔＴを待つ必要がある。

したがって、インダクタンスＬは、前記したように、Ｂ−Ｈカーブ上において磁束密度Ｂと磁界Ｈで定まる透磁率μに比例するため、磁束密度Ｂの変化に遅れが生じることによってインダクタンス変化に応答遅れが生じる。

図１５（ｃ）は残留磁束によるインダクタンス変化の応答遅れを説明するための図である。残留磁束Ｂ_１がある場合の残留磁束Ｌ_１は時間経過と共に、残留磁束が消失したときのインダクタンスＬ_０に向かって変化する。図１５（ｃ）中の一点鎖線はこの変化を模式的に示している。なお、図示する変化は時間変化の概略傾向を示すものであって、実際の変化を表すものではない。また、残留磁束Ｂ_１が解消してインダクタンスＬ_０に至るまでに要する時間ΔＴは、フェライトコアの磁気特性に因る。

したがって、インピーダンス整合装置は、可変リアクトルのインダクタンス変化の応答遅れによって、インピーダンス整合に応答遅れが生じるという問題がある。

本発明は前記した従来の問題点を解決し、可変リアクトルのインダクタンス変化の応答遅れを低減することによって、インピーダンス整合の応答遅れを低減することを目的とする。

本願発明は、高周波供給側と負荷側のインピーダンスを整合するインピーダンス整合装置であり、可変リアクトルのインダクタンス変化によってインピーダンスを変えることによってインピーダンス整合を行う。

可変リアクトルはコアに巻回された主巻線と制御巻線を備える。可変リアクトルのコアに発生する磁界は、制御巻線に流れる制御電流を変えることにより変化させることができる。発生磁界によって可変リアクトルのインダクタンスは変化するため、制御巻線に流す制御電流の電流値を変化させて発生磁界の磁界の大きさを変えることによって、可変リアクトルのインダクタンスを所定のインダクタンスに制御し、これによってインピーダンス整合を行うことができる。

（i）本願発明のインピーダンス整合装置において、可変リアクトルに印加する発生磁界の大きさを、インピーダンス整合の制御目標値とフィードバック値との偏差を整定するに要する磁界を越える大きさとすることによって、要因１で示したインダクタンス変化の遅れ特性に起因するインピーダンス整合の応答遅れを低減する。

本願発明は、上記した発生磁界ＨとインダクタンスＬの応答変化との関係を用いて、発生磁界を大きくすることによって、インダクタンスの応答変化を速め、インダクタンス変化の遅れ特性に起因するインダクタンス変化の遅れを低減する。

制御電流Ｉを印加することによって発生する発生磁界Ｈは式（６）で表される。
Ｈ＝Ｎ・Ｉ／ｌ …（６）
Ｎは制御巻線の巻数、ｌは磁路長である。

式（６）は、可変リアクトルの発生磁界Ｈの大きさは、制御巻線の巻数Ｎと制御電流の電流値Ｉの積Ｎ・Ｉで定まることを示している。このことから、制御巻線の巻数と制御電流の電流値の何れか一方、又は制御巻線の巻数と制御電流の電流値の両方を増加させることによって、可変リアクトルの発生磁界を大きくし、インダクタンス変化の応答遅れの低減を促進させることができる。

（ii）本願発明のインピーダンス整合装置において、可変リアクトルの発生磁界を交流磁界とし、発生磁界の振幅を正負の両極性で振動させることによって、要因２に示したフェライトコアのヒステリシス特性による残留磁束に起因するインダクタンス変化の遅れを低減する。

コアに発生させる発生磁界を交流磁界とすることによって、Ｂ−Ｈカーブ上の動作点を残留磁束が低減する方向に移動させることができる。交流磁界による残留磁束の低減は、磁界を印加しない場合の経時変化時による低減と比較して速くすることができる。そのため、交流磁界を印加することによって、残留磁束が消失するまでに要する時間を短縮させることができる。この残留磁束の消失時間の短縮によって、可変リアクトルのインダクタンス変化の応答遅れを低減し、インピーダンス整合の応答遅れを低減することができる。

本願発明のインピーダンス整合装置は、発生磁界の磁界の大きさによってインダクタンスの大きさを変えてインピーダンス整合を行う構成として、コアに巻回された主巻線と制御巻線を備え、制御巻線に流れる制御電流による発生磁界の変化によりインダクタンスを可変とする可変リアクトルと、制御巻線に印加する制御電流を形成する制御電流形成部とを備える。

制御電流形成部は、インピーダンス整合の制御目標値とフィードバック値との偏差分を整定する制御整定値に収束する偏差信号を演算する演算部と、演算部の制御量である交流信号の正負に基づいて定まる電流方向と、交流信号の振幅増幅に基づいて定まる電流振幅を有する制御電流を発生する制御電流発生部とを備える。制御電流は可変リアクトルの制御巻線に印加され、可変リアクトルのインダクタンスを変化させ、インピーダンス整合を行う。

なお、ここで、制御整定値は、偏差を制御する制御動作によって、変動後に落ち着く制御値であり、本願発明の演算部の制御整定値は、差分に基づく制御によって、偏差分を整定して得られる値である。

演算部は、インピーダンス整合の制御目標値とフィードバック値との偏差分を制御する制御量を演算する。制御量の振幅は正負方向に振動した後、インピーダンス整合の制御目標値とフィードバック値の偏差分を整定する制御整定値に収束する。制御電流発生部が発生する制御電流は、制御量の振幅に基づいて電流振幅が変化し、制御量の極性に基づいて電流方向が切り換わる。

演算部による演算において、交流信号の振幅を増幅する。振幅増幅した交流信号による制御整定値は増幅を行わない制御整合値よりも大きくなる。制御電流発生部において、この振幅増幅した交流信号を用いることによって制御電流の振幅を大きくすることができ、可変リアクトルのインダクタンス変化の応答遅れを低減することができる。

（演算部）
本願発明の演算部は、インピーダンス整合の制御目標値とフィードバック値との差分を増幅した偏差分に基づいて制御量を演算するメジャーループを構成する第１の演算回路と、第１の演算回路より出力された制御量と制御電流のフィードバック値との差分に基づいて、制御量の振幅を増幅した制御電流指令を出力するマイナーループを構成する第２の演算回路により構成することができる。第１の演算回路と第２の演算回路は２重のループ制御を構成する。

第１の演算回路の第１の形態は、インピーダンス整合の制御目標値とフィードバック値との差分の比例積分制御による比例積分信号を制御量として出力する比例積分制御回路で構成することができる。比例積分制御回路は、伝達関数のパラメータを出力が振動信号となるように設定することで制御量を交流信号にすることができる。これによって、比例積分制御回路の演算で得られる比例積分信号は、正負方向で振幅変動しながら比例積分制御の制御値に向かって漸近し収束する。比例積分制御回路はオペアンプで構成することができ、この場合にはオペアンプの構成要素の値を設定することによって交流信号とすることができる。

また、第１の演算回路の第２の形態は、インピーダンス整合の制御目標値とフィードバック値との差分を積分制御して積分信号を制御量として出力する積分制御回路で構成することができる。

また、第２の演算回路の第１の形態は、第１の演算回路の制御量と制御電流のフィードバック値との差分を比例積分制御して比例積分信号を前記制御電流指令として出力する比例積分制御回路で構成することができる。また、第２の演算回路の第２の形態は、第１の演算回路の制御量と制御電流のフィードバック値との差分を積分制御して積分信号を制御電流指令として出力する積分制御回路で構成することができる。

本願発明のインピーダンス整合装置の演算部は、第１の演算回路と第２の演算回路の各形態を組み合わせた構成とすることができ、第１の演算回路を第１の形態とし第２の演算回路を第１の形態とする第１の構成、第１の演算回路を第１の形態とし第２の演算回路を第２の形態とする第２の構成、第１の演算回路を第２の形態とし第２の演算回路を第１の形態とする第３の構成、第１の演算回路を第２の形態とし第２の演算回路を第２の形態とする第４の構成の４通りの構成とすることができる。

比例積分制御回路及び積分制御回路は、伝達関数のパラメータを出力が振動信号となるように設定することで制御量を交流信号にすることができる。これによって、比例積分制御回路の演算で得られる比例積分信号は、正負方向で振幅変動しながら比例積分制御の制御値に向かって漸近し収束し、積分制御回路の演算で得られる積分信号は、正負方向で振幅変動しながら積分制御の制御値に向かって漸近し収束する。比例積分制御回路及び積分回路はオペアンプで構成することができ、オペアンプの構成要素の値を設定することによって交流信号とすることができる。

制御量の振幅増幅は、第１の演算回路又は第２の演算回路の何れか一方の演算回路で行う他、第１の演算回路と第２の演算回路の両方の演算回路で行っても良い。

（制御電流発生部）
本願発明の制御電流発生部は、演算回路から出力される制御量の極性に基づいて制御巻線に印加する制御電流の電流方向を切り換え、演算回路から出力される出力信号の振幅に基づいて制御巻線に印加する制御電流の振幅を制御する。

制御電流発生部は、４つのスイッチング素子のフルブリッジ構成とするチョッパ回路で構成することができる。

チョッパ回路は、フルブリッジ構成される４つのスイッチング素子の内、正端及び負端に接続される２つのスイッチング素子において、一方の端部に接続される２つのスイッチング素子は制御巻線に印加する制御電流の振幅を制御し、他方の端部に接続される２つのスイッチング素子は制御巻線に印加する制御電流の方向を制御する。

制御巻線に印加する制御電流の振幅制御は、正端及び負端の何れか一方の極性側に接続される２つスイッチング素子の内、何れか一方のスイッチング素子の開閉動作を制御電流指令の振幅に基づいてパルス幅制御し、他方のスイッチング素子はオフ状態とする。制御電流の電流値は、一方のスイッチング素子の開閉動作のデューティー比によって制御することができる。

制御巻線に印加する制御電流の電流方向の切り換えは、正端及び負端の他方の極性側に接続される２つスイッチング素子を制御量の極性に基づいて交互に切り換えて動作させることで制御する。２つスイッチング素子は、オン状態とオフ状態とが互いに相補的であり、交互に切り換えることによって電流方向を切り換えることができる。

以上説明したように、本願発明によれば、可変リアクトルのインダクタンス変化の応答遅れを低減することによって、インピーダンス整合の応答遅れを低減することができる。

本願発明のインピーダンス整合装置の概略構成を説明するための図である。 本願発明のインピーダンス整合装置の作用を説明するための図である。 本願発明のインピーダンス整合装置の作用を説明するための図である。 本願発明の制御電流形成部の構成例を説明するための図である。 本願発明の演算部の構成例を説明するための図である。 本願発明の制御電流発生部のチョッパ回路の構成及び動作を説明するための図である。 本願発明の制御電流発生部のチョッパ回路の構成及び動作を説明するための図である。 本願発明の制御電流の一例を説明するための図である。 本願発明の第１の演算回路の実施値を説明するための図である。 本願発明のインピーダンス整合装置によるインピーダンス整合の一例を説明するための図である。 本願発明のインピーダンス整合装置の可変リアクトルの構成を説明するための図である。 本願発明のインピーダンス整合装置の可変リアクトルの構成を説明するための図である。 本願発明の可変リアクトルの配置を説明するための図である。 従来の電子的インピーダンス整合装置に用いる可変リアクトルの構成例を説明するための図である。 可変リアクトルのインダクタンス変化に応答遅れが生じる要因１及び要因２を説明するための図である。

本願発明のインピーダンス整合装置について図１〜図１３を用いて説明する。

以下、図１を用いて本願発明のインピーダンス整合装置の概略構成を説明し、図２−３を用いて本願発明の作用を説明し、図４を用いて本願発明の制御電流形成部の構成例を説明し、図５を用いて本願発明の演算部の構成例を説明し、図６−７を用いて本願発明の制御電流発生部のチョッパ回路の構成及び動作を説明し、図８を用いて制御電流の一例を説明し、図９を用いて本願発明の第１の演算回路の実施値を説明し、図１０を用いて本願発明のインピーダンス整合装置によるインピーダンス整合の一例を説明する。図１１−１２は本願発明のインピーダンス整合装置の可変リアクトルの構成を説明するための図であり、図１３は本願発明の可変リアクトルの配置を説明するための図である。

（本願発明のインピーダンス整合装置の構成）
図１は本願発明のインピーダンス整合装置の概略構成を説明するための図である。図１の構成は、高周波電源２０と負荷３０との間にインピーダンス整合装置１０を接続する構成例を示している。なお、以下では、高周波供給部として高周波電源を用いて説明する。

インピーダンス整合装置１０は、例えば、負荷３０側のインピーダンス変化に対して、インピーダンス整合装置１０を入力側からみたときのインピーダンスが高周波電源２０のインピーダンスと整合するようにインピーダンス整合を行う。インピーダンスが不整合である場合には、インピーダンス整合装置１０から高周波電源２０に戻る反射電力が発生し、負荷３０への電力の供給効率が低下する。高周波電源２０と負荷３０との間のインピーダンスを整合することによって、反射電力は低減し、これにより高周波電源２０から負荷３０への電力の供給効率が向上する。

例えば、負荷が半導体製造装置や液晶パネル製造装置のようにプラズマ負荷の場合には、プラズマの着火時の他、装置構造や設置状態、負荷に印加される高周波電力によって内部で発生する温度上昇等の物理的変化、負荷装置内で発生するガス等の化学的変化等によってインピーダンスが変動する。

このように、負荷側のインピーダンスが変動した場合には、高周波電源と負荷との間でインピーダンスに不整合が発生し、高周波電源から供給された高周波電力の一部は負荷で反射されて高周波電源側に戻り、負荷に供給される電力が低下するといった問題が発生する。

本願のインピーダンス整合装置１０は、高周波電源２０と負荷３０とを接続する結合回路を可変リアクトル４を用いて構成し、可変リアクトル４のインダクタンスを変化させることによってインピーダンスを変化させ、高周波電源２０のインピーダンスと負荷３０インピーダンスとを整合する。

図１は、可変リアクトル４Ａと可変リアクトル４Ｂを直並列接続した結合回路を用いたインピーダンス整合装置の例を示している。なお、可変リアクトルの配置は、図１に示した配置例に限らず、後に説明する図１３に示す配置としてもよい。

可変リアクトル４Ａ，４Ｂは、図１４に示したように、制御電流を流す制御巻線と、高周波電流を流す主巻線（メイン巻線）とによって構成され、制御巻線に流す制御電流によって発生する磁界を変化させ、インダクタンスを可変とする。図１において、直列接続された可変リアクトル４Ａはインダクタンスを可変とすることによって位相φを可変とし、並列接続された可変リアクトル４Ｂはインダクタンスを可変とすることによってインピーダンスＺを可変とする。なお、ここでインピーダンスＺはインピーダンスの絶対値を表している。

インピーダンス整合装置１０は、可変リアクトル４Ａ，４Ｂの制御巻線に印加する制御電流を形成する制御電流形成部１を備える。制御電流形成部１は演算部２と制御電流発生部３とを備える。

演算部２は、インピーダンス整合の制御目標値とフィードバック値とを入力し、制御目標値とフィードバック値の差分を増幅した偏差分に基づいて、偏差分を整定する制御量を演算する。演算部２の制御量は、振幅が正負の両極で振動しながら、インピーダンス整合の制御目標値とフィードバック値との差分を増幅した偏差分を整定する制御整定値に収束する交流信号である。ここで、フィードバック値はインピーダンスの整合状態を表す値でありインピーダンス整合装置を入力側からみたときのインピーダンスの絶対値や位相の検出データをフィードバック値として用いることができ、例えば、電圧定在波比（ＶＳＷＲ）によって表すことができる。図１では、演算部２は、図示しない制御装置から制御目標値を入力し、ＶＳＷＲ（Voltage Standing Wave Ratio）センサー５で検出した電圧定在波比をフィードバック値として入力している。

制御電流発生部３は、演算部２で演算して得られる制御量に基づいて可変リアクトル４Ａ，４Ｂの制御巻線に印加する制御電流を発生する。制御電流の電流方向は制御量の正負の極性に応じて切り換えられ、制御電流の電流振幅は制御量の振幅に基づいて振幅増幅される。

演算部２と制御電流発生部３は、可変リアクトル４Ａの制御電流を形成する制御系と可変リアクトル４Ｂの制御電流を形成する制御系の２つの制御系統をそれぞれ備える。

図１中に示す可変リアクトル４Ａの制御電流を形成する制御系は、インピーダンス整合に係る位相φを制御する制御系であり、第１の演算部２Ａと第１の制御電流発生部３Ａとを備える。第１の演算部２Ａは、第１の制御目標値として位相制御目標値φREFを入力し、ＶＳＷＲセンサー５で検出した位相フィードバック値φFBを入力する。なお、ここでは、位相制御目標値を位相制御目標値φREFで表し、位相フィードバック値を位相フィードバック値φFBで表す。

また、図１中に示す可変リアクトル４Ｂの制御電流を形成する制御系は、インピーダンスの絶対値を制御する制御系であり、第２の演算部２Ｂと第２の制御電流発生部３Ｂとを備える。第２の演算部２Ｂは、第２の制御目標値としてインピーダンスの絶対値の制御目標値ＺREFを入力し、ＶＳＷＲセンサー５で検出したインピーダンスの絶対値のフィードバック値ＺFBを入力する。なお、ここでは、インピーダンスの絶対値の制御目標値をインピーダンス制御目標値ＺREFで表し、インピーダンスの絶対値のフィードバック値をインピーダンスフィードバック値ＺFBで表す。

インピーダンス整合装置１０は、高周波電源２０と負荷３０との間のインピーダンスの整合状態をＶＳＷＲセンサー５で検出した電圧定在波比に基づいて、位相フィードバック値φFB、及びインピーダンスのフィードバック値ＺFBを求め、これらのフィードバック値を制御目標値と共に演算部２に入力して制御量ＩREFを演算し、制御電流発生部３は制御量ＩREFに基づいて可変リアクトル４の制御巻線に印加する制御電流を発生する。可変リアクトル４は、制御電流に基づいてインダクタンスを変えることによってインピーダンスを変えてインピーダンス整合を行う。

第１の演算部２Ａは、位相制御目標値φREFと位相フィードバック値φFBから位相の制御量ＩφREFを演算する。第１の制御電流発生部３Ａは位相制御量ＩφREFに基づいて可変リアクトル４Ａの制御巻線に印加する制御電流を発生する。可変リアクトル４Ａは、制御電流に基づくインダクタンスの変化によって位相を調整する。

第２の演算部２Ｂは、インピーダンスの制御目標値ＺREFとインピーダンスのフィードバック値ＺFBから制御量ＩREFを演算する。第２の制御電流発生部３Ｂは制御量ＩREFに基づいて可変リアクトル４Ｂの制御巻線に印加する制御電流を発生する。可変リアクトル４Ｂは、制御電流に基づくインダクタンスの変化によってインピーダンスの絶対値を調整する。

本願発明のインピーダンス整合装置は、演算部２で生成する制御量を交流信号とすることによって、可変リアクトルの遅れ特性によって生じるインダクタンス変化の応答遅れを低減し、制御電流発生部３で発生する制御電流の振幅を制御系で求められる制御値の振幅を越えた大きさに増幅することによって、可変リアクトルの残留磁束によって生じるインダクタンス変化の応答遅れを低減する。

（本願発明のインピーダンス整合装置の作用）
次に、本願発明のインピーダンス整合装置において、可変リアクトルのインダクタンス変化の応答遅れを低減する作用について図２，３を用いて説明する。図２は応答遅れ時間の低減を説明するための図であり、図３は本願発明の制御量によるインダクタンス変化の応答遅れ時間の低減作用を説明するための図である。

・遅れ特性に起因する応答遅れ時間の低減作用：
図２（ａ）は制御巻線の制御電流及び発生磁界と、インダクタンス変化の応答時間との関係を説明するための概略図である。

可変リアクトルのインダクタンスＬ、発生磁界Ｈ、透磁率μ、及び制御巻線の制御電流Ｉとの間は前記した式（１）,（２）の関係で表され、インダクタンスＬは透磁率μに比例し、透磁率μは磁界Ｈに反比例し、インダクタンスＬは磁界Ｈ及び制御電流Ｉに反比例する関係にある。

また、インダクタンスＬは、式（３）で表されるように一次遅れ時定数τを持つ遅れ特性とみなすことができるため、制御電流を大きくする程インダクタンスＬ_∞の値は小さくなり、所定のインダクタンス値に達するまでに要する応答時間は短くなる。なお、インダクタンスＬ_∞は制御電流を印加した後、十分な時間が経過した後の整定時のインダクタンス値を表している。

図２（ａ）は、整定時におけるインダクタンスＬ_∞とインダクタンス変化の応答時間ｔの関係を示している。整定時のインダクタンスＬ_∞は、発生磁界Ｈが大きい程小さくなる。整定時のインダクタンスＬ_∞２は、整定時のインダクタンスＬ_∞１よりも発生磁界Ｈが大きい場合を示している。

このインダクタンス変化において、破線で示す所定のインダクタンスＬの大きさに達する時間を比較すると、整定時のインダクタンスがＬ_∞１の場合の時間はｔ_１であるのに対して、整定時のインダクタンスがＬ_∞２（＜Ｌ_∞１）は、時間ｔ_１より短い時間ｔ_２（＜ｔ_１）である。

したがって、可変リアクトルの発生磁界Ｈを大きくする程、インダクタンス変化の応答時間を縮めることができる。なお、発生磁界Ｈは制御電流Ｉ及び制御巻線の巻数Ｎとの間には式（６）で表される比例関係にあるため、制御電流Ｉ及び／又は巻数Ｎを大きくすることによってインダクタンス変化の応答時間を短縮することができる。

・残留磁束に起因する応答遅れ時間の低減作用：
図２（ｂ），（ｃ）は残留磁束の低減を説明するための概略図である。

可変リアクトルに使用するフェライトコアは非線形なヒステリシス特性を有しており、磁界が消失した後に残留磁束が残る。図２（ｂ）はヒステリシス特性を示し、図２（ｃ）は残留磁束の低減する状態を示している。

図２（ｂ）に示すヒステリシス特性において、Ｌ_１はＢ−Ｈカーブ上の残留磁束によるインダクタンスを示している。残留磁束は時間の経過と共に磁束密度Ｂが０となる方向に向かって（図中の符号２）徐々に低減し、インダクタンスはＬ_１からインダクタンスＬ_０に変化する。なお、Ｌ_０は残留磁束が消去したときのインダクタンスを表している。図２（ｃ）中の一点鎖線（図中の符号２）は、残留磁束の時間経過によって低減する状態を示している。

一方、フェライトコアに対して負方向の磁界を印加すると、残留磁束はＢ−Ｈカーブに沿って磁束密度Ｂが０となる方向（図中の符号１）に変化し、磁界を解消した後に磁束密度Ｂ及び磁界Ｈが共に０の移動点に変化し、Ｂ−Ｈカーブで定まるインダクタンスＬ_０となる。図２（ｃ）中の実線（図中の符号１）は、負方向の磁界による残留磁束の低減状態を示している。

所定のインダクタンス（図２（ｃ）中の細い破線で示すインダクタンス）に至る時間を比較すると、磁界を印加しない場合に所定インダクタンスとなるのに要する経過時間はｔ_１であるのに対して、負方向の磁界を印加した場合に所定インダクタンスとなるのに要する経過時間はｔ_２（＜ｔ_１）である。

したがって、可変リアクトルの負方向の磁界を印加することによって、インダクタンス変化の応答時間を短縮することができる。なお、ここでは、負方向の磁界を印加しているが、残留磁束の動作点が存在するＢ−Ｈカーブ上の位置によっては、正方向磁界の印加によって残留磁束を低減し、インダクタンス変化の応答時間を短縮する。

（交流磁界による応答遅れ時間の低減）
本願発明のインピ−ダンス整合装置は、交流磁界を印加すると共に、その交流磁界の大きさを、インピーダンス整合装置の入力側のインピーダンス目標値とインピーダンス検出値との偏差を制御する発生磁界を越える大きさとする。この交流磁界を用いてインダクタンスを変化させることによって、上記した遅れ特性に起因する応答遅れ時間の低減、及び残留磁束に起因する応答遅れ時間の低減を行う。

図３は交流磁界による応答遅れ時間の低減を説明するための図である。図３（ａ）は制御量ＩREFの信号の概略を示している。制御量ＩREFは、前記したように、インピーダンス整合装置の入力側のインピーダンス目標値とインピーダンス検出値との偏差を制御する制御量である。本願発明のインピーダンス整合装置に用いる制御量ＩREFは、振幅が正負で振動しながら、インピーダンス整合装置の入力側のインピーダンス目標値とインピーダンス検出値との偏差を制御する制御整定値ＩREF_∞に収束する交流信号である。

図３（ａ）において、制御量ＩREFは、正負の両極間で振動しながら、制御整定値ＩREF_∞に収束する。図中の丸数字で示す１から４は交流信号のピークを示し、５は制御整定値ＩREF_∞を示している。なお、この交流信号の波形は一例であって、この波形に限られるものではない。

・遅れ特性に起因する応答遅れ時間の低減：
図３（ｂ）は、制御電流Ｉconを印加した場合のインダクタンス変化状態を示している。制御電流Ｉconは、可変リアクトルの制御巻線に印加する電流であり、制御量ＩREFに基づいて得られる。なお、図３（ｂ）において制御電流Ｉconに丸数字で示した１〜５は、図３（ａ）の制御量の丸数字と対応している。

制御電流Ｉconは制御量ＩREFと同様に交流であり、振幅は正負の両極間で振動しながら、制御整定値ＩREF_∞に対応する電流値に収束する交流電流である。

可変リアクトルのインダクタンスＬは、制御電流Ｉconの丸数字の１で示される電流値が印加されることによって、この電流値で整定されるインダクタンスＬ_∞２に向かって変化する。この整定時のインダクタンスＬ_∞２は、信号増幅されずに求められる制御量ＩREFに対応して制御電流で整定されるインダクタンスＬ_∞１よりも小さくなる。これによって、図２（ａ）で示したインダクタンス変化と同様に、インダクタンス変化の応答時間は短縮される。

（本願発明の制御電流形成部）
本願発明の制御電流形成部の構成例について図４，５を用いて説明する。
本願発明の制御電流形成部１は演算部２と制御電流発生部３とを備え、演算部２は制御量ＩREF及び制御電流指令Ｉcomを演算し、制御電流発生部３は演算部２の演算結果に基づいて制御電流Ｉconを発生して可変リアクトル４の制御巻線４ａに印加する。可変リアクトル４は、制御電流Ｉconにより制御巻線４ａのインダクタンスを変化させることによってインピーダンス整合を行う。

演算部２は第１の演算回路２ａと第２の演算回路２ｂとの直列接続によって構成され、本願発明のインダクタンス変化の応答時間短縮の作用において、第１の演算回路２ａによって可変リアクトルの残留磁束に起因する応答遅れ時間、及び可変リアクトルのインダクタンスの遅れ特性に起因する応答遅れ時間を低減する。

第１の演算回路２ａは、インピーダンス整合の制御目標である制御目標値と、インピーダンスの整合対象から検出したフィードバック信号とを入力し、制御目標値とフィードバック信号との偏差分を整定して差分を解消する制御量ＩREFを演算する。第１の演算回路２ａが演算する制御量ＩREFは、振幅が正負の両極間で振動しながら、演算の整定値である整定制御値ＩREF_∞に漸近して収束する交流信号である。

第２の演算回路２ｂは、第１の演算回路２ａの出力信号である制御量ＩREFと、制御電流フィードバック信号Ｉ_ＦＢとを入力し、これらの入力信号の差分を演算し、差分を整定する信号を制御電流指令Ｉcomとして出力する。第２の演算回路２ｂはマイナーループを構成し、第１の演算回路２ａはインピーダンス整合のメジャーループを構成している。マイナーループの応答速度は、メジャーループの応答速度よりも高速であり、例えば６倍程度の高速で応答する。このマイナーループとメジャーループの２重ループ制御によって、マイナーループにおいて制御電流指令Ｉcomを制御量ＩREFに応じた出力に制御する演算処理を繰り返しながら、メジャーループにおいてフィードバック値（Ｚ_ＦＥ、φ_ＦＥ）がインピーダンス整合の制御目標値（Ｚ_ＲＥＦ、Ｉ_ＲＥＦ）に応じた値に制御する演算処理を行う。

演算部２は増幅した交流信号を出力する。交流信号の増幅は、第２の演算回路２ｂで行う他、第１の演算回路２ａ、あるいは第１の演算回路２ａと第２の演算回路２ｂの両演算回路で行っても良い。

制御電流発生部３による制御電流Ｉconの発生において、制御電流Ｉconの振幅は演算部２からの制御電流指令Ｉcomに基づいて制御される。制御電流指令Ｉcomは演算部２において増幅されるため、制御電流指令Ｉcomに基づいて形成される制御電流Ｉconは定常電流の定格値を越える場合があるが、本願発明の演算部が出力する制御量ＩREF及び制御電流指令Ｉcomは交流信号であって、素子を破壊するに至らない短時間内で振幅は整定制御量に向かって漸近するため、過剰な定常電流による素子破壊を避けることができる。

瞬時電流による素子破壊を避ける場合には、第１の演算回路２ａの制御量ＩREFの増幅率又は振幅、第２の演算回路２ｂの制御電流指令Ｉcomの増幅率又は振幅に上限を定めることで対応することができる。

第１の演算回路２ａによるメジャーループの制御は、比例積分制御（ＰＩ制御）によって行う他、積分制御（Ｉ制御）によって行うことができる。また、第２の演算回路２ｂによるマイナーループの制御についても、比例積分制御（ＰＩ制御）又は積分制御（Ｉ制御）で行うことができ、第１の演算回路２ａ及び第２の演算回路２ｂは、それぞれ比例積分制御と積分制御の組み合わせからなる４通り構成とすることができる。
図５を用いてメジャーループ及びマイナーループの第１の構成例〜第４の構成例について制御する。

第１の構成例：
図５（ａ）に示す第１の構成例は、第１の演算回路２ａのメジャーループを比例積分制御（ＰＩ制御）で行い、第２の演算回路２ｂのマイナーループを比例積分制御（ＰＩ制御）で行う例を示している。

第１の演算回路２ａを比例積分制御回路（ＰＩ制御回路）で構成し、演算素子の値を出力の振幅が振動すると共に振幅を増幅させる値に設定する。この構成例では、比例積分制御（ＰＩ制御）を行うことによって制御量の増幅と交流信号化とを行っている。

第２の演算回路２ｂのマイナーループは、比例積分制御（ＰＩ制御）によって信号増幅を行い、第１の演算回路２ａの制御量ＩREFを制御電流指令Ｉcomとして出力する。

第２の構成例：
図５（ｂ）に示す第２の構成例は、第１の演算回路２ａのメジャーループを比例積分制御（ＰＩ制御）で行い、第２の演算回路２ｂのマイナーループを積分制御（Ｉ制御）で行う例を示している。

第１の演算回路２ａを比例積分制御回路（ＰＩ制御回路）で構成し、演算素子の値を出力の振幅が振動すると共に振幅を増幅させる値に設定する。この構成例では、比例積分制御（ＰＩ制御）を行うことによって制御量の増幅と交流信号化とを行っている。

第２の演算回路２ｂのマイナーループは、積分制御（Ｉ制御）によって信号増幅を行い、第１の演算回路２ａの制御量ＩREFを制御電流指令Ｉcomとして出力する。

第３の構成例：
図５（ｃ）に示す第３の構成例は、第１の演算回路２ａのメジャーループを積分制御（Ｉ制御）で行い、第２の演算回路２ｂのマイナーループを比例積分制御（ＰＩ制御）で行う例を示している。

第１の演算回路２ａを積分制御回路（Ｉ制御回路）で構成し、演算素子の値を出力の振幅が振動すると共に振幅を増幅させる値に設定する。この構成例では、積分制御（Ｉ制御）を行うことによって制御量の増幅と交流信号化とを行っている。

第２の演算回路２ｂのマイナーループは、比例積分制御（ＰＩ制御）によって信号増幅を行い、第１の演算回路２ａの制御量ＩREFを制御電流指令Ｉcomとして出力する。

第４の構成例：
図５（ｄ）に示す第３の構成例は、第１の演算回路２ａのメジャーループを積分制御（Ｉ制御）で行い、第２の演算回路２ｂのマイナーループを積分制御（Ｉ制御）で行う例を示している。

第１の演算回路２ａを積分制御回路（Ｉ制御回路）で構成し、演算素子の値を出力の振幅が振動すると共に振幅を増幅させる値に設定する。この構成例では、積分制御（Ｉ制御）を行うことによって制御量の増幅と交流信号化とを行っている。

第２の演算回路２ｂのマイナーループは、積分制御（Ｉ制御）によって信号増幅を行い、第１の演算回路２ａの制御量ＩREFを制御電流指令Ｉcomとして出力する。

（本願発明の制御電流発生部）
制御電流発生部３は、降圧チョッパ回路３ａ、比較回路３ｂ、三角波信号発生回路３ｃ、及び比較回路３ｄを備える。

比較回路３ｂは、演算部２の制御電流指令Ｉcomをゲート信号として入力し、三角波信号発生回路３ｃで発生した三角波と比較してデューティーパルス信号を出力する。降圧チョッパ回路３ａは、直流電圧をデューティーパルス信号で開閉させることによって制御電流を形成する。降圧チョッパ回路３ａは、例えば、４つのスイッチング素子をフルブリッジ構成とした回路とすることができる。

降圧チョッパ回路３ａは、制御量ＩREFの正負の極性に基づいて制御電流Ｉconの電流方向を切り換え、可変リアクトル４の制御巻線４ａに流れる制御電流Ｉconの方向を切り換える。比較回路３ｄは、制御量ＩREFの正負の符号信号を出力する回路であり、例えば、
制御量ＩREFと接地電圧とを比較する回路構成とすることができる。降圧チョッパ回路３ａは、比較回路３ｄの出力に基づいて制御電流Ｉconの電流方向を切り換える。符合信号を形成する構成は比較回路３ｄに限られるものではなく、また演算部２側に設ける構成としてもよい。

（降圧チョッパ回路の動作例）
図６〜８を用いて降圧チョッパ回路３ａの動作例について説明する。図６は降圧チョッパ回路３ａを４つのスイッチング素子をフルブリッジで構成したときの動作例を示し、図７はスイッチング素子を駆動する入力信号例を示し、図８は降圧チョッパ回路の短絡を避けるための制御電流の不感帯を示している。

図６（ａ）は降圧チョッパ回路３ａの構成例であり、４つのスイッチング素子Ｑ１〜Ｑ４をフルブリッジ構成としている。スイッチング素子Ｑ１、Ｑ３の各一端は直流電源の正端子側に接続され、スイッチング素子Ｑ２、Ｑ４の各一端は直流電源の負端子側に接続され、スイッチング素子Ｑ１の他端とスイッチング素子Ｑ２の他端は接続され、スイッチング素子Ｑ３の他端とスイッチング素子Ｑ４の他端は接続される。さらに、スイッチング素子Ｑ１の他端とスイッチング素子Ｑ４の他端の間に制御巻線４ａが接続される。

図６（ａ）では、スイッチング素子Ｑ１の他端と制御巻線４ａの一端との間、及びスイッチング素子Ｑ４の他端と制御巻線４ａの他端端との間にインダクタンスＬ１及びインダクタンスＬ2が接続され、定電流制御の降圧チョッパ回路を構成しているが、インダクタンスは制御巻線４ａの両端に接続する構成に限らず、何れか一方の端部に接続する構成としてもよく、制御巻線４ａ自体が備えるインダクタンスを利用することによってインダクタンスの接続を省略することもできる。また、制御巻線４ａにコンデンサを並列接続することによって定電圧制御の降圧チョッパ回路３ａとしてもよい。

図６（ｂ），（ｃ）は降圧チョッパ回路３ａにおいて制御巻線４ａに正の直流電流を出力する動作を示し、図６（ｃ）は図６（ｂ）の直流電流によって発生した残留磁束をオフセットする動作を示している。また、図６（ｄ），（ｅ）は降圧チョッパ回路３ａにおいて制御巻線４ａに負の直流電流を出力する動作を示し、図６（ｅ）は図６（ｄ）の直流電流によって発生した残留磁束をオフセットする動作を示している。なお、ここでは、図に示す制御巻線４ａにおいて下方に流れる電流を正方向とし、上方に流れる電流を負方向としている。

なお、この動作例では、降圧チョッパ回路３ａの下アーム側のスイッチング素子Ｑ２、Ｑ４のオン／オフ状態の切り換えによって制御電流の電流方向を切り換え、降圧チョッパ回路３ａの上アーム側のスイッチング素子Ｑ１，Ｑ３をパルス幅制御することによって制御電流の電流量を制御しているが、降圧チョッパ回路３ａの上アーム側のスイッチング素子Ｑ１、Ｑ３のオン／オフ状態の切り換えによって制御電流の電流方向を切り換え、降圧チョッパ回路３ａの下アーム側のスイッチング素子Ｑ２，Ｑ４をパルス幅制御することによって制御電流の電流量を制御してもよい。

（正方向電流）
図６（ｂ）は制御巻線４ａに正方向の電流を出力する状態を示している。フルブリッジの上側のスイッチング素子Ｑ１を制御電流指令Ｉcomによってパルス幅制御し、スイッチング素子Ｑ３をオフ状態とする。一方、フルブリッジの下側のスイッチング素子Ｑ２をオフ状態とし、スイッチング素子Ｑ４をオン状態とする。このスイッチング素子の動作によって、直流電源からは図中の矢印を付した実線で示す方向に直流電流Ｉdcが流れ、制御巻線４ａには図中において下方方向の直流電流Ｉdcが流れる。

（正方向電流時のオフセット動作）
図６（ｂ）の動作の後に直流電流Ｉdcを零電流にしても、可変リアクトルのコアには残留磁束が残るため、オフセット動作によってこの残留磁束を打ち消す。

制御量の交流信号が正側から負側への切り替わりに同期して、スイッチング素子の動作を切り換えて残留磁束を打ち消すオフセット動作を行う。

オフセット動作では、図６（ｃ）で示す様に、フルブリッジの下側のスイッチング素子Ｑ２、Ｑ４のオン／オフ状態を切り換えて、スイッチング素子Ｑ２をオン状態とし、スイッチング素子Ｑ４をオフ状態として直流電流Ｉdcの方向を反転させると共に、フルブリッジの上側のスイッチング素子Ｑ３を制御電流指令Ｉcomによってパルス幅制御し、スイッチング素子Ｑ１をオフ状態とする。

このスイッチング素子の動作によって、制御巻線４ａに流れる直流電流Ｉdcの電流方向が反転し、直流電源からは図中の矢印を付した実線で示す方向に直流電流Ｉdcが流れ、制御巻線４ａには図中において上方方向の直流電流Ｉdcが流れ、残留磁束をオフセットする。

（負方向電流）
負方向に直流電流を流す動作、及びその後のオフセット動作は、前記した正方向電流の動作を入れ替えた動作に相当する。

図６（ｄ）は制御巻線４ａに負方向の電流を出力する状態を示している。フルブリッジの上側のスイッチング素子Ｑ３を制御電流指令Ｉcomによってパルス幅制御し、スイッチング素子Ｑ１をオフ状態とする。一方、フルブリッジの下側のスイッチング素子Ｑ２をオン状態とし、スイッチング素子Ｑ４をオフ状態とする。このスイッチング素子の動作によって、直流電源からは図中の矢印を付した実線で示す方向に直流電流Ｉdcが流れ、制御巻線４ａには図中において上方方向の直流電流Ｉdcが流れる。

（負方向電流時のオフセット動作）
図６（ｅ）の動作の後に直流電流Ｉdcを零電流にしても、可変リアクトルのコアには残留磁束が残る。このときに発生する残留磁束は、正方向電流時の残留磁束と逆方向となる。オフセット動作によってこの残留磁束を打ち消す。

制御量の交流信号が負側から正側への切り替わりに同期して、スイッチング素子の動作を切り換えて残留磁束を打ち消すオフセット動作を行う。

オフセット動作では、図６（ｅ）で示す様に、フルブリッジの下側のスイッチング素子Ｑ２、Ｑ４のオン／オフ状態を切り換えて、スイッチング素子Ｑ２をオフ状態とし、スイッチング素子Ｑ４をオン状態として直流電流Ｉdcの方向を反転させると共に、フルブリッジの上側のスイッチング素子Ｑ１を制御電流指令Ｉcomによってパルス幅制御し、スイッチング素子Ｑ３をオフ状態とする。

このスイッチング素子の動作によって、制御巻線４ａに流れる直流電流Ｉdcの電流方向が反転し、直流電源からは図中の矢印を付した実線で示す方向に直流電流Ｉdcが流れ、制御巻線４ａには図中において下方方向の直流電流Ｉdcが流れ、残留磁束をオフセットする。

図７は、スイッチング素子Ｑ２，Ｑ４の入力信号と制御量の正負との関係を示している。図７（ａ）は制御量ＩREFの一例を示し、図７（ｂ）はスイッチング素子Ｑ４の入力信号を示し、図（ｃ）はスイッチング素子Ｑ２の入力信号を示している。

制御量ＩREFが正であるとき、スイッチング素子Ｑ４の入力信号をオンとし、スイッチング素子Ｑ２の入力信号をオフとする。この入力信号によって、制御巻線に対して正方向の電流を出力する。

これに対して、制御量ＩREFが負であるとき、スイッチング素子Ｑ４の入力信号をオフとし、スイッチング素子Ｑ２の入力信号をオンとする。この入力信号によって、制御巻線に対して負方向の電流を出力する。

上記電流において、制御量ＩREFの正負が反転した後に出力される制御電流は、反転前の制御電流によって発生した残留磁束をオフセットする電流として動作する。

次に、降圧チョッパ回路の短絡について説明する。
降圧チョッパ回路３ａのスイッチング素子の動作において、制御電流の電流方向を切り換える際に、スイッチング素子の入力信号のジッタ等が生じた場合には、直流電源に対して直列接続されるスイッチング素子Ｑ１とスイッチング素子Ｑ２、及びスイッチング素子Ｑ３とスイッチング素子Ｑ４間において両スイッチング素子が共にオン状態となるおそれがあり、このような場合には直列接続されたスイッチング素子間が短絡することになり、素子破壊が発生するおそれがある。

このようなスイッチング素子間の短絡を避けるために、制御量ＩREFが正負で切り替わる零を含む範囲において、全てのスイッチング素子をオフ状態に設定する不感帯を設ける。

図８では、制御量ＩREFが−１Ａと０Ａとの間の制御電流Ｉdcを０Ａとする不感帯を設ける例を示している。

この不感帯を設けることによって、スイッチング素子Ｑ１とスイッチング素子Ｑ２、及びスイッチング素子Ｑ３とスイッチング素子Ｑ４が同時にオン状態となることを避けることができる。なお、不感帯の設定箇所は図８に示す範囲に限らず、制御量ＩREFが零となる点を含む所定幅で設定することができる。

（本願発明のインピーダンス整合装置の測定例）
次に、本願発明のインピーダンス整合装置の測定例について説明する。
・インダクタンス変化の応答時間
図９はインダクタンス変化の応答時間の測定例の比較を示している。ここでは、巻数が１６ターンの制御巻線に対して制御電流を０Ａから−１０Ａにステップ変化させたときのインダクタンス値の応答変化を例１として示し、巻数が３２ターンの制御巻線に対して制御電流を０Ａから−２０Ａにステップ変化させたときのインダクタンス値の応答変化を例２として示している。

式（６）に示したように、発生磁界Ｈは制御電流の大きさＩと制御巻線の巻数Ｎとの積に比例するため、例２の発生磁界は例１の発生磁界と比較して４倍となる。

図９は、初期のインダクタンスが５００［ｎＨ］からインダクタンスが３４２［ｎＨ］に変化する場合について、例１によるインダクタンス変化と例２によるインダクタンス変化とを比較している。この比較によれば、例１の発生磁界によってインダクタンスが３４２［ｎＨ］に至るまでに時間は１８ｍｓｅｃであるのに対して、例２の発生磁界によってインダクタンスが３４２［ｎＨ］に至るまでに時間は３ｍｓｅｃとなり、応答時間が１／６に短縮されることを示している。

・進行波電力及び反射波電力の制御応答
図１０は負荷が急変したときのインピーダンス整合装置における進行波電力と反射波電力の制御応答の測定例を示している。ここでは、測定条件として、
負荷Ａ：１．９＋ｊ２４［Ω］
負荷Ｂ：３．０＋ｊ３０［Ω］
としたとき
測定例１（図１０（ａ））：制御電流範囲：０〜＋１０Ａ、巻数：１６ターン
測定例２（図１０（ｂ））：制御電流範囲：０〜±２０Ａ、巻数：３２ターン
について比較している。測定例２の発生磁界は正側において測定例１の発生磁界の４倍となる。

図１０（ａ）に示す測定例１では反射波電力が収束するには１２ｍｓを要するのに対して、図１０（ｂ）に示す測定例２では反射波電力は１ｍｓで収束しており、発生磁界を大きくしたことで可変リアクトルのインダクタンス変化応答時間が短縮されインピーダンス整合を高速で行うことができることを示している。

（本願発明の可変リアクトルの構成例）
本願発明のインピーダンス整合装置に用いる可変リアクトルの構成において、可変リアクトルが発生する高周波成分を除去する構成例について図１１，１２を用いて説明する。

図１１（ａ）に示す可変リアクトルは、可変リアクトルの制御電流発生部側に誘起される高周波数成分を除去するローパスフィルタを設ける構成である。
図１１（ｂ）に示す可変リアクトルは、可変リアクトルの制御電流発生部側に誘起される高周波成分を除去するために、メイン巻線と制御巻線の巻回方向を逆方向とした一対の可変リアクトルを直列接続して高周波成分を相殺する構成である。
図１１（ｃ）に示す可変リアクトルは、一対の可変リアクトルを並列接続して高周波成分を相殺する構成である。

図１２（ａ）〜図１２（ｃ）に示す可変リアクトルは、２つのトロイダルコアを有し、各トロイダルコアにメイン巻線を巻回し、一巻き内に両トロイダルコアの制御巻線が貫通するように巻回し、二つのメイン巻線を等価的に直列接続した構成であり、各メイン巻線に高周波電流が流れることにより制御巻線に誘起される高周波成分を、制御巻線の１ターン毎に相殺して除去する構成である。

図１及び図１１，１２は可変リアクトルを直並列接続した構成例を示しているが、図１３（ａ）〜（ｉ）に示したインピーダンス整合装置の構成において、本願発明の可変リアクトルを可変インダクタンスに適応することができる。

なお、上記実施の形態及び変形例における記述は、本発明に係るインピーダンス整合装置の一例であり、本発明は各実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。

本発明のインピーダンス整合装置は、半導体や液晶パネル等の製造装置、真空蒸着装置、加熱・溶融装置等の高周波を使用する装置において、インピーダンス整合に適用することができる。

１ 制御電流形成部
２ 演算部
２Ａ 演算部
２Ｂ 演算部
２ａ 第１の演算回路
２ｂ 第２の演算回路
２ｃ 加算回路
２ｄ 交流信号発生回路
３ 制御電流発生部
３Ａ 制御電流発生部
３Ｂ 制御電流発生部
３ａ 降圧チョッパ回路
３ｂ 比較回路
３ｃ 三角波信号発生回路
３ｄ 比較回路
４ 可変リアクトル
４Ａ 可変リアクトル
４Ｂ 可変リアクトル
４ａ 制御巻線
５ センサー
１０ インピーダンス整合装置
２０ 高周波電源
３０ 負荷
１０１ インピーダンス制御回路
１０２ 可変リアクトル
１０２Ａ 可変リアクトル
１０２Ｂ 可変リアクトル
１０２ａ 制御巻線
１０２ｂ メイン巻線
１０２ｂ１ メイン巻線
１０２ｂ２ メイン巻線
１０２ｃ フェライトコア
Ｂ 磁束密度
Ｂ_０ 磁束密度
Ｂ_１ 残留磁束
Ｈ 発生磁界
Ｉcom 制御電流指令
Ｉcon 制御電流
Ｉdc 制御電流
ＩREF_∞ 制御整定値
ＩREF 制御量
ＩZREF インダクタンス制御目標値
ＩφREF 制御量
Ｌ インダクタンス
Ｌ_０ インダクタンス
Ｌ_１ インダクタンス
Ｎ 巻数
Ｑ１-Ｑ４ スイッチング素子
ＺFB インピーダンスフィードバック値
ＺREF インピーダンス制御目標値
φFB 位相フィードバック値
φREF 位相制御目標値

Claims (7)

1. 高周波供給側のインピーダンスと負荷側のインピーダンスを整合するインピーダンス整合装置であって、
   コアに巻回された主巻線と制御巻線を有し、前記制御巻線に流れる制御電流が発生する発生磁界の変化によってインダクタンスを可変とする可変リアクトルを備え、
   前記発生磁界は、インピーダンス整合の制御目標値とフィードバック値との偏差を整定するに要する磁界を越える大きさを有する交流磁界であることを特徴とする、インピーダンス整合装置。
2. 高周波供給側のインピーダンスと負荷側のインピーダンスを整合するインピーダンス整合装置であって、
   コアに巻回された主巻線と制御巻線を備え、前記制御巻線に流れる制御電流による発生磁界の変化によりインダクタンスを可変とする可変リアクトルと、
   前記制御巻線に印加する制御電流を形成する制御電流形成部とを備え、
   前記制御電流形成部は、
   インピーダンス整合の制御目標値とフィードバック値との偏差分を整定する制御整定値に収束する偏差信号を演算する演算部と、前記演算部の制御量である交流信号の正負に基づいて定まる電流方向と、前記交流信号の振幅増幅に基づいて定まる電流振幅を有する制御電流を発生する制御電流発生部とを備え、
   前記制御電流による可変リアクトルのインダクタンス変化によってインピーダンスを整合することを特徴とする、請求項１に記載のインピーダンス整合装置。
3. 前記演算部は、
   インピーダンス整合の制御目標値とインピーダンス整合のフィードバック値との差分に基づいてメジャーループを構成し、当該メジャーループにより制御量を演算する第１の演算回路と、
   前記第１の演算回路の制御量と前記制御電流のフィードバック値との差分に基づいてマイナーループを構成し、当該マイナーループにより前記制御量の振幅を制御電流指令として演算する第２の演算回路とによって２重のループ制御を構成し、
   前記制御電流発生部は、
   前記制御量の正負に基づいて制御電流の電流方向を切り換え、
   前記制御電流指令に基づいて制御電流の振幅を定めた制御電流を発生することを特徴とする請求項２に記載のインピーダンス整合装置。
4. 前記第１の演算回路は、インピーダンス整合の前記制御目標値とフィードバック値との差分を比例積分制御して比例積分信号を前記制御量として出力する比例積分制御回路、又は、インピーダンス整合の前記制御目標値とフィードバック値との差分を積分制御して積分信号を前記制御量として出力する積分制御回路の何れかの制御回路を備え、
   前記第２の演算回路は、前記第１の演算回路の制御量と前記制御電流のフィードバック値との差分を比例積分制御して比例積分信号を前記制御電流指令として出力する比例積分制御回路、又は前記第１の演算回路の制御量と前記制御電流のフィードバック値との差分を積分制御して積分信号を前記制御電流指令として出力する積分制御回路の何れかの制御回路を備えることを特徴とする、請求項３に記載のインピーダンス整合装置。
5. 前記交流信号は、
   振幅が整定後の制御電流指令に漸近する信号であることを特徴とする、請求項４に記載のインピーダンス整合装置。
6. 前記制御電流発生部は、４つのスイッチング素子のフルブリッジ構成とするチョッパ回路を備え、
   前記制御巻線に印加する制御電流の振幅を、正端及び負端の一方の極性側に接続される２つスイッチング素子の何れか一方のスイッチング素子の開閉動作を前記制御電流指令の振幅に基づいてパルス幅制御し、
   前記制御巻線に印加する制御電流の電流方向の切り換えを、他方の極性側に接続される２つスイッチング素子の前記制御量の極性に基づく切り換え動作によって制御することを特徴とする請求項２から請求項５の何れか一つに記載のインピーダンス整合装置。
7. 前記発生磁界の大きさは、前記制御巻線の巻数と制御電流の電流値の積で定まることを特徴とする、請求項１に記載のインピーダンス整合装置。