JP5874861B2 - Lc並列共振素子 - Google Patents
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Description
この発明は、インダクタとキャパシタとの並列共振回路が積層体に形成されてなるLC並列共振素子に関する。
従来、積層体にインダクタやキャパシタを内蔵してなるLC並列共振素子が各種考案されている。積層体は、複数の誘電体層を積層してなる。各誘電体層には、導体パターンが形成されており、異なる誘電体層の導体パターン同士は、層間導体によって接続されている。これにより、積層体にインダクタはキャパシタを構成する。
キャパシタは、一般的に、異なる誘電体層にそれぞれ形成された平板導体からなり、これら平板導体は、対向するように配置されている。
インダクタは、例えば、特許文献1に示すように、複数の誘電体層に形成されたループ状の線状導体と、これらの線状導体を一本に繋げる層間導体と、によって形成される。これにより、積層方向を軸方向とする螺旋状のインダクタが構成される。
しかしながら、特許文献1に記載のインダクタは、線状導体によって構成されるため、線路幅が狭く、インダクタのQ値が低い。このため、このインダクタを含むLC並列共振素子のQ値も低下する。
したがって、この発明の目的は、積層体を用いながら高いQ値を有するLC並列共振素子を提供することにある。
この発明のLC並列共振素子は、積層体、第1、第2端子、第1面状導体、複数の第2面状導体を備え、次の構成を備えることを特徴としている。積層体は、絶縁性を有する複数の基材層を積層してなる。第1端子と第2端子は、積層体の第1方向に沿って離間して配置されている。第1面状導体は、第1端子と第2端子とを最短距離で繋ぐ形状である。複数の第2面状導体は、第1面状導体が配置された基材層と異なる層に形成されている。複数の第2面状導体は、一方が第1端子に接続し、他方が第2端子に接続し、積層方向に対向している。
この構成では、第1面状導体がインダクタとなる。互いに対向する第2面状導体と該第2面状導体に挟まれる基材層とがキャパシタとなる。これにより、インダクタとキャパシタが第1端子と第2端子との間に並列接続される。ここで、インダクタは、第1端子、第2端子間の距離、すなわち高周波信号を伝送する線路長が短く、伝送方向に直交する方向(第1方向に直交する方向)に長い。言い換えれば、線路長が短く、線路幅が広いインダクタとなる。これにより、インダクタのQ値が高くなり、LC並列共振素子のQ値も高くなる。
また、この発明のLC並列共振素子では、第2面状導体における第1面状導体に近い側の面状導体と第1面状導体との間隔は、対向する第2面状導体間の間隔よりも広いことが好ましい。
この構成では、インダクタを形成する第1面状導体と第2面状導体とが電界結合することを抑制できる。これにより、インダクタの寄生キャパシタを抑制でき、インダクタのQ値をさらに改善し、LC並列共振素子のQ値をさらに改善できる。
また、この発明のLC並列共振素子は、次の構成を備えることを特徴としている。LC並列共振素子は、積層体、第1、第2端子、複数の面状導体、および、層間導体を備える。積層体は、絶縁性を有する複数の基材層を積層してなる。第1端子および第2端子は、積層体の外面に配置されている。複数の面状導体は、積層体の内部の積層方向に沿った異なる位置に設けられ、積層方向に直交する平面を有する。層間導体は、複数の面状導体を、第1端子と第2端子との間に連続的に接続する。
この構成では、複数の面状導体と層間導体とからなる連続する線路がインダクタとなる。また、複数の面状導体における積層方向に対向する部分がキャパシタとなる。これにより、インダクタとキャパシタが第1端子と第2端子との間に並列接続される。ここで、インダクタは、高周波信号が伝送方向と直交する方向に長い。言い換えれば、線路幅が広いインダクタとなる。これにより、インダクタのQ値が高くなり、LC並列共振素子のQ値も高くなる。
また、この発明のLC並列共振素子は、次の構成であることが好ましい。複数の面状導体は三個以上である。積層方向に隣り合う面状導体は、積層方向の中央側の面状導体の面積の方が小さい。層間導体は、層間導体で接続される一対の面状導体に挟まれた位置に存在する面状導体を、一対の面状導体とこれらを接続する層間導体で囲むように、形成されている。
この構成では、積層体を第1方向に直交する方向(後述の第2方向)に沿って視ると、面状導体と層間導体とによって構成されるインダクタが、スパイラル状となる。したがって、他の形状、例えばミアンダ状で形成するよりも、インダクタのQ値を高くできる。
また、この発明のLC並列共振素子は、次の構成であることが好ましい。第1方向および積層方向に直交する第2方向の面状導体の長さは、第2方向の前記基材層の長さと略同じである。この構成では、積層体に形成可能な範囲で、可能な限り線路幅が広いインダクタを構成できる。これにより、インダクタのQ値をさらに高くすることができる。
また、この発明のLC並列共振素子は、面状導体の第1方向の長さが、第2方向の長さよりも短いことが好ましい。
この構成では、線路長が短く、線路幅が広いインダクタとなる。これにより、インダクタのQ値をさらに高くすることができる。
また、この発明のLC並列共振素子は、基材層が液晶ポリマーからなる。この構成では、誘電正接が小さい材質からLC並列共振素子が構成されるため、さらにQ値を高くすることができる。
また、この発明の帯域阻止フィルタは、上述のいずれかに記載のLC並列共振素子を備え、当該LC並列共振素子の共振周波数を減衰極周波数としている。
この構成では、Q値が高いLC並列共振素子を備えているので、減衰特性が急峻で、減衰帯域幅が狭い帯域阻止フィルタを実現できる。
この発明によれば、積層体を用いながら高いQ値を有するLC並列共振素子を実現することができる。
本発明の第1の実施形態に係るLC並列共振素子について、図を参照して説明する。図1(A)は、本発明の第1の実施形態に係るLC並列共振素子の外観斜視図である。図1(B)は、本発明の第1の実施形態に係るLC並列共振素子の分解斜視図である。図2は、本発明の第1の実施形態に係るLC並列共振素子の各基材層を平面視した図である。図3(A)は、本発明の第1の実施形態に係るLC並列共振素子の側面断面図である。図3(B)は、本発明の第1の実施形態に係るLC並列共振素子の側面断面の分解図である。図4は、本発明の第1の実施形態に係るLC並列共振素子の等価回路図である。図5は、本発明の第1の実施形態に係るLC並列共振素子と従来のLC並列共振素子の通過特性を示すグラフである。
図1(A)に示すように、本発明の第1の実施形態に係るLC並列共振素子10は、積層体100を備える。積層体100は、厚みDの平板状からなる。積層体100の平板面(厚みDに直交する平面)は、それぞれに直交する第1方向と第2方向に広がる矩形である。この際、図1に示すように、第1方向の長さLL1は、第2方向の長さLL2よりも短い(LL2>LL1)であることが好ましい。なお、第2方向の長さLL2は、厚みDよりも長い(LL2>D)。具体的な寸法例としては、LL1が0.5mmであり、LL2が2.5mmであり、Dが0.3mmである。
図1(B)に示すように、積層体100は、基材層101,102,103を備える。基材層101,102,103は、絶縁性材料からなり、例えば、液晶ポリマーからなる。基材層101,102,103は、積層体100の底面側から、平板面に直交する方向に、基材層101、基材層102、基材層103の順で積層されている。積層体100は、基材層101、基材層102、基材層103を熱圧着することにより形成される。
基材層101の底面には、面状導体21が形成されている。面状導体21は、本発明の「第1面状導体」に相当し、銅箔等の導電性材料からなる。面状導体21は、基材層101の底面の略全面に亘って形成されている。図1(B)、図2(C)に示すように、本実施形態に示す構成では、面状導体21は、基材層101の第2方向の両端から中央側に間隔を空けて面状導体21の端部が配置されるように形成されている。この間隔は、例えば10μm〜50μm程度である。なお、この間隔は設けなくてもよい。すなわち、面状導体21は、基材層101の底面の全面に亘って形成されていてもよい。
さらに、基材層101の底面には、絶縁性のレジスト膜41が形成されている。レジスト膜41は、面状導体21の一方端EL1側と他方端EL2側を露出し、面状導体21の中央部を覆う形状で形成されている。
図3(A)に示すように、面状導体21の一方端EL1側の露出部には、外部接続導体51が形成されている。この外部接続導体51が本発明の第1端子に相当する。図3(A)に示すように、面状導体21の一方端EL2側の露出部には、外部接続導体52が形成されている。この外部接続導体52が本発明の第2端子に相当する。なお、外部接続導体51,52は省略することができ、この場合、面状導体21の一方端EL1側の露出部が第1端子に相当し、面状導体21の他方端EL2側の露出部が第2端子に相当する。また、このEL1側の露出部およびEL2側の露出部に適宜めっき処理を行うことによって外部接続導体51,52を形成してもよい。
基材層102の表面には、面状導体22が形成されている。面状導体22は、本発明の「第2面状導体」に相当する。図1(B)、図2(B)に示すように、面状導体22は、第2方向の略全長に亘るような広がりを有する形状で形成されている。この際、面状導体22は、面状導体21と同様に、基材層102の第2方向の両端から中央側に間隔を空けて面状導体22の端部が配置されるように形成されている。
また、面状導体22は、基材層102の第1方向の一方端EL1から面状導体22の一方端まで間隔を空け(導体非形成部を設け)、基材層102の第1方向の他方端EL2からも面状導体22の他方端まで間隔を空ける(導体非形成部を設ける)形状で形成されている。この際、他方端EL2側の間隔は、後述する層間導体31を形成可能な寸法に設定されている。これにより、面状導体22は、後述する面状導体23よりも面積が小さい。
基材層103の表面には、面状導体23が形成されている。面状導体23は、本発明の「第2面状導体」に相当し、銅箔等の導電性材料からなる。図1(B)、図2(A)に示すように、面状導体23は、第2方向の略全長に亘るような広がりを有する形状で形成されている。この際、面状導体23は、面状導体21と同様に、基材層103の第2方向の両端から中央側に間隔を空けて面状導体23の端部が配置されるように形成されている。また、面状導体23は、基材層103の第1方向の両端から中央側に間隔を空けて面状導体23の端部が配置されるように形成されている。この間隔も、例えば10μm〜50μm程度であることが好ましい。
図1、図3(A)に示すように、面状導体21と面状導体23は、積層方向に伸長する複数の層間導体31によって接続されている。複数の層間導体31は、積層体100の他方端EL2の近傍に配置され、第2方向に沿って間隔を空けて形成されている。
具体的に、図2、図3(B)に示すように、層間導体31は、基材層101を厚み方向に貫通するビア導体311、基材層102を厚み方向に貫通するビア導体312、基材層102の表面に形成された補助導体パターン221、基材層103を厚み方向に貫通するビア導体313を備え、これらが積層方向に繋がることにより形成される。補助導体パターン221は、面状導体22と同様に銅箔からなる。各ビア導体311,312,313は、スズや銀等の導電性ペーストからなり、基材層101,102,103の熱圧着時に固化し、固体の導電体となる。
図1、図3(A)に示すように、面状導体21と面状導体22は、積層方向に伸長する複数の層間導体32によって接続されている。複数の層間導体32は、積層体100の一方端EL1の近傍に配置され、第2方向に沿って間隔を空けて形成されている。
具体的に、図2、図3(B)に示すように、層間導体32は、基材層101を厚み方向に貫通するビア導体321と、基材層102を厚み方向に貫通するビア導体322を備え、これらが積層方向に繋がることにより形成される。各ビア導体321,322も、スズや銀等の導電性ペーストからなり、基材層101,102,103の熱圧着時に固化し、固体の導電体となる。
このような構成とすることで、第1端子である外部接続導体51と、第2端子である外部接続導体52とは、面状導体21で接続される。すなわち、外部接続導体51,52は、面状導体21からなるインダクタL1によって接続される。
また、外部接続導体51は層間導体32を介して面状導体22に接続され、外部接続導体52は層間導体31を介して面状導体23に接続され、面状導体22,23は基材層103を介して対向する。すなわち、外部接続導体51,52は、基材層103を挟んで対向する面状導体22,23からなるキャパシタC1によって接続される。
この構成により、外部接続導体51,52すなわち第1、第2端子は、インダクタL1とキャパシタC1の並列回路によって接続される。これにより、図4の等価回路図に示すように、インダクタL1とキャパシタC1とのLC並列共振回路が外部接続導体51,52間に接続される構成が実現され、積層体100からなるLC並列共振素子10が実現される。
本実施形態の構成の場合、インダクタL1となる面状導体21は、外部接続導体51,52を繋ぐ第1方向が高周波信号の伝送方向となる。したがって、第2方向は伝送線路の幅方向となる。面状導体21は、上述のように、第2方向に長い(幅が広い)。したがって、インダクタL1の直流抵抗は小さくなる。これにより、インダクタL1のQ値が高くなり、LC並列共振素子10のQ値も高くなる。さらに、面状導体21の第1方向の長さLL1が短いことで、さらにインダクタL1の直流抵抗が低くなり、LC並列共振素子10のQ値を高くすることができる。
さらに、本実施形態の構成では、基材層101,102,103の厚みを適宜設定することで、面状導体21,22の間隔(厚み方向の距離)D20を、面状導体22,23の間隔(厚み方向の距離)D30よりも広くする。例えば、面状導体21,22の間隔D20を、面状導体22,23の間隔D30の2倍〜4倍程度に設定する。この構成により、面状導体22,23間の電界結合を得ながら、面状導体21,22間の電界結合を抑制することができる。特に、本実施形態に示すように、基材層101,102,103が誘電正接の小さい液晶ポリマーからなることで、面状導体21,22間の電界結合をさらに抑制することができる。
これにより、キャパシタC1とインダクタL1との電界結合を抑制でき、インダクタL1およびLC並列共振素子10のQ値を、より一層高くすることができる。
また、基材層101,102,103に液晶ポリマーを用いた場合、キャパシタC1の抵抗損失も低減できるので、LC並列共振素子10としてのQ値をさらに高くすることができる。
そして、本実施形態のLC並列共振素子10を用いることで、図5に示すように、従来構成のLC並列共振素子と比較して、減衰特性が急峻で、減衰帯域が狭い帯域阻止フィルタを実現することができる。
なお、上述の説明では、キャパシタを構成する面状導体を一対用いた例を示したが、所望とするキャパシタを得るために、キャパシタを構成する面状導体を複数対用いてもよい。この場合、例えば、基材層を挟んで対向する面状導体の対を、積層方向に積み重ねていき、この構成によるキャパシタを層間導体で並列接続していけばよい。
また、このような構成のLC並列共振素子10は、次に示すように製造される。まず、片面銅貼りの基材層101,102,103を用意し、パターニング処理を行うことで、面状導体21が形成された基材層101、面状導体22および補助導体パターン221が形成された基材層102、面状導体23が形成された基材層103を形成する。
次に、各基材層101,102,103に対して、面状導体21,22,23の形成面と反対側から貫通孔を形成し、導電性ペーストを充填する。次に、基材層101,102,103を積層する。この際、基材層101,102は、基材層101の面状導体21の形成面と反対側の面が基材層102の面状導体22の形成面と反対側の面に当接するように積層される。また、積層体102,103は、基材層103の面状導体23の形成面と反対側の面が基材層102に当接するように積層される。
次に、積層された基材層101,102,103を加熱圧着する。この際、貫通孔内の導電性ペーストが固化して、層間導体31,32が形成される。
次に、積層体100の底面、すなわち、基材層101の面状導体21の形成面にレジスト膜41を形成し、外部接続導体51,52を形成する。
このような製造方法を用いれば、面状導体21,22間の間隔を、面状導体22,23の間隔よりも、容易に広くすることができる。
なお、上述の説明では、層間導体をもちいて各層の面状導体を接続する態様を示した。しかしながら、積層体100の第1方向の両端EL1,EL2の面に面状導体パターンを形成し、当該面状導体パターンによって各層の面状導体を接続してもよい。例えば、第1方向の一方端EL1の面の面状導体パターンによって面状導体21,22を接続し、他方端EL2の面の面状導体パターンによって面状導体21,23を接続してもよい。この場合、当該両端EL1,EL2の面の面状導体パターンを外部接続端子として用いてもよい。
次に、本発明の第2の実施形態に係るLC並列共振素子について、図を参照して説明する。図6は、本発明の第2の実施形態に係るLC並列共振素子の分解斜視図である。図7は、本発明の第2の実施形態に係るLC並列共振素子の側面断面図である。
図6に示すように、本発明の第2の実施形態に係るLC並列共振素子10Aは、積層体100Aを備える。積層体100Aは、平板状からなり、積層体100Aの平板面は、それぞれに直交する第1方向と第2方向に広がる矩形である。この際、図6に示すように、第1方向の長さは、第2方向の長さよりも短いことが好ましい。なお、第2方向の長さは、厚みDよりも長い。
積層体100Aは、図6、図7に示すように、基材層101A,102A,103A,104A,105A(以下、まとめて説明する場合は101A−105Aと称する。)を備える。基材層101A−105Aは、絶縁性材料からなり、例えば、液晶ポリマーからなる。基材層101A−105Aは、積層体100Aの底面側から、平板面に直交する方向に、基材層101A、基材層102A、基材層103A、基材層104A、基材層105Aの順で積層されている。積層体100Aは、基材層101A−105Aを熱圧着することにより形成される。
基材層101Aの底面には、面状導体21Aが形成されており、面状導体21Aは銅箔等の導電性材料からなる。面状導体21Aは、基材層101Aの底面の略全面に亘って形成されている。本実施形態に示す構成では、図6に示すように、面状導体21Aは、基材層101Aの第2方向の両端から中央側に間隔を空けて面状導体21Aの端部が配置されるように形成されている。この間隔は、例えば10μm〜50μm程度である。なお、この間隔は設けなくてもよい。すなわち、面状導体21Aは、基材層101Aの底面の全面に亘って形成されていてもよい。また、面状導体21Aの第1端子、第2端子(外部接続導体52A)以外の部分を覆うようにレジスト膜を形成してもよい。
面状導体21Aの領域内には、切り欠き部520Aが設けられている。切り欠き部520A内には、外部接続導体52Aが形成されている。この際、外部接続導体52Aは、面状導体21Aに接触しないように形成されている。
基材層102Aの表面には、面状導体22Aが形成されている。図6に示すように、面状導体22Aは、第2方向の略全長に亘るような広がりを有する形状で形成されている。この際、面状導体22Aは、面状導体21Aと同様に、基材層102Aの第2方向の両端から中央側に間隔を空けて面状導体22Aの端部が配置されるように形成されている。
また、図6、図7に示すように、面状導体22Aは、基材層102Aの第1方向の一方端EL1から面状導体22Aの一方端まで間隔を空け(導体非形成部を設け)、基材層102Aの第1方向の他方端EL2からも面状導体22Aの他方端まで間隔を空ける(導体非形成部を設ける)形状で形成されている。この際、他方端EL2側の間隔は、後述する層間導体31Aを形成可能な寸法に設定されている。これにより、面状導体22Aは、面状導体21Aおよび後述する面状導体25Aよりも外形の面積が小さく、後述する面状導体23A,24Aよりも外形の面積が大きい。
さらに、図6、図7に示すように、面状導体22Aの領域内には、切り欠き部522Aが設けられている。切り欠き部522Aは、後述する層間導体35Aが当該切り欠き部522Aの領域内を通過する形状および位置に形成されている。
基材層103Aの表面には、面状導体23Aが形成されている。図6に示すように、面状導体23Aは、第2方向の略全長に亘るような広がりを有する形状で形成されている。この際、面状導体23Aは、面状導体21A,22Aと同様に、基材層103Aの第2方向の両端から中央側に間隔を空けて面状導体23Aの端部が配置されるように形成されている。
また、図6、図7に示すように、面状導体23Aは、基材層103Aの第1方向の一方端EL1から面状導体23Aの一方端まで間隔を空け(導体非形成部を設け)、基材層103Aの第1方向の他方端EL2からも面状導体23Aの他方端まで間隔を空ける(導体非形成部を設ける)形状で形成されている。この際、一方端EL1側の間隔は、後述する層間導体32Aを形成可能な寸法に設定されている。他方端EL2側の間隔は、後述する層間導体31A,33Aを形成可能な寸法に設定されている。これにより、面状導体23Aは、面状導体21A,22Aおよび後述する面状導体24A,25Aよりも外形の面積が小さい。
基材層104Aの表面には、面状導体24Aが形成されている。図6に示すように、面状導体24Aは、第2方向の略全長に亘るような広がりを有する形状で形成されている。この際、面状導体24Aは、面状導体21A,22A,23Aと同様に、基材層104Aの第2方向の両端から中央側に間隔を空けて面状導体24Aの端部が配置されるように形成されている。
また、図6、図7に示すように、面状導体24Aは、基材層104Aの第1方向の一方端EL1から面状導体24Aの一方端まで間隔を空け(導体非形成部を設け)、基材層104Aの第1方向の他方端EL2からも面状導体24Aの他方端まで間隔を空ける(切り欠き部を設ける)形状で形成されている。この際、一方端EL1側の間隔は、後述する層間導体32Aを形成可能な寸法に設定されている。他方端EL2側の間隔は、後述する層間導体31Aを形成可能な寸法に設定されている。これにより、面状導体24Aは、面状導体21A,22Aおよび後述する面状導体25Aよりも外形の面積が小さく、面状導体23Aよりも外形の面積が大きい。
基材層105Aの表面には、面状導体25Aが形成されている。図6に示すように、面状導体25Aは、第2方向の略全長に亘るような広がりを有する形状で形成されている。この際、面状導体25Aは、面状導体21A,22A,23A,24Aと同様に、基材層105Aの第2方向の両端から中央側に間隔を空けて面状導体25Aの端部が配置されるように形成されている。また、図6、図7に示すように、面状導体25Aは、基材層105Aの第1方向の両端から中央側に間隔を空けて面状導体25Aの端部が配置されるように形成されている。この間隔も、例えば10μm〜50μm程度であることが好ましい。これにより、面状導体25Aは、面状導体21Aよりも外形の面積が小さく、面状導体22A,23A,24Aよりも外形の面積が大きい。なお、面状導体25Aの外形の面積は面状導体21Aと同一となるようにしてもよい。
図6、図7に示すように、面状導体21Aと面状導体25Aは、積層方向に伸長する複数の層間導体31Aによって接続されている。複数の層間導体31Aは、積層体100Aの他方端EL2の近傍に配置され、第2方向に沿って間隔を空けて形成されている。
図6、図7に示すように、面状導体25Aと面状導体22Aは、積層方向に伸長する複数の層間導体32Aによって接続されている。複数の層間導体32Aは、積層体100Aの一方端EL1の近傍に配置され、第2方向に沿って間隔を空けて形成されている。
図6、図7に示すように、面状導体22Aと面状導体24Aは、積層方向に伸長する複数の層間導体33Aによって接続されている。複数の層間導体33Aは、積層体100Aの他方端EL2側で、層間導体31Aよりも第1方向に沿った中央側に配置されており、第2方向に沿って間隔を空けて形成されている。
図6、図7に示すように、面状導体24Aと面状導体23Aは、積層方向に伸長する層間導体34Aによって接続されている。複数の層間導体34Aは、積層体100Aの他方端EL2の一方端EL1側で、層間導体32Aよりも第1方向に沿った中央側に配置されており、第2方向に沿って間隔を空けて形成されている。
図6、図7に示すように、面状導体23Aと外部接続導体52Aは、積層方向に伸長する層間導体35Aによって接続されている。複数の層間導体35Aは、第1方向に沿った層間導体33A,34A間の位置に配置され、第2方向に沿って間隔を空けて形成されている。
このような構成とすることで、積層体100Aの底面に形成された一方端の外部接続導体を兼ねる面状導体21Aと外部接続導体52Aは、複数の層間導体31A、面状導体25A、複数の層間導体32A、面状導体22A、複数の層間導体33A、面状導体24A、複数の層間導体34A、面状導体23A、および複数の層間導体35Aを、この順で介する伝送線路によって接続される。さらに、面状導体21Aの一方端EL1側の端部を外部接続導体部とすることで、当該外部接続導体部、外部接続導体52Aは、面状導体21A、複数の層間導体31A、面状導体25A、複数の層間導体32A、面状導体22A、複数の層間導体33A、面状導体24A、複数の層間導体34A、面状導体35A、および複数の層間導体35Aを、この順で介する伝送線路によって接続される。
さらに、このような構成とすることで、層間導体で接続された一対の面状導体と当該層間導体によって、当該一対の面状導体に積層方向に沿って挟まれる面状導体が囲まれる形状となる。具体的には、面状導体21A,25Aと層間導体31Aによって、面状導体22A,23A,24Aが囲まれる。さらに、面状導体21A,25Aと層間導体31Aによって囲まれる領域内において、面状導体25A,22Aと層間導体32Aによって、面状導体23A,24Aが囲まれる。さらに、面状導体25A,22Aと層間導体32Aによって囲まれる領域内において、面状導体22A,24Aと層間導体33Aによって、面状導体23Aが囲まれる。
この構成により、図7の側面断面図に示すように、上述の面状導体21A−25Aと層間導体31A−34Aからなる伝送線路は、面状導体21A側を起点として、積層体100Aの外面から中央に向かって順に巻回するスパイラル形状となる。
したがって、この伝送線路は、スパイラル形状で幅広なインダクタL1Aとして機能する。また、当該インダクタL1Aを構成する各面状導体21A,22A,23A,24A,25Aは積層方向に対向しているので、それぞれの対向部がキャパシタとして機能する。具体的には、図7に示すように、面状導体21A、22Aの対向部がキャパシタC1aとなり、面状導体22A、23Aの対向部がキャパシタC1bとなり、面状導体23A、24Aの対向部がキャパシタC1cとなり、面状導体24A、25Aの対向部がキャパシタC1dとなる。
したがって、面状導体21Aの外部接続導体部と外部接続導体52Aとの間には、キャパシタC1a,C1b,C1c,C1dを合成した合成キャパシタC1Aが接続される回路構成となる。このため、面状導体21Aの外部接続導体部と外部接続端子52Aとの間は、インダクタL1AとキャパシタC1Aが並列接続されたLC並列共振回路が接続される構成となる。これにより、図4の等価回路図と同等のLC並列共振回路が実現され、積層体100AからなるLC並列共振素子10Aが実現される。
そして、本実施形態の構成の場合、インダクタL1Aとなる部分は、第2方向に長い形状、すなわち伝送線路の幅が広い形状となる。これにより、第1の実施形態のインダクタL1と同様に、インダクタL1AのQ値が高くなり、LC並列共振素子10AのQ値も高くなる。
なお、本実施形態では、側面視してスパイラル形状になるように、各層の面状導体を層間導体で接続する態様を示した。しかしながら、ミアンダ形状になるように、各層の面状導体を層間導体で接続する態様であってもよい。ただし、スパイラル形状とすることで、第2方向を軸方向とする空芯部を設けることができるので、ミアンダ形状にするよりも、インダクタのQ値を高くすることができる。
次に、本発明の第3の実施形態に係るLC並列共振素子について、図を参照して説明する。図8は、本発明の第3の実施形態に係るLC並列共振素子の分解斜視図である。図9は、本発明の第3の実施形態に係るLC並列共振素子の側面断面図である。
本実施形態に係るLC並列共振素子10Bは、外部接続導体の形状および当該外部接続導体への接続構成が、第2の実施形態に係るLC並列共振素子10Aと異なり、他の構成は第2の実施形態に係るLC並列共振素子10Aと同じである。したがって、第2の実施形態に係るLC並列共振素子10Aと異なる箇所のみを具体的に説明する。
積層体100Bは、図8、図9に示すように、基材層101B−105Bを備える。基材層101B−105Bは、絶縁性材料からなり、例えば、液晶ポリマーからなる。
基材層101Bの底面には、面状導体21Bが形成されており、面状導体21Bは銅箔等の導電性材料からなる。面状導体21Bは、基材層101Bの底面の略全面に亘って形成されている。図8に示すように、本実施形態に示す構成では、面状導体21Bは、基材層101Bの第2方向の両端から中央側に間隔を空けて面状導体21Bの端部が配置されるように形成されている。
図8、図9に示すように、面状導体21Bは、基材層101Aの第1方向の一方端EL1まで形成されている。面状導体21Bは、基材層101Bの第1方向の他方端EL2からは面状導体21Bの他方端まで間隔を空ける(導体非形成部を設ける)形状で形成されている。
さらに、図8、図9に示すように、基材層101Bの底面には、絶縁性のレジスト膜41Bが形成されている。レジスト膜41Bは、面状導体21Bの一方端EL1側の端部を露出し、他の領域を覆う形状で形成されている。
図8、図9に示すように、基材層103Bの表面に形成された面状導体23Bは、第2実施形態に示した面状導体23Aと同じ主体部と、引き出し導体部230Bとからなる。引き出し導体部230Bは、第2方向の略中央に所定幅で形成されている。引き出し導体部230Bは、面状導体23Bの主体部から積層体100Bの他方端EL2側の面に達する帯状に形成されている。
積層体100Bの一方端EL1側の面には、外部接続導体51Bが形成されている。外部接続導体51Bは、面状導体21Bに接続されている。積層体100Bの他方端EL2側の面には、外部接続導体52Bが形成されている。外部接続導体52Bは、引き出し導体部230Bに接続されている。
このような構成であっても、上述の第2の実施形態と同様に、スパイラル形状のインダクタとキャパシタが並列接続されたLC並列共振回路を構成することができる。
次に、本発明の第4の実施形態に係るLC並列共振素子について、図を参照して説明する。図10は、本発明の第4の実施形態に係るLC並列共振素子の各基材層を平面視した図である。図11は、本発明の第4の実施形態に係るLC並列共振素子の側面断面図である。図11(A)は、図10のA−A断面を示し、図11(B)は、図10のB−B断面を示す。図12は、本発明の第4の実施形態に係るLC並列共振素子の等価回路図である。
上述の各実施形態のLC並列共振素子では、一つの積層体内に一つのLC並列共振回路を構成する態様を示した。しかしながら、本実施形態のLC並列共振素子は、一つの積層体内に複数(二つ)のLC並列共振回路を備える。なお、各LC並列共振回路の基本構成は、第1の実施形態に係るLC並列共振素子と同じである。したがって、以下では、第1の実施形態に係るLC並列共振素子と異なる箇所のみを具体的に説明する。
積層体100Cは、基材層101C,102C,103Cを積層してなる。
基材層101Cの底面には、面状導体21C1,21C2が形成されている。面状導体21C1,21C2は、第1方向に沿って間隔を空けて形成されている。
基材層102Cの表面には、面状導体22C1,22C2が形成されている。面状導体22C1,22C2は、第1方向に沿って間隔を空けて形成されている。面状導体22C1は、面状導体21C2と対向しない位置に形成されており、面状導体22C2は、面状導体21C1と対向しない位置に形成されている。
基材層103Cの表面には、面状導体23C1,23C2が形成されている。面状導体23C1,23C2は、第1方向に沿って間隔を空けて形成されている。面状導体23C1は、面状導体22C1に対向し、面状導体22C2に対向しない位置に形成されている。面状導体23C2は、面状導体22C2に対向し、面状導体22C1に対向しない位置に形成されている。
面状導体21C1と面状導体23C1は、層間導体31C1によって接続されている。層間導体31C1は、積層体100Cの一方端EL1の近傍に形成されている。面状導体21C1と面状導体22C1は、層間導体32C1によって接続されている。層間導体32C1は、面状導体21C1,22C1における他方端EL2側の端部付近に形成されている。この構成により、図12に示すインダクタL1CとキャパシタC1CのLC並列共振回路が実現される。
面状導体21C2と面状導体23C2は、層間導体31C2によって接続されている。層間導体31C2は、積層体100Cの他方端EL2の近傍に形成されている。面状導体21C2と面状導体22C2は、層間導体32C2によって接続されている。層間導体32C2は、面状導体21C2,22C2における一方端EL1側の端部付近に形成されている。この構成により、図12に示すインダクタL2CとキャパシタC2CのLC並列共振回路が実現される。
さらに、図10(C)に示すように、本実施形態のLC並列共振素子10Cでは、基材層101Cの底面に、ミアンダ状導体パターン60が形成されている。ミアンダ状導体パターン60は、面状導体21C1と面状導体21C2とに接続している。このミアンダ状導体パターン60により、図12に示すインダクタL3が実現される。
以上のような構成により、図12に示すように、インダクタL1CとキャパシタC1CのLC並列共振回路と、インダクタL2CとキャパシタC2CのLC並列共振回路とが、インダクタL3で接続されたLC並列共振素子10Cを実現することができる。
なお、図示していないが、このLC並列共振素子10Cの二つの外部接続導体は、基材層101Cの底面に絶縁性のレジスト膜を形成し、面状導体21C1の一方端EL1側を露出し、面状導体21C2の他方端EL2側を露出することで、形成することができる。
このような構成を用いることで、一つの積層体に複数のLC並列共振回路を備えることができる。
さらに、本実施形態に示すように、二つのLC並列共振回路を接続するインダクタをミアンダ状のインダクタとすることで、高いインダクタンスのインダクタを実現できる。この構成では、一方のLC並列共振回路のインダクタと他方のLC並列共振回路のキャパシタによるLC直列共振回路が構成される場合に、当該ミアンダ状のインダクタもLC直列共振回路に含まれるので、当該LC直列共振回路の共振周波数を、LC並列共振回路の減衰極周波数から遠ざけることができる。これにより、LC並列共振回路を複数直列接続して帯域阻止フィルタを構成する場合でも、LC並列共振回路を複数直列接続したことによる不要な共振が、減衰特性に与える影響を抑制できる。
なお、上述の各実施形態では、第2方向の長さが第1方向の長さよりも長い場合を説明したが、第2方向の長さが第1方向の長さ以下であってもよい。ただし、第2方向の長さが第1方向の長さよりも長いほうが、本発明には好適である。
次に、本発明の第5の実施形態に係る通信機器について、図を参照して説明する。図13は、本発明の第5の実施形態に係る通信機器のブロック図である。
図13に示すように、本実施形態に通信機器900は、アンテナ901、WiFi送受信部911、セルラー送受信部912、GPS受信部913、帯域阻止フィルタ(BEF)921、および帯域通過フィルタ(BPF)922を備える。
アンテナ901は、帯域阻止フィルタ921を介して、WiFi送受信部911およびセルラー送受信部912に接続されている。また、アンテナ901は、帯域通過フィルタ922を介してGPS受信部913に接続されている。
WiFi送受信部911は、例えば2.4GHz帯等の周波数帯域を利用したWiFi通信信号を送受信する。セルラー送受信部912は、900MHz帯等の周波数帯域や1.9GHz帯等の周波数帯域を利用したセルラー通信信号を送受信する。GPS受信部913は、1.5GHz付近のGPS信号を受信する。
帯域阻止フィルタ921は、GPS信号の周波数帯域を減衰させ、WiFi通信信号およびセルラー通信信号の周波数帯域を通過する。帯域通過フィルタ922は、GPS信号の周波数帯域を通過し、GPS信号の周波数帯域以外の周波数帯域を減衰させる。
この帯域阻止フィルタ921に、上述の各実施形態に示したLC並列共振素子を用いる。このLC並列共振素子を用いることで、急峻な減衰特性で、減衰帯域が狭い帯域阻止フィルタを実現できる。したがって、GPS信号の周波数帯域に減衰極を設定すれば、GPS信号を減衰させ、且つ、当該GPS信号の周波数帯域に近い、他の通信信号(例えば、セルラー通信信号の1.9GHz帯)等を減衰させることなく伝送することができる。
さらに、上述のように一つの積層体で帯域阻止フィルタ921を実現できるので、帯域阻止フィルタ921を小型に形成することができる。これにより、通信特性を劣化させることなく、通信機器900を小型化できる。
10,10A,10B,10C:LC並列共振素子
100,100A,100B,100C:積層体
101,102,103,101A,102A,103A,104A,105A,101B,102B,103B,104B,105B,101C,102C,103C:基材層
21,21C1,21C2:面状導体(第1面状導体)
22,23,22C1,22C2,23C1,23C2:面状導体(第2面状導体)
21A,22A,23A,24A,25A,21B,22B,23B,24B,25B:面状導体
221:補助導体パターン
31,32,31A,32A,33A,34A,35A,31B,32B,33B,34B,31C1,31C2,32C1,32C2:層間導体
311,312,313,321,322:ビア導体
41,41B:レジスト膜
51,51B:外部接続導体(第1端子)
52,52A,52B:外部接続導体(第2端子)
520A,522A:切り欠き部
900:通信機器
901:アンテナ
911:WiFi送受信部
912:セルラー送受信部
913:GPS受信部
921:帯域阻止フィルタ(BEF)
922:帯域通過フィルタ(BPF)
100,100A,100B,100C:積層体
101,102,103,101A,102A,103A,104A,105A,101B,102B,103B,104B,105B,101C,102C,103C:基材層
21,21C1,21C2:面状導体(第1面状導体)
22,23,22C1,22C2,23C1,23C2:面状導体(第2面状導体)
21A,22A,23A,24A,25A,21B,22B,23B,24B,25B:面状導体
221:補助導体パターン
31,32,31A,32A,33A,34A,35A,31B,32B,33B,34B,31C1,31C2,32C1,32C2:層間導体
311,312,313,321,322:ビア導体
41,41B:レジスト膜
51,51B:外部接続導体(第1端子)
52,52A,52B:外部接続導体(第2端子)
520A,522A:切り欠き部
900:通信機器
901:アンテナ
911:WiFi送受信部
912:セルラー送受信部
913:GPS受信部
921:帯域阻止フィルタ(BEF)
922:帯域通過フィルタ(BPF)
Claims (6)
- 絶縁性を有する複数の基材層を積層してなる積層体と、
前記積層体の一方主面において、該積層体の第1方向に沿って離間して配置された第1端子および第2端子と、
前記第1端子と前記第2端子とを最短距離で繋ぐ第1面状導体と、
前記第1面状導体が配置された基材層と異なる層に形成され、積層方向に互いに対向する第2面状導体の組と、
前記積層方向に伸長し、前記第2面状導体の組の一方と前記第1端子との間を連続的に接続する第1層間導体と、
前記積層方向に伸長し、前記第2面状導体の組の他方と前記第2端子との間を連続的に接続する第2層間導体と、
を備えた、LC並列共振素子。 - 前記第2面状導体における前記第1面状導体に近い側の面状導体と、前記第1面状導体との間隔は、
対向する第2面状導体間の間隔よりも広い、
請求項1に記載のLC並列共振素子。 - 前記第1方向および前記積層方向に直交する第2方向の前記第1面状導体の長さは、前記第2方向の前記基材層の長さと略同じである、
請求項1または2に記載のLC並列共振素子。 - 前記第1面状導体の前記第1方向の長さは、前記第2方向の長さよりも短い、
請求項3に記載のLC並列共振素子。 - 前記第2面状導体は、前記積層方向の中央側に位置する面状導体の面積の方が小さい、
請求項1ないし4のいずれかに記載のLC並列共振素子。 - 前記第2層間導体で接続される一対の面状導体に挟まれた位置に存在する第2面状導体を、前記一対の面状導体と、これらを接続する前記第2層間導体で囲むように、前記第2層間導体が形成されている、
請求項1ないし5のいずれかに記載のLC並列共振素子。
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