JP5864730B2 - 過電圧および／または静電気放電保護デバイス - Google Patents

過電圧および／または静電気放電保護デバイス Download PDF

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Description

本発明の実施形態は、過電圧保護および静電気放電（ＥＳＤ）保護を実施し、モノリシック集積回路内に形成することができる。
電気回路は静電位、または一般にただの高電圧過渡により損傷することがある。これはとりわけ電界効果トランジスタに該当する。
例えば、保護されるノードと母線との間に逆バイアスダイオードを設置することで、保護を提供することが可能である。本明細書で使用されている通り、「保護されるノード」とは、静電気による損傷に対し保護される、１つ以上の要素、コンダクタ、または端子を意味する。
ダイオードの不都合は、通常０．７ボルトの必要な順方向バイアス電圧に到達すると、直ちに導電するということである。したがって、正極性および負極性の過電圧事象に対する保護が必要な場合、正当に供給されている電圧が、保護されるノードに組み入れられている、または装着されているデバイスの母線の電圧から外れたときに、ダイオードの導電を防止することが困難である。したがって、供給電圧とは別に保護を起動する場所に「保護電圧」を設定することが望ましい。
ダイオードのさらなる不都合は、電源が入力すると、抵抗的な電流電圧の特性を示すことである。これは、静電放電の安全な導電に、不要に長時間を要することを意味する。また、電流量がダイオードの抵抗により抑制されるので、保護されたノードが経験するピーク電圧は、不要に高くなることがある。これは、静電放電に対し、誘導性要素の存在に起因する過電圧の場合に、とりわけ顕著なことがある。ダイオードは実装可能な過電圧保護の形態だけではなく、解決すべき問題を提示する役割も果たしている。
一実施形態では、フィルタを兼ね備えた過電圧保護デバイスが提供されており、過電圧保護デバイスは、保護されるノードに接続するための第１のノード、放電ノードに接続するための第２のノード、および制御ノードを有し、フィルタは、（ａ）第１のノードと放電ノードとの間を接続するコンデンサ、（ｂ）制御ノードと放電ノードとの間を接続するコンデンサ、または（ｃ）第１のノードに直列に接続するインダクタ、のうちの少なくとも１つを備える。
好ましくは、過電圧保護デバイスは、正および負極性の過電圧事象に対し保護を提供するように操作可能であり、その過電圧保護デバイスの一実施形態は、第１のＮ型領域、第１のＰ型領域、および第２のＮ型領域を定義するＮＰＮ半導体構造を備え、第１または第２のＮ型領域は、過電圧事象に対し保護される端子、コンダクタ、またはノードに接続され、第１または第２のＮ型領域の他方のうちの１つは、基準電圧に接続され、有益にもフィールドプレートが第１のＰ型領域に電気的に接触し、そのフィールドプレートは第１および第２のＮ型領域の部分と重複するが、絶縁している。
このように、外部刺激に反応して、または内部電界に反応して導電状態に切り替えられるデバイスを提供することが可能であり、一度切り替わると、静電放電低事象または他の電圧事象の電荷を、離れたところに導電させるには、低インピーダンスになる。好都合に、本デバイスは、横型バイポーラトランジスタとして提供される。
一実施形態では、静電放電などの過電圧事象に対するデバイスの応答は、実質的には放電事象の極性とは無関係である。したがって、例えば、デバイスの公称トリガ電圧が２２５ボルトの場合、デバイスは保護されるノードで＋２２５ボルトの電圧が発生するまで、または保護されるノードで−２２５ボルトの電圧が発生するまで、高インピーダンス状態のままである。
これを達成するためには、第１および第２のＮ型領域のドーピング濃度は、実質的に等しくなくてはならない。加えて、導電がパンチスルー機構により起動するときは、第１のＰ型領域と共にある第１および第２のＮ型領域それぞれのＰＮ境界と、Ｎ型領域内の内部パンチスルー構造との間の距離は、第１および第２のＮ型領域のそれぞれと同じでなければならない。しかしながら、非対称の電圧応答が望ましい場合、ドーピングおよび／または距離は相互に対して変化してもよい。
一実施形態では、過電圧保護デバイスは、過電圧状況に反応し、一時的にラッチするように準備されている。したがって、デバイスが導電するように起動した後、端子のターンまたはデバイスの領域に提供される電流量とは関係なく、デバイスは低インピーダンス状態になる。
そのようなラッチ機能は、ＮＰＮトランジスタとＮおよびＰ領域を共有するＰＮＰトランジスタの製造により提供されており、トランジスタは相互に回転するように協働する。そのような構造は、当該技術分野においてシリコン制御整流器、すなわちＳＣＲとして知られている。
好都合に、シリコン制御整流器は、そこに流れる電流フローが十分に小さい値に低減すると、電源が切断されるが、切断回路は、保護されるノードにおける電圧が停止閾値以下に降下すると、デバイスを高インピーダンス状態に強制的に戻す過電圧保護デバイスに関連する。
切断回路は、横型ＮＰＮトランジスタのベースを、トランジスタのエミッタ電圧に引くタイマの影響下で操作するトランジスタなどの、能動デバイスを備え、トランジスタを高インピーダンス状態に切り替える。
好ましくは、切断回路は、横型ＮＰＮトランジスタのベース領域およびエミッタ領域を通過する電流フローの間の分割を制御する受動インピーダンスを備え、これが順に、保護回路が示すフォールドバック電圧を制御する。
特定の実施形態に関して記載されているが、本明細書で開示される原則および利点は、ＰおよびＮドーピングが交換される別の実施形態にも適用され、その場合、正および負の電圧の記載は反転され、また電流方向の記載も反転される。
本願明細書は、例えば、以下の項目も提供する。
（項目１） 過電圧保護デバイスであって、
保護されるノード（８）への接続のための第１のノードと、
放電ノードへの接続のための第２のノード（９）と、
制御ノード（７９）と、を有する、過電圧保護デバイスと、
フィルタであって、
前記第１のノードと前記放電ノードとの間に接続される、第１のコンデンサ（６２０、６３０、６４０）と、
前記制御ノードと前記放電ノードとの間に接続される、第２のコンデンサ（６２０ａ、６３０ａ）、または
前記第１のノードと直列接続するインダクタ（６５０）のうちの少なくとも１つを備える、フィルタと、を備える、装置。
（項目２） 前記フィルタが、前記第１のコンデンサまたは前記第２のコンデンサのうちの少なくとも１つを備え、前記第１のコンデンサまたは前記第２のコンデンサが、寄生容量により補助される、項目１に記載の装置。
（項目３） 前記第１のコンデンサまたは前記第２のコンデンサが、少なくとも１つの逆バイアスダイオードにより実現される、項目２に記載の装置。
（項目４） 前記第２のノードと前記放電ノードとの間に、抵抗器（４０２）をさらに備える、項目１に記載の装置。
（項目５） 前記制御ノードと前記放電ノードとの間に、抵抗器（４００）をさらに備える、項目１に記載の装置。
（項目６） 前記放電ノードが、母線である、または接地に対して低インピーダンスを有する、項目１に記載の装置。
（項目７） 前記フィルタおよび前記過電圧保護デバイスが、集積回路内に組み立てられている、項目１に記載の装置。
（項目８） 前記過電圧保護装置が、正極性および負極性の過電圧事象に対し、保護を提供するように操作可能であり、
第１のＮ型領域（４０）と、
第１のＰ型領域（６０）と、
第２のＮ型領域（５０）と、
をさらに備えるＮＰＮ半導体構造を備え、
前記第１または第２のＮ型領域のうちの１つが、過電圧事象に対し保護される端子、コンダクタ、またはノード（８）に接続され、前記第１または第２のＮ型領域のうちのもう１つが、基準電圧に接続される、項目１に記載の装置。
（項目９） フィールドプレート（７０）が、前記第１のＰ型領域（６０）と電気的に接触し、前記フィールドプレートは、前記第１および第２のＮ型領域の部分と重複するが、絶縁している、項目８に記載の装置。
（項目１０） 前記第１または第２のＮ型領域のうちの少なくとも１つ内に、第２のＰ型領域（８０）をさらに含み、それにより前記第１または第２のＮ型領域のうちの該当する１つおよび前記第１のＰ型領域で、ＰＮＰ構造を形成する、項目８に記載の装置。
（項目１１） ＮＰＮおよび前記ＮＰＮ構造が、シリコン制御整流器配列を形成するように協働する、項目１０に記載の装置。
（項目１２） 前記第１および第３のＮ型領域が、実質的に相互に同じドーパント濃度を有する、項目８に記載の装置。
（項目１３） 前記第１のＮ型（４０）領域が、その領域内に形成される第２のＰ型領域（８０）を有し、第１の距離（Ｄ）が、前記第１のＮ型領域と前記第１のＰ型領域との間の境界と、前記第２のＰ型領域との間に存在し、前記第１の距離（Ｄ）が前記保護デバイスの閾値電圧を制御する、項目８に記載の装置。
（項目１４） 前記第２の（５０）Ｎ型領域が、その領域内に形成される第３のＰ型領域（１００）を有し、第２の距離（Ｄ）が、前記第２のＮ型領域と前記第１のＰ型領域との間の境界と、前記第３のＰ型領域との間に存在し、前記第２の距離が、前記保護デバイスの閾値電圧を制御する、項目１３に記載の装置。
（項目１５） 前記第２のＰ型領域と、前記第１のＮ型領域と前記第１のＰ型領域との間の境界との間の前記第１の距離が、前記保護デバイスの製造中のマスキングステップ中に定義される、項目１３に記載の装置。
（項目１６） 前記第３のＰ型領域と、前記第２のＮ型領域と前記第１のＰ型領域との間の境界との間の前記第２の距離が、前記保護デバイスの製造中のマスキングステップ中に定義される、項目１４に記載の装置。
（項目１７） 前記第１のＰ型領域が前記制御ノードに接続され、前記過電圧保護デバイスが導電すると、前記過電圧保護デバイスの電流を制御するために、前記制御ノードと前記放電ノードとの間に、第１のインピーダンスが広がる、項目８に記載の装置。
（項目１８） 前記第１のインピーダンスが、前記保護デバイスのフォールドバック電圧を制御するように構成される、項目１７に記載の装置。
（項目１９） 前記第１のインピーダンスが、少なくとも抵抗、第２のインダクタ、または第３のコンデンサのうちの１つを備える、項目１７に記載の装置。
（項目２０） 前記保護デバイスの電流を制御するために、前記第１または第２のＮ型領域のうちの少なくとも１つに接続される第２のインピーダンスをさらに備える、項目１７に記載の装置。
（項目２１） 前記第１および第２のインピーダンスの相対インピーダンスが、前記保護デバイスのフォールドバック電圧を制御する、項目２０に記載の装置。
（項目２２） 前記過電圧保護装置が、正極性および負極性の過電圧事象に対し、保護を提供するように操作可能で、
第１のＰ型領域と、
第１のＮ型領域と、
第２のＰ型領域と、
をさらに定義するＰＮＰ半導体構造を備え、
前記第１または第２のＰ型領域のうちの１つが、過電圧事象に対し保護される端子、コンダクタ、あるいはノードに接続され、前記第１または第２のＰ型領域のうちのもう１つが、基準電圧に接続され、
フィールドプレートが、前記第１のＮ型領域と電気的に接触し、前記フィールドプレートは、前記第１および第２のＰ型領域の部分と重複するが、絶縁している、項目８に記載の装置。
（項目２３） 横型バイポーラトランジスタをさらに備え、コレクタおよびエミッタ領域が実質的に同じドーピング濃度を有し、前記コレクタまたはエミッタのうちの少なくとも１つが、ベース領域から隔置されるベース領域と同型の材料の領域をさらに含み、前記隔置およびドーパント濃度が、前記保護デバイスにおけるパンチスルーにより駆動される導電を制御する、項目８に記載の装置。
（項目２４） 正極性および負極性の過電圧事象に対し、保護を提供するように操作可能な過電圧保護デバイスであって、
第１のＮ型領域（４０）と、
第１のＰ型領域（６０）と、
第２のＮ型領域（５０）と、
を定義するＮＰＮ半導体構造を備え、
前記第１または第２のＮ型領域のうちの１つが、過電圧事象に対し保護される端子、コンダクタ、あるいはノードに接続され、前記第１または第２のＮ型領域のうちのもう１つが、基準電圧に接続され、
フィールドプレート（７０）が、前記第１のＰ型領域（６０）と電気的に接触し、前記フィールドプレートは、前記第１および第２のＮ型領域の部分と重複するが、絶縁している、過電圧保護デバイス。
（項目２５） 前記第１または第２のＮ型領域のうちの少なくとも１つ内に第２のＰ型領域（８０）をさらに含み、それにより前記第１または第２のＮ型領域のうちの該当する１つおよび前記第１のＰ型領域で、ＰＮＰ構造を形成する、項目２４に記載の過電圧保護デバイス。
（項目２６） ＮＰＮおよび前記ＰＮＰ構造が、シリコン制御整流器配列を形成するように協働する、項目２５に記載の過電圧保護デバイス。
（項目２７） 前記第１および第３のＮ型領域が、実質的に相互に同じドーパント濃度を有する、項目２４に記載の過電圧保護デバイス。
（項目２８） 前記第１のＮ型（４０）領域が、その領域内に形成される第２のＰ型領域（８０）を有し、第１の距離（Ｄ）が、前記第１のＮ型領域と前記第１のＰ型領域との間の境界と、前記第２のＰ型領域との間に存在する、項目２４に記載の過電圧保護デバイス。
（項目２９） 前記第２の（５０）Ｎ型領域が、その領域内に形成される第３のＰ型領域（１００）を有し、第２の距離（Ｄ）が、前記第２のＮ型領域と前記第１のＰ型領域との間の境界と、前記第３のＰ型領域との間に存在する、項目２８に記載の過電圧保護デバイス。
（項目３０） 前記第２のＰ型領域と、前記第１のＮ型領域と前記第１のＰ型領域との間の境界との間の前記第１の距離が、前記保護デバイスの製造中のマスキングステップ中に定義される、項目２８に記載の過電圧保護デバイス。
（項目３１） 前記第１の距離（Ｄ）が前記保護デバイスの閾値電圧を制御する、項目２８に記載の過電圧保護デバイス。
（項目３２） 前記第３のＰ型領域と、前記第２のＮ型領域と前記第１のＰ型領域との間の境界との間の前記第２の距離が、前記保護デバイスの製造中のマスキングステップ中に定義される、項目２９に記載の過電圧保護デバイス。
（項目３３） 前記第２の距離が前記保護デバイスの閾値電圧を制御する、項目２９に記載の過電圧保護デバイス。
（項目３４） 前記第１のＰ型領域が、操作中にフロートするように構成される、項目２４に記載の過電圧保護デバイス。
（項目３５） 閾値電圧に到達した後に、前記保護デバイスの電源を入力するように構成される、前記第１のＰ型領域（６０）に接続するトリガ回路をさらに備える、項目２４に記載の過電圧保護デバイス。
（項目３６） 前記トリガ回路に渡る電圧差が、既定の大きさを超過した後に導電するように構成される、項目３５に記載の過電圧保護デバイス。
（項目３７） 前記保護デバイスが導電すると、その電流を制御するために前記第１のＰ型領域に接続する第１のインピーダンスをさらに備える、項目２４に記載の過電圧保護デバイス。
（項目３８） 前記第１のインピーダンスが、前記保護デバイスのフォールドバック電圧を制御するように構成される、項目３７に記載の過電圧保護デバイス。
（項目３９） 前記第１のインピーダンスが、抵抗を備える、項目３７に記載の過電圧保護デバイス。
（項目４０） 前記第１のインピーダンスが、インダクタを備える、項目３７に記載の過電圧保護デバイス。
（項目４１） 前記第１のインピーダンスが、コンデンサを備える、項目３７に記載の過電圧保護デバイス。
（項目４２） 前記第１のインピーダンスが、制御回路に反応する少なくとも１つのトランジスタを備える、項目３７に記載の過電圧保護デバイス。
（項目４３） 前記第１および第２のインピーダンスの相対インピーダンスが、前記保護デバイスのフォールドバック電圧を制御する、項目４２に記載の過電圧保護デバイス。
（項目４４） 前記保護デバイス内の電流を制御するため、前記第１または第２のＮ型領域のうちの少なくとも１つに接続する、第２のインピーダンスをさらに備える、項目３７に記載の過電圧保護デバイス。
（項目４５） 前記保護デバイスが絶縁ウェルに配置される、項目２４に記載の過電圧保護デバイス。
（項目４６） 前記過電圧保護デバイスが、集積回路に組み込まれる、項目２４に記載の過電圧保護デバイス。
（項目４７） 正極性および負極性の過電圧事象に対し、保護を提供するように操作可能な過電圧保護デバイスであって、
第１のＰ型領域と、
第１のＮ型領域と、
第２のＰ型領域と、
を定義するＰＮＰ半導体構造を備え、
前記第１または第２のＰ型領域のうちの１つが、過電圧事象に対し保護される端子、コンダクタ、あるいはノードに接続され、前記第１または第２のＰ型領域のうちのもう１つが、基準電圧に接続され、
フィールドプレートが、前記第１のＮ型領域と電気的に接触し、前記フィールドプレートは、前記第１および第２のＰ型領域の部分と重複するが、絶縁している、過電圧保護デバイス。
（項目４８） 横型バイポーラトランジスタをさらに備え、コレクタおよびエミッタ領域が実質的に同じドーピング濃度を有し、前記コレクタまたはエミッタのうちの少なくとも１つが、ベース領域から隔置されるベース領域と同型の材料の領域をさらに含み、前記隔置およびドーパント濃度が、前記保護デバイスにおけるパンチスルーにより駆動される導電を制御する、項目４７に記載の過電圧保護デバイス。
これらの図面および本明細書に関連する説明は、本発明による特定の実施形態を示すように提供されているが、限定を意図するものではない。本発明による実施形態を、図を参照し、限定しない例示を用いて以下に記載する。
図１は本発明の実施形態による、電圧クランピングデバイスを備えた保護デバイスを通る、横断面図である。 図２は図１のドープ領域の平面図の一例である。 図３は保護されるノードで、電圧が±ＶＴ（ＶＴ＝トリガ電圧）を超過した後、保護デバイスの電源を入力するためのトリガ回路を、概略的に図示した回路図である。 図４は自己起動型電源を入力するための内部構造を有する保護装置を通る、横断面図である。 図５は図４の配列の一部をより詳細に示す。 図６は図５に図示される配列部内の空乏領域境界を、概略的に図示する。 図７は、トリガ電圧が、デバイス内で製造者が制御した隔置により定義される、正および負の電圧パンチスルーを基礎とした応答を示す。 図８はトリガ電圧のファミリーを示す図であり、各トリガ電圧はデバイスの幾何形状により少なくとも部分的に決定され、したがってデバイス製造者の直接制御下にある。 図９ａおよび９ｂは、保護デバイスに適用されたときに、従来技術による接続配列が、過電圧事象の１つの極性のみを保護する方法を図示する。 図１０ａおよび１０ｂは、本発明の実施形態が、過電圧脅威のある両極性に、過電圧保護を提供する方法を図示する。 図１１は本発明の一実施形態による、保護デバイス内の基本電流の分割方法を図示する。 図１２は保護デバイスの等価回路を、概略的に図示する。 図１３はレジスタの製造方法を示す。 図１４は保持電圧の応答を示すグラフである。 図１５は能動的に保護デバイスを非導電状態に切り替える回路を示す、回路図である。 図１６は保護デバイスの等価回路である。 図１７は本発明の実施形態を構成するデバイスの代替構造の平面図である。 図１８は図４に示すものと同様の保護デバイスの、さらなる実施形態を通る横断面図である。 図１９は本発明の実施形態を構成する保護デバイスを含む、モノリシック集積回路の回路図である。 図２０は本明細書に記載の通り、保護デバイスの破壊電圧対電流フローの構想であり、２０ミリ秒の立ち上がり時間を有する過電圧事象に応答する、２５０Ｖの公称閾値電圧を有する。 図２１は図２０で試されたものと同様のデバイスの破壊電圧対電流フローの構想であるが、１０ナノ秒（ｎｓ）の立ち上がり時間を有する過電圧事象に応答する。 図２２は図２０で試されたものと同様のデバイスの破壊電圧対電流フローの構想であるが、２００ピコ秒（ｐｓ）の立ち上がり時間を有する過電圧事象に応答する。 図２３は反応フィルタインピーダンスに関連し、図１から１９に関して記載される保護デバイスの概略図である。 図２４は保護デバイスが反応インピーダンスを示すことが可能なさらなる部品に関連する、さらなる回路の概略図である。 図２５は保護デバイスがダイオード積層に関連する配列の回路図である。 図２６はコンデンサを兼ね備えた保護デバイスのさらなる構成の回路図である。 図２７は逆バイアスダイオードを兼ね備えた保護デバイスの構成の回路図である。 図２８は直列インダクタを兼ね備えた保護デバイスの組み合わせ用の回路図である。 図２９ａおよび２９ｂは保護デバイスに関連するフィルタ付きおよびフィルタなしで、保護デバイスの応答をそれぞれ示す。
実施形態の説明
図１は本発明の実施形態による保護デバイス（または電圧クランプ）５の概略的横断面図であり、保護されるノード８に過電圧保護を提供するように操作可能である。本デバイスの別のノード９は、接地などの基準に接続する。図示された実施形態での応答では、デバイスは対称的であるため、ノード８および９は交換可能である。
説明を容易にする目的で、図に示す通り、配向されたデバイスの特性を言及するために、「上の」、「横の」、「左の」などの用語が使用される。同様に、異なるドーピング濃度を有する領域で、または異なるドーパント型が互いに隣接する場所では、領域は境界により画定されるよう示されるが、そのような境界は実際のデバイスでは認識することができない。
図１に示す配列は、一般に基板１０を備え、その基盤上の絶縁ウェル２０内で保護デバイス５が形成される。
このために、二酸化ケイ素の層などの絶縁体２２の層が基板１０上に形成される。また、エピタキシャル層３０が絶縁層２２の上に形成されてもよい。
場合によっては、比較的に高濃度にドープされたＰ＋層２４は、絶縁層２２の上に配置されてもよい。また、エピタキシャル層３０は、Ｐ＋層２４の上の、よりドープされていないＰ総として（提供された場合）提供される、またはＰ＋層２４が省略された場合は、絶縁層２２の真上に形成される。
エピタキシャル層３０のＰ型材料は、過電圧保護デバイスの本体３１を形成する。本体３１は絶縁層２２、左側の絶縁壁３２、右側の絶縁壁３４、および図の平面図の前側かつ後側にある図１の平面に平行して延在する、さらなる絶縁壁により画定されるウェル内に形成される。後に説明の通り、デバイスは３次元形成で考えられ、壁３２および３４は保護デバイスを囲う単一の壁の効果的な部分であることが明らかになるであろう。
したがって、Ｐ型材料の本体３１は、基板の残りから絶縁している。そのような絶縁ウェルの形成は、当業者には既知である。あるいは、複数の逆バイアスＰＮ接合部内にウェルを形成することも可能である。
デバイスの表面に向かい、いくつかのＮ型領域が、Ｐ型材料３１内に形成される。図１に示す配列では、デバイスは線Ａ‐Ａ’に対称的な反射を表示する。デバイスは、有利なことに、ページの平面周辺でも対称的な反射を表示する。
第１のＮ型領域４０はウェル２０の左端に向かい形成される。図２に示すドーピングの平面図から見ることができる通り、第１のＮ型領域４０はデバイスの中央周辺に「リング」を形成し、したがって図１の左側、および図１の右側の領域４０は、実際には同じＮ型領域である。図２の平面図が鋭角および平行線を示すのに対し、製造されるデバイスは丸角および非平行線を示すことを、当業者は理解されよう。
第２のＮ型領域５０は第１のＮ型領域４０により形成されるリング内に形成されるが、そこからは分離される。第１と第２のＮ型領域４０と５０との間の差は、本体３１のＰ型材料により埋められる。したがって、横型のトランジスタはこの配列により形成される。
バイポーラＮＰＮトランジスタの製造に置いては、コレクタとエミッタ領域との間のドーピングは、通常著しく異なるため、空乏領域は異なる空間的範囲を有し、トランジスタのベースがエミッタ電圧より約０．７ボルト超える場合、これが薄いベース領域と共に、例えば数百倍など、一般に優れた電流利得をもたらす。しかしながら、逆にされた場合、利得が非常に低減するにもかかわらず、それらのトランジスタが未だ機能することはあまり周知ではないため、コレクタはエミッタとして使用され、また逆も同様である。
図１および２で示すデバイスでは、第１および第２のＮ型領域４０および５０は同じであり、一立方センチメートル当たり約１０１６のドナー不純物である。Ｐ型本体３１はより低ノードドープされており、一立方センチメートルあたりおよそ１０１５のアクセプタ不純物である。他のドーピング濃度も適用され、当業者により容易に決定されるであろう。
このドーピングの対称性の結果として、実際に、Ｎ型領域４０または５０のいずれの１つが、過電圧脅威の極性により、横型Ｎ−Ｐ−Ｎトランジスタのエミッタまたはコレクタのいずれかとして機能することができる。
便宜上、図１に戻ると、第１と第２のＮ型領域４０と５０との間に延在するＰ型本体３１の部分は６０と指定され、横型ＮＰＮトランジスタのベースを形成するようみなされてもよい。
ベース領域にはフィールドプレートが提供されている。フィールドプレートは導電素子により形成されており、一般に７０と指定され、金属またはポリシリコンの単一構造により形成されるが、本例示では２つの協働部分により形成される。
第１の導電層７２はベース領域６０の上に形成される。しかしながら、図示されている通り、導電層７２も第１のＮ型領域４０および第２のＮ型領域５０とわずかに重複する。明確には、デバイスが短絡してしまうため、導電層はベース領域６０と同様にＮ型領域４０および５０により形成されるエミッタおよびコレクタ領域にも接触してはならない。結果的に、導電層７２は、典型的には二酸化ケイ素である絶縁層７６の上に形成され、第１および第２のＮ型領域４０および５０から導電層７２を絶縁する。絶縁層７６の形成時、すなわち続くエッチングステップの際に、開口部またはビアが形成されるため、フィールドプレート７０がベース６０に接触可能となる。
図示の通り、ベース６０は拡張されたＰ型ドーピングの小さな領域６１を有し、ベース６０とフィールドプレート７０との間に拡張されたインターフェースを提供するように、一般にＰ＋と指定される。
導電層７２の上、すなわちＮ型領域４０および５０の表面から十分な距離のあるところに、第２の導電層７８が提供されている。これはポリシリコンまたは金属で形成されてもよい。第２の導電層７８は第１および第２のＮ型領域である４０および５０をさらに張り出す。
層７２および７８は、フィールドプレート７０を形成し、Ｎ型領域４０および５０の端部の上に、ベース電位を複製する。このため、Ｐ−Ｎ接合部が逆バイアスされることで、なだれ降伏の発生前に、デバイスが逆バイアスされたＰ−Ｎ接合部にわたる高電圧に耐えることが可能となるときに、Ｎ型領域４０および５０の空乏領域は、ベース６０と共に領域境界からさらに広がる。
導電の端部は、コンダクタの主本体よりも大きな電場勾配を発生させるため、フィールドプレートの端部による、より大きな電場勾配の発生を停止するため、そして自身の損傷を起動する可能性もあるため、フィールドプレートの端部からＮ型領域までの距離は、Ｎ型領域４０および５０上により高い位置で、導電層７８の先端により定義される通り、プレートの端部を形成することで、増加する。
横型Ｎ−Ｐ−Ｎトランジスタの電源を入力するためには、例えば制御端末７９を介し、ベースに電流を供給することができる。これはトランジスタを駆動する外部回路を介してもよく、その場合、回路は制御端末７９を介しフィールドプレートに接続され、ベース６０を駆動する。そのような配列は、後に説明される。
加えて、すなわち、そのような外部制御の代替えとして、パンチスルーが可能な通り、トランジスタの電源入力にイオン化により駆動する破壊を使用することが可能である。これらの機構のうち、パンチスルーが好ましく、後に説明されるが、パンチスルー電流がトランジスタの導電を発生させる場所では、デバイス内で電圧を定義するように、追加の構造が形成されてもよい。
上記に記載の通り、保護されるノードに接続する他の回路を保護するために、デバイスを保護することで処理する必要のある、電圧脅威を示すトリガ電圧に到達した後、保護デバイスは直ちに低インピーダンス状態を仮定する。
トランジスタの電源入力に選択されたどんな機構によるものであっても、ベース６０に注入される電流に依存することは、トランジスタの電源入力を確実かつ迅速にすることを保証しない。これを実現するため、第２のトランジスタが形成される。第２のトランジスタはＰＮＰトランジスタとして形成され、名目上そのベースはＮＰＮトランジスタのコレクタに接続され、エミッタはＮＰＮトランジスタのベースに接続される。そのような組み合わせにより、各トランジスタは他のトランジスタの電源を入力し、シリコン制御整流器（ＳＣＲ）として既知のデバイス構成を形成する。
ＳＣＲ動作を提供するために、縦型ＰＮＰトランジスタが形成される。Ｐ領域の１つ、すなわちエミッタとして動作する領域は、第１のＮ型領域４０内に形成される、追加の（例えば第２の）Ｐ＋領域８０により形成され、またコレクタはＰ型本体領域３１により形成される。
Ｎ型領域４０から保護されるノード８に第１の低インピーダンス接続をするため、高濃度にドープされたＮ＋領域９０が、第１のＮ型領域４０内に形成される。便宜上、しかし、必要に迫られたわけではないが、Ｐ＋領域８０およびＮ＋領域９０は相互に隣接して形成することが可能で、単一の金属接触部９２を共有することができる。接触部９２はノード８に接続される。
デバイスが第２のＮ型領域５０より低いまたは高い電位で、第１の領域４０を有してもよいとすると、いずれの領域も横型ＮＰＮトランジスタのコレクタとして動作するため、同様の縦形ＰＮＰトランジスタは、第２のＮ型領域５０内に形成される。縦型トランジスタは、第２のＮ型領域５０内でＰ＋領域１００を作ることで、形成される。同様に、Ｎ＋領域１１０も金属接触部１１２から第２のＮ型領域に、比較的に低抵抗接続を与えるように形成され、領域１００および１１０は、好都合にも相互に隣接し、また接触部１１２の下にあってもよい。接触部１１２は、ノード９に接続される。
ＳＣＲ構成が入力された後、デバイスにわたる電圧が、導電状態でバイポーラトランジスタのベースエミッタ電圧を保持するのに十分な間、導電を維持する。しかしながら、電圧が除去されると、デバイスは次に起動するまで、非通電状態に切り替えて戻される。
電圧または静電放電の脅威が除去された後に、保護されるノード８が０ボルトに戻ると、さらなる動作は必要ない。しかしながら、例えば、ゼロでない電圧を出力することのある別の装置の出力と接続しているために、保護されるモードが０Ｖに戻らない場合、過電圧脅威が注視されている場合は、ＳＣＲの電源を停止する対策を講じる必要がある。そのような対策は、後に説明される。
後に説明の通り、保護デバイス５は、デバイスの異なる領域に加えられる電位の影響下にある空乏領域境界の動きに依存するため、成分の高電位または同基板内に形成される周辺保護デバイスが、その動作中に発生させる摂動から、デバイスを保護する対策を講じることが有益である。
一次近似としては、付加電位差を受け空乏領域が広がる距離は、半導体内のドーパント濃度に反比例する。したがって、比較的に高濃度にドープされた領域２４は、絶縁層２２から上方向に延伸し、また保護デバイス５の動作を妨げる空乏領域から、保護デバイスを保護する。
同様に、横方向に延伸する電位差は、保護デバイスの動作に影響することがある。側壁部３２および３４からの空乏領域の成長を表示するために、ガードリング１２０を形成する、Ｐ＋ドープガード領域が横型Ｎ−Ｐ−Ｎトランジスタ周辺に提供される。
加えて、第２のフィールドプレート７０ａは、第１のＮ型領域４０外縁周辺に形成され、保護デバイスの入力電圧未満の電圧で、領域４０の外端部周辺の電場勾配により、電流フローがＰ型材料３１に流れるのを防ぐ。
保護デバイスの起動
上記に記載の通り、デバイスは内部的に、または外部的に起動することが可能である。外部的起動には、ツェナーダイオードまたはなだれダイオードなどの、特別な構造のダイオードをトリガとして使用してもよい。そのようなダイオードは、様々な逆バイアス破壊電圧で使用可能である。当業者であれば、例えば、逆バイアスされたときに、７ボルトの破壊電圧を有するツェナーダイオードを形成することが可能である。
その結果として、過電圧がダイオード積層の複合破壊電圧を超過すると、逆バイアスダイオードの積層が、保護デバイスの電源入力に使用されることが可能となる。そのような配列は、図３に表示される。ここでは、ダイオードはそれぞれ２００および２０２と指定される２つの副積層に配列される。
第１の副積層は、ダイオード２００−１、２００−２、２００−３から２００−ｎまでを備え、例えば、ダイオードのアノード２００−１はダイオードのキャソード２００−２に全て接続されるなど、全て同じ電流フローに配列されている。
第２の副積層は同様に構成され、ダイオード２０２−１から２０２−ｎまでを備える。しかしながら、副積層は背向して配列するため、１つの副積層内のダイオードが逆バイアスされる場合、他の副積層内のダイオードは順方向バイアスされる。ダイオードは、逆バイアスされたときに、比較的に少量の漏洩電流を有し、これは動作保護デバイス５を起動するには小さすぎるが、各副積層にわたる電圧差が、逆バイアスされたダイオードのそれぞれにより、確実に均一に共有される。
保護されるノードの電圧の大きさが、逆バイアス副積層内の破壊を引き起こす電圧の大きさを超過したと見られた場合、電流は、電源入力を発生させるに十分な大きさで、副積層２００と２０２との間のノードに接続される保護デバイスの制御端末７９に流れる。保護されるノード８における過電圧事象が正極性事象の場合、第１の副積層２００は逆バイアスされるが、第２の積層２０２は順方向バイアスされる。保護されるノードにおける過電圧事象が負極性事象の場合、第１の副積層２００は順方向バイアスされるが、第２の副積層２０２は逆バイアスされる。
各副積層２００および２０２は、‘ｎ’ダイオードを含み、保護デバイスの電源入力するトリガ電圧は、方程式１に表示されるよう概算する。
方程式１では、Ｖｒｅｖは各ダイオードの逆破壊電圧を表し、０．７は各順方向バイアスダイオードにわたる、順方向電圧降下を表す。他のトリガ回路が提供されてもよい。加えて、または代替として、内部トリガ機構も使用することが可能である。
図４は本発明による第２の実施形態を示し、これは図１に示すものと同様であるが、内部トリガ構造を追加したものである。デバイスの端部は、明瞭化のために省略されている。内部構造は、比較的に浅いＰ型延在部の形状であり、３次元デバイス内では、環状構造または板状構造を形成することができる。したがって、図１の追加のＰ型領域８０は、Ｐ型領域６０に向け、第１のＮ型領域に横方向に延在する、Ｐ型パンチスルー制御構造８２になるように、延在することが可能である。同様に、図１のＰ型領域１００は、高濃度にドープＮ型領域１１０周辺に延在し、板状構造１０２を形成する。一般にＢと指定される図４の領域が、図５に詳細に示される。
Ｐ型パンチスルー領域８２および１００は、距離または間隔Ｄにより、各Ｎ型領域４０および５０の公称端部の短絡を停止するように見られる。距離Ｄは、マスキング位置決めによりデバイス製造工程中に、変更することが可能である。距離Ｄはパンチスルーが発生し、保護デバイスを起動する場所の電圧を制御する。本明細書において試験データの提供がある出願者による実験では、距離Ｄはおよそ２３から５マイクロメートルの範囲にわたり、保護デバイスの実施形態に、それぞれ、２５０から下は１２０ボルトまでのトリガ電圧を提供する。Ｎ型領域の端部からＮ＋領域１１０までの距離Ｌは、実験では２５μｍであった。しかしながら、他の寸法も該当するため、当業者により容易に決定されるであろう。
図６は再び図５に示す構造を示すが、デバイスにわたり電位差が存在しないという状況で、Ｎ型領域と共に空乏領域境界３００、３１０も含む。
入力ノード３１２（領域４０）で供給される電圧は、より負極性になると、空乏領域境界３００は領域４０と６０との間のＮ−Ｐ境界に向けて素早く移動し、そこに形成される接合部が導電を開始する。しかしながら、電圧の大きさが増加すると、空乏領域境界３１０は、矢印３１６により図示の通り、右に移動する。空乏されるＮ型材料は、効果的にＰ型材料であり、したがって、領域６０はＰ＋領域１００に拡大する。電圧がさらに増加すると、空乏領域はさらに右方向に移動し、最終的には、その上端部は領域１００の左側境界３２０を通過し移動する。これでＰ型材料の延在されたベース領域６０は、Ｐ型領域１００に直接接触し、これが、電流が領域１００を通り、接地電極からＮＰＮトランジスタのベースに流れるようにする抵抗経路を形成する。電流フローが始動すると、保護デバイス内のシリコン制御整流器の自動ラッチ特性が、しっかりと電源を入れ、それを維持する。
上記に記載の通り、トリガ電圧は、パンチスルー構造の端部と、トリガ電圧が形成されるＮ型領域の端部との間の相対距離により、調節される。これらの両位置は、デバイス製造中のマスクにより定義され、したがって、トリガ電圧は、製造工程中のデバイスの寸法により定義可能である。
図７は、正極性および負極性事象の間隔Ｄが１５μｍおよび１６μｍに等しいため、図４に示す型のデバイスでは、性能は実質的に対称であることを示す。調査中のデバイス内にある１５μｍの間隔では、トリガ電圧は±１４０ボルトほどであるが、一方で１６μｍ間隔の場合、トリガはおよそ±１６０ボルトであったことを示す。
水平軸はＴＬＰ電圧を示すが、縦軸は「ＴＬＰ」電流を示す。「ＴＬＰ」標示は、デバイスが電圧パルス１００ｎｓで試験される業界標準試験を意味し、結果的に得られる電圧の進化およびフォールバック電流が測定される。デューティーサイクルは比較的に低いため、デバイスの過熱は問題ではない。
図７も保護デバイスが有する別の望ましい特性を示し、すなわち、デバイスにわたる電圧を起動した後、ゼロボルトに降下する必要はないが、安全なレベルに降下する必要があるということである。この安全なレベルへの「フォールドバック」は、信号線、すなわち母線までもゼロボルトまで下に引くようにしている保護デバイスを停止するのに、十分高く設定しなければならないため、望ましい。これは、後に詳細を説明する。
パンチスルーを基礎としたトリガ機構のトリガ電圧を定義する能力は、非常に価値のあるものである。すなわち、保護デバイス５の製造中は、間隔はマスクにより直接制御されているので、製造者はＰ型ベース領域６０とＰ型パンチスルー領域８２および１００との間の間隔を使用し、製造中に保護デバイス５のトリガ電圧を容易に制御することができる。
図８は本発明による実施形態を構成するデバイス上で、一連のＴＬＰ試験用に計測されたトリガ電圧およびデバイスの電流の構想を示し、その場合、デバイスの距離Ｌは２５μｍであって、パンチスルー領域の範囲は２から２０μｍまでであり、したがって間隔Ｄは２３から５μｍに及ぶ。上記に記載の通り、間隔Ｄが増加すると、トリガ電圧も増加する。
完全性のため、ＴＬＰ試験は、静電容量が基準内で試験電圧に設定されている電荷保持体を帯電することで、機能する。本体３１の静電容量は、ＴＬＰ電流と関連する。
最終的に、パンチスルーが内部トリガとして依存されない場合、また外部トリガが提供されない場合、ＮＰＮトランジスタのベース−エミッタ接合部で増加する電場により発生する衝突イオンも、デバイスの電源入力に使用することができる。これもドーピングレベル、およびデバイスの領域間の間隔により制御されている。そのような配列においては、逆バイアスコレクタのベース接合部が、ベースに電流を注入する衝突イオン化を起動する。ベースが帯電するにつれ、ＮＰＮトランジスタを順方向バイアスするエミッタの電源を入力する。ＮＰＮトランジスタは、その後ＰＮＰトランジスタに給電し、ＳＣＲが起動する。衝突イオン化が開始する場所は、領域４０および５０と重複するフィールドプレート７０または絶縁層７２、７８に加えて、領域４０および５０の横方向の間隔により制御される。すなわち、配置間隔が大きいほど、大きいトリガ電圧を提供する。ベースは抵抗を介し、電流フロー経路に接続される。
一実施形態では、保護デバイスの対称的な特性により、単一のデバイスが正極性および負極性電圧事象に対する過電圧保護を提供することができる。これは、例えば正極性過電圧事象のみに対する、一方向への脅威のみに一般に有効な、従来技術による過電圧保護デバイスに対比する。しかしながら、自動起動モードにおいては、デバイスを正確に、当業者および本技術分野で用いられる手法の知識を有する者が想定するであろうものとは異なる様式で、「配線」する必要がある。
図９ａおよび９ｂはバイポーラトランジスタを基礎とした過電圧保護デバイスの接続方法を示し、過電圧脅威の一方向のみに応答する。図示の通り、従来は、Ｐ型領域はエミッタ領域（図９ａおよび９ｂに示す右端のＮ型領域）に接続されており、両領域は接地されている。
そのような配列では、例えば１５０ボルトなど、左側のＮ型領域３４０が正極になる場合、空乏領域境界３４１は空乏領域３４０とデバイスのＰ型本体との間のＰＮ接合部から離れて移動する。したがって、デバイスは、パンチスルーまたはイオン化機構が動作しデバイスの電源を入力するまで、導電しない。端的に言えば、順方向バイアスされたダイオードがおよそ１ボルト降下すると、ＰＮ接合部にわたるバイアス電圧はおよそ１４９Ｖである。
しかしながら、（実際に保護デバイスが接続される回路の、通常操作で発生する可能性がある通り）電圧が負極性になる場合、接合部は電圧が１ボルトを超過するとすぐに、導電を開始する。したがって、負極性の過電圧事象が提示さると、デバイスは停止し、早く導電し過ぎる。
図１０ａおよび１０ｂに示す配列では、保護デバイスのベースは、ＰＮ接合部の相対接続により決定される通り、内部的に発生された電位に進み、この電位はフィールドプレートに接続される。
ここで、正極性過電圧が提示されると、ベースは右側Ｎ型領域に接続する接地電圧を１Ｖ（１ダイオード降下）超えるまで浮動し、したがって以前の通り、逆バイアスＰ−Ｎ接合部は、電圧が保護デバイス５の起動に十分なほど上昇するまで、左側Ｎ型領域内に形成される。
次に図１０ｂを検討すると、負極性電圧が提示されるとき、空乏領域３４０と本体３１の間のＰ−Ｎ接合部が導電し、したがって、本体の電圧は‐１４９Ｖまで降下する。しかしながら、ベースは接地されていないため、これにより、本体３１と右側Ｎ型領域との間に逆バイアス領域が形成される。これで、電圧の大きさがトリガ閾値の大きさを超過するまで、電流フローを阻止する。したがって、デバイスはいずれの極性の過電圧脅威がトリガ電圧の大きさを超過するまで、非導電状態のままである。
保護デバイスを高インピーダンス状態に切り替え
保護デバイスが別の回路により能動的に駆動している実施形態では、タイマおよび追加の回路網が、保護デバイスをオフ状態にするように、提供されてもよい。
例えば、パンチスルーを介し、デバイスが自身の導電を起動する実施形態では、保護デバイスのフォールドバック電圧を制御し、最終的に保護デバイスの電源を停止するように、他の対策を講じることが可能である。
図１１は、ベースを介した領域４０（本例においてはコレクタとみなされる）から領域５０（エミッタとみなされる）までの電流フローを概略的に図示する。ベース電流Ｉｂは、理論上は２つの部分Ｉｂ１およびＩｂ２に分流し、電流のいくつか（Ｉｂ１）は、拡張されたＰ型ドープ領域および（フィールドプレート７０と併せ）ベース領域用のフィールドプレートの絶縁層７２という方法で存在し、いくつか（Ｉｂ２）はエミッタ接触部１１２を介し存在する。
Ｉｂ１とＩｂ２との間の比率は、外部インピーダンス４００および４０２の提供により変更することが可能で、これは図１２では、それぞれベースおよびエミッタインピーダンスとしてみなされてもよい。電流フロー間の比率は、デバイスのスナップバック応答を、（ベースを介し電流が流れない場合は）全体的にシリコン制御整流器状から、全電流がベースを介し流れるときは、ダイオード状の間で、切り替えることが可能である。
この比率はデバイスの保持電圧を変更させ、したがって、設計者にスナップバック性能を修正する方法を与える。抵抗（またはインピーダンス）は過電圧事象に耐えられなければならず、これにより、抵抗が金属で形成されることを提案する。しかしながら、金属は比較的に低抵抗であるため、抵抗器の形成に使用されるコンダクタの長さは、（集積回路の観点からすると）比較的に大きくなってしまうことがある。これは、金属の抵抗器の空間範囲を制限するように、対策を講じるべきであることを意味する。
図１３は、ダイ面積を節約するために、らせんコイルに巻き入れることにより、比較的に高抵抗値の金属フィルム抵抗器が、集積回路内に形成される方法を図示する。コイルはインダクタンスを示すので、主に抵抗性インピーダンスが望ましい場合、２つのコイルは電場を消失させるように反対方向に流れる電流と重畳する関係で形成することができ、したがって、誘導性徴がなくなる。これにより、設計者はらせん状の金属トラックで形成される抵抗および抵抗器のインダクタンスを変更することが可能である。
実験では、保持またはスナップバック電圧は、ベース抵抗器４００およびエミッタ抵抗器４０２の相対値を変更することで、制御することが可能である。
表Ｉはベース抵抗器４００が、名目上の一定値３７ΩのＲｂで形成され、またエミッタ抵抗器４０２が３．２と１２５Ωとの間を変更する抵抗を有する結果を、一覧にしたものである。結果から、保持電圧は、Ｒｅが増加するにつれ、増加することがわかる。
図１４は、保護デバイス上で、公称２７０ボルトのトリガ電圧を有する、ＲｂおよびＲｅ値を使用した測定の結果を示す。図１４は、デバイスが起動した後に、保護デバイスの端末にわたる電圧をゼロに引き下げようとするよりも、電圧は保持電圧ＶＨまで低減し、そのレベル周辺で変更することを示す。
金属らせんの誘導性特質も、過電圧事象の高速過渡特性とＤＣ電源装置との間を区別するために使用することができる。例えば、インダクタンスを発生させるように構成される金属のらせんがベース端末に配置される場合、実質的にゼロインダクタンスのΩ抵抗器がエミッタ端末に配置され、高速過渡事象は、エミッタと相対するベースで、高インピーダンスを発生させる。これは、ＳＣＲ動作を支援するので、低い保持電圧および高いＥＳＤ強度を有する。しかしながら、過渡事象が終了すると、ＤＣ電源装置はエミッタに相対するベースにて比較的に低インピーダンスを発生させ、この構成はダイオードの動作を支援し、デバイスの電源を切断し、電源装置がＳＣＲの入力および電流の吸い込みを続けるのを防止する、比較的に高い保持電圧をもたらす。同様の回路構成が、コンデンサのインピーダンスの過渡依存特質を使用し、高速過電圧事象をフィルタするコンデンサで達成可能である。巻線抵抗器の使用、およびその結果として生じるインダクタンスも、電流経路Ｉｂ１およびＩｂ２に沿う電流構造の割合を制御するように使用することも可能である。これは、保持電圧が時間の経過とともに制御可能であることを意味する。
ベース抵抗Ｒｂの値もまた、ベースから、すなわちベースの電位から、電流フローを選択的に制御する電界効果トランジスタを使用し、電気回路網により修正してもよい。
図１５は、図４の保護デバイス５が、シリコン制御整流器を使用し実行される配列を示し、エミッタ抵抗器４０２により形成されるエミッタ抵抗Ｚｅと関連する。ベースのインピーダンスは、ベースの抵抗器４００の並列組み合わせにより形成され、複数のトランジスタ４１０が、小さな保護直列抵抗器４１１と共に、ベース電極と接地との間に、並列に配置される。
トランジスタ４１０のゲートは、ＲＣ回路により形成されるタイマ４２０に接続し、そこでは、Ｒが大きく（回路例においては、１または２Ｍオーム前後）、またＣが小さい（数ｐＦ）。
保護回路の起動後、エミッタ抵抗器を通る電流は抵抗器４０２にわたる電圧を上昇させ、抵抗器Ｒを介し、ＲＣタイマのコンデンサの帯電を引き起こす。電圧が入ると、Ｃがトランジスタ４１０の電源入力に十分なほど上昇し、ベース（制御端末）を接地に引き上げ、保護デバイスを高インピーダンス状態に切り替える。この回路は過電圧脅威の一方向のみに対し動作するため、対極性の脅威を処理するには再生が必要である。
保護デバイスは、端的に言えば、その双方向の特性により、シリコン制御整流器のように見えるが、Ｎ型材料の領域４０および５０内の縦型Ｐ−Ｎ−Ｐトランジスタの形成は、より対称的な構造をもたらし、図１６にその等価回路を示す。保護ノードが正極性の脅威にさらされる場合、ＮＰＮおよび最上部のＰＮＰトランジスタは、シリコン制御整流器を形成し、最下部のＰＮＰトランジスタは逆バイアスされ、高インピーダンスとして動作する。保護されるノード８が負極性の過電圧脅威にさらされる場合、ＮＰＮトランジスタおよび最下部のＰＮＰトランジスタは、シリコン制御整流器を形成し、最上部のＰＮＰトランジスタは逆バイアスされる。
図１７は図１および４のデバイスの代替構成を、平面図で示す。しかしながら、デバイスを２回（またはそれ以上）の回転対称性を有するようにさせず、代わりにＰ型ベース領域６０により分離した隣接線形構造として、第１および第２のＮ型領域４０および５０が形成される。この構成は、図２に示す配列に比べ、より小型化のデバイスを作る。ドーピング領域のみが示されており、フィールドプレート７０および７０ａが、上記に記載の通り提供される（図示せず）。
したがって、以下の１つ以上の特性を有する保護デバイスを形成することが可能である：正極性および負極性の過電圧事象に対し、過電圧保護を与える、デバイスの幾何形状により制御されるトリガ電圧を有する、制御可能な保持電圧を有する、通常使用可能な加工ステップを使用し提供することが可能である。
デバイスは横型Ｎ−Ｐ−Ｎトランジスタの観点において説明されているが、ＮおよびＰ領域はＰＮＰトランジスタを作るように逆にすることが可能であることに、注意されたい。しかしながら、ＰＮＰトランジスタは、電子と比較し、正孔のキャリア移動度が低減されているため、一般に過電圧保護には好まれない。
Ｎ型領域がＰ型領域になり、またＰ型領域がＮ型領域になるように修正されている、図４の実施形態におけるそのような配列を、図１８に示す。
図１８では、同一部品には同一参照番号が指定されているが、図４に関しては、ドーパント型がＰ型からＮ型に、または逆も同様に、交換されているドーパント型を意味するように、「ａ」が付加されていることを除く。
図１９はモノリシック集積回路を概略的に図示し、半導体回路５０２が入力ノード５０４および出力ノード５０６を有する、５００と一般に指定される。入力ノードは、上記に記載の通り保護デバイス５により保護され、バイポーラ接合トランジスタ回路の状況ではＶｅｅとして、または電界効果トランジスタ回路の状況ではＶｓｓとしてなど、出力ノード５０４と母線との間に延在する。出力ノード５０６は、点線で示す通り、さらなる保護デバイスにより、任意的に保護されてもよいが、出力回路は一般に低インピーダンスであるため、回路５０２の良好な動作帯域幅を達成するためには、非常に高入力インピーダンスおよび意図的に少しの入力容量を頻繁に有する入力回路より、より静電気損傷の影響を受けにくい。
デバイスの梱包、配置図、または回路接続も、特定の状況下においては、デバイスの性能に影響を与える可能性がある。
上記に記載の通り、トリガ電圧は、図６に記載の通り、デバイス内のドープ領域間の相対的間隔により、調節または設定することが可能である。これら領域のいくつかは、比較的に高濃度にドープされており、結果的に比較的に大容量（同等サイズのトランジスタ内における標準領域と比較し）を有することが可能である。これらの静電容量は、非常に高速な過渡事象、すなわち、大きなスルーレートの事象を可能にし、短期間でトリガ電圧を修正する、過電圧保護デバイス内の、容量に基づいた電流フローを誘導する。
図２０、２１および２２は、立ち上がり時間が制御されている、ＴＬＰ試験を受けるデバイスの性能を比較する。デバイスは、閾値２５０ＶのＤＣ性能および２４０Ｖの保持電圧を有する。
立ち上がりが０Ｖからトリガ電圧に数ミリ秒で発生する、図２０に示す遅い過電圧事象に応答して、応答はＤＣの場合と同じであった。しかしながら、立ち上がり時間が短くなるにつれ、したがって、過渡事象内の周波数成分は、周波数内で増加し、過電圧事象の所与の電圧に対し、スルーレートも増加し、実験的証拠は、いくつかの状況下で、トリガ電圧および保持電圧が低減される可能性があることを示す。
図２１は同じデバイスの応答であるが、１０ナノ秒の立ち上がり時間を有する過電圧事象への応答を示す。トリガ電圧は当初より１８５Ｖに、また保持電圧は１６０Ｖに低減されたが、両値は通過する過電圧事象の最先端として回復し、したがって、素早く上昇する電圧に関連する高周波数成分も低減する。
図２２は２００ピコ秒の立ち上がり時間を有する、過電圧事象に対するデバイスの応答を示す。トリガ電圧Ｖｔは１２２Ｖに低減され、保持電圧は１１５Ｖに低減されるが、過渡が過ぎると、再びＤＣ値が回復する。
しかしながら、過電圧保護デバイスは、過電圧事象の立ち上がり時間に関わらず、確かな閾値電圧を有することが望ましい。
ベースおよびエミッタ抵抗器の形成に使用される金属らせんの誘導性特質は、高速過渡過電圧事象に応答して、ＳＣＲ状とダイオード状の応答との間で、保護デバイスの操作の移行が可能なことを、上記に記載した。静電容量もまた、高速過渡事象に対するフィルタを提供するように使用されてもよいことも、上記に提案した。
図２３は、上記に記載され、また保護デバイス６００により提示される、過電圧保護デバイス５内の回路図を示し、これは図１６に示す等価回路に相当し、保護されるノード８と負極性の母線または接地６１０との間に配置しており、過電圧事象の際に保護デバイスにより電流が放出されるため、放電ノードを提示する。
エミッタの抵抗器４０２は、保護デバイス５の第２のノード９と接地６１０との間に延在する。ベース抵抗器４００は、ベース端末７９と接地６１０との間に延在する。ベース端末は、過電圧保護デバイスの制御ノードとして動作する。
高速過渡事象に対し、高速フィルタを接地に提供する場合、すなわち、高速で変化する事象に起因し、保護されるノード８で、電圧内で近くにあるステップ変化に関連する、少なくとも高周波数成分は、コンデンサ６２０が保護されるノード８と接地６１０との間に供給される。コンデンサ６２０は実際のコンデンサ、およびわずかな寄生容量以上に相当する。コンデンサ６２０は比較的に少量の静電容量を有することができ、典型的には１０から２０ｐＦであり、また過電圧保護デバイスに対し内側にすることができる。大量の静電容量を使用してもよい。より大量の静電容量を、外部成分として提供することも可能である。しかしながら、そのような配列では、高速過渡には低インピーダンス経路を提供するような方法で、接続しなければならない。もちろん、設計の目的においては、コンデンサ６２０が供給する静電容量を決定するときに、寄生容量も考慮しなければならない。
従来のコンデンサ６２０の提供とは対照的に、図２４に示す通り、ノード８と接地６１０との間の逆バイアスダイオード６３０の寄生容量など、コンデンサ６２０は半導体デバイスの寄生容量を介し、実現することが可能である。しかしながら、成分は、余分な静電容量を提供するように追加されているので、コンデンサ６２０はわずかな寄生容量には相当しないことが、理解されよう。
図２５に示す通り、単一ダイオード６３０は、積層６４０内で配列する複数のダイオードにより、交換されてもよい。各ダイオードは、通常逆バイアスされているため、積層は大きな破壊電圧を示すことができる。さらに、逆バイアスダイオードの静電容量は直列に接続されるため、積層は、単一ダイオードよりも非常に少ない実行容量を有することが可能になる。この構成は、図３に示すものと同様の、高周波フィルタを提供することに注意されたい。
図２３に示す通り、コンデンサ６２０の使用は、過電圧脅威に対称的応答を提供し、つまり、保護デバイスは正極性および負極性の両過電圧状況に応答することができる一方で、ダイオード６３０またはダイオード積層６４０の一方向の電流フロー特性は、過電圧脅威の単極性に対する保護の提供に適するのみの回路を作ることができる。
入力ノードで提供される静電容量は、ｗが角周波数の場合はＺ＝（ｊｗｃ）‐１の通り、またｃが静電容量の場合はｊ＝（‐１）１／２の通り、変化する。この「虚数」のインピーダンスは、保護されるノード８で、不要な負荷を提示することもできる。
図２６および２７に示す通り、保護デバイスのベース７９（制御ノード）と接地との間に、静電容量を追加することで、同様の高域通過フィルタリング応答を達成することが可能で、そこでは、コンデンサ６２０ａおよびダイオード６３０ａのそれぞれが、ベース７９と接地６１０との間に提供されており、ベースの抵抗器４００が本例示で提供されているので、ベース抵抗器４００と平行である。この配列はノード８で、より少量の周波数依存負荷を提示することもできる。
さらなる変異型では、図２８に示す通り、インダクタ６５０は保護デバイスと直列に提供してもよい。インダクタ６５０は寄生容量を含むことはできる一方で、インダクタ６５０は、わずかな寄生容量ではなく、実際のインダクタに相当する。インダクタ６５０はＺ＝ｊｗＬの通り変更するインピーダンスを提供し、その場合Ｌはインダクタ６５０のインダクタンスであり、したがって、インピーダンスは周波数と比例する。保護デバイス６００は、抵抗と静電容量の混合を示し、インダクタ６５０と共同し、高域停止（低域通過）フィルタを形成し、高速過渡事象の高周波成分の効果を制限する。インダクタ６５０は、図２８に示す通り、保護されるノード８の下流、または上流に配置することができる。インダクタ６５０は、集積回路内では、特異成分として形成されてもよく、または必要値に寄っては、集積回路に関連するパッケージピン、およびボンドワイヤの寄生インダクタンスの部分として、提供してもよい。
したがって、高周波過渡に応答して、保護デバイスの操作を修正するように、過電圧保護デバイスに関連するフィルタを提供することが可能である。
図２９は、図２９ａに示す応答から、どのように試験デバイスの応答が修正されているかを示し、この場合、図２３から２８に関連し記載される通り、フィルタを含むことにより、立ち上がり時間２００ｐｓで過電圧脅威に応答する閾値電圧は、１２５Ｖで測定される。デバイスの応答は、フィルタで修正されるときは、図２９に示され、この場合、閾値電圧が過電圧脅威の２７０Ｖに回復されている。
高周波過渡が非常に損傷的と予想される状況が発生する場合、例えば、悪質なソースを起源とする電磁パルスを耐えなければならない回路内では、過渡に応答して、低減された閾値で、保護デバイスを意図的に起動することが可能である。これは、ノード８から制御端末７９のノードへの、容量性経路を提供することで、達成可能である。
図２３から２８に関し記載されるフィルタ構成は、組み合わせることが可能で、例えば図２６または２７に示す配列は、図２３、２４または２５に示す通り、ノード８から接地までの静電容量を有することができる。インダクタおよびコンデンサの組み合わせもまた使用することが可能であるが、設計者は回路が電圧変化に応答して、過度に連鎖しないことを、確実にする必要がある。
本明細書に使用されている通り、明確に反対が記載されない限り、「接続」とは、一つの要素／特徴が直接的に、または間接的に別の要素／特徴に接続されることを意味し、必ずしも機械的ではない。同様に、明確に反対が記載されない限り、「結合」とは、一つの要素／特徴が直接的に、または間接的に別の要素／特徴に結合されることを意味し、必ずしも機械的ではない。本明細書に使用されている通り、「ノード」とは、所与の信号、論理レベル、電圧、データパターン、電流、または量が存在する場合の、内部または外部の基準点、接続点、接合部、信号線、誘導性要素、または同等のものを意味する。
上記に記載の例は、本発明のみの図示のためであり、その範囲を限定するために使用されない。さらに、本明細書における請求項は、単項従属形式が規範である米国内での新規出願用に起草された。本明細書より推論されてはならず、多項従属請求項が許可される場合、そのような配列が確実に技術的に可能でない場合を除き、各独立請求項は、いかなる拒絶された請求項にも従属することが可能である。様々な実施形態が上記に記載されている。これら特定の実施形態を参照に記載されているが、記載は例示的であり、限定を意図しない。当業者により、様々な修正および応用が可能である。

Claims (32)

  1. 正極性および負極性の過電圧事象に対し、保護を提供するように操作可能な過電圧保護デバイスであって、
    前記過電圧保護デバイスは、ＮＰＮ半導体構造を備え、
    前記ＮＰＮ半導体構造は、
    第１のＮ型領域（４０）と、
    第１のＰ型領域（６０）と、
    第２のＮ型領域（５０）と
    を定義し、
    前記第１または第２のＮ型領域のうちの１つが、過電圧事象に対し保護される端子、コンダクタ、またはノード（８）に接続され、前記第１または第２のＮ型領域のうちのもう１つが、基準電圧に接続され、
    フィールドプレート（７０）が、前記第１のＰ型領域（６０）と電気的に接触し、前記フィールドプレートは、前記第１および第２のＮ型領域の部分と重複するが、前記第１および第２のＮ型領域の部分から絶縁しており、前記フィールドプレートは、導電素子によって形成された途切れていない構造である、過電圧保護デバイス。
  2. 前記第１または第２のＮ型領域のうちの少なくとも１つ内に第２のＰ型領域（８０）をさらに含み、それにより前記第１または第２のＮ型領域のうちの該当する１つおよび前記第１のＰ型領域で、ＰＮＰ構造を形成する、請求項１に記載の過電圧保護デバイス。
  3. ＮＰＮ構造および前記ＰＮＰ構造が、シリコン制御整流器配列を形成するように協働する、請求項２に記載の過電圧保護デバイス。
  4. 前記第１および第２のＮ型領域が、相互に同じドーパント濃度を有する、請求項１に記載の過電圧保護デバイス。
  5. 前記第１のＮ型領域（４０）が、その領域内に形成される第２のＰ型領域（８０）を有し、第１の距離（Ｄ）が、前記第１のＮ型領域と前記第１のＰ型領域との間の境界と、前記第２のＰ型領域との間に存在する、請求項１に記載の過電圧保護デバイス。
  6. 前記第２のＮ型領域（５０）が、その領域内に形成される第３のＰ型領域（１００）を有し、第２の距離（Ｄ）が、前記第２のＮ型領域と前記第１のＰ型領域との間の境界と、前記第３のＰ型領域との間に存在する、請求項５に記載の過電圧保護デバイス。
  7. 前記第１の距離（Ｄ）が、前記保護デバイスの閾値電圧を制御する、請求項５に記載の過電圧保護デバイス。
  8. 前記第２の距離が、前記保護デバイスの閾値電圧を制御する、請求項６に記載の過電圧保護デバイス。
  9. 前記第１のＰ型領域が、操作中にフロートするように構成される、請求項１に記載の過電圧保護デバイス。
  10. 閾値電圧に到達した後に前記保護デバイスの電源を入力するように構成される前記第１のＰ型領域（６０）に接続されるトリガ回路をさらに備える、請求項１に記載の過電圧保護デバイス。
  11. 前記トリガ回路が、前記トリガ回路に渡る電圧差が既定の大きさを超過した後に導電するように構成される、請求項１０に記載の過電圧保護デバイス。
  12. 前記保護デバイスが導電すると内部の電流を制御するための、前記第１のＰ型領域に接続される第１のインピーダンスをさらに備える、請求項１に記載の過電圧保護デバイス。
  13. 前記第１のインピーダンスが、前記保護デバイスのフォールドバック電圧を制御するように構成される、請求項１２に記載の過電圧保護デバイス。
  14. 前記第１のインピーダンスが、抵抗器を備える、請求項１２に記載の過電圧保護デバイス。
  15. 前記第１のインピーダンスが、インダクタを備える、請求項１２に記載の過電圧保護デバイス。
  16. 前記第１のインピーダンスが、コンデンサを備える、請求項１２に記載の過電圧保護デバイス。
  17. 前記第１のインピーダンスが、制御回路に応答する少なくとも１つのトランジスタを備え、前記制御回路は、タイマを備える、請求項１２に記載の過電圧保護デバイス。
  18. 前記保護デバイス内の電流を制御するための、前記第１または第２のＮ型領域のうちの少なくとも１つに接続される第２のインピーダンスをさらに備える、請求項１２に記載の過電圧保護デバイス。
  19. 前記第１および第２のインピーダンスの相対インピーダンスが、前記保護デバイスのフォールドバック電圧を制御する、請求項１８に記載の過電圧保護デバイス。
  20. 前記保護デバイスの前記ＮＰＮ半導体構造が、基板上に側壁部と絶縁層とを有する絶縁ウェルに配置され、前記第１のＰ型領域よりも高いドーピング濃度を有する第２のＰ型領域（２４）が、前記絶縁ウェル内の前記絶縁層に隣接して配置される、請求項１に記載の過電圧保護デバイス。
  21. 前記過電圧保護デバイスが、集積回路に組み込まれる、請求項１に記載の過電圧保護デバイス。
  22. 正極性および負極性の過電圧事象に対し、保護を提供するように操作可能な過電圧保護デバイスであって、
    前記過電圧保護デバイスは、ＰＮＰ半導体構造を備え、
    前記ＰＮＰ半導体構造は、
    第１のＰ型領域と、
    第１のＮ型領域と、
    第２のＰ型領域と
    を定義し、
    前記第１または第２のＰ型領域のうちの１つが、過電圧事象に対し保護される端子、コンダクタ、またはノードに接続され、前記第１または第２のＰ型領域のうちのもう１つが、基準電圧に接続され、
    フィールドプレートが、前記第１のＮ型領域と電気的に接触し、前記フィールドプレートは、前記第１および第２のＰ型領域の部分と重複するが、前記第１および第２のＰ型領域の部分から絶縁しており、前記フィールドプレートは、導電素子によって形成された途切れていない構造である、過電圧保護デバイス。
  23. 横型バイポーラトランジスタをさらに備え、コレクタおよびエミッタ領域が、同じドーピング濃度を有し、前記コレクタまたは前記エミッタのうちの少なくとも１つが、ベース領域から隔置されるベース領域と同型の材料の領域をさらに含み、前記隔置および前記ドーパント濃度が、前記保護デバイスにおけるパンチスルーにより駆動される導電を制御する、請求項２２に記載の過電圧保護デバイス。
  24. 前記第１のＰ型領域が、前記第２のＰ型領域と前記フィールドプレートとの間に配置され、前記第２のＰ型領域が、前記過電圧保護デバイスの動作を妨げる空乏領域を引き起こす外部電位から前記過電圧保護デバイスを保護するように構成される、請求項２０に記載の過電圧保護デバイス。
  25. 前記第１のＮ型領域よりも高いドーピング濃度を有する第２のＮ型領域をさらに備え、前記第１のＮ型領域が、前記第２のＮ型領域と前記フィールドプレートとの間に配置され、前記第２のＮ型領域が、前記過電圧保護デバイスの動作を妨げる空乏領域を引き起こす外部電位から前記過電圧保護デバイスを保護するように構成される、請求項２２に記載の過電圧保護デバイス。
  26. 請求項１または２４に記載の過電圧保護デバイスであって、
    前記保護されるノード（８）への接続のための第１のノードと、
    放電ノードへの接続のための第２のノード（９）と、
    制御ノード（７９）と
    を有する、過電圧保護デバイスと、
    フィルタであって、
    前記第１のノードと前記放電ノードとの間に接続される第１のコンデンサ（６２０、６３０、６４０）、
    前記制御ノードと前記放電ノードとの間に接続される第２のコンデンサ（６２０ａ、６３０ａ）、または、
    前記第１のノードと直列接続するインダクタ（６５０）
    のうちの少なくとも１つを備える、フィルタと
    を備える、装置。
  27. 前記フィルタが、前記第１のコンデンサまたは前記第２のコンデンサのうちの少なくとも１つを備え、前記第１のコンデンサまたは前記第２のコンデンサが、寄生容量により補助される、請求項２６に記載の装置。
  28. 前記第１のコンデンサまたは前記第２のコンデンサが、少なくとも１つの逆バイアスダイオードにより実装される、請求項２６に記載の装置。
  29. 前記第２のノードと前記放電ノードとの間に、抵抗器（４０２）をさらに備える、請求項２６に記載の装置。
  30. 前記制御ノードと前記放電ノードとの間に、抵抗器（４００）をさらに備える、請求項２６に記載の装置。
  31. 前記放電ノードが、母線であるか、または接地に対して低インピーダンスを有する、請求項２６に記載の装置。
  32. 前記フィルタおよび前記過電圧保護デバイスが、集積回路内に組み立てられている、請求項２６に記載の装置。
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