JP5833833B2 - 表示装置 - Google Patents
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Description
また、第一駆動トランジスタTr1(n,m)のソースの電位(すなわち、表示素子LC(n,m)の第一電極の電位)および、第二駆動トランジスタTr2(n,m)のソースの電位(すなわち、表示素子LC(n,m)の第二電極の電位)は、ともに0Vであったとする。
本実施の形態では、図1(B)に示す電気光学表示装置について説明する。図1(B)に示す電気光学表示装置は図1(A)に示す電気光学表示装置の変形例である。図1(A)と図1(B)の差違は、前者は容量線が走査線と平行であったのに対し、後者は容量線が走査線と直交(信号線と平行)することである。
本実施の形態では、図4に示す電気光学表示装置について説明する。図4に示す電気光学表示装置は図1(A)に示す電気光学表示装置の変形例である。図1(A)と図4の差違は、前者においては、各行に第一電源線および第二電源線が設けられていたのに対し、後者は各行に第一電源線のみが設けられ、第二駆動トランジスタのドレインが、次行の第一電源線に接続することである。
本実施の形態では、図5(A)および図5(B)に示す電気光学表示装置について説明する。図5(A)に示す電気光学表示装置は図1(A)に示す電気光学表示装置の変形例である。図1(A)と図5(A)の差違は、前者が第一電源線を設けていたのに対し、後者は第一電源線を容量線で代用することである。
本実施の形態では、図6(A)および図6(B)に示す電気光学表示装置について説明する。図6(A)に示す電気光学表示装置は図1(A)に示す電気光学表示装置の変形例であり、図6(B)に示す電気光学表示装置は図1(B)に示す電気光学表示装置の変形例である。図1(B)と図6(A)の差違は、前者が第一電源線と第二電源線を走査線と平行に設けていたのに対し、後者は、それらを信号線と平行に(走査線と直交するように)設けていることである。このようにすることにより、信号線が横断する配線の数を減らせるため、寄生容量を低減でき、表示信号の減衰を抑制できる。
本実施の形態では、図7に示す電気光学表示装置について説明する。図7に示す電気光学表示装置は図6(A)に示す電気光学表示装置の変形例である。図6(A)と図7の差違は、前者においては、各列に第一電源線および第二電源線が設けられていたのに対し、後者は各列に第二電源線のみが設けられ、第一駆動トランジスタのドレインが、次列の第二電源線に接続することである。
本実施の形態では、図8(A)および図8(B)に示す電気光学表示装置について説明する。図8(A)に示す電気光学表示装置は図6(B)に示す電気光学表示装置の変形例である。図6(B)と図8(A)の差違は、前者が第二電源線を設けていたのに対し、後者は第二電源線を容量線で代用することである。
本実施の形態では、図9(A)および図9(B)に示す電気光学表示装置について説明する。図9(A)に示す電気光学表示装置は図1(A)に示す電気光学表示装置の変形例である。図1(A)と図9(A)の差違は、前者が容量線を設けていたのに対し、後者は容量線を次行の走査線で代用することである。
本実施の形態では、図10(A)および図10(B)に示す電気光学表示装置について説明する。図10(A)に示す電気光学表示装置は図6(A)に示す電気光学表示装置の変形例である。図6(A)と図10(A)の差違は、前者が容量線を設けていたのに対し、後者は容量線を次行の走査線で代用することである。
本実施の形態では、実施の形態1乃至8で説明した電気光学表示装置の作製方法の例について説明する。図11に本実施の形態の作製工程断面図を示すが、この図は、作製工程を概念的に示すもので、特定の断面を示したものではない。
本実施の形態では、実施の形態1乃至8で説明した電気光学表示装置の作製方法の例について説明する。図12に本実施の形態の作製工程断面図を示すが、この図は、作製工程を概念的に示すもので、特定の断面を示したものではない。なお、多くの方法や材料等は実施の形態9に用いたものを使用できる。したがって、特に異なる材料や条件を使用しなければならない場合以外は、説明を省略する。
本実施の形態では、実施の形態1乃至8に示した電気光学表示装置を用いた電子機器について説明する。これらの電気光学表示装置は、パーソナルコンピュータ、携帯通信機器、画像表示装置、映像再生装置、画像映像撮像装置、ゲーム機、電子書籍等の機器に用いることができる。
102a 配線
102b 配線
102c 配線
102d 配線
102e 配線
102f 配線
103 絶縁膜
104a 島状の酸化物半導体領域
104b 島状の酸化物半導体領域
104c 島状の酸化物半導体領域
105 絶縁膜
106a 配線
106b 配線
106c 配線
106d 配線
106e 配線
201 基板
202a 配線
202b 配線
202c 配線
202d 配線
202e 配線
203 絶縁膜
204a 島状の酸化物半導体領域
204b 島状の酸化物半導体領域
205a 電極
205b 電極
205c 電極
205d 電極
205e 電極
206 層間絶縁物
207a 配線
207b 配線
207c 配線
207d 配線
207e 配線
Claims (4)
- 画素を有し、
前記画素は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、キャパシタと、表示素子と、を有し、
前記第1のトランジスタのソースまたはドレインの一方は、前記第2のトランジスタのゲートと接続され、
前記第1のトランジスタのソースまたはドレインの一方は、前記第3のトランジスタのゲートと接続され、
前記第1のトランジスタのソースまたはドレインの一方は、前記キャパシタの一方の電極と接続され、
前記第1のトランジスタのソースまたはドレインの他方は、信号線と接続され、
前記第1のトランジスタのゲートは、走査線と接続され、
前記第2のトランジスタのソースまたはドレインの一方は、前記表示素子の一方の電極と接続され、
前記第3のトランジスタのソースまたはドレインの一方は、前記表示素子の他方の電極と接続され、
前記第2のトランジスタのソースまたはドレインの他方は、第1の配線と電気的に接続され、
前記第3のトランジスタのソースまたはドレインの他方は、第2の配線と電気的に接続され、
前記第1のトランジスタは、酸化物半導体を含み、
前記第2のトランジスタは、多結晶半導体または単結晶半導体を含み、
前記第3のトランジスタは、多結晶半導体または単結晶半導体を含み、
前記第2のトランジスタは、前記第3のトランジスタと同一導電型であり、
前記第1のトランジスタのオフ電流は、前記表示素子のリーク電流の1/100以下であり、
前記キャパシタの容量は、前記表示素子の容量の1/10以下である表示装置であって、
第1の動作において、前記第2のトランジスタおよび前記第3のトランジスタはオンになり、
前記第1の動作において、前記第1の配線の電位は、第1の電位に設定され、
前記第1の動作において、前記第2の配線の電位は、前記第1の電位に設定され、
第2の動作において、前記第2のトランジスタおよび前記第3のトランジスタはオフになり、
前記第2の動作において、前記第1の配線の電位は、前記第1の電位に設定され、
前記第2の動作において、前記第2の配線の電位は、前記第1の電位に設定され、
第3の動作において、前記第2のトランジスタおよび前記第3のトランジスタはオフになり、
前記第3の動作において、前記第1の配線の電位は、第2の電位に設定され、
前記第3の動作において、前記第2の配線の電位は、前記第1の電位に設定され、
第4の動作において、前記第2のトランジスタおよび第3のトランジスタのゲートの電位は、アナログ電位に設定され、
前記第4の動作において、前記第1の配線の電位は、前記第2の電位に設定され、
前記第4の動作において、前記第2の配線の電位は、前記第1の電位に設定されることを特徴とする表示装置。 - 画素を有し、
前記画素は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、キャパシタと、表示素子と、を有し、
前記第1のトランジスタのソースまたはドレインの一方は、前記第2のトランジスタのゲートと接続され、
前記第1のトランジスタのソースまたはドレインの一方は、前記第3のトランジスタのゲートと接続され、
前記第1のトランジスタのソースまたはドレインの一方は、前記キャパシタの一方の電極と接続され、
前記第1のトランジスタのソースまたはドレインの他方は、信号線と接続され、
前記第1のトランジスタのゲートは、走査線と接続され、
前記第2のトランジスタのソースまたはドレインの一方は、前記表示素子の一方の電極と接続され、
前記第3のトランジスタのソースまたはドレインの一方は、前記表示素子の他方の電極と接続され、
前記第2のトランジスタのソースまたはドレインの他方は、第1の配線と電気的に接続され、
前記第3のトランジスタのソースまたはドレインの他方は、第2の配線と電気的に接続され、
前記第2のトランジスタは、前記第3のトランジスタと同一導電型であり、
前記第1のトランジスタのオフ電流は、前記表示素子のリーク電流の1/100以下であり、
前記キャパシタの容量は、前記表示素子の容量の1/10以下である表示装置であって、
第1の動作において、前記第2のトランジスタおよび前記第3のトランジスタはオンになり、
前記第1の動作において、前記第1の配線の電位は、第1の電位に設定され、
前記第1の動作において、前記第2の配線の電位は、前記第1の電位に設定され、
第2の動作において、前記第2のトランジスタおよび前記第3のトランジスタはオフになり、
前記第2の動作において、前記第1の配線の電位は、前記第1の電位に設定され、
前記第2の動作において、前記第2の配線の電位は、前記第1の電位に設定され、
第3の動作において、前記第2のトランジスタおよび前記第3のトランジスタはオフになり、
前記第3の動作において、前記第1の配線の電位は、第2の電位に設定され、
前記第3の動作において、前記第2の配線の電位は、前記第1の電位に設定され、
第4の動作において、前記第2のトランジスタおよび第3のトランジスタのゲートの電位は、アナログ電位に設定され、
前記第4の動作において、前記第1の配線の電位は、前記第2の電位に設定され、
前記第4の動作において、前記第2の配線の電位は、前記第1の電位に設定されることを特徴とする表示装置。 - 請求項1または請求項2において、
第5の動作において、前記第2のトランジスタおよび第3のトランジスタのゲートの電位は、前記アナログ電位に設定され、
前記第5の動作において、前記第1の配線の電位は、前記第1の電位に設定され、
前記第5の動作において、前記第2の配線の電位は、前記第2の電位に設定されることを特徴とする表示装置。 - 請求項1乃至請求項3のいずれか一項において、
85℃における前記第1のトランジスタのオフ電流は、1×10−20A以下であることを特徴とする表示装置。
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