JP5833833B2

JP5833833B2 - 表示装置

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Publication number: JP5833833B2
Application number: JP2011105138A
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Inventors: 竹村　保彦; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
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Filing date: 2011-05-10
Publication date: 2015-12-16
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Description

本発明は、材料の電気的な応答特性を用いた表示装置に関する。例えば、液晶表示装置等に関する。

代表的な電気光学表示装置である、アクティブマトリクス型液晶表示装置は、図２（Ａ）に示されるようなトランジスタＴｒ０_{（ｎ，ｍ）}とキャパシタ（保持容量ともいう）Ｃ_{（ｎ，ｍ）}と液晶表示素子ＬＣ_{（ｎ，ｍ）}とを用いた回路を各画素に設けている。

このような回路が電荷を保持している状態を等価的に書いたものが図２（Ｂ）である。キャパシタＣ_{（ｎ，ｍ）}には容量Ｃ_１と抵抗Ｒ_１が、液晶表示素子ＬＣ_{（ｎ，ｍ）}には容量Ｃ_２と抵抗Ｒ_２が、トランジスタＴｒ０_{（ｎ，ｍ）}には抵抗Ｒ_３がある。キャパシタＣ_{（ｎ，ｍ）}の容量Ｃ_１は、通常、液晶表示素子ＬＣ_{（ｎ，ｍ）}の容量Ｃ_２の数倍あるいはそれ以上である。

理想的には、抵抗Ｒ_１、Ｒ_２やＲ_３は無限大となることが望まれる。そのような場合には表示素子ＬＣ_{（ｎ，ｍ）}は半永久的に電荷を保持することができる。すなわち、半永久的に表示ができる。しかしながら、現実にはこれらの抵抗成分は有限の値を有し、各抵抗にはリーク電流が流れる。そのため、表示素子ＬＣ_{（ｎ，ｍ）}に蓄積された電荷は時間の経過と共に変動し、定期的な書き換え（あるいは追記）操作が必要とされる。表示素子ＬＣ_{（ｎ，ｍ）}の電位を安定化するための方法が特許文献１に記載されている。

通常の液晶表示装置においては、特に動画を表示する場合には１秒間に６０回程度の画像の書き換え（６０Ｈｚ駆動）あるいはそれ以上の頻度での書き換えがおこなわれる。この場合、書き換えの間隔（１フレーム）は、１６．７ミリ秒である。このような頻繁な書き換え（あるいは、短いフレーム時間）では、通常は１フレーム内における表示素子の輝度等の変動を視認することができず、上記のような表示素子ＬＣ_{（ｎ，ｍ）}に蓄積された電荷の変動はほとんど問題とならない。

しかし、静止画を表示するためには、本来、そのような頻繁な書き換えは必要とされない。書き換えの度に、ドライバを動作させて、電荷を表示素子に注入する必要があり、電力を消費する。そのため、書き換え頻度を可能な限り低下させて、消費電力を低減する方法が、特許文献２に示されている。

従来、シリコン系のトランジスタ（アモルファスシリコンＴＦＴやポリシリコンＴＦＴ）を用いたアクティブマトリクス型液晶表示装置において問題となったのは、図２（Ｂ）に示される等価回路の中の抵抗Ｒ_３であった。トランジスタのオフ状態の抵抗（オフ抵抗）である抵抗Ｒ_３は、他の抵抗Ｒ_１や抵抗Ｒ_２に比べて数桁小さかった。

このため、長時間にわたって、液晶表示素子の電荷を維持できず、せいぜい、書き換え回数を数秒に１回にすることができる程度であった。長時間書き換えをおこなわないと、表示が著しく劣化してしまうからである。

近年、酸化物半導体を用いたトランジスタの研究が進められる中で、非特許文献１に開示されるように、オフ電流を、シリコン系のトランジスタより数桁あるいはそれ以上下げられることが明らかとなった。このため、さらに書き換えの頻度を低下させることが可能となり、例えば、１００秒に１回というような、極めて低い頻度で書き換えをおこなう静止画表示方法も可能と考えられる。

米国特許７３６２３０４号米国特許７３２１３５３号

ＴｅｔｓｕｆｕｍｉＫａｗａｍｕｒａｅｔａｌ．，ＩＤＷ’０９，ｐｐ１６８９−１６９２

しかしながら、書き換えの周期が１秒以上であると、書き換えの前後で画像情報にわずかでも差違（例えば、６４階調において、１階調の差）があると、視認され、使用者に不快感を与えてしまう。このような問題を避けるためには、液晶表示素子の電荷の変動（あるいは電位の変動）を、１フレーム間（書き換えから次の書き換えまでの期間）で１％以下とする必要がある。

そのためには、抵抗Ｒ_１、抵抗Ｒ_２、抵抗Ｒ_３の最小値を上げるか、キャパシタＣ_{（ｎ，ｍ）}と液晶表示素子ＬＣ_{（ｎ，ｍ）}の容量の和を大きくする必要がある。

酸化物半導体を用いたトランジスタはオフ電流を１ｚＡ（ゼプトアンペア、１０^−２１Ａ）というような極めて低い値（抵抗に換算すると、１０^２０〜１０^２１Ωという極めて高い値）とすることができるため、抵抗Ｒ_３は実質的に無限大であり、また、キャパシタも絶縁性の高い誘電体を用いることができるので、抵抗Ｒ_１も極めて大きい。しかし、液晶表示素子は、液晶材料自体の抵抗率を無制限に高くできないことと、電極面積が大きいことから、抵抗Ｒ_２を１０^１３Ω以上とすることは困難であった。

また、容量を大きくするには、キャパシタの面積を大きくする必要があるが、それには、画素の大きさにより制約があり、過大なキャパシタは、表示に使用できる面積の比率（いわゆる開口率）を低下させる要因となる。また、容量が大きいと書き換えの際に注入排出される電荷も大きくなり消費電力を増大させることとなる。

本発明では、１００秒間に１回あるいはそれ以下の極めて低い頻度での書き換えにおいても、書き換えが視認できない程度に、液晶表示素子の電荷の変動を抑制できる電気光学表示装置あるいはその表示方法を提供する。

あるいは、本発明では、最長フレームにおける表示素子の電荷の変動（あるいは電位の変動）を１％以下とする電気光学表示装置あるいはその表示方法を提供する。

あるいは、本発明では、消費電力が低減できる電気光学表示装置あるいはその表示方法を提供する。

あるいは、本発明では、表示性能の優れた電気光学表示装置あるいはその表示方法を提供する。

あるいは、本発明では、消費電力の低減のために書き換え回数を低下させつつ静止画表示のできる電気光学表示装置あるいはその表示方法を提供する。

あるいは、本発明では、静止画表示と動画表示のできる新規な電気光学表示装置あるいはその表示方法を提供する。

以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等であり、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。

また、本明細書では、「（マトリクスにおいて）直交する」とは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても、最も簡単に表現した回路図において直交する、という意味であり、「（マトリクスにおいて）平行である」とは、２つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。

さらに、明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように描かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。

本発明の態様の第１は、第１のトランジスタと第２のトランジスタと第３のトランジスタと表示素子を有し、第１のトランジスタのソースは、第２のトランジスタのゲートと第３のトランジスタのゲートと接続し、第２のトランジスタのソースは表示素子の一方の電極（第一電極）に接続し、第３のトランジスタのソースは表示素子の他方の電極（第二電極）に接続し、第１のトランジスタのゲートは走査線に接続し、第１のトランジスタのドレインは信号線に接続する画素を有する電気光学表示装置である。

ここで、第２のトランジスタと第３のトランジスタは同一導電型であり、第１のトランジスタのオフ電流が、表示素子のリーク電流の１／１００以下であることが好ましい。

また、上記の電気光学表示装置はキャパシタを有してもよい。キャパシタは、第１のトランジスタのソースに一方の電極が接続され、他方の電極は容量線もしくはその他の配線に接続されるように配置する。また、キャパシタの容量は表示素子の容量の１／１０以下であることが好ましい。

本発明の態様の第２は、上記の電気光学表示装置において、期間が１００秒以上、好ましくは１０００秒以上であるフレームを有することを特徴とする電気光学表示装置の表示方法である。もちろん、１フレームの期間が１００秒に満たない１つ若しくは複数のフレームと、１フレームの期間が１００秒以上の１つ若しくは複数のフレームを組み合わせた表示方法であってもよい。

例えば、連続する第１乃至第３のフレームにおいて、第１のフレームの期間を１６．７ミリ秒、第２のフレームの期間を１６．７ミリ秒、第３のフレームの期間を１０００秒とすることもできる。ここで、第１のフレームにおいて表示素子に与えられる電位差（第一電極の電位と第二電極の電位の差）の絶対値を、ある階調よりも大きな値として、表示素子の応答速度を向上させる、いわゆるオーバードライブ駆動をおこない、その後、第２のフレームにおいては表示素子に与えられる電位差の絶対値を階調に応じた電位差より若干小さな値とし、さらに、期間の長い第３のフレームにおいては、階調に応じた電位差を表示素子に与えてもよい。

本発明の態様の第３は、上記記載の電気光学表示装置において、１画面の書き込みに要する時間が０．２ミリ秒以下であるフレームを有することを特徴とする電気光学表示装置の表示方法である。

上記の電気光学表示装置において、第２のトランジスタのドレインは電源線（第一電源線）に接続されていてもよい。あるいは、第２のトランジスタのドレインとキャパシタの他方の電極は容量線に接続されていてもよい。

上記の電気光学表示装置において、第３のトランジスタのドレインは別の電源線（第二電源線）に接続されていてもよい。あるいは、第３のトランジスタのドレインは次行あるいは次列の容量線に接続されていてもよい。あるいは、第３のトランジスタのドレインは次行あるいは次列の第一電源線あるいは第二電源線に接続されていてもよい。

第２のトランジスタのドレインの電位の最高値は、表示素子の第一電極に与えられる電位の最高値以上の電位であることが好ましく、第２のトランジスタのドレインの電位の最低値は、表示素子の第一電極に与えられる電位の最低値以下の電位であることが好ましい。

同様に、第３のトランジスタのドレインの電位の最高値は、表示素子の第二電極に与えられる電位の最高値以上の電位であることが好ましく、第３のトランジスタのドレインの電位の最低値は、表示素子の第二電極に与えられる電位の最低値以下の電位であることが好ましい。

また、第２のトランジスタのドレインの電位と第３のトランジスタのドレインの電位の差の最大値は、表示素子の第一電極と第二電極の電位差の最大値以上であることが好ましい。

また、上記の電気光学表示装置において、第１のトランジスタ乃至第３のトランジスタの、いずれか１つ、あるいは２つ、あるいは全てに酸化物半導体を用いてもよい。例えば、第１のトランジスタと第２のトランジスタに酸化物半導体を用いてもよい。

あるいは、第２のトランジスタと第３のトランジスタの一方あるいは双方に多結晶半導体、あるいは単結晶半導体を用いてもよい。多結晶半導体としては、例えば、多結晶シリコン、多結晶シリコンゲルマニウム、多結晶ゲルマニウムが挙げられる。また、単結晶半導体としては、例えば、単結晶シリコン、単結晶シリコンゲルマニウム、単結晶ゲルマニウムが挙げられる。

特に、第２のトランジスタと第３のトランジスタのゲート容量を小さくしたい場合には、第１のトランジスタの電界効果移動度の１０倍以上、あるいは、１００ｃｍ^２／Ｖｓ以上の半導体材料を用いて第２のトランジスタと第３のトランジスタを構成するとよい。このような材料では、チャネル幅を小さくしても十分なオン電流が確保できるので、チャネルの面積を小さくでき、ゲート容量を小さくできる。

また、第２のトランジスタと第３のトランジスタを上記のように電界効果移動度の高い材料で構成するのであれば、表示装置の周辺ドライバ回路（シフトレジスタ等）もこれらの材料を用いたトランジスタで構成してもよい。

上記の電気光学表示装置において、第１のトランジスタのオフ状態（Ｎチャネル型にあっては、ゲートの電位がソース、ドレインのいずれよりも低い状態）でのソースとドレイン間のリーク電流は、使用時の温度（例えば、２５℃）で１×１０^−２０Ａ以下、好ましくは、１×１０^−２１Ａ以下、あるいは８５℃で１×１０^−２０Ａ以下であることが望ましい。

通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、酸化物半導体を好ましい条件で加工して得られたトランジスタにおいては達成しうる。このため、第１のトランジスタの材料として、酸化物半導体を用いることが好ましい。もちろん、何らかの方法により、シリコン半導体やその他の半導体において、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものではない。

酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが３ｅＶ以上、好ましくは、３ｅＶ以上３．６ｅＶ未満であるものが望ましい。また、電子親和力が４ｅＶ以上、好ましくは、４ｅＶ以上４．９ｅＶ未満であるものが望ましい。特に、ガリウムとインジウムを有する酸化物は、本発明の目的には好適である。このような材料において、さらに、ドナーあるいはアクセプタに由来するキャリア濃度が１×１０^−１４ｃｍ^−３未満、好ましくは、１×１０^−１１ｃｍ^−３未満であるものが望ましい。

第２のトランジスタあるいは第３のトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、そのようなリーク電流は少ない方が消費電力を少なくできるので好ましい。また、第１乃至第３のトランジスタともゲートリーク電流（ゲートとソースあるいはゲートとドレイン間のリーク電流）が極めて低いことが求められ、また、キャパシタも内部リーク電流（電極間のリーク電流）が低いことが求められる。いずれのリーク電流も、使用時の温度（例えば、２５℃）で１×１０^−２０Ａ以下、好ましくは、１×１０^−２１Ａ以下であることが望ましい。

また、上述のように、表示素子の２つの電極を独立して制御する必要から、液晶表示装置にあっては、ＩｎＰｌａｎｅＳｗｉｔｃｈｉｎｇ（ＩＰＳ）方式やその改良型であるＦｒｉｎｇｅＦｉｅｌｄＳｗｉｔｃｈｉｎｇ（ＦＦＳ）方式等の横電界表示方式を採用するとよい。

図１（Ａ）には、本発明の電気光学表示装置の画素の回路の例を示す。この画素は第１のトランジスタ（選択トランジスタともいう）Ｔｒ０_{（ｎ，ｍ）}と第２のトランジスタ（第一駆動トランジスタともいう）Ｔｒ１_{（ｎ，ｍ）}と第３のトランジスタ（第二駆動トランジスタともいう）Ｔｒ２_{（ｎ，ｍ）}とキャパシタＣ_{（ｎ，ｍ）}と表示素子ＬＣ_{（ｎ，ｍ）}を有する。

そして、選択トランジスタＴｒ０_{（ｎ，ｍ）}のソースは、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲートと第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲートとキャパシタＣ_{（ｎ，ｍ）}の一方の電極と接続し、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のソースは表示素子ＬＣ_{（ｎ，ｍ）}の第一電極に接続し、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のソースは表示素子ＬＣ_{（ｎ，ｍ）}の第二電極に接続する。

また、選択トランジスタＴｒ０_{（ｎ，ｍ）}のゲートは走査線Ｘ_ｎに接続し、選択トランジスタＴｒ０_{（ｎ，ｍ）}のドレインは信号線Ｙ_ｍに、キャパシタＣ_{（ｎ，ｍ）}の他方の電極は、容量線Ｚ_ｎに接続する。さらに、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のドレインは第一電源線Ｗ１_ｎに、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のドレインは第二電源線Ｗ２_ｎに接続する。

このような回路の動作例について図３を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。

第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}および第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}は、ここではＮチャネル型であるとし、ソースの電位あるいはドレインの電位のうち低い方の電位と比較して、ゲートの電位が低い場合はオフ状態（電流が流れない）であり、ゲートの電位が同じあるいは高い場合はオン状態（電流が流れる）となるものとする。

このようなトランジスタ特性は極めて理想的なものであり、すなわち、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}ともにしきい値は０Ｖである。ここでは、説明を平易にするためにこのような理想的なトランジスタを想定するが、現実のトランジスタでは、それぞれのしきい値に応じた動作を考慮する必要がある。

特に、多結晶シリコン等の材料を用いたトランジスタでは、トランジスタ間でしきい値のばらつきが大きいことがある。このような不均質なトランジスタを用いて表示装置を構成すると表示ムラが生じる。このような問題を解決するためには、各トランジスタに応じた表示信号がそれぞれのトランジスタに入力されるように、元の表示信号を補正することが好ましい。

走査線Ｘ_ｎや信号線Ｙ_ｍには、従来のアクティブマトリクス型液晶表示装置と同様に走査パルスや画像信号が与えられる。また、容量線Ｚ_ｎは一定の電位（例えば、０Ｖ）に保たれているものとする。

当初、第一電源線Ｗ１_ｎの電位は＋５Ｖ、第二電源線Ｗ２_ｎの電位は０Ｖであったとする。
また、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のソースの電位（すなわち、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極の電位）および、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のソースの電位（すなわち、表示素子ＬＣ_{（ｎ，ｍ）}の第二電極の電位）は、ともに０Ｖであったとする。

この画素に＋５Ｖのデータを書き込む（すなわち、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極の電位と第二電極の電位の差を＋５Ｖにする）ことを考える。そのためには、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲートの電位（すなわち、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲートの電位）を＋５Ｖとすればよい。すなわち、通常のアクティブマトリクス型液晶表示装置でのデータの書き込みと同様に、走査線Ｘ_ｎの電位を制御して、選択トランジスタＴｒ０_{（ｎ，ｍ）}をオン状態にした上で、信号線Ｙ_ｍの電位を＋５Ｖとし、さらに、走査線Ｘ_ｎの電位を制御して、選択トランジスタＴｒ０_{（ｎ，ｍ）}をオフ状態とすればよい。

選択トランジスタＴｒ０_{（ｎ，ｍ）}のソース（つまり、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲートおよび第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲート）の電位が＋５Ｖとなることにより、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}はオンとなり、第一電源線Ｗ１_ｎから第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のソースに電流が流れる。このときは、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のソースの電位が＋５Ｖになるまで電流が流れるので、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極の電位は＋５Ｖとなる。すなわち、図３（Ａ）に示すように、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極の電位は０Ｖから＋５Ｖにまで上昇する。

一方、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}もオンであるが、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のドレインの電位は０Ｖであるので、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のソースの電位は０Ｖのままである。この結果、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極と第二電極の電位差は＋５Ｖとなり、それに応じた階調表示がなされる。

次に、画素に＋３Ｖのデータを書き込むことを考える。そのためには、図３（Ｂ）に示すように、第一電源線Ｗ１_ｎの電位を０Ｖとする。この操作により、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極の電位は＋５Ｖから０Ｖに低下する。

さらに、図３（Ｃ）に示すように、選択トランジスタＴｒ０_{（ｎ，ｍ）}をオン状態としたのち、信号線Ｙ_ｍの電位を０Ｖとし、さらに、選択トランジスタＴｒ０_{（ｎ，ｍ）}をオフ状態とすることにより、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲート（および第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲート）の電位を０Ｖとする。

そして、図３（Ｄ）に示すように、第一電源線Ｗ１_ｎの電位を再び＋５Ｖに上昇させる。ここでの表示素子ＬＣ_{（ｎ，ｍ）}の第一電極および第二電極の電位の変動はない。

その後、図３（Ｅ）に示すように、選択トランジスタＴｒ０_{（ｎ，ｍ）}をオン状態にした上で、信号線Ｙ_ｍの電位を＋３Ｖとし、さらに、選択トランジスタＴｒ０_{（ｎ，ｍ）}をオフ状態とすることにより、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲート（および第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲート）の電位を＋３Ｖとすればよい。

第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}はオンとなり、第一電源線Ｗ１_ｎから第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のソースに電流が流れる。このときには、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のソースの電位が＋３Ｖになるまで電流が流れるので、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極の電位は＋３Ｖとなる。第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のドレインの電位は＋５Ｖであるが、先に仮定したトランジスタの特性上、ソースとドレインのいずれもが、ゲートの電位（＋３Ｖ）を超えることはできない。すなわち、図３（Ｅ）に示すように、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極の電位は０Ｖから＋３Ｖにまで上昇する。

一方、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}もオンであるが、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のドレインの電位は０Ｖであるので、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のソースの電位は０Ｖのままである。この結果、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極と第二電極の電位差は＋３Ｖとなり、それに応じた階調表示がなされる。

この状態で、図３（Ｆ）に示すように、第一電源線Ｗ１_ｎの電位を０Ｖに下げ、第二電源線Ｗ２_ｎの電位を＋５Ｖに上昇させると、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極の電位は０Ｖ、第二電極の電位は＋３Ｖとなり、表示素子にかかる電場の極性を反転させること（交流駆動）ができる。

このようにして、表示素子ＬＣ_{（ｎ，ｍ）}の電位を制御し、アナログの信号を画像表示することができる。以上の方法を応用することにより、通常の液晶表示装置と同じ程度の１フレーム１６．７ミリ秒での表示も可能であるが、１フレームを１００秒以上、好ましくは１０００秒以上として、静止画表示の際の消費電力を低減することも可能である。

ここで、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲートの電位（あるいは第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲートの電位）が安定することが、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極と第二電極の間の電位差の変動を少なくする上で重要である。なぜならば、例えば、図３（Ｅ）では、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲートの電位に応じた電位が、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極の電位となり、また、図３（Ｆ）では、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲートの電位に応じた電位が、表示素子ＬＣ_{（ｎ，ｍ）}の第二電極の電位となるからである。

表示素子ＬＣ_{（ｎ，ｍ）}の抵抗は高いことが望ましいが、有限であるため適量のリーク電流が生じる。例えば、図３（Ｆ）では、表示素子ＬＣ_{（ｎ，ｍ）}の第二電極の電位が＋３Ｖとなる。他の要因が無ければ、表示素子ＬＣ_{（ｎ，ｍ）}の第二電極の電位は第一電極の電位（０Ｖ）に近づこうとするが、図１（Ａ）の回路では、表示素子ＬＣ_{（ｎ，ｍ）}の第二電極の電位が＋３Ｖより少しでも小さくなろうとすると、ただちに、オン状態である第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}を通って、電荷が移動し、自動的に、＋３Ｖの電位に復元される。

以上の効果により、表示を劣化させずに長時間維持できる。もちろん、図１（Ａ）の回路においては、表示素子ＬＣ_{（ｎ，ｍ）}の抵抗は大きい方が、消費電力低減の意味で有効であるが、抵抗がそれほど大きくなくとも表示が劣化することはない。

一方、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲートの電位（すなわち、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲートの電位）の変動は極力、避けなければならない。上記の説明のように、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲートの電位（すなわち、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲートの電位）に応じて、表示素子ＬＣ_{（ｎ，ｍ）}の第一電極の電位（あるいは第二電極の電位）が自動的に決定されるからである。

ここで、選択トランジスタＴｒ０_{（ｎ，ｍ）}のオフ抵抗が十分に大きければ、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲートの電位（すなわち、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲートの電位）の変動は極めて小さい。例えば、キャパシタＣ_{（ｎ，ｍ）}およびその他の寄生容量の和を典型的な液晶表示素子の容量の１／２０である１００ｆＦ、選択トランジスタＴｒ０_{（ｎ，ｍ）}のオフ抵抗および、キャパシタＣ_{（ｎ，ｍ）}の寄生抵抗や第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲートソース間の寄生抵抗、第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲートソース間の寄生抵抗等全ての抵抗成分を１０^２０Ωとすると、キャパシタＣ_{（ｎ，ｍ）}等の容量とこれらの抵抗により構成される回路の時定数は１０^７秒である。

これは、１００秒経過時の電位の変動は０．００１％、１０００秒経過時でも電位の変動は０．０１％であることを意味する。このため、１フレームの期間を１００秒以上、好ましくは１０００秒以上としても、表示素子の電位の変動は１％以下とすることができ、このような極めて長周期での書き換えにおいても、書き換え前後における表示の差違をほとんど視認できない。

もちろん、キャパシタＣ_{（ｎ，ｍ）}の容量をより大きくすれば、さらに長時間にわたって電位の変動を抑制できることはいうまでもない。しかし、キャパシタＣ_{（ｎ，ｍ）}の容量をより大きくすることは、書き換えの際の消費電力を増大させる。さらに、容量を大きくするためにキャパシタＣ_{（ｎ，ｍ）}の面積を大きくする、あるいは、電極間の間隔を狭めたりすると、リーク電流が増加するため好ましくない。

また、容量が大きい場合には、後で説明するようなきわめて高速での書き込みには支障をきたすことがある。このため、容量は１ｆＦ以上１ｐＦ未満、好ましくは５ｆＦ以上２００ｆＦ未満とするとよい。そして、この程度の容量であっても、回路の特徴ゆえに本発明を実施するのに何の障害にもならない。

なお、ここでいう容量には、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲート容量や第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲート容量等も含む。したがって、これらの容量がある程度の大きさであれば、特別にキャパシタＣ_{（ｎ，ｍ）}を設けなくともよい。キャパシタＣ_{（ｎ，ｍ）}を設けないのであれば、それに必要な容量線を省略することもできる。

なお、上記のようにキャパシタＣ_{（ｎ，ｍ）}等の容量を十分小さな値とすることで、駆動も高速でおこなえる。そのため、書き込みに要する時間を１フレームのわずかの時間とし、ほとんどの時間では、書き込みに必要なドライバ回路を休止させることによって消費電力を低減することができる。また、そのことにより、画像表示、特に高速の動画の表示を改善できる。

通常のアクティブマトリクス型液晶表示装置においては、１フレームのほとんどの時間が１画面への書き込みに使われる。例えば、１フレームを１６．７ミリ秒とすれば、そのほとんどの時間で、どこかの行の書き込み（書き換え）がおこなわれている。このような状況では、ドライバ回路には常時、電源が供給されている。

ドライバでは通常、ＣＭＯＳインバータ回路等が用いられているが、ドライバに電源電圧が付与されていることにより、インバータには貫通電流が流れて、電力を消費する。

そこで、１フレーム内で極力、ドライバを停止させて、ドライバへの電力の供給を停止すれば、この消費電力を低減することができる。そのためには、１画面の書き込み（書き換え）に必要な時間を短くすればよい。具体的には、書き込みに必要な時間を２ミリ秒未満、あるいは１フレームに占める比率が１０％未満のいずれか短い方とし、さらに可能であれば、０．２ミリ秒未満、あるいは１フレームに占める比率が１％未満のいずれか低い方とするとよい。そして、残りの時間はドライバ回路を停止させるようにすればよい。

なお、ここでは、全てのドライバ回路を停止させる必要はなく、少なくとも、走査線や信号線への信号を供給する回路を上記の期間停止させればよい。もちろん、より多くの回路を停止させた方が消費電力を削減できる。

上記の条件では、例えば、１フレームを１６．７ミリ秒とすれば、その９０％以上の時間において、信号線に表示信号が送られないように設定され、画像の書き込み（書き換え）に使える時間は１フレームの１０％未満、すなわち、１．６７ミリ秒未満、好ましくは０．１７ミリ秒未満であることが求められる。

また、１フレームを３３．３ミリ秒とすれば、３１．３ミリ秒以上の時間において、信号線に表示信号が送られないように設定され、信号線に表示信号が流される時間は２ミリ秒未満、好ましくは０．２ミリ秒未満であることが求められる。

例えば、電界移動度が１１ｃｍ^２／Ｖｓ、チャネル長２μｍ、チャネル幅２０μｍ、ゲート絶縁膜（酸化珪素）の厚さが３０ｎｍ、しきい値０Ｖの選択トランジスタＴｒ０_{（ｎ，ｍ）}にソースドレイン間の電位差を＋５Ｖ、ゲートソース間の電位差を＋１０Ｖとした場合、ソースドレイン間の電流は約０．５ｍＡであり、オン抵抗は約１０ｋΩと算出される。

そして、キャパシタＣ_{（ｎ，ｍ）}等の容量（寄生容量を含む）を１００ｆＦとした場合の時定数は１００ｆＦ×１０ｋΩ＝１ナノ秒であり、１００ナノ秒あれば十分にデータを書き込める。仮に表示装置のマトリクスの行数が１０００行であれば、１画面を書き換えるのに必要な時間は千倍の０．１ミリ秒となり、上記の条件を満たす。

このような高速動作を達成するためにも、キャパシタＣ_{（ｎ，ｍ）}の容量は２００ｆＦ未満であることが望まれる。キャパシタＣ_{（ｎ，ｍ）}の容量は、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲートの電位を保持する時間を決定する要因であるが、それは、液晶表示素子ＬＣ_{（ｎ，ｍ）}の容量とは独立に決定できる。

このため、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}のゲートの電位を保持する時間が十分であれば、キャパシタＣ_{（ｎ，ｍ）}の容量を可能な限り小さくすることが好ましい。この点で、キャパシタの容量が液晶表示素子の容量に依存して決定される従来のアクティブマトリクス型表示装置とは異なる。

なお、図１（Ａ）の回路の特性から、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}および第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のゲート容量も、キャパシタＣ_{（ｎ，ｍ）}の容量と並列な寄生容量となる。このような寄生容量を減らす意味でも、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}および第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}のチャネル面積を極力小さくすることが有効である。

そのためには、第一駆動トランジスタＴｒ１_{（ｎ，ｍ）}および第二駆動トランジスタＴｒ２_{（ｎ，ｍ）}として、電界効果移動度の大きな多結晶シリコンあるいは単結晶シリコンを用い、チャネル幅を選択トランジスタＴｒ０_{（ｎ，ｍ）}の１／５０〜１／５にするとよい。例えば、チャネル幅を１／１０にしても表示装置の動作ではほとんど問題とならない。

なお、上記の例では、１フレームを１６．７ミリ秒、あるいは３３．３ミリ秒としたが、例えば、１フレームを１００秒、１０００秒として静止画を表示する場合であっても、ドライバ回路の少なくとも一部を停止させることにより消費電力の低減の効果は得られる。

なお、以上、本発明の態様として、いくつかの例を示したが、本発明の技術思想によれば、上記の例に限られず、課題のうちの少なくとも１つを解決することができるその他の態様も可能であることは、以下の実施の形態に示される例を見れば明らかであろう。

上記の説明から明らかなように、書き換えから書き換えまでの間隔を１００秒以上としても、表示素子の電位の変動を１％以下と十分に小さくすることができ、結果として、書き換えの前後で表示の差を視認できない程度まで表示の劣化を防止することができる。

また、上記のように、１フレームのうち０．２ミリ秒未満、例えば、０．１７ミリ秒という極めて短い期間に１画面の書き換えをおこない、残りの期間は、その画像を維持することに充てられる方式は、いわば、フィルム映像と同様なものである。

このような特徴は、高速シャッターを用いる、フレームシーケンシャルタイプの立体画像表示方式に適用すると好ましい。このような立体画像表示方式では、左目用の画像と右目用の画像を交互に表示させ、その画像に応じて、立体映像用のめがねに設けられた左右のシャッターが切り替わる。例えば、右目用の画像をみる場合には、右目のシャッターが開いて、その画像が見えるのであるが、その時点では、画像がほぼ完成していることが望ましい。

市販されているフレームシーケンシャルタイプの液晶表示装置は２４０Ｈｚ駆動である。これは、１／２４０秒間で左目用の画像を完成させ、次の１／２４０秒間にめがねの左目用のシャッターを開け、次の１／２４０秒間で右目用の画像を完成させ、次の１／２４０秒間にめがねの右目用のシャッターを開けるというものである。つまり、左目に映像が入るのは全体の１／４であり、その分、画像を暗く感じる。このため、画面を通常より明るくする必要があるが、いうまでもなく、消費電力の増大をもたらす。

この問題は、シャッターの開いている時間を長くすれば解決する。上記のように１フレームの１０％以下、あるいは２ミリ秒以下で画像の書き込みがおこなえるという特徴は、その目的に適している。

さらに、このような高速での書き込みを要求される液晶表示装置においては、用いる液晶相として、ブルー相を用いることが好ましいが、ブルー相液晶の抵抗率は他の一般的な液晶材料に比べて低いという問題があった。

このため、動画表示では問題なくとも、特許文献２の方式で１フレームが数秒以上の静止画表示をおこなわんとすると、たちどころに表示が劣化してしまう。一方、ブルー相液晶に対して、本発明の一を適用すれば、ブルー相液晶によるリーク電流により表示が劣化することは十分に抑制される。

すなわち、本発明の１つをブルー相液晶に適用することにより、優れた動画表示（フレームシーケンシャルタイプの立体画像表示を含む）が可能で、また、静止画表示においては消費電力が少ない液晶表示装置を得ることができる。

本発明の電気光学表示装置の回路の例を示す図である。従来の電気光学表示装置の回路を示す図である。本発明の電気光学表示装置の回路の駆動方法の例を説明する図である。本発明の電気光学表示装置の回路の例を示す図である。本発明の電気光学表示装置の回路の例を示す図である。本発明の電気光学表示装置の回路の例を示す図である。本発明の電気光学表示装置の回路の例を示す図である。本発明の電気光学表示装置の回路の例を示す図である。本発明の電気光学表示装置の回路の例を示す図である。本発明の電気光学表示装置の回路の例を示す図である。本発明の電気光学表示装置の作製工程の例を示す図である。本発明の電気光学表示装置の作製工程の例を示す図である。本発明の電気光学表示装置の回路配置の例を示す図である。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、以下の実施の形態で開示された構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。

なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標をつけて、例えば、「選択トランジスタＴｒ０_{（ｎ，ｍ）}」、「走査線Ｘ_ｍ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合には、「選択トランジスタＴｒ０」、「走査線Ｘ」、あるいは、単に「選択トランジスタ」、「走査線」というように表記することもある。

また、図１乃至図１０において、特に断らない限り、符号Ｘ_ｎ、Ｘ_ｎ＋１等は走査線を、Ｙ_ｍ、Ｙ_ｍ＋１等は信号線を、Ｚ_ｎ、Ｚ_ｎ＋１あるいはＺ_ｍ、Ｚ_ｍ＋１等は容量線を、Ｗ１_ｎ、Ｗ１_ｎ＋１あるいはＷ１_ｍ、Ｗ１_ｍ＋１等は第一電源線を、Ｗ２_ｎ、Ｗ２_ｎ＋１あるいはＷ２_ｍ、Ｗ２_ｍ＋１等は第二電源線を、Ｔｒ０_{（ｎ，ｍ）}は選択トランジスタを、Ｔｒ１_{（ｎ，ｍ）}等は第一駆動トランジスタを、Ｔｒ２_{（ｎ，ｍ）}等は第二駆動トランジスタを、Ｃ_{（ｎ，ｍ）}等はキャパシタを、ＬＣ_{（ｎ，ｍ）}等は表示素子を意味するものとする。

（実施の形態１）
本実施の形態では、図１（Ｂ）に示す電気光学表示装置について説明する。図１（Ｂ）に示す電気光学表示装置は図１（Ａ）に示す電気光学表示装置の変形例である。図１（Ａ）と図１（Ｂ）の差違は、前者は容量線が走査線と平行であったのに対し、後者は容量線が走査線と直交（信号線と平行）することである。

この構造により、信号線は、容量線を横断することが無くなり、そのことによる寄生容量を低減でき、表示信号の減衰を抑制できる。

本実施の形態の電気光学表示装置は図３に示す方法と同じ方法で駆動することができる。

（実施の形態２）
本実施の形態では、図４に示す電気光学表示装置について説明する。図４に示す電気光学表示装置は図１（Ａ）に示す電気光学表示装置の変形例である。図１（Ａ）と図４の差違は、前者においては、各行に第一電源線および第二電源線が設けられていたのに対し、後者は各行に第一電源線のみが設けられ、第二駆動トランジスタのドレインが、次行の第一電源線に接続することである。

このようにすることにより、全体の配線数を削減することができ、画素の開口率を向上させることができる。例えば、Ｎ行Ｍ列（Ｎ、Ｍは２以上の自然数）のマトリクスでは、図１（Ａ）の回路構成を有する表示装置は（４Ｎ＋Ｍ）本であるが、図４の回路構成を有する表示装置は（３Ｎ＋Ｍ＋１）本であり、（Ｎ−１）本の配線を削減できる。

図４に示す回路においては、例えば、奇数行の第一電源線には＋５Ｖの電位を、偶数行の第一電源線には０Ｖの電位を与える、あるいは、奇数行の第一電源線には０Ｖの電位を、偶数行の第一電源線には＋５Ｖの電位を与えることにより、図３に示す方法と同じ方法で駆動することができる。

（実施の形態３）
本実施の形態では、図５（Ａ）および図５（Ｂ）に示す電気光学表示装置について説明する。図５（Ａ）に示す電気光学表示装置は図１（Ａ）に示す電気光学表示装置の変形例である。図１（Ａ）と図５（Ａ）の差違は、前者が第一電源線を設けていたのに対し、後者は第一電源線を容量線で代用することである。

このようにすることにより、全体の配線数を削減することができ、画素の開口率を向上させることができる。例えば、Ｎ行Ｍ列（Ｎ、Ｍは２以上の自然数）のマトリクスでは、図１（Ａ）の回路構成を有する表示装置は（４Ｎ＋Ｍ）本であるが、図５（Ａ）の回路構成を有する表示装置は（３Ｎ＋Ｍ）本であり、Ｎ本の配線を削減できる。また、信号線が横断する配線の数を減らせるため、寄生容量を低減でき、表示信号の減衰を抑制できる。

なお、本実施の形態では、容量線の電位は、図３における第一電源線と同様に変動するが、書き込みの過程（すなわち、選択トランジスタがオン状態である時間）では、一定の値を取ることが好ましい。それ以外の点は、図３に示す方法と同じ方法で駆動することができる。

図５（Ｂ）に示す電気光学表示装置は図５（Ａ）に示す電気光学表示装置の変形例である。図５（Ａ）と図５（Ｂ）の差違は、前者が第二電源線を設けていたのに対し、後者は第二電源線を次行の容量線で代用することである。

このようにすることにより、全体の配線数を削減することができ、画素の開口率を向上させることができる。例えば、Ｎ行Ｍ列（Ｎ、Ｍは２以上の自然数）のマトリクスでは、図５（Ａ）の回路構成を有する表示装置は（３Ｎ＋Ｍ）本であるが、図５（Ｂ）の回路構成を有する表示装置は（２Ｎ＋Ｍ＋１）本であり、（Ｎ−１）本の配線を削減できる。また、信号線が横断する配線の数を減らせるため、寄生容量を低減でき、表示信号の減衰を抑制できる。

（実施の形態４）
本実施の形態では、図６（Ａ）および図６（Ｂ）に示す電気光学表示装置について説明する。図６（Ａ）に示す電気光学表示装置は図１（Ａ）に示す電気光学表示装置の変形例であり、図６（Ｂ）に示す電気光学表示装置は図１（Ｂ）に示す電気光学表示装置の変形例である。図１（Ｂ）と図６（Ａ）の差違は、前者が第一電源線と第二電源線を走査線と平行に設けていたのに対し、後者は、それらを信号線と平行に（走査線と直交するように）設けていることである。このようにすることにより、信号線が横断する配線の数を減らせるため、寄生容量を低減でき、表示信号の減衰を抑制できる。

（実施の形態５）
本実施の形態では、図７に示す電気光学表示装置について説明する。図７に示す電気光学表示装置は図６（Ａ）に示す電気光学表示装置の変形例である。図６（Ａ）と図７の差違は、前者においては、各列に第一電源線および第二電源線が設けられていたのに対し、後者は各列に第二電源線のみが設けられ、第一駆動トランジスタのドレインが、次列の第二電源線に接続することである。

このようにすることにより、全体の配線数を削減することができ、画素の開口率を向上させることができる。例えば、Ｎ行Ｍ列（Ｎ、Ｍは２以上の自然数）のマトリクスでは、図６（Ａ）の回路構成を有する表示装置は（２Ｎ＋３Ｍ）本であるが、図７の回路構成を有する表示装置は（２Ｎ＋２Ｍ＋１）本であり、（Ｍ−１）本の配線を削減できる。

図７に示す回路においては、例えば、奇数列の第二電源線には＋５Ｖの電位を、偶数列の第二電源線には０Ｖの電位を与える、あるいは、奇数列の第二電源線には０Ｖの電位を、偶数列の第二電源線には＋５Ｖの電位を与えることにより駆動することができる。

（実施の形態６）
本実施の形態では、図８（Ａ）および図８（Ｂ）に示す電気光学表示装置について説明する。図８（Ａ）に示す電気光学表示装置は図６（Ｂ）に示す電気光学表示装置の変形例である。図６（Ｂ）と図８（Ａ）の差違は、前者が第二電源線を設けていたのに対し、後者は第二電源線を容量線で代用することである。

このようにすることにより、全体の配線数を削減することができ、画素の開口率を向上させることができる。例えば、Ｎ行Ｍ列（Ｎ、Ｍは２以上の自然数）のマトリクスでは、図６（Ｂ）の回路構成を有する表示装置は（Ｎ＋４Ｍ）本であるが、図８（Ａ）の回路構成を有する表示装置は（Ｎ＋３Ｍ）本であり、Ｍ本の配線を削減できる。

図８（Ｂ）に示す電気光学表示装置は図８（Ａ）に示す電気光学表示装置の変形例である。図８（Ａ）と図８（Ｂ）の差違は、前者が第一電源線を設けていたのに対し、後者は第一電源線を次列の容量線で代用することである。

このようにすることにより、全体の配線数を削減することができ、画素の開口率を向上させることができる。例えば、Ｎ行Ｍ列（Ｎ、Ｍは２以上の自然数）のマトリクスでは、図８（Ａ）の回路構成を有する表示装置は（Ｎ＋３Ｍ）本であるが、図８（Ｂ）の回路構成を有する表示装置は（Ｎ＋２Ｍ＋１）本であり、（Ｍ−１）本の配線を削減できる。

（実施の形態７）
本実施の形態では、図９（Ａ）および図９（Ｂ）に示す電気光学表示装置について説明する。図９（Ａ）に示す電気光学表示装置は図１（Ａ）に示す電気光学表示装置の変形例である。図１（Ａ）と図９（Ａ）の差違は、前者が容量線を設けていたのに対し、後者は容量線を次行の走査線で代用することである。

このようにすることにより、全体の配線数を削減することができ、画素の開口率を向上させることができる。例えば、Ｎ行Ｍ列（Ｎ、Ｍは２以上の自然数）のマトリクスでは、図１（Ａ）の回路構成を有する表示装置は（４Ｎ＋Ｍ）本であるが、図９（Ａ）の回路構成を有する表示装置は（３Ｎ＋Ｍ＋１）本であり、（Ｎ−１）本の配線を削減できる。

図９（Ｂ）に示す電気光学表示装置は図９（Ａ）に示す電気光学表示装置の変形例である。図９（Ａ）と図９（Ｂ）の差違は、前者が第二電源線を設けていたのに対し、後者は第二電源線を次行の第一電源線で代用することである。

このようにすることにより、全体の配線数を削減することができ、画素の開口率を向上させることができる。例えば、Ｎ行Ｍ列（Ｎ、Ｍは２以上の自然数）のマトリクスでは、図９（Ａ）の回路構成を有する表示装置は（３Ｎ＋Ｍ＋１）本であるが、図９（Ｂ）の回路構成を有する表示装置は（２Ｎ＋Ｍ＋２）本であり、（Ｎ−１）本の配線を削減できる。

（実施の形態８）
本実施の形態では、図１０（Ａ）および図１０（Ｂ）に示す電気光学表示装置について説明する。図１０（Ａ）に示す電気光学表示装置は図６（Ａ）に示す電気光学表示装置の変形例である。図６（Ａ）と図１０（Ａ）の差違は、前者が容量線を設けていたのに対し、後者は容量線を次行の走査線で代用することである。

このようにすることにより、全体の配線数を削減することができ、画素の開口率を向上させることができる。例えば、Ｎ行Ｍ列（Ｎ、Ｍは２以上の自然数）のマトリクスでは、図６（Ａ）の回路構成を有する表示装置は（２Ｎ＋３Ｍ）本であるが、図１０（Ａ）の回路構成を有する表示装置は（Ｎ＋３Ｍ＋１）本であり、（Ｎ−１）本の配線を削減できる。

図１０（Ｂ）に示す電気光学表示装置は図１０（Ａ）に示す電気光学表示装置の変形例である。図１０（Ａ）と図１０（Ｂ）の差違は、前者が第一電源線を設けていたのに対し、後者は第一電源線を次列の第二電源線で代用することである。

このようにすることにより、全体の配線数を削減することができ、画素の開口率を向上させることができる。例えば、Ｎ行Ｍ列（Ｎ、Ｍは２以上の自然数）のマトリクスでは、図１０（Ａ）の回路構成を有する表示装置は（Ｎ＋３Ｍ＋１）本であるが、図１０（Ｂ）の回路構成を有する表示装置は（Ｎ＋２Ｍ＋２）本であり、（Ｍ−１）本の配線を削減できる。

（実施の形態９）
本実施の形態では、実施の形態１乃至８で説明した電気光学表示装置の作製方法の例について説明する。図１１に本実施の形態の作製工程断面図を示すが、この図は、作製工程を概念的に示すもので、特定の断面を示したものではない。

まず、ガラスやその他の適切な基板１０１を用意する。基板１０１の表面は酸化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム等の被膜によりコーティングされていてもよい。

基板１０１上に単層あるいは多層の金属膜を堆積し、これを加工して配線１０２ａ、１０２ｂ、１０２ｃを形成する。図１１（Ａ）において、配線１０２ａおよび１０２ｃはそれぞれ２カ所に描かれているが、これは１つの配線の２カ所での断面であることを意味する。また、配線１０２ｃは、例えば、走査線の一部として用いられることがある。

配線１０２ａ、１０２ｂ、１０２ｃの材料としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。そのような材料としては、その仕事関数Ｗが酸化物半導体の電子親和力φ（酸化物半導体の導電帯の下限と真空準位の間のエネルギー差）とほぼ同じか小さい材料が挙げられる。すなわち、Ｗ＜φ＋０．３［ｅＶ］の関係を満たせばよい。例えば、チタン、モリブデン、窒化チタン等である。

その後、絶縁膜をスパッタ法等の公知の成膜方法で形成し、これをエッチングして、絶縁膜１０３を得る。ここでは、絶縁膜１０３は、配線１０２ａ、１０２ｃの一部を覆うように形成する。絶縁膜１０３としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。あるいは、アルミニウムとガリウムの複合酸化物（好ましくは、アルミニウム／ガリウムが０．５以上３以下）のようなバンドギャップが６ｅＶ以上８ｅＶ以下の複合酸化物を用いてもよい。これらの単層膜のみならず多層膜を用いてもよい。

リーク電流を減らす目的から、絶縁膜１０３の厚さは１０ｎｍ以上が好ましく、例えば、５０ｎｍ以上２００ｎｍ以下とするとよい。また、絶縁膜１０３中の水素濃度は、１×１０^１８ｃｍ^−３未満、好ましくは、１×１０^１６ｃｍ^−３未満とするとよい。そのためには、熱処理や塩素プラズマ処理、酸素プラズマ処理をおこなうとよい。絶縁膜１０３は、ボトムゲート型のトランジスタのゲート絶縁膜となる。また、絶縁膜１０３はキャパシタの誘電体ともなる。ここまでの様子を図１１（Ａ）に示す。

次に、厚さ３ｎｍ乃至３０ｎｍの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体はガリウムとインジウムを含むことが好ましい。半導体メモリ装置の信頼性を高めるためには、酸化物半導体膜中の水素濃度は、１×１０^１８ｃｍ^−３未満、好ましくは１×１０^１６ｃｍ^−３未満とするとよい。組成比（ガリウム／インジウム）は、０．５以上２未満、好ましくは、０．９以上１．２未満とするとよい。ガリウム、インジウム以外に亜鉛を含んでもよい。

この酸化物半導体膜をエッチングして島状の酸化物半導体領域１０４ａ、１０４ｂを形成する。半導体特性を改善するため島状の酸化物半導体領域１０４ａ、１０４ｂに熱処理を施すことは好ましい。あるいは、酸素プラズマ処理をおこなうことでも同等の効果が得られる。熱処理と酸素プラズマ処理をそれぞれおこなう、あるいは同時におこなってもよい。かくして、配線１０２ａ、１０２ｂと島状の酸化物半導体領域１０４ａが接触する構造が得られる。

その後、絶縁膜をスパッタ法等の公知の成膜方法で形成し、これをエッチングして、絶縁膜１０５を得る。ここでは、絶縁膜１０５は、配線１０２ａ、１０２ｂ、１０２ｃの一部と島状の酸化物半導体領域１０４ａを覆うように形成する。リーク電流を減らす目的から、絶縁膜１０５の厚さは１０ｎｍ以上が好ましく、例えば、５０ｎｍ以上２００ｎｍ以下とするとよい。絶縁膜１０５は、トップゲート型トランジスタのゲート絶縁膜となる。

また、絶縁膜１０５中の水素濃度は、１×１０^１８ｃｍ^−３未満、好ましくは、１×１０^１６ｃｍ^−３未満とするとよい。そのためには、熱処理や塩素プラズマ処理、酸素プラズマ処理をおこなうとよい。また、絶縁膜１０５形成後にも島状の酸化物半導体領域１０４ａ、１０４ｂの特性を改善するため熱処理をしてもよい。その他の条件は絶縁膜１０３を参照すればよい。ここまでの様子を図１１（Ｂ）に示す。

その後、導電性材料により配線１０６ａ、１０６ｂを形成する。配線１０６ａ、１０６ｂは、トップゲート型トランジスタ１０７ａのゲートやボトムゲート型トランジスタ１０７ｃのソースあるいはドレインに接続する電極となる。また、配線１０６ｂは信号線となる。

配線１０６ａ、１０６ｂとしては、配線１０２ａ、１０２ｂ、１０２ｃと同様な材料を用いればよい。ここまでの様子を図１１（Ｃ）に示す。

図１１（Ｃ）には、トップゲート型トランジスタ１０７ａやボトムゲート型トランジスタ１０７ｃ以外にも、配線の交差部１０７ｂやキャパシタ１０７ｄも示されている。ここで、キャパシタ１０７ｄにおいては電極間の絶縁体としては、絶縁膜１０３が用いられる。一方、配線の交差部１０７ｂにおいては、２つの絶縁膜１０３と１０５が重なった構造となる。

このような構造とすることにより、配線の交差部１０７ｂでの寄生容量を低減できる。なお、さらに配線の寄生容量低減するのであれば、さらに、交差部に選択的に、厚くて誘電率の低い膜を設けてもよい。

上記のような作製工程によって得られる電気光学表示装置の画素の回路配置の例を図１３に示す。図１３（Ａ）は、図１１（Ｂ）の段階に相当するものであり、島状の酸化物半導体領域１０４ａ、１０４ｂを形成した後（あるいは絶縁膜１０５を形成した後）の様子を、上面から見たものであり、符号は図１１のものと一致する。なお、図１３においては、絶縁膜１０３、絶縁膜１０５等一部のものは表示していない。

配線１０２ｃは選択トランジスタのゲートかつ走査線である。また、配線１０２ａは第一駆動トランジスタのドレイン、配線１０２ｂは第一駆動トランジスタのソース（表示素子の第一電極）、配線１０２ｄは当該行の容量線、配線１０２ｅは第二駆動トランジスタのソース（表示素子の第二電極）であり、配線１０２ｆは第二駆動トランジスタのドレインかつ次行の容量線である。

配線１０２ｄおよび配線１０２ｆは幅の広い部分があり、ここでは、キャパシタの一方の電極となる。また、配線１０２ａにも幅の広い部分があり、ここも、キャパシタの一方の電極となる。配線１０２ａ、１０２ｄ、１０２ｆには、上層への接続のための部分が設けられる。なお、配線１０２ｄ、１０２ｅ、１０２ｆは図１１には図示されていない。

また、配線１０２ａ、１０２ｂ、１０２ｃ、１０２ｅ、１０２ｆに重なって、島状の酸化物半導体領域１０４ａ、１０４ｂ、１０４ｃが設けられる。なお、選択トランジスタはボトムゲート型であり、第一駆動トランジスタおよび第二駆動トランジスタはトップゲート型である。

図１３（Ｂ）は、図１１（Ｃ）の段階に相当するものであり、配線１０６ａ、１０６ｂ、１０６ｃ、１０６ｄを形成した後の様子を、上面から見たものであり、符号は図１１のものと一致する。

配線１０６ｂは、選択トランジスタのドレインであり、また、当該列の信号線である。配線１０６ｃは、配線１０２ｃをまたいで設けられ、容量線である配線１０２ｄに設けられる接続部分と接触し、また、第一駆動トランジスタのドレインである配線１０２ａに設けられる接続部分と接触することにより、容量線と第一駆動トランジスタのドレインを結ぶ接続電極として機能する。配線１０６ｄも配線１０６ｃと同様な機能を有する接続電極である。なお、配線１０６ｄは図１１には図示されていない。

配線１０６ａは、選択トランジスタのソースであり、第一駆動トランジスタのゲート、第二駆動トランジスタのゲートを兼ねている。また、配線１０６ａは、配線１０２ａ、１０２ｄの多くの部分で重なり、キャパシタを構成する。配線１０６ｅも配線１０６ａと同様な機能を有する配線である。なお、配線１０６ｅは図１１には図示されていない。

（実施の形態１０）
本実施の形態では、実施の形態１乃至８で説明した電気光学表示装置の作製方法の例について説明する。図１２に本実施の形態の作製工程断面図を示すが、この図は、作製工程を概念的に示すもので、特定の断面を示したものではない。なお、多くの方法や材料等は実施の形態９に用いたものを使用できる。したがって、特に異なる材料や条件を使用しなければならない場合以外は、説明を省略する。

まず、基板２０１を用意する。次に、基板２０１上に単層あるいは多層の金属膜により配線２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ、２０２ｅを形成する。配線２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ、２０２ｅは、トランジスタのゲートや走査線等の配線やキャパシタの電極となる。

配線２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ、２０２ｅとしては、上面の部分に用いられている材料の仕事関数が、その後に形成する酸化物半導体の電子親和力より０．５ｅＶ以上高い材料であることが好ましい。そのような材料としては、例えば、タングステン、金、白金、ｐ型シリコン等が挙げられる。もちろん、導電性を高めるため、より抵抗率の低い材料をその下の層に設けてもよい。

さらに、絶縁膜２０３をスパッタ法等の公知の成膜方法で形成する。絶縁膜２０３としては、実施の形態９の絶縁膜１０３と同様な条件のものを用いればよい。ここまでの様子を図１２（Ａ）に示す。

次に、厚さ３乃至３０ｎｍの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜としては、実施の形態９に示したものと同様な条件のものを用いればよい。これをエッチングして、島状の酸化物半導体領域２０４ａ、２０４ｂを形成する。

さらに、単層あるいは多層の金属膜により電極２０５ａ、２０５ｂ、２０５ｃ、２０５ｄ、２０５ｅを形成する。電極２０５ａ、２０５ｂ、２０５ｃ、２０５ｄ、２０５ｅとしては、実施の形態９に配線１０２ａ、１０２ｂ、１０２ｃとして適しているとして示したものを用いればよい。電極２０５ａ、２０５ｂ、２０５ｃ、２０５ｄ、２０５ｅはトランジスタのソースやドレイン、あるいはキャパシタの電極となる。ここまでの様子を図１２（Ｂ）に示す。

その後、単層もしくは多層の絶縁膜よりなり、表面が平坦な層間絶縁物２０６を形成する。層間絶縁物２０６の厚さは、５００ｎｍ以上が好ましい。また、層間絶縁物２０６の最下層（島状酸化物半導体領域２０４ａ、２０４ｂに接する部分）は、厚さ１００ｎｍ以上にわたって、水素濃度は、１×１０^１８ｃｍ^−３未満、好ましくは、１×１０^１６ｃｍ^−３未満とすることが好ましい。そのためには、成膜方法として、雰囲気に水素化合物（水を含む）を極端に減らしたスパッタ法等を採用し、また、成膜後に熱処理や塩素プラズマ処理、酸素プラズマ処理をおこなうとよい。

例えば、厚さ１００ｎｍの酸化珪素膜をスパッタ法で成膜した後、酸素プラズマ処理をおこない、さらに、スパッタ法で厚さ１００ｎｍの酸化アルミニウム膜を形成してから、スピンオングラス法で、厚さ３００ｎｍ乃至６００ｎｍの酸化珪素膜を堆積したものを層間絶縁物２０６としてもよい。

さらに、層間絶縁物２０６を、選択的にエッチングして、配線２０２ｂや電極２０５ａ、２０５ｂ、２０５ｃ、２０５ｄ、２０５ｅに達するコンタクトホールを形成する。

そして、単層もしくは多層の金属膜により配線２０７ａ、２０７ｂ、２０７ｃ、２０７ｄ、２０７ｅを形成する。配線２０７ａ、２０７ｂ、２０７ｃ、２０７ｄ、２０７ｅは、信号線等の配線や接続電極等になる。ここまでの様子を図１２（Ｃ）に示す。

図１２（Ｃ）には、選択トランジスタや第一駆動トランジスタ、第二駆動トランジスタとなるボトムゲート型トランジスタ２０８ａ、２０８ｄ、配線の接続部２０８ｂ、配線の交差部２０８ｃ、キャパシタ２０８ｅが示されている。本実施の形態では、層間絶縁物２０６として、十分な厚さの絶縁体を形成したため、配線間の寄生容量は十分に低減できる。

（実施の形態１１）
本実施の形態では、実施の形態１乃至８に示した電気光学表示装置を用いた電子機器について説明する。これらの電気光学表示装置は、パーソナルコンピュータ、携帯通信機器、画像表示装置、映像再生装置、画像映像撮像装置、ゲーム機、電子書籍等の機器に用いることができる。

１０１基板
１０２ａ配線
１０２ｂ配線
１０２ｃ配線
１０２ｄ配線
１０２ｅ配線
１０２ｆ配線
１０３絶縁膜
１０４ａ島状の酸化物半導体領域
１０４ｂ島状の酸化物半導体領域
１０４ｃ島状の酸化物半導体領域
１０５絶縁膜
１０６ａ配線
１０６ｂ配線
１０６ｃ配線
１０６ｄ配線
１０６ｅ配線
２０１基板
２０２ａ配線
２０２ｂ配線
２０２ｃ配線
２０２ｄ配線
２０２ｅ配線
２０３絶縁膜
２０４ａ島状の酸化物半導体領域
２０４ｂ島状の酸化物半導体領域
２０５ａ電極
２０５ｂ電極
２０５ｃ電極
２０５ｄ電極
２０５ｅ電極
２０６層間絶縁物
２０７ａ配線
２０７ｂ配線
２０７ｃ配線
２０７ｄ配線
２０７ｅ配線

Claims

画素を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、キャパシタと、表示素子と、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートと接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのゲートと接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記キャパシタの一方の電極と接続され、
前記第１のトランジスタのソースまたはドレインの他方は、信号線と接続され、
前記第１のトランジスタのゲートは、走査線と接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記表示素子の一方の電極と接続され、
前記第３のトランジスタのソースまたはドレインの一方は、前記表示素子の他方の電極と接続され、
前記第２のトランジスタのソースまたはドレインの他方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、第２の配線と電気的に接続され、
前記第１のトランジスタは、酸化物半導体を含み、
前記第２のトランジスタは、多結晶半導体または単結晶半導体を含み、
前記第３のトランジスタは、多結晶半導体または単結晶半導体を含み、
前記第２のトランジスタは、前記第３のトランジスタと同一導電型であり、
前記第１のトランジスタのオフ電流は、前記表示素子のリーク電流の１／１００以下であり、
前記キャパシタの容量は、前記表示素子の容量の１／１０以下である表示装置であって、
第１の動作において、前記第２のトランジスタおよび前記第３のトランジスタはオンになり、
前記第１の動作において、前記第１の配線の電位は、第１の電位に設定され、
前記第１の動作において、前記第２の配線の電位は、前記第１の電位に設定され、
第２の動作において、前記第２のトランジスタおよび前記第３のトランジスタはオフになり、
前記第２の動作において、前記第１の配線の電位は、前記第１の電位に設定され、
前記第２の動作において、前記第２の配線の電位は、前記第１の電位に設定され、
第３の動作において、前記第２のトランジスタおよび前記第３のトランジスタはオフになり、
前記第３の動作において、前記第１の配線の電位は、第２の電位に設定され、
前記第３の動作において、前記第２の配線の電位は、前記第１の電位に設定され、
第４の動作において、前記第２のトランジスタおよび第３のトランジスタのゲートの電位は、アナログ電位に設定され、
前記第４の動作において、前記第１の配線の電位は、前記第２の電位に設定され、
前記第４の動作において、前記第２の配線の電位は、前記第１の電位に設定されることを特徴とする表示装置。
画素を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、キャパシタと、表示素子と、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートと接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのゲートと接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記キャパシタの一方の電極と接続され、
前記第１のトランジスタのソースまたはドレインの他方は、信号線と接続され、
前記第１のトランジスタのゲートは、走査線と接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記表示素子の一方の電極と接続され、
前記第３のトランジスタのソースまたはドレインの一方は、前記表示素子の他方の電極と接続され、
前記第２のトランジスタのソースまたはドレインの他方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、第２の配線と電気的に接続され、
前記第２のトランジスタは、前記第３のトランジスタと同一導電型であり、
前記第１のトランジスタのオフ電流は、前記表示素子のリーク電流の１／１００以下であり、
前記キャパシタの容量は、前記表示素子の容量の１／１０以下である表示装置であって、
第１の動作において、前記第２のトランジスタおよび前記第３のトランジスタはオンになり、
前記第１の動作において、前記第１の配線の電位は、第１の電位に設定され、
前記第１の動作において、前記第２の配線の電位は、前記第１の電位に設定され、
第２の動作において、前記第２のトランジスタおよび前記第３のトランジスタはオフになり、
前記第２の動作において、前記第１の配線の電位は、前記第１の電位に設定され、
前記第２の動作において、前記第２の配線の電位は、前記第１の電位に設定され、
第３の動作において、前記第２のトランジスタおよび前記第３のトランジスタはオフになり、
前記第３の動作において、前記第１の配線の電位は、第２の電位に設定され、
前記第３の動作において、前記第２の配線の電位は、前記第１の電位に設定され、
第４の動作において、前記第２のトランジスタおよび第３のトランジスタのゲートの電位は、アナログ電位に設定され、
前記第４の動作において、前記第１の配線の電位は、前記第２の電位に設定され、
前記第４の動作において、前記第２の配線の電位は、前記第１の電位に設定されることを特徴とする表示装置。
請求項１または請求項２において、
第５の動作において、前記第２のトランジスタおよび第３のトランジスタのゲートの電位は、前記アナログ電位に設定され、
前記第５の動作において、前記第１の配線の電位は、前記第１の電位に設定され、
前記第５の動作において、前記第２の配線の電位は、前記第２の電位に設定されることを特徴とする表示装置。
請求項１乃至請求項３のいずれか一項において、
８５℃における前記第１のトランジスタのオフ電流は、１×１０^−２０Ａ以下であることを特徴とする表示装置。