JP5619713B2 - 無線通信のためのディジタル送信機 - Google Patents

Description

本特許出願は、「ＤＩＧＩＴＡＬ ＴＲＡＮＳＭＩＴＴＥＲ ＦＯＲ ＷＩＲＥＬＥＳＳ ＣＯＭＭＵＮＩＣＡＴＩＯＮ」という名称の、２００５年１１月１８日に出願され、本願の譲受人に譲渡され、参照により本明細書に明示的に組み込まれる仮出願第６０／７３７，８９８号に優先権を主張する。

本開示は、全体的に、電子回路に関し、より詳細には、無線通信のための送信機に関する。

無線通信システムにおいて、無線機器は、多くの場合、トラヒックデータをディジタル処理して、データサンプルを生成する。無線機器内の送信機は、通常、データサンプルをアナログ信号に変換し、このアナログ信号をフィルタリングして増幅し、増幅されたアナログ信号で局部発振器（ＬＯ）信号を変調し、変調された信号を生成する。送信機は、さらに、変調された信号をフィルタリングして増幅し、無線チャネルによる送信に適した無線周波数（ＲＦ）出力信号を生成する。送信機による信号処理および変調は、多くの場合、フィルタ、増幅器、混合器、などといった様々なアナログ回路ブロックを必要とする。これらのアナログ回路ブロックは、設計するのが難しく、さらに、構成部品の不整合および許容差による性能低下の影響を受けやすい。しかも、これらのアナログ回路ブロックは大量のバッテリ電力を消費し、無線機器の全体的なコストの相当に大きい部分を占めることにもなり得る。

したがって、当分野では、改善された性能を有し、電力消費がより少なく、および／またはコストを低減した送信機が求められている。

本明細書では、改善された特性を有し、様々な無線通信システムの使用に適したディジタル送信機を説明する。一実施形態では、ディジタル送信機は、第１の回路ブロックを含み、第１の回路ブロックは、同相信号および直交信号を受信し、デカルト座標から極座標への変換を行い、振幅信号および位相信号を生成する。第１の回路ブロックは、座標回転ディジタルコンピュータ（ＣＯＲＤＩＣ）プロセッサ、ルックアップテーブル、または他の何らかの回路を備え得る。（デルタ−シグマ（ΣΔ）変調器またはディジタルフィルタを備え得る）第２の回路ブロックは、振幅信号に基づいてエンベロープ信号を生成する。第３の回路ブロックは、位相信号に基づいて、位相変調された信号を生成する。第３の回路ブロックは、位相変調位相同期ループ（ＰＬＬ）、電圧制御発振器（ＶＣＯ）、飽和バッファ、などを備え得る。位相変調ＰＬＬは、ＶＣＯの位相を変調するのに使用される制御信号を生成する。位相変調ＰＬＬは、後述するように、マルチモジュラスディバイダ（multi-modulus divider, MMD）、マルチビット位相検波器、ループフィルタ、補間器、ΣΔディジタル−アナログ変換器（ΣΔＤＡＣ）、ΣΔ変調器、などといった様々な回路ブロックを用いて実施され得る。

（１つ以上の排他的論理和ゲート、または複数の利得状態を有する増幅器を備え得る）第４の回路ブロックは、エンベロープ信号および位相変調された信号に基づいて、ディジタル変調された信号を生成する。（Ｄ級増幅器および／または電力増幅器を備え得る）第５の回路ブロックは、ディジタル変調された信号を増幅して、ＲＦ出力信号を生成する。ディジタル送信機内の回路ブロックの多くは、ディジタル回路であるか、またはディジタル特性を有し、集積回路上により容易に製造することができる。

本発明の様々な態様および実施形態は、以下でさらに詳細に説明される。

アナログ送信機を備える無線機器を示す図。 ディジタル送信機を備える無線機器を示す図。 別のディジタル送信機を備える無線機器を示す図。 ＣＯＲＤＩＣプロセッサを示す図。 ΣΔ変調器を示す図。 ΣΔ変調器を示す図。 ΣΔ変調器の雑音伝達関数を示すグラフ。 ＦＩＲフィルタを示す図。 ＦＩＲフィルタの応答を示すグラフ。 位相変調ＰＬＬを示す図。 マルチビット位相検波器を示す図。 １ビットＸＯＲユニットおよび１ビットＤ級増幅器を示す図。 マルチビットＸＯＲユニットおよびマルチビットＤ級増幅器を示す図。 複数状態増幅器を示す図。

図１は、アナログ送信機１２０を備える無線機器１００のブロック図を示す。ディジタル信号プロセッサ（ＤＳＰ）１１０は、送信されるトラヒックデータを処理し、同相（Ｉ）データストリームおよび直交（Ｑ）データストリームを提供し、ＩデータストリームおよびＱデータストリームは、それぞれＩ（ｔ）信号およびＱ（ｔ）信号として表され、なお、ｔはサンプル周期を示す。送信機１２０内で、Ｉデータストリームは、ＤＡＣ１２２ａによってＩアナログ信号に変換され、フィルタ１２４ａによってフィルタリングされて、ディジタル−アナログ変換で生じる虚像（image）が除去され、増幅器（Ａｍｐ）１２６ａによって増幅され、Ｉ変調信号を生成する。同様に、Ｑデータストリームも、ＤＡＣ１２２ｂによってＱアナログ信号に変換され、フィルタ１２４ｂによってフィルタリングされ、増幅器１２６ｂによって増幅され、Ｑ変調信号を生成する。

直交変調器１３０は、それぞれ増幅器１２６ａおよび増幅器１２６ｂからＩ変調信号およびＱ変調信号を、ＬＯ発生器１４０からＩＬＯ信号およびＱＬＯ信号を受信する。ＩＬＯ信号およびＱＬＯ信号は、位相が互いに９０度ずれている。直交変調器１３０内では、混合器１３２ａはＩ変調信号でＩＬＯ信号を変調し、混合器１３２ｂはＱ変調信号でＱＬＯ信号を変調し、加算器１３４は、混合器１３２ａの出力と混合器１３２ｂの出力とを組み合わせて、変調された信号を生成する。次に、変調された信号は、可変利得増幅器（ＶＧＡ）１６０によって増幅され、帯域フィルタ１７０によってフィルタリングされ、さらに、電力増幅器（ＰＡ）１８０によって増幅され、ＲＦ出力信号を生成する。ＲＦ出力信号は、デュプレクサ（Ｄ）１８２を経由して、アンテナ１８４から送信される。

ＬＯ発生器１４０は、ＶＣＯ１５２およびスプリッタ１５４を含む。ＶＣＯ１５２は、所望のＲＦ周波数でＬＯ信号を発生する。スプリッタ１５４は、ＬＯ信号を受信して、混合器１３２ａおよび１３２ｂに対してＩＬＯ信号およびＱＬＯ信号をそれぞれ生成する。各ＬＯ信号は、所望の基本周波数を有する周期信号である。ＰＬＬ１５０は、コントローラ／プロセッサ１１２からの所望のＲＦチャネルと、温度補償水晶発振器（ＴＣＸＯ）１５６からのリファレンス信号と、ＶＣＯ１５２からのＬＯ信号とを受信する。ＰＬＬ１５０は、ＲＦ出力信号の中心が所望のＲＦ周波数になるように、ＶＣＯ１５２の周波数および／または位相を調節する制御信号を生成する。

図１は、ＲＦで直接に変調を行って、所望のＲＦ周波数の変調された信号を生成する直接変換送信機を示している。スーパーヘテロダイン送信機（図１には図示せず）は、中間周波数（ＩＦ）で変調を行い、次に、ＩＦの変調された信号をＲＦに周波数アップコンバートする。一般に、送信機は、１段または複数段の増幅器、フィルタ、混合器、などを使って、信号処理および変調を行い得る。

図１に示されているアナログ送信機では、様々なアナログ回路ブロックが、変調および信号処理に使用される。これらのアナログ回路ブロックは、上述のように、性能、電力、およびコストに関して望ましくない特性を有することもある。

図２は、ディジタル送信機２２０ａを備える無線機器２００ａのブロック図を示す。ＤＳＰ２１０は、送信されるトラヒックデータを処理し、ＩデータストリームＩ（ｔ）およびＱデータストリームＱ（ｔ）を提供する。送信機２２０ａ内では、デカルト座標−極座標変換器（Cartesian-to-polar converter）２３０は、ＩデータストリームおよびＱデータストリームを受信し、データサンプルをデカルト座標から極座標に変換し、振幅信号Ｍ（ｔ）および位相信号θ（ｔ）を提供する。振幅信号は、ＩデータストリームおよびＱデータストリームのエンベロープ（envelope）を表す。

振幅パスまたは振幅回路ブロックにおいて、乗算器２３２は、振幅信号Ｍ（ｔ）に電力制御値を掛け、調整された（scaled）振幅信号Ｒ（ｔ）を提供する。ΣΔ変調器２４０は、調整された振幅信号Ｒ（ｔ）をエンベロープ信号Ｅ（ｔ）に変換する。Ｅ（ｔ）は、調整された振幅信号よりも少ないビット数であるが、より高いレートを有する。例えば、調整された振幅信号Ｒ（ｔ）は、サンプリングレートｆｓで複数（Ｎ）ビットを有し、エンベロープ信号Ｅ（ｔ）は、サンプリングレートｆｓの複数（Ｋ）倍で１ビットを有し得る。

位相パスまたは位相回路ブロックにおいて、微分器２４２は、位相信号θ（ｔ）を微分して、変調信号Ｓ（ｔ）を提供する。変調信号Ｓ（ｔ）は、Ｉ（ｔ）およびＱ（ｔ）の周波数成分に関連する。微分器２４２は、差分方程式を実施し、Ｓ（ｔ）＝θ（ｔ）−θ（ｔ−１）のような変調信号を生成することができ、なお、θ（ｔ）およびθ（ｔ−１）は２つの連続するサンプル周期の位相値である。位相変調ＰＬＬ２５０は、変調信号Ｓ（ｔ）と、ＶＣＯ２５２からのＶＣＯ信号Ｖ（ｔ）と、ＴＣＸＯ２５６からのリファレンス信号Ｙｒｅｆと、コントローラ／プロセッサ２１２からの所望のＲＦチャネルとを受信する。ＰＬＬ２５０は、ＶＣＯ２５２の位相をＳ（ｔ）信号に基づいて変調し、ＶＣＯ信号が所望の位相変調を含むようにする。飽和バッファ２５４は、ＶＣＯ信号を増幅してバッファし、変調信号Ｓ（ｔ）によって決定されるゼロ交差および一定のエンベロープを有する位相変調された信号Ｐ（ｔ）を提供する。

出力パスにおいて、排他的論理和（ＸＯＲ）ユニット２６０は、位相変調された信号Ｐ（ｔ）にエンベロープ信号Ｅ（ｔ）を掛け、ディジタル変調された信号Ｘ（ｔ）を提供する。Ｘ（ｔ）信号は、Ｓ（ｔ）信号によって決定される位相と、Ｅ（ｔ）信号によって決定されるエンベロープとを有する。Ｄ級増幅器２７０は、ディジタル変調された信号を効率よく増幅し、増幅された信号Ａ（ｔ）を提供する。電圧レギュレータ２７２は、電源電圧Ｖｂａｔを受け取り、Ｄ級増幅器２７０への供給電圧Ｖａｍｐを発生する。電力増幅器２８０は、Ｄ級増幅器２７０の出力を増幅して、ＲＦ出力信号を提供し、ＲＦ出力信号は、デュプレクサ２８２を経由して、アンテナ２８４から送信される。

コントローラ／プロセッサ２１２は、無線機器２００ａ内のＤＳＰ２１０および他の回路ブロックの動作を制御する。メモリ２１４は、コントローラ／プロセッサ２１２によって使用されるデータおよびプログラムコードを格納し、（図２に示されているように）コントローラ／プロセッサ２１２の外部に構成されても、コントローラ／プロセッサの内部に構成されてもよい。

図３は、ディジタル送信機２２０ｂを備える無線機器２００ｂのブロック図を示す。ＤＳＰ２１０は、トラヒックデータを処理し、サンプリングレートｆｓでＩデータストリームＩ（ｔ）およびＱデータストリームＱ（ｔ）を提供する。送信機２２０ｂ内で、補間器２２８は、ＩサンプルおよびＱサンプルを、サンプリングレートｆｓから、より高いレートｆｈにアップサンプリングし、このより高いレートでＩサンプルおよびＱサンプルを提供する。デカルト座標−極座標変換器２３０は、より高いレートのＩサンプルおよびＱサンプルを受信して、デカルト座標から極座標に変換し、振幅信号Ｍ（ｔ）および位相信号θ（ｔ）を提供する。

振幅パスにおいて、乗算器２３２は、振幅信号Ｍ（ｔ）に電力制御値を掛け、調整された振幅信号Ｒ（ｔ）を提供する。有限インパルス応答（ＦＩＲ）フィルタ２３４は、調整された振幅信号Ｒ（ｔ）をフィルタリングし、Ｍビットの分解能を有するエンベロープ信号Ｅ（ｔ）を提供する。なお、Ｍは任意の値とする。ＦＩＲフィルタ２３４は、受信周波数における帯域外雑音のほとんどないエンベロープ信号Ｅ（ｔ）を生成する。

位相パスにおいて、微分器２４２、位相変調ＰＬＬ２５０、およびＶＣＯ２５２は、図２の送信機２２０ａについて上述したのと同様に動作する。減衰器２５６は、ＶＣＯ信号を減衰させ、位相変調された信号Ｐ（ｔ）を提供する。Ｐ（ｔ）は、変調信号Ｓ（ｔ）によって決定されるゼロ交差および一定のエンベロープを有する。

出力パスにおいて、複数状態増幅器２７４は、位相変調された信号Ｐ（ｔ）を、エンベロープ信号Ｅ（ｔ）によって選択される異なる利得で増幅する。所望のエンベロープは、エンベロープ信号Ｅ（ｔ）を用いてより高いレートｆｈで増幅器２７４の利得を調整することによって得ることができる。電力増幅器２８０は、増幅器２７４の出力を増幅して、ＲＦ出力信号を提供し、ＲＦ出力信号は、デュプレクサ２８２を経由して、アンテナ２８４から送信される。

ディジタル送信機２２０ａおよび２２０ｂ内の回路ブロックの多く（例えば、補間器２２８、デカルト座標−極座標変換器２３０、乗算器２３２、ＦＩＲフィルタ２３４、ΣΔ変調器２４０、微分器２４２、ＰＬＬ２５０、ＸＯＲユニット２６０）は、ディジタル回路ブロックとして実施されてもよい。ディジタル送信機２２０ａおよび２２０ｂ内の他の回路ブロック（例えば、飽和バッファ２５４、減衰器２５６、Ｄ級増幅器２７０、複数状態増幅器２７４）は、本質的にディジタルである。したがって、ＤＳＰ２１０、コントローラ／プロセッサ２１２、メモリ２１４、並びにディジタル送信機２２０ａおよび２２０ｂの大部分（おそらく、ＶＣＯ２５２とＴＣＸＯ２５６以外）は、コストを低減し、信頼性を高めるために、特定用途向けＩＣ（ＡＳＩＣ）内に構成されてもよい。また、これらの回路ブロックのディジタル性により、図１のアナログ送信機１２０よりも改善された性能、低減された電力消費、および／または低減されたコストがもたらされ得る。ディジタル送信機２２０ａおよび２２０ｂ内の主要な回路ブロックは、以下でさらに詳細に説明される。

デカルト座標−極座標変換器２３０は、様々なやり方で実施され得る。一実施形態では、デカルト座標−極座標変換器２３０は、各サンプル周期ごとにＩデータサンプルおよびＱデータサンプルを受信して、これらのデータサンプルの振幅および位相を提供するルックアップテーブルである。このルックアップテーブルは、入力量および出力量に対して所望の分解能を達成するのに十分なビット数を用いて実施され得る。

別の実施形態では、デカルト座標−極座標変換器２３０は、ＣＯＲＤＩＣプロセッサを用いて実施される。ＣＯＲＤＩＣプロセッサは、単純なシフトおよび加算／減算ハードウェアを使って、振幅および位相のような三角関数の高速ハードウェア計算を可能にする反復アルゴリズムを実施する。複素数Ｄは、Ｄ＝Ｉ＋ｊＱに複素数Ｃｋを掛けることによって、９０度まで回転させることができ、Ｃｋは、Ｃｋ＝１±ｊＢｋの形を有し、なお、Ｂｋ＝２−ｋであり、ｋは、ｋ＝０、１、２、・・・として定義される指数である。Ｃｋ＝１＋ｊＢｋである場合には、Ｄは反時計回りに回転させられ、回転結果は以下のように表され得る。

Ｙｒｅ＝Ｉ−Ｂｋ・Ｑ＝Ｉ−２−ｋ・Ｑ 式（１ａ）
Ｙｉｍ＝Ｑ＋Ｂｋ・Ｉ＝Ｑ＋２−ｋ・Ｉ 式（１ｂ）
Ｃｋ＝１−ｊＢｋである場合には、Ｄは時計回りに回転させられ、回転結果は以下のように表され得る。

Ｙｒｅ＝Ｉ＋Ｂｋ・Ｑ＝Ｉ＋２−ｋ・Ｑ 式（２ａ）
Ｙｉｍ＝Ｑ−Ｂｋ・Ｉ＝Ｑ−２−ｋ・Ｉ 式（２ｂ）
Ｃｋとの掛け算による式集合（１）におけるＤの反時計回り回転と式集合（２）におけるＤの時計回り回転とは、（ａ）ＩおよびＱの両方をｋビット位置をシフトし、（ｂ）シフトされたＩにシフトされたＱを加算／シフトされたＩからシフトされたＱを減算してＹｒｅを得て、（ｃ）シフトされたＱにシフトされたＩを加算／シフトされたＱからシフトされたＩを減算してＹｉｍを得ることによって達成され得る。回転を行うのに掛け算は不要である。Ｃｋの位相は、θｋ＝∠Ｃｋ＝−ａｒｃｔａｎ（Ｂｋ）である。ｋの各値について、θｋは、θｋ−１の半分よりわずかに大きい。

Ｄを反時計回りおよび／または時計回りに、次々とより小さい位相を用いて回転させることを、回転させられたＤの位相がゼロに接近し、回転させられたＤがほぼｘ軸上に位置するまで、繰り返すことによって、Ｄの振幅および位相を求めることができる。位相変数θｔｏｔａｌはゼロに初期設定され、回転させられたＤを表す変数Ｄｋ＝Ｉｋ＋ｊＱｋは、Ｄ０＝Ｄとして初期設定される。ｋ＝０から開始される各反復ごとに、Ｄｋは、（１）Ｑｋが正である場合には正の位相、または（２）Ｑｋが負である場合には負の位相を有するとみなされる。Ｄｋの位相が負である場合、式集合（１）に示されているように、ＤｋにＣｋ＝１＋ｊＢｋを掛けることによって、Ｄｋは、反時計回りにθｋだけ回転させられる。逆に、Ｄｋの位相が正である場合、式集合（２）に示されているように、ＤｋにＣｋ＝１−ｊＢｋを掛けることによって、Ｄｋは、時計回りにθｋだけ回転させられる。θｔｏｔａｌは、Ｄｋが反時計回りに回転させられる場合には、＋θｋだけ、Ｄｋが時計回りに回転させられる場合には、−θｋだけ更新される。θｔｏｔａｌは、Ｄｋの位相を消去するために、Ｄの位相に加算されるか、またはＤの位相から減算される累積位相を表す。

より多くの反復が行われるのに従って、最終結果はより正確になる。すべての反復が完了した後、Ｄｋの位相は０に近くなるはずであり、Ｄｋの虚数部はほぼ０になるはずであり、Ｄｋの実数部は、ＣＯＲＤＩＣ利得によって調整されたＤの振幅に等しくなる。ＣＯＲＤＩＣ利得は、ｋ＝０では１．１４１２であり、ｋの値が大きくなるに従って、１．６４６７４３５０７に漸近的に接近する。θｔｏｔａｌの最終値は、Ｄｋの位相を消去する総位相回転である。θｔｏｔａｌは、符号ビットのシーケンス、ｚ１ｚ２ｚ３・・・で表されてもよく、θｋがθｔｏｔａｌから減算された場合には、ｚｋ＝１であり、θｋがθｔｏｔａｌに加算された場合には、ｚｋ＝−１である。

Ｄ＝Ｉ＋ｊＱの振幅および位相の計算は、以下のように行われ得る。まず、変数は、ｋ＝０、Ｉ０＝Ｉ、Ｑ０＝Ｑ、およびθｔｏｔａｌ（ｋ）＝０として初期設定される。ＣＯＲＤＩＣ計算の１回の反復は、以下のように表すことができる。

Ｉｋ＋１＝Ｉｋ＋ｚｋ・２−ｋ・Ｑｋ 式（３ｂ）
Ｑｋ＋１＝Ｑｋ−ｚｋ・２−ｋ・Ｉｋ 式（３ｃ）
θｋ＝ａｒｃｔａｎ（２−ｋ） 式（３ｄ）
θｔｏｔａｌ（ｋ＋１）＝θｔｏｔａｌ（ｋ）−ｚｋ・θｋ 式（３ｅ）
ｋ＝ｋ＋１ 式（３ｆ）
式（３ｂ）および式（３ｃ）では、Ｉｋ＋ｊＱｋの位相が正であり、ｚｋ＝１である場合、反時計回り回転が行われ、Ｉｋ＋ｊＱｋの位相が負であり、ｚｋ＝−１である場合、時計回り回転が行われる。すべての反復が完了した後、振幅は、Ｍ＝Ｉｋ＋１として設定され、位相は、θ＝θｔｏｔａｌ（ｋ＋１）として設定される。ＣＯＲＤＩＣ利得による調整は、別の回路ブロックによって行われてもよい。

図４は、ＣＯＲＤＩＣプロセッサ２３０ａのブロック図を示し、これは、図２および図３のデカルト座標−極座標変換器２３０の一実施形態である。ＣＯＲＤＩＣプロセッサ２３０ａは、サンプル周期ｔにおけるデータサンプルＩ（ｔ）とＱ（ｔ）との各対の振幅Ｍ（ｔ）および位相θ（ｔ）を決定する。データサンプルの対ごとに、位相アキュムレータ（ＡＣＣ）４４０はゼロに初期設定され、シーケンサ４５０は指数ｋを進んで、ＣＯＲＤＩＣプロセッサ２３０ａ内のユニットに適切な制御を提供する。

マルチプレクサ（Ｍｕｘ）４１２ａは、第１の入力においてデータサンプルＩ（ｔ）を、第２の入力において遅延素子４２０ａからＩｋを受信し、ｋ＝０の場合には、その出力にＩ（ｔ）を提供し、ｋ＞０の場合には、その出力にＩｋを提供する。マルチプレクサ４１２ａの出力は、現在の反復に対してＩｋである。ビットシフタ４１４ａは、Ｉｋを左にｋビットシフトし、シフトされたＩｋを提供する。マルチプレクサ４１２ｂは、第１の入力においてデータサンプルＱ（ｔ）を、第２の入力において遅延素子４２０ｂからＱｋを受信し、ｋ＝０の場合には、その出力にＱ（ｔ）を提供し、ｋ＞０の場合には、その出力にＱｋを提供する。マルチプレクサ４１２ｂの出力は、現在の反復に対してＱｋである。ビットシフタ４１４ｂは、Ｑｋを左にｋビットシフトし、シフトされたＱｋを提供する。

符号検出器４２０は、Ｑｋの符号を検出し、式（３ａ）に示されているように、符号ビットｚｋを提供する。乗算器４１６ａは、シフトされたＩｋに符号ビットｚｋを掛ける。乗算器４１６ｂは、シフトされたＱｋに符号ビットｚｋを掛ける。加算器４１８ａは、乗算器４１６ｂの出力をＩｋと加算し、現在の反復に対してＩｋ＋１を提供する。これは、次の反復に対するＩｋでもある。加算器４１８ｂは、Ｑｋから乗算器４１６ａの出力を減算し、現在の反復としてＱｋ＋１を提供する。これは、次の反復に対するＱｋでもある。遅延素子４２０ａおよび４２０ｂは、加算器４１８ａおよび４１８ｂの出力をそれぞれ受信する。

位相ルックアップテーブル４３４は、現在の反復に対して位相θｋを提供する。乗算器４３６は、位相θｋに符号ビットｚｋを掛ける。加算器４３８は、式（３ｅ）に示されているように、乗算器４３６の出力とアキュムレータ４４０の出力とを加算し、累算された位相をアキュムレータ４４０に提供する。すべての反復が完了した後、スイッチ４３０は、振幅Ｍ（ｔ）としてＩｋ＋１を提供し、アキュムレータ４４０は、Ｉ（ｔ）およびＱ（ｔ）のサンプル対の位相θ（ｔ）として、格納された値を提供する。

図５Ａは、ΣΔ変調器２４０ａのブロック図を示し、これは、図２のΣΔ変調器２４０の一実施形態である。ΣΔ変調器２４０ａは、サンプリングレートｆｓでＮビットのＲ（ｔ）信号を受信し、このサンプリングレートの複数（Ｋ）倍でＬビットのＥ（ｔ）信号を提供する。なお、一般に、Ｎ＞１、Ｎ＞Ｌ≧１、およびＫ＞１である。Ｋは、オーバーサンプリング比であり、４、８、１６、３２、または何か別の値に等しいとすることができる。Ｌは、Ｅ（ｔ）信号のビット数であり、１、２、または何か別のビット数に等しいものとすることができる。

ΣΔ変調器２４０ａ内では、Ｒ（ｔ）信号は、調整ユニット５１２によってＡ１の利得で調整され、Ｅ（ｔ）信号は、調整ユニット５１４によってＡ２の利得で調整される。加算器５１６は、調整ユニット５１２の出力と５１４の出力とを加算する。フィルタ部５１８は、伝達関数Ｇ（ｚ）を用いて加算器５１６の出力をフィルタリングする。Ｌビット量子化器５２０は、フィルタ部５１８の出力を量子化し、Ｅ（ｔ）信号としてＬビット出力を提供する。ΣΔ変調器２４０ａ内の各ユニットは、サンプリングレートのＫ倍で動作し、Ｒ（ｔ）信号の各入力値に対して、Ｅ（ｔ）信号のＫ個の出力値を提供する。フィルタ伝達関数Ｇ（ｚ）と、利得Ａ１およびＡ２とは、ΣΔ変調器２４０ａの全体的な伝達関数を決定する。例えば、ΣΔ変調器２４０ａは、Ｇ（ｚ）＝１／（ｚ＋１）の場合には、１次ΣΔ変調器とすることができ、Ｇ（ｚ）＝１／（ｚ２＋１）の場合には、２次ΣΔ変調器とすることができる。なお、ｚは、１／Ｋサンプル周期の遅延を表す。

図５Ｂは、ΣΔ変調器２４０ｂのブロック図を示し、これは、図２のΣΔ変調器２４０の別の実施形態である。ΣΔ変調器２４０ｂ内では、Ｒ（ｔ）信号は、調整ユニット５４２によってＡ１の利得で調整され、Ｅ（ｔ）信号は、調整ユニット５４４および５５４によってＡ２およびＡ４の利得でそれぞれ調整される。加算器５４６は、調整ユニット５４２の出力と５４４の出力とを加算する。フィルタ部５４８は、伝達関数Ｇ１（ｚ）を用いて加算器５４６の出力をフィルタリングする。調整ユニット５５２は、フィルタ部５４８の出力をＡ３の利得で調整する。加算器５５６は、調整ユニット５５２の出力と５５４の出力とを加算する。フィルタ部５５８は、伝達関数Ｇ２（ｚ）を用いて加算器５５６の出力をフィルタリングする。Ｌビット量子化器５６０は、フィルタ部５５８の出力を量子化し、Ｅ（ｔ）信号としてＬビットの出力を提供する。フィルタ伝達関数Ｇ１（ｚ）およびＧ２（ｚ）と利得Ａ１乃至Ａ４とが、ΣΔ変調器２４０ｂの全体的な伝達関数を決定する。例えば、ΣΔ変調器２４０ｂは、Ｇ１（ｚ）＝Ｇ２（ｚ）＝１／（ｚ＋１）の場合には、２次ΣΔ変調器とすることができ、Ｇ１（ｚ）＝Ｇ２（ｚ）＝１／（ｚ２＋１）の場合には、４次ΣΔ変調器とすることができる。

図５Ａおよび５Ｂは、ΣΔ変調器２４０の２つの実施形態を示す。一般に、ΣΔ変調器２４０は、いかなるアーキテクチャ、段数、次数、出力ビット数Ｌ、およびオーバーサンプリング比Ｋを用いて実施されてもよい。段数が多く、次数が高く、Ｌの値が大きいほど、複雑度が増し、安定性がより疑わしくなる。

簡単にするために図１および図２には示されていないが、無線機器内の送信機および受信機は、基地局との全二重通信をサポートするために両方が同時にアクティブなることがある。無線機器と基地局との間の経路損失が大きい場合には、送信機からのＲＦ出力信号レベルは非常に大きく、受信機へのＲＦ入力信号レベルは非常に小さくなり得る。ΣΔ変調器２４０の雑音伝達関数は、送信機から受信機へのフィードスルー雑音ができる限り低減されるように設計されてもよい。

図５Ｃに、ディジタル送信機２２０ａのエンベロープパスにおけるΣΔ変調器２４０の雑音伝達関数の例を示す。この実施形態では、１つ以上のゼロが、ＤＣに置かれ、１つ以上のゼロが、送信周波数帯域と受信周波数帯域との間の間隔である周波数ｆｓｐに置かれる。また、ｆｓｐは、二重間隔（duplex spacing）とも呼ばれ、セルラ帯域では４５ＭＨｚに等しく、ＰＣＳ帯域では８０ＭＨｚに等しい。周波数ｆｓｐにおける（１つ以上の）ゼロは、この周波数におけるΣΔ変調器２４０からの量子化雑音を減衰させ、そのため、受信機は、送信機から少量のフィードスルー雑音を観測する。

一般に、ΣΔ変調器２４０に対して様々な雑音伝達関数を使って、Ｅ（ｔ）信号に対する所望のノイズシェーピングを達成し、一方で受信機へのフィードスルー雑音を低減することができる。例えば、ΣΔ変調器２４０が低次（例えば、２次）であり、および／または少数の出力ビット（例えば、Ｌ＝１）を有する場合、１つ以上のゼロが二重間隔ｆｓｐに配置される。逆に、ΣΔ変調器２４０が高次（例えば、４次）であり、および／またはより多くの出力ビット（例えば、Ｌ＝２または３）を有する場合、ＤＣにゼロを配置することによって、フィードスルー雑音の十分な減衰が達成され、これによって安定性が改善され得る。また、雑音伝達関数は、例えば、異なる周波数帯域、異なる通信標準、異なる動作環境、などに対してプログラム可能であり得る。

図６Ａは、ＦＩＲフィルタ２３４ａのブロック図を示し、これは、図３のＦＩＲフィルタ２３４の一実施形態である。ＦＩＲフィルタ２３４ａは、送信周波数と受信周波数とが４５ＭＨｚ離れたセルラ帯域に使用され得る。ＦＩＲフィルタ２３４ａは、直列で結合された遅延素子６１２ａおよび６１２ｂを含む。各遅延素子６１２は、より高いレートｆｈで１クロックサイクルの遅延を提供する。遅延素子６１２ａの入力は、調整された振幅信号Ｒ（ｔ）を受信する。加算器６１４は、遅延素子６１２ａの入力と遅延素子６１２ｂの出力とを受信し、これら２つの入力信号を加算し、エンベロープ信号Ｅ（ｔ）を提供する。ＦＩＲフィルタ２３４ａは、以下の伝達関数を有する。

Ｈｃ（ｚ）＝１＋Ｚ−２ 式（４）
図６Ｂは、ｆｈ／４にノッチを有するＦＩＲフィルタ２３４ａの伝達関数Ｈｃ（ｚ）を示す。サンプリングレートｆｓは、チップレートｆｃの４または８倍とすることができ、これは、ｃｄｍａ２０００では１．２２８８Ｍｃｐｓである。より高いレートｆｈは、チップレートの１６×９＝１４４倍、すなわちｆｈ＝１７６．９４ＭＨｚとすることができる。この場合、ノッチは４４．２３ＭＨｚに位置する。ノッチの位置は、ＦＩＲフィルタ２３４ａの周波数応答によって決定され、より高いレートｆｈを調整することによって変更され得る。

一実施形態では、ＰＣＳ帯域において、ＦＩＲフィルタ２３４にＨｐ（ｚ）＝１＋Ｚ−１の伝達関数が使用され、同じより高いレートｆｈ＝１７６．９４ＭＨｚも使用される。この組み合わせは、ｆｈ／２＝８８．４７ＭＨｚでノッチを提供する。

上述の伝達関数は、ＦＩＲフィルタ２３４の実施を簡略化している。また、別の伝達関数を使って、エンベロープ信号Ｅ（ｔ）に対する所望の帯域外減衰を達成してもよい。一実施形態では、エンベロープ信号Ｅ（ｔ）のノイズシェーピングは行われず、エンベロープ信号Ｅ（ｔ）は増幅器２７４に直接提供される。増幅器２７４は、エンベロープ信号Ｅ（ｔ）のＤＡＣを含み、ＤＡＣのゼロ次のホールド性（hold nature）によって、さらなるフィルタリングが提供される。

図７は、デュアルポート位相変調ＰＬＬ２５０ａのブロック図を示し、これは、図２および図３のＰＬＬ２５０の一実施形態である。この実施形態では、マルチモジュラスディバイダ（ＭＭＤ）７５０は、ＶＣＯ２５２からＶＣＯ信号Ｖ（ｔ）を受信し、ＶＣＯ信号の周波数を係数Ｕ（ｔ）によって分周し、分周されたＶＣＯ信号Ｙｄｉｖを提供する。分周比（divider ratio）Ｕ（ｔ）は、所望のＲＦチャネルの周波数ｆｃｈと、リファレンス信号Ｙｒｅｆの周波数ｆｒｅｆと、変調信号Ｓ（ｔ）とによって決定され、すなわち、Ｕ（ｔ）＝ｆｃｈ／ｆｒｅｆ＋Ｓ（ｔ）である。

位相検波器７１０は、リファレンス信号Ｙｒｅｆと分周されたＶＣＯ信号Ｙｄｉｖとを受信し、２つの信号の位相を比較し、２つの信号間の検波された位相差／誤差に比例する検波器出力信号を提供する。ループフィルタ７２０は、伝達関数Ｈ（ｚ）で検波器出力信号をフィルタリングし、ループフィルタ出力信号を提供する。ループフィルタ７２０は、量子化雑音を除去し、さらに、ループダイナミックス(loop dynamics)を設定する。加算器７２２は、ループフィルタ出力信号とＳ（ｔ）信号とを加算する。補間器７３０は、加算器７２２の出力に補間を行い、より高いレートとより高い分解能とを有する補間された信号を提供する。ΣΔＤＡＣ７４０は、補間された信号を、Ｂビットの分解能を有するＶＣＯ制御信号に変換する。なお、Ｂ≧１である。分周されたＶＣＯ信号の位相がリファレンス信号の位相にロックされるように、ＶＣＯ制御信号はＶＣＯ２５２の位相を調整する。

リファレンス信号周波数に対する所望のＲＦチャネル周波数の比は、整数部Ｗと小数部Ｆとについて与えられることができ、すなわち、ｆｃｈ／ｆｒｅｆ＝Ｗ＋Ｆ／２Ｑである。なお、ＱをΣΔ変調器７５４のビット数とする。加算器７５２は、Ｓ（ｔ）信号と小数部Ｆとを加算する。ΣΔ変調器７５４は、加算器７５２の出力を受信して、より少ないビット数であるがより高速な出力を提供する。加算器７５６は、ΣΔ変調器７５４の出力と整数部Ｗとを加算し、マルチモジュラスディバイダ７５０に分周比Ｕ（ｔ）を提供する。ディバイダ７５０は、ＶＣＯ信号の各サイクルごとに１ずつ増分する高速カウンタを含む。高速カウンタがＵ（ｔ）に達するたびに、ディバイダ７５０は、分周されたＶＣＯ信号に対してパルスを発生し、カウンタをゼロにリセットする。

デュアルポート位相変調ＰＬＬ２５０ａでは、ΣΔ変調器７５４によって低域通過変調が適用され、ループフィルタ７２０の後の加算器７２２によって高域通過変調が適用される。Ｉ（ｔ）データストリームおよびＱ（ｔ）データストリームの帯域幅は、システムによって決定され、ｃｄｍａ２０００ではおよそ６２０ＫＨｚである。信号帯域幅は、デカルト座標−極座標変換によって拡張される。ＰＬＬ２５０ａの帯域幅は、ループフィルタ７２０によって決定され、通常は、所望の雑音フィルタリングおよびループダイナミックスを達成するように（例えば、約８０ＫＨｚに）制限される。別々のパスを介して高域通過変調と低域通過変調とを適用することによって、ＰＬＬ２５０ａは、ＰＬＬの帯域幅より広い信号帯域幅でＶＣＯ２５２を変調することができる。ループフィルタ７２０およびΣΔ変調器７５４の伝達関数は、Ｓ（ｔ）信号に所望の全体的な応答を提供するように設計される。

ＰＬＬ２５０ａにおいて、ΣΔ変調器７５４は、図５ＡのΣΔ変調器２４０ａ、図５ＢのΣΔ変調器２４０ｂ、または他の何らかのΣΔ変調器設計を用いて実施されてもよい。ΣΔＤＡＣ７４０は、量子化器５２０をＤＡＣに置き換えたΣΔ変調器２４０ａ、量子化器５６０をＤＡＣに置き換えたΣΔ変調器２４０ｂ、または他の何らかのΣΔＤＡＣ設計を用いて実施されてもよい。

図７は、位相変調ＰＬＬの特定の一実施形態を示し、位相変調ＰＬＬは別の設計で実施されてもよい。例えば、補間器７３０は用いなくてもよい、ΣΔＤＡＣ７４０はＶＣＯ２５２にＢビットのディジタル制御を提供するΣΔ変調器であってもよい、変調は１つのポートを介して行われてもよい、などである。

さらに、図７は、ＶＣＯ２５２を較正するのに使用されるＶＣＯ較正ユニット７７０も示している。ＶＣＯ較正ユニット７７０は、リファレンス信号および分周されたＶＣＯ信号を受信して、ＶＣＯ２５２に対するＶＣＯ較正制御（ＶＣＯ Ｃａｌ）を提供する。ＶＣＯ Ｃａｌ制御は、集積回路（ＩＣ）のプロセス変動、温度変化、および／または電源変動に対応するように、ＶＣＯ２５２の動作を調整する。例えば、ＶＣＯ Ｃａｌ制御は、所望のＶＣＯ周波数が、ΣΔＤＡＣ７４０からのＶＣＯ制御の中程度の値で得られるように、ＶＣＯ２５２内の適切な数の同調コンデンサのスイッチをオンにしてもよい。

図８は、マルチビット位相検波器７１０ａのブロック図を示し、これは、図７の位相検波器７１０の一実施形態である。この実施形態では、位相検波器７１０ａは、リファレンス信号Ｙｒｅｆの位相を分周されたＶＣＯ信号Ｙｄｉｖの位相と比較し、複数（Ｚ）ビットの分解能で検波された位相差を提供する。

位相検波器７１０ａは、２Ｚ遅延素子８１０ａ乃至８１０ｚ、２ＺＤフリップフロップ８１２ａ乃至８１２ｚ、および温度計−２値変換器(thermometer-to-binary converter)８１４を含む。遅延素子８１０ａ乃至８１０ｚは直列で結合され、遅延素子８１０ａは、分周されたＶＣＯ信号Ｙｄｉｖを受信する。遅延素子８１０ａ乃至８１０ｚは、分周されたＶＣＯ信号の時間分解能にほぼ等しい総遅延を提供する。例えば、マルチモジュラスディバイダ７５０が、図７に示されているようにＶＣＯ周波数で動作する場合、分周されたＶＣＯ信号は、１ＶＣＯサイクルの時間分解能を有する。ＶＣＯ２５２が約４ＧＨｚの周波数を有する場合、１ＶＣＯサイクルは、約２５０ピコ秒（ｐｓ）であり、各遅延素子８１０は、約２５０／２Ｚｐｓの遅延を提供する。

Ｄフリップフロップ８１２ａ乃至８１２ｚのＤ入力は、それぞれ、遅延素子８１０ａ乃至８１０ｚの出力に結合され、これらのクロック入力はリファレンス信号Ｙｒｅｆを受信する。各Ｄフリップフロップ８１２は、それぞれの遅延素子８１０から出力信号をサンプリングし、変換器８１４にサンプリング出力を提供する。分周されたＶＣＯ信号がリファレンス信号に位相同期すると、リファレンス信号の各サイクルごとに、Ｄフリップフロップ８１２の約半分は、ロジックハイ（logic high)を出力し、残りのＤフリップフロップはロジックロー（logic low)を出力する。ロジックハイのＤフリップフロップの数対ロジックローのＤフリップフロップの数は、リファレンス信号と分周されたＶＣＯ信号との間の位相誤差を示す。この位相誤差は、１／２ＺＶＣＯサイクルの分解能を有する。変換器８１４は、Ｄフリップフロップ８１２ａ乃至８１２ｚから２Ｚ出力を受信し、この２Ｚ出力をＺビットの２進値に変換し、これらのＺビットの２進値を、Ｙｒｅｆ信号とＹｄｉｖ信号との間の検波された位相誤差として提供する。

一般に、位相検波器７１０は、任意のビット数の分解能で設計されてもよい。例えば、Ｚは、所望の分解能に応じて８以上とすることができ、また、所望の分解能は、ディジタル送信機が使用されるシステムに依存し得る。

図９Ａは、１ビットＸＯＲユニット２６０ａおよび１ビットＤ級増幅器２７０ａのブロック図を示し、これらは、それぞれ、図２のＸＯＲユニット２６０およびＤ級増幅器２７０の一実施形態である。この実施形態において、ＸＯＲユニット２６０ａは、１ビットのエンベロープ信号Ｅ（ｔ）および１ビットの位相変調された信号Ｐ（ｔ）を受信する１つのＸＯＲゲート９１０で構成されている。ＸＯＲゲート９１０は、これら２つの入力信号の排他的論理和を取り、１ビットのディジタル変調された信号Ｘ（ｔ）を提供する。位相変調された信号Ｐ（ｔ）は、位相信号θ（ｔ）によって決定されるゼロ交差および一定のエンベロープを有する。エンベロープ信号Ｅ（ｔ）は、出力信号レベルを表す０と１とのシーケンスを含み、１のパーセンテージが高いほど大きい出力信号レベルに対応し、０のパーセンテージが高いほど小さい出力信号レベルに対応する。ディジタル変調された信号Ｘ（ｔ）は、位相変調された信号Ｐ（ｔ）によって決定されるゼロ交差と、エンベロープ信号Ｅ（ｔ）によって決定される論理値とを有する。

Ｄ級増幅器２７０ａは、ドライバ回路９２０と、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）９３０および９３２とを含む。ドライバ回路９２０は、１ビットのディジタル変調された信号Ｘ（ｔ）を受信して、ＭＯＳＦＥＴ９３０および９３２に２つの制御信号を提供する。ＭＯＳＦＥＴ９３０は、Ｖａｍｐ供給電圧に結合されたドレインと、ドライバ回路９２０から第１の制御信号を受信するゲートと、ＭＯＳＦＥＴ９３２のドレインに結合されて、さらに、増幅された信号Ａ（ｔ）を駆動するソースとを有する。ＭＯＳＦＥＴ９３２は、増幅された信号Ａ（ｔ）を駆動するドレインと、ドライバ回路９２０から第２の制御信号を受信するゲートと、回路接地ＶＳＳに結合されたソースとを有する。

Ｄ級増幅器２７０ａは、オン状態とオフ状態とを効率よく切り換える。オン状態では、ＭＯＳＦＥＴ９３０がオンになり、Ａ（ｔ）信号を駆動し、ＭＯＳＦＥＴ９３２がオフになる。オフ状態では、ＭＯＳＦＥＴ９３２がオンになり、Ａ（ｔ）信号により電流を低減し（sink）、ＭＯＳＦＥＴ９３０がオフになる。ドライバ回路９２０は、（１）任意の所与の瞬間に１つのみのＭＯＳＦＥＴがオンになり、（２）一方のＭＯＳＦＥＴによるオンからオフへの遷移が、他方のＭＯＳＦＥＴによるオフからオンへの遷移と時間的にほぼ整合するように、２つの制御信号を生成する。

図９Ｂは、ＭビットＸＯＲユニット２６０ｂおよびＭビットＤ級増幅器２７０ｂのブロック図を示し、これらは、それぞれ、図２のＸＯＲユニット２６０およびＤ級増幅器２７０の別の実施形態である。ＸＯＲユニット２６０ｂは、１ビットの位相変調された信号Ｐ（ｔ）およびＭビットのエンベロープ信号Ｅ（ｔ）を受信し、Ｍビットのディジタル変調された信号Ｘ（ｔ）を生成する。なお、Ｍ＞１。Ｍビットのエンベロープ信号Ｅ（ｔ）は、Ｅ１（ｔ）乃至ＥＭ（ｔ）で表されている。Ｍビットのディジタル変調された信号Ｘ（ｔ）は、Ｘ１（ｔ）乃至ＸＭ（ｔ）で表されている。

図９Ｂに示されている実施形態では、ＸＯＲユニット２６０ｂは、Ｍ個のＸＯＲゲート９１０ａ乃至９１０ｍで構成されている。各ＸＯＲゲート９１０ｉ（ｉ＝ａ、・・・ｍ）は、１ビットの位相変調された信号Ｐ（ｔ）、および１ビットのエンベロープ信号、すなわちＥｉ（ｔ）を受信する。各ＸＯＲゲート９１０ｉは、これら２つの入力信号の排他的論理和を取り、１ビットのディジタル変調された信号、すなわちＸｉ（ｔ）を提供する。

Ｄ級増幅器２７０ｂは、Ｍ個のドライバ回路９２０ａ乃至９２０ｍ、およびＭ対のＭＯＳＦＥＴ９３０ａおよび９３２ａ乃至９３０ｍおよび９３２ｍを含む。ディジタル変調された信号Ｘ（ｔ）の各ビットに対して、１つのドライバ回路と１対のＭＯＳＦＥＴとが設けられている。

各ビットｉ（なお、ｉ＝ａ、・・・ｍ）に対して、ドライバ回路９２０ｉとＭＯＳＦＥＴ９３０ｉおよび９３２ｉとが、図９Ａで上述したように結合されている。ＭＯＳＦＥＴ９３０ａおよび９３２ａは、最下位ビット（ＬＳＢ）のためのものであり、１の正規化チャネル幅を有する。より上位のビットのための後続の各ＭＯＳＦＥＴ対は、前のＭＯＳＦＥＴ対の幅の２倍の正規化幅を有する。ＭＯＳＦＥＴ９３０ｍおよび９３２ｍは、最上位ビット（ＭＳＢ）のためのものであり、２Ｍ−１の正規化幅を有する。したがって、Ｍ対のＭＯＳＦＥＴは、異なる駆動能力を有する。各ドライバ回路９２０ｉは、１ビットのディジタル変調された信号、すなわちＸｉ（ｔ）を受信し、ＭＯＳＦＥＴ９３０ｉおよび９３２ｉに２つの制御信号を提供する。したがって、各ＭＯＳＦＥＴ対９３０ｉおよび９３２ｉは、ディジタル変調された信号のそれぞれのビットによってオンとオフとになる。全Ｍ対のＭＯＳＦＥＴ対９３０ａおよび９３２ａ乃至９３０ｍおよび９３２ｍの出力は、一緒に結合され、増幅された信号Ａ（ｔ）を駆動する。

一般に、ＸＯＲユニット２６０は、位相変調された信号Ｐ（ｔ）にエンベロープ信号Ｅ（ｔ）をディジタル的に掛ける。図９Ａおよび９Ｂに示されているように、ＸＯＲユニット２６０は、１つ以上のＸＯＲゲートを用いて実施されてもよい。また、Ｐ（ｔ）とＥ（ｔ）との乗算は、別のタイプの乗算器、例えば、混合器、ギルバートセル型乗算器などを用いて達成されてもよい。

Ｄ級増幅器２７０は、ディジタル変調された信号Ｘ（ｔ）の増幅を行い、電力効率がよい。また、別のタイプおよび級（class）の増幅器を使って、ディジタル変調された信号を増幅してもよい。

図２に戻って、電圧レギュレータ２７２は、Ｄ級増幅器２７０の供給電圧Ｖａｍｐを発生させるのに使用され得る。電圧レギュレータ２７２は、より高い電源電圧Ｖｂａｔを受け取って、Ｄ級増幅器２７０に対してより低い増幅器供給電圧Ｖａｍｐを発生させ得る。電圧レギュレータ２７２は、電力効率を向上させるのに使用され得る。また、Ｄ級増幅器２７０からの最大出力信号レベルは、増幅器供給電圧Ｖａｍｐによって決定されるため、電圧レギュレータ２７２は、電力制御に使用することもできる。また、電圧レギュレータ２７２は省かれてもよい。

図１０は、複数状態増幅器２７４ａの回路図を示し、これは、図３の増幅器２７４の一実施形態である。増幅器２７４ａは、図３のＦＩＲフィルタ２３４からのＭビットのエンベロープ信号Ｅ（ｔ）によって選択され得る２Ｍ個の利得状態を有する。増幅器２７４ａは、Ｍ対のカスケード結合されたＮチャネルＦＥＴ（Ｎ−ＦＥＴ）１０１２ａおよび１０１４ａ乃至１０１２ｍおよび１０１４ｍを含む。下位のＮ−ＦＥＴ１０１４ａ乃至１０１４ｍのソースは、回路接地に結合されており、これらのゲートは、減衰器２５６から位相変調された信号Ｐ（ｔ）を受信し、これらのドレインは、それぞれ、上位のＮ−ＦＥＴ１０１２ａ乃至１０１２ｍのソースに結合されている。Ｎ−ＦＥＴ１０１２ａ乃至１０１２ｍのゲートは、Ｍビットのエンベロープ信号Ｅ（ｔ）を受信し、これらのドレインは、ドレイン相互に、さらに加算ノードＡに結合されている。インピーダンス整合素子１０１６は、ノードＡと電源ＶＤＤとの間に結合されている。インピーダンス整合素子１０１８は、ノードＡと増幅器２７４ａの出力との間に結合されている。素子１０１６および１０１８は、外部負荷インピーダンスのインピーダンス整合を提供し、インダクタ、コンデンサ、抵抗器、などを備えていてもよい。

Ｍ対のＮ−ＦＥＴは、図１０に示すように２値加重されてもよい。この場合、Ｎ−ＦＥＴ１０１２ａおよび１０１４ａは、Ｎ−ＦＥＴ１０１２ｂおよび１０１４ｂの半分のサイズであり、Ｎ−ＦＥＴ１０１２ｂおよび１０１４ｂは、１０１２ｃおよび１０１４ｃの半分のサイズであり、１０１２ｃおよび１０１４ｃは、１０１２ｄおよび１０１４ｄの半分のサイズであり、以下同様である。また、２Ｍ個の利得状態の整合を向上させるために、Ｍビットの一部（例えば、所定数の上位のビット）または全部に、同サイズの温度計加重のＮ−ＦＥＴが使用されてもよい。

増幅器２７４ａは、以下のように動作する。各ビットｉ（なお、ｉ＝ａ、・・・ｍ）について、Ｅｉ（ｔ）がロジックハイにある場合、Ｎ−ＦＥＴ１０１２ｉはオンになり、Ｎ−ＦＥＴ１０１４ｉのドレイン電流は、加算ノードＡに、したがって増幅器出力に送られる。逆に、Ｅｉ（ｔ）がロジックローにある場合、Ｎ−ＦＥＴ１０１２ｉはオフになり、Ｎ−ＦＥＴ１０１４ｉのドレイン電流は、加算ノードＡに流れるのを妨げられる。Ｎ−ＦＥＴ１０１４ａ乃至１０１４ｍは、飽和領域で動作するようにサイズ調整される。Ｎ−ＦＥＴ１０１４ａ乃至１０１４ｍのゲートは、一定の振幅を有する位相変調された信号Ｐ（ｔ）を受信するため、Ｎ−ＦＥＴ１０１４ａ乃至１０１４ｍの直線性は重要ではない。

本明細書で説明しているディジタル送信機は、位相偏移変調（phase shift keying, PSK）、２位相偏移変調（binary PSK, BPSK）、４位相偏移変調（quadrature PSK, QPSK）、直交振幅変調（quadrature amplitude modulation, QAM）、連続位相変調（continuous phase modulation, CPM）、ガウス型最小偏移変調（Gaussian minimum shift keying, GMSK）、直交周波数分割多重（orthogonal frequency division multiplex, OFDM）、インターリーブ周波数分割多元接続（interleaved FDMA, IFDMA）、局所的ＩＦＤＭＡ（localized IFDMA, LFDMA）、などを含む（これらに限定されない）、様々なシングルキャリアおよびマルチキャリアの変調技術に使用され得る。これらの変調技術は、当分野で周知である。

また、ディジタル送信機は、様々なシステムおよび用途に使用され得る。例えば、ディジタル送信機は、符号分割多元接続（code division multiple access, CDMA）システム、時分割多元接続（time division multiple access, TDMA）システム、周波数分割多元接続（frequency division multiple access, FDMA）システム、直交周波数分割多元接続（orthogonal frequency division multiple access, OFDMA）システム、グローバル システム フォー モバイル コミュニケーションズ（Global System for Mobile Communications, GSM(登録商標））システム、多入力多出力（multiple-input multiple-output, MIMO）システム、無線ＬＡＮ（local area network）、などといった無線通信システムにおいて使用され得る。ＣＤＭＡシステムは、ｃｍｄａ２０００、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）、または他の何らかの無線接続技術を利用してもよい。

また、ディジタル送信機は、例えば、８２４乃至８９４ＭＨｚのセルラ帯域、１８５０乃至１９９０ＭＨｚのパーソナル通信システム（ＰＣＳ）帯域、１７１０乃至１８８０ＭＨｚのディジタルセルラシステム（ＤＣＳ）帯域、８９０乃至９６０ＭＨｚのＧＳＭ９００帯域、１９２０乃至２１７０ＭＨｚのＩＭＴ−２０００（International Mobile Telecommunications-2000）帯域、４１１乃至４９３ＭＨｚのＣＤＭＡ４５０帯域、８３２乃至９２５ＭＨｚのＪＣＤＭＡ帯域、１７５０乃至１８７０ＭＨｚのＫＰＣＳ帯域、などといった様々な周波数帯域にも使用され得る。ＶＣＯ２５２は、例えば、セルラ帯域の４倍、ＰＣＳ帯域の２倍、などの、所望のＲＦチャネルの周波数の１倍または複数倍で動作してもよい。

ディジタル送信機は、１つ以上の集積回路（integrated circuit, IC）、特定用途向け集積回路（application specific integrated circuit, ASIC）、ディジタル信号プロセッサ（digital signal processor, DSP）、ディジタル信号処理装置（digital signal processing device, DSPD）、プログラマブルロジックデバイス（programmable logic device, PLD）、フィールドプログラマブルゲートアレイ（field programmable gate array, FPGA）、および／または本明細書で説明されている機能を実行するように設計された他の電子デバイス内に構成されてもよい。また、ディジタル送信機は、相補形金属酸化膜半導体（complementary metal oxide semiconductor, CMOS）、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、バイポーラＣＭＯＳ（Ｂｉ−ＣＭＯＳ）、バイポーラ、などといった様々なＩＣプロセス技術で製造されてもよい。ＣＭＯＳ技術では、同じＩＣダイ上にＮ−ＦＥＴデバイスおよびＰ−ＦＥＴデバイスの両方を製造することができるが、Ｎ−ＭＯＳ技術では、Ｎ−ＦＥＴデバイスだけしか製造することができず、Ｐ−ＭＯＳ技術では、Ｐ−ＦＥＴデバイスだけしか製造することができない。ディジタル送信機は、任意のデバイスサイズ技術（１３０ナノメートル（ｎｍ）、６５ｎｍ、３０ｎｍ、など）を使って製造されてもよい。ディジタル送信機は、一般に、ＩＣプロセス技術の形状がより小型化するに従ってより有利になる。

開示された実施形態の以上の説明は、当業者が本発明を製作し、または使用することを可能にするために提示されている。これらの実施形態への様々な変更は、当業者には容易に明らかになり、本明細書で定義されている一般的な原理は、本発明の精神または範囲を逸脱することなく、別の実施形態にも適用され得る。したがって、本発明は、本明細書に示されている実施形態に限定すべきではなく、本発明には、本明細書で開示する原理および新規の特徴に矛盾しない最も広い範囲が許容されるべきである。
以下に他の実施形態を示す。
［１］エンベロープ信号を生成するように構成された第１の回路ブロックと、
位相変調された信号を生成するように構成された第２の回路ブロックと、
前記エンベロープ信号および前記位相変調された信号に基づいて、ディジタル変調された信号を生成するように構成された第３の回路ブロックと、
前記ディジタル変調された信号を増幅して、出力信号を生成するように構成された第４の回路ブロックと
を備える装置。
［２］前記第３の回路ブロックは、複数の利得状態を有する増幅器を備え、前記増幅器は、前記エンベロープ信号および前記位相変調された信号を受信して、前記ディジタル変調された信号を生成するように構成されている［１］の装置。
［３］前記増幅器は、前記位相変調された信号を、前記エンベロープ信号によって決定される異なる利得で増幅して、前記ディジタル変調された信号を生成するように構成されている［２］の装置。
［４］前記第３の回路ブロックは、前記エンベロープ信号および前記位相変調された信号を受信して、前記ディジタル変調された信号を生成するように構成された少なくとも１つの排他的論理和（ＸＯＲ）ゲートを備える［１］の装置。
［５］前記第４の回路ブロックは、少なくとも１つの増幅段を有するＤ級増幅器を備える［１］の装置。
［６］各増幅段は、１対のトランジスタを備え、各トランジスタは、前記ディジタル変調された信号に基づいてオンおよびオフに切り換わる［５］の装置。
［７］各増幅段は、１対の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、各ＭＯＳＦＥＴは、前記ディジタル変調された信号に基づいてオンおよびオフに切り換わる［５］の装置。
［８］前記Ｄ級増幅器への供給電圧を生成するように構成された電圧レギュレータ
をさらに備える［５］の装置。
［９］前記第１の回路ブロックは、デルタ−シグマ（ΣΔ）変調器を備える［１］の装置。
［１０］前記ΣΔ変調器は、送信周波数と受信周波数との差に対応する周波数に位置する少なくとも１つのゼロをもつ雑音伝達関数を有する［９］の装置。
［１１］前記ΣΔ変調器は、プログラム可能な雑音伝達関数を有する［９］の装置。
［１２］前記第１の回路ブロックは、送信周波数と受信周波数との差に対応する周波数に位置する少なくとも１つのゼロをもつ雑音伝達関数を有するディジタルフィルタを備える［１］の装置。
［１３］前記第２の回路ブロックは、
位相変調位相同期ループ（ＰＬＬ）を備え、前記位相変調ＰＬＬは、前記位相変調ＰＬＬによって変えられた位相を有するＶＣＯ信号を得るために、電圧制御発振器（ＶＣＯ）を位相変調するように構成されている［１］の装置。
［１４］前記第２の回路ブロックは、
前記ＶＣＯ信号を増幅して、前記位相変調された信号を提供するように構成された飽和バッファ
をさらに備える［１３］の装置。
［１５］前記位相変調ＰＬＬは、
前記ＶＣＯ信号の周波数を分周して、分周されたＶＣＯ信号を提供するように構成されたマルチモジュラスディバイダ
を備える［１３］の装置。
［１６］前記位相変調ＰＬＬは、
変調信号を受信して、前記マルチモジュラスディバイダの制御信号を提供するように構成されたデルタ−シグマ(ΣΔ)変調器
をさらに備える［１５］の装置。
［１７］前記位相変調ＰＬＬは、
無線周波数（ＲＦ）チャネルの少なくとも１つの値を、前記ΣΔ変調器からの出力と加算して、前記マルチモジュラスディバイダの制御信号を生成するように構成された少なくとも１つの加算器
をさらに備える［１６］の装置。
［１８］前記位相変調ＰＬＬは、
前記分周されたＶＣＯ信号の位相をリファレンス信号の位相と比較して、複数ビットの分解能を有する検波器出力信号を提供するように構成された位相検波器
をさらに備える［１５］の装置。
［１９］前記位相変調ＰＬＬは、
前記検波器出力信号をフィルタリングして、ループフィルタ出力信号を提供するように構成されたループフィルタと、
前記ループフィルタ出力信号に基づいて前記ＶＣＯの制御信号を生成するように構成されたデルタ−シグマ ディジタル−アナログ変換器(ΣΔＤＡＣ)と
をさらに備える［１８］の装置。
［２０］前記位相変調ＰＬＬは、
前記ループフィルタ出力信号を補間して、補間された信号を生成するように構成された補間器をさらに備え、前記ΣΔＤＡＣは、前記補間された信号に基づいて前記ＶＣＯの前記制御信号を生成するように構成されている
［１９］の装置。
［２１］同相信号および直交信号を受信し、デカルト座標から極座標への変換を行い、振幅信号および位相信号を生成するように構成された第５の回路ブロックをさらに備える装置であって、前記第１の回路ブロックは、前記振幅信号に基づいて前記エンベロープ信号を生成するように構成され、前記第２の回路ブロックは、前記位相信号に基づいて前記位相変調された信号を生成するように構成されている［１］の装置。
［２２］前記第５の回路ブロックは、前記同相信号および前記直交信号に基づいて前記振幅信号および前記位相信号を生成するように構成された座標回転ディジタルコンピュータ(ＣＯＲＤＩＣ)プロセッサを備える［２１］の装置。
［２３］前記第５の回路ブロックは、ルックアップテーブルを備える［２１］の装置。
［２４］同相データサンプルおよび直交データサンプルのアップサンプリングを行い、前記同相信号および前記直交信号を提供するように構成された補間器
をさらに備える［２１］の装置。
［２５］集積回路のプロセス変動、温度変化、またはこれらの組み合わせに対応するように前記ＶＣＯの周波数を較正するのに使用される制御を生成するように構成されたＶＣＯ較正ユニット
をさらに備える［１３］の装置。
［２６］前記出力信号は、符号分割多元接続（ＣＤＭＡ）システムに対する無線周波数（ＲＦ）の変調された信号である［１］の装置。
［２７］前記出力信号は、グローバル システム フォー モバイル コミュニケーションズ（ＧＳＭ）システムに対する無線周波数（ＲＦ）の変調された信号である［１］の装置。
［２８］エンベロープ信号を生成するように構成された第１の回路ブロックと、
位相変調された信号を生成するように構成された第２の回路ブロックと、
前記エンベロープ信号および前記位相された変調信号に基づいて、ディジタル変調された信号を生成するように構成された第３の回路ブロックと、
前記ディジタル変調された信号を増幅して、出力信号を生成するように構成された第４の回路ブロックと
を備える集積回路。
［２９］前記第３の回路ブロックは、前記エンベロープ信号および前記位相変調された信号を受信して、前記ディジタル変調された信号を生成するように構成された少なくとも１つの排他的論理和（ＸＯＲ）ゲートを備える［２８］の集積回路。
［３０］前記第４の回路ブロックは、少なくとも１つの増幅段を有するＤ級増幅器を備える［２８］の集積回路。
［３１］同相信号および直交信号を受信し、デカルト座標から極座標への変換を行い、振幅信号および位相信号を生成するように構成された第５の回路ブロックをさらに備える装置であって、前記第１の回路ブロックは、前記振幅信号に基づいて前記エンベロープ信号を生成するように構成され、前記第２の回路ブロックは、前記位相信号に基づいて前記位相変調された信号を生成するように構成されている
［２８］の集積回路。
［３２］エンベロープ信号を生成する手段と、
位相変調された信号を生成する手段と、
前記エンベロープ信号および前記位相変調された信号に基づいて、ディジタル変調された信号を生成する手段と、
前記ディジタル変調された信号を増幅して、出力信号を生成する手段と
を備える装置。
［３３］同相信号および直交信号に基づいて、振幅信号および位相信号を生成する手段
をさらに備える［３２］の装置。
［３４］同相信号および直交信号を受信し、デカルト座標から極座標への変換を行い、振幅信号および位相信号を生成するように構成された第１の回路ブロックと、
デルタ−シグマ(ΣΔ)変調器を備え、前記振幅信号に基づいてエンベロープ信号を生成するように構成された第２の回路ブロックと、
位相変調位相同期ループ（ＰＬＬ）を備え、前記位相信号に基づいて、位相変調された信号を生成するように構成された第３の回路ブロックと、
前記エンベロープ信号および前記位相変調された信号に基づいて、ディジタル変調された信号を生成するように構成された第４の回路ブロックと、
Ｄ級増幅器を備え、前記ディジタル変調された信号を増幅して、出力信号を生成するように構成された第５の回路ブロックと
を備える装置。
［３５］前記第４の回路ブロックは、前記エンベロープ信号および前記位相変調された信号を受信して、前記ディジタル変調された信号を生成するように構成された少なくとも１つの排他的論理和（ＸＯＲ）ゲートを備える［３４］の装置。
［３６］前記第５の回路ブロックは、少なくとも１つの増幅段を有するＤ級増幅器を備え、各増幅段は、１対の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、各ＭＯＳＦＥＴは、前記ディジタル変調された信号に基づいてオンおよびオフに切り換わる［３４］の装置。

Claims (18)

1. 同相信号及び直交信号を受信し、デカルト座標から極座標への変換を実行し、振幅信号と位相信号を発生するように構成された第１の回路ブロックと、
   デルタ−シグマ（ΣΔ）変調器を具備し、前記振幅信号に基づいてエンベロープ信号を発生するように構成された第２の回路ブロックと、
   位相変調フェースロックループ（ＰＬＬ）を具備し、前記位相信号に基づいて位相変調された信号を発生するように構成された第３の回路ブロックと、ここで、前記第３の回路ブロックはさらに、分周された信号を発生するために、受信された所望のＲＦチャネルの周波数に基づいて、受信されたフィードバック信号の周波数を分周して、前記位相変調された信号を発生するために、前記分周された信号の位相を、受信されたリファレンス信号の位相にロックするように構成され、前記ＰＬＬは電圧制御発振器（ＶＣＯ）を位相変調して、前記位相変調ＰＬＬにより変化される位相を有するＶＣＯ信号を取得するように構成され、前記第３の回路ブロックは、前記ＶＣＯ信号を増幅して前記位相変調された信号を供給するように構成された飽和バッファをさらに具備する、
   前記エンベロープ信号と前記位相変調された信号に基づいてディジタル変調された信号を発生するように構成された第４の回路ブロックと、
   Ｄ級増幅器を具備し、前記ディジタル変調された信号を増幅して出力信号を発生するように構成された第５の回路ブロックと、
   を具備する、
   装置。
2. 前記第４の回路ブロックは、前記エンベロープ信号および前記位相変調された信号を受信して、前記ディジタル変調された信号を生成するように構成された少なくとも１つの排他的論理和（ＸＯＲ）ゲートを備える請求項１に記載の装置。
3. 前記第５の回路ブロックは、少なくとも１つの増幅段を有するＤ級増幅器を備え、各増幅段は、１対の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴs）を具備し、各ＭＯＳＦＥＴは前記ディジタル変調された信号に基づいてオンおよびオフに切り替わる請求項１に記載の装置。
4. 前記Ｄ級増幅器への供給電圧を生成するように構成された電圧レギュレータをさらに備える請求項１に記載の装置。
5. 前記ΣΔ変調器は、送信周波数と受信周波数との差に対応する周波数に位置する少なくとも１つのゼロをもつ雑音伝達関数を有する請求項１に記載の装置。
6. 前記ΣΔ変調器は、プログラム可能な雑音伝達関数を有する請求項１に記載の装置。
7. 前記第２の回路ブロックは、送信周波数と受信周波数との差に対応する周波数に位置する少なくとも１つのゼロをもつ伝達関数を有するディジタルフィルタを備える請求項１に記載の装置。
8. 前記第１の回路ブロックは、前記同相信号および前記直交信号に基づいて前記振幅信号および前記位相信号を生成するように構成された座標回転ディジタルコンピュータ(ＣＯＲＤＩＣ)プロセッサを備える請求項１に記載の装置。
9. 前記第１の回路ブロックは、ルックアップテーブルを備える請求項１に記載の装置。
10. 同相データサンプルおよび直交データサンプルのアップサンプリングを行い、前記同相信号および前記直交信号を提供するように構成された補間器
    をさらに備える請求項１に記載の装置。
11. 集積回路のプロセス変動、温度変化、またはこれらの組み合わせに対応するように前記ＶＣＯの周波数を較正するのに使用される制御を生成するように構成されたＶＣＯ較正ユニット
    をさらに備える請求項１に記載の装置。
12. 前記出力信号は、符号分割多元接続（ＣＤＭＡ）システムに対する無線周波数（ＲＦ）の変調された信号である請求項１に記載の装置。
13. 前記出力信号は、グローバル システム フォー モバイル コミュニケーションズ（ＧＳＭ）システムに対する無線周波数（ＲＦ）の変調された信号である請求項１に記載の装置。
14. 同相信号及び直交信号を受信し、デカルト座標から極座標への変換を実行し、振幅信号と位相信号を発生するように構成された第１の回路ブロックと、
    デルタ−シグマ（ΣΔ）変調器を具備し、前記振幅信号に基づいてエンベロープ信号を発生するように構成された第２の回路ブロックと、
    位相変調フェースロックループ（ＰＬＬ）を具備し、前記位相信号に基づいて位相変調された信号を発生するように構成された第３の回路ブロックと、ここで、前記第３の回路ブロックはさらに、分周された信号を発生するために、受信された所望のＲＦチャネルの周波数に基づいて受信されたフィードバック信号の周波数を分周して、位相変調された信号を発生するために、前記分周された信号の位相を、受信されたリファレンス信号の位相にロックするように構成され、前記ＰＬＬは電圧制御発振器（ＶＣＯ）を位相変調して、前記位相変調ＰＬＬにより変化される位相を有するＶＣＯ信号を取得するように構成され、前記第３の回路ブロックは、前記ＶＣＯ信号を増幅して前記位相変調された信号を供給するように構成された飽和バッファをさらに具備する、
    前記エンベロープ信号と前記位相変調された信号に基づいてディジタル変調された信号を発生するように構成された第４の回路ブロックと、
    Ｄ級増幅器を具備し、前記ディジタル変調された信号を増幅して出力信号を発生するように構成された第５の回路ブロックと、
    を具備する、
    集積回路。
15. 前記第４の回路ブロックは、前記エンベロープ信号および前記位相変調された信号を受信して、前記ディジタル変調された信号を生成するように構成された少なくとも１つの排他的論理和（ＸＯＲ）ゲートを備える請求項１４に記載の集積回路。
16. 前記第５の回路ブロックは、少なくとも１つの増幅段を有するＤ級増幅器を備え、各増幅段は、１対の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴs）を具備し、各ＭＯＳＦＥＴは前記ディジタル変調された信号に基づいてオンおよびオフに切り替わる請求項１４に記載の集積回路。
17. 同相信号および直交信号を受信し、デカルト座標から極座標への変換を行い、振幅信号および位相信号を生成するように構成された第５の回路ブロックをさらに備える装置であって、前記第１の回路ブロックは、前記振幅信号に基づいて前記エンベロープ信号を生成するように構成され、前記第２の回路ブロックは、前記位相信号に基づいて前記位相変調された信号を生成するように構成されている
    請求項１４に記載の集積回路。
18. 同相信号及び直交信号を受信し、デカルト座標から極座標への変換を実行し、振幅信号と位相信号を発生する手段と、
    デルタ−シグマ（ΣΔ）変調器を具備し、前記振幅信号に基づいてエンベロープ信号を発生する手段と、
    位相変調フェースロックループ（ＰＬＬ）を具備し、前記位相信号に基づいて位相変調された信号を発生する手段と、ここで、前記手段はさらに、分周された信号を発生するために、受信された所望のＲＦチャネルの周波数に基づいて受信されたフィードバック信号の周波数を分周して、位相変調された信号を発生するために、前記分周された信号の位相を、受信されたリファレンス信号の位相にロックするためのものであり、前記ＰＬＬは電圧制御発振器（ＶＣＯ）を位相変調して、前記位相変調ＰＬＬにより変化される位相を有するＶＣＯ信号を取得するように構成され、前記位相変調された信号発生する手段は、前記ＶＣＯ信号を増幅して前記位相変調された信号を供給する手段をさらに具備する、
    前記エンベロープ信号と前記位相変調された信号に基づいてディジタル変調された信号を発生する手段と、
    Ｄ級増幅器を具備し、前記ディジタル変調された信号を増幅して出力信号を発生する手段と、
    を具備する、
    装置。

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