KR100977325B1 - 무선 통신용 디지털 송신기 - Google Patents

무선 통신용 디지털 송신기 Download PDF

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Abstract

개선된 특성들을 갖는 디지털 송신기가 설명된다. 디지털 송신기의 한 설계에서, 제 1 회로 블록은 동상 및 직교 신호를 수신하고, 직각 좌표에서 극좌표로의 변환을 수행하여 크기 및 위상 신호를 생성한다. (델타-시그마 변조기 또는 디지털 필터를 포함할 수 있는) 제 2 회로 블록은 크기 신호를 기초로 포락선 신호를 생성한다. 제 3 회로 블록은 위상 신호를 기초로 위상 변조 신호를 생성한다. 제 3 회로 블록은 위상 변조 위상 고정 루프(PLL), 전압 제어 오실레이터(VCO), 포화 버퍼 등을 포함할 수도 있다. (하나 이상의 배타적-OR 게이트 또는 다중 이득 상태를 갖는 증폭기를 포함할 수 있는) 제 4 회로 블록은 포락선 신호 및 위상 변조 신호를 기초로 디지털 변조된 신호를 생성한다. (클래스 D 증폭기 및/또는 전력 증폭기를 포함할 수 있는) 제 5 회로 블록은 디지털 변조된 신호를 증폭하여 RF 출력 신호를 생성한다.

Description

무선 통신용 디지털 송신기{DIGITAL TRANSMITTERS FOR WIRELESS COMMUNICATION}
본 출원은 "무선 통신용 디지털 송신기"라는 명칭으로 2005년 11월 18일자 제출된 예비 출원 60/737,898호에 대한 우선권을 주장하며, 이는 본원의 양수인에게 양도되었고 이로써 본원에 참조로 통합된다.
본 발명은 일반적으로 전자 회로에 관한 것으로, 보다 구체적으로는 무선 통신용 송신기에 관한 것이다.
무선 통신 시스템에서, 무선 장치는 종종 트래픽 데이터를 디지털 처리하여 데이터 샘플을 생성한다. 무선 장치 내의 송신기는 통상적으로 데이터 샘플들을 아날로그 신호로 변환하고, 아날로그 신호를 필터링 및 증폭하여, 증폭된 아날로그 신호로 로컬 오실레이터(LO) 신호를 변조하여 변조된 신호를 생성한다. 송신기는 또한 변조된 신호를 필터링 및 증폭하여 무선 채널을 통한 송신에 적합한 무선 주파수(RF) 출력 신호를 생성한다. 송신기에 의한 신호 조정 및 변조는 종종 필터, 증폭기, 믹서 등과 같은 각종 아날로그 회로 블록을 필요로 한다. 이러한 아날로그 회로 블록들은 설계가 어려울 수도 있고 컴포넌트 오정합 및 오차 허용도로 인해 성능이 열화되기 쉬울 수도 있다. 더욱이, 이러한 아날로그 회로 블록들은 상당량의 배터리 전력을 소비할 수 있고 무선 장치의 전체 비용의 꽤 상당 부분을 차지할 수도 있다.
따라서 개선된 성능을 갖고 전력 소비가 적으며 그리고/또는 비용이 낮은 송신기가 당업계에 필요하다.
개선된 특성들을 가지며 다양한 무선 통신 시스템에 사용하기에 적합한 디지털 송신기가 설명된다. 일 실시예에서, 디지털 송신기는, 동상 및 직교 신호를 수신하고, 직각(Cartesian) 좌표에서 극좌표로의 변환을 수행하며, 크기 신호 및 위상 신호를 생성하는 제 1 회로 블록을 포함한다. 제 1 회로 블록은, 좌표 회전 디지털 컴퓨터(CORDIC) 프로세서, 룩업 테이블 또는 다른 어떤 회로를 포함할 수도 있다. (델타-시그마(ΣΔ) 변조기 또는 디지털 필터를 포함할 수도 있는) 제 2 회로 블록은 크기 신호를 기초로 포락선(envelope) 신호를 생성한다. 제 3 회로 블록은 위상 신호를 기초로 위상 변조 신호를 생성한다. 제 3 회로 블록은 위상 변조 위상 고정 루프(PLL), 전압 제어 오실레이터(VCO), 포화(saturating) 버퍼 등을 포함할 수도 있다. 위상 변조 PLL은 VCO의 위상을 변조하는데 사용되는 제어 신호를 생성한다. 위상 변조 PLL은 후술하는 바와 같이 다중 모듈러스(multi-modulus) 분할기(MMD), 다중 비트 위상 검출기, 루프 필터, 보간기, ΣΔ 디지털-아날로그 변환기(ΣΔ DAC), ΣΔ 변조기 등과 같은 다양한 회로 블록으로 구현될 수도 있다.
(하나 이상의 배타적-OR 게이트 또는 다수의 이득 상태를 갖는 증폭기를 포함할 수 있는) 제 4 회로 블록은 포락선 신호 및 위상 변조 신호를 기초로 디지털 변조된 신호를 생성한다. (클래스 D 증폭기 및/또는 전력 증폭기를 포함할 수 있는) 제 5 회로 블록은 디지털 변조된 신호를 증폭하고 RF 출력 신호를 생성한다. 디지털 송신기 내의 많은 회로 블록들은 디지털 회로이거나 디지털 특성을 가지며, 집적 회로 상에 더 쉽게 제조될 수도 있다.
발명의 다양한 형태 및 실시예는 뒤에 더 상세히 설명한다.
도 1은 아날로그 송신기를 가진 무선 장치의 도면을 나타낸다.
도 2는 디지털 송신기를 가진 무선 장치의 도면을 나타낸다.
도 3은 다른 디지털 송신기를 가진 무선 장치의 도면을 나타낸다.
도 4는 CORDIC 프로세서의 도면을 나타낸다.
도 5a 및 도 5b는 2개의 ΣΔ 변조기의 도면을 나타낸다.
도 5c는 ΣΔ 변조기에 대한 잡음 전달 함수를 나타낸다.
도 6a 및 도 6b는 FIR 필터 및 그 응답을 각각 나타낸다.
도 7은 위상 변조 PLL의 도면을 나타낸다.
도 8은 다중 비트 위상 검출기의 도면을 나타낸다.
도 9a는 1 비트 XOR 유닛 및 1 비트 클래스 D 증폭기의 도면을 나타낸다.
도 9b는 다중 비트 XOR 유닛 및 다중 비트 클래스 D 증폭기의 도면을 나타낸다.
도 10은 다중 상태 증폭기의 도면을 나타낸다.
도 1은 아날로그 송신기(120)를 가진 무선 장치(100)의 블록도를 나타낸다. 디지털 신호 프로세서(DSP)(110)는 전송될 트래픽 데이터를 처리하여 동상(I) 및 직교(Q) 데이터 스트림을 제공하며, 이들은 각각 I(t) 및 Q(t) 신호로 나타내고, 여기서 t는 샘플 주기를 나타낸다. 송신기(120) 내에서, I 데이터 스트림은 DAC(122a)에 의해 I 아날로그 신호로 변환되고, 디지털-아날로그 변환에 의해 발생된 이미지들을 제거하기 위해 필터(124a)에 의해 필터링되고, 증폭기(Amp)(126a)에 의해 증폭되어 I 변조 신호를 생성한다. 마찬가지로, Q 데이터 스트림은 DAC(122b)에 의해 Q 아날로그 신호로 변환되고, 필터(124b)에 의해 필터링되며, 증폭기(126b)에 의해 증폭되어 Q 변조 신호를 생성한다.
직교 변조기(130)는 증폭기(126a, 126b)로부터 각각 I 및 Q 변조 신호를 수신하고, LO 생성기(140)로부터 I 및 Q LO 신호를 수신한다. I 및 Q LO 신호는 위상이 서로 90도 차이가 난다. 직교 변조기(130) 내에서, 믹서(132a)는 I 변조 신호로 I LO 신호를 변조하고, 믹서(132b)는 Q 변조 신호로 Q LO 신호를 변조하며, 합산기(134)는 믹서(132a, 132b)의 출력을 합성하여 변조된 신호를 생성한다. 변조된 신호는 가변 이득 증폭기(VGA)(160)에 의해 증폭되고, 기저대역 필터(170)에 의해 필터링되며, 또 전력 증폭기(PA)(180)에 의해 증폭되어 RF 출력 신호를 생성한다. RF 출력 신호는 듀플렉서(D)(182)를 통해 라우팅되고 안테나(184)로부터 전송된다.
LO 생성기(140)는 VCO(152) 및 스플리터(154)를 포함한다. VCO(152)는 원하는 RF 주파수로 LO 신호를 생성한다. 스플리터(154)는 LO 신호를 수신하고 믹서(132a, 132b)에 대해 각각 I 및 Q LO 신호를 생성한다. 각 LO 신호는 원하는 기본 주파수를 갖는 주기적 신호이다. PLL(150)은 제어기/프로세서(112)로부터의 원하는 RF 채널을, 온도 보상 수정 오실레이터(TCXO)(156)로부터 기준 신호를, 그리고 VCO(152)로부터 LO 신호를 수신한다. PLL(150)은 RF 출력 신호의 중심이 원하는 RF 주파수에 위치하도록 VCO(152)의 주파수 및/또는 위상을 조정하는 제어 신호를 생성한다.
도 1은 RF 직접 변조를 수행하여 원하는 RF 주파수에서 변조된 신호를 생성하는 직접 변환 송신기를 나타낸다. (도 1에 나타내지 않은) 수퍼헤테로다인(superheterodyne) 송신기는 중간 주파수(IF)에서 변조를 수행한 다음, IF 변조된 신호를 RF로 주파수 상향 변환한다. 일반적으로, 송신기는 증폭기, 필터, 믹서 등의 하나 이상의 스테이지를 이용하여 신호 조정 및 변조를 수행할 수 있다.
도 1에 나타낸 아날로그 송신기에서, 변조 및 신호 조정을 위해 다양한 아날로그 회로 블록이 사용된다. 이들 아날로그 회로 블록은 상기한 바와 같이 성능, 전력 및 비용과 관련된 바람직하지 않은 특성들을 가질 수도 있다.
도 2는 디지털 송신기(220a)를 구비한 무선 장치(200a)의 블록도를 나타낸다. DSP(210)는 전송될 트래픽 데이터를 처리하고 I 및 Q 데이터 스트림, 즉 I(t) 및 Q(t)를 제공한다. 송신기(220a) 내에서, 직각 좌표-극좌표 변환기(230)는 I 및 Q 데이터 스트림을 수신하고, 데이터 샘플들을 직각 좌표에서 극좌표로 변환하며, 크기 신호 M(t) 및 위상 신호 θ(t)를 제공한다. 크기 신호는 I 및 Q 데이터 스트림의 포락선을 나타낸다.
크기 경로 또는 크기 회로 블록에서, 곱셈기(232)는 크기 신호 M(t)와 전력 제어값을 곱하여 스케일링된 크기 신호 R(t)를 제공한다. ΣΔ 변조기(240)는 스케일링된 크기 신호 R(t)를 스케일링된 크기 신호보다 더 적은 비트를 갖지만 더 높은 레이트를 갖는 포락선 신호 E(t)로 변환한다. 예를 들어, 스케일링된 크기 신호 R(t)는 fs 의 샘플 레이트로 다수(N)의 비트를 가질 수도 있고 포락선 신호 E(t)는 fs 의 다수(K) 배의 샘플 레이트로 단일 비트를 가질 수도 있다.
위상 경로 또는 위상 회로 블록에서, 미분기(242)는 위상 신호 θ(t)를 미분하여 변조 신호 S(t)를 제공하고, 이는 I(t) 및 Q(t)의 주파수 성분에 관련된다. 미분기(242)는 차분 방정식을 구현하여 S(t) = θ(t) - θ(t - 1)로서 변조 신호를 생성할 수 있으며, θ(t) 및 θ(t - 1)은 2개의 연속한 샘플 주기에 대한 위상값이다. 위상 변조 PLL(250)은 변조 신호 S(t), VCO(252)로부터 VCO 신호 V(t), TCXO(256)로부터 기준 신호 Yref , 및 제어기/프로세서(212)로부터 원하는 RF 채널을 수신한다. PLL(250)은 VCO 신호가 원하는 위상 변조를 포함하도록 S(t) 신호를 기초로 VCO(252)의 위상을 변조한다. 포화 버퍼(254)는 VCO 신호를 증폭하고 버퍼링하여 변조 신호 S(t)에 의해 결정된 일정한 포락선 및 제로 크로싱을 갖는 위상 변조 신호 P(t)를 제공한다.
출력 경로에서, 배타적-OR(XOR) 유닛(260)은 위상 변조 신호 P(t)를 포락선 신호 E(t)와 곱하여 디지털 변조된 신호 X(t)를 제공한다. X(t) 신호는 S(t) 신호에 의해 결정된 위상 및 E(t) 신호에 의해 결정된 포락선을 갖는다. 클래스 D 증 폭기(270)는 디지털 변조된 신호를 효율적으로 증폭하여 증폭된 신호 A(t)를 제공한다. 전압 조정기(272)는 전력 공급 전압 Vbat를 수신하고 클래스 D 증폭기(270)에 대한 공급 전압 Vamp를 생성한다. 전력 증폭기(280)는 클래스 D 증폭기(270)의 출력을 증폭하여 RF 출력 신호를 제공하며, 이는 듀플렉서(282)를 통해 라우팅되고 안테나(284)로부터 전송된다.
제어기/프로세서(212)는 무선 장치(200a) 내의 DSP(210) 및 다른 회로 블록들의 동작을 제어한다. 메모리(214)는 제어기/프로세서(212)에 의해 사용되는 데이터 및 프로그램 코드를 저장하고 (도 2에 나타낸 것과 같이) 제어기/프로세서(212) 외부에 또는 제어기/프로세서 내부에 구현될 수 있다.
도 3은 디지털 송신기(220b)를 구비한 무선 장치(200b)의 블록도를 나타낸다. DSP(210)는 트래픽 데이터를 처리하고 f s 의 샘플 레이트로 I 및 Q 데이터 스트림, 즉 I(t) 및 Q(t)를 제공한다. 송신기(220b) 내에서, 보간기(228)는 I 및 Q 샘플을 f s 샘플 레이트에서 f h 의 더 높은 레이트로 업샘플링하여 더 높은 레이트로 I 및 Q 샘플을 제공한다. 직각 좌표-극좌표 변환기(230)는 더 높은 레이트의 I 및 Q 샘플을 수신하고 직각 좌표에서 극좌표로 변환하여 크기 신호 M(t) 및 위상 신호 θ(t)를 제공한다.
크기 경로에서, 곱셈기(232)는 크기 신호 M(t)와 전력 제어값을 곱하여 스케일링된 크기 신호 R(t)를 제공한다. 유한 임펄스 응답(FIR) 필터(234)는 스케일링된 크기 신호 R(t)를 필터링하여 M 비트의 해상도를 갖는 포락선 신호 E(t)를 제공 하며, M은 임의의 값일 수 있다. FIR 필터(234)는 수신 주파수에 대역 외 잡음을 거의 갖지 않는 포락선 신호 E(t)를 생성한다.
위상 경로에서, 미분기(242), 위상 변조 PLL(250) 및 VCO(252)는 도 2에서 송신기(220a)에 대해 상술한 바와 같이 동작한다. 감쇄기(256)는 VCO 신호를 감쇄시키고 위상 변조 신호 P(t)를 생성하며, 위상 변조 신호 P(t)는 변조 신호 S(t)에 의해 결정된 일정한 포락선 및 제로 크로싱을 갖는다.
출력 경로에서, 다중 상태 증폭기(274)는 포락선 신호 E(t)에 의해 선택된 서로 다른 이득을 갖는 위상 변조 신호 P(t)를 증폭한다. 포락선 신호 E(t)로 증폭기(274)의 이득을 fh 의 더 높은 레이트로 조정함으로써 원하는 포락선이 얻어질 수 있다. 전력 증폭기(280)는 증폭기(274)의 출력을 증폭하고 RF 출력 신호를 제공하며, 이는 듀플렉서(282)를 통해 라우팅되고 안테나(284)로부터 전송된다.
디지털 송신기(220a, 220b) 내의 많은 회로 블록들(예를 들어, 보간기(228), 직각 좌표-극좌표 변환기(230), 곱셈기(232), FIR 필터(234), ΣΔ 변조기(240), 미분기(242), PLL(250) 및 XOR 유닛(260))은 디지털 회로 블록으로서 구현될 수 있다. 디지털 송신기(220a, 220b) 내의 다른 회로 블록들(예를 들어, 포화 버퍼(254), 감쇄기(256), 클래스 D 증폭기(270) 및 다중 상태 증폭기(274))은 본래 디지털이다. 그러므로 (어쩌면 VCO(252) 및 TCXO(256)를 제외하고) DSP(210), 제어기/프로세서(212), 메모리(214) 및 많은 디지털 송신기(220a, 220b)는 주문형 집적 회로(ASIC) 내에 구현되어 비용을 절감하고 신뢰성을 개선할 수 있다. 이러한 회로 블록들의 디지털 특성은 또한 도 1의 아날로그 송신기(120)에 비해 성능을 개선하고 전력 소비를 감소시킬 수도 있으며 그리고/또는 비용을 낮출 수 있다. 디지털 송신기(220a, 220b) 내의 주요 회로 블록들은 뒤에 더 상세히 설명한다.
직각 좌표-극좌표 변환기(230)는 다양한 방식으로 구현될 수 있다. 이 실시예에서, 직각 좌표-극좌표 변환기(230)는 각 샘플 주기 동안 I 및 Q 데이터 샘플을 수신하고 이들 데이터 샘플의 크기 및 위상을 제공하는 룩업 테이블이다. 룩업 테이블은 입력 및 출력 수량에 대해 원하는 해상도를 달성하기에 충분한 수의 비트로 구현될 수 있다.
다른 실시예에서, 직각 좌표-극좌표 변환기(230)는 CORDIC 프로세서로 구현된다. CORDIC 프로세서는 간단한 시프트 및 덧셈/뺄셈 하드웨어를 이용하여 크기 및 위상과 같은 삼각 함수의 고속 하드웨어 계산을 가능하게 하는 반복적 알고리즘을 구현한다. 복소수 D는 D = I + jQ에 복소수 Ck ; Ck = 1 ± jBk 를 곱함으로써 90도까지 회전될 수 있으며, 여기서 Bk = 2- k 이고 k는 k = 0, 1, 2, …로서 정의된 인덱스이다. Ck = 1 + jBk 라면 D는 반시계 방향으로 회전될 수 있고, 회전 결과는 다음과 같이 표현될 수 있다: Yre = I - Bk ·Q = I - 2- k ·Q 식(1a) Yim = Q + Bk ·I = Q + 2- k ·I 식(1b) Ck = 1 - jBk 라면 D는 시계 방향으로 회전될 수 있고, 회전 결과는 다음과 같이 표현될 수 있다: Yre = I + Bk ·Q = I + 2- k ·Q 식(2a) Yim = Q - Bk ·I = Q - 2- k ·I 식(2b)
C k 와의 곱을 통한 식 세트(1)에서 D의 반시계 방향 회전 및 식 세트(2)에서 D의 시계 방향 회전은 (a) I 및 Q를 모두 k 비트 위치만큼 시프트하고, (b) 시프트된 Q를 I에/로부터 덧셈/뺄셈하여 Y re 를 얻고, (c) 시프트된 I를 Q에/로부터 덧셈/뺄셈하여 Y im 을 얻음으로써 달성될 수 있다. 회전을 수행하기 위해 곱셈은 필요하지 않다. C k 의 위상은 θ k = ∠C k = -arctan(B k )이다. 각 k에 대해, θ k 는 θ k -1의 1/2보다 약간 더 크다.
D의 크기 및 위상은 회전된 D의 위상이 0에 가까워지고 회전된 D가 거의 x 축 위에 있을 때까지 연속적으로 더 작은 위상으로 D를 반시계 방향 및/또는 시계 방향으로 반복적으로 회전함으로써 결정될 수 있다. 위상 변수 θ total 은 0으로 초기화되고 회전된 D를 나타내는 D k = I k + jQ k 는 D 0 = D로 초기화된다. k = 0에서 시작하는 각각의 반복에 대해, D k 는 Q k 가 양수라면 양의 위상 또는 (2) Q k 가 음수라면 음의 위상을 갖는 것으로 간주된다. D k 의 위상이 음이라면, 식 세트(1)에 나타낸 것과 같이 D k 와 C k = 1 + jB k 를 곱함으로써 D k 는 θ k 만큼 반시계 방향으로 회전된다. 거꾸로, D k 의 위상이 양이라면, 식 세트(2)에 나타낸 것과 같이 D k 와 C k = I - jB k 를 곱함으로써 D k 가 시계 방향으로 회전된다. θ total 은 D k 가 반시계 방향으로 회전된다면 +θ k 로, D k 가 시계 방향으로 회전된다면 -θ k 로 업데이트된다. θ total 은 D k 의 위상을 제로화 하기 위해 D의 위상에 더해진 또는 D의 위상으로부터 차감된 누적 위상을 나타낸다.
더 많은 반복이 수행될수록 최종 결과는 더 정확해진다. 모든 반복이 완료된 후 Dk 의 위상은 0에 가까워야 하고, Dk 의 허수부는 거의 0에 가까워야 하며, Dk 의 실수부는 CORDIC 이득에 의해 스케일링된 D의 크기와 같다. CORDIC 이득은 k = 0에 대해 1.1412와 같고 더 큰 k 값들에 대해서는 점진적으로 1.646743507에 가까워진다. θtotal 의 최종 값은 Dk 의 위상을 제로화 하기 위한 총 위상 회전이다. θtotal 은 부호 비트들의 시퀀스 z1z2z3…로 나타낼 수 있으며, θtotal 에서 θk 가 차감되었다면 z k = 1이고 θtotal 에 θk 가 더해졌다면 z k = -1이다.
D = I + jQ의 크기 및 위상의 계산은 다음과 같이 수행될 수 있다. 우선, 변수들이 k = 0, I 0 = I, Q 0 = Q, θtotal (k) = 0으로 초기화된다. CORDIC 연산의 1회 반복은 다음과 같이 표현될 수 있다:
Figure 112010010767747-pct00001
식(3a) Ik +1 = Ik + z k ·2- k ·Qk 식(3b) Qk +1 = Qk - z k ·2- k ·Ik 식(3c) θk = arctan (2- k ) 식(3d) θtotal (k + 1) = θtotal (k) - z k ·θk 식(3e) k = k + 1 식(3f) 식(3b) 및 식(3c)에서, Ik + jQk 의 위상이 양수이고 z k = 1이라면 반시계 방향 회전이 수행되고, Ik + jQk 의 위상이 음수이고 z k = -1이라면 시계 방향 회전이 수행된다. 모든 반복이 완료된 후, 크기는 M = Ik +1로 설정되고 위상은 θ = θtotal (k + 1)로 설정된다. CORDIC 이득에 의한 스케일링은 다른 회로 블록에 의해 계산될 수도 있다.
도 4는 도 2 및 도 3의 직각 좌표-극좌표 변환기(230)의 실시예인 CORDIC 프로세서(230a)의 블록도를 나타낸다. CORDIC 프로세서(230a)는 샘플 주기 t에 대한 각각의 데이터 샘플 쌍 I(t) 및 Q(t)의 크기 M(t) 및 위상 θ(t)을 결정한다. 각 데이터 샘플 쌍에 대해, 위상 누산기(ACC)(440)는 0으로 초기화되고, 시퀀서(450)는 인덱스를 통해 진행하여 CORDIC 프로세서(230a) 내의 유닛들에 대한 적절한 제 어를 제공한다.
멀티플렉서(Mux)(412a)는 제 1 입력에 대한 데이터 샘플 I(t) 및 제 2 입력에 대한 지연 엘리먼트(420a)로부터의 I k 를 수신하여 k = 0일 때 그 출력에 I(t)를 제공하고, k > 0일 때 그 출력에 I k 를 제공한다. 현재 반복에서 멀티플렉서(412a)의 출력은 I k 이다. 비트 시프터(414a)는 I k 를 왼쪽으로 k 비트만큼 시프트하여 시프트된 I k 를 제공한다. 멀티플렉서(412b)는 제 1 입력에 대한 데이터 샘플 Q(t) 및 제 2 입력에 대한 지연 엘리먼트(420b)로부터의 Q k 를 수신하여 k = 0일 때 그 출력에 Q(t)를 제공하고, k > 0일 때 그 출력에 Q k 를 제공한다. 현재 반복에서 멀티플렉서(412b)의 출력은 Q k 이다. 비트 시프터(414b)는 Q k 를 왼쪽으로 k 비트만큼 시프트하여 시프트된 Q k 를 제공한다.
부호 검출기(420)는 Q k 의 부호를 검출하여 식(3a)에 나타낸 것과 같이 부호 비트 z k 를 제공한다. 곱셈기(416a)는 시프트된 I k 와 부호 비트 z k 를 곱한다. 곱셈기(416b)는 시프트된 Q k 와 부호 비트 z k 를 곱한다. 합산기(418a)는 곱셈기(416b)의 출력을 I k 와 합하여 현재 반복에 대한 I k + 1를 제공하며, 이는 다음 반복에 대한 I k 이기도 하다. 합산기(418b)는 Q k 에서 곱셈기(416a)의 출력을 빼고 현재 반복에 대한 Q k +1을 제공하며, 이는 다음 반복에 대한 Q k 이기도 하다. 지연 엘리먼트(420a, 420b)는 각각 합산기(418a, 418b)의 출력을 수신한다.
위상 룩업 테이블(434)은 현재 반복에 대한 위상 θ k 를 제공한다. 곱셈기(436)는 위상 θ k 와 부호 비트 z k 를 곱한다. 합산기(438)는 식(3e)에 나타낸 것과 같이 곱셈기(436)의 출력과 누산기(440)의 출력을 합하여, 누산된 위상을 누산기(440)에 제공한다. 모든 반복이 수행된 후 스위치(430)는 크기 M(t)로서 I k +1을 제공하고, 누산기(440)는 I(t) 및 Q(t) 샘플 쌍에 대한 위상 θ(t)로서 저장된 값을 제공한다.
도 5a는 ΣΔ 변조기(240a)의 블록도를 나타내며, 이는 도 2의 ΣΔ 변조기(240)의 실시예이다. ΣΔ 변조기(240a)는 fs 의 샘플 레이트로 N 비트 R(t) 신호를 수신하고 샘플 레이트의 다수(K) 배로 L 비트 E(t) 신호를 제공하며, 일반적으로 N > 1, N > L ≥ 1, K > 1이다. K는 오버샘플링 비이고, 4, 8, 16, 32 또는 다른 어떤 값과 같을 수도 있다. L은 E(t) 신호에 대한 비트 수이고 1, 2 또는 다른 어떤 비트 수와 같을 수도 있다.
ΣΔ 변조기(240a) 내에서, R(t) 신호는 스케일링 유닛(512)에 의해 A1의 이득으로 스케일링되고, E(t) 신호는 스케일링 유닛(514)에 의해 A2의 이득으로 스케일링된다. 합산기(516)는 스케일링 유닛(512, 514)의 출력을 합한다. 필터 선택기(518)는 G(z)의 전달 함수로 합산기(516)의 출력을 필터링한다. L 비트 양자화기(520)는 필터 선택기(518)의 출력을 양자화하고 L 비트 출력을 E(t) 신호로서 제공한다. ΣΔ 변조기(240a) 내의 유닛들은 샘플 레이트의 K배로 동작하고 R(t) 신호에 대한 입력값에 대해 E(t) 신호에 대한 K개의 출력값을 제공한다. 필터 전달 함수 G(z) 및 이득 A1, A2는 ΣΔ 변조기(240a)에 대한 전체 전달 함수를 결정한다. 예를 들어, ΣΔ 변조기(240a)는 G(z) = 1/(z + 1)이라면 1차 ΣΔ 변조기일 수도 있고, G(z) = 1/(z2 + 1)이라면 2차 ΣΔ 변조기일 수도 있으며, 여기서 z는 1/K 샘플 주기의 지연을 나타낸다.
도 5b는 ΣΔ 변조기(240b)의 블록도를 나타내며, 이는 도 2의 ΣΔ 변조기(240)의 다른 실시예이다. ΣΔ 변조기(240b) 내에서, R(t) 신호는 스케일링 유닛(542)에 의해 A1의 이득으로 스케일링되고, E(t) 신호는 스케일링 유닛(544, 554)에 의해 각각 A2 및 A4의 이득으로 스케일링된다. 합산기(546)는 스케일링 유닛(542, 544)의 출력을 합산한다. 필터 선택기(548)는 G 1(z)의 전달 함수로 합산기(546)의 출력을 필터링한다. 스케일링 유닛(552)은 A3의 이득으로 필터 선택기(548)의 출력을 스케일링한다. 합산기(556)는 스케일링 유닛(552, 554)의 출력을 합산한다. 필터 선택기(558)는 G 1(z)의 전달 함수로 합산기(556)의 출력을 필터링한다. L 비트 양자화기(560)는 필터 선택기(558)의 출력을 양자화하여 L 비트 출력을 E(t) 신호로서 제공한다. 필터 전달 함수 G 1(z) 및 G 2(z)와 이득 A1 ~ A4는 ΣΔ 변조기(240b)에 대한 전체 전달 함수를 결정한다. 예를 들어, ΣΔ 변조기(240b)는 G 1(z) = G 2(z) = 1/(z + 1)이라면 2차 ΣΔ 변조기일 수도 있고 G 1(z) = G 2(z) = 1/(z2 + 1)이라면 4차 ΣΔ 변조기일 수도 있다.
도 5a 및 도 5b는 ΣΔ 변조기(240)의 두 실시예를 나타낸다. 일반적으로, ΣΔ 변조기(240)는 임의의 구조, 임의의 수의 스테이지, 임의의 차수, 임의의 출력 비트 수(L) 및 임의의 오버샘플링 비(K)로 구현될 수 있다. 스테이지가 많고 차수가 높고 L의 값들이 더 커질수록 복잡도는 증가하고 안정성이 더 문제가 된다.
간소화를 위해 도 1 및 도 2에는 도시하지 않았지만, 무선 장치 내의 송신기 및 수신기는 모두 기지국과의 전이중 통신을 지원하도록 동시에 활성화될 수 있다. 무선 장치와 기지국 간의 경로 손실이 크다면 송신기로부터의 RF 출력 신호 레벨은 훨씬 클 수도 있고 수신기에 대한 RF 입력 신호 레벨은 훨씬 작을 수도 있다. ΣΔ 변조기(240)의 잡음 전달 함수는 송신기에서 수신기로의 잡음 공급이 가능한 한 많이 감소하도록 설계될 수 있다.
도 5c는 디지털 송신기(220a)의 포락선 경로에서 ΣΔ 변조기(240)의 예시적인 잡음 전달 함수를 나타낸다. 이 실시예에서, 하나 이상의 0이 DC에 배치되고 하나 이상의 0이 f sp 의 주파수에 배치되며, 이 주파수는 송신 주파수 대역과 수신 주파수 대역 간의 간격이다. f sp 는 듀플렉스 간격이라고도 하며 셀룰러 대역에 대해서는 45 ㎒, PCS 대역에 대해서는 80 ㎒와 같다. 주파수 f sp 에서의 0(들)은 이 주파수에서 ΣΔ 변조기(240)로부터의 양자화 잡음을 감쇄시켜 수신기는 송신기로 부터 소량의 잡음 피드-스루(feed-through)를 관찰한다.
일반적으로, 다양한 전달 함수가 ΣΔ 변조기(240)에 사용되어 E(t) 신호에 대한 바람직한 잡음 성형을 달성하는 한편, 수신기에 대한 잡음 피드-스루를 감소시킨다. 예를 들어, ΣΔ 변조기(240)가 낮은 차수(예를 들어, 2차) 및/또는 적은 출력 비트(예를 들어, L = 1)를 갖는다면, f sp 의 듀플렉스 간격에 하나 이상의 0이 배치될 수 있다. 반대로, ΣΔ 변조기(240)가 높은 차수(예를 들어, 4차) 및/또는 더 많은 출력 비트(예를 들어, L = 2 또는 3)를 갖는다면, DC에 0들을 배치함으로써 잡음 피드-스루의 충분한 감쇄가 달성될 수 있으며, 이는 안정성을 개선할 수 있다. 잡음 전달 함수는 예를 들어 서로 다른 주파수 대역, 서로 다른 통신 표준, 서로 다른 동작 환경 등에 대해 프로그래밍 가능할 수도 있다.
도 6a는 FIR 필터(234a)의 블록도를 나타내며, 이는 도 3의 FIR 필터(234)의 실시예이다. FIR 필터(234a)는 송신 및 수신 주파수가 45 ㎒만큼 떨어진 셀룰러 대역에 사용될 수 있다. FIR 필터(234a)는 직렬로 연결된 지연 엘리먼트(612a, 612b)를 포함한다. 각 지연 엘리먼트(612)는 더 높은 레이트 f h 에서 한 클록 사이클의 지연을 제공한다. 지연 엘리먼트(612a)의 입력은 스케일링된 크기 신호 R(t)를 수신한다. 합산기(614)는 지연 엘리먼트(612a)의 입력 및 지연 엘리먼트(612b)의 출력을 수신하고, 두 입력 신호를 합하여 포락선 신호 E(t)를 제공한다. FIR 필터(234a)는 다음의 전달 함수를 갖는다: H c (z) = 1 + Z -2 식(4)
도 6b는 FIR 필터(234a)의 전달 함수 Hc (z)를 나타내며, 이 함수는 fh /4에서 노치(notch)를 갖는다. fs 의 샘플 레이트는 칩 레이트 fc 의 4배 또는 8배일 수 있으며, 칩 레이트는 cdma2000의 경우 1.2288 Mcps이다. 더 높은 레이트 fh 는 칩 레이트의 16×9 = 144배일 수도 있고, 또는 fh = 176.94 ㎒이다. 노치는 44.23 ㎒에 위치하게 된다. 노치의 위치는 FIR 필터(234a)의 주파수 응답에 의해 결정되고 더 높은 레이트 fh 를 조정함으로써 달라질 수 있다.
일 실시예에서, PCS 대역의 경우, H p (z) = 1 + Z-1의 전달 함수가 FIR 필터(234)에 사용되고, 또한 f h = 176.94 ㎒의 동일한 높은 레이트가 사용된다. 이 조합은 f h /2 = 88.47 ㎒에 노치를 제공한다.
상술한 전달 함수는 FIR 필터(234)의 구현을 간소화한다. 포락선 신호 E(t)에 대한 바람직한 대역 외 감쇄를 달성하기 위해 다른 전달 함수들이 사용될 수도 있다. 일 실시예에서, 포락선 신호 E(t)에 대해 잡음 성형이 수행되며, 포락선 신호는 증폭기(274)에 직접 제공된다. 증폭기(274)는 포락선 신호 E(t)에 대한 추가 DAC를 포함하고, DAC의 0차 유지 특성에 의해 추가 필터링이 제공된다.
도 7은 듀얼 포트 위상 변조 PLL(250a)의 블록도를 나타내며, 이는 도 2 및 도 3의 실시예이다. 이 실시예에서, 다중 모듈러스 분할기(MMD)(750)는 VCO(252)로부터 VCO 신호 V(t)를 수신하고, VCO 신호의 주파수를 U(t)의 팩터로 나누어, 분할된 VCO 신호 Ydiv 를 제공한다. 분할비 U(t)는 원하는 RF 채널의 주파수 fch , 기준 신호 Yref 의 주파수 fref 및 변조 신호 S(t)에 의해 결정되거나, U(t) = fch /fref + S(t)에 의해 결정된다.
위상 검출기(710) 기준 신호 Y ref 및 분할된 VCO 신호 Y div 를 수신하고, 두 신호의 위상을 비교하여, 두 신호 간의 검출된 위상 차/에러에 비례하는 검출기 출력 신호를 제공한다. 루프 필터(720)는 H(z)의 전달 함수 검출기 출력 신호를 필터링하여 루프 필터 출력 신호를 제공한다. 루프 필터(720)는 양자화 잡음을 필터링하고 또 루프 동력(dynamics)을 설정한다. 합산기(722)는 루프 필터 출력 신호와 S(t) 신호를 합한다. 보간기(730)는 합산기(722)의 출력에 대한 보간을 수행하고 더 높은 레이트 및 더 높은 해상도를 갖는 보간된 신호를 제공한다. ΣΔ DAC(740)는 보간된 신호를 B 비트의 해상도를 갖는 VCO 제어 신호로 변환하며, B ≥ 1이다. VCO 제어 신호는 분할된 VCO 신호의 위상이 기준 신호의 위상에 고정되도록 VCO(252)의 위상을 조정한다.
원하는 RF 채널 주파수와 기준 신호 주파수의 비는 정수부 W와 소수부 F의 항으로 주어질 수도 있고, f ch /f ref = 1 + F/2Q일 수도 있으며, Q는 ΣΔ 변조기(754)에 대한 비트 수이다. 합산기(752)는 S(t) 신호를 소수부 F와 합한다. ΣΔ 변조기(754)는 합산기(752)의 출력을 수신하여 더 적은 비트를 갖지만 더 높은 레이트를 갖는 출력을 제공한다. 합산기(756)는 ΣΔ 변조기(754)의 출력을 정수 부 W와 합하고 분할기 비 U(t)를 다중 모듈러스 분할기(750)에 제공한다. 분할기(750)는 VCO 신호의 사이클마다 하나씩 증분하는 고속 카운터를 포함한다. 고속 카운터가 U(t)에 도달할 때마다, 분할기(750)는 분할된 VCO 신호에 대한 펄스를 생성하고 카운터를 0으로 리셋한다.
듀얼 포트 위상 변조 PLL(250a)에서, ΣΔ 변조기(754)를 통해 저역 통과 변조가 적용되고, 루프 필터(720) 뒤의 합산기(722)를 통해 고역 통과 변조가 적용된다. I(t) 및 Q(t) 데이터 스트림의 대역폭은 시스템에 의해 결정되며 cdma2000의 경우 대략 620 KHz이다. 신호 대역폭은 직각 좌표-극좌표 변환에 의해 확장된다. PLL(250a)의 대역폭은 루프 필터(720)에 의해 결정되며 통상적으로 원하는 잡음 필터링 및 루프 동력을 달성하도록(예를 들어, 약 80 ㎑로) 제한된다. 개별 경로를 통해 고역 통과 및 저역 통과 변조를 적용함으로써, PLL(250a)은 PLL의 대역폭보다 넓은 신호 대역폭으로 VCO(252)를 변조할 수 있다. 루프 필터(720) 및 ΣΔ 변조기(754)의 전달 함수들은 S(t) 신호에 대한 바람직한 전체 응답을 제공하도록 설계된다.
PLL(250a)의 경우, ΣΔ 변조기(754)는 도 5a의 ΣΔ 변조기(240a), 도 5b의 ΣΔ 변조기(240b), 또는 다른 어떤 ΣΔ 변조기 설계로 구현될 수 있다. 양자화기(520)가 DAC로 대체되고, 양자화기(560)를 가진 ΣΔ 변조기(240b)가 DAC로 대체되거나 다른 어떤 ΣΔ DAC 설계로 대체되더라도, ΣΔ DAC(740)는 ΣΔ 변조기(240a)로 구현될 수도 있다.
도 7은 위상 변조 PLL의 특정 실시예를 나타내며, 이는 다른 설계로 구현될 수도 있다. 예를 들어, 보간기(730)가 생략될 수도 있고, ΣΔ DAC(740)는 VCO(252)에 B 비트 디지털 제어를 제공하는 ΣΔ 변조기일 수도 있고, 단일 포트를 통해 변조가 수행될 수도 있다.
도 7은 또한 VCO(252)를 교정하는데 사용되는 VCO 교정 유닛(770)을 나타낸다. VCO 교정 유닛(770)은 기준 신호 및 분할된 VCO 신호를 수신하고 VCO(252)에 대한 VCO 교정 제어(VCO Cal)를 제공한다. VCO Cal 제어는 VCO(252)의 동작을 조정하여 집적 회로(IC) 프로세스 편차, 온도 편차 및/또는 전원 편차를 계산한다. 예를 들어, VCO Cal 제어는 VCO(252) 내의 적절한 수의 조정 커패시터를 스위치 온 할 수 있어 ΣΔ DAC(740)로부터의 VCO 제어를 위한 중간 스케일 값으로 바람직한 VCO 주파수가 얻어진다.
도 8은 다중 비트 위상 검출기(710a)의 블록도를 나타내며, 이는 도 7의 위상 검출기(710)이다. 이 실시예에서, 위상 검출기(710a)는 기준 신호 Y ref 의 위상을 분할된 VCO 신호 Y div 의 위상과 비교하여 다수(Z) 비트의 해상도를 갖는 검출된 위상 차를 제공한다.
위상 검출기(710a)는 2Z개의 지연 엘리먼트(810a-810z), 2Z개의 D 플립-플롭(812a-812z) 및 하나의 온도계-이진수 변환기(814)를 포함한다. 지연 엘리먼트(810a-810z)는 직렬로 연결되고, 지연 엘리먼트(810a)는 분할된 VCO 신호 Ydiv 를 수신한다. 지연 엘리먼트(810a-810z)는 분할된 VCO 신호의 시간 해상도와 거의 같은 전체 지연을 제공한다. 예를 들어, 다중 모듈러스 분할기(750)가 도 7에 나타낸 것과 같이 VCO 주파수에서 동작한다면, 분할된 VCO 신호는 한 VCO 사이클의 시간 해상도를 갖는다. VCO(252)가 약 4 GHz의 주파수를 갖는다면, 하나의 VCO 사이클은 대략 250 피코초(㎰)이고, 각각의 지연 엘리먼트(810)는 약 250/2Z ps의 지연을 제공한다.
D 플립-플롭(812a-812z)은 각각 지연 엘리먼트(810a-810z)의 출력에 연결되는 D개의 입력, 및 기준 신호 Yref 를 수신하는 클록 입력들을 갖는다. 각 D 플립-플롭(812)은 각 지연 엘리먼트(810)로부터의 출력 신호를 샘플링하고 샘플링된 출력을 변환기(814)에 제공한다. 분할된 VCO 신호가 기준 신호에 위상 고정된다면, 기준 신호의 각 사이클에 대해 D 플립-플롭(812)의 거의 1/2은 로직 하이(high)를 출력할 것이고 나머지 D 플립-플롭은 로직 로우(low)를 출력할 것이다. 로직 하이의 D 플립-플롭 수 대 로직 로우의 D 플립-플롭 수는 기준 신호와 분할된 VCO 신호 간의 위상 에러를 나타낸다. 이 위상 에러는 1/2Z VCO 사이클의 해상도를 갖는다. 변환기(814)는 D 플립-플롭(812a-812z)으로부터 2Z개의 출력을 수신하고, 이 2Z개의 출력을 Z 비트 이진값으로 변환하여, Yref 신호와 Ydiv 신호 간의 검출된 위상 에러로서 Z 비트 이진값을 제공한다.
일반적으로, 위상 검출기(710)는 임의의 비트 수의 해상도로 설계될 수 있다. 예를 들어, Z는 원하는 해상도에 따라 8 이상일 수 있으며, 이는 디지털 송신기가 사용되는 시스템에 좌우될 수 있다.
도 9a는 1 비트 XOR 유닛(260a) 및 1 비트 클래스 D 증폭기(270a)의 블록도를 나타내며, 이들은 각각 도 2의 XOR 유닛(260) 및 클래스 D 증폭기(270)의 일 실시예이다. 이 실시예에서, XOR 유닛(260a)은 1 비트 포락선 신호 E(t) 및 1 비트 위상 변조 신호 P(t)를 수신하는 단일 XOR 게이트(910)로 구성된다. XOR 게이트(910)는 두 입력 신호에 대한 배타적-OR를 수행하여 1 비트 디지털 변조된 신호 X(t)를 제공한다. 위상 변조 신호 P(t)는 위상 신호 θ(t)에 의해 결정된 일정한 포락선 및 제로 크로싱을 갖는다. 포락선 신호 E(t)는 출력 신호 레벨을 나타내는 0과 1의 시퀀스를 포함하며, 더 높은 비율의 1은 더 높은 출력 신호 레벨에 해당하고 더 높은 비율의 0은 더 낮은 출력 신호 레벨에 해당한다. 디지털 변조된 신호 X(t)는 위상 변조 신호 P(t)에 의해 결정된 제로 크로싱 및 포락선 신호 E(t)에 의해 결정된 로직값들을 갖는다.
클래스 D 증폭기(270a)는 드라이버 회로(920) 및 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(930, 932)를 포함한다. 드라이버 회로(920)는 1 비트 디지털 변조 신호 X(t)를 수신하고 MOSFET(930, 932)에 대한 2개의 제어 신호를 제공한다. MOSFET(930)은 Vamp 공급 전압에 연결된 드레인, 드라이버 회로(920)로부터 제 1 제어 신호를 수신하는 게이트, 및 MOSFET(932)의 드레인에 연결되며 증폭된 신호 A(t)를 구동하는 소스를 갖는다. MOSFET(932)은 증폭된 신호 A(t)를 구동하는 드레인, 드라이버 회로(920)로부터의 제 2 제어 신호를 수신하는 게이트, 및 회로 접지 Vss에 연결되는 소스를 갖는다.
클래스 D 증폭기(270a)는 On 상태와 Off 상태 간을 효율적으로 토글링한다. On 상태에서, MOSFET(930)이 켜지고 A(t) 신호를 구동하며, MOSFET(932)은 꺼진다. Off 상태에서, MOSFET(932)이 켜지고 A(t) 신호를 통해 전류를 싱크하며, MOSFET(930)은 꺼진다. 드라이버 회로(920)는 (1) 임의의 소정 순간에 하나의 MOSFET만 켜지고 (2) 하나의 MOSFET에 의한 온-오프 전환이 다른 MOSFET에 의한 오프-온 전환과 시간상 거의 정렬되도록 두 제어 신호를 생성한다.
도 9b는 M 비트 XOR 유닛(260b) 및 M 비트 클래스 D 증폭기(270b)의 블록도를 나타내며, 이들은 각각 도 2의 XOR 유닛(260) 및 클래스 D 증폭기(270)의 다른 실시예이다. XOR 유닛(260b)은 1 비트 위상 변조 신호 P(t) 및 M 비트 포락선 신호 E(t)를 수신하고 M 비트 디지털 변조된 신호 X(t)를 생성하며, M > 1이다. 포락선 신호 E(t)의 M개의 비트는 E 1(t) 내지 E M(t)로 나타낸다. 디지털 변조된 신호 X(t)의 M개의 비트는 X 1(t) 내지 X M(t)로 나타낸다.
도 9b에 나타낸 실시예에서, XOR 유닛(260b)은 M개의 XOR 게이트(910a-910m)로 구성된다. i = a, … , m인 경우에 각 XOR 게이트(910i)는 1 비트 위상 변조 신호 P(t) 및 포락선 신호의 한 비트, 또는 E i (t)를 수신한다. 각 XOR 게이트(910i)는 두 입력 신호에 대한 배타적-OR를 수행하여 디지털 변조된 신호의 한 비트, 또는 X i (t)를 제공한다.
클래스 D 증폭기(270b)는 M개의 드라이버 회로(920a-920m) 및 M 쌍의 MOSFET(930a 및 932a - 930m 및 932m)을 포함한다. 하나의 드라이버 회로 및 한 쌍의 MOSFET이 디지털 변조된 신호 X(t)의 각 비트에 제공된다.
i = a, … , m인 각 비트(i)에 대해, 드라이버 회로(920i) 및 MOSFET(930i, 932i)는 도 9a에 대해 상술한 바와 같이 연결된다. MOSFET(930a, 932a)는 최하위 비트(LSB)이고 1의 정규화된 채널 폭을 갖는다. 더 상위 비트에 대한 다음 각 MOSFET 쌍은 이전 MOSFET 쌍의 폭의 2배인 정규화된 폭을 갖는다. MOSFET 및 MOSFET(930m, 932m)은 최상위 비트(MSB)이고 2M-1의 정규화된 폭을 갖는다. M 쌍의 MOSFET는 서로 다른 구동 성능을 갖는다. 각 드라이버 회로(920i)는 디지털 변조된 신호의 한 비트, 또는 Xi (t)를 수신하고, MOSFET(930i, 932i)에 대한 두 개의 제어 신호를 제공한다. 각 MOSFET(930i, 932i) 쌍은 디지털 변조된 신호의 각 비트에 의해 온 오프 전환된다. M 쌍의 MOSFET(930a 및 932a - 930m 및 932m) 전부의 출력은 함께 연결되어 증폭된 신호 A(t)를 구동한다.
일반적으로, XOR 유닛(260)은 위상 변조 신호 P(t)를 포락선 신호 E(t)와 디지털 곱셈한다. XOR 유닛(260)은 도 9a 및 도 9b에 나타낸 것과 같이 하나 이상의 XOR 게이트로 구현될 수 있다. P(t)와 E(t)의 곱은 예를 들어, 믹서, 길버트 셀(Gilbert cell) 곱셈기 등과 같은 다른 타입의 곱셈기로 달성될 수도 있다.
클래스 D 증폭기(270)는 디지털 변조된 신호 X(t)의 증폭을 수행하며 전력 효율적이다. 다른 타입 또는 부류의 증폭기가 디지털 변조된 신호를 증폭하는데 사용될 수도 있다.
도 2로 돌아가면, 전압 조정기(272)가 클래스 D 증폭기(270)에 대한 공급 전 압 Vamp를 생성하는데 사용될 수 있다. 전압 조정기(272)는 더 높은 전력 공급 전압 Vbat를 생성할 수 있으며 클래스 D 증폭기(270)에 대한 더 낮은 증폭기 공급 전압 Vamp를 생성할 수 있다. 전압 조정기(272)는 전력 효율을 개선하는데 사용될 수 있다. 클래스 D 증폭기(270)로부터의 최대 출력 신호 레벨이 증폭기 공급 전압 Vamp에 의해 결정되기 때문에 전압 조정기(272)가 전력 제어에 사용될 수도 있다. 전압 조정기(272)는 생략될 수도 있다.
도 10은 다중 상태 증폭기(274a)의 개략도를 나타내며, 이는 도 3의 증폭기(274)의 실시예이다. 증폭기(274a)는 도 3의 FIR 필터(234)로부터의 M 비트 포락선 신호 E(t)에 의해 선택될 수 있는 2M개의 이득 상태를 갖는다. 증폭기(274a)는 M 쌍의 캐스캐이드 연결 N 채널 FET(N-FET)(1012a 및 1014a - 1012m 및 1014m)을 포함한다. 하부의 N-FET(1014a-1014m)는 각각 회로 접지에 연결된 소스, 감쇄기(256)로부터 위상 변조 신호 P(t)를 수신하는 게이트, 및 상부의 N-FET(1012a-1012m)의 소스에 연결된 드레인을 갖는다. N-FET(1012a-1012m)은 포락선 신호 E(t)의 M 비트를 수신하는 게이트 및 함께 합산 노드 A에 연결되는 드레인을 갖는다. 임피던스 정합 엘리먼트(1016)가 노드 A와 전원 VDD 사이에 연결된다. 임피던스 정합 엘리먼트(1018)는 노드 A와 증폭기(274a)의 출력 사이에 연결된다. 엘리먼트(1016, 1018)는 외부 로드 임피던스에 대한 임피던스 정합을 제공하고 인덕터, 커패시터, 저항 등을 포함할 수 있다.
M 쌍의 N-FET는 도 10에 나타낸 것과 같이 이진 가중될 수 있다. 이 경우, N-FET(1012a, 1014a)는 크기가 N-FET(1012b, 1014b)의 절반이고, N-FET(1012b, 1014b)는 크기가 N-FET(1012c, 1014c)의 절반이며, N-FET(1012c, 1014c)는 크기가 N-FET(1012d, 1014d)의 절반이다. 동일한 크기를 갖는 온도 가중 N-FET가 M 비트 전부 또는 일부에(예를 들어, 미리 결정된 수의 상위 비트에) 사용되어 2M개의 이득 상태에 대한 정합을 개선할 수도 있다.
증폭기(274a)는 다음과 같이 동작한다. i = a, … , m인 각 비트(i)에 대해, Ei (t)가 로직 하이라면, N-FET(1012i)이 켜지고, N-FET(1014i)의 드레인 전류가 합산 노드 A에 라우팅되어 증폭기 출력으로 라우팅된다. 반대로, Ei (t)가 로직 로우라면, N-FET(1012i)은 꺼지고, N-FET(1014i)의 드레인 전류는 합산 노드 A로 가는 것이 차단된다. N-FET(1014a-1014m)은 포화 영역에서 동작하기 위한 크기가 된다. N-FET(1014a-1014m)의 게이트들은 일정한 진폭을 갖는 위상 변조 신호 P(t)를 수신하기 때문에 이들 N-FET의 선형성은 중요하지 않다.
여기서 설명하는 디지털 송신기들은 (이에 한정되는 것은 아니지만) 위상 편이 변조(PSK), 이진 PSK(BPSK), 직교 PSK(QPSK), 직교 진폭 변조(QAM), 연속 위상 변조(CPM), 가우스 최소 편이 변조(GMSK), 직교 주파수 분할 다중화(OFDM), 인터리빙된 FDMA(IFDMA), 국소 IFDMA(LFDMA) 등을 포함하는 다양한 단일 반송파 및 다중 반송파 변조 기술에 사용될 수 있다. 이러한 변조 기술들은 공지되어 있다.
디지털 송신기들은 다양한 시스템 및 애플리케이션에 사용될 수도 있다. 예 를 들어, 디지털 송신기들은 코드 분할 다중 접속(CDMA) 시스템, 시분할 다중 접속(TDMA) 시스템, 주파수 분할 다중 접속(FDMA) 시스템, 직교 주파수 분할 다중 접속(OFDMA) 시스템, 글로벌 이동 통신(GSM) 시스템, 다중 입력 다중 출력(MIMO) 시스템, 무선 로컬 영역 네트워크(LAN) 등과 같은 무선 통신 시스템에 사용될 수 있다. CDMA 시스템은 cdma2000, 광대역 CDMA(W-CDMA) 또는 다른 어떤 무선 액세스 기술을 이용할 수 있다.
디지털 송신기들은 또한 예를 들어 824 내지 894 ㎒의 셀룰러 대역, 1850 내지 1990 ㎒의 개인 통신 시스템(PCS) 대역, 1710 내지 1880 ㎒의 디지털 셀룰러 시스템(DCS) 대역, 890 내지 960 ㎒의 GSM900 대역, 1920 내지 2170 ㎒의 국제 이동 통신-2000(IMT-2000) 대역, 411 내지 493 ㎒의 CDMA450 대역, 832 내지 925 ㎒의 JCDMA 대역, 1750 내지 1870 ㎒의 KPCS 대역 등과 같은 다양한 주파수 대역에 사용될 수도 있다. VCO(252)는 원하는 RF 채널의 주파수의 1배 또는 다수 배, 예를 들어 셀룰러 대역의 4배, PCS 대역의 2배 등에서 동작할 수도 있다.
디지털 송신기들은 하나 이상의 집적 회로(IC), 주문형 집적 회로(ASIC), 디지털 신호 프로세서(DSP), 디지털 신호 처리 장치(DSPD), 프로그래밍 가능 로직 장치(PLD), 현장 프로그래밍 가능 게이트 어레이(FPGA) 및/또는 여기서 설명한 기능들을 수행하도록 설계된 다른 전자 기기 내에 구현될 수 있다. 디지털 송신기들은 상보형 금속 산화물 반도체(CMOS), N-MOS, P-MOS, 바이폴라-CMOS(Bi-CMOS), 바이폴라 등과 같은 각종 IC 프로세스 기술로 제조될 수도 있다. CMOS 기술은 동일한 IC 다이에 N-FET 및 P-FET 소자를 제조할 수 있는 반면, N-MOS 기술은 N-FET 소자만을 제조할 수 있고 P-MOS 기술은 P-FET 소자만을 제조할 수 있다. 디지털 송신기들은 임의의 소자 크기 기술(예를 들어, 130 나노미터(㎚), 65 ㎚, 30 ㎚ 등)을 이용하여 제조될 수 있다. 디지털 송신기들은 일반적으로 IC 프로세스 기술이 더 작은 기하학적 구조로 스케일링될 때 더 유리하다.
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개시된 실시예들의 상기 설명은 당업자들이 본원을 제작 또는 사용할 수 있도록 제공된다. 이들 실시예에 대한 다양한 변형이 당업자들에게 쉽게 명백할 것이며, 본원에 정의된 일반 원리들은 발명의 진의 또는 범위를 벗어나지 않고 다른 형태들에 적용될 수 있다. 따라서 본 발명은 본원에 나타낸 실시예들로 한정되는 것이 아니라 본원에 개시된 원리 및 신규한 특징들에 부합하는 가장 넓은 범위에 따르는 것이다.

Claims (36)

  1. 포락선(envelope) 신호를 생성하도록 구성되는 제 1 회로 블록;
    위상 변조 신호를 생성하도록 구성되는 제 2 회로 블록;
    상기 포락선 신호 및 상기 위상 변조 신호를 기초로 디지털 변조된 신호를 생성하도록 구성되는 제 3 회로 블록; 및
    상기 디지털 변조된 신호를 증폭하고 출력 신호를 생성하도록 구성되는 제 4 회로 블록을 포함하며,
    상기 제 1 회로 블록은, 스케일링된 크기 신호를 상기 스케일링된 크기 신호보다 더 적은 비트를 갖지만 더 높은 레이트를 갖는 상기 포락선 신호로 변환하는 델타-시그마(ΣΔ) 변조기를 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 제 3 회로 블록은 다수의 이득 상태들을 갖는 증폭기를 포함하며, 상기 증폭기는 상기 포락선 신호 및 상기 위상 변조 신호를 수신하고 상기 디지털 변조된 신호를 생성하도록 구성되는, 장치.
  3. 제 2 항에 있어서,
    상기 증폭기는 상기 디지털 변조된 신호를 생성하기 위해 상기 포락선 신호에 의해 결정된 서로 다른 이득들로 상기 위상 변조 신호를 증폭하는, 장치.
  4. 제 1 항에 있어서,
    상기 제 3 회로 블록은 상기 포락선 신호 및 상기 위상 변조 신호를 수신하고 상기 디지털 변조된 신호를 생성하도록 구성되는 적어도 하나의 배타적-OR(XOR) 게이트를 포함하는, 장치.
  5. 제 1 항에 있어서,
    상기 제 4 회로 블록은 적어도 하나의 증폭기 스테이지를 갖는 클래스 D 증폭기를 포함하는, 장치.
  6. 제 5 항에 있어서,
    각각의 증폭기 스테이지는 한 쌍의 트랜지스터들을 포함하고, 각 트랜지스터는 상기 디지털 변조된 신호를 기초로 스위칭 온 및 오프되는, 장치.
  7. 제 5 항에 있어서,
    각각의 증폭기 스테이지는 한 쌍의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들을 포함하고, 각 MOSFET는 상기 디지털 변조된 신호를 기초로 스위칭 온 및 오프되는, 장치.
  8. 제 5 항에 있어서,
    상기 클래스 D 증폭기에 대한 공급 전압을 생성하도록 구성되는 전압 조정기를 더 포함하는, 장치.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 ΣΔ 변조기는 송신 주파수와 수신 주파수 간의 차에 대응하는 주파수에 위치하는 적어도 하나의 0을 가진 잡음 전달 함수를 갖는, 장치.
  11. 제 1 항에 있어서,
    상기 ΣΔ 변조기는 프로그래밍 가능한 잡음 전달 함수를 갖는, 장치.
  12. 제 1 항에 있어서,
    상기 제 1 회로 블록은 송신 주파수와 수신 주파수 간의 차에 대응하는 주파수에 위치하는 적어도 하나의 0을 가진 전달 함수를 갖는 디지털 필터를 포함하는, 장치.
  13. 제 1 항에 있어서,
    상기 제 2 회로 블록은 위상 변조 위상 고정 루프(PLL)를 포함하며, 상기 위상 변조 PLL은 상기 위상 변조 PLL에 의해 달라지는 위상을 갖는 전압 제어 오실레이터(VCO) 신호를 얻기 위해 VCO를 위상 변조하도록 구성되는, 장치.
  14. 제 13 항에 있어서,
    상기 제 2 회로 블록은 상기 VCO 신호를 증폭하고 상기 위상 변조 신호를 생성하도록 구성되는 포화(saturating) 버퍼를 더 포함하는, 장치.
  15. 제 13 항에 있어서,
    상기 위상 변조 PLL은 상기 VCO 신호를 주파수로 분할하여 분할된 VCO 신호를 제공하도록 구성되는 다중 모듈러스(multi-modulus) 분할기를 포함하는, 장치.
  16. 제 15 항에 있어서,
    상기 위상 변조 PLL은 변조 신호를 수신하고 상기 다중 모듈러스 분할기에 대한 제어 신호를 제공하도록 구성되는 델타-시그마(ΣΔ) 변조기를 더 포함하는, 장치.
  17. 제 16 항에 있어서,
    상기 위상 변조 PLL은 상기 다중 모듈러스 분할기에 대한 제어 신호를 생성하기 위해 무선 주파수(RF) 채널에 대한 적어도 하나의 값을 상기 ΣΔ 변조기로부터의 출력과 더하도록 구성되는 적어도 하나의 합산기를 더 포함하는, 장치.
  18. 제 15 항에 있어서,
    상기 위상 변조 PLL은 상기 분할된 VCO 신호의 위상을 기준 신호의 위상과 비교하고 다수 비트들의 해상도를 갖는 검출기 출력 신호를 제공하도록 구성되는 위상 검출기를 더 포함하는, 장치.
  19. 제 18 항에 있어서,
    상기 위상 변조 PLL은,
    상기 검출기 출력 신호를 필터링하고 루프 필터 출력 신호를 제공하도록 구성되는 루프 필터, 및
    상기 루프 필터 출력 신호를 기초로 상기 VCO에 대한 제어 신호를 생성하도록 구성되는 델타-시그마 디지털-아날로그 변환기(ΣΔ DAC)를 더 포함하는, 장치.
  20. 제 19 항에 있어서,
    상기 위상 변조 PLL은 상기 루프 필터 출력 신호를 보간하여 보간된 신호를 생성하도록 구성되는 보간기를 더 포함하며, 상기 ΣΔ DAC는 상기 보간된 신호를 기초로 상기 VCO에 대한 제어 신호를 생성하도록 구성되는, 장치.
  21. 제 1 항에 있어서,
    동상 신호 및 직교 신호를 수신하고, 직각(Cartesian) 좌표에서 극좌표로의 변환을 수행하며, 크기 신호 및 위상 신호를 생성하도록 구성되는 제 5 회로 블록을 더 포함하며, 상기 제 1 회로 블록은 상기 크기 신호를 기초로 상기 포락선 신호를 생성하도록 구성되고, 상기 제 2 회로 블록은 상기 위상 신호를 기초로 상기 위상 변조 신호를 생성하도록 구성되는, 장치.
  22. 제 21 항에 있어서,
    상기 제 5 회로 블록은 상기 동상 신호 및 직교 신호를 기초로 상기 크기 신호 및 위상 신호를 생성하도록 구성되는 좌표 회전 디지털 컴퓨터(CORDIC) 프로세서를 포함하는, 장치.
  23. 제 21 항에 있어서,
    상기 제 5 회로 블록은 룩업 테이블을 포함하는, 장치.
  24. 제 21 항에 있어서,
    동상 데이터 샘플 및 직교 데이터 샘플에 대한 업샘플링을 수행하고 상기 동상 신호 및 직교 신호를 제공하도록 구성되는 보간기를 더 포함하는, 장치.
  25. 제 13 항에 있어서,
    집적 회로 프로세스 편차들, 온도 편차들 또는 이들의 조합을 계산하기 위해 상기 VCO의 주파수를 교정하는데 사용되는 제어를 생성하도록 구성되는 VCO 교정 유닛을 더 포함하는, 장치.
  26. 제 1 항에 있어서,
    상기 출력 신호는 코드 분할 다중 접속(CDMA) 시스템에 대한 무선 주파수(RF) 변조 신호인, 장치.
  27. 제 1 항에 있어서,
    상기 출력 신호는 글로벌 이동 통신(GSM) 시스템에 대한 무선 주파수(RF)변조 신호인, 장치.
  28. 포락선 신호를 생성하도록 구성되는 제 1 회로 블록;
    위상 변조 신호를 생성하도록 구성되는 제 2 회로 블록;
    상기 포락선 신호 및 상기 위상 변조 신호를 기초로 디지털 변조된 신호를 생성하도록 구성되는 제 3 회로 블록; 및
    상기 디지털 변조된 신호를 증폭하고 출력 신호를 생성하도록 구성되는 제 4 회로 블록을 포함하며,
    상기 제 1 회로 블록은, 스케일링된 크기 신호를 상기 스케일링된 크기 신호보다 더 적은 비트를 갖지만 더 높은 레이트를 갖는 상기 포락선 신호로 변환하는 델타-시그마(ΣΔ) 변조기를 포함하는, 집적 회로.
  29. 제 28 항에 있어서,
    상기 제 3 회로 블록은 상기 포락선 신호 및 상기 위상 변조 신호를 수신하고 상기 디지털 변조된 신호를 생성하도록 구성되는 적어도 하나의 배타적-OR(XOR) 게이트를 포함하는, 집적 회로.
  30. 제 28 항에 있어서,
    상기 제 4 회로 블록은 적어도 하나의 증폭기 스테이지를 갖는 클래스 D 증폭기를 포함하는, 집적 회로.
  31. 제 28 항에 있어서,
    동상 신호 및 직교 신호를 수신하고, 직각 좌표에서 극좌표로의 변환을 수행하며, 크기 신호 및 위상 신호를 생성하도록 구성되는 제 5 회로 블록을 더 포함하며, 상기 제 1 회로 블록은 상기 크기 신호를 기초로 상기 포락선 신호를 생성하도록 구성되고, 상기 제 2 회로 블록은 상기 위상 신호를 기초로 상기 위상 변조 신호를 생성하도록 구성되는, 집적 회로.
  32. 포락선 신호를 생성하기 위한 수단;
    위상 변조 신호를 생성하기 위한 수단;
    상기 포락선 신호 및 상기 위상 변조 신호를 기초로 디지털 변조된 신호를 생성하기 위한 수단; 및
    출력 신호를 생성하기 위해 상기 디지털 변조된 신호를 증폭하기 위한 수단을 포함하며,
    상기 포락선 신호를 생성하기 위한 수단은, 스케일링된 크기 신호를 상기 스케일링된 크기 신호보다 더 적은 비트를 갖지만 더 높은 레이트를 갖는 상기 포락선 신호로 변환하기 위한 델타-시그마(ΣΔ) 변조 수단을 포함하는, 장치.
  33. 제 32 항에 있어서,
    동상 신호 및 직교 신호를 기초로 크기 신호 및 위상 신호를 생성하기 위한 수단을 더 포함하는, 장치.
  34. 동상 신호 및 직교 신호를 수신하고, 직각(Cartesian) 좌표에서 극좌표로의 변환을 수행하며, 크기 신호 및 위상 신호를 생성하도록 구성되는 제 1 회로 블록;
    델타-시그마(ΣΔ) 변조기를 포함하며, 상기 크기 신호를 기초로 포락선 신호를 생성하도록 구성되는 제 2 회로 블록;
    위상 변조 위상 고정 루프(PLL)를 포함하며, 상기 위상 신호를 기초로 위상 변조 신호를 생성하도록 구성되는 제 3 회로 블록;
    상기 포락선 신호 및 상기 위상 변조 신호를 기초로 디지털 변조된 신호를 생성하도록 구성되는 제 4 회로 블록; 및
    클래스 D 증폭기를 포함하며, 출력 신호를 생성하기 위해 상기 디지털 변조된 신호를 증폭하도록 구성되는 제 5 회로 블록을 포함하며,
    상기 델타-시그마(ΣΔ) 변조기는 크기 신호를 상기 크기 신호보다 더 적은 비트를 갖지만 더 높은 레이트를 갖는 상기 포락선 신호로 변환하는, 장치.
  35. 제 34 항에 있어서,
    상기 제 4 회로 블록은 상기 포락선 신호 및 상기 위상 변조 신호를 수신하고 상기 디지털 변조된 신호를 생성하도록 구성되는 적어도 하나의 배타적-OR(XOR) 게이트를 포함하는, 장치.
  36. 제 34 항에 있어서,
    상기 제 5 회로 블록은 적어도 하나의 증폭기 스테이지를 갖는 클래스 D 증폭기를 포함하며, 각각의 증폭기 스테이지는 한 쌍의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들을 포함하고, 각 MOSFET는 상기 디지털 변조된 신호를 기초로 스위칭 온 및 오프되는, 장치.
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