CN101361341B - 用于无线通信的数字发送器 - Google Patents

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Abstract

描述了具有改进特性的数字发送器。在数字发送器的一个设计中，第一电路模块接收同相信号和正交信号，执行从直角坐标至极坐标的转换，并产生幅值信号和相位信号。第二电路模块(其可以包括德尔塔-西格玛调制器或数字滤波器)基于幅值信号产生包络信号。第三电路模块基于相位信号产生相位调制信号。第三电路模块可以包括相位调制锁相环(PLL)、压控振荡器(VCO)、饱和缓冲器等。第四电路模块(其可以包括一个和多个异或门或包括具有多个增益状态的放大器)基于包络信号和相位调制信号产生数字调制信号。第五电路模块(其可以包括D类放大器和/或功率放大器)放大数字调制信号并产生RF输出信号。

Description

用于无线通信的数字发送器
本专利申请要求2005年11月18日提交的临时申请No.60/737,898的优先权，其发明名称为“DIGITALTRANSMITTERFORWIRELESSCOMMUNICATION”，该临时申请已转让给了其受让人，并且通过援引将其全部并入本文。
技术领域
本发明总体上涉及电子电路，并且更加具体地涉及用于无线通信的发送器。
背景技术
在无线通信系统中，无线设备经常对业务数据进行数字处理以产生数据采样。无线设备内部的发送器一般将数据采样转换成模拟信号、对该模拟信号进行滤波和放大、以及利用放大的模拟信号调制本机振荡器(LO)信号以产生调制信号。发送器还对该调制信号进行滤波和放大，以产生适于经由无线信道发送的射频(RF)输出信号。由发送器进行的信号调节和调制经常需要各种模拟电路模块，例如滤波器、放大器、混频器等。这些模拟电路模块可能很难设计，并且这些模拟电路模块还可能由于元件不匹配和公差而容易发生性能下降。并且，这些模拟电路模块可能消耗大量的电池电能，并且代表了无线设备的总成本的相当大的部分。
因此，本领域需要一种性能改进、功耗降低和/或成本较低的发送器。
发明内容
本文描述了一种特性改进的且适用于各种无线通信系统的数字发送器。在实施例中，数字发送器包括：第一电路模块，其接收同相信号和正交信号，执行从直角坐标至极坐标的转换，以及产生幅值信号和相位信号。该第一电路模块可以包括坐标旋转数字计算机(CORDIC)处理器，查找表，或一些其他电路。第二电路模块(其可以包括德尔塔-西格玛(∑Δ)调制器或数字滤波器)基于幅值信号产生包络信号。第三电路模块基于相位信号产生相位调制信号。第三电路模块可以包括相位调制锁相环(PLL)、压控振荡器(VCO)、饱和缓冲器等。该相位调制PLL产生用于调制VCO的相位的控制信号。如下所述，相位调制PLL可以由各种电路模块实现，例如多模分频器(MMD)、多位相位检测器、环路滤波器、内插器、∑Δ数模转换器(∑ΔDAC)、∑Δ调制器，等等。
第四电路模块(其可以包括一个或多个异或门或包括具有多个增益状态的放大器)基于包络信号和相位调制信号来产生数字调制信号。第五电路模块(其可以包括D类放大器和/或功率放大器)放大数字调制信号并且产生RF输出信号。数字发送器内部的许多电路模块是数字电路或者具有数字特性，并更容易制造在集成电路上。
本发明的各个方面和实施例在下面将进一步详细描述。
附图说明
图1示出了具有模拟发送器的无线设备的图；
图2示出了具有数字发送器的无线设备的图；
图3示出了具有另一数字发送器的无线设备的图；
图4示出了CORDIC处理器的图；
图5A和图5B示出了两个∑Δ调制器的图；
图5C示出了∑Δ调制器的噪声传递函数；
图6A和图6B分别示出了FIR滤波器和其响应的图；
图7示出了相位调制PLL的图；
图8示出了多位相位检测器的图；
图9A示出了1位XOR单元和1位D类放大器的图；
图9B示出了多位XOR单元和多位D类放大器的图；以及
图10示出了多状态放大器的图。
具体实施方式
图1示出了具有模拟发送器120的无线设备100的方框图。数字信号处理器(DSP)110处理要发送的业务数据并提供同相(I)数据流和正交(Q)数据流，它们分别由I(t)和Q(t)信号表示，其中t表示采样周期。在发送器120内，DAC122a将I数据流转换成I模拟信号，并由滤波器124a滤波以去除由数模转换引起的图像，以及由放大器(Amp)126a放大以产生I调制信号。类似地，DAC122b将Q数据流转换成Q模拟信号，并由滤波器124b滤波，以及由放大器126b放大以产生Q调制信号。
正交调制器130分别从放大器126a和126b接收I调制信号和Q调制信号，从LO发生器140接收ILO信号和QLO信号。所述ILO信号和QLO信号的相位彼此相差90度。在正交调制器130内，混频器132a利用I调制信号调制ILO信号，混频器132b利用Q调制信号调制QLO信号，加法器134组合混频器132a和132b的输出以产生调制信号。然后，该调制信号被可变增益放大器(VGA)160放大，由带通滤波器170滤波，并经一步由功率放大器(PA)180放大以产生RF输出信号。该RF输出信号经由双工器(D)182路由并从天线184发送。
LO发生器140包括VCO152和分裂器(splitter)154。VCO152在期望的RF频率下产生LO信号。分裂器154接收LO信号并分别为混频器132a和132b产生ILO信号和QLO信号。每个LO信号是具有期望基频的周期性信号。PLL150从控制器/处理器112接收期望的RF信道，从温度补偿晶振(TCXO)156接收参考信号，以及从VCO152接收LO信号。PLL150产生用于调整VCO152的频率和/或相位的控制信号，使得RF输出信号位于期望的RF频率的中心。
图1示出了直接转换发送器，其在RF处直接执行调制以在期望的RF频率下产生调制信号。超外差发送器(在图1中未示出)以中频(IF)执行调制，然后将经IF调制的信号上变频为RF。通常，发送器利用一级或多级放大器、滤波器、混频器等执行信号调节和调制。
对于图1中示出的模拟发送器而言，使用各种模拟电路模块来进行调制和信号调节。如上所指出的，这些模拟电路模块可能具有与性能、功率、以及成本有关的非期望特性。
图2示出了具有数字发送器220a的无线设备200a的方框图。DSP210处理要发送的业务数据并提供I数据流和Q数据流，即I(t)和Q(t)。在发送器220a内，直角坐标至极坐标转换器230接收I数据流和Q数据流，并将数据采样从直角坐标转换成极坐标，以及提供幅值信号M(t)和相位信号θ(t)。幅值信号代表I数据流和Q数据流的包络线。
在幅值通道或幅值电路模块中，乘法器232将幅值信号M(t)乘以功率控制值，并提供缩放(scaled)的幅值信号R(t)。∑Δ调制器240将所述缩放的幅值信号R(t)转换成包络信号E(t)，其中该包络信号比所述缩放的幅值信号具有更少的位数，但具有更高的速率。例如，缩放的幅值信号R(t)可以在采样率为fs时具有多个(N)位，并且包络信号E(t)在多(K)倍fs采样率下可能具有单个位。
在相位通道或相位电路模块中，微分器242对相位信号θ(t)进行微分并提供调制信号S(t)，其与I(t)和Q(t)的频率分量相关。微分器242可以实现差分方程以及可以产生调制信号，即S(t)＝θ(t)-θ(t-l)，其中θ(t)和θ(t-l)是两个连续的采样周期的相位值。相位调制PLL250接收调制信号S(t)，从VCO252接收VCO信号V(t)，从TCXO256接收参考信号Yref，从控制器/处理器212接收期望的RF信道。PLL250基于S(t)信号来调制VCO252的相位，使得VCO信号包含期望的相位调制。饱和缓冲器254放大并缓冲VCO信号以及提供相位调制信号P(t)，其具有恒定的包络和由调制信号S(t)确定的过零点。
在输出通道中，异或(XOR)单元260将相位调制信号P(t)乘以包络信号E(t)并提供数字调制信号X(t)。X(t)信号具有由S(t)信号确定的相位和由E(t)信号确定的包络。D类放大器270有效地放大数字调制信号并提供经放大的信号A(t)。电压调节器272接收电源电压Vbat并产生用于D类放大器270的电源电压Vamp。功率放大器280放大D类放大器270的输出并提供RF输出信号，其经由双工器282路由并从天线284发送。
控制器/处理器212对无线设备200a内的DSP210和其他电路模块的操作进行控制。存储器214存储控制器/处理器212使用的数据和程序代码，并且可以在控制器/处理器212的外部(如图2所示)或控制器/处理器的内部实现。
图3示出了具有数字发送器220b的无线设备200b的方框图。DSP210处理业务数据并且以采样率fs提供I数据流和Q数据流，即I(t)和Q(t)。在发送器220b内，内插器228对I和Q采样进行上采样，以便从采样率fs提到至更高的采样率fh，并以更高的速率提供I和Q采样。直角坐标至极坐标转换器230接收更高速率的I和Q采样，并将其从直角坐标转换到极坐标，以及提供幅值信号M(t)和相位信号θ(t)。
在幅值通道中，乘法器232将幅值信号M(t)乘以功率控制值并提供缩放的幅值信号R(t)。有限脉冲响应(FIR)滤波器234对缩放的幅值信号R(t)进行滤波并提供具有M位分辨率的包络信号E(t)，其中M可以是任意值。FIR滤波器234产生包络信号E(t)，其在接收频率处几乎没有频带外的噪声。
在相位通道中，微分器242、相位调制PLL250、以及VCO252如上面对图2中的发送器220a所述的那样运行。衰减器256衰减VCO信号并提供相位调制信号P(t)，其具有恒定的包络和由调制信号S(t)确定的过零点。
在输出通道中，多状态放大器274利用包络信号E(t)选择的不同增益对相位调制信号P(t)进行放大。通过以包络信号E(t)的更高速率fh调整放大器274的增益，可以获得期望的包络。功率放大器280对放大器274的输出进行放大并提供RF输出信号，其经由双工器282路由并从天线284发送。
数字发送器220a和220b内部的许多电路模块(例如，内插器228、直角坐标至极坐标转换器230、乘法器232、FIR滤波器234、∑Δ调制器240、微分器242、PLL250以及XOR单元260)可以由数字电路模块实现。数字发送器220a和220b内部的其他电路模块(例如，饱和缓冲器254、衰减器256、D类放大器270以及多状态放大器274)本质上是数字的。因此，DSP210、控制器/处理器212、存储器214、以及许多数字发送器220a和220b(可能除VCO252和TCXO256之外)可以在专用集成电路(ASIC)内实现，以便降低成本和改善可靠性。在图1中的模拟发送器120的基础上，这些电路模块的数字属性还导致了改进的性能，减小的功率损耗，和/或更低的成本。数字发送器220a和220b内关键电路模块将在下面进一步详述。
直角坐标至极坐标转换器230可以以各种方式实现。在实施例中，直角坐标至极坐标转换器230是查找表，其接收每个采样周期中的I和Q数据采样并提供这些数据采样的幅值和相位。查找表可以实现为具有足够多的位数以实现输入量和输出量的期望分辨率。
在另一实施例中，直角坐标至极坐标转换器230实现为CORDIC处理器。CORDIC处理器实现了迭代算法，该算法允许利用简单的移位和加/减法硬件进行三角函数的快速硬件计算，例如幅值和相位。通过将复数D＝I+jQ乘以复数Ck，可以使D最多旋转90度，Ck具有下述形式：Ck＝1±jBk，其中Bk＝2-k，k是指数且定义为k＝0，1，2...。如果Ck＝1+jBk，可以使D逆时针旋转，且旋转结果表示为：Yre＝I-Bk·Q＝I-2-k·Q，以及方程(1a)Yim＝Q+Bk·I＝Q+2-k·I方程(1b)如果Ck＝1-jBk，可以使D顺时针旋转，且旋转结果表示为：Yre＝I+Bk·Q＝I+2-k·Q，以及方程(2a)Yim＝Q-Bk·I＝Q-2-k·I方程(2b)
通过(a)将I和Q两者移动k位个位置，(b)将移位的Q加在I上/从I上减去移位的Q以获得Yre，以及(c)将移位的I加在Q上/从Q上减去移位的I以获得Yim，从而实现经由与Ck相乘获得的方程组(1)中D的逆时针旋转和方程组(2)中D的顺时针旋转。无需乘法以执行旋转。Ck的相位是θk＝∠Ck＝-arctan(Bk)。对于每个k值而言，θk稍大于θk-1的一半。
可以以连续较小的相位逆时针和/或顺时针迭代旋转D来确定D的幅值和相位，直到旋转的D的相位接近零，并且旋转的D大多数位于x轴上。相位变量θtotal被初始化为零，代表旋转的D的变量Dk＝Ik+jQk被初始化为D0＝D。对于以k＝0开始的每个迭代，如果Qk为正，则Dk被认为具有(1)正相位，或者如果Qk为负，则Dk被认为具有(2)负相位。如果Dk的相位为负，那么通过将Dk乘以Ck＝1+jBk使Dk逆时针旋转θk，如方程组(1)所示。反之，如果Dk的相位为正，那么通过将Dk乘以Ck＝1-jBk使Dk顺时针旋转θk，如方程组(2)所示。如果Dk逆时针旋转，则θtotal被更新了+θk，而如果Dk顺时针旋转，则θtotal被更新了-θk。θtotal代表累加后的相位，其已经被加了D的相位或被减了D的相位，以使Dk的相位清零。
执行的迭代越多，最终的结果越准确。在完成所有迭代后，Dk的相位应当接近于零，Dk的虚部应当大约为零，Dk的实部等于由CORDIC增益缩放的D的幅值。对于k＝0而言，CORDIC的增益等于1.1412，对于更大的k值而言，该增益渐进的接近1.646743507。θtotal的最终值是使Dk的相位清零的总相位旋转。θtotal可以由一系列符号位，z1z2z3...代表，其中如果从θtotal中减去θk，则zk＝1，而如果θtotal加上θk，则zk＝-1。
D＝I+jQ的幅值和相位的计算可以按照下述执行。首先，将变量初始化：k＝0，I0＝I，Q0＝Q，以及θtotal(k)＝0。CORDIC计算的一次迭代可以表示为： z k = sign ( Q k ) = 1 ifQ &GreaterEqual; 0 - 1 ifQ < 0 方程(3a)Ik+1＝Ik+zk·2-k·Qk方程(3b)Qk+1＝Qk-zk·2-k·Ik方程(3c)θk＝arctan(2-k)方程(3d)θtotal(k+l)＝θtotal(k)-zk·θk，以及方程(3e)k＝k+1方程(3f)在方程(3b)和(3c)中，如果Ik+jQk的相位为正且zk＝1，则执行逆时针旋转，如果Ik+jQk的相位为负且zk＝-1，则执行顺时针旋转。在完成所有迭代后，将幅值设定为M＝Ik+1，而将相位设定为θ＝θtotal(k+l)。其他电路模块也可以进行CORDIC增益的缩放。
图4示出了CORDIC处理器230a的方框图，其是图2和图3中直角坐标至极坐标转换器230的实施例。CORDIC处理器230a确定采样周期t的每对数据采样I(t)和Q(t)的幅值M(t)和相位θ(t)。对于每对数据采样而言，相位累加器(ACC)440被初始化为零，定序器450步长为指数k并对CORDIC处理器230a内的单元提供恰当的控制。
多路复用器(Mux)412a在第一输入端接收数据采样I(t)，在第二输入端从延迟元件420a接收Ik，并当k＝0时，在其输出端提供I(t)，而当k＞0时，在其输出端提供Ik。对于当前迭代而言，多路复用器412a的输出是Ik。移位器414a将Ik向左移动k位，并提供移位后的Ik。多路复用器412b在第一输入端接收数据采样Q(t)，在第二输入端从延迟元件420b接收Qk，并当k＝0时，在其输出端提供Q(t)，而当k＞0时，在其输出端提供Qk。对于当前迭代而言，多路复用器412b的输出是Qk。移位器414b将Qk向左移动k位，并提供移位后的Qk。
符号检测器420检测Qk的符号并提供符号位zk，如方程(3a)所示。乘法器416a将移位后的Ik乘以符号位zk。乘法器416b将移位后的Qk乘以符号位zk。加法器418a对乘法器416b的输出与Ik求和，并对于当前的迭代提供Ik+1，其也是下一次迭代的Ik。加法器418b从Qk中减去乘法器416a的输出，并对于当前的迭代提供Qk+1，其也是下一次迭代的Qk。延迟元件420a和420b分别接收加法器418a和418b的输出。
相位查找表434为当前迭代提供相位θk。乘法器436将相位θk乘以符号位zk。加法器438对乘法器436的输出与累加器440的输出求和，如方程(3e)所示，并向累加器440提供累加后的相位。在所有迭代完成后，开关430提供Ik+1作为幅值M(t)，累加器440提供存储的值作为I(t)和Q(t)采样对的相位θ(t)。
图5A示出了∑Δ调制器240a的方框图，其是图2中的∑Δ调制器240的实施例。∑Δ调制器240a以采样率fs接收N位R(t)信号，并以多(K)倍采样率提供L位E(t)信号，其中通常N＞1，N＞L≥1，并且K＞1。K是过采样比并等于4，8，16，32或一些其他值。L是E(t)信号的位数并等于1，2或一些其他的位数。
在∑Δ调制器240a内，缩放单元512以增益A1缩放R(t)信号，而缩放单元514以增益A2缩放E(t)信号。加法器516对缩放单元512和514的输出求和。滤波器部分518利用传递函数G(z)对加法器516的输出进行滤波。L位量化器520量化所述滤波器部分518的输出并提供L位输出作为E(t)信号。∑Δ调制器240a内的单元工作在K倍采样率下，并对于R(t)信号的每个输入值而言，为E(t)信号提供K个输出值。滤波器传递函数G(z)与增益A1和A2确定∑Δ调制器240a的总传递函数。例如，如果G(z)＝1/(z+1)，那么∑Δ调制器240a可以是一阶∑Δ调制器，如果G＝1/(z2+1)，那么∑Δ调制器是二阶∑Δ调制器，其中z表示1/K采样周期的延迟。
图5B示出了∑Δ调制器240b的方框图，其是图2中的∑Δ调制器240的另一实施例。在∑Δ调制器240b内，缩放单元542以增益A1缩放R(t)信号，缩放单元544和554分别以增益A2和A4缩放E(t)信号。加法器546对缩放单元542和544的输出求和。滤波器部分548利用传递函数G1(z)对加法器546的输出进行滤波。缩放单元552以增益A3缩放滤波器部分548的输出。加法器556对缩放单元552和554的输出求和。滤波器部分558利用传递函数G2(z)对加法器556的输出进行滤波。L位量化器560量化所述滤波器部分558的输出并提供L位输出作为E(t)信号。滤波器传递函数G1(z)和G2(z)与增益A1至A4确定∑Δ调制器240b的总传递函数。例如，如果G1(z)＝G2(z)＝1/(z+1)，那么∑Δ调制器240b可以是二阶∑Δ调制器，如果G1(z)＝G2(z)＝1/(z2+1)，那么∑Δ调制器是四阶∑Δ调制器。
图5A和图5B示出了∑Δ调制器240的两个实施例。通常，∑Δ调制器240可以实现为任意结构、任意数量的级、任意阶、任意数量的输出位L、以及任意的过采样比K。对于更多的级，更高阶，以及更大的L值而言，复杂性增加，稳定性更是问题。
虽然为了简单起见未在图1和2中示出，但是无线设备内的发送器和接收器可以同时激活以支持与基站的全双工通信。如果无线设备和基站之间的通道损耗很大，那么来自发送器的RF输出信号电平可能非常大，而接收器的RF输入信号电平可能非常小。可以设计∑Δ调制器240的噪声传递函数，以使得从发送器到接收器的噪声泄漏尽可能降低。
图5C示出了数字发送器220a的包络通道中的∑Δ调制器240的示例性噪声传递函数。对于该实施例而言，可以在DC上设置一个或多个零点，在频率fsp上设置一个或多个零点，其中该频率fsp是发送频带与接收频带之间的间隔。fsp也被称为双工间隔，对于蜂窝频带而言，该fsp等于45MHz，而对于PCS频带而言，该fsp等于80MHz。频率fsp上的零点在该频率下衰减来自∑Δ调制器240的量化噪声，使得接收器观测到少量的从发送器而来的噪声泄漏。
通常，∑Δ调制器240可以使用各种噪声传递函数来获得∑(t)信号的期望噪声整形，同时降低泄漏到接收器的噪声。例如，如果∑Δ调制器240具有低阶(例如，二阶)和/或很少的输出位(例如，L＝1)，那么可以在双工间隔fsp上设置一个或多个零点。相反，如果∑Δ调制器240具有高阶(例如，四阶)和/或更多输出位(例如，L＝2或3)，那么通过在DC上设置零点来实现噪声泄漏的充分衰减，这可以提高稳定性。例如，对于不同的频带，不同的通信标准，不同的运行环境等而言，噪声传递函数还可以是可编程的。
图6A示出了FIR滤波器234a的方框图，其是图3中的FIR滤波器234的实施例。FIR滤波器234a可以用于蜂窝频带，其中发送频率和接收频率由45MHz分隔。FIR滤波器234a包络串联耦合的延迟元件612a和612b。每个延迟元件612在更高的速率fh下提供一个延迟的时钟周期。延迟元件612a的输入端接收缩放的幅值信号R(t)。加法器614接收延迟元件612a的输入和延迟元件612b的输出，并对这两个输入信号求和，以及提供包络信号E(t)。FIR滤波器234a具有下述的传递函数：Hc(z)＝1+Z-2方程(4)
图6B示出了FIR滤波器234a的传递函数Hc(z)，其在fh/4处具有凹口。采样率fs可以是芯片速率fc的四倍或八倍，其中，对于cdma2000芯片速率fc是1.2288Mcps。更高的速率fh可以是16×9＝144倍芯片速率或fh＝176.94MHz。于是，该凹口可以位于44.23MHz处。该凹口的位置由FIR滤波器234a的频率响应来确定，并且该凹口的位置可以通过调整更高的速率fh而变化。
在实施例中，对于PCS频带而言，FIR滤波器234使用传递函数Hp(z)＝1+Z-1，并且也使用相同的更高速率fh＝176.94MHz。该组合在fh/2＝88.47MHz处提供凹口。
上述的传递函数简化了FIR滤波器234的实现。也可以使用其他传递函数来实现包络信号E(t)的期望的频带外的衰减。在实施例中，不对包络信号E(t)执行噪声整形，其中该包络信号被直接提供给放大器274。放大器274包络用于包络信号E(t)的DAC，并且由DAC的零阶保持属性来提供另外的滤波。
图7示出了双端口相位调制PLL250a的方框图，其是图2和图3的PLL250的实施例。对于该实施例而言，多模分频器(MMD)750从VCO252接收VCO信号V(t)，利用因数U(t)对VCO信号进行分频，以及提供分频后的VCO信号Ydiv。由期望的RF信道的频率fch、参考信号Yref的频率fref和调制信号S(t)确定分频器比U(t)，或者U(t)＝fch/fref+S(t)。
相位检测器710接收参考信号Yref和分频后的VCO信号Ydiv，比较这两个信号的相位，并提供检测器输出信号，其与这两个信号之间的检测的相位差/误差成比例。环路滤波器720利用传递函数H(z)对检测器的输出信号进行滤波并提供环路滤波器输出信号。环路滤波器720滤除量化噪声并且还设定环形动态性。加法器722求取环路滤波器输出信号与S(t)信号的和。内插器730对加法器722的输出执行内插，并提供具有更高速率和更高分辨率的内插信号。∑ΔDAC740将内插信号转换成具有B位分辨率的VCO控制信号，其中B≥1。VCO控制信号调整VCO252的相位，使得分频后的VCO信号的相位锁定在参考信号的相位。
期望的RF信道频率与参考信号频率的比可以用整数部分W和分数部分F表示，或者fch/fref＝W+F/2Q，其中Q是∑Δ调制器754的位数。加法器752求取S(t)信号与分数部分F的和。∑Δ调制器754接收加法器752的输出并提供具有较少位但较高速率的输出。加法器756求取∑Δ调制器754的输出与整数部分W的和并向多模分频器750提供分频器比U(t)。分频器750包括高速计数器，其在VCO信号的每个周期递增1。当高速计数器达到U(t)时，分频器750在分频后的VCO信号上产生脉冲并将计数器复位为零。
对于双端口相位调制PLL250a而言，经由∑Δ调制器754施加低通调制，经由环路滤波器720后的加法器722施加高通调制。该系统确定I(t)和Q(t)数据流的带宽，对于cdma2000，该带宽大约是620KHz。直角坐标至极坐标的转换扩展了信号带宽。PLL250a的带宽由环路滤波器720确定并且一般被限制(例如，限制至大约80KHz)以获得期望的噪声滤波和环形动态性。通过经由单独的通道施加高通和低通调制，PLL250a可以利用比PLL带宽更宽的信号带宽来调制VCO252。设计环路滤波器720和∑Δ调制器754的传递函数以提供S(t)信号的期望总响应。
对于PLL250a而言，∑Δ调制器754可以由图5A中的∑Δ调制器240a、图5B中的∑Δ调制器240b或一些其他∑Δ调制器设计来实现。∑ΔDAC740可以实现为由量化器520替代DAC的∑Δ调制器240a，由量化器560替代DAC的∑Δ调制器240b，或一些其他的∑ΔDAC设计。
图7示出了相位调制PLL的特定实施例，其也可以由其他设计实现。例如，可以省略内插器730，∑ΔDAC740可以是∑Δ调制器，其向VCO252提供B位数字控制，可以经由单一的端口执行调制，等等。
图7还示出了用于校准VCO252的VCO校准单元770。VCO校准单元770接收参考信号和分频后的VCO信号并提供VCO252的VCO校准控制(VCOCal)。该VCOCal控制对VCO252的操作进行调整以补偿集成电路(IC)的工艺变化，温度变化，和/或电源变化。例如，VCOCal控制可以在VCO252内接通恰当数量的调谐电容器，以便从∑ΔDAC740获得期望的VCO频率，其具有用于VCO控制的中等大小的值。
图8示出了多位相位检测器710a的方框图，其是图7中的相位检测器710的实施例。对于该实施例而言，相位检测器710a比较参考信号Yref的相位与分频后的VCO信号Ydiv的相位，并提供具有多(Z)位分辨率的检测的相位差。
相位检测器710a包括2z个延迟元件810a至810z、2z个D触发器812a至812z、以及温度计至二进制(thermometer-to-binary)转换器814。延迟元件810a至810z串联耦合，延迟元件810a接收分频后的VCO信号Ydiv。延迟元件810a至810z提供总的延迟，其大约等于分频后的VCO信号的时间分辨率。例如，如果多模分频器750运行在如图7所示的VCO频率下，那么分频后的VCO信号具有一个VCO周期的时间分辨率。如果VCO252具有大约4GHz的频率，那么一个VCO周期大约是250皮秒(ps)，以及每个延迟元件810提供大约250/2zps的延迟。
D触发器812a至812z具有分别耦合至延迟元件810a至810z的输出端的D输入端，以及具有接收参考信号Yref的时钟输入端。每个D触发器812对来自各个延迟元件810的输出信号进行采样并向转换器814提供采样的输出。如果分频后的VCO信号被相位闭锁到参考信号，那么在参考信号的每个周期中，大约一半的D触发器812将输出逻辑高，剩余的D触发器输出逻辑低。输出逻辑高的D触发器与输出逻辑低的D触发器的数量的比值表示参考信号和分频后的VCO信号之间的相位误差。该相位误差具有1/2zVCO周期的分辨率。转换器814从D触发器812a至812z接收2z个输出，并将这些2z个输出变换为Z位二进制值，以及提供Z位二进制值作为Yref和Ydiv信号之间的检测的相位误差。
通常，相位检测器710可以设计成具有任意位的分辨率。例如，取决于期望的分辨率，Z可以是8或更多，反过来，分辨率又取决于使用数字发送器的系统。
图9A示出了1位XOR单元260a和1位D类放大器270a的方框图，其分别是图2中的XOR单元260和D类放大器270的一个实施例。对于这个实施例而言，XOR单元260a由接收1位包络信号E(t)和1位相位调制信号P(t)的单个XOR门910组成。XOR门910对两个输入信号执行“异或”并提供1位数字调制信号X(t)。该相位调制信号P(t)具有恒定的包络和由相位信号θ(t)确定的过零点。该包络信号E(t)包络一系列过零点和表示输出信号电平的1，其中1占的百分比越高对应于更大的输出信号电平，零占的百分比越高对应于更小的输出信号电平。该数字调制信号X(t)具有由相位调制信号P(t)确定的过零点和由包络信号E(t)确定的逻辑值。
D类放大器270a包括驱动器电路920和金属氧化物半导体场效应晶体管(MOSFET)930和932。驱动器电路920接收1位数字调制信号X(t)并提供用于MOSFET930和932的两个控制信号。MOSFET930具有耦合至Vamp电源电压的漏极、从驱动器电路920接收第一控制信号的栅极、以及耦合至MOSFET932漏极的源极，并进一步驱动放大的信号A(t)。MOSFET932具有驱动放大的信号A(t)的漏极、从驱动器电路920接收第二控制信号的栅极、和耦合至电路接地Vss的源极。
D类放大器270a在导通状态和关断状态之间高效转换。在导通状态下，MOSFET930导通并驱动A(t)信号，MOSFET932关断。在关断状态下，MOSFET932导通并经由A(t)信号吸收电流，MOSFET930关断。驱动器电路920产生两个控制信号，使得(1)在任何给定时刻都仅导通一个MOSFET和(2)一个MOSFET的导通至关断的跳变大约与另一个MOSFET的关断至导通的跳变的时间对准。
图9B示出了M位XOR单元260b和M位D类放大器270b的方框图，其分别是图2中的XOR单元260和D类放大器270的另一实施例。XOR单元260b接收1位相位调制信号P(t)和M位包络信号E(t)，并产生M位数字调制信号X(t)，其中M＞1。包络信号E(t)的M位由E1(t)至EM(t)表示。数字调制信号X(t)的M位由Xi(t)至XM(t)表示。
对于图9B所示的实施例而言，XOR单元260b由M个XOR门910a至910m组成。每个XOR门910i，其中i＝a，...，m，接收1位相位调制信号P(t)和包络信号中的一位，或者Ei(t)。每个XOR门910i对两个输入信号上执行“异或”，并提供数字调制信号的一位，或者Xi(t)。
D类放大器270b包括M个驱动器电路920a至920m和M对MOSFET930a和932a至930m和932m。为数字调制信号X(t)的每一位提供一个驱动器电路和一对MOSFET。
对于每个位i而言，其中i＝a，...m，驱动器电路920i和MOSFET930i和932i如图9A所述那样耦合。MOSFET930a和932a用于最低有效位(LSB)，并且具有归一化的信道宽度1。用于更高有效位的随后的每对MOSFET具有的归一化宽度是前面的MOSFET对的宽度的两倍。MOSFET和MOSFET930m和932bm用于最高有效位(MSB)并且具有归一化宽度2M-1。这样，M对MOSFET具有不同的驱动能力。每个驱动器电路920i接收数字调制信号的一位，或者Xi(t)，并提供用于MOSFET930i和932i的两个控制信号。这样，利用数字调制信号的各个位，导通和关断每对MOSFET930i和932i。所有M对MOSFET930a和932a至930m和932m的输出端耦合在一起并驱动放大的信号A(t)。
通常，XOR单元260将相位调制信号P(t)与包络信号E(t)进行数字相乘。XOR单元260可以由一个或多个XOR门实现，如图9A和图9B所示。P(t)和E(t)的乘法也可以由其他类型的乘法器实现，例如混频器、吉尔伯特单元乘法器，等等。
D类放大器270执行数字调制信号X(t)的放大，并且该D类放大器270是功率效率高的。也可以使用其他类型和类别的放大器来放大数字调制信号。
返回去参照图2，电压调节器272可以用于产生D类放大器270的电源电压Vamp。电压调节器272可以接收更高的电源电压Vbat并可以产生D类放大器270的更低的放大器电源电压Vamp。电压调节器272可以用于提高功率效率。由于D类放大器270的最大输出信号电平由放大器电源电压Vamp确定，因此电压调节器272也可以用于功率控制。电压调节器272也可以省略。
图10示出了多状态放大器274a的示意图，其是图3中的放大器274的实施例。放大器274a具有2M个增益状态，它们可以由图3中的FIR滤波器234的M位包络信号E(t)选择。放大器274a包括M对级联耦合的N沟道FET(N-FET)1012a和1014a至1012m和1014m。下方的N-FET1014a至1014m分别具有耦合至电路接地的源极、从衰减器256接收相位调制信号P(t)的栅极、以及耦合至上方的N-FET1012a至1012m的源极的漏极。N-FET1012a至1012m具有接收包络信号E(t)的M个位的栅极、和耦合在一起并耦合至求和点A的漏极。阻抗匹配元件1016耦合在节点A和电源VDD之间。阻抗匹配元件1018耦合在节点A和放大器274a的输出端之间。元件1016和1018为外部负载阻抗提供阻抗匹配，并可以包括电感器、电容器、电阻器等。
M对N-FET可以是二进制加权的，如图10所示。在这种情况下，N-FET1012a和1014a是N-FET1012b和1014b尺寸的一半，其中N-FET1012b和1014b是N-FET1012c和1014c尺寸的一半，N-FET1012c和1014c是N-FET1012d和1014d尺寸的一半，等等。具有相等尺寸的温度计加权的N-FET也可以用于M个位中一些位或所有位(例如，用于预定数量的更高有效位)，以改善2M个增益状态的匹配。
放大器274a按照如下操作。对于每个位i而言，其中i＝a，...，m，如果Ei(t)处于逻辑高，那么N-FET1012i导通，N-FET1014i的漏极电流被路由至求和节点A并因此路由至放大器输出端。反之，如果Ei(t)处于逻辑低，那么N-FET1012i关断，防止N-FET1014i的漏极电流进入求和节点A。按规定尺寸制作N-FET1014a至1014m，以便在饱和区中工作。由于这些N-FET的栅极接收具有恒定幅值的相位调制信号P(t)，所以N-FET1014a至1014m的线性不重要。
本文所述的该数字发送器可以用于各种单载波和多载波调制技术，包括(但不限于)相移键控(PSK)、二进制PSK(BPSK)、正交PSK(QPSK)、正交幅值调制(QAM)、连续相位调制(CPM)、高斯最小频移键控(GMSK)、正交频分复用(OFDM)、交织FDMA(IFDMA)、集中IFDMA(LFDMA)，等等。这些调制技术是本领域公知的。
该数字发送器还可以用于各种系统和应用。例如，该数字发送器可以用在无线通信系统中，例如码分多址(CDMA)系统、时分多址(TDMA)系统、频分多址(FDMA)系统、正交频分多址(OFDMA)系统、全球移动通信(GSM)系统、多输入多输出(MIMO)系统、无线局域网(LAN)等等。CDMA系统可以采用cdma2000，宽带-CDMA(W-CDMA)，或一些其他无线访问技术。
该数字发送器还可以用于各种频带，例如从824至894MHz的蜂窝频带、从1850至1990MHz的个人通信系统(PCS)频带、从1710至1880MHz的数字蜂窝系统(DCS)频带、从890至960MHz的GSM900频带、从1920至2170MHz的国际移动电信-2000(IMT-2000)频带、从411至493MHz的CDMA450频带、从832至925MHz的JCDMA频带、从1750至1870MHz的KPCS频带等等。VCO252可以在期望的RF信道的频率的一倍或多倍下运行，例如四倍的蜂窝频带，两倍的PCS频带，等等。
数字发送器可以在一个或多个集成电路(IC)、专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理设备(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、和/或其他被设计用于执行本文所述功能的电子器件内实现。该数字发送器也可以利用各种IC工艺技术来制造，例如互补金属氧化物半导体(CMOS)、N-MOS、P-MOS、双极-CMOS(Bi-CMOS)、双极等等。CMOS技术可以在相同的IC模具中制造N-FET和P-FET器件，而N-MOS技术仅可以制造N-FET器件，P-MOS技术仅可以制造P-FET器件。该数字发送器可以利用任意的器件尺寸技术来制造(例如，130纳米(nm)、65nm、30nm，等等)。该数字发送器通常更有优势，这是因为IC工艺技术被缩放到更小的几何尺寸。
公开的实施例的前述描述使得本领域技术人员能够制造或者使用本发明。对于本领域技术人员而言，这些实施例的各种修改是显而易见的，在不脱离本发明精神或保护范围的情况下，可以将本文限定的通用原则应用于其他实施例。这样不是要将本发明限制为本文示出的实施例，而是被给予了与本文公开的原则和新颖性特征一致的最广阔的保护范围。

Claims (35)

1.一种装置，包括：
第一电路模块，其用于基于幅值信号来产生包络信号，其中，将所述幅值信号乘以功率控制值以用于提供缩放的幅值信号，并且将所述缩放的幅值信号转换成所述包络信号，其中所述包络信号比所述缩放的幅值信号具有更少的位数但具有更高的速率；
第二电路模块，其用于基于相位信号来产生相位调制信号，所述第二电路模块还用于：对接收的反馈信号进行分频以提供分频后的信号，以及将所述分频后的信号的相位锁定在接收的参考信号的相位以提供所述相位调制信号，其中，相位检测器用于比较所述分频后的信号的相位与所述参考信号的相位，并且提供具有多位分辨率的检测器输出信号，以便产生用于对压控振荡器(VCO)进行相位调制的控制信号；
第三电路模块，其基于所述包络信号和所述相位调制信号来产生数字调制信号；以及
第四电路模块，其用于放大所述数字调制信号并产生输出信号。
2.如权利要求1所述的装置，其中所述第三电路模块包括具有多个增益状态的放大器，所述放大器用于接收所述包络信号和所述相位调制信号并产生所述数字调制信号。
3.如权利要求2所述的装置，其中所述放大器用于以由所述包络信号确定的不同增益来放大所述相位调制信号以产生所述数字调制信号。
4.如权利要求1所述的装置，其中所述第三电路模块包括至少一个异或(XOR)门，其用于接收所述包络信号和所述相位调制信号并产生所述数字调制信号。
5.如权利要求1所述的装置，其中所述第四电路模块包括具有至少一个放大级的D类放大器。
6.如权利要求5所述的装置，其中每个放大级包括一对晶体管，并且其中每个晶体管基于所述数字调制信号而导通和关断。
7.如权利要求5所述的装置，其中每个放大级包括一对金属氧化物半导体场效应晶体管(MOSFET)，并且其中每个MOSFET基于所述数字调制信号而导通和关断。
8.如权利要求5所述的装置，进一步包括：
电压调节器，其用于产生所述D类放大器的电源电压。
9.如权利要求1所述的装置，其中所述第一电路模块包括德尔塔-西格玛(∑Δ)调制器。
10.如权利要求9所述的装置，其中所述∑Δ调制器具有噪声传递函数，该噪声传递函数在与发送频率和接收频率的差值对应的频率处具有至少一个零点。
11.如权利要求9所述的装置，其中所述∑Δ调制器具有可编程的噪声传递函数。
12.如权利要求1所述的装置，其中所述第一电路模块包括数字滤波器，该数字滤波器的传递函数在与发送频率和接收频率的差值对应的频率处具有至少一个零点。
13.如权利要求1所述的装置，其中所述第二电路模块包括：
相位调制锁相环(PLL)，其用于对所述VCO进行相位调制，以获得VCO信号，该VCO信号具有由所述相位调制PLL改变的相位。
14.如权利要求13所述的装置，其中所述第二电路模块进一步包括：
饱和缓冲器，其用于放大所述VCO信号并提供所述相位调制信号。
15.如权利要求13所述的装置，其中所述相位调制PLL包括：
多模分频器，其用于对所述VCO信号进行分频并提供分频后的VCO信号。
16.如权利要求15所述的装置，其中所述相位调制PLL进一步包括：
德尔塔-西格玛(∑Δ)调制器，其用于接收调制信号并为所述多模分频器提供控制信号。
17.如权利要求16所述的装置，其中所述相位调制PLL进一步包括：
至少一个加法器，对于射频(RF)信道而言，其将至少一个值与所述∑Δ调制器的输出相加以产生所述多模分频器的控制信号。
18.如权利要求15所述的装置，其中所述相位调制PLL进一步包括：
环路滤波器，其用于对所述检测器输出信号进行滤波，并提供环路滤波器输出信号，以及
德尔塔-西格玛数模转换器(∑ΔDAC)，其用于基于所述环路滤波器输出信号来产生VCO的控制信号。
19.如权利要求18所述的装置，其中所述相位调制PLL进一步包括：
内插器，其用于内插所述环路滤波器输出信号，以产生内插信号，其中所述∑ΔDAC用于基于所述内插信号来产生所述VCO的控制信号。
20.如权利要求1所述的装置，进一步包括：
第五电路模块，其用于接收同相信号和正交信号，执行从直角坐标至极坐标的转换，以及产生所述幅值信号和所述相位信号。
21.如权利要求20所述的装置，其中所述第五电路模块包括坐标旋转数字计算机(CORDIC)处理器，其用于基于所述同相信号和正交信号来产生所述幅值信号和相位信号。
22.如权利要求20所述的装置，其中所述第五电路模块包括查找表。
23.如权利要求20所述的装置，进一步包括：
内插器，其用于对同相数据采样和正交数据采样进行上采样并提供所述同相信号和正交信号。
24.如权利要求13所述的装置，进一步包括：
VCO校准单元，其产生用于校准所述VCO的频率的控制，以补偿集成电路的过程变化，温度变化，或它们的组合。
25.如权利要求1所述的装置，其中所述输出信号是码分多址(CDMA)系统的射频(RF)调制信号。
26.如权利要求1所述的装置，其中所述输出信号是全球移动通信(GSM)系统的射频(RF)调制信号。
27.一种集成电路，包括：
第一电路模块，其用于基于幅值信号来产生包络信号，其中，将所述幅值信号乘以功率控制值以用于提供缩放的幅值信号，并且将所述缩放的幅值信号转换成所述包络信号，其中所述包络信号比所述缩放的幅值信号具有更少的位数但具有更高的速率；
第二电路模块，其用于基于相位信号来产生相位调制信号，所述第二电路模块还用于：对接收的反馈信号进行分频以提供分频后的信号，以及将所述分频后的信号的相位锁定在接收的参考信号的相位以提供所述相位调制信号，其中，相位检测器用于比较所述分频后的信号的相位与所述参考信号的相位，并且提供具有多位分辨率的检测器输出信号，以便产生用于对压控振荡器(VCO)进行相位调制的控制信号；
第三电路模块，其基于所述包络信号和所述相位调制信号来产生数字调制信号；以及
第四电路模块，其用于放大所述数字调制信号并产生输出信号。
28.如权利要求27所述的集成电路，其中所述第三电路模块包括至少一个异或(XOR)门，其用于接收所述包络信号和所述相位调制信号并产生所述数字调制信号。
29.如权利要求27所述的集成电路，其中所述第四电路模块包括具有至少一个放大级的D类放大器。
30.如权利要求27所述的集成电路，进一步包括：
第五电路模块，其用于接收同相信号和正交信号，执行从直角坐标至极坐标的转换，以及产生所述幅值信号和所述相位信号。
31.一种装置，包括：
用于基于幅值信号来产生包络信号的部件，其中，将所述幅值信号乘以功率控制值以用于提供缩放的幅值信号，并且将所述缩放的幅值信号转换成所述包络信号，其中所述包络信号比所述缩放的幅值信号具有更少的位数但具有更高的速率；
用于基于相位信号来产生相位调制信号的部件，其中所述用于产生所述相位调制信号的部件还包括：用于对接收的反馈信号进行分频以提供分频后的信号的部件，以及用于将所述分频后的信号的相位锁定在接收的参考信号的相位以提供所述相位调制信号的部件，其中，所述用于锁定的部件包括用于比较所述分频后的信号的相位与所述参考信号的相位，并且提供具有多位分辨率的检测器输出信号，以便产生用于对压控振荡器(VCO)进行相位调制的控制信号的部件；
用于基于所述包络信号和所述相位调制信号来产生数字调制信号的部件；以及
用于放大所述数字调制信号以产生输出信号的部件。
32.如权利要求31所述的装置，进一步包括：
用于基于同相信号和正交信号来产生所述幅值信号和所述相位信号的部件。
33.一种装置，包括：
第一电路模块，其用于接收同相信号和正交信号，执行从直角坐标至极坐标的转换，并产生幅值信号和相位信号；
第二电路模块，其包括德尔塔-西格玛(∑Δ)调制器并用于基于所述幅值信号来产生包络信号，其中，将所述幅值信号乘以功率控制值以用于提供缩放的幅值信号，并且所述∑Δ调制器将所述缩放的幅值信号转换成所述包络信号，其中所述包络信号比所述缩放的幅值信号具有更少的位数但具有更高的速率；
第三电路模块，其包括相位调制锁相环(PLL)并用于基于所述相位信号来产生相位调制信号，所述第三电路模块还用于：对接收的反馈信号进行分频以提供分频后的信号，以及将所述分频后的信号的相位锁定在接收的参考信号的相位以提供所述相位调制信号，其中，相位检测器用于比较所述分频后的信号的相位与所述参考信号的相位，并且提供具有多位分辨率的检测器输出信号，以便产生用于对压控振荡器(VCO)进行相位调制的控制信号；
第四电路模块，其用于基于所述包络信号和所述相位调制信号来产生数字调制信号；以及
第五电路模块，其包括D类放大器并用于放大所述数字调制信号以产生输出信号。
34.如权利要求33所述的装置，其中所述第四电路模块包括至少一个异或(XOR)门，其用于接收所述包络信号和所述相位调制信号并产生所述数字调制信号。
35.如权利要求33所述的装置，其中所述第五电路模块包括具有至少一个放大级的D类放大器，其中每个放大级包括一对金属氧化物半导体场效应晶体管(MOSFET)，并且其中每个MOSFET基于所述数字调制信号而导通和关断。
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