JP5578400B2 - 画像表示装置、及び該画像表示装置に用いられる駆動方法 - Google Patents

Description

この発明は、画像表示装置、及び該画像表示装置に用いられる駆動方法に係り、たとえば電子ペーパなどのメモリ性ディスプレイが用いられる場合に適用して好適な画像表示装置、及び該画像表示装置に用いられる駆動方法に関する。

コンテンツを表示する手段として、近年、紙に代わるコンテンツ表示装置が社会的要請として求められている。同コンテンツ表示装置としては、随時更新されるニュース、たとえばサーバから自動配信された最新の新聞コンテンツなどを閲覧できるＡ５乃至Ａ４サイズの表示画面を有する閲覧端末や、駅などで掲示されるＡ２乃至Ａ１サイズ以上の表示画面を有する大型広告掲示板などがある。これらのコンテンツ表示装置は、サーバと無線接続されることによってコンテンツの授受を行い、また、２次電池や太陽電池などから電源が供給されることにより、環境に負荷をかけずに低消費電力で動作することが要求されている。

この場合、コンテンツ表示装置は、たとえば、比較的に大画面で高精細のメモリ性を有するディスプレイ、無線送受信部、及び、制御部などの部品点数の少ない低消費電力の表示回路で構成されることが望ましい。たとえば、Ａｍａｚｏｎ社の書籍ビューワーＫｉｎｄｌｅでは、米Ｅ Ｉｎｋ社のマイクロカプセル型の電気泳動表示素子を用いたＳＶＧＡ（Super Video Graphics Array、８００×６００画素）の解像度をもつＡ６サイズの電子ペーパが搭載され、インターネットを介してコンテンツサーバへ無線接続する機能を備え、パソコンを介さずに、オンラインで書籍やブログ、新聞、雑誌などが直接ダウンロードされて表示される。

図１４は、この種のコンテンツ表示装置で用いられているマイクロカプセル型の電気泳動表示素子の構成を示す概略の断面図である。
この電気泳動表示素子は、同図に示すように、ＴＦＴ（Thin Film Transistor、薄膜トランジスタ）ガラス基板１と、電気泳動素子フィルム２と、対向基板３とが積層されて構成されている。ＴＦＴガラス基板１には、スイッチング素子であるＴＦＴ４と、同ＴＦＴ４に接続されている画素電極５とが設けられている。電気泳動素子フィルム２では、ポリマーのバインダの中に約４０μｍのマイクロカプセル６が敷き詰められている。このマイクロカプセル６の内部には、溶媒が注入されており、溶媒の中にナノレベルの大きさで、マイナスに帯電された白色顔料と、プラスに帯電された黒色顔料とが無数に浮遊している。対向基板３では、基準電位を与えるための対向電極７が形成されている。

この電気泳動表示素子が用いられている表示装置では、画像データに対応した電圧が、画素電極５と対向電極７との間に印加され、白色顔料と黒色顔料とが上下に移動する。たとえば、対向電極７側を表示面とした場合、画素電極５にプラスが印加された場合には、マイナスに帯電した白色顔料が画素電極５に寄ってくるので、黒が表示される一方、画素電極５にマイナスが印加された場合には、プラスに帯電した黒色顔料が画素電極５側に寄ってくるので、白が表示される。また、電気泳動表示素子はメモリ性を有するので、画像の画素データを白から黒に切り替える場合にはマイナスの電圧を与える一方、黒から白に切り替える場合にはプラスの電圧を与え、また、白から白、及び、黒から黒へ表示する場合は、０Ｖを印加することになる。つまり、この表示装置の駆動では、前の画面と次の画面の比較により、電気泳動表示素子にかけるべき信号電圧が決定される。

また、一般に、液晶表示装置などのアクティブマトリクス型の表示装置では、１／６０秒（＝１６．６ミリ秒）を１フレームとし、この１フレームで画像全体が切り替えられる。一方、電気泳動表示素子が用いられている表示装置では、同電気泳動表示素子の応答速度が遅く、複数のフレーム期間にわたって電圧を印加し続けなければ、画面を切り替えられないので、複数のフレーム期間だけ一定の電圧を印加し続けるパルス幅変調（ＰＷＭ、Pulse Width Modulation）駆動が行われる。ここで用いられているマイクロカプセル型の電気泳動表示素子が用いられているメモリ性表示装置では、メモリ性を有するため、画面更新を行う場合、前の画面の履歴を消す必要がある。このため、画面全体を、白→黒→白として、リセット画面で消去してから更新画面の表示を行う駆動方式（以下、「リセット駆動方式」という）、又は、前の画面の画素データと、後の画面の画素データとから、ＬＵＴ（ルック・アップ・テーブル）を参照して画素にかけるべき電圧を決定する駆動方式（以下、「前画面参照駆動方式」という）がとられる。この前画面参照駆動方式は、リセット画面を必要としないため、表示性能に優れているが、前の画面と更新画面とを格納するためのグラッフィックメモリが必要であり、ＬＵＴを適切に設定しないと、前の画面の残像が表示されることがあるという問題点がある。また、グラフィックメモリや周辺回路の規模が大きくなり、消費電力が多くなると共にハード構成が煩雑になるという問題点がある。

上記の表示装置の他、この種の関連技術としては、たとえば、特許文献１に記載された双安定電子光学ディスプレイの駆動方法がある。
このディスプレイでは、複数の画像データがデータ格納部に格納され、また、ＳＲＡＭ（Static Random Access Memory ）から構成されるグラフィックメモリに前の画面と更新画面とが記憶され、両者を比較することで駆動が行われる。このため、グラフィックメモリには、更新画面と前の画面との２画面分以上の容量が必要となる。このグラフィックメモリの容量は、比較的小型のディスプレイサイズでは問題にならないが、ディスプレイサイズが大型の場合、たとえば、モノクロのＡ４サイズのＵＸＧＡ（Ultra eXtended Graphics Array 、１６００×１２００画素）表示の場合、１画素が８ビットのデータとすれば、１６００×１２００×８×２（画面）＝３０．８Ｍビットのグラフィックメモリが必要である。また、広告表示用として、Ａ２サイズのＱＵＸＧＡ（Quad Ultra eXtended Graphics Array、３２００×２４００画素）表示の場合には、３２００×２４００×８×２（画面）＝１２３Ｍビットのグラフィックメモリが必要となる。

また、特許文献２に記載された圧縮メモリデータを有する電気泳動ディスプレイでは、グラフィックメモリへ入力する画面の画面データが、圧縮されて同グラフィックメモリに格納され、次の画面更新時に比較するとき、圧縮された前画面の画像データがリアルタイムに展開され、次の画面の画像データストリームとの比較データが作り出され、ＬＵＴに基づいて、電気泳動ディスプレイにかけるべき信号が計算される。この場合、画像保持時には、前の画面データが圧縮されて保存されているので、同画像保持時には、データを保持するメモリにのみ電源を供給すれば良く、画像保持時の消費電力は小さくなる。

また、特許文献３に記載された表示装置では、グラフィック用のバッファをメモリ領域に動的に確保することにより、グラフィックメモリを含むメモリの容量が有効利用される。すなわち、表示画像の展開／転送が開始されると、表示する状態の１画面を展開するための展開用のメモリ領域がＲＡＭから獲得され、１画面分のオブジェクトが展開されたところで、表示部に電源が供給されて表示画像の更新が行われる。表示画像の更新が済んだところで表示部の電源がオフされて低消費電力化され、また、展開用メモリが開放される。
この例では、グラフィック用のメモリ領域が動的に確保されるので、前の画面データが保持されず、白→黒→白と、リセット画面を入れて前の画面の履歴をディスプレイから消して前の画面の残像が残らないようにした上で、更新画面を表示するというリセット駆動方式がとられていると考えられる。このため、表示コントローラは。簡素化されている。

また、特許文献４に記載された画像表示システムでは、アプリケーションを実行するホスト側により、パネル側に画像の表示を要求する際に、画像を展開する前の画像データがパネル側に対して転送される。パネル側では、画像展開用のパネルメモリが備えられ、ホスト側から転送された画像データに基づいて、パネルメモリに画像が展開されると共に、同パネルメモリに展開された画像がパネルに表示される。

また、特許文献５に記載された画像表示装置では、記憶性液晶を用いたディスプレイに画像が表示され、同ディスプレイに表示されている画像を変更するように指示がなされた場合、ＣＰＵ（中央処理装置）により、現在表示されている画像と変更後の画像とに基づいて、同ディスプレイの少なくとも一部の画像が更新される更新領域が決定される。そして、ＧＰＵ（グラフィックス・プロセシング・ユニット）により、ＣＰＵで更新領域に決定された領域についてのみディスプレイが書き替えられる。

特開２００７−２４９２３０号公報 特表２００７−５１０９４４号公報 特開２００５−２４２０８１号公報 特開２００１−１６６７６１号公報 特開２００７−０１０９７０号公報

しかしながら、上記関連技術では、次のような課題があった。
すなわち、特許文献１に記載された双安定電子光学ディスプレイでは、画像更新時に、グラフィックメモリに前の画面と更新画面の２画面分のデータを与える必要があるため、同グラフィックメモリが肥大化し、消費電力や製造コストが増加するという課題がある。また、画像保持時には、メモリ性の表示手段には電力を与える必要はないが、この画像更新時に前の画面の画像データがグラフィックメモリに格納されているため、前の画面の履歴を保持し続けるには、画像更新以外の画像保持時にもグラフィックメモリに電源を供給し続ける必要があり、画像保持時にも駆動回路で電力が消費され、低消費電力化が困難になるという課題がある。

また、特許文献２に記載された電気泳動ディスプレイでは、上記特許文献１の画像保持時に駆動回路で電力が消費されるという課題は改善されるが、画像更新時には、前の画面のデータを展開する必要があるため、展開した更新画面のデータを保持するメモリや回路が必要となる。このため、グラフィックメモリ自体のサイズは小さくはならず、特に、画像更新時の消費電力の低減は困難である。

特許文献３に記載された表示装置では、表示コントローラが簡素化されているが、前の画面から更新画面の表示を行うまでにリセット画面（白→黒→白など）を入れる必要があり、連続的に文字データなどを表示するには、応答速度や画面ちらつきの点で問題があり、コンテンツ表示装置としては適さない。また、動的にメモリを確保する必要があるなど、メモリマネジメントなどのＯＳの機能が必要となる他、動的にメモリを確保できるサイズのメモリを準備する必要があるので、製造コストが増大するという課題がある。また、画像更新時には、１フレーム分の画像データサイズのグラフィック用メモリ領域が確保されるので、必要なメモリサイズや画像更新時の消費電力は低減されないという課題がある。

特許文献４に記載された画像表示システムでは、ホスト側とパネル側とで処理が分散され、システム全体の仕事量が最適化されるが、この発明とは構成が異なる。

特許文献５に記載された画像表示装置では、記憶性液晶のディスプレイに、常に一定の画像を損なうことなく、より高速に画像が書き替えられるが、この発明とは構成が異なる。

この発明は、上述の事情に鑑みてなされたもので、電子ペーパなどのメモリ性ディスプレイを有し、画像保持時のみでなく、画像更新時にも消費電力が小さく、２次電池や太陽電池などで動作可能な画像表示装置、及び該画像表示装置に用いられる駆動方法を提供することを目的としている。

上記課題を解決するために、この発明の第１の構成は、所定列のデータ線、所定行の走査線、及び前記各データ線と前記各走査線との交差箇所に設けられている画素を有し、前記各画素が、電気泳動表示素子で構成されているメモリ性ディスプレイと、与えられた第１の制御信号に基づいて、与えられたデータ信号に基づく画素データを前記各データ線に書き込むデータ線駆動回路と、与えられた第２の制御信号に基づいて、前記各走査線を所定の順序で駆動するための走査線駆動信号を出力する走査線駆動回路と、画像更新期間中は、前記データ線駆動回路及び前記走査線駆動回路に対して表示用電源を供給し、かつ、与えられた画像データに基づいて、前記データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記走査線駆動回路に前記第２の制御信号を出力する一方、１画面分の画像更新が完了すると、表示用電源の供給を停止して、画像保持期間に移行する表示制御手段とを有する画像表示装置に係り、前記表示制御手段は、１画面の前記画像データを複数のブロックに分けて圧縮して得られる複数の圧縮画像サブブロックデータを複数画面分格納し、画像更新期間中に、前画面の１の前記圧縮画像サブブロックデータとこれに対応する更新画面の１の前記圧縮画像サブブロックデータとを取得する第１の処理と、取得した前画面及び対応する更新画面の各圧縮画像サブブロックデータを展開して合成する第２の処理と、得られた合成画像サブブロックデータに基づいて、前記データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記走査線駆動回路に前記第２の制御信号を出力する第３の処理とを、ブロック単位で繰り返して前画面を順次更新する画像データ更新手段を備えていることを特徴としている。

この発明の第２の構成は、所定列のデータ線、所定行の走査線、及び前記各データ線と前記各走査線との交差箇所に設けられている画素を有し、前記各画素が、電気泳動表示素子で構成されているメモリ性ディスプレイと、与えられた第１の制御信号に基づいて、与えられたデータ信号に基づく画素データを前記各データ線に書き込むデータ線駆動回路と、与えられた第２の制御信号に基づいて、前記各走査線を所定の順序で駆動するための走査線駆動信号を出力する走査線駆動回路と、画像更新期間中は、前記データ線駆動回路及び前記走査線駆動回路に対して表示用電源を供給し、かつ、与えられた画像データに基づいて、前記データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記走査線駆動回路に前記第２の制御信号を出力する一方、１画面分の画像更新が完了すると、表示用電源の供給を停止して、画像保持期間に移行する表示制御手段とを有する画像表示装置に用いられる駆動方法に係り、前記表示制御手段に画像データ更新手段を設けておき、該画像データ更新手段が、１画面の前記画像データを複数のブロックに分けて圧縮して得られる複数の圧縮画像サブブロックデータを複数画面分格納し、画像更新期間中に、前画面の１の前記圧縮画像サブブロックデータとこれに対応する更新画面の１の前記圧縮画像サブブロックデータとを取得する第１の処理と、取得した前画面及び対応する更新画面の各圧縮画像サブブロックデータを展開して合成する第２の処理と、得られた合成画像サブブロックデータに基づいて、前記データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記走査線駆動回路に前記第２の制御信号を出力する第３の処理とを、ブロック単位で繰り返して前画面を順次更新する画像データ更新処理を行うことを特徴としている。

この発明の構成によれば、低消費電力化及びメモリ資源の削減化を図ることができる画像表示装置を実現することができる。

この発明の第１の実施形態である画像表示装置の要部の電気的構成を示すブロック図である。 図１中のデータ格納部２４ａ、作業領域部２３ａ、データ変換回路部２１ｂ及びグラフィックメモリ２２の内部で展開されるデータのフォーマット及びデータの処理を説明する模式図である。 図１中の表示部１０及びデータドライバ１３の要部の電気的構成を示す図である。 図３中の電子ペーパディスプレイ１１の駆動方法の原理を説明する図である。 図３中の電子ペーパディスプレイ１１の駆動方法の原理を説明する図である。 図３中の電子ペーパディスプレイ１１の駆動方法の原理を説明する図である。 図１の画像表示装置の動作を説明するシーケンス図である。 画像表示装置の消費電力を説明する図である。 この発明の第２の実施形態である画像表示装置のデータ格納部２４ａ、作業領域部２３ａ、データ変換回路部２１ｂ及びグラフィックメモリ２２の内部で展開されるデータのフォーマット及びデータの処理を説明する模式図である。 この画像表示装置の画面情報データブロックの読出し及び展開方法を説明する図である。 この発明の第３の実施形態である画像表示装置の要部の電気的構成を示すブロック図である。 図１１中のデータ格納部２４ａ及び表示コントローラ２１₄ 、及び表示コントローラ２１₁ ，２１₂ ，２１₃ の内部で展開されるデータのフォーマット及びデータの処理を説明する模式図である。 図１１の画像表示装置の動作を説明するシーケンス図である。 マイクロカプセル型の電気泳動表示素子の構成を示す概略の断面図である。

発明を実施するための好適な形態は、上記画像データ更新手段が、上記複数画面分の圧縮画像サブブロックデータを順次受信する受信手段と、該受信手段で受信された上記複数画面分の圧縮画像サブブロックデータを格納するデータ格納部と、前画面の１の上記圧縮画像サブブロックデータとこれに対応する更新画面の１の上記圧縮画像サブブロックデータとを取得して、それぞれ展開し、得られた各展開画像サブブロックデータを合成して１の合成画像サブブロックデータを生成するためのデータ変換回路部と、該データ変換回路部で生成された上記合成画像サブブロックデータを格納するグラフィックメモリと、上記グラフィックメモリに格納された合成画像サブブロックデータに基づいて、上記第１及び第２の制御信号及びデータ信号を出力する表示回路部とを有することで、実現される。

また、上記グラフィックメモリは、１の上記合成画像サブブロックデータを格納できる程度の容量を有しているものが好ましい。

また、この発明の好適な形態では、所定列のデータ線、所定行の走査線、及び上記各データ線と上記各走査線との交差箇所に設けられている画素を有し、上記各画素が、電気泳動表示素子で構成されているメモリ性ディスプレイを複数有し、全体で１枚の画面を表示するためのマルチディスプレイと、上記各メモリ性ディスプレイ毎に設けられ、与えられた第１の制御信号に基づいて、与えられたデータ信号に基づく画素データを上記各データ線に書き込む複数のデータ線駆動回路と、上記各メモリ性ディスプレイ毎に設けられ、与えられた第２の制御信号に基づいて、上記各走査線を所定の順序で駆動するための走査線駆動信号を出力する複数の走査線駆動回路と、画像更新期間中は、上記各データ線駆動回路及び上記各走査線駆動回路に対して表示用電源を供給し、かつ、与えられた画像データに基づいて、上記各データ線駆動回路に上記第１の制御信号及びデータ信号を出力すると共に、上記各走査線駆動回路に上記第２の制御信号を出力する一方、１画面分の画像更新が完了すると、表示用電源の供給を停止して、画像保持期間に移行する表示制御手段とを有する画像表示装置に係り、上記表示制御手段は、１画面の上記画像データを複数のブロックに分けて圧縮して得られる複数の圧縮画像サブブロックデータを複数画面分格納する構成とされ、上記各メモリ性ディスプレイ毎に設けられ、画像更新期間中に、前画面の１の上記圧縮画像サブブロックデータとこれに対応する更新画面の１の上記圧縮画像サブブロックデータとを取得する第１の処理と、取得した前画面及び対応する更新画面の各圧縮画像サブブロックデータを展開して合成する第２の処理と、得られた合成画像サブブロックデータに基づいて、上記データ線駆動回路に上記第１の制御信号及びデータ信号を出力すると共に、上記走査線駆動回路に上記第２の制御信号を出力する第３の処理とを、ブロック単位で繰り返して前画面を順次更新する複数の画像データ更新手段が設けられている。

上記表示制御手段は、上記複数画面分の圧縮画像サブブロックデータを順次受信する受信手段と、該受信手段で受信された上記複数画面分の圧縮画像サブブロックデータを格納するデータ格納部とを有し、上記各画像データ更新手段は、前画面の１の上記圧縮画像サブブロックデータとこれに対応する更新画面の１の上記圧縮画像サブブロックデータとを取得して、それぞれ展開し、得られた各展開画像サブブロックデータを合成して１の合成画像サブブロックデータを生成するためのデータ変換回路部と、該データ変換回路部で生成された上記合成画像サブブロックデータを格納するグラフィックメモリと、上記グラフィックメモリに格納された合成画像サブブロックデータに基づいて、上記第１及び第２の制御信号及びデータ信号を出力する表示回路部とから構成されている。

上記各グラフィックメモリは、上記前画面データ及び更新画面データの一部のみを格納可能な容量を有する。また、上記マルチディスプレイは、上記メモリ性ディスプレイがＭ行Ｎ列のマトリクス状に配列されて構成され、上記画像サブブロックデータは、ａＭ×ｂＮ個（ａ，ｂ；整数）で構成されている。上記画像サブブロックデータは、当該画像サブブロックデータに対応する画像を表示する上記メモリ性ディスプレイを表すヘッダが付され、上記各画像データ更新手段は、上記ヘッダに基づいて、該当の上記データ線駆動回路に上記第１の制御信号及びデータ信号を出力すると共に、該当の上記走査線駆動回路に上記第２の制御信号を出力する構成とされている。

実施形態１

図１は、この発明の第１の実施形態である画像表示装置の要部の電気的構成を示すブロック図である。
この形態の画像表示装置は、同図に示すように、表示部１０と、モジュール基板２０とから構成されている。表示部１０は、電子ペーパディスプレイ１１と、ゲートドライバ１２と、データドライバ１３とから構成されている。電子ペーパディスプレイ１１は、メモリ性ディスプレイであり、図示しない所定列のデータ線、所定行の走査線、及び同各データ線と同各走査線との交差箇所に設けられている画素を有し、同各画素は、電気泳動表示素子で構成されている。この場合、電子ペーパディスプレイ１１は、たとえば、Ａ４サイズでＵＸＧＡ（Ultra Extended Graphics Array 、１６００×１２００画素）の解像度を有するマイクロカプセル型電気泳動表示素子を用いたディスプレイであり、図１４と同様に、ＴＦＴガラス基板と、電気泳動素子フィルムと、対向基板とが積層されて構成されている。

データドライバ１３は、モジュール基板２０から与えられた制御信号ｃｔ１（第１の制御信号）に基づいて、同モジュール基板２０から与えられたデータ信号ｄａに基づく画素データを上記各データ線に書き込む。特に、この実施形態では、データドライバ１３は、２値の入力データから、＋１５Ｖ，０Ｖ，−１５Ｖが出力可能な３値ドライバで構成されている。ゲートドライバ１２は、一般的なＬＣＤ（液晶表示装置）用のゲートドライバと同様に、モジュール基板２０から与えられた制御信号ｃｔ２（第２の制御信号）に基づいて、上記各走査線を所定の順序（たとえば、線順次）で駆動するための走査線駆動信号を出力する。

モジュール基板２０は、図示しないサーバなどから与えられる画像データｉｎに基づいて、データドライバ１３に、所定の周期（一定時間間隔）で繰り返される画像保持期間と画像更新期間とに対応して制御信号ｃｔ１及びデータ信号ｄａを出力すると共に、ゲートドライバ１２に、制御信号ｃｔ２を出力する。特に、この実施形態では、モジュール基板２０は、表示コントローラ２１と、グラフィックメモリ２２と、ＲＡＭ２３と、ＲＯＭ２４と、無線送受信部２５と、電源マネジメント部２６と、２次電池２７と、表示電源回路２８とから構成されている。無線送受信部２５は、１画面の画像データｉｎが複数のブロックに分かれて圧縮されている画像サブブロックデータを受信する。特に、この実施形態では、無線送受信部２５は、Bluetooth や、ＵＷＢ（Ultra WideBand）や無線ＬＡＮ（ローカル・エリア・ネットワーク）などから、必要とされる構成を選択して組み合わせることにより構成され、画像サブブロックデータ群や、画面情報データ、ＬＵＴ（Look Up Table 、ルック・アップ・テーブル）データなどを受信する。

ＲＯＭ２４は、たとえば不揮発性のフラッシュＲＯＭで構成され、データ格納部２４ａを有している。データ格納部２４ａは、無線送受信部２５で受信された画像サブブロックデータを複数画面分格納する。なお、このデータ格納部２４ａは、たとえば不揮発性ＲＡＭで構成されていても良い。ＲＡＭ２３は、作業領域部２３ａを有している。作業領域部２３ａは、画面表示時に必要なデータの読み出しに使用され、フラッシュＲＯＭよりも高速なモバイルＲＡＭで構成されている。上記画面表示時に必要なデータとは、前画面データ、更新画面データ、画面情報データである。画面情報データとは、画像サブブロックのアドレス情報テーブル、前画面や更新画面番号、さらに、画面表示に用いるＬＵＴ群や、パネルパラメータである。

表示コントローラ２１は、表示回路部２１ａと、データ変換回路部２１ｂとを有している。データ変換回路部２１ｂは、前画面の画像サブブロックデータ、及び、これに対応した更新画面の画像サブブロックデータを展開するための回路である。特に、この実施形態では、データ変換回路部２１ｂは、画面更新時に、前画面データ（Ｃ）と、更新すべき画像データ（Ｎ）とを変換して、１画素データを前画面の画素データ４ビットと更新画面の画素データ４ビットとを合成した８ビットの“Ｃ：Ｎデータ”に変換するため回路であり、このようなＣ：Ｎデータとすることにより、表示回路部２１ａでのＬＵＴ変換を高速に行うことが可能となる。

グラフィックメモリ２２は、データ変換回路部２１ｂで展開された画像サブブロックデータを格納する。表示回路部２１ａは、グラフィックメモリ２２に格納された画像サブブロックデータに基づいて、制御信号ｃｔ１，ｃｔ２及びデータ信号ｄａを出力する。この場合、表示回路部２１ａは、Ｃ：Ｎデータをグラフィックメモリ２２から読み出してＬＵＴ変換を行い、制御信号ｃｔ１，ｃｔ２及びデータ信号ｄａを出力する。上記グラフィックメモリ２２は、前画面データ及び更新画面データの一部のみを格納可能な容量（たとえば、パネルの数１００ラインバッファ程度の容量）を有し、画像サブブロックデータの展開や、データ変換回路部２１ｂや表示回路部２１ａが計算を行う際のメモリとして用いられる。

２次電池２７は、この画像表示装置全体を動作させるための電力を発生する。表示電源回路２８は、電源マネジメント部２６の制御に基づいて、データドライバ１３に電源を供給する。電源マネジメント部２６は、無線送受信部２５で受信される画像データｉｎに基づいて、画像更新期間に各部に電源を供給する一方、画像保持期間に電源供給を停止する。上記無線送受信部２５、データ格納部２４ａ、データ変換回路部２１ｂ、グラフィックメモリ２２及び表示回路部２１ａにより、画像データ更新手段が構成されている。

図２は、図１中のデータ格納部２４ａ、作業領域部２３ａ、データ変換回路部２１ｂ及びグラフィックメモリ２２の内部で展開されるデータのフォーマット及びデータの処理を説明する模式図である。
データ格納部２４ａには、同図２に示すように、画面情報データが格納されている。画面情報データは、前画面データ番号、更新画面データ番号、及びＬＵＴ番号から構成されている。すなわち、データ格納部２４ａには、表示すべき画像データが格納されている。画像データは、表示順に画像番号（画像データｄ１，ｄ２，…，ｄＮ）が付されている。また、１枚分の画像データも、パネル画面の単数又は複数のラインに対応したサブブロック（Ｂｌｏｃｋ）に分かれて圧縮されている。

たとえば、ＵＸＧＡパネル（ｍ×ｎ、ｍ＝１６００，ｎ＝１２００）に対応したＮ番目の表示データの場合、ｋ個のラインに対応したサブブロックに分かれているとすると、ｎ／ｋ個の画像サブブロックデータＢｌｏｃｋ（ｈ，ｉ）（ｈ＝１，２，…，Ｎ、ｉ＝１，２，…，ｎ／ｋ）に分けられて格納されている。ここで、ｋは、ｎの約数とする。これにより、ｎ／ｋは整数となる。また、ｋがｎの約数でなくｎ／ｋが整数でない場合、ｎ／ｋに代えて、ｎ／ｋよりも大きく、かつｎ／ｋに最も近い整数を用いることができる。これらの画像サブブロックデータＢｌｏｃｋ（ｈ，ｉ）のアドレス情報は、テーブルのフォーマットで、画面情報データとして格納されている。また、他の図示しない画面情報データとして、画面表示の順番を規定する表示テーブル、駆動情報を規定する複数のフレームにわたるＬＵＴ、及び、パネルの縦横の画素数やブランキング期間などを規定するパネルの設定パラメータなどが格納されている。また、ＬＵＴとしては、たとえば、１６階調用のＬＵＴ、２階調用のＬＵＴ、パネル周囲の温度が高いときに用いる高温用ＬＵＴなど、種々のＬＵＴが格納されている。なお、圧縮データは、サーバ上でＰＣ（パソコン）などの専用ソフトを用いて分割及び圧縮されて作成される。圧縮フォーマットは、たとえば、非可逆圧縮形式であるＪＰＥＧ（Joint Photographic Experts Group）形式やＷａｖｅｌｅｔ形式、フラクタル圧縮形式が用いられ、また、可逆圧縮形式であるハフマン符号化、ランレングス符号化、ＬＺＷ（Lempel-Ziv-Welch）などの形式が用いられても良い。また、非可逆圧縮方式と可逆圧縮方式とを組み合わせて圧縮されていても良い。

作業領域部２３ａでは、上記画面情報データと、前画像データと、更新画像データと、使用すべきＬＵＴ（たとえば、１６階調用ＬＵＴ）とが、データ格納部２４ａから転送されて格納されている。データ変換回路部２１ｂでは、作業領域部２３ａから、１ブロック分の前画面のサブブロックデータ及び更新画面のサブブロックデータが転送されて展開及び計算され、Ｃ：ＮデータであるＣＮ（ｉ）（ｉ＝１，２，…，ｎ／ｋ）が１ブロック分だけ合成される。たとえば、前画面データの画像サブブロックデータＢｌｏｃｋ（１，１）、及び、更新画面データの画像サブブロックデータＢｌｏｃｋ（２，１）が転送されて合成され、Ｃ：Ｎデータ［ＣＮ（１）］としてグラフィックメモリ２２へ転送される。グラフィックメモリ２２では、１ブロック分のＣ：Ｎデータ［ＣＮ（１）］が格納される。このグラフィックメモリ２２は、電子ペーパディスプレイ１１で表示が行われるとき、画像情報データブロック（Ｃ：Ｎデータ）ＣＮ（ｉ）（ｉ＝１，…，ｎ／ｋのいずれか１つ）を格納する一時的なバッファとしての働きをする。たとえば、グラフィックメモリ２２に格納されている１画素分のＣ：Ｎデータが、作業領域部２３ａの１６階調用ＬＵＴに基づいて変換され、電子ペーパディスプレイ１１を駆動するためのドライバデータが計算される。

図３は、図１中の表示部１０及びデータドライバ１３の要部の電気的構成を示す図である。
この表示部１０は、同図３に示すように、電子ペーパディスプレイ１１と、ゲートドライバ１２と、データドライバ１３とから構成されている。また、電子ペーパディスプレイ１１は、走査線１４，…，１４と、データ線１５，…，１５と、ＴＦＴ１６，…，１６と、電気泳動表示素子１７，…，１７とから構成されている。電子ペーパディスプレイ１１では、各ＴＦＴ１６のゲート電極が、該当する走査線１４に接続され、ソース電極が、該当するデータ線１５に接続されている。また、各ＴＦＴ１６のドレイン電極に図示しない画素電極が接続され、同画素電極と図示しない対向電極との間に該当の電気泳動表示素子１７が配置されている。

また、データドライバ１３は、選択信号発生回路１８と、電圧選択回路１９とから構成されている。電圧選択回路１９は、トランジスタ１９ａ，１９ｂ，１９ｃから構成されている。このデータドライバ１３では、データ信号ｄａが“００”又は“１１”のときにトランジスタ１９ｂがオン状態となり、データ線１５に０Ｖの駆動電圧が出力される。また、データ信号ｄａが“０１”のときにトランジスタ１９ａがオン状態となり、データ線１５に＋１５Ｖ（黒書込み用電圧）の駆動電圧が出力される。また、データ信号ｄａが“１０”のときにトランジスタ１９ｃがオン状態となり、データ線１５に−１５Ｖ（白書込み用電圧）の駆動電圧が出力される。

電気泳動表示素子１７は、メモリ性を有するため、白（Ｗ）から黒（Ｂ）に遷移させる場合は、＋１５Ｖの駆動電圧を印加し、また、黒（Ｂ）から白（Ｗ）に遷移させる場合は、−１５Ｖの駆動電圧を印加する必要がある一方で、白（Ｗ）を白（Ｗ）、及び黒（Ｂ）を黒（Ｂ）に保持させる場合は、前の白（Ｗ）又は黒（Ｂ）の輝度をリフレッシュするだけで良い。この場合、輝度をリフレッシュしないと、白又は黒の輝度が低下するため、前の画面の残像が電子ペーパディスプレイ１１に認識される。このため、たとえば、２階調表示のディスプレイの場合は、前の画面データと更新画面データに応じた適切な波形の駆動電圧をデータ線１５に印加する必要がある。

図４、図５及び図６は、図３中の電子ペーパディスプレイ１１の駆動方法の原理を説明する図である。
この電子ペーパディスプレイ１１では、同図４に示すように、電気泳動表示素子１７が、たとえば３０フレームで駆動され、最初の１０フレームが黒フレーム（Ｎ１）、次の１０フレームが白フレーム（Ｎ２）、及び、最後の１０フレームが黒フレーム（Ｎ３）となっている。図４（ａ−１）では、前の画面が白（Ｗ）、及び、更新画面が白（Ｗ）のときのデータ線１５に印加する駆動電圧の波形が表され、図４（ａ−２）では、このときの画素の輝度変化の状態が表されている。

すなわち、最初の黒フレーム（Ｎ１）では、リフレッシュのために、＋１５Ｖの駆動電圧が１０フレーム分の時間だけデータ線１５に印加され、画面が一旦黒（Ｂ）となる。次の白フレーム（Ｎ２）では、−１５Ｖの駆動電圧が１０フレーム分の時間だけデータ線１５に印加され、画面が白（Ｗ）輝度にリフレッシュされる。最後の黒フレーム（Ｎ３）では、画面が既に白輝度にリフレッシュされているため、データ線１５に駆動電圧が印加されず、０Ｖが印加される。白（Ｗ）が白（Ｗ）に保持される画素でも白輝度のリフレッシュが必要な理由は、前の画面の白輝度が画像保持期間に輝度が低下し、黒（Ｂ）から白（Ｗ）に切り替えた場合の画素の白輝度と輝度を一致させないと、前の画面が残る残像現象が発生するためである。また、白（Ｗ）→黒（Ｂ）→白Ｗと、一旦黒に遷移させる理由は、駆動波形全体の時間積算においてＤＣ電圧を０Ｖとしないと、たとえば、画素が白輝度の更新が続いた場合、不要なＤＣ電圧が印加され続け、電気泳動表示素子１７がチャージアップするのを防ぐ必要があるためである。たとえば、画素が白輝度の更新が続いた場合、不要なＤＣ電圧が印加され続けることにより、電気泳動表示素子１７がチャージアップするので、これを防止するために、駆動波形全体の時間積算においてＤＣ電圧を０Ｖとする。

次に、図４（ｂ−１）では、前の画面が黒（Ｂ）、及び、更新画面が白（Ｗ）のときのデータ線１５に印加する駆動電圧の波形が表されている。図４（ｂ−２）では、このときの画素の輝度変化の状態が表されている。すなわち、黒（Ｂ）から白（Ｗ）に遷移する場合、黒フレーム（Ｎ１，Ｎ３）では、駆動電圧がデータ線１５に印加されず、白フレームであるＮ２フレームでのみ、−１５Ｖの駆動電圧が１０フレーム分の時間だけ印加され、Ｎ２フレーム期間中に黒（Ｂ）から白（Ｗ）に遷移する。この場合、駆動波形全体の時間積算において、ＤＣ電圧のキャンセルが行われないが、この理由は、この後の白（Ｗ）から黒（Ｂ）に遷移する駆動波形を、図４（ｂ−１）の黒（Ｂ）から（Ｗ）に遷移する駆動波形とでＤＣ成分をキャンセルするようにしておけば、前の画面の黒（Ｂ）、更新画面の白（Ｗ）、及び次の更新画面の黒（Ｂ）の場合に、ＤＣ電圧のキャンセルは成り立ち、白輝度の更新のように不要なＤＣ電圧が印加され続ける恐れがないからである。

また、図５（ｃ−１）では、前の画面が白（Ｗ）、及び、更新画面が黒（Ｂ）のときのデータ線１５に印加する駆動電圧の波形が表され、図５（ｃ−２）では、このときの画素の輝度変化の状態が表されている。図５（ｄ−１）では、前の画面が黒（Ｂ）、及び、更新画面が黒（Ｂ）のときのデータ線１５に印加する駆動電圧の波形が表され、図５（ｄ−２）では、このときの画素の輝度変化の状態が表されている。

以上のような駆動方法を実現するために、図６（ｃ）に示すような２×２のＬＵＴ群ＷＦ（ｎ）を、たとえば、１２８フレーム分用意する。ここで、ＬＵＴ群ＷＦ（ｎ）は、第ｎフレームでのＬＵＴであり、１２８フレーム分の場合、ｎ＝０，１，…，１２７である。
図６（ｃ）では、１つのルック・アップ・テーブルＷＦ（ｎ）が示され、行が更新画面の画素の階調データ、及び、列が更新前の画面の画素の階調データを表す。各行列の交差部のデータＷＦ１１，ＷＦ１２，ＷＦ２１，ＷＦ２２は、データ信号ｄａの“００”（＝０Ｖ）、“１０”（＝−１５Ｖ）、又は“０１”（＝＋１５Ｖ）を表す。最初の１０フレームの黒フレーム（Ｎ１）では、図４（ａ−１）のように、白（Ｗ）→白（Ｗ）の画素に＋１５Ｖ、図４（ｂ−１）のように、黒（Ｂ）→白（Ｗ）の画素に０Ｖ、図５（ｃ−１）のように、白（Ｗ）→黒（Ｂ）の画素に０Ｖ、及び、図５（ｄ−１）のように、黒（Ｂ）→黒（Ｂ）の画素に０Ｖを印加するために、ｎ番目のフレームのＷＦ１１（ｎ）などは、０から１０番目のフレームでは、ＷＦ１１（０〜９）＝“００”、ＷＦ１２（０〜９）＝“００”、ＷＦ２１（０〜９）＝“００”、及び、ＷＦ２２（０〜９）＝“０１”となる。

次の１０フレームの白フレーム（Ｎ２）では、白（Ｗ）→白（Ｗ）の画素に−１５Ｖ，黒（Ｂ）→白（Ｗ）の画素に−１５Ｖ、白（Ｗ）→黒（Ｂ）の画素に０Ｖ、及び、黒（Ｂ）→黒（Ｂ）の画素に−１５Ｖを印加するために、ｎ番目のフレームのＷＦ１１（ｎ）などは、ＷＦ１１（１０〜１９）＝“１０”、ＷＦ１２（１０〜１９）＝“１０”、ＷＦ２１（１０〜１９）＝“００”、及び、ＷＦ２２（１０〜１９）＝“１０”となる。最後の１０フレームの黒フレーム（Ｎ３）では、白（Ｗ）→白（Ｗ）の画素に０Ｖ、黒（Ｂ）→白（Ｗ）の画素に０Ｖ、白（Ｗ）→黒（Ｂ）の画素に＋１５Ｖ、及び、黒（Ｂ）→黒（Ｂ）の画素に＋１５Ｖを印加するために、ＷＦ１１（２０〜２９）＝“００”、ＷＦ１２（２０〜２９）＝“００”、ＷＦ２１（２０〜２９）＝“０１”、及び、ＷＦ２２（２０〜２９）＝“０１”となる。

そして、図６（ｄ）に示すように、表示回路部２１ａ内のドライバデータ計算手段により、ドライバデータ（データ信号ｄａ）が計算される。すなわち、画面情報データから読み出された前の画面の画素データと更新画面の画素データとが合成されたＣｕｒｒｅｎｔ（４ビット）／Ｎｅｘｔ（４ビット）の８ビット（ｂｉｔ）のデータ（ＣとＮとのセット）が、ＬＵＴ群から読み出された第ｎフレームのＬＵＴであるＷＦ（ｎ）を用いて、データ信号ｄａに変換される。たとえば、前の画面が白、かつ後の画面が白の場合はＷＦ１１（ｎ）、前の画面が白、かつ後の画面が黒の場合はＷＦ１２（ｎ）、前の画面が黒、かつ後の画面が白の場合にはＷＦ２１（ｎ）、及び、前の画面が黒、かつ後の画面が黒の場合にはＷＦ２２（ｎ）が読み出される。データドライバ１３では、ＷＦ１１（ｎ）内の“００”などの値が電圧値に変換される。以上の動作が、たとえば３０フレーム分、画面の画素毎に行われる。なお、以上の説明は、画面が２階調の場合であるが、たとえば１６階調の場合は、ＬＵＴを１６×１６マトリクスに拡張することにより、同様に行われる。

図７は、図１の画像表示装置の動作を説明するシーケンス図、及び図８が、画像表示装置の消費電力を説明する図である。
これらの図を参照して、この形態の画像表示装置に用いられる駆動方法の処理内容について説明する。
この画像表示装置では、モジュール基板２０に画像データ更新手段が設けられ、同画像データ更新手段により、１画面の画像データｉｎが複数のブロックに分かれて圧縮されている画像サブブロックデータが格納され、同画像サブブロックデータのうち、前画面の画像サブブロックデータ、及び、これに対応する更新画面の画像サブブロックデータが展開されて格納されると共に、格納された画像サブブロックデータに基づいて、制御信号ｃｔ１，ｃｔ２及びデータ信号ｄａが表示部１０へ出力される（画像データ更新処理）。

この場合、上記画像データ更新手段は、無線送受信部２５と、データ格納部２４ａと、データ変換回路部２１ｂと、グラフィックメモリ２２と、表示回路部２１ａとから構成され、画像データ更新処理では、無線送受信部２５により、１画面の前記画像データが複数のブロックに分かれて圧縮されている画像サブブロックデータが受信される（受信処理）。データ格納部２４ａにより、無線送受信部２５で受信された画像サブブロックデータが格納される（データ格納処理）。データ変換回路部２１ｂにより、前画面の画像サブブロックデータ、及び、これに対応した更新画面の画像サブブロックデータが展開され（データ変換処理）、グラフィックメモリ２２により、データ変換回路部２１ｂで展開された画像サブブロックデータが格納される（画像サブブロックデータ格納処理）。表示回路部２１ａにより、グラフィックメモリ２２に格納された画像サブブロックデータに基づいて、制御信号ｃｔ１，ｃｔ２及びデータ信号ｄａが表示部１０へ出力される（信号出力処理）。また、上記画像サブブロックデータ格納処理では、グラフィックメモリ２２により、前画面データ及び更新画面データの一部のみが格納される。

すなわち、この画像表示装置の全体の動作は、図７に示すように、一定時間間隔で画像更新期間Ｒと画像保持期間Ｈとが繰り返される。これらの管理は、電源マネジメント部２６により行われる。電子ペーパディスプレイ１１を構成する電気泳動表示素子１７は、メモリ性を有するため、画像保持期間Ｈには、表示に関わる回路は動作する必要がない。このため、表示コントローラ２１、グラフィックメモリ２２、表示電源回路２８、作業領域部２３ａ（ＲＡＭ２３）は、電源がオフ状態となっている。画像保持期間Ｈの最初のステップでは、無線送受信部２５は、サーバからのデータ通信を待つ待機モードになっている。データ格納部２４ａも、電源がオフ状態又は待機モードになっている（ステップＡ１）。

サーバからのデータ送信スタートの信号が無線送受信部２５で受信されると、画像データｉｎの受信が開始され、データ格納部２４ａも、電源がオン状態となって画像データが書き込まれる（ステップＡ１ｂ）。この場合、画像データは、電子ペーパディスプレイ１１の表示画面の単数又は複数のラインに対応したサブブロックに分かれて圧縮されていた画像サブブロックデータ群や画面情報データ、ＬＵＴデータであり、データ格納部２４ａに書き込まれる。無線送受信部２５による画像データの受信が終わると、ステップＡ１に遷移する。サーバからの画像更新命令が無線送受信部２５で受信されると、画像更新期間Ｒに移行する。

画像更新期間Ｒでは、表示コントローラ２１、グラフィックメモリ２２、表示電源回路２８、ＲＡＭ２３（作業領域部２３ａ）やデータ格納部２４ａの電源がオン状態となり、モジュール基板２０内部の回路全体がウェークアップする。次に、データ格納部２４ａに格納された画面情報データ、前画面データ、更新画面データ（画像サブブロックデータ）及びＬＵＴデータが、作業領域（作業領域部２３ａ）に展開される（ステップＡ２）。そして、前画面の情報や更新画面情報を有する画面情報データが更新され、データ格納領域（データ格納部２４ａ）に書き込まれる（ステップＡ３）。このステップＡ３では、画像更新期間Ｒの終了後、表示コントローラ２１などの電源がオフ状態とされ、作業領域（作業領域部２３ａ）やグラフィックメモリ２２がデータを失っても、前画面の情報が格納された状態となる。

ステップＡ４では、１つの画像サブブロックデータが展開されてグラフィックメモリ２２に書き込まれ、圧縮データが展開される。次に、表示回路部２１ａでは、グラフィックメモリ２２から読み込んだＬＵＴや画面情報データから、ドライバデータを計算し、データドライバ１３に対し、データ信号ｄａ（ドライバデータ）を出力する。表示回路部２１ａからデータ信号ｄａ（ドライバデータ）が出力された後、１画面の更新が終了していない場合、画面情報データブロックが読み込まれ、ドライバデータ計算及び出力が繰り返される（ステップＡ４）。以上の動作が駆動期間分だけ行われた後、表示用の電源（表示電源回路２８）がオフ状態とされ、画像保持期間ＨのステップＡ１に戻る。

この画像表示装置のメモリサイズ及び消費電力について、従来の圧縮を行わない場合と比較する。１画面のデータは、それぞれ、１０個の画像サブブロックに分かれて、たとえば図８に示すように、２０％（１／５）の圧縮率でＪＰＥＧ圧縮されるとする。作業領域のメモリサイズは、表示パネルがＵＸＧＡ，８ビットモノクロ表示として、２画面分の画像データが、１６００×１２００×８×２×２０％（＝６Ｍビット）、ＬＵＴ他が１Ｍビットの合計７Ｍビットとなる。また、グラフィックメモリ２２は、１６００×１２００×８×（１／１０）×２バッファ（＝３Ｍビット）で、合計１０Ｍビット程度となる。一方、従来の圧縮を行わない場合、３１Ｍビット程度であるから、約１／３に削減される。メモリは、画像更新時（５０〜１００ＭＨｚで動作時）に１Ｍビット当たり１０ｍＷ程度消費するので、２０Ｍビットでは、２００ｍＷ程度の低消費電力化をはかることが可能となる。

この画像表示装置全体では、画像更新時に従来の５１０ｍＷに対して３００ｍＷまで削減された。表示コントローラ２１で、さらなる低消費電力化が図れれば、メモリ削減による低消費電力化の効果がさらに大きくなる。また、通常では、作業領域用のメモリやグラフィックメモリを表示コントローラ２１に内蔵した場合には、プロセスがメモリに特化していないため、待機時にメモリ部の１ｍＷ以下の低消費電力化は困難であるが、この実施形態では、画面情報データをＲＯＭ２４のデータ格納領域（データ格納部２４ａ）に格納するため、画像保持時にメモリの電源をオフ状態とすることができる。このため、特殊なプロセスを用いることなく、表示コントローラ２１に容易にメモリを内蔵することができ、部品点数やコストの削減と画像保持時の低消費電力化が可能となる。

以上のように、この第１の実施形態では、表示すべき画像データに適切なブロック形式の圧縮を施した画像サブブロックデータに分割し、データ格納領域（データ格納部２４ａ）に保存し、グラフィックメモリ２２には画像サブブロック毎に展開することにより、同グラフィックメモリ２２の容量の削減が可能となる。また、この画像表示装置では、画像保持時にメモリの電源をオフ状態とすることができるので、特殊なプロセスを用いることなく表示コントローラ２１に容易にメモリを内蔵することができ、部品点数や製造コストの削減と画像保持時の低消費電力化が可能となる。

実施形態２

図９は、この発明の第２の実施形態である画像表示装置のデータ格納部２４ａ、作業領域部２３ａ、データ変換回路部２１ｂ及びグラフィックメモリ２２の内部で展開されるデータのフォーマット及びデータの処理を説明する模式図である。
この形態の画像表示装置では、データ格納部２４ａ、作業領域部２３ａ、グラッフィックメモリ２２の各部に展開される画像データフォーマット、特に、１画面のデータを画像サブブロックデータに分割する分割の方法が第１の実施例と異なっている。すなわち、図９に示すように、データ格納部２４ａには、表示すべき画像データが、表示順に所定のフォーマットで格納されている。

たとえば、画像データは、表示順に画像番号（ｄ１，ｄ２，…，ｄＮ）が付されている。
また、画像データ１枚分も、パネル画面のｋ×ｌのサブブロックに分かれて圧縮されている。たとえば、ＵＸＧＡパネル（ｍ＝１６００，ｎ＝１２００）に対して４×１０ブロックに分かれて分割されている。この場合、各サブブロックの大きさは、４００×１２０画素サイズとなる。これらＢｌｏｃｋ（ｈ、ｋ、ｌ）（ｈ＝１，２，…，Ｎ）のアドレス情報は、テーブルとして、格納されている。なお、圧縮データは、サーバ上でＰＣなどの専用ソフトにより、分割及び圧縮されて作られる。圧縮フォーマットは、第１の実施形態と同様に、非可逆圧縮形式であるＪＰＥＧ形式やＷａｖｅｌｅｔ形式、フラクタル圧縮形式が用いられ、また、可逆圧縮形式であるハフマン符号化、ランレングス符号化、ＬＺＷなどの形式が用いられても良い。

作業領域部２３ａには、画面情報データと、前の画像データと更新画像データと、使用すべきＬＵＴとが、データ格納部２４ａから転送されて格納されている。グラフィックメモリ２２では、電子ペーパディスプレイ１１で表示が行われるとき、前画面のサブブロックデータと更新画面のサブブロックデータとから展開、及び計算されたＣ：ＮデータであるＣＮ（ｋ，ｌ）が所定数だけ格納されている。たとえば、１６００×１２００画素に対し、データが単位ブロック４００×１２０画素に分割されているとき、ライン側には４分割されているので、ライン側のデータを全て読み出せるように、Ｃ：ＮデータであるＣＮ（１，１），ＣＮ（２，１），ＣＮ（３，１），ＣＮ（４，１）が展開されている。これは、ドライバデータ（データ信号ｄａ）は、ラインに沿って出力されるため、ライン側のデータは、一括で展開及び読出しが実行されることが望ましいからである。

図１０は、この画像表示装置の画面情報データブロックの読出し及び展開方法を説明する図である。
この図を参照して、この形態の画像表示装置に用いられる駆動方法の処理内容について説明する。
この画像表示装置では、画像更新期間Ｒにおける画面情報データブロックの読出し及び展開方法が、第１の実施形態と異なっている。すなわち、データ変換回路部２１ｂにより、作業領域部２３ａから画像サブブロックデータが読み出されて展開され、前の画像データ（８ビット中上位４ビット）と更新画像データ（８ビット中上位４ビット）とが画素毎にパックされ、Ｃ：Ｎデータとなるように計算され、グラフィックメモリ２２に展開される。

これらの読出し及び展開は、ラインのブランク期間中に行う必要があるため、データ変換回路部２１ｂによる画像サブブロック展開及びＣ：Ｎ計算は、パラレルに複数が同時に行われる必要がある。たとえば、ＵＸＧＡ１６００×１２００画素に対し、データが単位ブロック４００×１２０画素に分割されている場合には、ライン側に４分割されているので、４つのデータブロック読出し回路３１，３２，３３，３４がパラレルに動作し、Ｃ：ＮデータであるＣＮ（１，１），ＣＮ（２，１），ＣＮ（３，１），ＣＮ（４，１）のグラフィックメモリ２２への展開が同時に行われる。この後、第１の実施形態と同様の処理が行われ、表示回路部２１ａ内のドライバデータ計算回路２１ｃにより、ドライバデータ（データ信号ｄａ）が出力される。

以上のように、この第２の実施形態では、データ変換回路部２１ｂ中の４つのデータブロック読出し回路３１，３２，３３，３４がパラレルに動作するので、第１の実施形態の利点に加え、読出し速度が速い。また、データブロック読出し回路３１，３２，３３，３４がダブルバッファ構造になっていれば、前のブロックの書き込み中に裏で読出し及び展開を行うことが可能であり、回路の動作が安定するという利点がある。

実施形態３

図１１は、この発明の第３の実施形態である画像表示装置の要部の電気的構成を示すブロック図である。
この形態の画像表示装置では、同図１１に示すように、図１中の表示部１０及びモジュール基板２０に代えて、異なる構成の表示部４０及び共通モジュール基板２０Ａが設けられている。表示部４０は、電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ と、ゲートドライバ４２₁ ，４２₂ ，４２₃ ，４２₄ と、データドライバ４３₁ ，４３₂ ，４３₃ ，４３₄ と、サブ基板４４₁ ，４４₂ ，４４₃ ，４４₄ とから構成されている。電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ は、図１中の電子ペーパディスプレイ１１と同様に構成され、２行２列のマトリクス状に配列されて全体で１枚の画面を表示するためのマルチディスプレイとして構成されている。

データドライバ４３₁ ，４３₂ ，４３₃ ，４３₄ は、各電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ 毎に設けられ、与えられた各制御信号ｃｔ１に基づいて、与えられた各データ信号ｄａに基づく画素データを各電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ のデータ線に書き込む。ゲートドライバ４２₁ ，４２₂ ，４２₃ ，４２₄ は、各電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ 毎に設けられ、与えられた制御信号ｃｔ２に基づいて、同各電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ の走査線を所定の順序で駆動するための走査線駆動信号を出力する。

共通モジュール基板２０Ａでは、図１中の表示コントローラ２１及びグラフィックメモリ２２に代えて、ブロックデータ読出し回路部２９が設けられている。データ格納部２４ａでは、サーバより取得された画像データｉｎが、１画面の画面データを複数のブロックに分けて圧縮された画像サブブロックデータに分割されて、複数枚分格納されている。ここで、画像サブブロックデータは、各電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ に対応したサブブロックサイズ、すなわち、１画面を４分割にして圧縮されていても良く、また、それよりも細かく分割されていても良いが、複数のサブブロックで１枚のディスプレイの画面が構成されるように分割されていなければならない。たとえば、この画像表示装置のように、４つの電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ を有する場合、１画面を２×２、２×４、４×４、４×８などに分割してサブブロックを構成することは可能であるが、３×３に分割してサブブロックを構成してはならない。すなわち、Ｍ行Ｎ列のマトリクス状に配列されたディスプレイを有するマルチディスプレイシステムの場合は、画像サブブロックデータはａＭ×ｂＮ（ａ，ｂ；整数）で構成されなくてはならない。その理由は、以上のように分割を行わないと、ディスプレイ間を跨がるサブブロックデータが生じ、効率的にデータをサブ基板に送信することが困難になるからである。

ブロックデータ読出し回路部２９は、データ格納部２４ａから画像サブブロックデータを読み出して、サブ基板４４₁ ，４４₂ ，４４₃ ，４４₄ に送信する。この場合、上記画像サブブロックデータは、当該画像サブブロックデータに対応する画像を表示する電子ペーパディスプレイを表すヘッダ（たとえば、ディスプレイＩＤ）が付されている。サブ基板４４₁ ，４４₂ ，４４₃ ，４４₄ は、それぞれ表示コントローラを有している。たとえばサブ基板４４₄ では、表示コントローラ２１₄ が設けられている。表示コントローラ２１₄ は、図１中の表示回路部２１ａ、データ変換回路部２１ｂ及びグラフィックメモリ２２と同様の機能を有する表示回路部２１ａ₄ 、データ変換回路部２１ｂ₄ 及びグラフィックメモリ２２₄ から構成されている。また、サブ基板４４₁ ，４４₂ ，４４₃ も、表示コントローラ２１₄ と同様の構成の図示しない表示コントローラ２１₁ ，２１₂ ，２１₃ が設けられている。

図１２は、図１１中のデータ格納部２４ａ及び表示コントローラ２１₄ 、及び表示コントローラ２１₁ ，２１₂ ，２１₃ の内部で展開されるデータのフォーマット及びデータの処理を説明する模式図である。
データ格納部２４ａには、表示すべき画像データが、表示順に所定のフォーマットで格納されている。すなわち、データ格納部２４ａでは、同図１２に示すように、画像データは、表示順に画像番号（画像データｄ１，ｄ２，…，ｄＮ）が付されている。それぞれの画像データは、サブブロックに分割されて圧縮されている。画像表示装置にＭ×Ｎ個の電子ペーパディスプレイが設けられている場合、画像サブブロックの分割数は、ａＭ×ｂＮで構成する必要がある。画像サブブロックデータには、電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ を表すヘッダが付され、同各ディスプレイのサブ基板４４₁ ，４４₂ ，４４₃ ，４４₄ の表示コントローラ２１₁ ，２１₂ ，２１₃ ，２１₄ で同ヘッダが解析されることにより、表示に該当するデータか否かが判別される。この画像表示装置では、２×２個のディスプレイが設けられているので、データ格納部２４ａには、２×２に分割されてサブブロックデータＢｌｏｃｋ（ｈ，ｋ，ｌ）（ｈ＝１，２，…，Ｎ：画像データ数，ｋ＝１，２，ｌ＝１，２）が格納されている。なお、画像サブブロックデータは、圧縮されて格納されていることが好ましいが、データ格納部２４ａのストレージサイズが十分にある場合には、非圧縮で格納されていても良い。

データ格納部２４ａの画像サブブロックデータは、ブロックデータ読出し回路部２９により読み出され、画面情報データに従って、前画面のサブブロックデータＢｌｏｃｋ（１，１，１）及び更新画面のサブブロックデータＢｌｏｃｋ（２，１，１）がサブ基板４４₁ の表示コントローラ２１₁ に送信される。同様に、前画面のサブブロックデータＢｌｏｃｋ（１，２，１）及び更新画面のサブブロックデータＢｌｏｃｋ（２，２，１）がサブ基板４４₂ の表示コントローラ２１₂ 、前画面のサブブロックデータＢｌｏｃｋ（１，１，２）及び更新画面のサブブロックデータＢｌｏｃｋ（２，１，２）がサブ基板４４₃ の表示コントローラ２１₃ 、及び、前画面のサブブロックデータＢｌｏｃｋ（１，２，２）及び更新画面のサブブロックデータＢｌｏｃｋ（２，２，２）がサブ基板４４₄ の表示コントローラ２１₄ にそれぞれ送信される。そして、表示コントローラ２１₁ ，２１₂ ，２１₃ ，２１₄ のデータ変換回路部２１ｂ₁ ，２１ｂ₂ ，２１ｂ₃ ，２１ｂ₄ により、各サブブロックデータから計算されたＣ：ＮデータＣＮ（ｉ，ｊ）がグラフィックメモリ２２₁ ，２２₂ ，２２₃ ，２２₄ に展開されて格納される。

図１３は、図１１の画像表示装置の動作を説明するシーケンス図である。
この図を参照して、この形態の画像表示装置に用いられる駆動方法の処理内容について説明する。
この画像表示装置では、共通モジュール基板２０Ａにより、１画面の画像データｉｎが複数のブロックに分かれて圧縮されている画像サブブロックデータが格納される。そして、各電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ 毎に画像データ更新手段が設けられ、同各画像データ更新手段により、共通モジュール基板２０Ａに格納されている画像サブブロックデータのうち、前画面の画像サブブロックデータ、及び、これに対応する更新画面の画像サブブロックデータが展開されて格納されると共に、格納された画像サブブロックデータに基づいて、各制御信号ｃｔ２がゲートドライバ４２₁ ，４２₂ ，４２₃ ，４２₄ に出力されると共に、各制御信号ｃｔ１及びデータ信号ｄａがデータドライバ４３₁ ，４３₂ ，４３₃ ，４３₄ へ出力される（画像データ更新処理）。

この場合、共通モジュール基板２０Ａに、無線送受信部２５と、データ格納部２４ａとが設けられ、同無線送受信部２５により、１画面の画像データｉｎが複数のブロックに分かれて圧縮されている画像サブブロックデータが受信され（受信処理）、同データ格納部２４ａにより、同無線送受信部２５で受信された画像サブブロックデータが格納される（データ格納処理）。また、上記各画像データ更新手段は、データ変換回路部２１ｂ₁ ，２１ｂ₂ ，２１ｂ₃ ，２１ｂ₄ と、グラフィックメモリ２２₁ ，２２₂ ，２２₃ ，２２₄ と、表示回路部２１ａ₁ ，２１ａ₂ ，２１ａ₃ ，２１ａ₄ とから構成され、データ変換回路部２１ｂ₁ ，２１ｂ₂ ，２１ｂ₃ ，２１ｂ₄ により、前画面の画像サブブロックデータ、及び、これに対応した更新画面の画像サブブロックデータが展開される（データ変換処理）。

グラフィックメモリ２２₁ ，２２₂ ，２２₃ ，２２₄ により、データ変換回路部２１ｂ₁ ，２１ｂ₂ ，２１ｂ₃ ，２１ｂ₄ で展開された画像サブブロックデータが格納され（画像サブブロックデータ格納処理）、表示回路部２１ａ₁ ，２１ａ₂ ，２１ａ₃ ，２１ａ₄ により、グラフィックメモリ２２₁ ，２２₂ ，２２₃ ，２２₄ に格納された画像サブブロックデータに基づいて、制御信号ｃｔ１，ｃｔ２及びデータ信号ｄａが出力される（信号出力処理）。上記画像サブブロックデータ格納処理では、各グラフィックメモリ２２₁ ，２２₂ ，２２₃ ，２２₄ により、前画面データ及び更新画面データの一部のみが格納される。

すなわち、この画像表示装置の全体の動作は、図１３に示すように、一定時間間隔で画像更新期間Ｒと画像保持期間Ｈとが繰り返される。これらの管理は、電源マネジメント部２６により行われる。電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ を構成する電気泳動表示素子１７は、メモリ性を有するため、画像保持期間Ｈには、表示に関わる回路は動作する必要がない。このため、共通モジュール基板２０Ａ上の表示電源回路２８、作業領域部２３ａ、ブロックデータ読出し回路２９は、電源がオフ状態となっている。また、各サブ基板４４₁ ，４４₂ ，４４₃ ，４４₄ 上の表示コントローラ２１₁ ，２１₂ ，２１₃ ，２１₄ も、電源がオフ状態となっている。また、画像保持期間Ｈの最初のステップでは、無線送受信部２５は、サーバからのデータ通信を待つ待機モードになっている。データ格納部２４ａも、電源がオフ状態又は待機モードになっている（ステップＢ１）。

サーバからのデータ送信スタートの信号が無線送受信部２５で受信されると、画像データｉｎの受信が開始され、データ格納部２４ａも、電源がオン状態となって画像データｉｎが書き込まれる（ステップＢ１ｂ）。この場合、画像データｉｎは、電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ の表示画面の単数又は複数のラインに対応したサブブロックに分かれて圧縮されていた画像サブブロックデータ群や画面情報データ、ＬＵＴデータであり、データ格納部２４ａに書き込まれる。無線送受信部２５による画像データｉｎの受信が終わると、ステップＢ１に遷移する。サーバからの画像更新命令が無線送受信部２５で受信されると、画像更新期間Ｒに移行する。

画像更新期間Ｒでは、共通モジュール基板２０Ａ上の回路全体及び表示コントローラ２１₁ ，２１₂ ，２１₃ ，２１₄ がウェークアップする。次に、データ格納部２４ａに格納された画面情報データ、前画面データ、更新画面データ（画像サブブロックデータ）及びＬＵＴデータが、作業領域（作業領域部２３ａ）に展開される（ステップＢ２）。そして、前の画面の情報や更新画面情報を有する画面情報データが更新され、データ格納領域（データ格納部２４ａ）に書き込まれる（ステップＢ３）。このステップＢ３では、画像更新期間Ｒの終了後、表示コントローラ２１₁ ，２１₂ ，２１₃ ，２１₄ などの電源がオフ状態とされ、グラフィックメモリ２２₁ ，２２₂ ，２２₃ ，２２₄ や作業領域（作業領域部２３ａ）がデータを失っても、前の画面情報が格納された状態となる。

そして、ブロックデータ読出し回路２９により、サブブロックデータ群やＬＵＴが各サブ基板４４₁ ，４４₂ ，４４₃ ，４４₄ に転送される。画像サブブロックデータには、電子ペーパディスプレイを表すヘッダが付されており、各サブ基板４４₁ ，４４₂ ，４４₃ ，４４₄ の表示コントローラ２１₁ ，２１₂ ，２１₃ ，２１₄ では、同ヘッダが解析されることで、当該電子ペーパディスプレイパネルに向けられた画像データか否かが判断され、当該電子ペーパディスプレイに向けられた画像サブブロックデータである場合、当該サブ基板の表示コントローラのデータ変換回路部に書き込まれる（ステップＢ４）。各サブ基板４４₁ ，４４₂ ，４４₃ ，４４₄ 上の表示コントローラ２１₁ ，２１₂ ，２１₃ ，２１₄ では、データ変換回路部２１ｂ₁ ，２１ｂ₂ ，２１ｂ₃ ，２１ｂ₄ 上のサブブロックデータが、それぞれ展開され、グラフィックメモリ２２₁ ，２２₂ ，２２₃ ，２２₄ に書き込まれる。

次に、表示コントローラ２１₁ ，２１₂ ，２１₃ ，２１₄ では、グラフィックメモリ２２₁ ，２２₂ ，２２₃ ，２２₄ のデータに基づいて、表示回路部２１ａ₁ ，２１ａ₂ ，２１ａ₃ ，２１ａ₄ により各ドライバデータ（データ信号ｄａ）が計算され、データドライバ４３₁ ，４３₂ ，４３₃ ，４３₄ に対して、同各ドライバデータ（データ信号ｄａ）が出力される。各ドライバデータ（データ信号ｄａ）が出力された後、１画面の更新が終了していない場合は、画面ブロックデータ展開、ドライバデータ計算及び出力が繰り返される（ステップＢ５）。以上の動作が駆動期間分だけ行われた後、表示用の電源がオフ状態とされ、画像保持期間ＨのステップＢ１に戻る。

以上のように、この第３の実施形態では、データ格納部２４ａに格納された画像データｉｎが、電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ の画面に対応したサブブロックに分けられて圧縮されて格納され、共通モジュール基板２０Ａから転送された画像サブブロックデータが、サブ基板４４₁ ，４４₂ ，４４₃ ，４４₄ のグラフィックメモリ２２₁ ，２２₂ ，２２₃ ，２２₄ に展開され、表示が行われるので、あらかじめデータ格納部２４ａに格納された画像データｉｎは、サブブロックがＭ行Ｎ列のマルチディスプレイシステムに対応したａＭ×ｂＮ（ａ，ｂ；整数）で構成され、各ディスプレイに対する配信が容易に行われる。また、表示すべき画像データを格納するデータ格納部２４ａ及び無線送受信部２５は、共通モジュール基板２０Ａ上に設けられ、複数のディスプレイに対して１つのみ設けられていれば良いので、ハード構成の低減や低消費電力化が可能である。また、データ格納部２４ａに格納された画像データは、電子ペーパディスプレイ４１₁ ，４１₂ ，４１₃ ，４１₄ の画面に応じて４つに分割されて圧縮されており、これらのデータにディスプレイＩＤがヘッダとして付されてサブ基板４４₁ ，４４₂ ，４４₃ ，４４₄ に配信されるので、同サブ基板の表示コントローラで同ヘッダが解析されることにより、表示に該当するデータか否かが判別され、この画像表示装置が比較的簡単なハード構成で実現する。

以上、この発明の実施形態を図面により詳述してきたが、具体的な構成は同実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、図１中の作業領域部２３ａ及びグラフィックメモリ２２は、同一メモリ内で構成されていても良い。また、データ格納部２４ａ、及び作業領域部２３ａは、それぞれＲＯＭ２４、及びＲＡＭ２３という異なる部品で構成されているが、同じ部品、たとえば、クロックを与えなくても数１０μＷ程度の超低消費電力でデータを保持し続けるデータ保持モード付のモバイルＲＡＭなどで構成されていても良い。また、画像データｉｎの圧縮率が高く、作業領域のメモリ容量が小さくて済む場合には、表示コントローラ２１に作業領域メモリを含めても良い。

また、図１中のデータ格納部２４ａに格納される画像データは、前の画像と次の画像との差分データをサブブロックに分けて圧縮しておいても良い。上記第１及び第２の実施形態では、画像は、たとえば、１番目、２番目など、あらかじめ決められた順番で表示されるが、たとえば１番目と１０番目などで画像自体をブロックに分けて圧縮して格納しておけば、１０番目に画像を飛ばすことも可能である。また、ＬＵＴ変換によりフレーム毎のドライバデータ（データ信号）に変換されたデータ自体をブロック分割及び圧縮してデータ格納部２４ａに格納しておくことも可能である。この場合、データ格納部２４ａを構成するストレージの読出し速度が速ければ、画像情報格納手段は不要になり、また、遅い場合には、読出しスピードの速いＲＯＭやＲＡＭを画像情報格納手段を構成するデバイスとして用いて、画像更新時にデータを転送するだけでも良い。このような構成をとることで、画像表示前のデータの計算が簡単になり、表示回路部２１ａの構成が簡単になる。

また、第３の実施形態では、図１１中の電子ペーパディスプレイは、４つに限定されず、マトリクス状に配列されて全体で１枚の画面を表示するためのマルチディスプレイとして構成されていれば良い。また、図１及び図１１中の２次電池２７は、太陽電池でも良い。

この発明は、２次電池や太陽電池などを電源として、低消費電力で動作する電子掲示板や電子広告システムなどのコンテンツ表示装置全般に適用できる。

１０ 表示部（画像表示装置の一部）
１１ 電子ペーパディスプレイ（メモリ性ディスプレイ）
１２ ゲートドライバ（走査線駆動回路）
１３ データドライバ（データ線駆動回路）
１４ 走査線（メモリ性ディスプレイの一部）
１５ データ線（メモリ性ディスプレイの一部）
１６ ＴＦＴ（メモリ性ディスプレイの一部）
１７ 電気泳動表示素子（画素、メモリ性ディスプレイの一部）
２０ モジュール基板（画像表示装置の一部、表示制御手段）
２０Ａ 共通モジュール基板（画像表示装置の一部）
２１ 表示コントローラ（画像データ更新手段の一部）
２１ａ 表示回路部（画像データ更新手段の一部）
２１ｂ データ変換回路部（画像データ更新手段の一部）
２１₄ 表示コントローラ（画像データ更新手段の一部）
２１ａ₄ 表示回路部（画像データ更新手段の一部）
２１ｂ₄ データ変換回路部（画像データ更新手段の一部）
２２，２２₄ グラフィックメモリ（画像データ更新手段の一部）
２３ ＲＡＭ（画像データ更新手段の一部）
２３ａ 作業領域部（画像データ更新手段の一部）
２４ ＲＯＭ（画像データ更新手段の一部）
２４ａ データ格納部（画像データ更新手段の一部）
２５ 無線送受信部（画像データ更新手段の一部）
２６ 電源マネジメント部（表示制御手段の一部）
２７ ２次電池（表示制御手段の一部）
２８ 表示電源回路（表示制御手段の一部）
２９ ブロックデータ読出し回路部（表示制御手段の一部）
４０ 表示部（画像表示装置の一部）
４１₁ ，４１₂ ，４１₃ ，４１₄ 電子ペーパディスプレイ（マルチディスプレイ）
４２₁ ，４２₂ ，４２₃ ，４２₄ ゲートドライバ（走査線駆動回路）
４３₁ ，４３₂ ，４３₃ ，４３₄ データドライバ（データ線駆動回路）
４４₁ ，４４₂ ，４４₃ ，４４₄ サブ基板（画像データ更新手段の一部）

Claims (14)

1. 所定列のデータ線、所定行の走査線、及び前記各データ線と前記各走査線との交差箇所に設けられている画素を有し、前記各画素が、電気泳動表示素子で構成されているメモリ性ディスプレイと、
   与えられた第１の制御信号に基づいて、与えられたデータ信号に基づく画素データを前記各データ線に書き込むデータ線駆動回路と、
   与えられた第２の制御信号に基づいて、前記各走査線を所定の順序で駆動するための走査線駆動信号を出力する走査線駆動回路と、
   画像更新期間中は、前記データ線駆動回路及び前記走査線駆動回路に対して表示用電源を供給し、かつ、与えられた画像データに基づいて、前記データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記走査線駆動回路に前記第２の制御信号を出力する一方、１画面分の画像更新が完了すると、表示用電源の供給を停止して、画像保持期間に移行する表示制御手段とを有する画像表示装置であって、
   前記表示制御手段は、
   １画面の前記画像データを複数のブロックに分けて圧縮して得られる複数の圧縮画像サブブロックデータを複数画面分格納し、画像更新期間中に、
   前画面の１の前記圧縮画像サブブロックデータとこれに対応する更新画面の１の前記圧縮画像サブブロックデータとを取得する第１の処理と、
   取得した前画面及び対応する更新画面の各圧縮画像サブブロックデータを展開して合成する第２の処理と、
   得られた合成画像サブブロックデータに基づいて、前記データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記走査線駆動回路に前記第２の制御信号を出力する第３の処理とを、
   ブロック単位で繰り返して前画面を順次更新する画像データ更新手段を備えていることを特徴とする画像表示装置。
2. 前記画像データ更新手段は、
   前記複数画面分の圧縮画像サブブロックデータを順次受信する受信手段と、
   該受信手段で受信された前記複数画面分の圧縮画像サブブロックデータを格納するデータ格納部と、
   前画面の１の前記圧縮画像サブブロックデータとこれに対応する更新画面の１の前記圧縮画像サブブロックデータとを取得して、それぞれ展開し、得られた各展開画像サブブロックデータを合成して１の合成画像サブブロックデータを生成するためのデータ変換回路部と、
   該データ変換回路部で生成された前記合成画像サブブロックデータを格納するグラフィックメモリと、
   前記グラフィックメモリに格納された合成画像サブブロックデータに基づいて、前記第１及び第２の制御信号及びデータ信号を出力する表示回路部とを有してなることを特徴とする請求項１記載の画像表示装置。
3. 前記グラフィックメモリは、
   １の前記合成画像サブブロックデータを格納できる程度の容量を有していることを特徴とする請求項２記載の画像表示装置。
4. 所定列のデータ線、所定行の走査線、及び前記各データ線と前記各走査線との交差箇所に設けられている画素を有し、前記各画素が、電気泳動表示素子で構成されているメモリ性ディスプレイを複数有し、全体で１枚の画面を表示するためのマルチディスプレイと、
   前記各メモリ性ディスプレイ毎に設けられ、与えられた第１の制御信号に基づいて、与えられたデータ信号に基づく画素データを前記各データ線に書き込む複数のデータ線駆動回路と、
   前記各メモリ性ディスプレイ毎に設けられ、与えられた第２の制御信号に基づいて、前記各走査線を所定の順序で駆動するための走査線駆動信号を出力する複数の走査線駆動回路と、
   画像更新期間中は、前記各データ線駆動回路及び前記各走査線駆動回路に対して表示用電源を供給し、かつ、与えられた画像データに基づいて、前記各データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記各走査線駆動回路に前記第２の制御信号を出力する一方、１画面分の画像更新が完了すると、表示用電源の供給を停止して、画像保持期間に移行する表示制御手段とを有する画像表示装置であって、
   前記表示制御手段は、
   １画面の前記画像データを複数のブロックに分けて圧縮して得られる複数の圧縮画像サブブロックデータを複数画面分格納する構成とされ、
   前記各メモリ性ディスプレイ毎に設けられ、画像更新期間中に、
   前画面の１の前記圧縮画像サブブロックデータとこれに対応する更新画面の１の前記圧縮画像サブブロックデータとを取得する第１の処理と、
   取得した前画面及び対応する更新画面の各圧縮画像サブブロックデータを展開して合成する第２の処理と、
   得られた合成画像サブブロックデータに基づいて、前記データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記走査線駆動回路に前記第２の制御信号を出力する第３の処理とを、
   ブロック単位で繰り返して前画面を順次更新する複数の画像データ更新手段を備えていることを特徴とする画像表示装置。
5. 前記表示制御手段は、
   前記複数画面分の圧縮画像サブブロックデータを順次受信する受信手段と、
   該受信手段で受信された前記複数画面分の圧縮画像サブブロックデータを格納するデータ格納部とを有し、
   前記各画像データ更新手段は、
   前画面の１の前記圧縮画像サブブロックデータとこれに対応する更新画面の１の前記圧縮画像サブブロックデータとを取得して、それぞれ展開し、得られた各展開画像サブブロックデータを合成して１の合成画像サブブロックデータを生成するためのデータ変換回路部と、
   該データ変換回路部で生成された前記合成画像サブブロックデータを格納するグラフィックメモリと、
   前記グラフィックメモリに格納された合成画像サブブロックデータに基づいて、前記第１及び第２の制御信号及びデータ信号を出力する表示回路部とを有してなることを特徴とする請求項４記載の画像表示装置。
6. 前記グラフィックメモリは、
   １の前記合成画像サブブロックデータを格納できる程度の容量を有していることを特徴とする請求項５記載の画像表示装置。
7. 前記マルチディスプレイは、
   前記メモリ性ディスプレイがＭ行Ｎ列のマトリクス状に配列されて構成され、
   前記画像サブブロックデータは、
   ａＭ×ｂＮ個（ａ，ｂ；整数）で構成されていることを特徴とする請求項４、５又は６記載の画像表示装置。
8. 前記圧縮画像サブブロックデータは、
   当該圧縮画像サブブロックデータに対応する画像を表示する前記メモリ性ディスプレイを表すヘッダが付され、
   前記各画像データ更新手段は、
   前記ヘッダに基づいて、該当の前記データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、該当の前記走査線駆動回路に前記第２の制御信号を出力する構成とされていることを特徴とする４、５、６又は７記載の画像表示装置。
9. 所定列のデータ線、所定行の走査線、及び前記各データ線と前記各走査線との交差箇所に設けられている画素を有し、前記各画素が、電気泳動表示素子で構成されているメモリ性ディスプレイと、
   与えられた第１の制御信号に基づいて、与えられたデータ信号に基づく画素データを前記各データ線に書き込むデータ線駆動回路と、
   与えられた第２の制御信号に基づいて、前記各走査線を所定の順序で駆動するための走査線駆動信号を出力する走査線駆動回路と、
   画像更新期間中は、前記データ線駆動回路及び前記走査線駆動回路に対して表示用電源を供給し、かつ、与えられた画像データに基づいて、前記データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記走査線駆動回路に前記第２の制御信号を出力する一方、１画面分の画像更新が完了すると、表示用電源の供給を停止して、画像保持期間に移行する表示制御手段とを有する画像表示装置に用いられる駆動方法であって、
   前記表示制御手段に画像データ更新手段を設けておき、
   該画像データ更新手段が、１画面の前記画像データを複数のブロックに分けて圧縮して得られる複数の圧縮画像サブブロックデータを複数画面分格納し、画像更新期間中に、
   前画面の１の前記圧縮画像サブブロックデータとこれに対応する更新画面の１の前記圧縮画像サブブロックデータとを取得する第１の処理と、
   取得した前画面及び対応する更新画面の各圧縮画像サブブロックデータを展開して合成する第２の処理と、
   得られた合成画像サブブロックデータに基づいて、前記データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記走査線駆動回路に前記第２の制御信号を出力する第３の処理とを、
   ブロック単位で繰り返して前画面を順次更新する画像データ更新処理を行うことを特徴とする駆動方法。
10. 前記画像データ更新手段を、受信手段と、データ格納部と、データ変換回路部と、グラフィックメモリと、表示回路部とで構成しておき、
    前記画像データ更新処理では、
    前記受信手段が、前記複数画面分の圧縮画像サブブロックデータを順次受信する受信処理と、
    前記データ格納部が、前記受信手段で受信された前記複数画面分の圧縮画像サブブロックデータを格納するデータ格納処理と、
    前記データ変換回路部が、前画面の１の前記圧縮画像サブブロックデータとこれに対応する更新画面の１の前記圧縮画像サブブロックデータとを取得して、それぞれ展開し、得られた各展開画像サブブロックデータを合成して１の合成画像サブブロックデータを生成するデータ変換処理と、
    前記グラフィックメモリが、前記データ変換回路部で生成された前記合成画像サブブロックデータを格納する合成画像サブブロックデータ格納処理と、
    前記表示回路部が、前記グラフィックメモリに格納された合成画像サブブロックデータに基づいて、前記第１及び第２の制御信号及びデータ信号を出力する信号出力処理とを行うことを特徴とする請求項９記載の駆動方法。
11. 前記グラフィックメモリは、
    １の前記合成画像サブブロックデータを格納できる程度の容量を有していることを特徴とする請求項１０記載の駆動方法。
12. 所定列のデータ線、所定行の走査線、及び前記各データ線と前記各走査線との交差箇所に設けられている画素を有し、前記各画素が、電気泳動表示素子で構成されているメモリ性ディスプレイを複数有し、全体で１枚の画面を表示するためのマルチディスプレイと、
    前記各メモリ性ディスプレイ毎に設けられ、与えられた第１の制御信号に基づいて、与えられたデータ信号に基づく画素データを前記各データ線に書き込む複数のデータ線駆動回路と、
    前記各メモリ性ディスプレイ毎に設けられ、与えられた第２の制御信号に基づいて、前記各走査線を所定の順序で駆動するための走査線駆動信号を出力する複数の走査線駆動回路と、
    画像更新期間中は、前記各データ線駆動回路及び前記各走査線駆動回路に対して表示用電源を供給し、かつ、与えられた画像データに基づいて、前記各データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記各走査線駆動回路に前記第２の制御信号を出力する一方、１画面分の画像更新が完了すると、表示用電源の供給を停止して、画像保持期間に移行する表示制御手段とを備えてなると共に、該表示制御手段が、前記各メモリ性ディスプレイ毎に画像データ更新手段を備える画像表示装置に用いられる駆動方法であって、
    前記表示制御手段が、
    １画面の前記画像データを複数のブロックに分けて圧縮して得られる複数の圧縮画像サブブロックデータを複数画面分格納し、
    前記各画像データ更新手段が、画像更新期間中に、
    前画面の１の前記圧縮画像サブブロックデータとこれに対応する更新画面の１の前記圧縮画像サブブロックデータとを取得する第１の処理と、
    取得した前画面及び対応する更新画面の各圧縮画像サブブロックデータを展開して合成する第２の処理と、
    得られた合成画像サブブロックデータに基づいて、前記データ線駆動回路に前記第１の制御信号及びデータ信号を出力すると共に、前記走査線駆動回路に前記第２の制御信号を出力する第３の処理とを、
    ブロック単位で繰り返して前画面を順次更新する画像データ更新処理を行うことを特徴とする駆動方法。
13. 前記表示制御手段に、受信手段と、データ格納部とを設けておき、
    前記受信手段が、前記複数の圧縮画像サブブロックデータを順次受信する受信処理と、
    前記データ格納部が、前記受信手段で受信された前記圧縮画像サブブロックデータを格納するデータ格納処理とを行い、
    前記各画像データ更新手段に、データ変換回路部と、グラフィックメモリと、表示回路部とを設けておき、
    前記画像データ更新処理では、
    前記データ変換回路部が、前画面の１の前記圧縮画像サブブロックデータとこれに対応する更新画面の１の前記圧縮画像サブブロックデータとを取得して、それぞれ展開し、得られた各展開画像サブブロックデータを合成して１の合成画像サブブロックデータを生成するデータ変換処理と、
    前記グラフィックメモリが、データ変換回路部で生成された前記合成画像サブブロックデータを格納する合成画像サブブロックデータ格納処理と、
    前記表示回路部が、前記グラフィックメモリに格納された合成画像サブブロックデータに基づいて、前記第１及び第２の制御信号及びデータ信号を出力する信号出力処理とを行うことを特徴とする請求項１２記載の駆動方法。
14. 前記グラフィックメモリは、
    １の前記合成画像サブブロックデータを格納できる程度の容量を有していることを特徴とする請求項１３記載の駆動方法。

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