以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の実施形態では半導体装置として電界効果トランジスタ(FET)を例に挙げているが、本発明は、以下の実施形態に限定されない。なお、以下の実施形態において、実質的に同一の構成要素には同一の符号を付し、その説明を省略する場合がある。
《発明の実施形態1》
図1は、本実施形態にかかるFET1の構成を示す断面図である。
本実施形態にかかるFET1は、基板101と、バッファ層102と、第1窒化物半導体層(第1窒化物系化合物半導体層)103と、第2窒化物半導体層(第2窒化物系化合物半導体層)104と、素子分離領域105と、ソース電極106と、ドレイン電極107と、ゲート電極108とを備えている。また、第2窒化物半導体層104には、凹部110aが層厚方向に凹むように形成されている。
具体的には、図1に示すように、基板101の上には、バッファ層102と第1窒化物半導体層103と第2窒化物半導体層104とが順に積層されており、第1窒化物半導体層103と第2窒化物半導体層104とが積層型半導体層110を構成している。第2窒化物半導体層104は第1窒化物半導体層103にヘテロ接合されており、そのため、第1窒化物半導体層103の上面近傍には二次元電子ガス層109が形成されている。また、素子分離領域105は、積層型半導体層110の側面に形成されている。ソース電極106およびドレイン電極107は凹部110aを挟むように第2窒化物半導体層104の上面に設けられており、ゲート電極108は凹部110aの開口を覆うように第2窒化物半導体層104の上面に設けられているとともに凹部110a内にも充填されている。このように、本実施形態にかかるFET1は掘り込みゲート構造を有しているので、第2窒化物半導体層104の表面に存在する表面準位がチャネルに与える影響を低減することができ、電流コラプスの発生を抑制できる。
ここで、本実施形態にかかるFET1を構成する半導体層などの材質を具体的に示す。基板101は、サファイア基板であることが好ましく、SiC 基板、Si 基板および GaN 基板等を用いても良い。バッファ層102は、例えば窒化アルミニウム(AlN)からなる層である。第2窒化物半導体層104は Al を含んでいることが好ましい。第1窒化物半導体層103と第2窒化物半導体層104との組み合わせの一例として、第1窒化物半導体層103がアンドープ GaN 層であり、第2窒化物半導体層104がアンドープ Al0.25GaN である。ここで、第1および第2窒化物半導体層103,104はアンドープ層でなくてもよい。また、AlGaN 層(第2窒化物半導体層104)における Al 組成は層厚方向において変化してもよい。例えば、第2窒化物半導体層104は、 Al 組成値が第1窒化物半導体層103との界面から第2窒化物半導体層104の上面へ向かうにつれて増加するように形成されていてもよく、 Al 組成値が相異なる2層以上の半導体層が積層されたものであってもよい。組み合わせの別の例として、第1および第2窒化物半導体層103,104は共に AlGaN 層であり、Al の組成比が第1窒化物半導体層103に比べて第2窒化物半導体層104の方が高い。また、第1および第2窒化物半導体層103,104はそれぞれ In を含んでいても良い。なお、アンドープとは、結晶成長中に、不純物を意図的にドープさせていないことを意味する。素子分離領域105は素子分離領域105以外の部分よりも高抵抗であればよく、例えばホウ素(B)などの不純物が注入されることにより形成されている。ソース電極106およびドレイン電極107はチタン(Ti)とアルミニウム(Al)との積層構造であることが好ましく、ゲート電極108は第2窒化物半導体層104にショットキー接合可能な金属であることが好ましく、パラジウム(Pd)、ニッケル(Ni)および白金(Pt)などの仕事関数の大きい金属であることが好ましい。
また、本実施形態にかかるFET1を構成する基板101などの層厚を具体的に示すと、基板101の厚みは10μm以上1000μm以下であることが好ましく、例えば450μmである。バッファ層102の層厚は10nm以上500nm以下であることが好ましく、例えば100nmである。第1窒化物半導体層103の層厚は0.01μm以上8μm以下であることが好ましく、例えば2μmである。第2窒化物半導体層104の層厚は1nm以上100nm以下であることが好ましく、例えば45nmである。
ところで、電流コラプスとは、窒化物半導体層の表面に存在する表面準位にキャリアがトラップされたときに、そのトラップによるキャリアの捕獲時間が長いのでトランジスタをオフ状態からオン状態へ切り替えたときにドレイン電流が減少する状態のことである。以下では、図2を用いて、FETにおいて電流コラプスが発生する理由を説明する。図2(a)は本実施形態にかかるFET1における空乏層51の様子を模式的に示した図であり、図2(b)は掘り込みゲート構造を有していないFET(以下では、「従来のFET」という)における空乏層51の様子を模式的に示した図である。
電流コラプスが発生する理由としては、次のように考えられている。一般に、本実施形態にかかるFET1のようにヘテロ接合面を有するFETでは、ドレイン電極に電圧を印加すると、ヘテロ接合近傍に存在する二次元電子ガス層をキャリアが流れ、ドレイン電流となる。窒化物半導体層を有するFETでは、窒化物半導体層の表面における表面準位密度が高く、それに起因して空乏層(表面準位由来の空乏層)が発生する。この空乏層が二次元電子ガス層にまで達すると、二次元電子ガス層が高抵抗となるのでドレイン電流が減少し、その結果、電流コラプスが発生する。
表面準位由来の空乏層は、ゲート電極の脇に存在する。なお、図2(a)および図2(b)では空乏層51はゲート電極108の下にも存在しているが、ゲート電極108の下に存在している空乏層はゲート電極108と第2窒化物半導体層104とのショットキー接合に起因して存在する空乏層(ショットキー接合由来の空乏層)51aである。ショットキー接合由来の空乏層51aはゲート電圧に応じて変化する(具体的には正のゲート電圧が印加されると縮む)が、表面準位由来の空乏層51bはゲート電圧に応じて変化しにくい。(具体的にはゲート電圧が印加されてもそれほど縮まない)。そのため、FETをオフ状態からオン状態に切り替えると、図2(a)および図2(b)に示すように、ショットキー接合由来の空乏層51aは表面準位由来の空乏層51bよりも大きく縮み、空乏層51の下面はL1からL2へと変化する。
具体的に説明すると、従来のFETでは、図2(b)に示すように、オフ状態であるときには、ショットキー接合由来の空乏層51aも表面準位由来の空乏層51bも二次元電子ガス層109内にまで拡がって存在している。従来のFETをオフ状態からオン状態に切り替えると、上述のようにショットキー接合由来の空乏層51aの方が表面準位由来の空乏層51bよりも大きく縮むので、ショットキー接合由来の空乏層51aは二次元電子ガス層109よりも上に存在する一方、表面準位由来の空乏層51bの一部分は二次元電子ガス層109内に存在する。そのため、二次元電子ガス層109は高抵抗となり、電流コラプスが発生してしまう。
一方、本実施形態にかかるFET1では、凹部110aが第2窒化物半導体層104に形成されている。このように第2窒化物半導体層104に凹部110aを形成するので、従来のFETに比べて、第2窒化物半導体層104の膜厚が増大し、第2窒化物半導体層104の上面と二次元電子ガス層109との距離が大きくなる。そのため、FET1がオフ状態であるときにも、図2(a)に示すように、表面準位由来の空乏層51bの下面は二次元電子ガス層109よりも上に存在する。これより、本実施形態にかかるFET1では、FETがオフ状態であるかオン状態であるかに関わらず二次元電子ガス層109は表面準位由来の空乏層の影響を受けないので、電流コラプスの発生を抑制することが可能になる。
以上より、凹部110aの深さを最適化すれば、FET1がオフ状態であるときに表面準位由来の空乏層51aの下面が二次元電子ガス層109よりも上に存在するので、電流コラプスの発生を抑制することができる。
そこで、本願発明者らは、実験により、ゲート電極108が掘り込み構造であれば電流コラプスの発生を抑制できることを確認し、凹部110aの深さを最適化した。
まず、本願発明者らは、ゲート電極108が掘り込み構造であれば電流コラプスの発生を抑制できることを確認した。具体的には、本実施形態にかかるFET1と従来のFETとを用意し、それぞれのFETに直流電圧およびパルス電圧を印加してドレイン電流を測定した。パルス電圧印加では、パルス幅が0.5μ秒でありパルス間隔が1m秒であるパルスを用いた。また、本実施形態にかかるFET1では、凹部110aの深さを25nmとした。図3(a)は本実施形態にかかるFET1に流れたドレイン電流を示すグラフ図であり、図3(b)は従来のFETに流れたドレイン電流を示すグラフ図である。図3(a)および図3(b)において、実線はパルス電圧を印加した場合の結果を示しており、破線は直流電圧を印加した場合の結果を示している。ここで、図3(a)および(b)に示すように、ゲート電圧(Vg)を1V間隔で−4Vから1Vまで変化させている。
FETにおいて電流コラプスの発生が抑制されていれば、FETにパルス電圧を印加した場合のドレイン電流値(Ids_pulse)はFETに直流電圧を印加した場合のドレイン電流値(Ids_0)と略同一の値を示す。一方、電流コラプスが発生していれば、FETにパルス電圧を印加した場合のドレイン電流値(Ids_pulse)はFETに直流電圧を印加した場合のドレイン電流値(Ids_0)よりも小さくなる。
図3(b)に示すように、従来のFETでは、パルス電圧を印加したときに流れたドレイン電流(Ids_pulse)は直流電圧を印加したときに流れたドレイン電流(Ids_0)の1/3以下であった。一方、図3(a)に示すように、本実施形態にかかるFET1では、パルス電圧を印加したときに流れたドレイン電流(Ids_pulse)は直流電圧を印加したときに流れたドレイン電流(Ids_0)と略同一であった。以上より、ゲート電極108が掘り込み構造であれば電流コラプスの発生を抑制できることが確認できた。
次に、本願発明者らは、凹部110aの深さを最適化した。具体的には、第1窒化物半導体層103としてGaN層を用い、第2窒化物半導体層104として Al0.25GaN層を用い、凹部110aの深さが相異なるFETを用意し、各FETに対してコラプス度を測定した。コラプス度とは、FETにパルス電圧を印加した時に流れたドレイン電流(Ids_pulse)と、FETに直流電圧を印加した時に流れたドレイン電流(Ids_0)との比(Ids_pulse/Ids_0)であり、コラプス度が1に近いほど電流コラプスの発生が抑制されていることを示している。
測定結果を図4に示す。図4に示すように、凹部110aの深さが15nm以上であれば電流コラプスの発生を抑制できた。よって、電流コラプスの発生を抑制するためには、凹部110aの深さは15nm以上であればよく、20nm以上であることが好ましく、25nm以上であれば更に好ましい。
以上では、凹部110aの深さを最適化することによりコラプスフリーを実現しているが、堀り込みゲート電極108を有するトランジスタの閾値電圧の差ΔVpという観点からコラプスフリーを実現すると、以下のようになる。
分極電界に起因するAlGaN/GaNヘテロ接合における二次元電子ガスのキャリア濃度は、電子供給層であるAlGaN層(第2窒化物半導体層)の膜厚を厚くすることで増大する。言い換えると、第2窒化物半導体層の膜厚が増大すれば、閾値電圧が負側へシフトする。よって、凹部の底面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をVp1とし、積層型半導体層の上面に接してゲート電極が形成されたと仮定した場合のトランジスタの閾値電圧をVp2とした場合、Vp1の方がVp2よりも正側の電圧値となる。そして、凹部110aの深さを深くするほど、閾値電圧の差ΔVp=Vp1−Vp2は大きくなる。電流コラプスは、表面準位に起因する空乏層によりチャネルが閉じてしまうことによって、発生する。そのため、凹部110aを形成しΔVpを大きくすることで、ゲート電極108脇の下方に存在するチャネルを常にオン状態とし、凹部110aの底面の下方に存在する空乏層をゲート電極108で制御することのみによりFETのオン・オフ動作をすることで、電流コラプスの発生を抑制することが可能になる。
本願発明者らは、閾値電圧の差ΔVpも最適化した。具体的には、第1窒化物半導体層103としてGaN層、第2窒化物半導体層104として Al0.25GaN層を用い、ΔVpが相異なるFETを用意し、各FETに対してコラプス度を測定した。その測定結果を図5に示す。図5に示すように、電流コラプスの発生を抑制するためには、ΔVpが2.5V以上であればよく、ΔVpが3V以上であれば好ましい。
ここで、閾値電圧の差ΔVpは、例えば、以下に示す2つの方法で測定することができる。第1の方法では、まず、ΔVpの測定を行う前に、試験用トランジスタTr0の第2窒化物半導体層104における Al の組成比、第2窒化物半導体層104の層厚および凹部110aの深さを測定する。次に、2つのトランジスタTr1,Tr2を製造する。このとき、トランジスタTr1,Tr2には凹部110aを形成せず、第2窒化物半導体層104の Al 組成比はトランジスタTr0,Tr1,Tr2において略同一とする。第2窒化物半導体層104の層厚は、トランジスタTr1ではトランジスタTr0における第2窒化物半導体層104の層厚から測定した凹部110aの深さを差し引いたものとし、トランジスタTr2では第2窒化物半導体層104の層厚はトランジスタTr0における第2窒化物半導体層104の層厚とする。続いて、トランジスタTr1において閾値電圧Vp(Tr1)を測定し、トランジスタTr2において閾値電圧Vp(Tr2)を測定する。そして、Vp(Tr1)−Vp(Tr2)を算出すればΔVpを測定することができる。
なお、閾値電圧を以下のように定義する。まず、ドレイン電圧を任意の値にして、トランジスタの伝達特性(ゲート電圧(Vgs)に対するドレイン電流(Ids)の変化)を測定する。次に、Idsの平方根(√Ids)をY軸とし、VgsをX軸として曲線を描く。そして、この曲線の傾きが最大となる点で接線を引き、この接線とX軸(√Ids=0)との交点でのVgsの値を閾値電圧とする。
第2の方法では、第2窒化物半導体層104における Al 組成、第2窒化物半導体層104の層厚および凹部110aの深さを測定し、式1を用いてVp1及びVp2を算出し、ΔVp(=Vp1−Vp2)を求める。
(式1)は、
Vp=φb−ΔEc−(qnsd)/ε (V)
であり、式1では、φbはショットキー障壁の高さであり、ΔEcは第1窒化物半導体層103と第2窒化物半導体層104とにおける伝導帯でのバンドオフセットであり、qは電子の電荷量であり、nsは分極によるシートキャリア密度であり、dは第2窒化物半導体層104の層厚であり、εは第2窒化物半導体層104の誘電率である。
さらに、本願発明者らは、第2窒化物半導体層104における Al の組成比と凹部110aの深さとの関係をシミュレーションした。具体的には、第1窒化物半導体層をGaN層とし、第2窒化物半導体層をAlxGa1−xN層(0<x≦1)として、Al の組成比を変化させた時にΔVpが2.5V以上になる凹部の深さを求めた。
シミュレーション結果を図6に示す。図6に示す斜線領域がコラプスフリー領域(電流コラプスの発生が抑制されている領域)であり、Alの組成比が小さくなるに従い、凹部の深さをより大きくしなければならないことがわかる。
このようなFET1は、例えば以下に示す方法に従って製造することができる。
まず、例えば有機金属気相成長(Metal Organic Chemical Vapor Deposition ; MOCVD法)を用いて、基板101の表面にバッファ層102、第1窒化物半導体層103および第2窒化物半導体層104を順次エピタキシャル成長させる。
次に、例えば塩素(Cl2)ガスを用いてドライエッチングを行うことにより、第2窒化物半導体層104の表面に凹部110aを形成する。
続いて、例えばホウ素をイオン注入することにより、素子分離領域105を形成する。
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、第2窒化物半導体層104の上面にソース電極106およびドレイン電極107を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極108を凹部110a内に充填させるとともに凹部110aの開口を覆うように第2窒化物半導体層104の上面に設ける。これにより、本実施形態にかかるFET1を製造することができる。
《発明の実施形態2》
図7は、実施形態2にかかるFET11の構造を示す断面図である。
本実施形態にかかるFET11では、上記実施形態1におけるFET1とは異なり、ゲート電極118の下面と凹部110aの底面との間にはp型窒化物半導体層117が設けられている。具体的には、p型窒化物半導体層117は、凹部110a内に設けられているとともに第2窒化物半導体層104の上面にも設けられており、言い換えると、p型窒化物半導体層117のうち凹部110aの底面の上方に設けられた部分は、p型窒化物半導体層117のうち第2窒化物半導体層104の上面に設けられた部分よりも分厚い。ゲート電極118は、p型窒化物半導体層117の上面に設けられている。このような構成であっても、凹部の深さが15nm以上であれば、換言するとΔVpが2.5V以上であれば、コラプスフリーを実現することができる。なお、p型窒化物半導体層117としては、p型を供する不純物が添加されたIII 族窒化物半導体層を用いることができ、例えば Mg が添加された GaN 層を用いることができる。
本実施形態にかかるFET11を構成する半導体層の材質および層厚を具体的に示す。p型窒化物半導体層117は、Mgがドープされた半導体層であることが好ましく、例えば、Alの組成比が第2窒化物半導体層104の組成比と等しいMgドープAl0.25GaNであってもよい。なお、p型窒化物半導体層117において、Al組成比は、0.25に限定されず、また、p型窒化物半導体層117の層厚方向において一定であっても異なっていても良い。さらには、p型窒化物半導体層117は、Alが含まれていないp型窒化物半導体層、例えばMgドープGaNであってもよい。p型窒化物半導体層117での不純物濃度は、p型窒化物半導体層への空乏層の広がりを抑えるために1×1018cm-3以上であることが望ましい。p型窒化物半導体層117の層厚は、10nm以上500nm以下であることが好ましく、例えば100nmである。このようなp型窒化物半導体層117は、電圧印加によって電流を制御する端子の一部として機能する。
ゲート電極108は、p型窒化物半導体層117とオーミック接合可能な金属であることが好ましく、例えば、パラジウム(Pd)、ニッケル(Ni)および白金(Pt)などの仕事関数の大きい金属であることが好ましい。また、不図示であるが、p型窒化物半導体層117よりも不純物濃度が高いp+型窒化物半導体層がp型窒化物半導体層117の最表層に設けられていれば、p型窒化物半導体層117とゲート電極108とのオーミック接合をとりやすいので好ましい。このp+型窒化物半導体層での不純物濃度は、5×1018cm-3以上であることが望ましい。
図8には、本実施形態にかかるFET11のゲート領域におけるエネルギーバンド図を示す。このようにゲート電極118直下にp型窒化物半導体層117を挿入することにより、第2窒化物半導体層104であるAlGaN層と第1窒化物半導体層103であるGaN層との界面に存在するチャネルのエネルギー位置がフェルミ準位より高くなる。この結果、ゲート電極118直下でのみチャネルとなる二次元電子ガスを空乏化させることができるので、FETの閾値電圧の0V以上にすること、所謂ノーマリオフ動作を実現することが可能になる。
図9(a)および(b)には、本実施形態にかかるFET11において得られた電流―電圧特性を示す。図9(a)には、ゲート電圧を1V間隔で0V〜6Vまで印加したときのドレイン電流―ドレイン電圧特性であり、図9(b)における特性91はドレイン電流―ゲート電圧特性を示しており、図9(b)における特性92は相互コンダクタンス―ゲート電圧特性を示している。なお、凹部110aの深さは15nmである。図9(a)および(b)に示すように、本実施形態では、閾値電圧は約0.6Vであり、ゲート電圧が0V以下においてはドレイン電流が流れていないノーマリオフ動作を実現していることがわかる。また、最大ドレイン電流は390mA/mmであり、ノーマリオフ型窒化物半導体FETとしては非常に大きなドレイン電流が得られている。
さらに、本実施形態にかかるFET11に対して、直流電圧およびパルス電圧を印加してドレイン電流の測定を行い、電流コラプスの評価を行った。この結果を図10に示す。なお、ドレイン電流の測定条件は上記実施形態1に記載した測定条件と同じであり、実線はパルス電圧を印加した場合の結果を示しており、破線は直流電圧を印加した場合の結果を示している。図10に示すように、パルス電圧を印加したときに流れたドレイン電流(Ids_pulse)は直流電圧を印加したときに流れたドレイン電流(Ids_0)と略同一であったので、本実施形態にかかるFET11では電流コラプスの発生を抑制できていることがわかる。
本実施形態にかかるFET11は、ゲート電極118を形成する前にp型窒化物半導体層117を凹部110a内で成長させその後p型窒化物半導体層117の上面にゲート電極118を設けることにより、製造することができる。さらに詳細な製造方法を以下に示す。
図11には本実施形態にかかるFET11の製法を示す断面図であり、図12にはp型窒化物半導体層117の第1の形成方法を示しており、図13にはp型窒化物半導体層117の第2の形成方法を示している。
まず、図11(a)に示すように、例えばMOCVD法を用いて、基板101の表面にバッファ層102、第1窒化物半導体層103および第2窒化物半導体層104を順次エピタキシャル成長させる(工程(e))。
次に、例えば塩素(Cl2)ガスを用いて、ドライエッチングを行う。これにより、図11(b)に示すように、第2窒化物半導体層104の表面に凹部110aを形成する(工程(f))。
続いて、図11(c)に示すように、p型窒化物半導体層117を凹部110aの開口を覆うように第2窒化物半導体層104の上面に設ける(工程(g))。このとき、p型窒化物半導体層117を設ける方法としては、以下に示す2通りがある。
1つ目の方法では、まず、図12(a)に示すように第2窒化物半導体層104の上面にマスク(例えば、SiO2膜)119を形成し、次に、図12(b)に示すように第2窒化物半導体層104の上面のうちマスク119が形成されていない部分にp型窒化物半導体層117を結晶成長させ、その後マスク119を除去する。
2つ目の方法を示す。まず、図13(a)に示すように、第2窒化物半導体層104の上面全体および凹部110a内にp型窒化物半導体層117を結晶成長させる。次に、図13(b)に示すように、p型窒化物半導体層117の上面のうち凹部110aの開口の上に位置する部分にマスク(例えば、レジスト)129を形成した後、凹部110aの上部以外に形成された不要なp型窒化物半導体層117をドライエッチングする。その後、マスク129を除去する。
続いて、図11(d)に示すように、例えばホウ素をイオン注入することにより、素子分離領域105を形成する。
続いて、図11(e)に示すように、例えば電子ビーム蒸着法およびリフトオフ法を用いて、第2窒化物半導体層104の上面にソース電極106およびドレイン電極107を形成する(工程(h))。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、p型窒化物半導体層117の上面にゲート電極108を設ける(工程(h))。これにより、本実施形態にかかる変形例のFET11を製造することができる。
なお、p型窒化物半導体層117を第2窒化物半導体層104の上面に結晶成長させるときには、第2窒化物半導体層104の上面にp型窒化物半導体層117を結晶成長させても良いし、または、第2窒化物半導体層104の上面にp型窒化物半導体層117とは異なる別の半導体層を設け、その別の半導体層の上面にp型窒化物半導体層117を結晶成長させても良い。
なお、本実施形態にかかるFETは、以下の第1の変形例にかかるFETであってもよい。
(第1の変形例)
図14は、実施形態2の第1の変形例にかかるFET21の構成を示す断面図である。
本変形例にかかるFET21では、p型窒化物半導体層127は、凹部110a内に設けられているだけでなく、第2窒化物半導体層104の上面のうちゲート電極118とソース電極106との間およびゲート電極118とドレイン電極107との間にも設けられていることが好ましい。これにより、第2窒化物半導体層104の表面に存在する表面準位を低減できるため、電流コラプスの発生をさらに抑制することができる。
さらに、p型窒化物半導体層127のうち第2窒化物半導体層104の上面に設けられた部分の厚みが5nm程度であれば、ソース電極106とドレイン電極107との間にp型窒化物半導体層127を介したリーク電流を抑制することができるため好ましい。
また、第2窒化物半導体層104の上面において、p型窒化物半導体層127は、ソース電極106およびドレイン電極107と接するのではなく一部分が除去されていれば、p型窒化物半導体層127を介したリーク電流を抑制できるので、好ましい。
本変形例にかかるFET21の製造方法としては、実施形態2に記載の製造方法を用いることが好ましく、p型窒化物半導体層127を設ける際には実施形態2の2つ目の方法を用いることが好ましい。
《発明の実施形態3》
図15は、実施形態3にかかるFET2の構成を示す断面図である。
本実施形態にかかるFET2では、第2窒化物半導体層104の上面には絶縁膜205が設けられており、ソース電極206、ドレイン電極207およびゲート電極208は第2窒化物半導体層104の上面に設けられている。また、ゲート電極208のうち第2窒化物半導体層104の上面に設けられた部分は凹部110aの底面の中心軸に対して非対称に形成されており、さらには、ソース電極206およびドレイン電極207は第2窒化物半導体層104を貫通している。以下では、上記実施形態1とは異なる点を主に示す。
本実施形態にかかるFET2では、図15に示すように、基板101の上にバッファ層102と第1窒化物半導体層103と第2窒化物半導体層104とが順に積層されている。第1窒化物半導体層103と第2窒化物半導体層104とが積層型半導体層110を構成しており、第1窒化物半導体層103の上面近傍には二次元電子ガス層109が形成されている。凹部110aは第2窒化物半導体層104に形成されており、凹部110aの深さは15nm以上である、言い換えるとΔVpは2.5V以上である。
絶縁膜205は、第2窒化物半導体層104の上面のうちソース電極206、ドレイン電極207およびゲート電極208が設けられていない部分に設けられている。絶縁膜205としては、SiN 膜、SiO2膜、AlN 膜、Al2O3 膜、CaF2 膜および HfO2 膜のうちの1つの膜を用いることができ、または、これらの膜のうちの2つ以上の膜が互いに積層された膜を用いても良い。絶縁膜205の厚みとしては、1nm以上1000nm以下であることが好ましく、例えば100nmである。これにより、第2窒化物半導体層104の表面に存在する表面準位を低減することができる。また、凹部110aの開口付近では、絶縁膜205の開口205aの方が、凹部110aの開口よりも大きい。このことは、FET2の製法を示す際に説明する。
ゲート電極208は凹部110aの開口を覆うように第2窒化物半導体層104の上面に設けられているとともに凹部110a内にも充填されており、第2窒化物半導体層104の上面では、ゲート電極の張り出した部分の長さは、ソース電極側よりもドレイン電極側の方が長い。これにより、電流コラプスの発生を抑制できるだけでなく、ゲート電極208とドレイン電極207との間における電界集中を緩和することができるのでトランジスタの耐圧を向上させることが可能となる。
さらに、ソース電極206およびドレイン電極207は、凹部110aを挟むように第2窒化物半導体層104の上面に設けられているとともに、第2窒化物半導体層104を貫通して二次元電子ガス層109に達している。このようにソース電極206の側面もしくは下面およびドレイン電極207の側面もしくは下面が二次元電子ガス層109に接触するので、ソース電極206およびドレイン電極207のオーミック接触抵抗を低減することが可能になる。
本実施形態にかかるFET2は、例えば以下に示す方法に従って製造することができる。
まず、例えば MOCVD 法を用いて、基板101の上にバッファ層102、第1窒化物半導体層103および第2窒化物半導体層104を順次エピタキシャル成長させる。
次に、例えば Cl2 を用いてドライエッチングを行うことにより、第2窒化物半導体層104に凹部110aを形成し、ソース電極206を形成するためのソース電極用穴110bとドレイン電極207を形成するためのドレイン電極用穴110cとを形成する。このとき、二次元電子ガス層109に達するようにソース電極用穴110bおよびドレイン電極用穴110cを形成することが好ましく、例えば穴の深さが65nmとなるようにソース電極用穴110bおよびドレイン電極用穴110cを形成する。
続いて、例えば B をイオン注入することにより、素子分離領域105を形成する。
続いて、例えばプラズマ CVD 法やスパッタ法を用いて、第2窒化物半導体層104の上面に絶縁膜205を形成する。
続いて、ドライエッチング法を用いて、絶縁膜205のうちゲート電極208とソース電極206とドレイン電極207とを形成する部分を除去し、電極窓を形成する。ゲート電極の開口205aを形成する際にはその開口205aを凹部110aの開口よりも大きく形成することが好ましい。これにより、凹部110aの底面および内壁面に絶縁膜205が残存することを抑制できる。
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極用穴110b内にソース電極206を形成し、ドレイン電極用穴110c内にドレイン電極207を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極208を凹部110a内に充填させるとともに凹部110aの開口を覆うように第2窒化物半導体層104の上面に設ける。これにより、本実施形態にかかるFET2を製造することができる。
本実施形態にかかるFET2では、上記実施形態1と同じく電流コラプスの発生を抑制できる。さらには、絶縁膜205を第2窒化物半導体層104の上面に設けることにより、第2窒化物半導体層104の表面に存する表面準位を低減することができ、電流コラプスの発生をさらに抑制できる。また、ゲート電極208を非対称構造とすることにより、FET2の耐圧を向上させることができる。その上、ゲート電極208を設ける際に電極窓を凹部110aの開口よりも大きく形成することにより、FET2の製造歩留まりを向上させることができる。
なお、本実施形態では、図16に示すFET12のように、凹部110a内に絶縁膜(第4の絶縁膜)215が設けられていても良い。絶縁膜215は、凹部110aの底面および内壁面に接しているとともに絶縁膜205にも接している。ゲート電極208は、絶縁膜215の上面に接している。
《発明の実施形態4》
図17は、本発明の実施形態4にかかるFET3の断面図である。
本実施形態にかかるFET3では、凹部110aの底面に第2の絶縁膜307が設けられている。以下には、実施形態1とは異なる点を主に示す。
本実施形態にかかるFET3では、図17に示すように、基板101の上にバッファ層102と第1窒化物半導体層103と第2窒化物半導体層104とが順に積層されており、第1窒化物半導体層103と第2窒化物半導体層104とが積層型半導体層110を構成している。第1窒化物半導体層103の上面近傍には、二次元電子ガス層109が形成されている。凹部110aは第2窒化物半導体層104に形成されており、凹部110aの深さは15nm以上である、言い換えるとΔVpは2.5V以上である。
第2の絶縁膜307は、ゲート電極308の下面と凹部110aの底面とに挟まれている。第2の絶縁膜307としては、SiN 膜、SiO2 膜、AlN 膜、Al2O3 膜、CaF2 膜および HfO2 膜のうちの1つの膜を用いることができ、または、これらの膜のうちの2つ以上の膜が互いに積層された膜を用いても良い。第2の絶縁膜307の厚みとしては、1nm以上500nm以下であることが好ましく、例えば100nmである。これにより、ゲート電極308と凹部110aの底面との密着性が向上し、ゲート電極308が凹部110aから剥れることを防止できる。
ゲート電極308は、凹部110aの開口を覆うように第2窒化物半導体層104の上面に設けられているとともに、凹部110a内では第2の絶縁膜307の上面に設けられている。
図18(a)〜図18(g)は、本実施形態にかかるFET3の製造方法を示す断面図である。
まず、図18(a)に示すように、例えば MOCVD 法を用いて、基板101の上にバッファ層102、第1窒化物半導体層103およびアンドープ Al0.25GaN 層(成長層)314を順にエピタキシャル成長させる(工程(a))。
次に、図18(b)に示すように、プラズマ CVD 法を用いて、アンドープ Al0.25GaN 層314の上面のうちゲート電極308を形成する部分に第2の絶縁膜307を設ける(工程(b))。
続いて、例えば MOCVD 法を用いて、アンドープ Al0.25GaN 層314を再成長させる(工程(c))。このとき、第2の絶縁膜307はマスクとなるので、アンドープ Al0.25GaN 層314の上面のうち第2の絶縁膜307が形成された部分にはアンドープ Al0.25GaN層が再成長しない。一方、アンドープ Al0.25GaN 層314の上面のうち第2の絶縁膜307が形成されていない部分の上にはアンドープ Al0.25GaN 層314が再成長する。これにより、図18(c)に示すように、第1窒化物半導体層103の上面には第2窒化物半導体層104が形成され、第2窒化物半導体層104には第2の絶縁膜307を底面とする凹部110aが形成される。なお、ここで第2の絶縁膜307を除去して、凹部110aを第2の絶縁膜307が底面に設けられていない凹部としてもよい。
このようにアンドープ Al0.25GaN 層314を再成長させることにより凹部110aを形成すると、第2窒化物半導体層104をエッチングすることにより凹部110aを形成する場合に比べて、以下の2つの利点がある。1つ目の利点は、凹部110aの深さを制御しやすくなるので、FET3の製造歩留まりが向上する,ということである。2つ目の利点は、ドライエッチングによるダメージが凹部110aの内壁面に生じていないので、FET3のゲート特性の向上を図ることができる、ということである。
続いて、図18(d)に示すように、ドライエッチング法を用いて、二次元電子ガス層109に達するようにソース電極用穴110bおよびドレイン電極用穴110cを形成する。その後、例えば B イオンを注入して、素子分離領域105を形成する。
続いて、例えばプラズマ CVD 法やスパッタ法を用いて、第2窒化物半導体層104の上面に絶縁膜205を形成する。その後、図18(e)に示すように、ドライエッチング法を用いて絶縁膜205の一部を除去し、ソース電極206、ドレイン電極207およびゲート電極308を形成するための電極窓をそれぞれ形成する。このとき、実施形態3と同じく、大きさが穴の開口の大きさよりも大きくなるようにゲート電極窓を形成することが好ましい。
続いて、図18(f)に示すように、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極206およびドレイン電極207を形成する。その後、熱処理を行って、オーミックコンタクトを形成する。
そして、図18(g)に示すように、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極308を凹部110aの開口を覆うように第2窒化物半導体層104の上面に設けるとともに凹部110a内においては第2の絶縁膜307の上面に設ける(工程(d))。これにより、本実施形態にかかるFET3を製造することができる。
本実施形態にかかるFET3では、上記実施形態3と同じく、電流コラプスの発生を抑制できる。その上、ゲート電極308は第2の絶縁膜307を挟んで凹部110a内に設けられているので、ゲート電極308の密着性を向上させることが可能になる。さらに、第2窒化物半導体層104を2段階に分けて結晶成長させることにより第2窒化物半導体層104の凹部110aを形成するので、ドライエッチング方法を用いて凹部110aを形成する場合に比べて凹部110aの深さを制御し易く、加えて、ドライエッチングダメージが凹部110aの内面に生じないため、良好なゲート特性を得ることが可能となる。
《発明の実施形態5》
図19は、本発明の実施形態5にかかるFET4の断面図である。
本実施形態では、第3の絶縁膜405が凹部110aの底面および内壁面にも設けられている。以下には、上記実施形態1とは異なる点を主に示す。
本実施形態にかかるFET4では、図19に示すように、基板101の上にバッファ層102と第1窒化物半導体層103と第2窒化物半導体層104とが順に積層されている。第1窒化物半導体層103と第2窒化物半導体層104とが積層型半導体層110を構成しており、第1窒化物半導体層103の上面近傍には二次元電子ガス層109が形成されている。凹部110aは第2窒化物半導体層104に形成されており、凹部110aの深さは15nm以上である、言い換えるとΔVpは2.5V以上である。
第3の絶縁膜405は、第2窒化物半導体層104の上面のうちソース電極206およびドレイン電極207が設けられていない部分に設けられており、凹部110aの底面および内壁面にも設けられている。このように凹部110aの底面および内壁面にも第3の絶縁膜405が設けられているので、ゲートリーク電流を低減でき、FET4の耐圧を向上させることができる。ここで、第3の絶縁膜405としては、上記実施形態3の絶縁膜205と略同一の材質および膜厚からなる膜を用いることができる。
ゲート電極408は、凹部110aの開口を覆っており、第3の絶縁膜405で被膜された第2窒化物半導体層104の上面に設けられている。
本実施形態にかかるFET4は、以下に示す方法に従って製造することができる。
まず、例えば MOCVD 法を用いて、基板101の表面にバッファ層102、第1窒化物半導体層103および第2窒化物半導体層104を順次エピタキシャル成長させる。
次に、例えば Cl2 ガスを用いてドライエッチングを行うことにより、第2窒化物半導体層104の表面に凹部110aを形成し、ソース電極206を形成するためのソース電極用穴110bとドレイン電極207を形成するためのドレイン電極用穴110cとを形成する。
続いて、例えばホウ素をイオン注入することにより、素子分離領域105を形成する。
続いて、例えばプラズマ CVD 法やスパッタ法を用いて、第2窒化物半導体層104の上面に第3の絶縁膜405を形成する。このとき、凹部110aの底面および内壁面にも第3の絶縁膜405を形成する。なお、ここで、上記実施形態3のように絶縁膜205が形成された第2窒化物半導体層104の上面に、第3の絶縁膜405を形成しても良い。
続いて、ドライエッチング法を用いて、第3の絶縁膜405のうちソース電極206およびドレイン電極207を形成する部分をそれぞれ除去し、ソース電極206の電極窓およびドレイン電極207の電極窓を形成する。
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極206およびドレイン電極207を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極408を凹部110aの開口を覆うように第3の絶縁膜405で被膜された第2窒化物半導体層104の上面に設ける。これにより、本実施形態にかかるFET4を製造することができる。
本実施形態にかかるFET4では、上記実施形態1と同じく電流コラプスの発生を抑制できる。さらには、凹部110aの底面および内壁面に第3の絶縁膜405が設けられているので、ゲートリーク電流を低減することができ、FET4の耐圧を向上させることができる。
《発明の実施形態6》
図20は、本発明の実施形態6にかかるFET5の構成を示す断面図である。
本実施形態にかかるFET5では、積層型半導体層510は、第1窒化物半導体層103と第2窒化物半導体層104とエッチングストップ層503とで構成されている。以下具体的に示す。
本実施形態にかかるFET5では、図20に示すように、基板101の上にバッファ層102と第1窒化物半導体層103とエッチングストップ層503と第2窒化物半導体層104とが順に積層されており、第1窒化物半導体層103の上面近傍には二次元電子ガス層109が形成されている。ソース電極206およびドレイン電極207は、凹部510aを挟むように第2窒化物半導体層104の上面に設けられているとともに、第2窒化物半導体層104およびエッチングストップ層503を貫通して二次元電子ガス層109に達するように形成されている。
凹部510aは第2窒化物半導体層104を貫通しており、エッチングストップ層503の上面に凹部510aの底面が形成されている。エッチングストップ層503は、第2窒化物半導体層104よりもバンドギャップが大きい窒化物半導体層例えばAlGaNもしくはAlNからなり、第2窒化物半導体層104よりもAlの組成比が大きいため第2窒化物半導体層104よりもエッチングレートが遅く、よって、エッチングストッパーとして機能する。エッチングストップ層503は例えばアンドープ AlN 層であることが好ましく、その層厚は1nm以上50nm以下であることが好ましく例えば5nmである。このようにエッチングストップ層503を設けることによりドライエッチング法を用いても凹部510aの深さを制御することができるため、FETを再現性良く作製することができる。
本実施形態にかかるFET5は、以下に示す方法に従って製造することができる。
まず、例えば MOCVD 法を用いて、基板101の表面にバッファ層102、第1窒化物半導体層103、エッチングストップ層503および第2窒化物半導体層104を順次エピタキシャル成長させる。
次に、例えば Cl2 ガスを用いて第2窒化物半導体層104の表面にドライエッチングを行うことにより、第2窒化物半導体層104の表面に凹部510aを形成する。ここで、エッチングストップ層503のドライエッチングレートは第2窒化物半導体層104のドライエッチングレートに比べて遅いので、エッチングはエッチングストップ層503の表面で停止する。そのため、凹部510aを再現性良く作製することができる。その後、ソース電極206を形成するためのソース電極用穴510bおよびドレイン電極207を形成するためのドレイン電極用穴510cを形成する。
続いて、例えばホウ素をイオン注入することにより、素子分離領域105を形成する。
続いて、プラズマ CVD 法やスパッタ法を用いて、第2窒化物半導体層104の上面に絶縁膜205を形成する。
続いて、ドライエッチング法を用いて絶縁膜205の一部分をエッチングし、ソース電極206、ドレイン電極207およびゲート電極508の電極窓をそれぞれ形成する。
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極206およびドレイン電極207を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極508を凹部510a内を充填させるとともに凹部510aの開口を覆うように第2窒化物半導体層104の上面に設ける。これにより、本実施形態にかかるFET5を製造することができる。
本実施形態にかかるFET5では、上記実施形態1と同じく電流コラプスの発生を抑制できる。さらには、エッチングストップ層503が設けられているので、凹部510aの深さを容易に制御することができる。
《発明の実施形態7》
図21は、本発明の実施形態7にかかるFET6の構成を示す断面図である。
本実施形態では、第2窒化物半導体層104の上面にはn型窒化物半導体層(n型窒化物系化合物半導体層)604が設けられており、凹部610aはn型窒化物半導体層604に形成されている。以下、具体的に示す。
本実施形態にかかるFET6では、図21に示すように、基板101の上にバッファ層102と第1窒化物半導体層103と第2窒化物半導体層104とn型窒化物半導体層604とが順に積層されており、第1窒化物半導体層103と第2窒化物半導体層104とn型窒化物半導体層604とが積層型半導体層610を構成しており、第1窒化物半導体層103の上面近傍には二次元電子ガス層109が形成されている。n型窒化物半導体層604は、n型を供する不純物が添加された窒化物半導体層であればよく、例えば Si が添加されたGaN層もしくはAlGaN層である。なお、Siが添加されたGaN層の方がSiが添加されたAlGaN層よりもクラックを生じさせずに厚膜化が可能である。このように膜厚が厚いと掘り込み深さをより深くすることができ、好ましい。
ソース電極206およびドレイン電極207はn型窒化物半導体層604および第2窒化物半導体層104を貫通して二次元電子ガス層109に達するように形成されており、ゲート電極608はn型窒化物半導体層604を貫通して第2窒化物半導体層104の上面に達するように形成されている。さらに、n型窒化物半導体層604には第1および第2溝610d,610eが形成されており、第1溝610dはゲート電極608とソース電極206との間に形成されており、第2溝610eはゲート電極608とドレイン電極207との間に形成されている。このように第1および第2溝610d,610eが形成されているので、n型窒化物半導体層604を介したリーク電流の低減を図ることができる。なお、第1および第2溝に関しては、どちらか一方の溝のみが形成されていてもよく、また、形状は限定されず、n型窒化物半導体層604が除去されていればよい。
また、絶縁膜605は、n型窒化物半導体層604のうちソース電極206、ドレイン電極207およびゲート電極608が設けられていない部分と、第1および第2溝610d,610eの底面および内壁面とに設けられている。
本実施形態にかかるFET6は以下に示す方法に従って製造することができる。
まず、例えば MOCVD 法を用いて、基板101の表面にバッファ層102、第1窒化物半導体層103、第2窒化物半導体層104およびn型窒化物半導体層604を順次エピタキシャル成長させる。ここで、n型窒化物半導体層604は、例えばSiドープGaNである。n型窒化物半導体層604における不純物濃度は5×1016cm−3以上5×1019cm−3以下であることが好ましく、例えば1×1018cm-3である。n型窒化物半導体層604の膜厚は3nm以上200nm以下であることが好ましく、例えば20nmである。
次に、例えば Cl2 ガスを用いてn型窒化物半導体層604の表面にドライエッチングを行うことにより、n型窒化物半導体層604の表面に、凹部610a、ソース電極用穴610b、ドレイン電極用穴610c、第1溝610dおよび第2溝610eをそれぞれ形成する。
続いて、例えばホウ素をイオン注入することにより、素子分離領域105を形成する。
続いて、プラズマ CVD 法やスパッタ法を用いて、n型窒化物半導体層604の上面に絶縁膜605を形成する。このとき、第1および第2溝610d,610eの底面および内壁面にも、絶縁膜605を形成する。
続いて、ドライエッチング法を用いて絶縁膜605の一部分をエッチングし、ソース電極206、ドレイン電極207およびゲート電極608の電極窓をそれぞれ形成する。
続いて、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ソース電極206およびドレイン電極207を形成する。その後、熱処理を行うことにより、オーミックコンタクトを形成する。
そして、例えば電子ビーム蒸着法およびリフトオフ法を用いて、ゲート電極608を凹部610a内を充填させるとともに凹部610aの開口を覆うようにn型窒化物半導体層604の上面に設ける。これにより、本実施形態にかかるFET6を製造することができる。
《その他の実施形態》
本発明は、以下に示す構成であってもよい。
凹部は、図1等に記載の形状に限定されず、U字型やV字型等の他の形状でもよい。
ソース電極およびドレイン電極は、それぞれ、図1に示すように積層型半導体層の上面に設けられていても良く、図6等に示すように二次元電子ガス層に達するように第1窒化物半導体層に接していても良い。
積層型半導体層の上面では、ゲート電極のうち積層型半導体層の上方において張り出した部分の長さは図1に示すようにソース電極側とドレイン電極側で等しくてもよく、図15等に示すように、ソース電極側よりもドレイン電極側の方が長くても良い。
実施形態1〜5および7にかかるFETがエッチングストップ層を備えていても良い。
実施形態1〜3および5〜7ではエッチング方法を用いて凹部を形成し、実施形態4では再成長法を用いて凹部を形成したが、凹部の形成方法は特に限定されない。実施形態4にかかるFETを製造する際にエッチング方法を用いて凹部を形成してもよく、実施形態1〜3および5〜7にかかるFETを製造する際に再成長法を用いて凹部を形成してもよい。