JP2007059448A - ヘテロ接合電界効果型トランジスタおよび、ヘテロ接合電界効果型トランジスタの製造方法 - Google Patents

Abstract

【課題】 本発明は、窒化物を含む半導体から構成されるヘテロ接合電界効果型トランジスタにおいて、ゲートリーク電流の抑制および電流コラプスの改善を図ることができる、ヘテロ接合電界効果型トランジスタ等を提供することを目的とする。
【解決手段】 本発明に係わるヘテロ接合電界効果型トランジスタは、バリア層４上にＡｌ層８が形成されている。さらに、当該Ａｌ層８上に、ゲート電極９が形成されている。
【選択図】 図１

Description

この発明は、ヘテロ接合電界効果型トランジスタおよび、ヘテロ接合電界効果型トランジスタの製造方法に係る発明であり、特に、窒化物を含む半導体から構成されるヘテロ接合電界効果型トランジスタ、および当該ヘテロ接合電界効果型トランジスタの製造方法に関する。

従来、窒化物を含む半導体から構成されるヘテロ接合電界効果型トランジスタは、以下の構成を有していた（たとえば、非特許文献１）。

つまり、バリア層上に直接形成されるゲート電極は、仕事関数の高い金属(たとえば、Ｎｉ、Ｐｔ、Ｐｄ等)で構成されていた。これは、ゲート電極とバリア層との間において、高いショットキー障壁を得るためである。

岡本 康宏等著、「Ｓｉ基板上のＬ帯高出力ＡｌＧａＮ／ＧａＮへテロ接合ＦＥＴ」、電子情報通信学会技術研究報告 ＥＤ２００２−９４，ＬＱＥ２００２−６９、電子情報通信学会、２００２年６月１４日発行、Ｖｏｌ．１０２ Ｎｏ．１１８、ｐｐ８５−８８

上記ヘテロ接合電界効果型トランジスタにおいては、以下に示す問題があった。

第一の問題は、ゲート電極に逆方向の電圧を印加した際に、大きなゲートリーク電流が発生するという問題である。当該ゲートリーク電流は、オフ状態のリーク電流や耐圧、さらには低周波動作時のノイズ特性等に悪影響を及ぼす。

第二の問題は、ゲート電圧としてパルスの電圧を印加した際に、ドレイン電流が減少してしまう（電流コラプス）という問題である。当該電流コラプスは、大電力動作の妨げとなる。

特に、上記各問題は、窒化物を含む半導体から構成されるヘテロ接合電界効果型トランジスタにおいて、発生している。

そこで、本発明は、窒化物を含む半導体から構成されるヘテロ接合電界効果型トランジスタにおいて、上記ゲートリーク電流の抑制および上記電流コラプスの改善を図ることができる、ヘテロ接合電界効果型トランジスタおよび、ヘテロ接合電界効果型トランジスタの製造方法を提供することを目的とする。

上記の目的を達成するために、本発明に係る請求項１に記載のヘテロ接合電界効果型トランジスタは、窒化物を含む半導体から構成されるヘテロ接合電界効果型トランジスタにおいて、チャネル層と、前記チャネル層上に形成される、バリア層と、前記バリア層上に形成される、アルミニウム層と、前記アルミニウム層上に形成される、ゲート電極とを、
備えている。

また、請求項５に記載のヘテロ接合電界効果型トランジスタの製造方法は、窒化物を含む半導体から構成されるヘテロ接合電界効果型トランジスタの製造方法において、（Ａ）基板上に、チャネル層を形成する工程と、（Ｂ）前記チャネル層上に、バリア層を形成する工程と、（Ｃ）前記バリア層上に、アルミニウム層を形成する工程と、（Ｄ）前記アルミニウム層上に、ゲート電極を形成する工程とを、備えている。

本発明の請求項１に記載のヘテロ接合電界効果型トランジスタは、窒化物を含む半導体から構成されるヘテロ接合電界効果型トランジスタにおいて、チャネル層と、前記チャネル層上に形成される、バリア層と、前記バリア層上に形成される、アルミニウム層と、前記アルミニウム層上に形成される、ゲート電極とを、備えているので、バリア層内の酸素がＡｌ層と反応し、当該バリア層内の酸素量を減少させることができる。よって、バリア層４と他の層との間におけるトラップ準位を低下させることができ、これに起因して、ゲート電流の抑制および電流コラプスの改善を図ることができる。

また、請求項５に記載のヘテロ接合電界効果型トランジスタの製造方法は、窒化物を含む半導体から構成されるヘテロ接合電界効果型トランジスタの製造方法において、（Ａ）基板上に、チャネル層を形成する工程と、（Ｂ）前記チャネル層上に、バリア層を形成する工程と、（Ｃ）前記バリア層上に、アルミニウム層を形成する工程と、（Ｄ）前記アルミニウム層上に、ゲート電極を形成する工程とを、備えている。請求項１に記載のヘテロ接合電界効果型トランジスタを作成することができる。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
図１は、本実施の形態に係わるヘテロ接合電界効果型トランジスタの構造を示す、断面図である。ここで、ヘテロ接合電界効果型トランジスタは、窒化物を含む半導体から構成される。

図１に示すように、最下層には、半絶縁性を有するＳｉＣ基板１が形成されている。また、ＳｉＣ基板１上には、バッファ層２が形成されている。また、バッファ層２上には、ノンドープのＧａＮ層(チャネル層と把握できる。以下チャネル層と称する）３が形成されている。また、チャネル層３上には、ＡｌＧａＮ層（バリア層と把握できる。以下バリア層と称する）が形成されている。

ここで、チャネル層３とバリア層４は、窒化物を含む半導体である。また、チャネル層３とバリア層４とで、ヘテロ接合を形成している。したがって、バリア層４は、チャネル層３よりもバンドギャップが大きい。

また、バリア層４上には直接、ソース電極６およびドレイン電極７が形成されている。ここで、図１に示すように、ソース電極６およびドレイン電極７は、水平方向に、所定間隔を隔てて、形成されている。また、ソース電極６およびドレイン電極７は、たとえばＴｉとＡｌとを当該順に積層することにより、形成することができる。

また、バリア層４上には直接、アルミニウム層（以下、Ａｌ層と称する）８が形成されている。ここで、図１に示すように、水平方向において、Ａｌ層８は、ソース電極６とドレイン電極７との間に形成されている。また、Ａｌ層８の厚さは、たとえば３ｎｍ程度とすることができる。

また、Ａｌ層８上には、ゲート電極９が形成されている。ここで、ゲート電極９は、たとえば、ＮｉとＡｕとを当該順に積層することにより、形成することができる。

また、バリア層４の表面からチャネル層３の内部に至って、素子分離領域５が形成されている。

本実施の形態に係わるヘテロ接合電界効果型トランジスタは、バリア層４上に直接、Ａｌ層８が形成されている。さらに、当該Ａｌ層８上にゲート電極９が形成されている。したがって、ゲートリーク電流の減少（抑制）および電流コラプスの改善を図ることができる。以下において、当該各効果について、実験データを交えて説明する。

ここで、電流コラプスとは、上述したように、ゲート電圧としてパルスの電圧を印加した際に、ドレイン電流が減少してしまうことである。

図２は、ゲートリーク電流の減少（抑制）効果を説明するための、実験データを示す図である。図２において、横軸は、ゲート電極９−ドレイン電極７（もしくは、ゲート電極９−ソース電極６）間に印加される電圧（Ｖ）である。縦軸は、ゲート電極を流れる電流密度（Ａ／ｃｍ²）である。

また、図２において、実線は、本実施の形態に係わるヘテロ接合電界効果型トランジスタの実験データである。また、点線は、従来の技術に係わるヘテロ接合電界効果型トランジスタである。従来の技術に係わるヘテロ接合電界効果型トランジスタは、Ａｌ層８が形成されていない点において、本実施の形態に係わるヘテロ接合電界効果型トランジスタと異なる。

図２から分かるように、ゲート電極９に順方向電圧を印加した場合においても、また逆方向電圧を印加した場合においても、本実施の形態に係わるヘテロ接合電界効果型トランジスタの方が、従来の技術に係わるヘテロ接合電界効果型トランジスタと比べて、電流が減少している。

特に、−１０Ｖの逆方向電圧をゲート電極９−ドレイン電極７（もしくは、ゲート電極９−ソース電極６）間に印加した場合には、本実施の形態に係わるヘテロ接合電界効果型トランジスタの方が、従来の技術に係わるヘテロ接合電界効果型トランジスタと比べて、電流が４桁程度減少している。

以上のように、図２に示す実験結果より、本実施の形態に係わるヘテロ接合電界効果型トランジスタは、ゲートリーク電流の減少（抑制）効果を有する、ことが分かる。

図３，４は、電流コラプスの改善効果を説明するための、実験データを示す図である。図３は、本実施の形態に係わるヘテロ接合電界効果型トランジスタの実験データである。図４は、従来の技術に係わるヘテロ接合電界効果型トランジスタである。従来の技術に係わるヘテロ接合電界効果型トランジスタは、上述したように、Ａｌ層８が形成されていない点において、本実施の形態に係わるヘテロ接合電界効果型トランジスタと異なる。

図３，４において、横軸は、ドレイン電圧（Ｖ）である。縦軸は、ドレイン電流（Ａ／ｍｍ）である。また、図３，４において、点線は、ゲート電極９にＤＣ電圧を印加した場合の実験データである。また、実線は、ゲート電極９にパルス電圧を印加した場合の実験データである。

ここで、パルス電圧のパルス周期は１ｍｓｅｃであり、パルス幅は１μｓｅｃである。また、パルス電圧がオフのときのドレイン電圧は、２０Ｖである。また、パルス電圧がオフのときのゲート電圧は、各サンプルにおいて、しきい値電圧より１Ｖ程度低い電圧である（たとえば、本実施の形態に係わるヘテロ接合電界効果型トランジスタでは、−６Ｖであり、従来の技術に係わるヘテロ接合電界効果型トランジスタでは、−７Ｖである）。なお、ゲート電極９のゲート長Ｌｇは、１μｍである。

また、図３，４において各々複数の実験データが示されているのは、ゲート電圧を−６Ｖから１Ｖの間で１Ｖステップで変化させて、実験を行ったからである。

一般的に、ゲート電極９にＤＣ電圧を印加した場合のドレイン電流−ドレイン電圧特性と、ゲート電極９にパルス電圧を印加した場合のドレイン電流−ドレイン電圧特性との間において、差が小さいほど（つまり、ＤＣ電圧動作時とパルス電圧動作時との間において、ドレイン電流の差が小さいほど）、電流コラプスが抑制されていると、言うことができる。

さて、上記事項を確認した上で、図３，４に示す実験データを考察する。すると、本実施の形態に係わるヘテロ接合電界効果型トランジスタの方が、従来の技術に係わるヘテロ接合電界効果型トランジスタと比べて、電流コラプスが改善されている、ことが理解できる。

以上のように、図３，４に示す実験結果より、本実施の形態に係わるヘテロ接合電界効果型トランジスタは、電流コラプスの改善効果を有する、ことが分かる。

上記各実験結果で示したように、本実施の形態に係わるヘテロ接合電界効果型トランジスタが、ゲートリーク電流の低減および電流コラプスの改善効果を奏することができるのは、以下の理由によるものと考えることができる。

図５は、実験データを示す図であり、特に、上記従来の技術に係わるヘテロ接合電界効果型トランジスタ（Ａｌ層８が形成されていない構成のトランジスタ）の、容量−電圧特性を示す図である。

図５において、横軸は、ゲート電極９−ドレイン電極７（もしくは、ゲート電極９−ソース電極６）間の電圧（Ｖ）である。縦軸は、当該トランジスタの容量（Ｆ／ｃｍ²）である。ここで、当該実験により測定されている容量は、ゲート電極９、バリア層４、チャネル層３、バッファ層２、およびドレイン電極７（またはソース電極６）の構造に起因した容量であると理解できる。

また、図５において、黒丸は、測定周波数が２５ｋＨｚの場合のデータである。また、白丸は、測定周波数が１ＭＨｚの場合のデータである。

図５から分かるように、従来の技術に係わるヘテロ接合電界効果型トランジスタの容量は、周波数依存性を示している。特に、低周波（２５ｋＨｚ）で測定したときには、低バイアス側において容量が増加している。

ところで、低周波で測定したときの容量の増加は、バリア層４とゲート電極９間の界面付近に存在するトラップ準位に起因すると考えれる。したがって、従来の技術に係わるヘテロ接合電界効果型トランジスタには、上記トラップ準位が存在していると理解できる。

図６は、実験データを示す図であり、特に、本実施の形態に係わるヘテロ接合電界効果型トランジスタの、容量−電圧特性を示す図である。

図６において、横軸は、ゲート電極９−ドレイン電極７（もしくは、ゲート電極９−ソース電極６）間の電圧（Ｖ）である。縦軸は、当該トランジスタの容量（Ｆ／ｃｍ²）である。ここで、当該実験により測定されている容量は、ゲート電極９（Ａｌ層８を含む）、バリア層４、チャネル層３、バッファ層２、およびドレイン電極７（またはソース電極６）の構造に起因した容量であると理解できる。

また、図６において、黒丸は、測定周波数が２５ｋＨｚの場合のデータである。また、白丸は、測定周波数が１ＭＨｚの場合のデータである。

図６から分かるように、本実施の形態に係わるヘテロ接合電界効果型トランジスタの容量は、上記のような周波数依存性をほとんど示していない。したがって、Ａｌ層８を形成することによって、上記トラップ準位が減少したと把握できる。

ところで、バリア層４と当該バリア層４上に形成される層（今の場合、Ａｌ層８）との界面付近に存在する、当該トラップ準位が発生する要因としては、バリア層４内に不純物として含まれる酸素が挙げられる。

バリア層４は、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、やＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法等の方法で形成される。バリア層４の形成（成長）は、できるだけ酸素が無い状態で行われる。しかし、実際には、ガス中や装置内には酸素が残留してしまう。したがって、当該バリア層４の形成は、多少の酸素が含まれた雰囲気で行われる。このため、形成されたバリア層４には、上記したように不純物として酸素が含まれる。

したがって、本実施の形態に係わるヘテロ接合電界効果型トランジスタが有するバリア層４にも、不純物として酸素が含まれる。しかし、本実施の形態に係わるヘテロ接合電界効果型トランジスタでは、図６のように、容量の周波数特性は、ほとんど見られない。

これは、Ａｌ層８が酸素との反応性が高いため、当該Ａｌ層８がバリア層４内（特に表面近傍）に存在する酸素と反応したからだと、考えられる。これによって、バリア層４内の酸素濃度が減少し、上記トラップ準位が減少したものと考えられる。

このように、バリア層４内の酸素濃度の低下に伴って、トラップ準位が減少したので、当該トラップ準位を介して発生していたゲートリーク電流も、減少したものと考えられる。

さらに、従来の技術に係わる構造においてトラップ準位が存在する場合には、キャリアが当該トラップ準位に捕獲されると解される。そして、ＤＣ電圧のみを印加した場合には、当該捕獲されていたキャリアは、他の層への移動するが、パルス電圧を含む電圧を印加した場合には、以下の現象が起こる。つまり、上記パルス電圧の周波数よりもキャリアの応答速度が遅い場合には、当該キャリアは、トラップ準位に捕獲されたままとなる。

このような状態により、チャネル層３のチャネルは、ＯＦＦ状態と同視される。図４では、当該チャネルのＯＦＦ状態に起因して、実線の実験データが示すように、ドレイン電流は、急激に立ち上がらず、なだらかに上昇していると理解される。つまり、電流コラプスが発生している。

これに対して、上述の通り、バリア層４内の酸素濃度の減少に伴い、トラップ準位が減少したと解される。したがって、上記のような、キャリアの当該トラップ準位における捕獲も減少し、結果として、電流コラプスが改善されていると考えられる。

以上のように、図２〜４に示す実験結果および図５，６を用いた上記考察より、本実施の形態に係わるヘテロ接合電界効果型トランジスタは、ゲートリーク電流の減少および電流コラプスの改善等の効果を有する、ことが分かる。

なお、上記では、基板として、半絶縁性を有するＳｉＣ基板１を採用する場合に言及した。しかし、基板１として、Ｓｉ基板、サファイア基板、ＧａＮ基板、ＡｌＮ基板等を採用しても良い。

また、本実施の形態において、チャネル層３およびバリア層４は、以下の条件を満たせば、上記のものに限る必要は無く、また層数も上記に限定されない。つまり、バリア層４のバンドキャップが、チャネル層３のバンドギャップよりも大きければ、良い。たとえば、窒化物半導体層（チャネル層３、バリア層４）として、Ｉｎ_yＡｌ_xＧａ_1-x-yＮで構成される層を採用できる。また、上記窒化物半導体（チャネル層３、バリア層４）に、ｎ型、ｐ型不純物が含まれていても良い。

また、ソース電極６、ドレイン電極７は、必ずしもＴｉとＡｌとが当該順に形成された積層構造を採用する必要は無い。バリア層４との間でのオーミック特性が得られれば、各電極６，７は、たとえば、Ｔｉ、Ａｌ、Ａｕ、Ｍｏ、Ｗなどの金属、もしくはこれらから構成される多層膜であっても良い。

また、ゲート電極９は、必ずしもＮｉとＡｕとが当該順に形成された積層構造を、採用する必要は無い。つまり、仕事関数がＡｌよりも高ければ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｂ等の金属であっても、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ₂等のシリサイドであっても、また、ＴｉＮ、ＷＮ等の窒化物金属などであっても良い。

さらに、Ａｌ層８は、バリア層４内の酸素と反応さえすれば良い。そして、アルミニウム原子が１原子層でもあれば、当該反応が生じる。したがって、当該バリア層４の厚さは、アルミニウムの１原子層（約０．１ｎｍ）以上であれば良い。

また、Ａｌは、ゲート電極９として用いるＮｉやＰｔに比べて、仕事関数が小さい。したがって、Ａｌ層８の厚さが厚すぎると、バリア層４とゲート電極９との間のショットキー接合に悪影響を及ぼす。したがって、当該ショットキー接合に影響を与えない程度の厚さ（当該厚さは、５０ｎｍ程度である）以下であれば良い。

以上により、Ａｌ層８の膜厚は、必ずしも上記３ｎｍである必要は無く、約０．１〜５０ｎｍの範囲内であれば良い。

＜実施の形態２＞
図７は、本実施の形態に係わるヘテロ接合電界効果型トランジスタの構造を示す、断面図である。ここで、当該ヘテロ接合電界効果型トランジスタは、窒化物を含む半導体から構成される。なお、図１，７において、同一の部材には、同一の符号を付している。

図１，７との比較から分かるように、本実施の形態に係わるヘテロ接合電界効果型トランジスタは、以下の形状を有するバリア層４を備えている。

つまり、当該バリア層４において、Ａｌ層８が形成されている領域のバリア層４の層厚は、バリア層４の他の領域（たとえば、ソース電極６、ドレイン電極７が形成されている領域）の層厚よりも薄い。図７に示すように、バリア層４の所定の表面には、凹部が形成されている。そして、当該凹部には、Ａｌ層８とゲート電極９との積層構造が形成されている。

その他の構成は、実施の形態１と同様である。したがって、ここでの詳細な説明は省略する。

本実施の形態に係わるヘテロ接合電界効果型トランジスタは、上記の通りゲート電極９の下方のバリア層４の層厚が比較的薄い。したがって、ゲート電極９の相互インダクタンスを向上させることができる。

＜実施の形態３＞
図８は、本実施の形態に係わるヘテロ接合電界効果型トランジスタの構造を示す、断面図である。ここで、当該ヘテロ接合電界効果型トランジスタは、窒化物を含む半導体から構成される。なお、図１，８において、同一の部材には、同一の符号を付している。

図１，８との比較から分かるように、以下の点において、両ヘテロ接合電界効果型トランジスタは、相違する。つまり、本実施の形態では、バリア層４の表面内において、少なくともＡｌ層８の一部は、埋め込まれている。なお、Ａｌ層８全てが、バリア層４に埋め込まれていても良く。また、Ａｌ層８とゲート電極９の一部が、バリア層４に埋め込まれていても良い。

その他の構成は、実施の形態１と同様である。したがって、ここでの詳細な説明は省略する。

本実施の形態に係わるヘテロ接合電界効果型トランジスタは、上記の通りＡｌ層８の一部が、バリア層４内に埋め込まれている。

したがって、ドレイン電極７とゲート電極９（Ａｌ層８を含む）との間で生じる電界強度を、緩和することができる。これは、ドレイン電極７と対面する、ゲート電極９（Ａｌ層８を含む）の面積が、実施の形態１の構造と比較して、増大するからである。なお、実施の形態１に係わる構成の場合には、ドレイン電極７側のＡｌ層８の端部において、電界が集中する。

なお特に、高電圧動作時において、上記電界集中の緩和効果がより意義がある。このような電界緩和効果により、本実施の形態に係わるヘテロ接合電界効果型トランジスタは、高い耐圧性を有することができる。

なお、図８において、Ａｌ層８の上面およびゲート電極９の上面が凹んでいるのは、Ａｌ層８のバリア層４への埋め込みに起因してのことである。

＜実施の形態４＞
本実施の形態では、工程断面図を用いて、実施の形態１に係わるヘテロ接合電界効果型トランジスタの製造方法について、説明する。

まず、基板１に対して、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法等のエピタキシャル成長法を施す。これにより、図９に示すように、基板１上に、バッファ層２、チャネル層３、バリア層４を、当該順にエピタキシャル成長させる。

次に、図９に示した構造の基板１に対して、Ｔｉ、Ａｌ、Ｍｏ、Ｗなどを用いて、リフトオフ法を施す。これにより、図１０に示すように、ソース電極６およびドレイン電極７を各々形成される。

次に、トランジスタが形成される領域外のチャネル層３およびバリア層４に、たとえばイオン注入法やエッチング処理などを施す。これにより、図１１に示すように、バリア層４の表面からチャネル層３の内部に至って、素子分離領域５が形成される。

次に、図１２に示すように、ソース電極６、ドレイン電極７を覆うように、バリア層４上に、フォトレジスト１５を形成する。ここで、当該フォトレジスト１５の所定の領域には、貫通孔１５ａが形成されている。

次に、図１２に示した構造物に対して、たとえば、蒸着法やスパッタ法を施す。これにより、図１３に示すように、貫通孔１５ａ内にＡｌ層８を形成することができる。その後引き続き（連続して）、蒸着法やスパッタ法等を施す。つまり、Ａｌ層８の形成工程の直後に、当該Ａｌ層８を大気に開放されることなく連続して、当該Ａｌ層８上に対して、蒸着法やスパッタ法等（後述するゲート電極９形成のための工程と把握できる）を施す。

これにより、図１３に示すように、金属、シリサイド、窒化物金属からなるゲート電極９を、貫通孔１５ａ内に形成することができる。なお、当該工程から明らかなように、ゲート電極９は、Ａｌ層８上に形成される（図１３）。

次に、リフトオフ法等により、フォトレジスト１５を除去する。このとき、フォトレジスト１５ａ上に存するＡｌやゲート電極材料等も、同時に除去される。

以上の工程により、図１に示した構造（つまり、バリア層４とゲート電極９との間に形成された、Ａｌ層８を有する）のヘテロ接合電界効果型トランジスタが完成する。

なお、図１に示す構造上に、保護膜、配線、ビア等を形成することにより、ヘテロ接合電界効果型トランジスタを含む半導体デバイスを形成することができる。

また、上記した、ソース電極６・ドレイン電極７の形成工程、素子分離領域５の形成工程、およびＡｌ層８・ゲート電極９の形成工程は、互いに工程の順番を入れ替えることができる。たとえば、素子分離領域５の形成工程後に、ソース電極７・ドレイン電極７の形成工程を実施しても良い。または、上記３工程において、Ａｌ層８・ゲート電極９の形成工程を最先に施しても良い。

また、上記では、Ａｌ層８を形成した直後に、ゲート電極９を形成する場合について言及した（つまり、Ａｌ層８とゲート電極９とを連続して形成した）。しかし、Ａｌ層８とゲート電極９とを連続して形成しない場合であっても良い。

しかし、Ａｌ層８とゲート電極９とを連続して形成することにより、以下に示す効果が奏する。つまり、Ａｌ層８形成直後に、ゲート電極９を形成した場合には、形成装置内に存する酸素とＡｌ層８との反応を最小限に抑えることができる。これは、酸素を含む雰囲気下に、Ａｌ層８が晒される時間が極めて短期間で済むからである。

したがって、当該Ａｌ層８は、より効率良く、バリア層４内の酸素と反応することができる。よって、トラップ準位が減少（これに伴い、ゲートリーク電流の抑制および電流コラプスの改善）をより、図ることができる。

また、Ａｌ層８形成後に、バリア層４に内在するポテンシャル（バリア層４の有するエネルギーとも把握できる）を上昇させる工程を、さらに実施しても良い。たとえば、熱処理、光照射、レーザー照射等を、Ａｌ層８形成後のバリア層４に施すことにより、バリア層４に内在するポテンシャルを上昇させることができる。

なお、Ａｌ層８およびゲート電極９の形成後に、当該バリア層４のポテンシャルを上昇させる処理を施しても良い。

当該バリア層４のポテンシャルを上昇させる処理を施すことにより、バリア層４内の酸素の運動量が増し、Ａｌ層８と当該酸素との反応が促進する。したがって、バリア層４内の酸素濃度を、さらに減少させることができる。

なお、図２、図３および図６に示した実験データは、当該バリア層４のポテンシャルを上昇させる処理を施されていない場合に、得られたものである。したがって、当該バリア層４のポテンシャルを上昇させる処理を施した場合には、さらに上記各効果が顕著となる。

また、チャネル層３およびバリア層４（窒化物を含む半導体）において、ソース電極６およびドレイン電極７の形成領域に対して、イオン注入法を施し、その後に、当該各電極６，７を形成しても良い。つまり、バリア層４の表面内等に、ｎ型の高濃度不純物拡散領域を形成した後に、当該高濃度不純物拡散領域に、ソース電極６・ドレイン電極７を形成しても良い。

当該高濃度不純物拡散領域の形成工程を、さらに実施することにより、バリア層４等に対する、ソース電極６・ドレイン電極７のコンタクト抵抗を低減することができる。

また、バリア層４上へのＡｌ層８の形成前に、所定の領域の、バリア層４の上面を除去する（つまり、バリア層４に凹部を形成する）工程を、さらに実施し、当該凹部に、Ａｌ層８を形成することにより、実施の形態２に係わるヘテロ接合電界効果型トランジスタを作成することができる。

また、前記凹部に、少なくもＡｌ層８の一部を充填すれば、実施の形態３に係わるヘテロ接合電界効果型トランジスタを作成することができる。なお、当該場合の凹部は、実施の形態２で説明した凹部よりも、通常開口部が小さいと理解できる。

ここで、上記凹部は、フォトリソグラフィ技術、エッチング処理を施すことにより、形成可能である。

実施の形態１に係わるヘテロ接合電界効果型トランジスタの構成を示す、断面図である。 ゲートリーク電流の減少を説明するための図である。 電流コラプスの向上を説明するための図である。 電流コラプスの向上を説明するための図である。 従来技術に係わるヘテロ接合電界効果型トランジスタの、電圧−容量特性を示す図である。 実施の形態１に係わるヘテロ接合電界効果型トランジスタの、電圧−容量特性を示す図である。 実施の形態２に係わるヘテロ接合電界効果型トランジスタの構成を示す、断面図である。 実施の形態３に係わるヘテロ接合電界効果型トランジスタの構成を示す、断面図である。 実施の形態１に係わるヘテロ接合電界効果型トランジスタの、製造方法を説明するための、工程断面図である。 実施の形態１に係わるヘテロ接合電界効果型トランジスタの、製造方法を説明するための、工程断面図である。 実施の形態１に係わるヘテロ接合電界効果型トランジスタの、製造方法を説明するための、工程断面図である。 実施の形態１に係わるヘテロ接合電界効果型トランジスタの、製造方法を説明するための、工程断面図である。 実施の形態１に係わるヘテロ接合電界効果型トランジスタの、製造方法を説明するための、工程断面図である。

符号の説明

１ （ＳｉＣ）基板、２ バッファ層、３ チャネル層、４ バリア層、５ 素子分離領域、６ ソース電極、７ ドレイン電極、８ Ａｌ層、９ ゲート電極。

Claims (10)

1. 窒化物を含む半導体から構成されるヘテロ接合電界効果型トランジスタにおいて、
   チャネル層と、
   前記チャネル層上に形成される、バリア層と、
   前記バリア層上に形成される、アルミニウム層と、
   前記アルミニウム層上に形成される、ゲート電極とを、
   備えていることを特徴とするヘテロ接合電界効果型トランジスタ。
2. 前記アルミニウム層が形成されている領域の前記バリア層の層厚は、
   前記バリア層の他の領域の層厚よりも薄い、
   ことを特徴とする請求項１に記載のヘテロ接合電界効果型トランジスタ。
3. 前記バリア層において、少なくともアルミニウム層の一部は、埋め込まれている、
   ことを特徴とする請求項１に記載のヘテロ接合電界効果型トランジスタ。
4. 前記アルミニウム層の厚さは、
   アルミニウムの１原子層以上、５０ｎｍ以下である、
   ことを特徴とする請求項１に記載のヘテロ接合電界効果型トランジスタ。
5. 窒化物を含む半導体から構成されるヘテロ接合電界効果型トランジスタの製造方法において、
   （Ａ）基板上に、チャネル層を形成する工程と、
   （Ｂ）前記チャネル層上に、バリア層を形成する工程と、
   （Ｃ）前記バリア層上に、アルミニウム層を形成する工程と、
   （Ｄ）前記アルミニウム層上に、ゲート電極を形成する工程とを、備えている、
   ことを特徴とするヘテロ接合電界効果型トランジスタの製造方法。
6. 前記工程（Ｄ）は、
   前記工程（Ｃ）の直後に、大気に開放されることなく連続して、施される、
   ことを特徴とする請求項５に記載のヘテロ接合電界効果型トランジスタの製造方法。
7. 前記工程（Ｃ）の後に、
   （Ｅ）前記バリア層のポテンシャルを上昇させる工程を、さらに備えている、
   ことを特徴とする請求項５に記載のヘテロ接合電界効果型トランジスタの製造方法。
8. （Ｆ）前記バリア層上に、ソース電極およびドレイン電極を形成する工程と、
   （Ｇ）少なくとも前記バリア層の、前記ソース電極および前記ドレイン電極の形成領域において、高濃度不純物拡散領域を形成する工程とを、さらに備えており、
   前記工程（Ｆ）は、前記工程（Ｇ）の後に実施される、
   ことを特徴とする請求項５に記載のヘテロ接合電界効果型トランジスタの製造方法。
9. （Ｈ）所定の領域の、前記バリア層の上面に凹部を形成する工程を、さらに備えており、
   前記工程（Ｃ）は、
   前記凹部に、前記アルミニウム層を形成する工程である、
   ことを特徴とする請求項５に記載のヘテロ接合電界効果型トランジスタの製造方法。
10. 前記工程（Ｃ）は、
    前記凹部に、少なくも前記アルミニウム層を充填する工程である、
    ことを特徴とする請求項９に記載のヘテロ接合電界効果型トランジスタの製造方法。
    

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