JPH04162538A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04162538A JPH04162538A JP28764990A JP28764990A JPH04162538A JP H04162538 A JPH04162538 A JP H04162538A JP 28764990 A JP28764990 A JP 28764990A JP 28764990 A JP28764990 A JP 28764990A JP H04162538 A JPH04162538 A JP H04162538A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法に関し、更に詳しくは低
雑音用トランジスター、高速トランジスターとしてその
用途を拡大しているＨｉｇｈＥｌｅｃｔｒｏｎ Ｍｏｂ
ｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ （ＨＥ Ｍ Ｔ
）の製造方法に関するものである。
雑音用トランジスター、高速トランジスターとしてその
用途を拡大しているＨｉｇｈＥｌｅｃｔｒｏｎ Ｍｏｂ
ｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ （ＨＥ Ｍ Ｔ
）の製造方法に関するものである。
（ロ）従来の技術
第３図（ａ）〜第３図（ｅ）に従来のＨＥＭ’［”の−
射的な製造方法を示す。まず最初に、第３図（ａ）に示
すようにエピタキシャル構造を分子線エビタキン−（Ｍ
ｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ、 ＭＢ
Ｅ ）あるいは有機金属を原料とした熱分解法（ＭＯ
ＣＶＤ）等の結晶成長装置を用いて作成する。すなわち
、半絶縁性半導体基板３０上に、全面に、第１の半導体
層３１および第２の半導体層３２を順次積層する。
射的な製造方法を示す。まず最初に、第３図（ａ）に示
すようにエピタキシャル構造を分子線エビタキン−（Ｍ
ｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ、 ＭＢ
Ｅ ）あるいは有機金属を原料とした熱分解法（ＭＯ
ＣＶＤ）等の結晶成長装置を用いて作成する。すなわち
、半絶縁性半導体基板３０上に、全面に、第１の半導体
層３１および第２の半導体層３２を順次積層する。
その後、第２の半導体層３２上に、周知の方法を用いて
ゲート電極形成用レジストパターン、３３を形成し［第
３図（ｂ）参照〕、続いて、レジストパターン３３を含
む第２の半導体層３２上に、全面に、蒸着法を用いて金
属層を積層してゲート電極３４２Ｌ及び金＠膜３４ｂを
形成するで第３図（ｃ）参照：、。
ゲート電極形成用レジストパターン、３３を形成し［第
３図（ｂ）参照〕、続いて、レジストパターン３３を含
む第２の半導体層３２上に、全面に、蒸着法を用いて金
属層を積層してゲート電極３４２Ｌ及び金＠膜３４ｂを
形成するで第３図（ｃ）参照：、。
次に、金属膜３４ｂおよびレジストパターン３３を除去
する［第３図（ｄ）参照ろ。この際、ゲート電極３４ａ
と第２の半導体層３２の接合界面３５は所定の界面準位
を有する。
する［第３図（ｄ）参照ろ。この際、ゲート電極３４ａ
と第２の半導体層３２の接合界面３５は所定の界面準位
を有する。
最後に、通常のフォト工程、アロイ工程を経て、第２の
半導体層３２上に、ソース電極３６、ドレイン電極３７
を形成するし第３図（ｅ）参＠］。
半導体層３２上に、ソース電極３６、ドレイン電極３７
を形成するし第３図（ｅ）参＠］。
（ハ）発明が解決しようとする課題
第３図に示したＨＥＭＴの製造方法の大きな問題点は、
ゲート電極３４ユが被着する領域Ｒ１すなわち、ゲート
電極３４２Ｌが載置される第２の半導体層３２の上面が
大気にさらされることである。
ゲート電極３４ユが被着する領域Ｒ１すなわち、ゲート
電極３４２Ｌが載置される第２の半導体層３２の上面が
大気にさらされることである。
言い換えれば、第２の半導体層３２がゲート電極形成前
の製造工程でその上面が大気にさらされるｒコめ、結果
としてゲート電極と第２の半導体層の接合界面３５に多
くの界面準位を抱いてしまう。
の製造工程でその上面が大気にさらされるｒコめ、結果
としてゲート電極と第２の半導体層の接合界面３５に多
くの界面準位を抱いてしまう。
その界面準位密度か必要以上に大きいことか原因でトラ
ンジスタ動作が不安定になるおそれがある。
ンジスタ動作が不安定になるおそれがある。
この不安定の度合はゲート電極の材質あるいはゲート電
極形成時の第２の半導体層表面の前処理等によって若干
具なるが、近年多く使われているＡＩ（アルミニウム）
ゲートの場合では、−旦ゲートに電流が流れ込んでしま
うと、たとえその電流か１００μＡ／ｘｍ程度の微小な
ものであっても２゛次元電子の濃度か変動してしまい、
結果的にトランジスタのドレイン飽和電流の濃度が変動
することにつなかってしまう。これはゲート電極に電流
か流れ込んだことによって接合界面３５の界面準位を電
子が横切り、その際に電子の一部が界面準位にトラップ
され、空間電荷として作用している界面準位密度が変動
し、ゲートショットキーによる空乏層幅が変わり、結果
的に２次元電子濃度の変動を招いてしまうために起こる
と考えられる。
極形成時の第２の半導体層表面の前処理等によって若干
具なるが、近年多く使われているＡＩ（アルミニウム）
ゲートの場合では、−旦ゲートに電流が流れ込んでしま
うと、たとえその電流か１００μＡ／ｘｍ程度の微小な
ものであっても２゛次元電子の濃度か変動してしまい、
結果的にトランジスタのドレイン飽和電流の濃度が変動
することにつなかってしまう。これはゲート電極に電流
か流れ込んだことによって接合界面３５の界面準位を電
子が横切り、その際に電子の一部が界面準位にトラップ
され、空間電荷として作用している界面準位密度が変動
し、ゲートショットキーによる空乏層幅が変わり、結果
的に２次元電子濃度の変動を招いてしまうために起こる
と考えられる。
また同様に接合界面３５に多くの界面準位を抱いてしま
う影響でゲート耐圧やゲートリーク電流の変動も招いて
しまう。また、これらのゲート特性の変動の度合いは素
子毎に異なり、従来の製造プロセスで制御することは非
常に難しいのが現状である。
う影響でゲート耐圧やゲートリーク電流の変動も招いて
しまう。また、これらのゲート特性の変動の度合いは素
子毎に異なり、従来の製造プロセスで制御することは非
常に難しいのが現状である。
また、特に近年その開発が活発になってきている半絶縁
性半導体基板にＩｎＰを、第１の半導体層にＩ ｎ Ｇ
＆ Ａ Ｓを、第２の半導体層にＩｎＡｌＡｓを用い
たＨＥＭＴの場合、半絶縁性基板にＧａＡｓを、第１の
半導体層にＧλＡｓを、第２の半導体層にＡｌＧａＡｓ
を用いｆこ従来のＨＥ ？ｖｌ Ｔに比べ、ゲート電極
直下にあるＩ ｎ Ａ Ｉ Ａ ｓ層がＡｌＧａＡｓ層
よりも酸化され易くかつゲート電極直下の界面準位が多
いためゲート特性がよりいっそう不安定であり、実用化
への大きな障害となっている。
性半導体基板にＩｎＰを、第１の半導体層にＩ ｎ Ｇ
＆ Ａ Ｓを、第２の半導体層にＩｎＡｌＡｓを用い
たＨＥＭＴの場合、半絶縁性基板にＧａＡｓを、第１の
半導体層にＧλＡｓを、第２の半導体層にＡｌＧａＡｓ
を用いｆこ従来のＨＥ ？ｖｌ Ｔに比べ、ゲート電極
直下にあるＩ ｎ Ａ Ｉ Ａ ｓ層がＡｌＧａＡｓ層
よりも酸化され易くかつゲート電極直下の界面準位が多
いためゲート特性がよりいっそう不安定であり、実用化
への大きな障害となっている。
（ニ）課題を解決するための手段および作用本発明は上
記のような問題点を鑑みなされたものであり、半導体基
板上に低不純物濃度の第１の半導体層を形成し、第１の
半導体層上に、第１の半導体層よりも禁制帯幅か太き（
かつ電子親和力が小さくかつその内部に高不純物濃度層
を含む第２の半導体層を形成し、第２の半導体層上にゲ
ート形成用レジストパターンを用いて金属膜のゲートを
形成してなり、第１の半導体層と第２の半導体層の接合
面の第１の半導体層側に２次元電子か存在し、第２の半
導体層上の金属層に印加する電圧により上記２次元電子
のａ度を制御することをその動作原理とする半導体装置
を製造するに際して、ゲートを、第２の半導体層上の全
面に金属層を積層した後ゲート形成用レジストパターン
を用いて形成し、それによってゲート形成前から第２の
半導体層とゲートの接合界面が大気に非接触な状態で存
在するようにしｆ二ことを上記問題点解決のための手段
とする。
記のような問題点を鑑みなされたものであり、半導体基
板上に低不純物濃度の第１の半導体層を形成し、第１の
半導体層上に、第１の半導体層よりも禁制帯幅か太き（
かつ電子親和力が小さくかつその内部に高不純物濃度層
を含む第２の半導体層を形成し、第２の半導体層上にゲ
ート形成用レジストパターンを用いて金属膜のゲートを
形成してなり、第１の半導体層と第２の半導体層の接合
面の第１の半導体層側に２次元電子か存在し、第２の半
導体層上の金属層に印加する電圧により上記２次元電子
のａ度を制御することをその動作原理とする半導体装置
を製造するに際して、ゲートを、第２の半導体層上の全
面に金属層を積層した後ゲート形成用レジストパターン
を用いて形成し、それによってゲート形成前から第２の
半導体層とゲートの接合界面が大気に非接触な状態で存
在するようにしｆ二ことを上記問題点解決のための手段
とする。
すなわち、この発明は半導体能動層としての第２の半導
体層のＭＢＥ成長後に、第２の半導体層上の全面に、Ｍ
ＢＥ成長室内において、ひきつづいて金属層を積層し、
続いてゲート形成用レジストパターンを用いてゲートを
形成するようにしたことから、第２の半導体層とゲート
の接合界面を大気にさらされずに形成でき、上記接合界
面の界面準位密度を従来法によって形成された半導体装
置のそれよりもはるかに小さくてきる。
体層のＭＢＥ成長後に、第２の半導体層上の全面に、Ｍ
ＢＥ成長室内において、ひきつづいて金属層を積層し、
続いてゲート形成用レジストパターンを用いてゲートを
形成するようにしたことから、第２の半導体層とゲート
の接合界面を大気にさらされずに形成でき、上記接合界
面の界面準位密度を従来法によって形成された半導体装
置のそれよりもはるかに小さくてきる。
以下、第２図にその原理図を示す。
まず、第２図（ａ）に示すように、半絶縁性半導体基板
２１上に、全面に、第１の半導体層２２、第２の半導体
層２３および金属層２４を順次積層する。なお、２７は
第１及び第２の半導体層２２゜２３の界面である。
２１上に、全面に、第１の半導体層２２、第２の半導体
層２３および金属層２４を順次積層する。なお、２７は
第１及び第２の半導体層２２゜２３の界面である。
続いて、金属層２４上にゲート形成用レジストパターン
２５を形成し［第２図（ｂ）参照］、そのレジストパタ
ーン２５をマスクにして金属層２４のオーバーエツチン
グをおこなって金Ｉｉｉ膜２４ａを形成し［第２図（ｃ
）参照］、上記パターン２５を除去して金属膜２４ａを
ゲート電極とし［第２図（ｄ）参照］、 しかる後、ソース及びドレイン各電極２５１および２６
１を第２の半導体層２３上１と形成する［第２図（ｅ）
参照〕。
２５を形成し［第２図（ｂ）参照］、そのレジストパタ
ーン２５をマスクにして金属層２４のオーバーエツチン
グをおこなって金Ｉｉｉ膜２４ａを形成し［第２図（ｃ
）参照］、上記パターン２５を除去して金属膜２４ａを
ゲート電極とし［第２図（ｄ）参照］、 しかる後、ソース及びドレイン各電極２５１および２６
１を第２の半導体層２３上１と形成する［第２図（ｅ）
参照〕。
このように本発明の製造方法による半導体装置は、ゲー
ト電極２４ａと第２の半導体層２３の接合界面４０が大
気にさらされることなく形成されているにヌ、接合界面
４０の界面準位密度か従来方法に上って製造されｆ：
ＨＥ Ｍ Ｔに比べ極端に小さくなり、従って界面準位
に電子かトラップされることによるゲート特性の変動を
小さくすることが可能である。
ト電極２４ａと第２の半導体層２３の接合界面４０が大
気にさらされることなく形成されているにヌ、接合界面
４０の界面準位密度か従来方法に上って製造されｆ：
ＨＥ Ｍ Ｔに比べ極端に小さくなり、従って界面準位
に電子かトラップされることによるゲート特性の変動を
小さくすることが可能である。
（ホ）実施例
以下、本発明の実施例として半絶縁性１ｎＰ基板上に形
成され１こＩ ｎＡｌＡｓ／Ｉ ｎＧ２ＬＡｓＨＥＭＴ
の製造工程を第１図を参照して詳細に説明する。
成され１こＩ ｎＡｌＡｓ／Ｉ ｎＧ２ＬＡｓＨＥＭＴ
の製造工程を第１図を参照して詳細に説明する。
まず最初にＦｅドープ半絶縁性１ｎＰ基ｔｌｊｌを硫酸
、過酸化水素、水の混合溶液を用いて表面処理を施し、
その後にＭＢＥ装置内に搬入する。その後Ａｓフラック
ス照射下で基板のサーマルクリーニングを５００℃で１
０分間行う。その後基板温度を４９０℃に下げ、アンド
ープＩｎＡｌＡｓ層（３０００人）２、アンドープＩ
ｎＧａＡｓ層（３００人）３、アンドープＩ ｎ Ａ
Ｉ Ａ ｓスペーサー層（５０人）４．３ Ｘ Ｉ Ｏ
”／ａｍ３のＳＬかドープされたＩ ｎ Ａ Ｉ Ａ
ｓ層（１５０人）５、アンドープＩｎＡｌＡｓ層（１０
０人）６を連続成長する。その後基板温度を３００℃に
下げＡｓフラックスをきり、ＡＩメタル層（３０００，
人）７をＭＢＥ装置の結晶成長室にて蒸着し、基板温度
を室温に下げ成長基板をＭＢＥ装置からとりだす（第１
図（ａ）参照）。
、過酸化水素、水の混合溶液を用いて表面処理を施し、
その後にＭＢＥ装置内に搬入する。その後Ａｓフラック
ス照射下で基板のサーマルクリーニングを５００℃で１
０分間行う。その後基板温度を４９０℃に下げ、アンド
ープＩｎＡｌＡｓ層（３０００人）２、アンドープＩ
ｎＧａＡｓ層（３００人）３、アンドープＩ ｎ Ａ
Ｉ Ａ ｓスペーサー層（５０人）４．３ Ｘ Ｉ Ｏ
”／ａｍ３のＳＬかドープされたＩ ｎ Ａ Ｉ Ａ
ｓ層（１５０人）５、アンドープＩｎＡｌＡｓ層（１０
０人）６を連続成長する。その後基板温度を３００℃に
下げＡｓフラックスをきり、ＡＩメタル層（３０００，
人）７をＭＢＥ装置の結晶成長室にて蒸着し、基板温度
を室温に下げ成長基板をＭＢＥ装置からとりだす（第１
図（ａ）参照）。
その後、第１図（ｂ）に示すようなレジストパターン８
を形成する。この際のフォト工程ではアルカリ系の現像
液ではＡｌメタル層７がエツチングされてしまうため溶
剤系の現像液にて現像可能なレジストを用いる必要があ
る。
を形成する。この際のフォト工程ではアルカリ系の現像
液ではＡｌメタル層７がエツチングされてしまうため溶
剤系の現像液にて現像可能なレジストを用いる必要があ
る。
その後、第り図（ｃ）に示すようにアンモニア：水＝５
：１００の溶液を用いてＡｌメタル層７のエツチングを
行い、ＡＩゲートパターン７ａを得る。その後レジスト
パターン８をアセトン等の有機溶剤を用いて除去し、第
１図（ｄ）に゛示すようなＡｔゲート７λを得る。
：１００の溶液を用いてＡｌメタル層７のエツチングを
行い、ＡＩゲートパターン７ａを得る。その後レジスト
パターン８をアセトン等の有機溶剤を用いて除去し、第
１図（ｄ）に゛示すようなＡｔゲート７λを得る。
その後通常のフォトエツチング工程、アロイ工程を経て
ソース電極９、ドレイン電極１０を作成し、第１図（ｅ
）に示すようなＩｎＡｌＡｓ／ＩｎＧ２ＬＡＳ ＨＥ
ＭＴを得る。
ソース電極９、ドレイン電極１０を作成し、第１図（ｅ
）に示すようなＩｎＡｌＡｓ／ＩｎＧ２ＬＡＳ ＨＥ
ＭＴを得る。
本実施例においては、アンドープＩ ｎＧａＡｓ層３が
第１の半導体層を、符号４，５．６の各Ｉｎ Ａ Ｉ
Ａ ｓ層が第２の半導体層を示している。
第１の半導体層を、符号４，５．６の各Ｉｎ Ａ Ｉ
Ａ ｓ層が第２の半導体層を示している。
このように本実施例では、アンドープＩｎＡｌＡｓ層６
上の全面にＡｌメタル１ｉ７を積層しｒこ後レジストパ
ターン８を用いてＡＩゲート７ａを形成するようにした
ので、接合界面１００が大気にさらされずに形成でき、
これによりＴ ｎ Ａ Ｉ Ａ ８層６の酸化を防止で
きるとともに、接合界面１００の界面準位密度を従来方
法によって製造されたＨＥＭＴに比べ極端に小さくでき
、その結果界面準位に電子がトラップされることによる
ゲート特性の変動を抑制できる。
上の全面にＡｌメタル１ｉ７を積層しｒこ後レジストパ
ターン８を用いてＡＩゲート７ａを形成するようにした
ので、接合界面１００が大気にさらされずに形成でき、
これによりＴ ｎ Ａ Ｉ Ａ ８層６の酸化を防止で
きるとともに、接合界面１００の界面準位密度を従来方
法によって製造されたＨＥＭＴに比べ極端に小さくでき
、その結果界面準位に電子がトラップされることによる
ゲート特性の変動を抑制できる。
また、本実施例においてはチャンネル層となるアンドー
プＩ ｎＧａＡｓ層３の下にアンドープ■ｎ Ａ Ｉ
Ａ ｓ層２を挿入しているが、これは２次元電子に対し
て伝導帯の障壁として、かつＭＢＥ成長時のバッファー
層として挿入したものであり、本発明の本質とは関係な
い。
プＩ ｎＧａＡｓ層３の下にアンドープ■ｎ Ａ Ｉ
Ａ ｓ層２を挿入しているが、これは２次元電子に対し
て伝導帯の障壁として、かつＭＢＥ成長時のバッファー
層として挿入したものであり、本発明の本質とは関係な
い。
また上記の実施例としてＩｎＡｌＡｓ／ＩｎＡｌＡｓ
ＨＥＭＴを用しりニが、Ａ Ｉ Ｇ ＞ Ａ ｓ ／
Ｇ２ＬＡｓ ＨＥＭＴ’、ＡｌＧａＡｓ／ｒｎＧａ
Ａｓｐｓｅｕｄｏｎｏｒｐｈｉｃ ＨＥ Ｍ Ｔにお
いても同様に製造することが可能である。
ＨＥＭＴを用しりニが、Ａ Ｉ Ｇ ＞ Ａ ｓ ／
Ｇ２ＬＡｓ ＨＥＭＴ’、ＡｌＧａＡｓ／ｒｎＧａ
Ａｓｐｓｅｕｄｏｎｏｒｐｈｉｃ ＨＥ Ｍ Ｔにお
いても同様に製造することが可能である。
（へ）発明の効果
本発明の製造方法を用いることにより従来方法で製造し
たＨＥＭＴに比へゲート特性が非常に安定しｒ二ＨＥ
Ｍ Ｔを得ることが可能となった。
たＨＥＭＴに比へゲート特性が非常に安定しｒ二ＨＥ
Ｍ Ｔを得ることが可能となった。
第１図は（ａ）〜（ｅ）は本発明の製造方法を示すプロ
セスフロー図、第２図（ａ）〜（ｅ）は本発明の製造方
法の原理を示すプロセスフロー図、第３図（ａ）〜（ｅ
）は従来の製造方法を示すプロセス７０−図である。 ｌ・・・・・・Ｆｅドープ半絶縁性ＩｎＰ基板、２・・
・・・・アンドープＩｎＡｌＡｓ層、３・・・・・・ア
ンドープＩ ｎＧａＡｓチャンネル層ぐ第１の半導体層
）、 ４・・・・・アンドープ１ｎＡＩＡｓスペーサー屡（第
２の半導体層）、 ５− Ｓ１ド一プＩｎＡｌＡｓ層 （第２の半導体層）、 ６・・・ アンドープＩｎＡｌＡｓ層 （第２の半導体層）、 ７・・・・・ＡＩメタル層、７ａ・・・・・・ゲート電
極、８・・・ゲート電極形成用レンストパターン、９・
・・・ソース電極、１０・・・・ドレイン電極、１００
・・接合界面。 第１図 （ａ） （ｂ） 第 １図 （ｄ） 第１図 （ｅ） 第２図 第３ （ａ） （ｂ） Ｒ −ノ一一
セスフロー図、第２図（ａ）〜（ｅ）は本発明の製造方
法の原理を示すプロセスフロー図、第３図（ａ）〜（ｅ
）は従来の製造方法を示すプロセス７０−図である。 ｌ・・・・・・Ｆｅドープ半絶縁性ＩｎＰ基板、２・・
・・・・アンドープＩｎＡｌＡｓ層、３・・・・・・ア
ンドープＩ ｎＧａＡｓチャンネル層ぐ第１の半導体層
）、 ４・・・・・アンドープ１ｎＡＩＡｓスペーサー屡（第
２の半導体層）、 ５− Ｓ１ド一プＩｎＡｌＡｓ層 （第２の半導体層）、 ６・・・ アンドープＩｎＡｌＡｓ層 （第２の半導体層）、 ７・・・・・ＡＩメタル層、７ａ・・・・・・ゲート電
極、８・・・ゲート電極形成用レンストパターン、９・
・・・ソース電極、１０・・・・ドレイン電極、１００
・・接合界面。 第１図 （ａ） （ｂ） 第 １図 （ｄ） 第１図 （ｅ） 第２図 第３ （ａ） （ｂ） Ｒ −ノ一一
Claims (1)
- １、半導体基板上に低不純物濃度の第１の半導体層を形
成し、第１の半導体層上に、第１の半導体層よりも禁制
帯幅が大きくかつ電子親和力が小さくかつその内部に高
不純物濃度層を含む第２の半導体層を形成し、第２の半
導体層上にゲート形成用レジストパターンを用いて金属
膜のゲートを形成してなり、第１の半導体層と第２の半
導体層の接合面の第１の半導体層側に２次元電子が存在
し、第２の半導体層上の金属層に印加する電圧により上
記２次元電子の濃度を制御することをその動作原理とす
る半導体装置を製造するに際して、ゲートを、第２の半
導体層上の全面に金属層を積層した後ゲート形成用レジ
ストパターンを用いて形成し、それによってゲート形成
前から第２の半導体層とゲートの接合界面が大気に非接
触な状態で存在するようにした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28764990A JPH04162538A (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28764990A JPH04162538A (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162538A true JPH04162538A (ja) | 1992-06-08 |
Family
ID=17719942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28764990A Pending JPH04162538A (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059448A (ja) * | 2005-08-22 | 2007-03-08 | Mitsubishi Electric Corp | ヘテロ接合電界効果型トランジスタおよび、ヘテロ接合電界効果型トランジスタの製造方法 |
-
1990
- 1990-10-24 JP JP28764990A patent/JPH04162538A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059448A (ja) * | 2005-08-22 | 2007-03-08 | Mitsubishi Electric Corp | ヘテロ接合電界効果型トランジスタおよび、ヘテロ接合電界効果型トランジスタの製造方法 |
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