JP5477480B2 - 無線通信システムにおける正確な時間同期用の方法および装置 - Google Patents

Description

本発明は、直交周波数分割多元接続（ＯＦＤＭＡ）無線通信に関し、より具体的にはワイマックス(ＷｉＭＡＸ:Worldwide Interoperability for Microwave Access）システム用の時間同期方法に関する。

直交周波数分割多重（ＯＦＤＭ）は、有望な技術として、無線通信システムに広く用いられ、入力されたハイレートのデータストリームを複数のローレートのサブストリームに分散することにより、周波数選択性チャネルを周波数フラットサブチャネルの集合に変換する。周波数割り当ての効率を高めるためには、利用可能となるサブキャリアを、同時伝送のために特定の複数ユーザに割り当てる相互に排他的なクラスタに分割することにより、複数のユーザが同じチャネルをアクセスすることを可能にする直交周波数分割多元接続（ＯＦＤＭＡ）の技術が提案された。サブキャリアの直交性は複数のアクセスの干渉に対する本質的な保護を確保し、動的なサブキャリア割り当てのストラテジーの採用はリソース管理の柔軟性が高いシステムを提供する。ＯＦＤＭＡは、次世代のブロードバンド無線ネットワーク用の有望な候補として、無線メトロポリタンエリアネットワーク用のＩＥＥＥ８０２．１６の一部となる。

より微細な周波数割り当てに伴い、ＯＦＤＭＡ信号の復調はタイミングエラーとキャリア周波数オフセットには非常に敏感である。周波数オフセットの不正確な補償は、サブキャリアの間の直交性を壊し、キャリア間干渉（ＩＣＩ）を発生させる。タイミングエラーにより、シンボル間干渉（ＩＳＩ）が引き起こされ、エラーレートが著しく劣化する。

ＯＦＤＭＡは、隣接するシンボルの間にサイクリック拡張を用いることにより、時間分散とタイミングオフセットとに対する本質的な保護を提供する。ＷｉＭＡＸ規格、ＩＥＥＥ８０２．１６eにおいて、サイクリックプリフィックス（ＣＰ）が採用された。シンボルタイミングがサイクリック拡張以内に検出されると、受信されたスペクトルは一定の振幅を保ち、位相回転のみを起こす。しかしながら、もしシンボルタイミングがサイクリック拡張以外に検出されれば、当該シンボルの振幅も位相も隣接するシンボルと干渉することにより、受信された周波数スペクトルにおいて取り戻せないエラーを起こす。

ＯＦＤＭＡの下りリンクプロセスにおいて、基地局（ＢＳ）で逆高速フーリエ変換（ＩＦＦＴ）された後、周波数ドメインにおけるトーンから時間ドメインにおける信号に変換されることにより、ＯＦＤＭＡシンボルを生成する。一方、移動局（ＭＳ）又は加入者局（ＳＳ）では、シンボルは検出され、ＦＦＴユニットを経て、周波数ドメインにおけるトーンに変換される。プリアンブルは、時分割デュプレックス（ＴＤＤ）フレームにおいて所定の疑似ランダムシーケンスと最高のパワーとで変調された第１のシンボルである。したがって、それは、チャネルにわたってＯＦＤＭＡフレームのスタートポジションと周波数オフセットを検出するために優れている信号である。

時間同期としてプリアンブル検出に基づく従来技術はいくつかの欠点がある。
プリアンブル検出の一般的な提案は、時間ドメインにおける信号の繰返し特性を利用した遅延相関のメカニズムを採用している。典型的なアルゴリズムは、ＷｉＭＡＸプリアンブルにおける３を法とする(modulo-3)周期特性に基づくＣＰ自己相関又はＭ−相関であり、此処でＭはＦＦＴの長さの三分の一に等しい数である。しかし、これらの相関の結果は、シンボル境界のポジションに影響し且つその位置における分数周波数オフセットに対する不正確な推定を引き起こすプラトーを有する可能性がある。つまり、それによりＩＣＩエラーを引き起こす可能性がある。また、プリアンブルにおける繰返しの劣化により、Ｍ−相関はＷｉＭＡＸシステムのマルチセル配置に対してあまり役に立たない。したがって、遅延相関は、低い信号対雑音比（ＳＮＲ）又は時間-変動のフェーディングチャネルの下で粗時間同期のみを提供する。

時間ドメインにおけるプリアンブルの相互相関に基づくそのほかの技術は、微細な時間同期を提供することができるが、それはキャリアの周波数オフセットにはかなり敏感で、且つ周波数オフセットの補償の後で行うことに好ましい。また、その方法は、３を法とする（modulo-3）特性によりＷｉＭＡＸプリアンブルにおいてマルチピークを生成することにより、ピーク検出を困難にする。

シンボルタイミングを実現するためには、上記技術以外に、ＢＰＳＫ変調されたプリアンブルの共役対称特性を用いてもよい。当該方法は、最高のピークがプリアンブルの境界に位置する複数のシャープピークを生成するが、それを実施するには、システムに重い負荷を加える多くの複素乗算器と遅延タップとが必要である。

本発明は、正確な時間同期用の装置、方法、およびその受信機を提供する。その方法、装置、および受信機は、ＷｉＭＡＸ通信システム又はロング・ターム・エボリューション（ＬＴＥ：Long Term Evolution）プログラムに有用である。時間ドメイン相関の特徴とシンボルシーケンスの周期特性に基づいて、シンボルシーケンスと基準プリアンブルに基づく簡略化された２-ステージ相関を実行することにより確実及び正確なプリアンブル同期が得られる。適応ピーク検出器により検出された明らかな目標ピークに基づいて、プリアンブルの境界が決定される。これにより、本発明によって、ＯＦＤＭＡフレームのスタートポジションを容易に検出できるとともに、システムの複雑さを低減し、且つ低いＳＮＲ、高い周波数オフセット又は大きな遅延スプレッドのフェーディングチャネルにおいて確実な性能を提供する。

本発明の一つの実施形態において、時間同期用の方法を提供する。上記方法は、シンボルのシーケンスを受信するステップと、前記シンボルのシーケンス、及び基準プリアンブルに基づいて、時間ドメインにおける２-ステージ相関を実行するステップと、前記２-ステージ相関の結果からプリアンブルシンボルを検出するステップとを備える。

本発明のそのほかの実施形態において、時間同期用の装置を提供する。上記装置は、受信されたシンボルのシーケンス、および基準プリアンブルに基づいて、時間ドメインにおける２-ステージ相関を実行するように構成された２-ステージ相関器と、前記２-ステージ相関器と結合し、前記２-ステージ相関の結果からプリアンブルシンボルを検出するように構成された検出器とを備える。

本発明のさらにそのほかの実施形態において、ＯＦＤＭＡ受信機を提供する。上記受信機は、時間同期用の装置と、前記時間同期用の装置と結合し、受信されたシンボルのシーケンスのキャリア周波数オフセットを推定及び補償するように構成された周波数同期用の装置とを備える。上記時間同期用の装置は、受信されたシンボルのシーケンス、および基準プリアンブルに基づいて、時間ドメインにおける２-ステージ相関を実行するように構成された２-ステージ相関器と、前記２-ステージ相関器と結合し、前記２-ステージ相関の結果からプリアンブルシンボルを検出するように構成された検出器とを備える。

図面の中で、各々の図面に記載された同一又は近似的に同一の部分は同じ符号で示す。明瞭にするために、各図面には全ての部分を記したものではない。

ＯＦＤＭＡ受信機のブロック図である。 本発明の一つの実施形態に係る時間同期用の装置の図である。 本発明の一つの実施形態に係る２-ステージ相関器の図である。 本発明の一つの実施形態に係る簡略化された実乗算器の図である。 本発明の一つの実施形態に係るピーク検出器の図である。 本発明の一つの実施形態に係る時間同期とピーク検出用の方法のフローチャートである。 図２に示す第１の相関器２０１の出力に対する通常チャネルにおけるシミュレーションの結果をプロットした図である。 図２に示す第２の相関器２０２の出力に対する通常チャネルにおけるシミュレーションの結果をプロットした図である。 図２に示す２-ステージ相関器の出力に対する通常チャネルにおけるシミュレーションの最終結果をプロットした図である。 図２に示す第１の相関器２０１の出力に対する不良遅延スプレッドチャネルにおけるシミュレーションの結果をプロットした図である。 図２に示す第２の相関器２０２の出力に対する不良遅延スプレッドチャネルにおけるシミュレーションの結果をプロットした図である。 図２に示す２-ステージ相関器の出力に対する不良遅延スプレッドチャネルにおけるシミュレーションの最終結果をプロットした図である。 異なるチャネルにおける時間同期の失敗率をプロットした図である。 異なる周波数オフセットによる時間同期の失敗率をプロットした図である。

本発明の実施形態に係る目的、技術手段、利点は、添付の図面と関連して理解されるこの実施形態の次の説明によって、より明白となる。

図１はＯＦＤＭＡ受信機のブロック図を示す。図１に示すように、ＯＦＤＭＡ受信機は、典型的には、時間同期モジュール１０と、周波数同期モジュール１２と、シンボルウィンドイングモジュール１４と、高速フーリエ変換（ＦＦＴ）プロセッサ１６と、パイロット抽出部１８と、チャネル推定器および等化器２０と、デマッパ２２と、復調部２４と、チャネルデコーダ２６とを備える。

時間同期モジュールは、タイミングオフセットを推定し、且つＯＦＤＭＡフレームの境界を決定するように構成される。周波数同期モジュール１２は、受信された信号のキャリア周波数オフセットを推定及び補償するように構成される。特に、周波数同期モジュール１２では、分数キャリア周波数オフセットは時間ドメインにおいて推定され、整数キャリア周波数オフセットは周波数ドメインにおいて推定される。シンボルウィンドイングモジュール１４は、ＯＦＤＭＡシンボルのサイクリックプリフィックスを除去することにより、ＦＦＴウィンドウタイミングを決定するように構成される。ＦＦＴプロセッサ１６は、時間ドメインの信号を周波数ドメインの信号に変換するように構成される。チャネル推定器２０は、パイロット抽出部１８により取得された利用可能となるパイロット情報から、無線チャネルによる振幅および位相偏移を推定するように構成される。チャネル等化器２０は、無線チャネルの影響を消去し、その後のシンボルがデマップ及び復調されることを可能にする。デマッパ２２は、サブキャリアの置換を可能にし、且つサブキャリアのオーダーを物理サブキャリアから論理サブキャリアに変換する。復調部２４は、ＩＥＥＥ８０２．１６用の位相偏移変調（ＰＳＫ）又は直交振幅変調（ＱＡＭ）の提案に基づき、ＯＦＤＭＡトーンを情報ビットに再生する。最後に、情報ビットストリームは、常にランダム化、前方誤り訂正というコーディングおよびインターリーブのミラーオペレーションを含むチャネルデコーダ２６によりデコードされる。

一般的には、時間同期は、ＯＦＤＭＡ同期プロセスにおける第１のステップであり、プリアンブルは、ＯＦＤＭＡフレームにおける最高のパワーを有する第１のシンボルであり、時間同期を実行するためである。

図２は、本発明の一つの実施形態に係る正確な時間推定用の時間同期装置の図を示す。図２に示すように、時間同期装置は、２-ステージ相関器２００と、２-ステージ相関器２００と結合する検出器２０４（ピーク検出器ともいう）とを備える。２-ステージ相関器２００は、第１の相関器２０１と、第２の相関器２０２と、乗算器２０３とを備える。

相関器２０１と２０２は、受信されたシンボルのシーケンス２１０（例えば、ＯＦＤＭＡシンボルシーケンス）と基準プリアンブル２２０との相互相関を実現するための２つの１-ステージ相関器であり、上記相互相関は、数式（１）と（２）で表す。

ＷｉＭＡＸ仕様において、常に移動局のメモリに記憶された、異なる基地局とセクタ用の１１４個の疑似ノイズ（ＰＮ）シーケンスがある。基地局と同期する前に、移動局は、セルラーシステムにおける常用のセルサーチプロセスにより取得された既知のプリアンブルインデックスに基づき、メモリから基準プリアンブルを読み取る。

ＩＥＥＥ８０２．１６ｅに定義されたプリアンブルは、異なるサブキャリアの割り当てを有する三種類のキャリアセットがあり、特定の疑似ノイズコードでブーストＢＰＳＫにより変調される。プリアンブルのトーンは、三つのサブキャリア毎に対して整列するので、長さがＭの時間ドメインにおける三つの疑似周期信号の特性を示し、ここでＭはフロア（N/3）に等しい。

また、数式（３）に用いられるプリアンブルの２つの繰返し部分の間の複素乗算器は、常にキャリア周波数オフセットによる時間ドメインにおける共通位相回転に対する抵抗を増加させることができる。

基準プリアンブルはＭ周期性の特性を有するので、数式（２）におけるＲ_２（ｍ）は、Ｒ_１（ｍ）をＮ-Ｍタップだけ偏移したものに等しく、即ち数式（４）で示す。

数式（５）によれば、２つの相関オペレーションは一つの相関オペレーションと、一つの遅延オペレーションと、一つの共役乗算とに簡略化され、ハードウエアの複雑さは近似的には半分だけ低減された。

数式（６）における対応する基準パワーは、数式（７）で示され、且つセルを特定すると、それが算出される。

図３は本発明の一つの実施形態に係る簡略化された２-ステージ相関器の図を示す。第１の相関器２０１は、一つの複素共役オペレータ３００と、Ｌ個の複素乗算器３０１と、アキュムレータ３０２とを備える。第２の相関器２０２は、第１の相関器２０１の出力をＮ-Ｍだけ遅延する（Ｎ-Ｍ）タップを有する遅延器３０３で実現される。一つの実施形態において、遅延器３０３は先入れ先出しメモリ（ＦＩＦＯ）で実現される。これにより、この簡略化された構成によれば、複素乗算器の数は２＊Ｌ＋１からＬ＋１に低減される。

相関器２０１において、ほとんどのオペレーションは掛け算であり、複素乗算器の数はＬである。公知のように、１つの複素乗算器は、４つの実乗算器と２つの加算器とから構成される。乗算器のデータ幅を最小限にすれば、乗算器のオペレーションを大きく低減することができる。本発明において、２つの最も有効なビットのみが相関オペレーションに参加し、且つＬが小さすぎなければ、その相関の性能は少しだけ劣化する。第１のビットは符号ビットであり、第２のビットは、０と１を区別するために用いられている。この方法によって、数式（７）における基準パワーは４Ｌ^２に等しい。さらに、図４に示すように、実乗算器の機能を、同等な組み合わせロジックと取り替えてもよい。これにより、この簡略化された実乗算器４００は、プログラマブルロジックデバイス（ＰＬＤ）又は特定用途向け集積回路（ＡＳＩＣ）において容易に実現できる。

図５は本発明の一つの実施形態に係る適応検出器２０４の図である。検出器２０４は、第１の比較器５０３と、第２の比較器５０４と、動的閾値生成部５００とを備える。

図６は本発明の一つの実施形態に係るピーク検出および時間同期用の方法のフローチャートである。最初に、ステップ６０１において、ＡＤＣにより変換されたＯＦＤＭＡシンボルの複素シーケンスが取得される。そして、ステップ６０２において、前回のフレームにおける最大相関値を示す前回のピーク値が読み込まれ、現在のフレーム用の動的閾値ＴＨ２ ５０６が生成される。なお、最初には前回のピーク値が存在しない場合、ＴＨ２は所定の閾値に初期化される。

一つの実施形態において、ステップ６０３の２-ステージ相関は、受信されたシンボルのシーケンスと基準プリアンブルとを相関させることにより、１-ステージ相関の結果を取得するステップと、１-ステージ相関の結果を遅延するステップと、１-ステージ相関の結果に対して共役オペレーションを実行するステップと、遅延された結果に共役の結果を掛けることにより２-ステージ相関の結果を取得するステップとを備える。

図７Ａ、図７Ｂおよび図７Ｃは、それぞれ本発明の実施形態に係る第１の相関器２０１、第２の相関器２０２と、２-ステージ相関器２００の出力に対する通常チャネルにおけるシミュレーションの結果をプロットした図である。一つの実施形態において、シミュレーションは、ＳＮＲが６ｄＢ、周波数オフセットがゼロである加法性白色ガウス雑音（ＡＷＧＮ）チャネルにおいて実行される。図７Ａと図７Ｂに示す１-ステージ相関の結果は複数のピークがあるが、図７Ｃに示す２-ステージ相関は、一つの明らかなシャープピークのみが生成され、且つピーク検出器は閾値ＴＨ１で比較を処理する。

本発明の上記実施形態によれば、ピークの半値全幅（ＦＷＨＭ）はサンプリング間隔以内に短縮される。したがって、閾値比較又は最大値サーチの方法は、一つのサンプリング点において同じ精度が達成できる。

図８Ａ、図８Ｂおよび図８Ｃは、それぞれ本発明の実施形態に係る第１の相関器２０１、第２の相関器２０２と、２-ステージ相関器２００の出力に対する不良遅延スプレッドフェーディングチャネルにおけるシミュレーションの結果をプロットした図である。一つの実施形態において、シミュレーションは、ＳＮＲが-６ｄＢ、移動時速が１２０キロメートルである国際電気通信連合（ＩＴＵ）Vehicular-Aチャネルにおいて実行される。この場合には、１-ステージ相関の結果は、マルチパスのピークを有する複数のピークグループ８０１がある図８Ａと図８Ｂに示す。メーンピーク８０２はノイズおよびそのほかのパスピークと比べてあまり目立っていない。しかしながら、図８Ｃにおいて、メーンピーク８０２が目立って、そのほかのパスピークが抑制され、且つピーク検出器は閾値ＴＨ２で比較を処理する。

図９は、異なるＳＮＲとチャネルによる時間同期の失敗率をプロットした図である。図９における曲線は、それぞれ加法性白色ガウス雑音（ＡＷＧＮ）チャネルと、スピードが３ｋｍｐｈであるITU Pedestrian Bチャネルと、スピードが１２０ｋｍｐｈであるITU Vehicular-Aチャネルにおいてシミュレートされたものである。それによると、本発明は、時間-変動フェーディングチャネルにおける低いＳＮＲと高い移動性の状況下で、確実な時間検出を提供する。

図１０は異なる周波数オフセットによる時間同期の失敗率をプロットした図である。図１０における曲線は、初期周波数オフセットが0,0.2,0.5,1.0サブキャリア周波数間隔の場合に、スピードが１２０ｋｍｐｈであるITU Vehicular-Aチャネルにおいてシミュレートされたものである。その結果によると、周波数オフセットが完全に補償されなくても、本発明は優れている性能を有し、つまり、２-ステージ相関は、時間ドメインにおける位相回転には敏感でない。

本発明における実施形態の全て又は一部は、上記説明された機能を実行するように構成された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ：digital signal processor）、特定用途向け集積回路（ＡＳＩＣ：application specific integrated circuit）、ＦＰＧＡ（field programmable gate array）又はそのほかのプログラマブルロジックデバイス（ＰＬＤ：programmable logic circuit）、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウエア部品又はこれらの組み合わせとで実現または実行されてもよい。

この発明は構成特徴及び/又は方法方式に特定する言語で説明されたが、添付の請求の範囲に定義された発明は説明された特定の特徴又は方式に限定されるものではない。なお、上記特定の特徴及び方式は請求された発明を実現する例示として開示されている。

Claims (19)

1. シンボルのシーケンスを受信するステップと、
   前記シンボルのシーケンス及び基準プリアンブルに基づいて、時間ドメインにおける２-ステージ相関を実行するステップと、
   ２-ステージ相関の結果からプリアンブルシンボルを検出するステップとを備え、
   前記２-ステージ相関を実行するステップは、
   前記シンボルのシーケンス及び前記基準プリアンブルに基づいて、時間ドメインにおける１-ステージ相関を実行し、１-ステージ相関の結果を取得するステップと、
   前記１-ステージ相関の結果を所定の期間だけ遅延するステップと、
   前記１-ステージ相関の結果に対して共役オペレーションを実行するステップと、
   前記遅延された結果に前記共役の結果を掛け、前記２-ステージ相関の結果を取得するステップとを備え、
   前記１-ステージ相関を実行するステップは、
   前記基準プリアンブルに対して共役オペレーションを実行するステップと、
   時間ドメインにおいて、受信されたシンボルのシーケンスの２つの最も有効なビットに共役基準プリアンブルを掛けるステップと、
   複素乗算の結果に対して加算を実行するステップとを備えることを特徴とする時間同期用の方法。
2. 前記所定の期間は、前記基準プリアンブルの周期に関連付けられることを特徴とする請求項１に記載の方法。
3. 時間ドメインにおいて、受信されたシンボルのシーケンスの２つの最も有効なビット、及び共役基準プリアンブルに基づいて、４つの実乗算器で複素乗算を実行するステップをさらに備えることを特徴とする請求項１に記載の方法。
4. 前記プリアンブルシンボルを検出するステップは、
   前記２-ステージ相関の結果のピーク値と所定の閾値とを比較するステップと、
   前記ピーク値が前記所定の閾値より大きい場合、前記プリアンブルシンボルを直接に位置づけるステップと、
   前記ピーク値が前記所定の閾値以下である場合、前記２-ステージ相関の結果のピーク値と動的閾値とを比較するステップと、
   前記ピーク値が前記動的閾値より大きい場合、前記プリアンブルシンボルを位置づけるステップと、
   をさらに備えることを特徴とする請求項１に記載の方法。
5. 前記動的閾値は、前回のピーク値に基づいて、前記前回のピーク値に係数を掛けることにより決定されることを特徴とする請求項４に記載の方法。
6. 前記シンボルのシーケンスは周期的に繰返されることを特徴とする請求項１に記載の方法。
7. 前記シンボルのシーケンスは、ＩＥＥＥ８０２．１６e仕様に基づく直交周波数分割多元接続の無線通信システムから受信されることを特徴とする請求項１に記載の方法。
8. 受信されたシンボルのシーケンス及び基準プリアンブルに基づいて、時間ドメインにおける２-ステージ相関を実行するように構成された２-ステージ相関器と、
   前記２-ステージ相関器と結合し、前記２-ステージ相関の結果からプリアンブルシンボルを検出するように構成された検出器とを備え、
   前記２-ステージ相関器は、
   前記シンボルのシーケンス及び前記基準プリアンブルに基づいて、時間ドメインにおける１-ステージ相関を実行し、１-ステージ相関の結果を取得するように構成された１-ステージ相関器と、
   前記１-ステージ相関の結果を所定の期間だけ遅延するように構成された遅延器と、
   前記１-ステージ相関の結果に対して共役オペレーションを実行するように構成された複素共役オペレータと、
   前記遅延された結果に前記共役の結果を掛け、前記２-ステージ相関の結果を取得するように構成された乗算器とを備え、
   前記１-ステージ相関器は、
   前記基準プリアンブルに対して共役オペレーションを実行するように構成された複素共役オペレータと、
   時間ドメインにおいて、受信されたシンボルのシーケンスの２つの最も有効なビットに共役基準プリアンブルを掛けるように構成された簡略化された複素乗算器と、
   複素乗算の結果に対して加算を実行するように構成された複素アキュムレータと、
   を備えることを特徴とする時間同期用の装置。
9. 前記所定の期間は、前記基準プリアンブルの周期に関連付けられることを特徴とする請求項８に記載の装置。
10. 前記検出器は、
    前記２-ステージ相関器の結果のピーク値と所定の閾値とを比較するように構成され
    た第１の比較器と、
    前記第１の比較器と結合し、前記ピーク値が前記所定の閾値以下である場合、前記２-ステージ相関器の結果のピーク値と動的閾値とを比較するように構成された第２の比較器と、
    前記第２の比較器と結合し、前回のピーク値に基づいて前記動的閾値を生成する動的閾値生成部とを備えることを特徴とする請求項８に記載の装置。
11. 前記動的閾値生成部は、
    前記前回のピーク値を記憶するように構成されたピーク格納部と、
    前記ピーク格納部と結合し、前記前回のピーク値に係数を掛けることにより前記動的閾値の大きさを決定するように構成された係数制御部とを備えることを特徴とする請求項１０に記載の装置。
12. 前記シンボルのシーケンスは周期的に繰返されることを特徴とする請求項８に記載の装置。
13. 前記シンボルのシーケンスは、ＩＥＥＥ８０２．１６e仕様に基づく直交周波数分割多元接続の無線通信システムから受信されることを特徴とする請求項８に記載の装置。
14. 受信されたシンボルのシーケンス及び基準プリアンブルに基づいて、時間ドメインにおける２-ステージ相関を実行するように構成された２-ステージ相関器と、前記２-ステージ相関器と結合し、前記２-ステージ相関の結果からプリアンブルシンボルを検出するように構成された検出器とを備える時間同期用の装置と、
    前記時間同期用の装置と結合し、受信されたシンボルのシーケンスのキャリア周波数オフセットを推定および補償するように構成された周波数同期用の装置とを備え、
    前記２-ステージ相関器は、
    前記シンボルのシーケンス及び前記基準プリアンブルに基づいて、時間ドメインにおける１-ステージ相関を実行し、１-ステージ相関の結果を取得するように構成された１-ステージ相関器と、
    前記１-ステージ相関の結果を所定の期間だけ遅延するように構成された遅延器と、
    前記１-ステージ相関の結果に対して共役オペレーションを実行するように構成された複素共役オペレータと、
    前記遅延された結果に前記共役の結果を掛け、前記２-ステージ相関の結果を取得するように構成された乗算器とを備え、
    前記１-ステージ相関器は、
    前記基準プリアンブルに対して共役オペレーションを実行するように構成された複素共役オペレータと、
    時間ドメインにおいて、受信されたシンボルのシーケンスの２つの最も有効なビットに共役基準プリアンブルを掛けるように構成された簡略化された複素乗算器と、
    複素乗算の結果に対して加算を実行するように構成された複素アキュムレータとを備えることを特徴とする受信機。
15. 前記所定の期間は、前記基準プリアンブルの周期に関連付けられることを特徴とする請求項１４に記載の受信機。
16. 前記検出器は、
    前記２-ステージ相関器の結果のピーク値と所定の閾値とを比較するように構成され
    た第１の比較器と、
    前記第１の比較器と結合し、前記ピーク値が前記所定の閾値以下である場合、前記２-ステージ相関器の結果のピーク値と動的閾値とを比較するように構成された第２の比較器と、
    前記第２の比較器と結合し、前回のピーク値に基づいて前記動的閾値を生成する動的閾値生成部とを備えることを特徴とする請求項１４に記載の受信機。
17. 前記動的閾値生成部は、
    前記前回のピーク値を記憶するように構成されたピーク格納部と、
    前記ピーク格納部と結合し、前記前回のピーク値に係数を掛けることにより前記動的閾値の大きさを決定するように構成された係数制御部とを備えることを特徴とする請求項１６に記載の受信機。
18. 前記シンボルのシーケンスは周期的に繰返されることを特徴とする請求項１４に記載の受信機。
19. 前記シンボルのシーケンスは、ＩＥＥＥ８０２．１６e仕様に基づく直交周波数分割多
    元接続の無線通信システムから受信されることを特徴とする請求項１４に記載の受信機。