JP2003110523A - Ｏｆｄｍ受信装置 - Google Patents

Abstract

(57)【要約】 【課題】フレーム同期の確立に要する時間を短縮できる
ＯＦＤＭ受信装置を提供する。 【解決手段】 受信信号と既知プリアンブル系列との相
関演算を行う相関演算器１０２と、相関演算器１０２の
出力を受けるタップ付き遅延器１０５と、タップ付き遅
延器１０５の少なくとも最後段の遅延要素の出力から引
き出されたタップから数えて少なくとも一つのタップか
らの信号を減算入力として受け、他のタップからの信号
を加算入力として受けて加減算を行う加減算器１０６
と、加減算器１０６の出力のピーク検出を行ってフレー
ム同期確立信号を出力するピーク検出器１０７を有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＯＦＤＭ（直交周
波数分割多重）通信システムにおけるＯＦＤＭ受信装置
に係り、特に繰り返しプリアンブル系列を用いてフレー
ム同期を確立するフレーム同期回路に関する。

【０００２】

【従来の技術】ＯＦＤＭ通信システムは、送信側におい
て送信すべきデータ系列により変調された直交サブキャ
リアをＩＦＦＴ（高速逆フーリエ変換）処理によって時
間軸上の信号に変換し、受信側においてはＦＦＴ（高速
フーリエ変換）処理によって時間軸上の信号を周波数軸
上の信号に戻した後、復調処理を行って元のデータ系列
を再生する。

【０００３】受信側すなわちＯＦＤＭ受信装置では、送
信側に対する同期処理の一つとしてフレーム同期が行わ
れる。ＯＦＤＭ受信装置でのフレーム同期は、ＦＦＴ処
理区間（ＦＦＴウィンドウ位置）を設定するための時間
同期処理であり、例えば繰り返しプリアンブル系列を用
いて行われる。

【０００４】以下、従来のＯＦＤＭ受信装置におけるフ
レーム同期回路について説明する。図９は従来のＯＦＤ
Ｍ受信装置におけるフレーム同期回路の動作を説明する
ための図であり、プリアンブル系列が５シンボル繰り返
される繰り返しプリアンブル系列を用いてフレーム同期
を行う場合の動作例である。

【０００５】まず、図９（ａ）に示すように、１シンボ
ルのサンプル長がＤであるプリアンブルＳが５シンボル
繰り返しのプリアンブル系列が付加されたＯＦＤＭ信号
が時刻ｔ0からＯＦＤＭ受信装置に入力される。受信Ｏ
ＦＤＭ信号のフレームエッジ（フレームの立ち上がりエ
ッジ）が検出され、このエッジのタイミングで受信プリ
アンブル系列と既知プリアンブル系列との相関演算が開
始されることにより、図９（ｂ）に示す相関演算出力が
得られる。この例では、繰り返しプリアンブル系列が５
シンボルであるので、受信プリアンブル系列が既知プリ
アンブル系列と時間的に一致するときに発生する相関演
算出力のピークが５本現れている。

【０００６】相関演算出力は、遅延加算回路に入力され
る。遅延加算回路は、遅延時間Ｄの４個の遅延要素が縦
続接続されたタップ付き遅延回路とタップ付き遅延回路
の５個のタップ上の信号を加算する加算器とから構成さ
れる。遅延加算回路はタップ付遅延回路の一端から図９
（ｂ）に示した相関演算出力が入力され、図９（ｃ）に
示す遅延加算出力を得る。相関演算出力のピークが１本
遅延加算回路に入力されると、遅延加算出力にも１本分
のピーク値が現れる。以後、時間の経過に従って相関演
算出力のピークが２本、３本、４本、…、と入力される
と、遅延加算出力にも２本分、３本分、３本分、…、の
ピーク値が現れる。この例では、相関演算出力のピーク
本数は５本であるので、遅延加算出力の最大ピーク値
は、相関演算出力のピーク５本分に相当する。

【０００７】遅延加算出力はピーク検出器に入力され、
フレームエッジの立ち上がりタイミングでピーク検出が
開始される。このピーク検出により最大値のピークが検
出されることによって、フレーム同期が確立される。こ
こで、図９（ｂ）に示すように相関演算の処理遅延をｘ
とし、遅延加算の処理遅延をｙとすると、図９（ｃ）に
示されように、フレーム同期を確立する時刻は早くとも
ｔ0＋５Ｄ＋ｘ＋ｙであり、受信プリアンブル系列の受
信終了時刻ｔ0＋５Ｄよりもｘ＋ｙだけ遅れる。このよ
うにフレーム同期の処理遅延が大きくなると、それだけ
ＯＦＤＭ受信装置の処理遅延が大きくなってしまうとい
う問題がある。

【０００８】また、フレームエッジ検出精度が悪いと、
従来のフレーム同期回路では相関演算出力のピーク本数
が変動した場合はフレームを誤検出する確率が高くな
り、フレーム同期を正しく確立できないという問題があ
る。以下、図１０を用いて説明する。図９の場合と同様
に、繰り返しプリアンブル系列は１シンボルのサンプル
長がＤであるプリアンブル系列が５シンボル繰り返され
るものであるとする。

【０００９】ここでは、繰り返しプリアンブル系列が付
加された図１０（ａ）に示される受信ＯＦＤＭ信号から
フレームエッジを検出する際、受信ＯＦＤＭ信号の受信
電力レベルの違い等により、フレームエッジ検出タイミ
ングが実際のフレームエッジよりも時間Ｄだけ後ろにず
れたとする。このときフレームエッジ検出のタイミング
がずれたために、図１０（ｂ）に示すように相関演算出
力のピーク本数は４本に減少する。

【００１０】相関演算出力は先と同様に遅延加算回路に
入力され、図１０（ｃ）に示す遅延加算出力が得られ
る。この遅延加算出力に対してピーク検出器によってフ
レームエッジの立ち上がりタイミングでピーク検出が開
始され、このピーク検出により最大値のピークが検出さ
れることによって、フレーム同期が確立される。この例
では図１０（ｃ）に示されるように、時刻ｔ0＋５Ｄ＋
ｘ＋ｙと時刻ｔ0＋６Ｄ＋ｘ＋ｙにおけるピークの値は
ほぼ等しい。このため一意に最大ピーク値を決めること
ができず、フレーム同期を確立することができないとい
う問題がある。

【００１１】

【発明が解決しようとする課題】上述したように従来の
ＯＦＤＭ受信装置におけるフレーム同期回路では、処理
遅延が大きいという問題点があり、さらに、フレームエ
ッジ検出の精度が悪い場合には、フレーム同期を正しく
確立することができないという重大な問題点を有してい
た。

【００１２】従って、本発明の主たる目的は、フレーム
同期の確立に要する時間を短縮できるＯＦＤＭ受信装置
を提供することにある。

【００１３】また、本発明の目的は、フレームエッジ検
出精度が大幅に劣化しても正確にフレーム同期を確立す
ることが可能なＯＦＤＭ受信装置を提供することにあ
る。

【００１４】

【課題を解決するための手段】上記の課題を解決するた
め、本発明に係るＯＦＤＭ受信装置は、受信信号と既知
プリアンブル系列との相関演算を行う相関演算器と、縦
続接続された複数段の遅延要素及び各段の遅延要素の入
力及び出力から引き出された複数のタップを有し、最前
段の遅延要素の入力から引き出されたタップに前記相関
演算器の出力を受けるタップ付き遅延器と、このタップ
付き遅延器の少なくとも最後段の遅延要素の出力から引
き出されたタップから数えて少なくとも一つのタップか
らの信号を減算入力として受け、他のタップからの信号
を加算入力として受けて加減算を行う加減算器と、この
加減算器の出力のピーク検出を行うピーク検出器とを有
する。

【００１５】このように構成されたＯＦＤＭ送受信装置
では、繰り返しプリアンブル系列の最終シンボルの相関
演算出力を待つ前に、最大値のピーク検出によりフレー
ム同期を確立することが可能となる。従って、フレーム
同期処理の後段で行われる周波数オフセット除去処理、
伝送路推定処理などの開始時刻を早めることができ、Ｏ
ＦＤＭ受信装置の処理遅延を大幅に削減することが可能
となる。

【００１６】本発明に係る他のＯＦＤＭ受信装置は、受
信信号のフレームの立ち上がりエッジを検出するフレー
ムエッジ検出器と、受信信号と既知プリアンブル系列と
の相関演算を行う相関演算器と、縦続接続された複数段
の遅延要素及び各段の遅延要素の入力及び出力から引き
出された複数のタップを有し、最前段の遅延要素の入力
から引き出されたタップに前記相関演算器の出力を受け
るタップ付き遅延器と、このタップ付き遅延器の少なく
とも最前段の遅延要素の出力から引き出されたタップか
ら数えて少なくとも一つのタップからの信号を減算入力
として受け、他のタップからの信号を加算入力として受
けて加減算を行う加減算器と、この加減算器の出力のピ
ーク検出を行うピーク検出器とを有する。

【００１７】このように構成されたＯＦＤＭ受信装置に
おいては、フレームエッジ検出精度が悪いために相関演
算出力のピーク本数が変動した場合でも、遅延加減算出
力として得られる最大値のピークの位置を揃えることに
よって、正確にフレーム同期を確立することが可能とな
る。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＯＦＤＭ受信装置におけるフレーム同期回路部の構
成を示す図である。入力端子１００には、繰り返しプリ
アンブル系列（以下、受信プリアンブル系列という）が
先頭に付加された受信ＯＦＤＭ信号が入力される。受信
ＯＦＤＭ信号は、フレームエッジ検出器１０１と相関演
算器１０２に入力される。フレームエッジ検出器１０１
では、受信ＯＦＤＭ信号のフレームの立ち上がりエッジ
（以下、フレームエッジという）が検出される。

【００１９】フレームエッジ検出器１０１の出力は、相
関演算器１０２と既知プリアンブル系列発生器１０３及
び後述するピーク検出器１０７に入力される。既知プリ
アンブル系列発生器１０３は、既知プリアンブル系列を
格納したメモリであり、格納した既知プリアンブル系列
はフレームエッジのタイミングで読み出され、相関演算
器１０３に供給される。

【００２０】相関演算器１０３は、フレームエッジのタ
イミングで受信信号と既知プリアンブル系列との相関演
算を行い、相関演算出力を得る。より具体的には、相関
演算器１０２では受信信号と既知プリアンブル系列との
乗算を行い、その乗算結果について振幅の二乗を計算し
て相関演算出力とする。相関演算器１０３からの相関演
算出力は、遅延加算回路１０４に入力される。

【００２１】遅延加算回路１０４は、タップ付き遅延器
１０５と加減算器１０６により構成される。タップ付き
遅延器１０５は、縦続接続された複数段（この例では４
段）の同一の遅延時間を有する遅延要素Ｄ１〜Ｄ４によ
って構成され、各段の遅延要素Ｄ１〜Ｄ４の入力及び出
力からタップＴ１〜Ｔ５が引き出されている。

【００２２】すなわち、最前段の遅延要素Ｄ１の入力か
らタップＴ１が引き出され、このタップＴ１に相関演算
器１０３からの相関演算出力が入力される。最前段の遅
延要素Ｄ１の出力と２段目の遅延要素Ｄ２の入力は接続
され、この接続点からタップＴ２が引き出されている。
同様に２段目の遅延要素Ｄ２の出力と３段目の遅延要素
Ｄ３の入力は接続され、この接続点からタップＴ３が引
き出され、３段目の遅延要素Ｄ３の出力と最終段の遅延
要素Ｄ４の入力は接続され、この接続点からタップＴ４
が引き出されている。さらに、最終段の遅延要素Ｄ４の
出力からタップＴ５が引き出されている。

【００２３】タップ付き遅延器１０５のタップＴ１〜Ｔ
５からの信号は、加減算器１０６に入力される。ここ
で、加減算器１０６はタップＴ１〜Ｔ４からの信号を加
算入力（＋）として受け、最終段の遅延要素Ｄ４の出力
から引き出されたタップＴ５からの信号を減算入力
（−）として受けるように構成される。

【００２４】加減算器１０６の出力は遅延加算回路１０
４の出力として取り出され、ピーク検出器１０７に入力
される。ピーク検出器１０７によって加減算器１０６の
出力に対するピーク検出が行われ、出力端子１０８にピ
ーク検出信号がフレーム同期確立信号として出力され
る。

【００２５】次に、図２に示すタイムチャートを用いて
本実施形態の動作を説明する。まず、図２（ａ）に示す
ように、１シンボルのサンプル長がＤであるプリアンブ
ルＳが５シンボル繰り返しのプリアンブル系列が付加さ
れた受信ＯＦＤＭ信号が時刻ｔ0から入力端子１００に
入力される。フレームエッジ検出器１０１では、受信Ｏ
ＦＤＭ信号のフレームエッジ（フレームの立ち上がりエ
ッジ）が検出される。

【００２６】フレームエッジ検出器１０１で検出された
フレームエッジのタイミングで、受信信号と既知プリア
ンブル系列発生器１０３からの既知プリアンブル系列と
の相関演算が相関演算器１０２によって行われ、図２
（ｂ）に示す相関演算出力が得られる。この例では、繰
り返しプリアンブル系列が５シンボルであるので、受信
プリアンブル系列が既知プリアンブル系列と時間的に一
致するときに発生する相関演算出力のピークが５本現れ
ている。但し、相関演算出力は相関演算器１０２の処理
遅延ｘに相当する時間だけ受信プリアンブル系列の各シ
ンボルＳより遅れて発生する。

【００２７】相関演算器１０２からの相関演算出力は遅
延加減算回路１０４に入力され、まずタップ付き遅延器
１０５により順次Ｄなる時間ずつ遅延される。タップ付
き遅延器１０５の各タップＴ１〜Ｔ５からの信号は、タ
ップＴ５の加減算器１０６により加減算される。加減算
器１０６は、タップＴ５からの信号のみを減算入力とし
て受け、他のタップＴ１〜Ｔ４からの信号については加
算入力として受けることにより、図２（ｃ）に示すよう
な遅延加減算出力を得る。ここで、ｙは遅延加算回路１
０４の処理遅延である。この遅延加減算出力は、全体と
して従来例の図９（ｃ）に示した遅延加算出力と類似し
ているが、最大値のピークの時刻がＤだけ短縮されてい
ること、最大値のピークの値（最大ピーク値）が相関演
算出力のピーク４本分であること、及び負の方向にもピ
ークが現れていることが図９（ｃ）と異なる。

【００２８】遅延加減算回路１０４の出力は、ピーク検
出部１０７によってフレームエッジ検出部１０２で検出
されたフレームエッジのタイミングで最大値のピークが
検出され、このピーク検出信号がフレーム同期確立信号
として出力端子１０８から出力される。

【００２９】図２（ｃ）に示したように、フレーム同期
の確立時刻（ピーク検出器１０７による最大値ピークの
検出時刻）はｔ0＋４Ｄ＋ｘ＋ｙである。一方、受信プ
リアンブル系列の終了時刻は図２（ａ）に示したように
ｔ0＋５Ｄである。ここで、 ｘ＋ｙ＜Ｄ （１） の関係を満たすとき、 ｔ0＋４Ｄ＋ｘ＋ｙ＜ｔ0＋５Ｄ （２） となる。式（２）は、プリアンブル系列受信終了前にフ
レーム同期が確立されることを示している。このように
フレーム同期確立に要する時間を従来に比して短縮で
き、処理遅延なしにフレーム同期回路後段の周波数オフ
セット除去処理や伝送路推定処理といった処理を行うこ
とが可能となる。

【００３０】（第２の実施形態）図３は、本発明の第２
の実施形態におけるフレーム同期回路部のうちの遅延加
減算回路１０４の構成を示す図である。第１の実施形態
との相違点のみを説明すると、本実施形態では加減算器
１０６の減算入力を一つ増やし、タップ付き遅延器１０
４からの出力のうち、タップＴ１〜Ｔ３からの信号を加
算入力（＋）として受け、最終段の遅延要素Ｄ４の出力
から引き出されたタップＴ５からの信号及び最終段から
２段目の遅延要素Ｄ３の出力から引き出されたタップＴ
４からの信号を減算入力（−）として受けるように構成
される。

【００３１】本実施形態の動作は図４に示す通りであ
り、図４（ａ）に示す受信ＯＦＤＭ信号に対して、相関
演算出力には図４（ｂ）に示すように図２（ｂ）と同様
に５本のピークが現れる。遅延加減算出力は図４（ｃ）
に示されるようになり、フレーム同期の確立時刻（最大
値ピークの検出時刻）はｔ0＋３Ｄ＋ｘ＋ｙとなる。受
信プリアンブル系列の終了時刻は、図４（ａ）に示した
ように図２（ａ）の場合と同様、ｔ0＋５Ｄである。こ
こで、 ｘ＋ｙ＜２Ｄ （３） の関係を満たすとき、 ｔ0＋３Ｄ＋ｘ＋ｙ＜ｔ0＋５Ｄ （４） となり、プリアンブル系列受信終了時刻よりもさらに前
にフレーム同期を確立することが可能となる。このよう
に遅延加減算回路１０４における加減算器１０６の減算
入力の個数をタップ付き遅延器１０５の後段側において
さらに増やすことによって、より早い時刻でのフレーム
同期の確立が可能となる。

【００３２】（第３の実施形態）図５は、本発明の第３
の実施形態に係るＯＦＤＭ受信装置におけるフレーム同
期回路部の構成を示す図である。入力端子１００には、
繰り返しプリアンブル系列（以下、受信プリアンブル系
列という）が先頭に付加された受信ＯＦＤＭ信号が入力
される。受信ＯＦＤＭ信号は、フレームエッジ検出器１
０１と相関演算器１０２に入力される。フレームエッジ
検出器１０１では、受信ＯＦＤＭ信号のフレームの立ち
上がりエッジ（以下、フレームエッジという）が検出さ
れる。

【００３３】フレームエッジ検出器１０１の出力は、相
関演算器１０２と既知プリアンブル系列発生器１０３及
び後述するピーク検出器１０７に入力される。既知プリ
アンブル系列発生器１０３は、既知プリアンブル系列を
格納したメモリであり、格納した既知プリアンブル系列
はフレームエッジのタイミングで読み出され、相関演算
器１０３に供給される。

【００３４】相関演算器１０３は、フレームエッジのタ
イミングで受信信号と既知プリアンブル系列との相関演
算を行い、相関演算出力を得る。より具体的には、相関
演算器１０２では受信信号と既知プリアンブル系列との
乗算を行い、その乗算結果について振幅の二乗を計算し
て相関演算出力とする。相関演算器１０３からの相関演
算出力は、遅延加算回路１０４に入力される。

【００３５】遅延加算回路１０４は、タップ付き遅延器
１０５と加減算器１０６により構成される。タップ付き
遅延器１０５は、縦続接続された複数段（この例では４
段）の同一の遅延時間を有する遅延要素Ｄ１〜Ｄ４によ
って構成され、各段の遅延要素Ｄ１〜Ｄ４の入力及び出
力からタップＴ１〜Ｔ５が引き出されている。

【００３６】すなわち、最前段の遅延要素Ｄ１の入力か
らタップＴ１が引き出され、このタップＴ１に相関演算
器１０３からの相関演算出力が入力される。最前段の遅
延要素Ｄ１の出力と２段目の遅延要素Ｄ２の入力は接続
され、この接続点からタップＴ２が引き出されている。
同様に２段目の遅延要素Ｄ２の出力と３段目の遅延要素
Ｄ３の入力は接続され、この接続点からタップＴ３が引
き出され、３段目の遅延要素Ｄ３の出力と最終段の遅延
要素Ｄ４の入力は接続され、この接続点からタップＴ４
が引き出されている。さらに、最終段の遅延要素Ｄ４の
出力からタップＴ５が引き出されている。

【００３７】タップ付き遅延器１０５のタップＴ１〜Ｔ
５からの信号は、加減算器１０６に入力される。ここ
で、加減算器１０６は最前段の遅延要素Ｄ１の入力から
引き出されたタップＴ１からの信号を減算入力（−）と
して受け、それ以外のタップＴ２〜Ｔ５からの信号を加
算入力（＋）として受けるように構成される。

【００３８】加減算器１０６の出力は遅延加算回路１０
４の出力として取り出され、ピーク検出器１０７に入力
される。ピーク検出器１０７によって加減算器１０６の
出力に対するピーク検出が行われ、出力端子１０８にピ
ーク検出信号（フレーム同期信号）として出力される。

【００３９】次に、図６に示すタイムチャートを用いて
本実施形態の動作を説明する。まず、図６（ａ）に示す
ように、１シンボルのサンプル長がＤであるプリアンブ
ルＳが５シンボル繰り返しのプリアンブル系列が付加さ
れた受信ＯＦＤＭ信号が時刻ｔ0から入力端子１００に
入力される。フレームエッジ検出器１０１では、受信Ｏ
ＦＤＭ信号のフレームエッジ（フレームの立ち上がりエ
ッジ）が検出される。

【００４０】フレームエッジ検出器１０１で検出された
フレームエッジのタイミングで、受信信号と既知プリア
ンブル系列発生器１０３からの既知プリアンブル系列と
の相関演算が相関演算器１０２によって行われ、図６
（ｂ）または図６（ｃ）に示すような相関演算出力が得
られる。

【００４１】ここで、受信ＯＦＤＭ信号の受信電力レベ
ルの違い等により、フレームエッジ検出器１０１でのフ
レームエッジ検出時刻が実際のフレームエッジよりもＤ
だけ後ろにずれたとすると、相関演算出力は図６（ｂ）
に示すようにピーク本数が４本となり、正常なフレーム
エッジ検出が行われた場合の図６（ｃ）に示す相関演算
出力のピーク本数５本に対して１本少なくなる。この例
では、繰り返しプリアンブル系列が５シンボルであるの
で、正常なフレームエッジ検出が行われた場合には、受
信プリアンブル系列が既知プリアンブル系列と時間的に
一致するときに発生する相関演算出力のピークが５本現
れることになる。但し、相関演算出力は相関演算器１０
２の処理遅延ｘの時間だけ受信プリアンブル系列の各シ
ンボルＳより遅れて発生する。

【００４２】相関演算器１０２からの相関演算出力は遅
延加減算回路１０４に入力され、まずタップ付き遅延器
１０５により順次Ｄなる時間ずつ遅延される。タップ付
き遅延器１０５の各タップＴ１〜Ｔ５からの信号は、タ
ップＴ５の加減算器１０６により加減算される。加減算
器１０６は、タップＴ１からの信号のみを減算入力とし
て受け、他のタップＴ２〜Ｔ５からの信号については加
算入力として受けることにより、図６（ｂ）（ｃ）に示
す相関演算出力にそれぞれ対応して図６（ｄ）（ｅ）に
示すような遅延加減算出力を得る。ここで、ｙは遅延加
算回路１０４の処理遅延である。

【００４３】加減算器１０６には、タップ付き遅延器１
０５のタップＴ１からの信号が減算入力として与えられ
るため、遅延加減算出力は図６（ｄ）（ｅ）に示される
ように最初に負の方向にピークが現れ、その後は時間の
経過と共に図６（ｂ）（ｃ）に示す相関演算出力のピー
クが遅延加減算回路１０４に入力されるため、相関演算
出力のピークが時間Ｄ毎に加算される。最大値のピーク
が現れる時刻は、図６（ｄ）（ｅ）で同じである。

【００４４】遅延加減算回路１０４の出力は、ピーク検
出部１０７によってフレームエッジ検出部１０２で検出
されたフレームエッジのタイミングで最大値のピークが
検出され、このピーク検出信号がフレーム同期確立信号
として出力端子１０８から出力される。このとき、図６
（ｄ）（ｅ）に示したように遅延加減算回路１０４の出
力の最大値のピークが検出される時刻は、相関演算出力
のピーク本数が４本の場合でも５本の場合でも、同じく
ｔ0＋６Ｄ＋ｘ＋ｙである。従って、フレームエッジ検
出精度が悪く、相関演算出力のピーク本数が変動した場
合でも、正確にフレーム同期を確立することが可能とな
る。

【００４５】（第４の実施形態）図７は、本発明の第４
の実施形態におけるフレーム同期回路部のうちの遅延加
減算回路１０４の構成を示す図であり、フレームエッジ
検出精度がさらに劣悪な場合に適した回路構成である。
第３の実施形態との相違点のみを説明すると、本実施形
態では加減算器１０６の減算入力を一つ増やし、タップ
付き遅延器１０４からの出力のうち、タップＴ３〜Ｔ５
からの信号を加算入力（＋）として受け、最前段の遅延
要素Ｄ１の出力から引き出されたタップＴ１からの信号
及び最前段から２段目の遅延要素Ｄ２の出力から引き出
されたタップＴ２からの信号を減算入力（−）として受
けるように構成される。

【００４６】本実施形態の動作は図８に示す通りであ
り、フレームエッジ検出精度がさらに劣悪であるために
相関演算出力のピーク本数が図８（ｂ）（ｃ）（ｄ）に
示すように３〜５本と、ピーク本数の変動が最大で２本
となる場合の例を示している。

【００４７】このように相関演算出力のピーク本数が３
〜５本に変動した場合でも、遅延加減算出力は図８
（ｅ）（ｆ）（ｇ）に示すように最大値のピークが検出
される時刻は全て同じｔ0＋７Ｄ＋ｘ＋ｙとなる。

【００４８】このように本実施形態によると、フレーム
エッジ検出精度がさらに劣悪で、相関演算出力のピーク
本数が大きく変動した場合でも、遅延加減算回路１４に
おける加減算器１０６の減算入力の個数をタップ付き遅
延器１０５の前段側においてさらに増やすことによっ
て、正確にフレーム同期を確立することが可能となる。

【００４９】

【発明の効果】以上説明したように、本発明によれば受
信プリアンブル系列の終了前にフレーム同期を確立する
ことが可能であり、フレーム同期による処理遅延を低減
することができる、従って、フレーム同期回路後段の周
波数オフセット除去処理や伝送路推定処理といった処理
の遅延を少なくし、ＯＦＤＭ受信装置における処理遅延
時間を大幅に削減することが可能となる。

【００５０】また、本発明によれば受信ＯＦＤＭ信号レ
ベルのダイナミックレンジが大きい等のためにフレーム
エッジ検出タイミングがばらつく場合でも、正確にフレ
ーム同期確立を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＯＦＤＭ受信装
置におけるフレーム同期回路部の構成を示すブロック図

【図２】同実施形態におけるフレーム同期回路の動作を
説明するためのタイムチャート

【図３】本発明の第２の実施形態に係るＯＦＤＭ受信装
置におけるフレーム同期回路の要部の構成を示すブロッ
ク図

【図４】同実施形態におけるフレーム同期回路の動作を
説明するためのタイミングチャート

【図５】本発明の第３の実施形態に係るＯＦＤＭ受信装
置におけるフレーム同期回路部の構成を示すブロック図

【図６】同実施形態におけるフレーム同期回路の動作を
説明するためのタイムチャート

【図７】本発明の第４の実施形態に係るＯＦＤＭ受信装
置におけるフレーム同期回路の要部の構成を示すブロッ
ク図

【図８】同実施形態におけるフレーム同期回路の動作を
説明するためのタイムチャート

【図９】従来のＯＦＤＭ受信装置におけるフレーム同期
回路の動作を説明するためのタイミングチャート

【図１０】従来のＯＦＤＭ受信装置におけるフレーム同
期回路のフレームエッジ検出精度が悪い場合の動作を説
明するためのタイミングチャート

【符号の説明】

１００…入力端子 １０１…フレームエッジ検出器 １０２…相関演算器 １０３…既知プリアンブル系列発生器 １０４…遅延加算回路 １０５…タップ付き遅延器 １０６…加算器 １０７…ピーク検出器 １０８…出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】プリアンブル系列が付加されたＯＦＤＭ信
   号を受信する受信装置において、 受信信号と既知プリアンブル系列との相関演算を行う相
   関演算器と、 縦続接続された複数段の遅延要素及び各段の遅延要素の
   入力及び出力から引き出された複数のタップを有し、最
   前段の遅延要素の入力から引き出されたタップに前記相
   関演算器の出力を受けるタップ付き遅延器と、 前記タップ付き遅延器の少なくとも最後段の遅延要素の
   出力から引き出されたタップから数えて少なくとも一つ
   のタップからの信号を減算入力として受け、他のタップ
   からの信号を加算入力として受けて加減算を行う加減算
   器と、 前記加減算器の出力のピーク検出を行うピーク検出器と
   を有するＯＦＤＭ受信装置。
2. 【請求項２】前記受信信号のフレームの立ち上がりエッ
   ジを検出するフレームエッジ検出器を有し、 前記相関演算器は前記フレームエッジ検出器により検出
   されたエッジのタイミングで前記相関演算を開始し、前
   記ピーク検出器は前記フレームエッジ検出器により検出
   されたエッジのタイミングで前記ピーク検出を開始する
   請求項１記載のＯＦＤＭ受信装置。
3. 【請求項３】プリアンブル系列が付加されたＯＦＤＭ信
   号を受信する受信装置において、 受信信号のフレームの立ち上がりエッジを検出するフレ
   ームエッジ検出器と、 受信信号と既知プリアンブル系列との相関演算を行う相
   関演算器と、 縦続接続された複数段の遅延要素及び各段の遅延要素の
   入力及び出力から引き出された複数のタップを有し、最
   前段の遅延要素の入力から引き出されたタップに前記相
   関演算器の出力を受けるタップ付き遅延器と、 前記タップ付き遅延器の少なくとも最前段の遅延要素の
   出力から引き出されたタップから数えて少なくとも一つ
   のタップからの信号を減算入力として受け、他のタップ
   からの信号を加算入力として受けて加減算を行う加減算
   器と、 前記加減算器の出力のピーク検出を行うピーク検出器と
   を有するＯＦＤＭ受信装置。