JP5445329B2 - 電力半導体装置 - Google Patents

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Description

本発明は、半導体基板の両表面に形成された主電極間に流れる電流を制御する縦型の電力半導体素子と、前記電流を検出するためのシャント抵抗とを有してなる電力半導体装置に関する。
電流を検出するためのシャント抵抗として利用可能な電子部品が、例えば、特許第3670593号公報(特許文献1)に開示されている。
図5は、特許文献1に開示されている電流検出用の電子部品600の構造を示した図である。電子部品600は、抵抗器(シャント抵抗)500を専用基板580上に搭載してモジュール化したものである。基板580には、電極521、522よりも高い比抵抗を有する絶縁体583上に、銅材料などからなる複数の配線用パターン561、562、571、572が形成されている。また、抵抗器500の電極521、522は、それぞれの対向する位置にある各配線パターン561、562と溶融はんだ膜531、532で直接接続されており、さらに抵抗体の542と543の位置において、電圧測定用のワイヤ581、582を介して基板580の各配線パターン571、572と接続されている。
なお図5における抵抗体510にワイヤを接続する542と543の位置は、抵抗体の両端部に電極521、522が配置された第1面に対向する抵抗体の第二の面でかつ電極の電流の向きに沿う長さの1/2よりも外側の位置であり、この542と543の位置で電圧測定用のワイヤ581、582を接続する。
特許第3670593号公報
図5に示す電流検出用の電子部品600の構造は、抵抗体510の下部に設けられた電極521、522を介して図の横方向に電流を流し、抵抗体510の上部の542と543の位置にボンディングされているワイヤ581、582を介して該抵抗体510の両端電圧がセンシングされる。従って、図5にある抵抗器(シャント抵抗)500の構造は、横長の抵抗体510を基板580と平行になるように配置して、電流を抵抗体510の長手方向に流す横型の構造である。このような横型構造では、基板580に2箇所のランド配線パターン561、562を設ける必要があり、これによって実装面積が広くなる。また、このような横型の抵抗器500をシャント抵抗として用いる場合、小さな電流の検出には適しているが、例えば20A以上もあるような、大電流の検出には適していない。大電流の検出には小さな抵抗値の抵抗体が必要となるが、図5の横長の抵抗体510と逆に、電流を流す方向の長さを短くするか断面積を大きくする必要がある。従って、このような形状の抵抗体で図5の横型構造を取ることは、電極同士の間隔が狭まって実装が困難になったり、基板に対する占有面積や高さが増大したりして現実的でない。
そこで本発明は、半導体基板の両表面に形成された主電極間に流れる電流を制御する縦型の電力半導体素子と、前記電流を検出するためのシャント抵抗とを有してなる電力半導体装置であって、従来に較べてより大きな電流の制御に適する小型の電力半導体装置を提供することを目的としている。
請求項1に記載の電力半導体装置は、半導体基板の両表面に主電極が形成されてなり、該主電極間に流れる電流を制御する縦型の電力半導体素子と、前記電流を検出するためのシャント抵抗と、前記電力半導体素子および前記シャント抵抗を搭載するための金属でできた台座とを有してなる電力半導体装置であって、前記シャント抵抗が、対向する両表面に端面電極が形成されてなるチップ抵抗であり、前記電力半導体素子と前記チップ抵抗が、それぞれ前記主電極と前記端面電極の一方を互いに分離された別の台座に接合して搭載され、前記チップ抵抗が、前記両表面の端面電極を介して前記台座の搭載面に対して垂直方向に電流を流す、縦型に配置されてなり、前記台座に接合されていない前記電力半導体素子のもう一方の主電極と前記シャント抵抗のもう一方の端面電極とが、ボンディングワイヤによって電気接続されてなり、前記シャント抵抗の両端電圧を検出するためのボンディングによるセンシングワイヤが、アルミニウム(Al)またはアルミニウム(Al)合金からなり、該シャント抵抗の一方の端面電極が接合された台座および該シャント抵抗のもう一方の端面電極からそれぞれ引き出されて、リード端子に接続されてなることを特徴としている。
上記電力半導体装置は、半導体基板の両表面に形成された主電極間に流れる電流を制御する縦型の電力半導体素子と、前記電流を検出するためのシャント抵抗と、例えばリードフレームから切り出される金属でできた電力半導体素子およびシャント抵抗を搭載するための台座を有してなる電力半導体装置である。
上記電力半導体装置は、チップ抵抗の対向する両表面に端面電極を形成し、該端面電極の一方を台座に接合して、台座の搭載面に対して垂直方向に電流を流す、縦型の配置としている。従って、上記電力半導体装置は、2個のランド(台座)が必要な基板の搭載面に対して平行方向(横方向)に電流を流す従来のシャント抵抗と異なり、チップ抵抗を搭載するための台座が1個で済むため、シャント抵抗(チップ抵抗)の占有面積を小さくすることができる。
また、上記電力半導体装置は、電力半導体素子とチップ抵抗をそれぞれ互いに分離された別の台座に搭載する構成をとっている。このため、電力半導体素子およびシャント抵抗のそれぞれの台座への搭載が容易であると共に、電力半導体素子およびシャント抵抗で発生する熱をそれぞれの台座へ逃がすことができるため、放熱性も高めることができ、大きな電流の検出に対応することができる。
また、上記電力半導体装置においては、前記台座に接合されていない前記電力半導体素子のもう一方の主電極と前記シャント抵抗のもう一方の電極とが、ボンディングワイヤによって電気接続されてなる構成としている。これによれば、制御する電流の最大値に応じてボンディングワイヤの太さや接続本数を適宜設定するだけで、広範囲の電流に対応可能である。
そして、上記電力半導体装置は、前記シャント抵抗の両端電圧を検出するためのボンディングによるセンシングワイヤが、安価なアルミニウム(Al)またはアルミニウム(Al)合金からなり、該シャント抵抗の一方の端面電極が接合された台座および該シャント抵抗のもう一方の端面電極からそれぞれ引き出されて、リード端子に接続されてなる構成としている。これによって、前記電流を検出するためのシャント抵抗の両端電圧を、外部に容易に取り出すことができる。
この場合、請求項2に記載のように、前記シャント抵抗が接合される台座において、前記シャント抵抗の接合部位と前記センシングワイヤのボンディング部位の間に、仕切溝が形成されてなることが好ましい。
これによれば、シャント抵抗の接合部位とセンシングワイヤのボンディング部位とが、上記仕切溝によって分離された状態となる。このため、シャント抵抗の一方の端面電極を台座にはんだで接合する場合において、該はんだのセンシングワイヤのボンディング部位への流れ込みを抑制することができ、該はんだの流れ込みによるボンディング不良を防止することができる。
また、請求項3に記載の電力半導体装置は、半導体基板の両表面に主電極が形成されてなり、該主電極間に流れる電流を制御する縦型の電力半導体素子と、前記電流を検出するためのシャント抵抗と、前記電力半導体素子および前記シャント抵抗を搭載するための金属でできた台座とを有してなる電力半導体装置であって、前記シャント抵抗が、対向する両表面に端面電極が形成されてなるチップ抵抗であり、前記電力半導体素子と前記チップ抵抗が、それぞれ前記主電極と前記端面電極の一方を互いに分離された別の台座に接合して搭載され、前記チップ抵抗が、前記両表面の端面電極を介して前記台座の搭載面に対して垂直方向に電流を流す、縦型に配置されてなり、前記台座に接合されていない前記電力半導体素子のもう一方の主電極と前記シャント抵抗のもう一方の端面電極とが、ボンディングワイヤによって電気接続されてなり、前記シャント抵抗が接合される台座と第1のリード端子とが、一体に形成されてなり、前記シャント抵抗の両端電圧を検出するためのボンディングによるセンシングワイヤが、安価なアルミニウム(Al)またはアルミニウム(Al)合金からなり、前記台座に接合されていない前記シャント抵抗のもう一方の端面電極から引き出されて、第2のリード端子に接続されてなることを特徴としている。
これによれば、1本のセンシングワイヤのボンディングで済むため、製造工数と製造コストの低減が可能である。
上記電力半導体装置において、特に制御する電流が大きい場合には、請求項4に記載のように、前記ボンディングワイヤが、複数本、並列に接続されてなる構成とすることが好ましい。
上記複数本のボンディングワイヤを並列に接続する構成とすることで、ボンディングワイヤに加わる荷重と電力が分散されるため、ボンディングワイヤ1本当たりに加わる荷重と電力を小さくすることが可能となる。これによって、例えばシャント抵抗を台座に接続するはんだ等の接合層にクラックが入るダメージを低減することができる。その他にも、電力半導体素子のセルに加わる荷重と電力も分散されるため、セルへのダメージを低減することができる。
また、上記ボンディングワイヤは、請求項5に記載のように、安価なアルミニウム(Al)またはアルミニウム(Al)合金からなることが好ましい。
上記電力半導体装置は、請求項に記載のように、前記チップ抵抗が、合金材料からなり、抵抗値が0.3mΩ以上、1mΩ以下である構成とすることが好ましい。
該抵抗値を持つチップ抵抗は、100A程度の大電流を流しても発熱量が小さく、例えば比抵抗が1μΩ・cm程度の合金材料を用いれば、占有面積が電力半導体素子と同程度の略立方体形状とすることができ、占有面積を増大することなく、大きな電流の検出に対応することができる。
請求項に記載のように、上記電力半導体装置におけるチップ抵抗の合金材料は、抵抗温度係数が小さい、鉄−クロム(Fe−Cr)合金または銅−ニッケル(Cu−Ni)合金であることが好ましい。
請求項に記載のように、上記電力半導体装置におけるチップ抵抗の端面電極は、はんだ接合に適するニッケル(Ni)めっき層またはニッケル−燐(Ni−P)めっき層からなることが好ましい。
以上のようにして、上記電力半導体装置は、半導体基板の両表面に形成された主電極間に流れる電流を制御する縦型の電力半導体素子と、前記電流を検出するためのシャント抵抗とを有してなる電力半導体装置であって、従来に較べてより大きな電流の制御に適する小型の電力半導体装置とすることができる。
従って、上記電力半導体装置は、特に請求項に記載のように、上記した従来のシャント抵抗では対応できない、前記電流の最大値が、20A以上である場合に好適である。
上記電力半導体装置においては、電力半導体素子およびシャント抵抗の上面にある主電極および端面電極に、例えば前記ボンディングワイヤやセンシングワイヤが接続される。従って、該ボンディングワイヤやセンシングワイヤを保護するため、上記電力半導体装置は、ゲル封止パッケージやモールド樹脂封止パッケージとすることが望ましい。
特に、請求項1に記載のように、前記台座の前記電力半導体素子および/または前記シャント抵抗が搭載された面と反対側の面を露出するようにして、前記電力半導体装置が、モールド樹脂で樹脂封止されてなる構成とし、露出された前記台座の面を金属などに接触させることで、高い放熱性を確保することができる。
以上のようにして、上記電力半導体装置は、半導体基板の両表面に形成された主電極間に流れる電流を制御する縦型の電力半導体素子と、前記電流を検出するためのシャント抵抗とを有してなる電力半導体装置であって、従来に較べてより大きな電流の制御に適する小型の電力半導体装置とすることができる。
従って、上記電力半導体装置は、請求項1に記載のように、小型且つ低いバッテリ電圧で大きな電流の制御が必要となる、車両に搭載されるモータの駆動制御用として好適である。
このようなモータとして、請求項1に記載のように、電動パワーステアリングまたはスタータのモータがある。例えば電動パワーステアリングのモータの駆動制御用途では、80〜100Aの大電流を制御する必要があるため、電力半導体素子だけでなくシャント抵抗の発熱量も無視できなくなり、0.5〜1mΩ程度の極めて小さな低抵値のものが必要になる。上記電力半導体装置は、このような大電流の制御が必要となる電動パワーステアリングのモータの駆動制御用にも対応可能である。
本発明の一例である電力半導体装置100の斜視図である。 製造バラツキでチップ抵抗41の抵抗値が設計値からずれたときの補正方法を説明する図で、チップ抵抗41に流す電流(A)とチップ抵抗41の両端での検出電圧(mV)の関係を示した図である。 図1に示した電力半導体装置100の変形例で、電力半導体装置110の斜視図である。 図1に示した電力半導体装置100の別の変形例で、電力半導体装置111の斜視図である。 特許文献1に開示されている電流検出用の電子部品600の構造を示した図である。
以下、本発明を実施するための形態を、図に基づいて説明する。
図1は、本発明の一例である電力半導体装置100の斜視図である。
図1に示す電力半導体装置100は、電力半導体素子30と、該電力半導体素子30に流れる電流を検出するためのシャント抵抗40と、金属でできた電力半導体素子30およびシャント抵抗40を搭載するための台座51,52とを有してなる電力半導体装置である。
図1の電力半導体装置100において、電力半導体素子30およびシャント抵抗40をそれぞれ搭載している台座51,52は、リードフレームから切り出されたもので、図1に示す符号53a〜53cは、同じリードフレームから切り出されたリード端子である。電力半導体素子30およびシャント抵抗40は、それぞれ、はんだ61,62によって台座51,52に接合固定されている。
電力半導体装置100の構成要素である電力半導体素子30は、半導体基板31の両表面に主電極が形成され、該主電極間に流れる電流を制御する縦型の電力半導体素子である。図1の電力半導体素子30は縦型のパワーMOSトランジスタで、半導体基板31の裏面側に隠れている下側の主電極は、ドレイン電極であり、上側の保護膜33の開口部に露出する主電極32bは、ソース電極である。下側の主電極は、半導体基板31の裏面の全面に形成されており、はんだ61によって、金属でできた台座51に電気接続されている。尚、上側の保護膜33の開口部に露出する電極32cは、パワーMOSトランジスタのゲートに接続する制御電極である。
電力半導体装置100の構成要素であるシャント抵抗40は、対向する両表面に端面電極42a,42bが形成されたチップ抵抗41である。チップ抵抗41の下側の端面電極42aは、はんだ62によって、金属でできた台座52に電気接続されている。
このように、電力半導体装置100の電力半導体素子30とチップ抵抗41は、それぞれ主電極と端面電極の一方を接合して、互いに分離された別の台座51,52に搭載されている。また、電力半導体装置100のシャント抵抗40として機能するチップ抵抗41は、両表面の端面電極42a,42bを介して台座52の搭載面に対して垂直方向に電流を流す、縦型に配置されている。
以上のように、図1に示す電力半導体装置100は、半導体基板31の両表面に形成された主電極間に流れる電流を制御する縦型の電力半導体素子30と、前記電流を検出するためのシャント抵抗40と、例えばリードフレームから切り出される金属でできた電力半導体素子30およびシャント抵抗40を搭載するための台座51,52を有してなる電力半導体装置である。
上記電力半導体装置100は、チップ抵抗41の対向する両表面に端面電極42a,42bを形成し、該端面電極42a,42bの一方をリードフレームから切り出される台座52に接合して、台座52の搭載面に対して垂直方向に電流を流す、縦型の配置としている。従って、上記電力半導体装置100においては、図5に示した2箇所のランド(台座)が必要な基板の搭載面に対して平行方向(横方向)に電流を流す従来のシャント抵抗と異なり、チップ抵抗41を搭載するための台座52が1個で済むため、シャント抵抗40(チップ抵抗41)の占有面積を小さくすることができる。
また、上記電力半導体装100は、電力半導体素子30とチップ抵抗41をそれぞれ互いに分離された別の台座51,52に搭載する構成をとっている。このため、電力半導体素子30およびシャント抵抗40のそれぞれの台座51,52への搭載が容易であると共に、電力半導体素子30およびシャント抵抗40で発生する熱をそれぞれの台座51,52へ逃がすことができるため、放熱性も高めることができ、大きな電流の検出に対応することができる。
上記電力半導体装置100は、チップ抵抗41が、合金材料からなり、抵抗値が0.3mΩ以上、1mΩ以下である構成とすることが好ましい。該抵抗値を持つチップ抵抗41は、100A程度の大電流を流しても発熱量が小さく、例えば比抵抗が1μΩ・cm程度の合金材料を用いれば、占有面積が電力半導体素子30と同程度で、略立方体形状とすることができる。
以上のようにして、図1に示す電力半導体装置100は、半導体基板31の両表面に形成された主電極間に流れる電流を制御する縦型の電力半導体素子30と、前記電流を検出するためのシャント抵抗40とを有してなる電力半導体装置であって、従来に較べてより大きな電流の制御に適する小型の電力半導体装置とすることができる。
次に、図1に示す電力半導体装置100の細部について説明する。
上記電力半導体装置100におけるチップ抵抗41は、一様な合金材料から切り出して製造する。チップ抵抗41の合金材料は、抵抗温度係数が小さい、鉄−クロム(Fe−Cr)合金、銅−ニッケル(Cu−Ni)合金および銅−マンガン−ニッケル(Cu−Mn−Ni)合金のいずれかであることが好ましい。一番望ましい合金材料は、Fe−Cr合金(Fe−20〜30wt%Cr−4〜5wt%Al)である。Fe−Cr合金では、広いCrの組成範囲で、抵抗温度係数(TCR)が0ppm/℃となる材料が得られる。次に望ましい合金材料は、Cu−Ni合金(Cu−42〜49wt%Ni)である。Cu−49wt%Ni合金およびCu−Ni43.5wt%Ni合金で、TCRが約15ppm/℃となる材料が得られる。また、Cu−42wt%Ni合金で、TCRが0ppm/℃となる材料が得られる。その他、50〜85wt%Cu−12〜30wt%Mn−2〜16wt%Ni合金で、TCRが1ppm/℃となる材料が得られる。
比抵抗が130μΩ・cm程度の上記合金材料を用いれば、2.0mm×2.0mm×1.5mm厚の大きさで、0.5mΩのチップ抵抗41を作ることができる。この抵抗値を持つチップ抵抗41は、例えば80〜100Aの大電流を流す電動パワーステアリングのモータ駆動制御用の電力半導体装置における電流検出のためのシャント抵抗として最適である。
このように、上記電力半導体装置100のシャント抵抗40は、図5の横型構造を取るシャント抵抗に較べて、より大きな電流の制御に適している。従って、上記電力半導体装置100は、図5の従来のシャント抵抗では対応することのできない、前記電流の最大値が、20A以上である場合に特に好適である。
尚、上記電力半導体装置100において、大電流に対応するため小さな抵抗値が必要なチップ抵抗41は、抵抗値の製造バラツキが起き易い。しかしながら、チップ抵抗41の製造バラツキについて、例えば電動パワーステアリングの駆動制御用の電力半導体装置では、規模の大きいCPUを採用しているため、該CPUの演算処理で個々に補正することが可能である。
図2は、製造バラツキでチップ抵抗41の抵抗値が設計値からずれたときの補正方法を説明する図で、チップ抵抗41に流す電流(A)とチップ抵抗41の両端での検出電圧(mV)の関係を示した図である。
チップ抵抗41の抵抗値は、電流依存性がなく、図2に示すように、電流と検出電圧がリニアな関係になることが望ましい。上記鉄−クロム(Fe−Cr)合金、銅−ニッケル(Cu−Ni)合金および銅−マンガン−ニッケル(Cu−Mn−Ni)合金等の合金材料を使用すれば、図2に示す電流と検出電圧のリニアな関係が得られる。しかしながら、チップ抵抗41の抵抗値は小さく、製造バラツキが起き易い。従って、例えば設計値0.5mΩに対して製造品の抵抗値が0.6mΩであったとすると、電流に対する検出電圧の特性は、それぞれ、一点鎖線で示した直線と実線で示した直線となる。そこで、製造したチップ抵抗41に対して、電流源から所定の電流(例えば、20A)を流し、電圧計で得られたチップ抵抗41の検出電圧(12mV)から、期待値(10mV)と実測値(12mV)の乖離度を示す係数10mV(期待値)/12mV(実測値)=0.833を得る。従って、製造段階で得られた前記係数を製品使用時の検出電圧に乗じることで、製造バラツキのあるチップ抵抗41の抵抗値を、個々に補正することができる。尚、前記係数は、例えばモータ駆動制御用のマイコンが有するフラッシュメモリやEEPROMなどの不揮発性メモリに保存しておく。
以上に示したように、チップ抵抗41の抵抗値の製造バラツキについては、簡単に補正することができる。しかしながら、抵抗温度係数が大きい合金材料の場合、抵抗値を補正するためには、温度の測定が必要になる。従って、チップ抵抗41の合金材料としては、上記した抵抗温度係数が小さい、鉄−クロム(Fe−Cr)合金、銅−ニッケル(Cu−Ni)合金および銅−マンガン−ニッケル(Cu−Mn−Ni)合金といった合金材料が望ましい。
上記電力半導体装置100におけるチップ抵抗41の電極42a,42bは、はんだ接合に適するニッケル(Ni)めっき層またはニッケル−燐(Ni−P)めっき層からなることが好ましい。また、チップ抵抗41は、図1に示すように下側の電極42aと台座52をはんだ62で接合して電気接続することが好ましいが、導電性接着剤で接合して電気接続するようにしてもよい。
また、図1の電力半導体装置100においては、電力半導体素子30の上面にある主電極32bとシャント抵抗40の上面にある電極42bとが、2本の太いボンディングワイヤ71によって電気接続されている。このように、搭載面と反対側にある縦型の電力半導体素子30のもう一方の主電極32bと縦型配置のシャント抵抗40のもう一方の電極42bとが、ボンディングワイヤ71によって電気接続されてなる構成とすれば、制御する電流の最大値に応じてボンディングワイヤ71の太さや接続本数を適宜設定するだけで、広範囲の電流に対応可能である。
従って、特に制御する電流が大きい場合には、ボンディングワイヤ71が、複数本、並列に接続された構成とすることが好ましい。
上記複数本のボンディングワイヤ71を並列に接続する構成とすることで、ボンディングワイヤ71に加わる荷重と電力が分散されるため、ボンディングワイヤ71の1本当たりに加わる荷重と電力を小さくすることが可能となる。これによって、例えばシャント抵抗40を台座52に接続するはんだ62にクラックが入るダメージを低減することができる。その他にも、電力半導体素子30のセルに加わる荷重と電力も分散されるため、セルへのダメージを低減することができる。
上記ボンディングワイヤ71は、安価なアルミニウム(Al)またはアルミニウム(Al)合金からなることが好ましい。しかしながらこれに限らず、例えば、金(Au)ワイヤで接続するようにしてもよい。この場合には、電力半導体素子30の上面にある主電極32bとシャント抵抗40の上面にある端面電極42bに、銀(Ag)めっきまたは金(Au)めっきを施す。
また、図1の電力半導体装置100においては、シャント抵抗40の両端電圧を検出するためのボンディングによる2本の細いセンシングワイヤ72a,72bが、シャント抵抗40の下面の端面電極42aが接合された台座52およびシャント抵抗40のもう一方の端面電極42bからそれぞれ引き出されて、リード端子53b、53cに接続されている。このような構成により、電力半導体素子30に流れる電流を検出するためのシャント抵抗40の両端電圧を、外部に容易に取り出すことができる。
尚、センシングワイヤ72a,72bについても、安価なアルミニウム(Al)またはアルミニウム(Al)合金からなることが好ましい。
図3は、図1に示した電力半導体装置100の変形例で、電力半導体装置110の斜視図である。尚、図3に示す電力半導体装置110において、図1に示した電力半導体装置100と同様の部分については、同じ符号を付した。
図3に示す電力半導体装置110では、シャント抵抗40であるチップ抵抗41が接合される台座54において、チップ抵抗41の接合部位とセンシングワイヤ72aのボンディング部位の間に、仕切溝54aが形成されている。
これによれば、チップ抵抗41の接合部位とセンシングワイヤ72aのボンディング部位とが、上記仕切溝54aによって分離された状態となる。このため、チップ抵抗41の一方の端面電極42aを台座54にはんだ62で接合する場合において、該はんだ62のセンシングワイヤ72aのボンディング部位への流れ込みを抑制することができ、該はんだ62の流れ込みによるボンディング不良を防止することができる。
図4は、図1に示した電力半導体装置100の別の変形例で、電力半導体装置111の斜視図である。
図4の電力半導体装置111は、シャント抵抗40であるチップ抵抗41が接合される台座55と第1のリード端子55aとが、一体に形成されており、台座55に接合されていないチップ抵抗41のもう一方の端面電極42bから、該チップ抵抗41の両端電圧を検出するためのボンディングによるセンシングワイヤ72bが引き出されて、第2のリード端子53bに接続される構成としている。これによれば、1本のセンシングワイヤ72bのボンディングで済むため、図1と図3の電力半導体装置100,110に較べて、製造工数と製造コストの低減が可能である。
上記電力半導体装置100,110,111は、シャント抵抗40の上面に、ボンディングワイヤ71やセンシングワイヤ72bが接続される。従って、該ボンディングワイヤ71やセンシングワイヤ72bを保護するため、ゲル封止パッケージやモールド樹脂封止パッケージとすることが望ましい。
特に、台座51,54,55の電力半導体素子30および/またはシャント抵抗40が搭載された面と反対側の面を露出するようにして、上記電力半導体装置100,110,111が、モールド樹脂で樹脂封止されてなる構成とし、露出された台座51,54,55の面を金属などに接触させることで、高い放熱性を確保することができる。
以上のようにして、例示した上記電力半導体装置100,110,111は、いずれも、半導体基板31の両表面に形成された主電極間に流れる電流を制御する縦型の電力半導体素子30と、前記電流を検出するためのシャント抵抗40とを有してなる電力半導体装置であって、従来に較べてより大きな電流の制御に適する小型の電力半導体装置とすることができる。
従って、上記電力半導体装置は、小型且つ低いバッテリ電圧で大きな電流の制御が必要となる、車両に搭載されるモータの駆動制御用として好適である。このようなモータとして、電動パワーステアリングまたはスタータのモータがある。例えば電動パワーステアリングのモータの駆動制御用途では、前述したように80〜100Aの大電流を制御する必要があるため、電力半導体素子30だけでなくシャント抵抗40の発熱量も無視できなくなり、0.5〜1mΩ程度の極めて小さな低抵値のものが必要になる。上記電力半導体装置は、このような大電流の制御が必要となる電動パワーステアリングのモータの駆動制御用にも対応可能である。
100,110,111 電力半導体装置
30 電力半導体素子
31 半導体基板
32b 主電極
40 シャント抵抗
41 チップ抵抗
42a,42b 端面電極
51,52,54,55 台座
61,62 はんだ
71 ボンディングワイヤ
72a,72b センシングワイヤ

Claims (12)

  1. 半導体基板の両表面に主電極が形成されてなり、該主電極間に流れる電流を制御する縦型の電力半導体素子と、前記電流を検出するためのシャント抵抗と、前記電力半導体素子および前記シャント抵抗を搭載するための金属でできた台座とを有してなる電力半導体装置であって、
    前記シャント抵抗が、対向する両表面に端面電極が形成されてなるチップ抵抗であり、
    前記電力半導体素子と前記チップ抵抗が、それぞれ前記主電極と前記端面電極の一方を互いに分離された別の台座に接合して搭載され、
    前記チップ抵抗が、前記両表面の端面電極を介して前記台座の搭載面に対して垂直方向に電流を流す、縦型に配置されてなり、
    前記台座に接合されていない前記電力半導体素子のもう一方の主電極と前記シャント抵抗のもう一方の端面電極とが、ボンディングワイヤによって電気接続されてなり、
    前記シャント抵抗の両端電圧を検出するためのボンディングによるセンシングワイヤが、アルミニウム(Al)またはアルミニウム(Al)合金からなり、該シャント抵抗の一方の端面電極が接合された台座および該シャント抵抗のもう一方の端面電極からそれぞれ引き出されて、リード端子に接続されてなることを特徴とする電力半導体装置。
  2. 前記シャント抵抗が接合される台座において、
    前記シャント抵抗の接合部位と前記センシングワイヤのボンディング部位の間に、仕切溝が形成されてなることを特徴とする請求項1に記載の電力半導体装置。
  3. 半導体基板の両表面に主電極が形成されてなり、該主電極間に流れる電流を制御する縦型の電力半導体素子と、前記電流を検出するためのシャント抵抗と、前記電力半導体素子および前記シャント抵抗を搭載するための金属でできた台座とを有してなる電力半導体装置であって、
    前記シャント抵抗が、対向する両表面に端面電極が形成されてなるチップ抵抗であり、
    前記電力半導体素子と前記チップ抵抗が、それぞれ前記主電極と前記端面電極の一方を互いに分離された別の台座に接合して搭載され、
    前記チップ抵抗が、前記両表面の端面電極を介して前記台座の搭載面に対して垂直方向に電流を流す、縦型に配置されてなり、
    前記台座に接合されていない前記電力半導体素子のもう一方の主電極と前記シャント抵抗のもう一方の端面電極とが、ボンディングワイヤによって電気接続されてなり、
    前記シャント抵抗が接合される台座と第1のリード端子とが、一体に形成されてなり、
    前記シャント抵抗の両端電圧を検出するためのボンディングによるセンシングワイヤが、アルミニウム(Al)またはアルミニウム(Al)合金からなり、前記台座に接合されていない前記シャント抵抗のもう一方の端面電極から引き出されて、第2のリード端子に接続されてなることを特徴とする力半導体装置。
  4. 前記ボンディングワイヤが、複数本、並列に接続されてなることを特徴とする請求項1乃至3のいずれか一項に記載の電力半導体装置。
  5. 前記ボンディングワイヤが、アルミニウム(Al)またはアルミニウム(Al)合金からなることを特徴とする請求項1乃至4のいずれか一項に記載の電力半導体装置。
  6. 前記チップ抵抗が、合金材料からなり、抵抗値が0.3mΩ以上、1mΩ以下であることを特徴とする請求項1乃至5のいずれか一項に記載の電力半導体装置。
  7. 前記合金材料が、鉄−クロム(Fe−Cr)合金、銅−ニッケル(Cu−Ni)合金および銅−マンガン−ニッケル(Cu−Mn−Ni)合金のいずれかであることを特徴とする請求項6に記載の電力半導体装置。
  8. 前記端面電極が、ニッケル(Ni)めっき層またはニッケル−燐(Ni−P)めっき層からなることを特徴とする請求項1乃至7のいずれか一項に記載の電力半導体装置。
  9. 前記電流の最大値が、20A以上であることを特徴とする請求項1乃至8のいずれか一項に記載の電力半導体装置。
  10. 前記台座の前記電力半導体素子および/または前記シャント抵抗が搭載された面と反対側の面を露出するようにして、前記電力半導体装置が、モールド樹脂で樹脂封止されてなることを特徴とする請求項1乃至9のいずれか一項に記載の電力半導体装置。
  11. 前記電力半導体装置が、車両に搭載されるモータの駆動制御用であることを特徴とする請求項1乃至10のいずれか一項に記載の電力半導体装置。
  12. 前記モータが、電動パワーステアリングまたはスタータのモータであることを特徴とする請求項11に記載の電力半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581660B1 (en) * 2012-04-24 2013-11-12 Texas Instruments Incorporated Power transistor partial current sensing for high precision applications
JP6131018B2 (ja) * 2012-10-08 2017-05-17 株式会社デンソー シャント抵抗器およびその実装方法
DE102013010301A1 (de) * 2013-06-19 2014-12-24 Isabellenhütte Heusler Gmbh & Co. Kg Widerstandslegierung, daraus hergestelltes Bauelement und Herstellungsverfahren dafür
JP2016092970A (ja) * 2014-11-05 2016-05-23 三菱電機株式会社 電力変換モジュール
JP2017053015A (ja) * 2015-09-11 2017-03-16 日立金属株式会社 抵抗材料
JP6983527B2 (ja) * 2017-03-30 2021-12-17 Koa株式会社 電流検出用抵抗器
US10978364B2 (en) 2017-06-22 2021-04-13 Mitsubishi Electric Corporation Semiconductor module
JP7099938B2 (ja) * 2018-11-16 2022-07-12 株式会社日立製作所 パワー半導体装置
JP2021168323A (ja) * 2020-04-09 2021-10-21 Koa株式会社 電流検出用抵抗器及び電流検出装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5724555A (en) * 1980-07-22 1982-02-09 Nec Kyushu Ltd Semiconductor device
JPH05217701A (ja) * 1992-02-03 1993-08-27 Mitsubishi Materials Corp チップ抵抗体回路及びその製造方法
JPH06216308A (ja) * 1993-01-14 1994-08-05 Mitsubishi Electric Corp 樹脂封止型半導体装置
JP4127641B2 (ja) * 2001-10-23 2008-07-30 三菱電機株式会社 半導体装置
JP2007180267A (ja) * 2005-12-28 2007-07-12 Sanyo Electric Co Ltd 混成集積回路装置
JP2008256450A (ja) * 2007-04-03 2008-10-23 Denso Corp 電流検出機能付き半導体装置

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