JP5304684B2 - 映像処理回路、その処理方法、液晶表示装置および電子機器 - Google Patents

Description

本発明は、液晶パネルにおける表示上の不具合を低減する技術に関する。

液晶パネルは、一定の間隙に保たれた一対の基板によって液晶を挟持した構成である。
詳細には、液晶パネルは、一方の基板において画素毎に画素電極がマトリクス状に配列し
、他方の基板にコモン電極が各画素にわたって共通となるように設けられ、画素電極とコ
モン電極とで液晶を挟持した構成となっている。画素電極とコモン電極との間において、
階調レベルに応じた電圧を印加・保持させると、液晶の配向状態が画素毎に規定され、こ
れにより、透過率または反射率が制御される。したがって、上記構成では、液晶分子に作
用する電界のうち、画素電極からコモン電極に向かう方向（またはその反対方向）、すな
わち、基板面に対して垂直方向（縦方向）の成分だけが表示制御に寄与する、ということ
ができる。

ところで、近年のように小型化、高精細化のために画素ピッチが狭くなると、互いに隣
接する画素電極同士で生じる電界、すなわち基板面に対して平行方向（横方向）の電界が
生じて、その影響が無視できなくなりつつある。例えばＶＡ（Vertical Alignment）方式
や、ＴＮ（Twisted Nematiｃ）方式などのように縦方向の電界により駆動されるべき液晶
に対して、横電界が加わると、液晶の配向不良（つまり、リバースチルトドメイン）が発
生し、表示上の不具合が発生してしまう、という問題が生じた。
このリバースチルトドメインの影響を低減するために、画素電極に合わせて遮光層（開
口部）の形状を規定するなどして液晶パネルの構造を工夫する技術（例えば特許文献１参
照）や、映像信号から算出した平均輝度値が閾値以下の場合にリバースチルトドメインが
発生すると判断して、設定値以上の映像信号をクリップする技術（例えば特許文献２参照
）などが提案されている。

特開平６−３４９６５号公報（図１） 特開２００９−６９６０８号公報（図２）

しかしながら、液晶パネルの構造によってリバースチルトドメインを低減する技術では
、開口率が低下しやすく、また、構造を工夫しないで既に製作された液晶パネルに適用す
ることができない、という欠点がある。一方、設定値以上の映像信号をクリップする技術
では、表示する画像の明るさが設定値に制限されてしまう、という欠点もある。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、これらの欠点を
解消しつつ、リバースチルトドメインを低減する技術を提供することにある。

上記目的を達成するために、本発明に係る映像処理回路にあっては、複数の画素の各々
に対応して画素電極が設けられた第１基板と、コモン電極が設けられた第２基板とで液晶
を挟持し、前記画素電極、前記液晶および前記コモン電極とで液晶素子が構成された液晶
パネルに対し、前記画素毎に液晶素子の印加電圧を指定する映像信号を入力するとともに
、処理した映像信号に基づいて前記液晶素子の印加電圧をそれぞれ規定する映像処理回路
であって、入力した映像信号で指定される印加電圧が第１電圧を下回る第１画素と、前記
印加電圧が前記第１電圧よりも大きい第２電圧を上回る第２画素との境界の一部であって
、前記液晶のチルト方位で定まるリスク境界を検出する境界検出部と、前記リスク境界に
隣接する第２画素に対応する液晶素子への印加電圧を、前記映像信号で指定される印加電
圧から、前記第２電圧以下で、且つ前記第１電圧を上回る電圧に補正する補正部とを備え
ることを特徴とする。本発明によれば、液晶パネルの構造を変更する必要がないので、開
口率の低下を招くこともないし、また、構造を工夫しないで既に製作された液晶パネルに
適用することも可能である。さらに、リスク境界に隣接する画素のうち、第２画素に対応
する液晶素子への印加電圧を、映像信号で指定される階調レベルに対応する値から、第２
電圧以下で、且つ前記第１電圧を上回る電圧に補正するので、表示す画像の明るさが設定
値に制限されてしまうこともない。

本発明において、前記補正部は、前記リスク境界に隣接する第１画素に対して当該リスク
境界の反対側で隣接し、当該リスク境界とは反対方向に向かって連続する１以上の第２画
素について、当該第２画素に対応する液晶素子への印加電圧を、前記映像信号で指定され
る印加電圧から、前記第２電圧以下で、且つ前記第１電圧を上回る電圧にそれぞれ補正す
るものであり、前記液晶パネルの表示を更新する時間間隔をＳとし、前記第２画素に対応
する液晶素子の印加電圧が前記補正部により補正された後の電圧に切り替わったときの当
該液晶素子の応答時間をＴ１とした場合に、Ｓ＜Ｔ１であるとき、前記連続する１以上の
第２画素の数は、前記応答時間Ｔ１を前記時間間隔Ｓで割った値の整数部の値に応じて定
められることが好ましい。本発明によれば、液晶素子の応答時間が、表示画面が更新され
る時間間隔より長い場合でも、リバースチルトドメインの発生を抑えることが可能となる
。このような値にすると、映像信号Ｖid-inで指定される階調レベルを不必要に補正して
しまうこともない。

また、本発明において、前記補正部は、前記リスク境界に隣接する第１画素に対して前
記映像信号で指定される印加電圧が前記第１電圧よりも低い第３電圧を下回る場合、当該
第１画素に対応する液晶素子への印加電圧を、前記入力した映像信号で指定される印加電
圧から、前記第３電圧以上で、且つ当該リスク境界を挟んで隣接する第２画素の当該印加
電圧を下回る電圧に補正することが好ましい。本発明によれば、隣接する画素どうしの印
加電圧の差を更に小さくし、リバースチルトドメインの発生をより一層抑えることが可能
となる。

また、本発明において、前記補正部は、前記リスク境界に隣接する第２画素に対して当
該リスク境界の反対側で隣接し、当該リスク境界とは反対方向に向かって連続する１以上
の第１画素について、当該第１画素に対応する液晶素子への印加電圧を、前記映像信号で
指定される印加電圧から、前記第１電圧以上で、且つ当該リスク境界を挟んで隣接する第
２画素の当該印加電圧を下回るように補正するものであり、前記第１画素に対応する液晶
素子の印加電圧が前記補正部により補正された後の電圧に切り替わったときの当該液晶素
子の応答時間をＴ２とした場合に、Ｓ＜Ｔ２であるとき、前記連続する１以上の第１画素
の数は、前記応答時間Ｔ２を前記時間間隔Ｓで割った値の整数部の値に応じて定められる
ことが好ましい。本発明によれば、隣接する画素どうしの印加電圧の差を更に小さくし、
リバースチルトドメインの発生をより一層抑えることが可能となる。このような値にする
と、映像信号Ｖid-inで指定される階調レベルを不必要に補正してしまうこともないし、
液晶分子が不安定な状態が次の更新（書換）でも継続してしまうことを抑えることが可能
となる。また、本発明によれば、液晶素子の応答時間が、表示画面が更新される時間間隔
より長い場合でも、リバースチルトドメインの発生を抑えることが可能となる。

また、本発明において、前記補正部は、前記補正の対象とする第１画素に対応する液晶
素子への印加電圧を、当該液晶素子に初期傾斜角を与える程度の電圧とすることが好まし
い。本発明によれば、暗画素の透過率の変化を抑制しつつ、液晶分子がリバースチルト状
態になることを抑制することができる。
また、本発明において、前記チルト方位は、前記画素電極の側から前記コモン電極に向
かって平面視したときに、前記画素電極側における液晶分子の長軸の一端から、前記液晶
分子の他端に向かう方向であることを特徴とする。リバースチルトドメインは、画素電極
同士で発生する横電界に起因するためである。
なお、本発明は、映像処理回路のほか、映像処理方法、液晶表示装置および当該液晶表
示装置を含む電子機器としても概念することが可能である。

本発明の第１実施形態に係る映像処理回路を適用した液晶表示装置を示す図。 同液晶表示装置における液晶素子の等価回路を示す図。 同映像処理回路の構成を示す図。 同液晶表示装置を構成する液晶パネルのＶ−Ｔ特性を示す図。 同液晶パネルにおける表示動作を示す図。 同液晶パネルにおいてＶＡ方式としたときの初期配向の説明図。 同液晶パネルにおける画像の動きを説明するための図。 同液晶パネルにおいて発生するリバースチルトの説明図。 同液晶パネルにおける画像の動きを説明するための図。 同液晶パネルにおいて発生するリバースチルトの説明図。 同映像処理回路におけるリスク境界の検出手順を示す図。 同映像処理回路における補正処理を示す図。 同映像処理回路によるリバースチルトの抑制を示す図。 同液晶パネルにおいて他のチルト方位角としたときの図。 同液晶パネルにおいて他のチルト方位角としたときの図。 同液晶パネルにおいてＴＮ方式としたときの初期配向の説明図。 同液晶パネルにおいて発生するリバースチルトの説明図。 本発明の第２実施形態に係る映像処理回路における補正処理を示す図。 本発明の第３実施形態に係る映像処理回路の構成を示す図。 同映像処理回路における補正処理を示す図。 本発明の第４実施形態に係る映像処理回路における補正処理を示す図。 液晶表示装置を適用したプロジェクターを示す図。 横電界の影響による表示上の不具合等を示す図。

以下、本発明の実施の形態について図面を参照しつつ説明する。
＜第１実施形態＞
まず、本発明の第１実施形態について説明する。
図１は、本実施形態に係る映像処理回路を適用した液晶表示装置の全体構成を示すブロ
ック図である。
図１に示すように、液晶表示装置１は、制御回路１０と、液晶パネル１００と、走査線
駆動回路１３０と、データ線駆動回路１４０とを備える。制御回路１０には、映像信号Ｖ
id-inが上位装置から同期信号Ｓynｃに同期して供給される。映像信号Ｖid-inは、液晶パ
ネル１００における各画素の階調レベルをそれぞれ指定するデジタルデータであり、同期
信号Ｓynｃに含まれる垂直走査信号、水平走査信号およびドットクロック信号（いずれも
図示省略）に従った走査の順番で供給される。
なお、映像信号Ｖid-inは階調レベルを指定するが、階調レベルに応じて液晶素子の印
加電圧が定まるので、映像信号Ｖid-inは液晶素子の印加電圧を指定するものといって差
し支えない。

制御回路１０は、走査制御回路２０と映像処理回路３０とを備える。走査制御回路２０
は、各種の制御信号を生成して、同期信号Ｓynｃに同期して各部を制御する。映像処理回
路３０は、詳細については後述するが、デジタルの映像信号Ｖid-inを処理して、アナロ
グのデータ信号Ｖxを出力する。

液晶パネル１００は、素子基板（第１基板）１００ａと対向基板（第２基板）１００ｂ
とが一定の間隙を保って貼り合わせられるとともに、この間隙に、縦方向の電界で駆動さ
れる液晶１０５が挟持された構成である。素子基板１００ａのうち、対向基板１００ｂと
の対向面には、複数ｍ行の走査線１１２が図においてＸ（横）方向に沿って設けられる一
方、複数ｎ列のデータ線１１４が、Ｙ（縦）方向に沿って、且つ各走査線１１２と互いに
電気的に絶縁を保つように設けられている。
なお、この実施形態では、走査線１１２を区別するために、図において上から順に１、
２、３、…、（ｍ−１）、ｍ行目という呼び方をする場合がある。同様に、データ線１１
４を区別するために、図において左から順に１、２、３、…、（ｎ−１）、ｎ列目という
呼び方をする場合がある。

素子基板１００ａでは、さらに、走査線１１２とデータ線１１４との交差のそれぞれに
対応して、ｎチャネル型のＴＦＴ１１６と矩形形状で透明性を有する画素電極１１８との
組が設けられている。ＴＦＴ１１６のゲート電極は走査線１１２に接続され、ソース電極
はデータ線１１４に接続され、ドレイン電極が画素電極１１８に接続されている。一方、
対向基板１００ｂのうち、素子基板１００ａとの対向面には、透明性を有するコモン電極
１０８が全面にわたって設けられる。コモン電極１０８には、図示省略した回路によって
電圧ＬＣｃomが印加される。
なお、図１において、素子基板１００ａの対向面は紙面裏側であるので、当該対向面に
設けられる走査線１１２、データ線１１４、ＴＦＴ１１６および画素電極１１８について
は、破線で示すべきであるが、見難くなるのでそれぞれ実線で示す。

図２は、液晶パネル１００における等価回路を示す図である。
図２に示すように、液晶パネル１００は、走査線１１２とデータ線１１４との交差に対
応して、画素電極１１８とコモン電極１０８とで液晶１０５を挟持した液晶素子１２０が
配列した構成である。図１では省略したが、液晶パネル１００における等価回路では、実
際には図２に示すように、液晶素子１２０に対して並列に補助容量（蓄積容量）１２５が
設けられる。補助容量１２５は、一端が画素電極１１８に接続され、他端が容量線１１５
に共通接続されている。容量線１１５は時間的に一定の電圧に保たれている。
ここで、走査線１１２がＨレベルになると、その走査線にゲート電極が接続されたＴＦ
Ｔ１１６がオンとなり、画素電極１１８がデータ線１１４に接続される。このため、走査
線１１２がＨレベルであるときに、データ線１１４に階調に応じた電圧のデータ信号を供
給すると、そのデータ信号は、オンしたＴＦＴ１１６を介して画素電極１１８に印加され
る。走査線１１２がＬレベルになると、ＴＦＴ１１６はオフするが、画素電極に印加され
た電圧は、液晶素子１２０の容量性および補助容量１２５によって保持される。
液晶素子１２０では、画素電極１１８およびコモン電極１０８によって生じる電界に応
じて液晶１０５の分子配向状態が変化する。このため、液晶素子１２０は、透過型であれ
ば、印加・保持電圧に応じた透過率となる。液晶パネル１００では、液晶素子１２０毎に
透過率が変化するので、液晶素子１２０が画素に相当する。そして、この画素の配列領域
が表示領域１０１となる。
なお、本実施形態においては、液晶１０５をＶＡ方式として、液晶素子１２０が電圧無
印加時において黒状態となるノーマリーブラックモードとする。

走査線駆動回路１３０は、走査制御回路２０による制御信号Ｙｃtrにしたがって、１、
２、３、…、ｍ行目の走査線１１２に、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍを供給する
。詳細には、走査線駆動回路１３０は、図５（ａ）に示すように、走査線１１２をフレー
ムにわたって１、２、３、…、（ｍ−１）、ｍ行目という順番で選択するとともに、選択
した走査線への走査信号を選択電圧Ｖ_Ｈ（Ｈレベル）とし、それ以外の走査線への走査信
号を非選択電圧Ｖ_Ｌ（Ｌレベル）とする。
なお、フレームとは、液晶パネル１００を駆動することによって、画像の１コマ分を表
示させるのに要する期間をいい、同期信号Ｓynｃに含まれる垂直走査信号の周波数が６０
Ｈｚであれば、その逆数である１６．７ミリ秒である。

データ線駆動回路１４０は、映像処理回路３０から供給されるデータ信号Ｖxを、走査
制御回路２０による制御信号Ｘｃtrにしたがって１〜ｎ列目のデータ線１１４にデータ信
号Ｘ1〜Ｘnとしてサンプリングする。
なお、本説明において電圧については、液晶素子１２０の印加電圧を除き、特に明記し
ない限り図示省略した接地電位を電圧ゼロの基準とする。液晶素子１２０の印加電圧は、
コモン電極１０８の電圧ＬＣｃomと画素電極１１８との電位差であり、他の電圧と区別す
るためである。

さて、液晶素子１２０の印加電圧と透過率との関係は、ノーマリーブラックモードであ
れば、例えば図４（ａ）に示すようなＶ−Ｔ特性で表される。このため、液晶素子１２０
を、映像信号Ｖid-inで指定された階調レベルに応じた透過率とさせるには、その階調レ
ベルに応じた電圧を液晶素子１２０に印加すればよいはずである。しかしながら、液晶素
子１２０の印加電圧を、映像信号Ｖid-inで指定される階調レベルに応じて単に規定する
だけでは、リバースチルトドメインに起因する表示上の不具合が発生する場合がある。

リバースチルトドメインに起因する表示上の不具合の例について説明する。例えば図２
３に示すように、映像信号Ｖid-inで示す画像が、白画素を背景として黒画素が連続する
黒パターンがフレーム毎に１画素ずつ右方向に移動する場合に、その黒パターンの左端縁
部（動きの後縁部）において黒画素から白画素に変化すべき画素がリバースチルトドメイ
ンの発生によって白画素にならない、という一種の尾引き現象として顕在化する。
なお、本実施形態のように、液晶パネル１００が、映像信号Ｖid-inの供給速度と等倍
速で駆動される場合に、白画素を背景とした黒画素の領域がフレーム毎に２画素以上ずつ
移動するとき、後述するように液晶素子の応答時間が、表示画面が更新される時間間隔よ
り短ければ、このような尾引き現象は顕在化しない（または、視認されにくい）。この理
由は、次のように考えられる。すなわち、あるフレームにおいて、白画素と黒画素とが隣
接したときに、その白画素でリバースチルトドメインが発生するかもしれないが、画像の
動きを考えると、リバースチルトドメインが発生する画素が離散的となるので、視覚的に
目立たない、と考えられるからである。
なお、図２３において見方を変えると、黒画素を背景として白画素が連続する白パター
ンがフレーム毎に１画素ずつ右方向に移動する場合に、その白パターンの右端縁部（動き
の先端部）において黒画素から白画素に変化すべき画素がリバースチルトドメインの発生
によって白画素にならない、ということもできる。
また、同図においては、説明の便宜上、画像のうち、１ラインの境界付近を抜き出して
いる。

リバースチルトドメインに起因する表示上のこの不具合は、液晶素子１２０において挟
持された液晶分子が不安定な状態にあるときに、横電界の影響によって乱れる結果、以後
、印加電圧に応じた配向状態になりにくくなることが原因のひとつとして考えられている
。 ここで、横電界の影響を受ける場合とは、互いに隣り合う画素電極同士の電位差が大
きくなる場合であり、これは、表示しようとする画像において黒レベルの（または黒レベ
ルに近い）暗画素と、白レベルの（または白レベルに近い）明画素と、が隣接する場合で
ある。
このうち、暗画素については、印加電圧がノーマリーブラックモードにおける黒レベル
の電圧Ｖbk以上であって閾値Ｖth1（第１電圧）を下回る電圧範囲Ａにある液晶素子１２
０の画素をいうことにする。また、便宜的に、液晶素子の印加電圧が電圧範囲Ａにある液
晶素子の透過率範囲（階調範囲）を「ａ」とする。
次に、明画素については、印加電圧が閾値Ｖth2（第２電圧）以上であってノーマリー
ブラックモードにおける白レベル電圧Ｖwt以下の電圧範囲Ｂにある液晶素子１２０とする
。便宜的に、液晶素子の印加電圧が電圧範囲Ｂにある液晶素子の透過率範囲（階調範囲）
を「ｂ」とする。

液晶分子が不安定な状態であるときとは、液晶素子の印加電圧が電圧範囲ＡにおいてＶ
c1を下回るときである。液晶素子の印加電圧がＶc1を下回るときは、その印加電圧による
縦電界の規制力が配向膜による規制力と比較して弱いので、液晶分子の配向状態は、わず
かな外的要因によって乱れやすい。また、その後、印加電圧がＶc1以上になったときに、
その印加電圧に応じて液晶分子が傾斜しようとしても、応答に時間がかかりやすいためで
ある。逆にいえば、印加電圧がＶc1以上であれば、液晶分子が印加電圧に応じて傾斜し始
める（透過率が変化し始める）ので、液晶分子の配向状態は安定状態にある、ということ
ができる。このため、電圧Ｖc1は、透過率で規定した閾値Ｖth1よりも低い関係にある。

このように考えた場合、変化前において液晶分子が不安定な状態にあった画素は、画像
の動きによって暗画素と明画素とが隣接することになったときの横電界の影響によって、
リバースチルトドメインが発生しやすい状況にあるということができる。ただし、液晶分
子の初期配向状態を考慮して検討すると、暗画素と明画素との位置関係によってリバース
チルトドメインが発生する場合と発生しない場合とがある。
そこで次に、これらの場合をそれぞれ検討する。

図６（ａ）は、液晶パネル１００において互いに縦方向および横方向に隣接する２×２
の画素を示す図であり、図６（ｂ）は、液晶パネル１００を、図６（ａ）におけるｐ−ｑ
線を含む垂直面で破断したときの簡易断面図である。
図６に示すように、ＶＡ方式の液晶分子は、画素電極１１８とコモン電極１０８との電
位差（液晶素子の印加電圧）がゼロである状態において、チルト角がθaで、チルト方位
角がθb（＝４５度）で、初期配向しているものとする。ここで、リバースチルトドメイ
ンは、上述したように画素電極１１８同士の横電界に起因して発生することから、画素電
極１１８が設けられた素子基板１００ａの側における液晶分子の振る舞いが問題となる。
このため、液晶分子のチルト方位角およびチルト角については、画素電極１１８（素子基
板１００ａ）の側を基準にして規定する。

詳細には、チルト角θaとは、図６（ｂ）に示すように、基板法線Ｓvを基準にして、液
晶分子の長軸Ｓaのうち、画素電極１１８側の一端を固定点としてコモン電極１０８側の
他端が傾斜したときに、液晶分子の長軸Ｓaがなす角度とする。
一方、チルト方位角θbとは、データ線１１４の配列方向であるＹ方向に沿った基板垂
直面を基準にして、液晶分子の長軸Ｓaおよび基板法線Ｓvを含む基板垂直面（ｐ−ｑ線を
含む垂直面）がなす角度とする。なお、チルト方位角θbについては、画素電極１１８の
側からコモン電極１０８に向けて平面視したときに、画面上方向（Ｙ方向の反対方向）か
ら、液晶分子の長軸の一端を始点として他端に向かう方向（図６（ａ）では右上方向）ま
でを、時計回りで規定した角度とする。
また、同様に画素電極１１８の側から平面視したときに、液晶分子における画素電極側
の一端から他端に向かう方向を便宜的にチルト方位の下流側と呼び、反対に他端から一端
に向かう方向（図６（ａ）では左下方向）を便宜的にチルト方位の上流側と呼ぶことにす
る。

このような初期配向となる液晶１０５を用いた液晶パネル１００において、例えば図７
（ａ）に示すように、破線で囲まれた２×２の４画素に着目する。図７（ａ）では、白レ
ベルの画素（白画素）からなる領域を背景として黒レベルの画素（黒画素）からなるパタ
ーンが右上方向にフレーム毎に１画素ずつ移動する場合を示している。
すなわち、図８（ａ）に示すように、（ｎ−１）フレームにおいて２×２の４画素がす
べて黒画素の状態から、ｎフレームにおいて、左下の１画素だけが白画素に変化するとき
を想定する。上述したようにノーマリーブラックモードにおいて、画素電極１１８とコモ
ン電極１０８との電位差である印加電圧は、黒画素よりも白画素で大きい。このため、黒
から白に変化する左下の画素では、図８（ｂ）のように、液晶分子が実線で示す状態から
破線で示す状態に、電界方向とは垂直方向（基板面の水平方向）に傾斜しようとする。

しかしながら、白画素の画素電極１１８（Ｗt）と黒画素の画素電極１１８（Ｂk）との
間隙で生じる電位差は、白画素の画素電極１１８（Ｗt）とコモン電極１０８との間で生
じる電位差と同程度である上に、画素電極同士の間隙が画素電極１１８とコモン電極１０
８との間隙よりも狭い。従って、電界の強度で比較すると、画素電極１１８（Ｗt）と画
素電極１１８（Ｂk）との間隙で生じる横電界は、画素電極１１８（Ｗt）とコモン電極１
０８との間隙で生じる縦電界よりも強い。
左下の画素は、（ｎ−１）フレームにおいて液晶分子が不安定な状態の黒画素であった
ため、液晶分子が縦電界の強度に応じて傾斜するまでに時間がかかる。一方、白レベルの
電圧が画素電極１１８（Ｗt）に印加されたことによる縦電界よりも、隣接する画素電極
１１８（Ｂk）からの横電界の方が強い。従って、白になろうとしている画素では、図８
（ｂ）に示すように、黒画素に隣接する側の液晶分子Ｒvが、縦電界にしたがって傾斜し
ようとする他の液晶分子よりも時間的に先んじてリバースチルト状態となる。
先にリバースチルト状態となった液晶分子Ｒvは、縦電界に応じて破線のように基板水
平方向に傾斜しようとする他の液晶分子の動きに悪影響を与える。このため、白に変化す
べき画素においてリバースチルトが発生する領域は、図８（ｃ）に示すように、白に変化
すべき画素と黒画素との間隙にとどまらず、その間隙から白に変化すべき画素を浸食する
形で広範囲に拡がる。
このように、図８から、白に変化しようとする着目画素の周辺が黒画素であった場合、
その着目画素に対して黒画素が右上側、右側および上側で隣接するとき、その着目画素で
は、リバースチルトが右辺および上辺に沿った内周領域にて発生する、ということができ
る。
なお、図８（ａ）に示すパターンの変化は、図７（ａ）に示した例のみならず、黒画素
からなるパターンが、図７（ｂ）に示すように右方向にフレーム毎に１画素ずつ移動する
場合や、図７（ｃ）に示すように上方向にフレーム毎に１画素ずつ移動する場合などでも
発生する。また、図２３の説明において見方を変えた場合のように、黒画素からなる領域
を背景として白画素からなるパターンがフレーム毎に右上方向、右方向または上方向に、
１画素ずつ移動する場合にも発生する。

次に、液晶パネル１００において、図９（ａ）に示すように、白画素からなる領域を背
景として黒画素からなるパターンが左下方向にフレーム毎に１画素ずつ移動する場合に、
破線で囲まれた２×２の４画素に着目する。
すなわち、図１０（ａ）に示すように、（ｎ−１）フレームにおいて２×２の４画素が
すべて黒画素の状態から、ｎフレームにおいて、右上の１画素だけが白画素に変化すると
きを想定する。
この変化後においても、黒画素の画素電極１１８（Ｂk）と白画素の画素電極１１８（
Ｗt）との間隙では、画素電極１１８（Ｗt）とコモン電極１０８との間隙の縦電界よりも
強い横電界が発生する。この横電界によって、図１０（ｂ）に示すように、黒画素におい
て白画素に隣接する側の液晶分子Ｒvは、縦電界にしたがって傾斜しようとする他の液晶
分子よりも時間的に先んじて配向が変化して、リバースチルト状態となる。しかし、黒画
素では縦電界が（ｎ−１）フレームから変化しないので、他の液晶分子に影響をほとんど
与えない。このため、黒画素から変化しない画素においてリバースチルトが発生する領域
は、図１０（ｃ）に示すように、図８（ｃ）の例と比較して無視できる程度に狭い。
一方、２×２の４画素のうち、右上において黒から白に変化する画素では、液晶分子の
初期配向方向が横電界の影響を受けにくい方向であるので、縦電界が加わっても、リバー
スチルト状態となる液晶分子がほとんど存在しない。このため、右上画素では、縦電界の
強度が大きくなるにつれて、液晶分子が基板面の水平方向に図１０（ｂ）において破線で
示すように正しく傾斜する結果、目的である白画素に変化するので、表示品位の劣化が発
生しないことになる。
なお、図１０（ａ）に示すパターンの変化は、図９（ａ）に示した例のみならず、黒画
素からなるパターンが、図９（ｂ）に示すように左方向にフレーム毎に１画素ずつ移動す
る場合や、図９（ｃ）に示すように下方向にフレーム毎に１画素ずつ移動する場合などで
も発生する。また、図２３の説明において見方を変えた場合のように、黒画素からなる領
域を背景として白画素からなるパターンがフレーム毎に左下方向、左方向または下方向に
、１画素ずつ移動する場合にも発生する。

図６から図１０までの説明から、想定しているＶＡ方式（ノーマリーブラックモード）
の液晶において、あるｎフレームに着目したとき、次のような要件を満たす場合に、ｎフ
レームにおいて次の画素でリバースチルトドメインの影響を受ける、ということができる
。すなわち、
（１）ｎフレームに着目したときに暗画素と明画素とが隣接して、すなわち、印加電圧が
低い状態の画素と印加電圧が高い状態の画素とが隣接して、横電界が強くなる場合であっ
て、かつ、
（２）ｎフレームにおいて、当該明画素（印加電圧高）が、隣接する暗画素（印加電圧低
）に対して、液晶分子におけるチルト方位の上流側に相当する左下側、左側または下側に
位置する場合に、
（３）ｎフレームにおいて当該明画素に変化する画素が、１フレーム前の（ｎ−１）フレ
ームでは、液晶分子が不安定な状態にあったとき、
ｎフレームにおいて当該明画素でリバースチルトが発生する、ということになる。
ところで、図７では、２×２の４画素が（ｎ−１）フレームで黒画素であって、次のｎ
フレームで左下だけが白画素となったときを例示した。しかし、一般的には、（ｎ−１）
フレームおよびｎフレームのみならず、これらフレームを含む前後の複数フレームにわた
って同様な動きを伴うのが通例である。このため、図７（ａ）〜（ｃ）に示すように、（
ｎ−１）フレームで液晶分子が不安定な状態であった暗画素（白丸点が付された画素）で
は、画像パターンの動きから、その左下側、左側または下側に明画素が隣接している場合
が多いと考えられる。

このため、事前に（ｎ−１）フレームにおいて、映像信号Ｖid-inで示す画像において
暗画素と明画素とが隣接し、且つ、その暗画素が、その明画素に対して右上側、右側また
は上側に位置する場合、要件（１）及び要件（３）の少なくともいずれかを満たさないよ
うにすれば、リバースチルトの発生が抑制されるわけである。これに対し、この実施形態
では、明画素に対応する液晶素子の印加電圧を低くする電圧の補正が行われる。これによ
り、画像パターンの動きによりｎフレームにおいて要件（２）および要件（３）を満たす
ことになっても、要件（１）を満たさないようにして、ｎフレームにおいてリバースチル
トドメインが発生しないようにする。

これを前提として、ｎフレームから（ｎ＋１）フレームにかけて考察する。ｎフレーム
において、映像信号Ｖid-inで示す画像において暗画素と明画素とが隣接する場合であっ
て、当該暗画素が、当該明画素に対して右上側、右側または上側に位置する場合は、その
明画素に相当する液晶素子に対し適切に電圧を印加すれば、画像パターンが１画素分移動
した結果、（ｎ＋１）フレームにおいて要件（２）および要件（３）を満たすことになっ
ても、要件（１）を満たすことはない。このため、ｎフレームからみて、将来となる（ｎ
＋１）フレームにおいてリバースチルトドメインの発生を未然に抑えることができる、と
いうことになる。ここで、リバースチルトドメインの発生を抑制することのできるような
、明画素に対応する印加電圧をＶc2とする。電圧Ｖc2は、リスク境界を挟んで隣接する画
素であって白になろうとする画素の液晶分子の配向の変化を抑制できる程度の大きさであ
ればよい。この電圧補正により、互いに隣接する明画素と暗画素との間の電位差が小さく
なって、横電界の発生が抑制されるので、暗画素におけるリバースチルトドメインの発生
を抑制することができる。
なお、明画素に対する印加電圧はＶc2に限定されるものでなく、Ｖc2以下であればよい
。この実施形態では、補正による透過率の変化がなるべく知覚されないようにする、とい
う点を優先して、補正電圧として電圧Ｖc2を採用することにする。
このように

このような考えに基づいて、ｎフレームの映像信号Ｖid-inを処理して、液晶パネル１
００でリバースチルトドメインの発生を未然に防ぐための回路が、図１における映像処理
回路３０である。
次に、映像処理回路３０について詳細に説明する。

次に、映像処理回路３０の詳細について図３を参照して説明する。図３に示すように、
映像処理回路３０は、境界検出部３０２、遅延回路３１２、補正部３１４およびＤ／Ａ変
換器３１６を備える。
遅延回路３１２は、ＦＩＦＯ（Fast In Fast Out：先入れ先出し）メモリーや多段のラ
ッチ回路などにより構成され、上位装置から供給される映像信号Ｖid-inを蓄積して、所
定時間経過後に読み出して映像信号Ｖid-dとして出力するものである。なお、遅延回路３
１２における蓄積および読出は、走査制御回路２０によって制御される。

境界検出部３０２は、第１検出部３２１と、第２検出部３２２と、判別部３２４とを備
える。
第１検出部３２１は、映像信号Ｖid-inで示す画像を解析して、階調範囲ａにある画素
（第１画素）と階調範囲ｂにある画素（第２画素）とが垂直または水平方向で隣接する部
分があるか否かを判別する。そして、第１検出部３２１は、隣接する部分があると判別し
たときに、その隣接部分を境界として検出して、境界の位置情報を出力する。
なお、ここでいう境界とは、あくまでも階調範囲ａにある暗画素と階調範囲ｂにある明
画素とが隣接する部分、すなわち、強い横電界が発生する部分をいう。このため、例えば
階調範囲ａにある画素と、階調範囲ａでもなく階調範囲ｂでもない別の階調範囲ｄ（図４
（ａ）参照）にある画素とが隣接する部分や、階調範囲ｂにある画素と階調範囲ｄにある
画素とが隣接する部分については、境界として扱わない。

第２検出部３２２は、第１検出部３２１により検出された境界のうち、暗画素が上側に
位置し明画素が下側に位置する部分と、暗画素が右側に位置し明画素が左側に位置する部
分とを抽出して、リスク境界として検出し、リスク境界の位置情報を出力するものである
。
判別部３２４は、遅延して出力された映像信号Ｖid-dで示す画素が、第２検出部３２２
で抽出されたリスク境界に隣接している明画素であるか否かを判別する。そして、判別部
３２４は、その判別結果が「Ｙｅｓ」である場合に出力信号のフラグＱを例えば“１”と
して出力し、その判別結果が「Ｎｏ」であれば“０”として出力する。
なお、ここでいう「リスク境界に隣接している」とは、画素の一辺に沿ってリスク境界
に隣接している場合と、画素の一角において縦横に連続するリスク境界が位置している場
合とを含む。また、第１検出部３２１は、ある程度（少なくとも３行以上）の映像信号を
蓄積してからでないと、表示すべき画像における垂直または水平方向にわたって境界を検
出することができない。第２検出部３２２についても同様である。このため、上位装置か
らの映像信号Ｖid-inの供給タイミングを調整する意味で、遅延回路３１２が設けられて
いる。
上位装置から供給される映像信号Ｖid-inのタイミングと、遅延回路３１２から供給さ
れる映像信号Ｖid-dのタイミングとは異なるので、厳密にいえば、両者の水平走査期間等
については一致しないことになるが、以降については特に区別しないで説明する。
また、第１検出部３２１および第２検出部３２２における映像信号Ｖid-inの蓄積等は
、走査制御回路２０によって制御される。

補正部３１４は、判別部３２４から供給されるフラグＱが“１”である場合に、映像信
号Ｖid-dで指定される明画素の階調レベルをc2の映像信号に補正して、映像信号Ｖid-out
として出力するものである。階調レベルc2は、閾値Ｖth2（第２電圧）以下で、且つ閾値
Ｖth1以上（第１電圧）を上回るいずれかの印加電圧により得られるが、この補正を施さ
ない場合の明度から１０％以内の変化で収まることが好ましい。
なお、補正部３１４は、判別部３２４から供給されるフラグＱが“１”である場合であ
っても、フラグＱが“０”であるときには、階調レベルを補正することなく、映像信号Ｖ
id-dをそのまま映像信号Ｖid-outとして出力する。

Ｄ／Ａ変換器３１６は、デジタルデータである映像信号Ｖid-outを、アナログのデータ
信号Ｖxに変換する。なお上述したように、本実施形態では、面反転方式としているので
、データ信号Ｖxの極性は、液晶パネル１００で１コマ分の書き替え毎に切り替えられる
。

映像処理回路３０によれば、映像信号Ｖid-dで示す画素がリスク境界に隣接している明
画素であれば、フラグＱが“１”であれば、その映像信号Ｖid-dで示す明画素の階調レベ
ルがc2に補正されてから、映像信号Ｖid-outとして出力される。
一方、映像信号Ｖid-dで示す画素がリスク境界に隣接している明画素でない場合は、階
調レベルが補正されることなく、映像信号Ｖid-dが、映像信号Ｖid-outとして出力される
。

液晶表示装置１の表示動作について説明すると、上位装置からは映像信号Ｖid-inが、
フレームにわたって１行１列〜１行ｎ列、２行１列〜２行ｎ列、３行１列〜３行ｎ列、…
、ｍ行１列〜ｍ行ｎ列の画素の順番で、供給される。映像処理回路３０は、映像信号Ｖid
-inを遅延・補正等の処理をして映像信号Ｖid-outとして出力する。
ここで、１行１列〜１行ｎ列の映像信号Ｖid-outが出力される水平有効走査期間（Ｈa
）でみたときに、処理された映像信号Ｖid-outは、Ｄ／Ａ変換器３１６によって、図５の
（ｂ）で示すように正極性または負極性のデータ信号Ｖxに、ここでは例えば正極性に変
換される。このデータ信号Ｖxは、データ線駆動回路１４０によって１〜ｎ列目のデータ
線１１４にデータ信号Ｘ1〜Ｘnとしてサンプリングされる。
一方、１行１列〜１行ｎ列の映像信号Ｖid-outが出力される水平走査期間では、走査制
御回路２０が走査線駆動回路１３０に対し走査信号Ｙ１だけをＨレベルとなるように制御
する。走査信号Ｙ１がＨレベルであれば、１行目のＴＦＴ１１６がオン状態になるので、
データ線１１４にサンプリングされたデータ信号は、オン状態にあるＴＦＴ１１６を介し
て画素電極１１８に印加される。これにより、１行１列〜１行ｎ列の液晶素子には、それ
ぞれ映像信号Ｖid-outで指定された階調レベルに応じた正極性電圧が書き込まれる。

続いて、２行１列〜２行ｎ列の映像信号Ｖid-inは、同様に映像処理回路３０によって
処理されて、映像信号Ｖid-outとして出力されるとともに、Ｄ／Ａ変換器３１６によって
正極性のデータ信号に変換された上で、データ線駆動回路１４０によって１〜ｎ列目のデ
ータ線１１４にサンプリングされる。
２行１列〜２行ｎ列の映像信号Ｖid-outが出力される水平走査期間では、走査線駆動回
路１３０によって走査信号Ｙ２だけがＨレベルとなるので、データ線１１４にサンプリン
グされたデータ信号は、オン状態にある２行目のＴＦＴ１１６を介して画素電極１１８に
印加される。これにより、２行１列〜２行ｎ列の液晶素子には、それぞれ映像信号Ｖid-o
utで指定された階調レベルに応じた正極性電圧が書き込まれる。
以下同様な書込動作が３、４、…、ｍ行目に対して実行され、これにより、各液晶素子
に、映像信号Ｖid-outで指定された階調レベルに応じた電圧が書き込まれて、映像信号Ｖ
id-inで規定される透過像が作成されることなる。
次のフレームでは、データ信号の極性反転によって映像信号Ｖid-outが負極性のデータ
信号に変換される以外、同様な書込動作が実行される。

図５（ｂ）は、映像処理回路３０から、水平走査期間（Ｈ）にわたって１行１列〜１行
ｎ列の映像信号Ｖid-outが出力されたときのデータ信号Ｖxの一例を示す電圧波形図であ
る。本実施形態では、ノーマリーブラックモードとしているので、データ信号Ｖxは、正
極性であれば、基準電圧Ｖcntに対し、映像処理回路３０によって処理された階調レベル
に応じた分だけ高位側の電圧（図において↑で示す）になり、負極性であれば、基準電圧
Ｖcntに対し、階調レベルに応じた分だけ低位側の電圧（図において↓で示す）になる。
詳細には、データ信号Ｖxの電圧は、正極性であれば、白に相当する電圧Ｖw(+)から黒
に相当する電圧Ｖb(+)までの範囲で、一方、負極性であれば、白に相当する電圧Ｖw(-)か
ら黒に相当する電圧Ｖb(-)までの範囲で、それぞれ基準電圧Ｖcntから階調に応じた分だ
け偏位させた電圧となる。
電圧Ｖw(+)および電圧Ｖw(-)は、電圧Ｖcntを中心に互いに対称の関係にある。電圧Ｖb
(+)およびＶb(-)についても電圧Ｖcntを中心に互いに対称の関係にある。
なお、図５（ｂ）は、データ信号Ｖxの電圧波形を示すものであって、液晶素子１２０
に印加される電圧（画素電極１１８とコモン電極１０８との電位差）とは異なる。また、
図５（ｂ）におけるデータ信号の電圧の縦スケールは、図５（ａ）における走査信号等の
電圧波形と比較して拡大してある。

続いて、映像処理回路３０による処理の具体例について説明する。
映像信号Ｖid-inで示す画像（の一部）が例えば図１１（１）に示すように、階調範囲
ｂの白（明）画素を背景として、液晶分子が不安定状態にある黒（暗）画素からなる領域
が表示される画像である場合、第１検出部３２１によって検出される境界は、図１１（２
）に示すとおりとなる。
次に、図１１（３）に示すように、第２検出部３２２は、第１検出部３２１によって検
出された境界のうち、暗画素が上側に位置し明画素が下側に位置する部分と、暗画素が右
側に位置し明画素が左側に位置する部分とを抽出して、これをリスク境界とする。
補正部３１４は、抽出されたリスク境界に隣接する明画素について、図１２（ａ）に示
すように、階調レベルをc2の映像信号に補正する。なお、図１２（ａ）において、※１で
示す白画素は、左下の一角において縦横に連続するリスク境界が位置しているので、「リ
スク境界に隣接している」ということになり、補正部３１４において補正対象とするか否
かの判断対象となる。これは、※１で示す白画素に対し、左下に位置する白表示画素に相
当するパターンが右斜め上方向に１画素移動したときに対処するためである。これに対し
て、※２で示す白画素は、その一角において縦または横のみに断裂したリスク境界が位置
し、縦横で連続したリスク境界が位置していないので、補正部３１４において階調レベル
の判断対象とはならない。
なお、この内容は、チルト方位角などに関係なく共通する内容であるから、以下ではそ
の説明を適宜省略する。

ここでいう白画素は、すべて階調レベルc2よりも高い画素であるから、図１１（１）で
示す画像は、リスク境界に隣接している白画素の階調レベルが補正部３１４によって階調
レベルc2に補正されて、図１２（ａ）に示すとおりとなる。これにより、リスク境界を挟
んで隣接する明画素と暗画素との電位差が小さく抑制されて、横電界を原因とするリバー
スチルトドメインの発生が抑制される。

以上のとおり、本実施形態では、１フレーム分の画像全体ではなく、画素同士における
境界およびリスク境界を検出するための処理だけで済むので、２フレーム分以上の画像を
解析して動きを検出する構成と比較して、映像処理回路の大規模化や複雑化を抑えること
が可能である。さらには、リバースチルトドメインが発生しやすい状態の領域が、黒画素
の移動に伴って連続的となることを防止することが可能となる。
また、本実施形態では、映像信号Ｖid-inで規定される画像のうち、階調レベルが補正
される明画素は、暗画素に対してチルト方位の上流側に位置する明画素のみである。この
ため、映像信号Ｖid-inに基づかない表示が発生する部分は、チルト方位角を考慮しない
構成と比較して少なくすることができる。
さらに、本実施形態では、設定値以上の映像信号を一律にクリップしもないので、使用
しない電圧範囲を設けることによってコントラスト比に悪影響を与えることもない。
また、液晶パネル１００の構造に変更等を加える必要がないので、開口率の低下を招く
こともないし、また、構造を工夫しないで既に製作された液晶パネルに適用することも可
能である。

＜チルト方位角の他の例＞
上述した実施形態では、ＶＡ方式においてチルト方位角θbが４５度である場合を例に
とって説明した。次に、チルト方位角θbが４５度以外の例について説明する。
まず、図１３（ａ）に示すようにチルト方位角θbが２２５度である例について説明す
る。この例では、リバースチルトは、図１３（ｂ）に示すように、画素の左辺および下辺
に沿った内周領域でリバースチルトは発生する。なお、この例では、図８に示したチルト
方位角θbが４５度である場合の例を１８０度回転させたときと等価である。
チルト方位角θbが２２５度である場合には、チルト方位角θbが４５度である場合にリ
バースチルトドメインが発生する要件（１）〜（３）のうち、として、要件（２）を次の
ように修正する。すなわち、
（２）ｎフレームにおいて、当該明画素（印加電圧高）が、隣接する暗画素（印加電圧低
）に対して、液晶分子におけるチルト方位の上流側に相当する右上側、右側または上側に
位置する場合に、
と修正する。なお、要件（１）および要件（３）についての変更はない。
したがって、チルト方位角θbが２２５度であれば、ｎフレームにおいて、暗画素と明
画素とが隣接する場合であって、当該暗画素が、当該明画素に対して反対に左下側、左側
または下側に位置する場合、その明画素の階調レベルを補正してやればよい。
このためには、映像処理回路３０における第２検出部３２２が、第１検出部３２１によ
って検出された境界のうち、暗画素が下側に位置し明画素が上側に位置する部分と、暗画
素が左側に位置し明画素が右側に位置する部分とを抽出して、リスク境界として検出する
構成とすれば良い。
この構成によれば、チルト方位角θbが２２５度である場合に、図１２（ｂ）に示すよ
うに、映像信号Ｖid-inで規定される画像において黒画素からなる領域が左下方向、左方
向または下方向のいずれかに１画素だけ移動するときであっても、リスク境界を挟んで隣
接する明画素と暗画素との間に生じる横電界が抑制されて、リバースチルトドメインの発
生を抑えることが可能となる。

次に、図１４（ａ）に示すようにチルト方位角θbが９０度である例について説明する
。この例では、図１４（ｂ）に示すように、画素右辺に沿った領域でリバースチルトは集
中的に発生する。このため、その画素においてリバースチルトドメインは、右辺で発生し
た幅の分だけ、上辺の右辺寄りおよび下辺の右辺寄りにおいても発生する、という見方も
できる。
このため、チルト方位角θbが９０度である場合には、チルト方位角θbが４５度である
場合にリバースチルトドメインが発生する要件（１）〜（３）のうち、として、要件（２
）を次のように修正する。すなわち、
（２）ｎフレームにおいて、当該明画素（印加電圧高）が、隣接する暗画素（印加電圧低
）に対して、液晶分子におけるチルト方位の上流側に相当する左側のみならず、その左側
で発生する領域の影響を受ける上側または下側に位置する場合に、
と修正する。なお、要件（１）および要件（３）についての変更はない。したがって、
チルト方位角θbが９０度であれば、ｎフレームにおいて、暗画素と明画素とが隣接する
場合であって、その暗画素が、その明画素に対して反対に右側、下側または上側に位置す
る場合、その明画素について階調レベルを補正してやればよい。
このためには、映像処理回路３０における第２検出部３２２が、第１検出部３２１によ
って検出された境界のうち、暗画素が右側に位置し明画素が左側に位置する部分と、暗画
素が上側に位置し明画素が下側に位置する部分と、暗画素が下側に位置し明画素が上側に
位置する部分とを抽出して、リスク境界として検出する構成とすればよい。
この構成によれば、チルト方位角θbが９０度である場合、図１２（ｂ）に示すように
、映像信号Ｖid-inで規定される画像において黒画素からなる領域が上方向、右上方向、
右方向、右下方向または下方向のいずれかに１画素だけ移動する場合であっても、リスク
境界を挟んで隣接する明画素と暗画素との間の横電界が抑制されて、リバースチルトドメ
インの発生を抑えることが可能となる。

＜ＴＮ方式＞
上述した実施形態では、液晶１０５にＶＡ方式を用いた例について説明した。そこで次
に、液晶１０５にＴＮ方式とした例について説明する。
図１５（ａ）は、液晶パネル１００における２×２の画素を示す図であり、図１５（ｂ
）は、図１５（ａ）におけるｐ−ｑ線を含む垂直面で破断したときの簡易断面図である。
これらの図に示すように、ＴＮ方式の液晶分子は、画素電極１１８とコモン電極１０８
との電位差がゼロである状態において、チルト角がθaであって、チルト方位角がθb（＝
４５度）で、初期配向しているものとする。ＴＮ方式は、ＶＡ方式とは反対に、基板水平
方向に傾斜するので、ＴＮ方式のチルト角θaは、ＶＡ方式の値よりも大きい。

液晶１０５にＴＮ方式を用いた例では、高コントラスト比などが得られる等の理由によ
り、電圧無印加時において液晶素子１２０が白状態となるノーマリーホワイトモードが用
いられる場合が多い。
このため、液晶１０５にＴＮ方式を用いるとともに、ノーマリーホワイトモードとした
とき、液晶素子１２０の印加電圧と透過率との関係は、図４（ｂ）に示すようなＶ−Ｔ特
性で表され、印加電圧が高くなるにつれて透過率が減少する。ただし、液晶素子１２０の
印加電圧が電圧Ｖc1を下回るときに、液晶分子が不安定状態となる点においては、ノーマ
リーブラックモードと変わりはない。

このようなＴＮ方式のノーマリーホワイトモードにおいて、図１６（ａ）に示すように
、（ｎ−１）フレームにおいて２×２の４画素がすべて液晶分子の不安定な白画素の状態
から、ｎフレームにおいて、右上の１画素だけが黒画素に変化するときを想定する。上述
したようにノーマリーホワイトモードにおいて、画素電極１１８とコモン電極１０８との
電位差は、ノーマリーブラックモードとは反対に白画素よりも黒画素で大きい。このため
、白から黒に変化する右上の画素では、図１６（ｂ）のように、液晶分子が実線で示す状
態から破線で示す状態に、電界方向に沿った方向（基板面の垂直方向）に起立しようとす
る。
しかしながら、白画素の画素電極１１８（Ｗt）と黒画素の画素電極１１８（Ｂk）との
間隙で生じる電位差は、黒画素の画素電極１１８（Ｂk）とコモン電極１０８との間で生
じる電位差と同程度である上に、画素電極同士の間隙が画素電極１１８とコモン電極１０
８との間隙よりも狭い。よって、電界の強度で比較すると、画素電極１１８（Ｗt）と画
素電極１１８（Ｂk）との間隙で生じる横電界は、画素電極１１８（Ｂk）とコモン電極１
０８との間隙で生じる縦電界よりも強い。
右上の画素は、（ｎ−１）フレームにおいて液晶分子が不安定な状態の白画素であった
ため、液晶分子が縦電界の強度に応じて傾斜するまでに時間がかかる。一方、黒レベルの
電圧が画素電極１１８（Ｂk）に印加されたことによる縦電界よりも、隣接する画素電極
１１８（Ｗt）からの横電界の方が強いので、黒になろうとしている画素では、図１６（
ｂ）に示すように、白画素に隣接する側の液晶分子Ｒvが、縦電界にしたがって傾斜しよ
うとする他の液晶分子よりも時間的に先んじてリバースチルト状態となる。
先にリバースチルト状態となった液晶分子Ｒvは、縦電界にしたがって破線のように基
板水平方向に起立しようとする他の液晶分子の動きに悪影響を与える。このため、黒に変
化すべき画素においてリバースチルトが発生する領域は、図１６（ｃ）に示すように、黒
に変化すべき画素と白画素との間隙にとどまらず、その間隙から黒に変化すべき画素を浸
食する形で広範囲に拡がる。
したがって、図１６に示した内容から、黒に変化しようとする着目画素の周辺が白画素
であった場合、当該着目画素に対して白画素が左下側、左側および下側で隣接するとき、
当該着目画素では、リバースチルトが左辺および下辺に沿った内周領域にて発生すること
になる。

一方、図１７（ａ）に示すように、（ｎ−１）フレームにおいて２×２の４画素がすべ
て液晶分子の不安定な白画素の状態から、ｎフレームにおいて、左下の１画素だけが黒画
素に変化するときを想定する。この変化においても、黒画素の画素電極１１８（Ｂk）と
白画素の画素電極１１８（Ｗt）との間隙では、画素電極１１８（Ｂk）とコモン電極１０
８との間隙の縦電界よりも強い横電界が発生する。この横電界によって、図１７（ｂ）に
示すように、白画素において黒画素に隣接する側の液晶分子Ｒvは、縦電界にしたがって
傾斜しようとする他の液晶分子よりも時間的に先んじて配向が変化して、リバースチルト
状態となるが、白画素では縦電界の強度が（ｎ−１）フレームから変わらないので、他の
液晶分子に影響をほとんど与えない。このため、白画素から変化しない画素においてリバ
ースチルトが発生する領域は、図１７（ｃ）に示すように、図１６（ｃ）の例と比較して
無視できる程度に狭い。
一方、２×２の４画素のうち、左下において白から黒に変化する画素では、液晶分子の
初期配向方向が横電界の影響を受けにくい方向であるので、縦電界が加わっても、リバー
スチルト状態となる液晶分子がほとんど存在しない。このため、左下画素では、縦電界の
強度が大きくなるにつれて、液晶分子が基板面の垂直方向に図１６（ｂ）において破線で
示すように正しく起立する結果、目的である黒画素に変化するので、表示品位の劣化が発
生しないことになる。

このため、ＴＮ方式においてチルト方位角θbが４５度であるノーマリーホワイトモー
ドの場合、要件（１）をそのままに、
（２）ｎフレームにおいて、当該暗画素（印加電圧高）が、隣接する明画素（印加電圧低
）に対して右上側、右側または上側に位置する場合に、
（３）ｎフレームにおいて当該暗画素に変化する画素は、１フレーム前の（ｎ−１）フレ
ームでは、液晶分子が不安定な状態にあったとき
ｎフレームにおいて当該暗画素でリバースチルトが発生する、ということになる。
したがって、この発生状態を、（ｎ＋１）フレームを基準として考え直した場合、画像
の動きによって、（ｎ＋１）フレームにおいて暗画素が上記位置関係を満たすことになっ
ても、変化前のｎフレームにおいて、
（３）ｎフレームにおいて当該暗画素に変化する画素は、１フレーム前の（ｎ−１）フレ
ームでは、液晶分子が不安定な状態にあったときｎフレームにおいて当該暗画素でリバー
スチルトが発生する、ということになる。したがって、この発生状態を、（ｎ＋１）フレ
ームを基準として考え直した場合、画像の動きによって、（ｎ＋１）フレームにおいて暗
画素が上記位置関係を満たすことになっても、変化前のｎフレームにおいて、リスク境界
を挟んで隣接する明画素と暗画素との間の横電界が抑制されるように、その暗画素の階調
レベルを低くすればよいということになる。
ノーマリーホワイトモードでは、ノーマリーブラックモードとは反対に、階調レベルが
明るいほど、液晶素子の印加電圧が低くなる点を考慮すれば、映像処理回路３０の構成を
、次のように変更すれば良いことになる。
すなわち、ｎフレームにおいて、映像処理回路３０における第２検出部３２２が、第１
検出部３２１によって検出された境界のうち、暗画素が下側に位置し明画素が上側に位置
する部分と、暗画素が左側に位置し明画素が右側に位置する部分とを抽出して、リスク境
界として検出する。そして、補正部３１４が、判別部３２４から供給されるフラグＱが“
１”である場合に、映像信号Ｖid-dで指定される暗画素の階調レベルがc2よりも暗いレベ
ルを指定していれば、その暗画素について階調レベルc 2の映像信号に補正して、映像信
号Ｖid-outとして出力する構成であればよい。
なお、この例では、ＴＮ方式においてチルト方位角θbを４５度とした例を説明したが
、リバースチルトドメインの発生方向がＶＡ方式と逆になる点を考慮すれば、チルト方位
角θbが４５度以外の角度である場合の措置、そのための構成についても、いままでの説
明から容易に類推できるはずである。

＜第２実施形態＞
次に、本発明の第２実施形態について説明する。本実施形態では、ノーマリーブラック
モードであることを前提として説明する。特に断りのない限り、その内容は以降の実施形
態でも同じである。また、以下の説明において、第１実施形態と同じ構成については同一
の符号を付して表し、その詳細な説明については適宜省略する。上述した実施形態では、
リスク境界に隣接する明画素について階調レベルを補正していたが、この実施形態では、
２以上（複数）の明画素がリスク境界の反対方向に向かって連続する場合に、この複数の
明画素について階調レベルを補正する。
この実施形態の映像処理回路３０が、第１実施形態の構成と相違する部分は、判別部３
２４の判別内容が変更された点にある。
判別部３２４は、遅延回路３１２によって遅延された映像信号Ｖid-dで示す画素が明画
素であるか否か、および、その画素が第２検出部３２２で検出されたリスク境界に隣接し
ているか否かをそれぞれ判別する。判別部３２４は、その判別結果がいずれも「Ｙｅｓ」
である場合に、出力信号のフラグＱを例えば「１」として出力し、その判別結果がいずれ
か１つでも「Ｎｏ」であれば「０」として出力する。判別部３２４は、或る明画素につい
てフラグＱを「０」から「１」へ切り替えて出力するときには、リスク境界とは反対方向
に向かって連続する２以上の明画素について、フラグＱを「１」として出力する。ここで
は、判別部３２４は、３つ連続する明画素についてフラグＱを「１」として出力する。

映像処理回路３０による処理の具体例について説明する。
映像信号Ｖid-inで示す画像が例えば図１１（１）に示すものである場合、θb＝４５度
であるとき、映像処理回路３０によって図１８（ａ）に示すような階調レベルに補正され
る。映像処理回路３０では、検出されたリスク境界に隣接し、階調レベルが階調範囲ｂに
属する明画素であってそのリスク境界の反対方向に向かって連続する２以上の明画素につ
いて、その各画素が階調レベルc2の映像信号に補正される。この明画素群は、ここでは３
つの明画素からなる。

また、第１実施形態と同じ考え方により、θb＝９０度である場合、図１１（１）で示
す画像は、映像処理回路３０によって図１８（ｂ）に示すような映像信号に補正される。
また、θb＝２２５度である場合、図１１（１）で示す画像は、映像処理回路３０によっ
て図１８（ｃ）に示すような映像信号に補正される。このように、液晶素子１２０のチル
ト方位によって定まる明画素を補正対象としているので、本来の画像からの変化を抑制し
つつ、リバースチルトドメインの発生を抑制し得る。

ところで、液晶パネル１００の表示画面が更新される時間間隔をＳ（ミリ秒）とし、補
正部３１４により各明画素の印加電圧が補正されて、電圧Ｖc2に切り替わったときの液晶
素子１２０の配向状態になるまでの応答時間をＴ（ミリ秒）とする。液晶パネル１００が
等倍速で駆動される場合、時間間隔Ｓは、フレームに等しい１６．７ミリ秒である。この
ため、Ｓ（＝１６．７）≧Ｔであれば、階調レベルc2とする明画素は境界に隣接する１画
素のみで足りる。一方、近年では、２倍速、４倍速、…というように、液晶パネル１００
の駆動がより高速化する傾向がある。このような高速駆動であっても、上位装置からは供
給される映像信号Ｖid-inは、等速駆動と同様にフレーム毎に１コマ分である。このため
、ｎフレームと（ｎ＋１）フレームとの間では、動画表示視認特性を向上させる等のため
に、補間技術等によって両フレームの中間的な画像が生成されて、液晶パネル１００に表
示させる場合がある。例えば２倍速駆動の場合、表示画面が更新される時間間隔は、半分
の８．３５（ミリ秒）となる。このため、各フレームは第１フィールドと第２フィールド
との２つに分割されるとともに、第１フィールドでは、例えば自フレームの画像を表示さ
せる更新がなされ、第２フィールドでは、当該自フレームの画像と後のフレームの画像と
に相当する補間画像を表示させる更新がなされる。したがって、高速駆動であっても、フ
レームを分割したフィールドにおいて、画像パターンが１画素分ずつ移動する場合があり
得る。

映像信号Ｖid-inが１コマ分供給されるフレームの時間をＦ（ミリ秒）としたとき、こ
れのＵ倍速（Ｕは整数）で液晶パネルを駆動するとき、１フィールドの時間は、ＦをＵで
割った値となり、これが表示画面の更新される時間間隔Ｓとなる。
このため、例えば１フレームが１６．７ミリで供給される映像信号Ｖid-inに対して液
晶パネル１００を２倍速で駆動するとき、表示画面が更新される時間間隔Ｓは、半分の８
．３５ミリ秒となる。ここで、上記応答時間Ｔが仮に２４ミリ秒であったとすると、補正
対象として好ましい画素数は、「２４」を「８．３５」で割った値が「２．８７４…」で
あるから、この値のうちの整数部「２」に「１」を加えた「３」ということになる。
このように、本実施形態によれば、液晶パネル１００が２倍速以上される場合等、液晶
素子の応答時間が、表示画面が更新される時間間隔より長くなる場合でも、補正対象とす
る明画素の数を適切に設定することで、上述したリバースチルトドメインに起因する表示
上の不具合の発生を事前に回避することが可能となる。すなわち、この実施形態では、ノ
ーマリーブラックモードでは、補正の対象となる明画素群を３つの連続する明画素として
いたが、この数は「３」に限らず、液晶素子１２０の応答時間と液晶パネル１００の駆動
速度とを考慮してその数をさらに多くてしてもよい。
また、この実施形態においても、液晶１０５を例えばＴＮ方式として、電圧無印加時に
おいて液晶素子１２０が白状態となるノーマリーホワイトモードとしてもよい。
この実施形態の構成によれば、上記以外にも第１実施形態と同等の効果を奏する。

＜第３実施形態＞
次に、本発明の第３実施形態について説明する。
以下の説明において、第１実施形態と同じ構成については同一の符号を付して表し、そ
の説明については適宜省略する。
上述した第１実施形態では、映像信号Ｖid-inの解析によって暗画素と明画素とがリス
ク境界を挟んで隣接するときに、明画素のみの階調レベルを補正していた。これに対し、
横電界の影響を受けやすい画素（ノーマリーブラックモードでは暗画素）であって、ｎフ
レームにおいて明画素に変化する画素が、１フレーム前の（ｎ−１）フレームでは、液晶
分子が不安定な状態にある暗画素についても、その階調レベルを補正してもよい。つまり
、暗画素に対応する液晶分子が不安定にならないようにすることで、上記要件（３）を満
たさないようにし、暗画素がリバースチルトドメインの発生を抑制する。

図１９は、この実施形態に係る映像処理回路３０の構成を示すブロック図である。映像
処理回路３０が上述の第１実施形態の映像処理回路３０と相違する部分は、算出部３１８
が追加された点と、判別部３２４の判別内容が変更された点とにある。
詳細には、ノーマリーブラックモードを例にとると、算出部３１８は、遅延した映像信
号Ｖid-dの画素が第２検出部３２２によって検出されたリスク境界に隣接している場合に
、第１に、その画素が明画素であれば、その明画素について階調レベルc2を算出して出力
し、第２に、その画素が暗画素であれば、その明画素について階調レベルc1を算出して出
力する。
判別部３２４は、第１に、遅延回路３１２によって遅延された映像信号Ｖid-dで示す画
素が明画素であるか否か、および、その画素が第２検出部３２２で検出されたリスク境界
に隣接しているか否かをそれぞれ判別する。判別部３２４は、その判別結果がいずれも「
Ｙｅｓ」である場合に、出力信号のフラグＱを例えば「１」として出力し、その判別結果
がいずれか１つでも「Ｎｏ」であれば「０」として出力する。判別部３２４は、第２に、
遅延回路３１２によって遅延された映像信号Ｖid-dで示す画素が印加電圧がＶc1を下回る
暗画素であるか否か、および、その画素が第２検出部３２２で検出されたリスク境界に隣
接しているか否かをそれぞれ判別する。判別部３２４は、その判別結果がいずれも「Ｙｅ
ｓ」である場合に、出力信号のフラグＱを例えば「１」として出力し、その判別結果がい
ずれか１つでも「Ｎｏ」であれば「０」として出力する。

補正部３１４は、判別部３２４から出力されるフラグＱが「１」であり、その階調レベ
ルが印加電圧がＶc1を下回り、c1よりも暗い階調レベルを表す暗画素であれば、映像信号
Ｖid-dを算出部３１８から出力される階調レベルc1に補正し、これを映像信号Ｖid-outと
して出力する。すなわち、補正部３１４は、リスク境界に隣接する暗画素に対して映像信
号Ｖid-inで指定される印加電圧が閾値Ｖth1よりも低い電圧Ｖc1を下回る場合、その暗画
素に対応する液晶素子への印加電圧を、電圧Ｖc 1以上で、且つそのリスク境界を挟んで
隣接する明画素に対応する印加電圧（つまり、電圧Ｖc2）を下回るように補正する。ここ
では、補正による暗画素の透過率の変化を知覚されにくくするために、暗画素に対応する
液晶素子への印加電圧はＶc1に補正されるものとする。
なお、補正部３１４は、リスク境界に隣接する暗画素の階調レベルがc1以上であれば、
その暗画素については階調レベルを補正しなくてよい。また、補正部３１４は、判別部３
２４から出力されるフラグＱが「１」であり、映像信号Ｖid-dから供給される画素が明画
素を表すのであれば、映像信号Ｖid-dを算出部３１８から出力される階調レベルc2に補正
し、これを映像信号Ｖid-outとして出力する。

映像処理回路３０による処理の具体例について説明する。
映像信号Ｖid-inで示す画像が例えば図１１（１）に示すものである場合、θb＝４５度
であるとき、映像処理回路３０によって図２０（ａ）に示すような階調レベルに補正され
る。映像処理回路３０では、上述の第１実施形態と同じ手順で、リスク境界に隣接する明
画素の階調レベルを階調レベルc2に補正する一方で、リスク境界に対して明画素の反対側
に隣接する暗画素の階調レベルがc1を下回る場合に、階調レベルc1の映像信号に補正する
。

ところで、ＶＡ方式における液晶分子は、液晶素子の印加電圧がゼロのときに基板面に
対して垂直方向に最も近い状態になるが、電圧Ｖc1は、液晶分子に初期傾斜角を与える程
度の電圧であり、この電圧の印加から液晶分子が傾斜し始める。液晶分子が安定状態とな
る電圧Ｖc1は、一般的には、液晶パネルにおける様々なパラメータが絡んで一概には決ま
らない。ただし、本実施形態のように、画素電極１１８とコモン電極１０８との間隙（セ
ルギャップ）よりも、画素電極１１８同士の間隙が狭い、という液晶パネルにあっては、
おおよそ１．５ボルトとなる。したがって、暗画素に対応する印加電圧Ｖc1としては、Ｖ
c1＝１．５ボルトが下限となるので、この電圧以上であればよいということになるが、１
．５ボルトに限定されるわけではない。

また、第１実施形態と同じ考え方により、θb＝９０度である場合、図１１（１）で示
す画像は、映像処理回路３０によって図２０（ｂ）に示すような階調レベルに補正される
。また、θb＝２２５度である場合、図１１（１）で示す画像は、映像処理回路３０によ
って図２０（ｃ）に示すような階調レベルに補正される。
この実施形態によれば、上述の第１実施形態と同等の効果を奏するとともに、補正対象
とする暗画素群の液晶素子への印加電圧が高くなるように補正されるので、液晶素子１２
０の液晶分子を不安定な状態にならないようにすることができる。この結果、横電界によ
って発生するリバースチルトドメインをより一層抑制することが可能となる。
なお、※３で示す白画素及び※４で示す黒画素は、左下の一角において縦横に連続する
リスク境界が位置しているので、「リスク境界に隣接している」ということになり、補正
部３１４において補正対象とするか否かの判断対象となる。なお、この内容はチルト方位
角θｂが異なる場合でも同様である。
また、この実施形態においても、液晶１０５を例えばＴＮ方式として、電圧無印加時に
おいて液晶素子１２０が白状態となるノーマリーホワイトモードとしてもよい。

＜第４実施形態＞
次に、本発明の第４実施形態について説明する。
以下の説明において、第３実施形態と同じ構成については同一の符号を付して表し、そ
の説明については適宜省略する。この実施形態の映像処理回路３０が、上述の第３実施形
態の映像処理回路３０と相違する部分は、判別部３２４の判別内容が変更された点にある
。
上述した第２実施形態では、リスク境界を挟んで互いに隣接する明画素及び暗画素につ
いて、それぞれ１ずつの階調レベルを補正していた。これに対し、この実施形態ではこの
明画素を含む２以上の連続する明画素、及びこの暗画素を含む２以上の連続する暗画素に
ついて、階調レベルを補正する。

判別部３２４は、第１に、遅延回路３１２によって遅延された映像信号Ｖid-dで示す画
素が明画素であるか否か、および、その画素が第２検出部３２２で検出されたリスク境界
に隣接しているか否かをそれぞれ判別する。判別部３２４は、その判別結果がいずれも「
Ｙｅｓ」である場合に、出力信号のフラグＱを例えば「１」として出力し、その判別結果
がいずれか１つでも「Ｎｏ」であれば「０」として出力する。判別部３２４は、或る明画
素についてフラグＱを「０」から「１」へ切り替えて出力したときには、リスク境界とは
反対方向に向かって連続する２以上の明画素についても、フラグＱを「１」として出力す
る。ここでは、判別部３２４は、２つの連続する明画素についてフラグＱを「１」として
出力する。判別部３２４は、第２に、遅延回路３１２によって遅延された映像信号Ｖid-d
で示す画素が印加電圧がＶc1を下回り、c1よりも暗い階調レベルを表す暗画素であるか否
か、および、その画素が第２検出部３２２で検出されたリスク境界に隣接しているか否か
をそれぞれ判別する。判別部３２４は、その判別結果がいずれも「Ｙｅｓ」である場合に
、出力信号のフラグＱを例えば「１」として出力し、その判別結果がいずれか１つでも「
Ｎｏ」であれば「０」として出力する。判別部３２４は、或る暗画素についてフラグＱを
「０」から「１」へ切り替えて出力したときには、検出されたリスク境界とは反対方向に
向かって連続する２以上の暗画素についても、フラグＱを「１」として出力する。ここで
は、判別部３２４は、２つの連続する暗画素についてフラグＱを「１」として出力する。

補正部３１４は、判別部３２４から出力されるフラグＱが「１」であれば、映像信号Ｖ
id-dは、算出部３１８から出力される階調レベルに補正して、これを映像信号Ｖid-outと
して出力する。

映像処理回路３０による処理の具体例について説明する。
映像信号Ｖid-inで示す画像が例えば図１１（１）に示すものである場合、θb＝４５度
であるとき、映像処理回路３０によって図２１（ａ）に示すような階調レベルに補正され
る。
映像処理回路３０では、ノーマリーブラックモードであれば、上述の第１実施形態と同
じ手順で、補正対象の明画素を階調レベルc2に補正する一方で、リスク境界に対してこの
明画素群の反対側で隣接し、その境界の反対方向に向かって連続する２以上の暗画素を階
調レベルc1の映像信号に補正する。補正対象の明画素は、ここでは２つの連続する明画素
であり、補正対象の暗画素は、連続する２つの暗画素である。また、第１実施形態と同じ
考え方により、θb＝９０度である場合、図１１（１）で示す画像は、映像処理回路３０
によって図２１（ｂ）に示すような階調レベルに補正される。また、θb＝２２５度であ
る場合、図１１（１）で示す画像は、映像処理回路３０によって図２１（ｃ）に示すよう
な階調レベルに補正される。このように、液晶素子１２０のチルト方位によって定まる暗
画素を補正対象としているので、本来の画像からの変化を抑制しつつ、リバースチルトド
メインの発生を抑制し得る。

この実施形態の構成によれば、上述の第２実施形態の構成よりも、近接する画素同士の
電位差を更に小さくすることができ、横電界の影響を一層抑制することが可能となる。ま
た、液晶素子の応答時間Ｔ２が、表示画面が更新される時間間隔Ｓより長い場合でも、リ
バースチルトドメインの発生を抑えることが可能となる。具体的には、液晶パネル１００
の表示を更新する時間間隔をＳとし、印加電圧が補正されて電圧に切り替わったときの前
記液晶素子の応答時間をＴ２とした場合に、Ｓ＜Ｔ２であるとき、そのリスク境界に隣接
する第１画素に対して隣接し、そのリスク境界とは反対方向に向かって連続する画素の数
は、前記応答時間Ｔ２を前記時間間隔Ｓで割った値の整数部の値に応じて定められる。
また、この実施形態においても、液晶１０５を例えばＴＮ方式として、電圧無印加時に
おいて液晶素子１２０が白状態となるノーマリーホワイトモードとしてもよい。

＜変形例＞
上述した実施形態では、暗画素と明画素とが垂直または水平方向で隣接する部分を境界
として検出したが、この理由は、画像パターンの移動方向がいずれにも対処するためであ
る。一方、ワードプロセッサーや、テキストエディターなどの表示画面において、カーソ
ルのような移動を考えると、画像パターンの移動方向として、水平（Ｘ）方向のみを想定
すれば十分である場合がある。例えば、画像パターンの移動方向として水平方向のみを想
定する場合に、例えばＶＡ方式であってチルト方位角θbを４５度とするとき、第１検出
部３２１は、階調範囲ａにある画素と階調範囲ｂにある画素とが垂直方向で隣接する部分
のみを境界として検出すれば良い。この場合、第１検出部３２１は、水平方向で隣接する
部分について境界として扱わない。

このように画像パターンの動き方向として水平方向のみを想定すれば、垂直方向や斜め
方向についても想定する構成と比較して、構成の簡易化を図ることが可能となる。
なお、ここではＶＡ方式であってチルト方位角θbを４５度とした場合を例にとって説
明したが、ＶＡ方式であってチルト方位角θbを２２５度とした場合についても同様であ
る。

上述した各実施形態において、映像信号Ｖid-inは、画素の階調レベルを指定するもの
としたが、液晶素子の印加電圧を直接的に指定するものとしてもよい。映像信号Ｖid-in
が液晶素子の印加電圧を指定する場合、指定される印加電圧によって境界を判別して、電
圧を補正する構成とすればよい。
上述した第２および第４実施形態において、補正対象とする明画素や暗画素の各画素の
階調レベルはそれぞれ同じでなくてもよい。
また、各実施形態において、液晶素子１２０は、透過型に限られず、反射型であっても
よい。さらに、液晶素子１２０は、ノーマリーブラックモードに限られず、ノーマリーホ
ワイトモードでもよいのは上述したとおりである。

＜電子機器＞
次に、上述した実施形態に係る液晶表示装置を用いた電子機器の一例として、液晶パネ
ル１００をライトバルブとして用いた投射型表示装置（プロジェクター）について説明す
る。図２２は、このプロジェクターの構成を示す平面図である。
この図に示すように、プロジェクター２１００の内部には、ハロゲンランプ等の白色光
源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から
射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイッ
クミラー２１０８によってＲ（赤）色、Ｇ（緑）色、Ｂ（青）色の３原色に分離されて、
各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。
なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐため
に、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレ
ーレンズ系２１２１を介して導かれる。

このプロジェクター２１００では、液晶パネル１００を含む液晶表示装置が、Ｒ色、Ｇ
色、Ｂ色のそれぞれに対応して３組設けられる。ライトバルブ１００Ｒ、１００Ｇおよび
１００Ｂの構成は、上述した液晶パネル１００と同様である。Ｒ色、Ｇ色、Ｂ色のそれぞ
れの原色成分の階調レベルを指定するに映像信号がそれぞれ外部上位回路から供給されて
、ライトバルブ１００Ｒ、１００Ｇおよび１００がそれぞれ駆動される構成となっている
。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイク
ロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム
２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。
したがって、各原色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１
４によってカラー画像が投射されることとなる。

なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２
１０８によって、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応する光が入射するので、カラーフィ
ルタを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロ
イックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇ
の透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査方
向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右を反転させた像を
表示する構成となっている。

電子機器としては、図２２を参照して説明したプロジェクターの他にも、テレビジョン
や、ビューファインダー型・モニター直視型のビデオテープレコーダー、カーナビゲーシ
ョン装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テ
レビ電話、ＰＯＳ端末、デジタルスチルカメラ、携帯電話機、タッチパネルを備えた機器
等などが挙げられる。そして、これらの各種の電子機器に対して、上記液晶表示装置が適
用可能なのは言うまでもない。

１…液晶表示装置、３０…映像処理回路、１００…液晶パネル、１００ａ…素子基板、１
００ｂ…対向基板、１０５…液晶、１０８…コモン電極、１１８…画素電極、１２０…液
晶素子、３０２…境界検出部、３１４…補正部、３１６…Ｄ／Ａ変換器、３１８…算出部
、３２１…第１検出部、３２２…第２検出部、３２４…判別部、２１００…プロジェクタ
ー。

Claims (9)

1. 複数の画素の各々に対応して画素電極が設けられた第１基板と、コモン電極が設けられ
   た第２基板とで液晶を挟持し、前記画素電極、前記液晶および前記コモン電極とで液晶素
   子が構成された液晶パネルに対し、
   前記画素毎に液晶素子の印加電圧を指定する映像信号を入力するとともに、処理した映
   像信号に基づいて前記液晶素子の印加電圧をそれぞれ規定する映像処理回路であって、
   入力した映像信号で指定される印加電圧が第１電圧を下回る第１画素と、前記印加電圧
   が前記第１電圧よりも大きい第２電圧を上回る第２画素との境界の一部であって、前記液
   晶のチルト方位で定まるリスク境界を検出する境界検出部と、
   前記リスク境界に隣接する第２画素に対応する液晶素子への印加電圧を、前記映像信号
   で指定される印加電圧から、前記第２電圧以下で、且つ前記第１電圧を上回る電圧に補正
   する補正部と
   を備えることを特徴とする映像処理回路。
2. 前記補正部は、
   前記リスク境界に隣接する第１画素に対して当該リスク境界の反対側で隣接し、当該リ
   スク境界とは反対方向に向かって連続する１以上の第２画素について、当該第２画素に対
   応する液晶素子への印加電圧を、前記映像信号で指定される印加電圧から、前記第２電圧
   以下で、且つ前記第１電圧を上回る電圧にそれぞれ補正するものであり、
   前記液晶パネルの表示を更新する時間間隔をＳとし、
   前記第２画素に対応する液晶素子の印加電圧が前記補正部により補正された後の電圧に
   切り替わったときの当該液晶素子の応答時間をＴ１とした場合に、
   Ｓ＜Ｔ１であるとき、
   前記連続する１以上の第２画素の数は、
   前記応答時間Ｔ１を前記時間間隔Ｓで割った値の整数部の値に応じて定められる
   ことを特徴とする請求項１に記載の映像処理回路。
3. 前記補正部は、
   前記リスク境界に隣接する第１画素に対して前記映像信号で指定される印加電圧が前記
   第１電圧よりも低い第３電圧を下回る場合、当該第１画素に対応する液晶素子への印加電
   圧を、前記入力した映像信号で指定される印加電圧から、前記第３電圧以上で、且つ当該
   リスク境界を挟んで隣接する第２画素の当該印加電圧を下回る電圧に補正する
   ことを特徴とする請求項１又は２に記載の映像処理回路。
4. 前記補正部は、
   前記リスク境界に隣接する第２画素に対して当該リスク境界の反対側で隣接し、当該リ
   スク境界とは反対方向に向かって連続する１以上の第１画素について、当該第１画素に対
   応する液晶素子への印加電圧を、前記映像信号で指定される印加電圧から、前記第１電圧
   以上で、且つ当該リスク境界を挟んで隣接する第２画素の当該印加電圧を下回るように補
   正するものであり、
   前記液晶パネルの表示を更新する時間間隔をＳとし、
   前記第１画素に対応する液晶素子の印加電圧が前記補正部により補正された後の電圧に
   切り替わったときの当該液晶素子の応答時間をＴ２とした場合に、
   Ｓ＜Ｔ２であるとき、
   前記連続する１以上の第１画素の数は、
   前記応答時間Ｔ２を前記時間間隔Ｓで割った値の整数部の値に応じて定められる
   ことを特徴とする請求項３に記載の映像処理回路。
5. 前記補正部は、前記補正の対象とする第１画素に対応する液晶素子への印加電圧を、当
   該液晶素子に初期傾斜角を与える程度の電圧とする
   ことを特徴とする請求項３又は４に記載の映像処理回路。
6. 前記チルト方位は、前記画素電極の側から前記コモン電極に向かって平面視したときに
   、前記画素電極側における液晶分子の長軸の一端から、前記液晶分子の他端に向かう方向
   である
   ことを特徴とする請求項１ないし５のいずれかに記載の映像処理回路。
7. 複数の画素の各々に対応して画素電極が設けられた第１基板と、コモン電極が設けられ
   た第２基板とで液晶を挟持し、前記画素電極、前記液晶および前記コモン電極とで液晶素
   子が構成された液晶パネルに対し、前記画素毎に液晶素子の印加電圧を指定する映像信号
   を入力するとともに、処理した映像信号に基づいて前記液晶素子の印加電圧をそれぞれ規
   定する映像処理方法であって、
   入力した映像信号で指定される印加電圧が第１電圧を下回る第１画素と、前記印加電圧
   が前記第１電圧よりも大きい第２電圧を上回る第２画素との境界の一部であって、前記液
   晶のチルト方位で定まるリスク境界を検出し、
   前記リスク境界に隣接する第２画素に対応する液晶素子への印加電圧を、前記映像信号
   で指定される印加電圧から、前記第２電圧以下で、且つ前記第１電圧を上回る電圧に補正
   する
   ことを特徴とする映像処理方法。
8. 第１基板に複数の画素の各々に対応して設けられた画素電極と第２基板に設けられたコ
   モン電極とにより液晶が挟持された液晶素子を有する液晶パネルと、
   請求項１ないし６のいずれかに記載の映像処理回路と
   を備えることを特徴とする液晶表示装置。
9. 請求項８に記載された液晶表示装置を有することを特徴とする電子機器。

Images