JP5296025B2

JP5296025B2 - 半導体装置の製造方法及び製造装置

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Publication number: JP5296025B2
Application number: JP2010190948A
Authority: JP
Inventors: 昌己上村; 敬清水; 邦浩宮崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-08-27
Filing date: 2010-08-27
Publication date: 2013-09-25
Anticipated expiration: 2030-08-27
Also published as: JP2012049373A; US20120052600A1; US8841205B2; TW201232775A; TWI472030B

Description

本発明の実施形態は、半導体装置の製造方法及び製造装置に関する。

半導体装置の製造工程において、ウェハの加工ばらつきが生じる。例えば、成膜工程においては、膜厚のばらつき、エッチング工程においては、開口径などの加工寸法のばらつきなどが挙げられる。

そこで、一般に、加工処理後に加工寸法などを測定し、その測定結果に基づき、加工条件を最適化し、次工程にフィードフォアードすることにより、加工ばらつきを抑える手法が用いられている。

特開２００９−７６８６３号公報

従来の場合には、加工条件を最適化することにより、ある程度加工ばらつきを抑えている。しかしながら、例えば、製造装置の構造自体や、枚葉装置のスタンバイ時間などの製造装置の稼働状態などに起因して生じる加工ばらつきは、加工条件を変動させても、抑制することが困難である。

半導体装置の特性のばらつきを抑え、製造歩留りを向上させることが可能な半導体装置の製造方法と製造装置を提供することを目的とするものである。

上記の課題を解決するために、本発明の一実施形態によれば、複数のウェハを処理する第１の処理装置において、第１の処理オーダーで、前記複数のウェハに第１の処理を行い、前記第１の処理における前記複数のウェハ毎の処理量を求め、前記第１の処理の後に、前記複数のウェハを処理する第２の処理装置における第２の処理による前記複数のウェハ毎の処理量を求め、前記第１の処理による前記複数のウェハ毎の処理量と前記第２の処理による前記複数のウェハ毎の処理量から第１の処理オーダーとは異なる第２の処理オーダーを決定し、前記第２の処理装置において、前記第２の処理オーダーで、前記複数のウェハに第２の処理を行い、前記複数のウェハ毎の処理量は、前記第２の処理による加工量の過去の測定値を、最新の測定値に更新し、更新された前記最新の測定値に基づいて、前記第２の処理の実行後の前記複数のウェハ毎の特性分布を予測することにより求められることを特徴とする半導体装置の製造方法が提供される。

また、本発明の一実施形態によれば、複数のウェハに第１の処理オーダーで第１の処理を行う第１の処理装置と、前記第１の処理の後、前記複数のウェハに第２の処理オーダーで第２の処理を行う第２の処理装置と、前記第１の処理における前記複数のウェハ毎の処理量を求める機構と、前記第２の処理における前記複数のウェハ毎の処理量を求める機構と、前記第１の処理による前記複数のウェハ毎の処理量と前記第２の処理による前記複数のウェハ毎の処理量から前記第２の処理オーダーを決定する機構と、前記複数のウェハの配置を、前記第１の処理オーダーから前記第２の処理オーダーに変更する機構と、前記第１及び第２の処理装置、前記第１及び第２の処理におけるウェハ毎の処理量を求める機構、前記第２の処理オーダーを決定する機構、および前記第１の処理オーダーから前記第２の処理オーダーに変更する機構、を制御する機構と、を備え、前記第２の処理における前記複数のウェハ毎の処理量を求める機構は、前記第２の処理による加工量の過去の測定値を、最新の測定値に更新し、更新された前記最新の測定値に基づいて、前記第２の処理の実行後の前記複数のウェハ毎の特性分布を予測することにより、前記処理量を求める機構であることを特徴とする半導体装置の製造装置が提供される。

本発明の一実施形態に係る半導体装置の製造装置の構成を示す図である。本発明の一実施形態に係る半導体装置の製造工程を示すフローチャートである。本発明の一実施形態に係る膜厚分布の一例を示す図である。本発明の一実施形態に係る特性分布の一例を示す図である。本発明の一実施形態に係るデバイス特性と膜厚の相関を示す図である。本発明の一実施形態に係る膜厚分布の一例を示す図である。本発明の一実施形態に係る特性分布の一例を示す図である。従来の特性分布を示す図である。本発明の一実施形態に係る特性分布の一例を示す図である。本発明の一実施形態に係る半導体装置の製造装置の構成を示す図である。本発明の一実施形態に係る半導体装置の製造工程を示すフローチャートである。本発明の一実施形態に係る膜厚分布を示す図である。本発明の一実施形態に係る膜厚分布を示す図である。本発明の一実施形態に係る膜厚分布を示す図である。比較例に係る膜厚分布を示す図である。

以下、本発明の実施の形態について、図を参照して説明する。

（第１の実施形態）
図１に、本実施形態の半導体装置の製造装置の構成を示す。図１に示すように、例えば１ロットを構成する２５枚のウェハｗを、それぞれ所定の処理位置（処理オーダー）に配置し、第１の処理を行う第１の処理装置であるバッチ成膜装置１１Ａ、第１の処理完了後、ウェハｗの並び替えを行う処理オーダー変更機構であるウェハソータ１２、複数のウェハｗに対して、ウェハソータ１２により入れ替えられた処理位置で第２の処理を行う第２の処理装置であるバッチ成膜装置１１Ｂが設けられている。

各バッチ成膜装置１１Ａ、１１Ｂにおいて、ウェハは例えば上下方向に所定間隔で配置された石英ボート（図示せず）に載置される。なお、バッチ成膜装置１１Ａ、１１Ｂ及びウェハソータ１２間のウェハｗの搬送は、例えば各ウェハｗを収納するスロットを備えるＦＯＵＰ（Front Open Unified Pod）１３を介して行われる。

そして、各バッチ成膜装置１１Ａ、１１Ｂにおける加工量である膜厚を測定し、膜厚分布を求める膜厚測定器１４が設けられている。このような膜厚測定器１４は、記憶装置１５と接続されている。記憶装置１５において、膜厚測定器１４において過去に測定された膜厚分布の蓄積データ、測定、更新される膜厚データや、膜厚とデバイスの特性（閾値電圧Ｖ_ｔｈなど）との相関データ、処理されるウェハｗのロット情報などが記憶されている。ロット情報は、ウェハ名、製品名、作成基板の設計情報などから構成され、データベース化されている。

このような記憶装置１５は、過去の蓄積データ、膜厚とデバイスの特性との相関データなどに基づき、加工量の変動である膜厚分布や、特性分布を求める演算機構１６と接続されている。演算機構１６により得られたデータは、記憶装置１５において記憶される。

記憶装置１５は、さらに制御機構１７と接続されている。制御機構１７において、記憶装置１５に記憶されたデータに基づいて、最適なウェハの処理条件、及び処理オーダーが求められる。最適なウェハの処理条件、及び処理オーダーは演算機構１６で求められても構わない。そして、求められた処理条件、及び処理オーダーに基づき、さらにこれに接続されたバッチ成膜装置１１Ａ、１１Ｂ及びウェハソータ１２を制御する。

このような構成の半導体装置の製造装置を用い、例えば以下のように１ロットのウェハが処理される。

図２にフローチャートを示す。前工程において加工された１ロットのウェハｗを、第１の処理位置となるように配置し、ＦＯＵＰ１３よりバッチ成膜装置１１Ａに導入するとともに、制御機構１７において、記憶装置１５に記憶されたロット情報に基づき、処理条件を最適化する（Ｓｔｅｐ１−１）。なお、１ロット２５枚のウェハは、それぞれ第１の処理位置の例えば下方から順に１〜２５のＩＤ番号が付与されている。

最適化された処理条件で、第１の処理として、例えば、ゲート電極が形成されたウェハ上に、第１ゲート側壁となるＴＥＯＳ（Tetra EthOxy Silane）膜などの第１絶縁膜を成膜する（Ｓｔｅｐ１−２）。

そして、処理されたロットの各ウェハの加工量である第１絶縁膜の膜厚を、順次膜厚測定器１４において測定し、バッチ成膜装置１１Ａの処理位置に対応するロット内の膜厚の変動（膜厚分布）を求める。そして、得られた膜厚分布が、記憶装置１５に転送、記憶される。

このとき得られた第１絶縁膜の膜厚分布の一例を図３Ａに示す。図３Ａに示すように、処理位置により膜厚が変動していることがわかる。

なお、ここで取得される膜厚分布は、後述するバッチ成膜装置１１Ｂにおける特性分布を予測するのと同様に、演算機構１６において、過去の測定値から予測してもよい。

ここで、予め記憶装置１５には、例えば図４に示すような、得られる半導体装置の特性（デバイス特性）と第１絶縁膜厚との相関データが記憶されている。この相関データに基づき、得られた膜厚分布より、演算機構１６において、処理位置に対応するデバイス特性の変動（特性分布）を求める（Ｓｔｅｐ１−３）。

代表的な特性としてｎＭＯＳトランジスタの閾値電圧Ｖ_ｔｈにおける特性分布の一例を図３Ｂに示す。図３Ｂに示すように、図３Ａに示す第１絶縁膜の膜厚分布と同様の傾向を示すことがわかる。

そして、例えばエッチバックなどの処理が施されて第１ゲート側壁が形成された後、バッチ成膜装置１１Ｂにおいて、第２の処理として、第２ゲート側壁となるＳｉＮ膜などの第２絶縁膜を成膜する。

このとき、バッチ成膜装置１１Ｂにおいても、図５Ａに示すように、処理位置により膜厚が変動する。そして、第１絶縁膜のときと同様に、得られるデバイス特性であるｎＭＯＳトランジスタの閾値電圧Ｖ_ｔｈと第２絶縁膜厚との相関データに基づき、特性分布を求めると、図５Ｂのようになる。

これらより、そのまま第１絶縁膜と第２絶縁膜を合わせたときのＶ_ｔｈの変動（特性分布）を図６Ａに示す。Ｖ_ｔｈのばらつきが３０ｍＶ程度となることがわかる。このように、処理位置により特性が大きく変動し、ばらつきが大きくなる。

そこで、本実施形態においては、制御機構１７において、記憶装置１５のデータに基づいて、処理条件を最適化するとともに、バッチ成膜装置１１Ｂにおける処理位置を入れ替えて第２の処理を行う。

制御機構１７において、例えば、先ず、表１に示すように、得られたバッチ成膜装置１１Ａにおける処理位置によるＶ_ｔｈの変動量（Ｖ_ｔｈの平均値との差）を、大きいものから順に並べる。

次いで、過去の処理データに基づき、バッチ成膜装置１１Ｂにおいて得られる特性分布を予測する（Ｓｔｅｐ１−４）。

ここで、バッチ成膜装置において、ゾーンごとに温度制御による膜厚制御がある程度可能であるが、ハードウェア構造に起因して成膜ガスの濃度、温度などのばらつきが生じることにより、処理条件が一定であれば、その膜厚分布（変動量、位置依存性）は大きく変動しないと考えられる。

しかしながら、実際には、ヒータなどの経時劣化、装置内堆積膜の堆積量などにより、経時的に温度の変動などが生じ、その膜厚分布（変動量、位置依存性）が変動する場合もある。そこで、処理ロット毎に膜厚分布を測定してデータを更新し、最新のデータに基づいて、特性分布を予測することが好ましい。直近の処理ロットのデータを予測値としてもよく、さらに、複数ロットのデータの平均や、その変化から予測されるデータを予測値とすることにより、より高精度に特性分布を予測することができる。

そして、表２に示すように、予測された特性分布より、処理位置によるＶ_ｔｈの変動量が小さいものから順に並べる。

そして、得られた変動量の順序に基づき、バッチ成膜装置１１Ｂにおける処理位置を、表３に示すように、それぞれＶ_ｔｈの変動量が大きいものと小さいものを組合せるように入れ替える。

このようにして、バッチ成膜装置１１Ａにおける特性分布と、予測されたバッチ成膜装置１１Ｂにおける特性分布とより、これらの変動を相殺し、特性のばらつきが最も小さくなるようにバッチ成膜装置１１Ｂにおける処理位置を最適化する（Ｓｔｅｐ１−５）。

このようにして制御機構１７において最適化された処理位置となるように、ウェハソータ１２において、ＦＯＵＰ１３内のスロット位置を自在に変更することにより、ロット内のウェハの並び替えを行う（Ｓｔｅｐ１−６）。

そして、バッチ成膜装置１１Ｂにおいて、最適化された処理条件及び処理位置により、第２絶縁膜を形成する（Ｓｔｅｐ１−７）。ここで、第１絶縁膜と第２絶縁膜を合わせたときのＶ_ｔｈの変動（特性分布）を図６Ｂに示す。Ｖ_ｔｈのばらつきは１０ｍＶ程度となり、従来の１／３程度とすることができることがわかる。

本実施形態によれば、２つの工程により加工されて得られる特性のばらつきを相殺するように、後の工程の処理オーダーを最適化することにより、特性のばらつきを抑え、製造歩留りを向上させることが可能となる。

（第２の実施形態）
本実施形態において、半導体装置の製造装置の構成は、第１の実施形態と同様であるが、第１の処理装置を枚葉成膜装置とする点で異なっている。

図７に、本実施形態の半導体装置の製造装置の構成を示す。図７に示すように、例えば１ロットを構成する２５枚のウェハｗを、それぞれ所定の処理順序（処理オーダー）で第１の処理を行う第１の処理装置である枚葉成膜装置７１Ａ、第１の処理完了後、第１の実施形態と同様に、ウェハｗの並び替えを行う処理オーダー変更機構であるウェハソータ７２、複数のウェハｗに対して、ウェハソータ７２により入れ替えられた処理位置で第２の処理を行う第２の処理装置であるバッチ成膜装置７１Ｂが設けられている。

なお、枚葉成膜装置７１Ａ、バッチ成膜装置７１Ｂ及びウェハソータ７２間のウェハｗの搬送は、第１の実施形態と同様に、例えば各ウェハｗを収納するスロットを備えるＦＯＵＰ７３を介して行われる。

そして、枚葉成膜装置７１Ａ、バッチ成膜装置７１Ｂにおける加工量である膜厚を測定し、膜厚分布を求める膜厚測定器７４が設けられている。このような膜厚測定器７４は、記憶装置７５と接続されている。

記憶装置７５において、第１の実施形態と同様に、膜厚測定器７４において過去に測定された膜厚分布の蓄積データ、測定される膜厚データや、膜厚とデバイスの特性（閾値電圧Ｖ_ｔｈなど）との相関データ、処理されるウェハｗのロット情報などが記憶されている。ロット情報は、ウェハ名、製品名、作成基板の設計情報などから構成され、データベース化されている。さらに必要に応じて、枚葉成膜装置７１Ａと接続され、枚葉成膜装置７１Ａの待機時間のデータ、待機時間と膜厚分布との相関データが記憶される。

このような記憶装置７５は、第１の実施形態と同様に、過去の蓄積データ、膜厚とデバイスの特性との相関データなどに基づき、加工量の変動である膜厚分布や、特性分布を求める演算機構７６と接続されている。演算機構７６により得られたデータは、記憶装置７５において記憶される。

このような記憶装置７５は、さらに制御機構７７と接続されている。制御機構７７において、記憶装置７５に記憶されたデータに基づいて、最適なウェハの処理条件、及び処理オーダーが求められる。このような制御機構７７は、さらに枚葉成膜装置７１Ａ、バッチ成膜装置７１Ｂ及びウェハソータ７２と接続され、求められた処理条件、及び処理オーダーに基づき、枚葉成膜装置７１Ａ、バッチ成膜装置７１Ｂ及びウェハソータ７２を制御する。

図８にフローチャートを示す。前工程において加工された１ロットのウェハｗを、第１の処理順序で、ＦＯＵＰ７３より枚葉成膜装置７１Ａに導入する。このとき、枚葉成膜装置７１Ａより待機時間のデータを取得し（Ｓｔｅｐ２−１）、記憶装置７５に転送、記憶する。そして、制御機構７７において、記憶装置７５に記憶されたロット情報に基づき、処理条件を最適化する（Ｓｔｅｐ２−２）。なお、１ロット２５枚のウェハは、第１の処理順序でそれぞれ例えば１〜２５のＩＤ番号が付与されている。

最適化された処理条件で、第１の実施形態と同様に、第１の処理として、例えば、ゲート電極が形成されたウェハ上に、第１ゲート側壁となるＴＥＯＳ膜などの第１絶縁膜を成膜する（Ｓｔｅｐ２−３）。このようにして、枚葉成膜装置７１Ａにおいて、所定の処理順序で、順次ウェハｗを処理する。

そして、処理されたロットの各ウェハの加工量である第１絶縁膜の膜厚を、順次膜厚測定器７４において測定し、枚葉成膜装置７１Ａの処理順序に対応するロット内の膜厚の変動（膜厚分布）を取得する（Ｓｔｅｐ２−４）。そして、得られた膜厚分布が、記憶装置７５に転送、記憶される。

このとき得られた第１絶縁膜の膜厚分布の一例を図９Ａに示す。図９Ａは枚葉成膜装置７１Ａがあるウェハを処理した後、次のウェハを処理するまでの時間（以下、待機時間と記載する）が長い（例えば１時間程度）場合と、連続処理等により待機時間の短い（例えば３秒程度）場合のものを併せて示し、以下図９Ｂ−Ｅにおいても同様である。図９Ａに示すように、枚葉成膜装置７１Ａの待機時間により膜厚分布が変動していることがわかる。そして、待機時間が短いものは、処理順序による膜厚ばらつきが小さく、待機時間が長いものでは、処理順序による膜厚ばらつきが大きくなっている。

このように、枚葉成膜装置７１Ａの待機時間によって、膜厚分布が変化する。これは、処理ロットの一枚目に大きく特性変動として現れるものであり、その変動の傾向は、それぞれの装置固有であると考えられる。従って、予め、待機時間と膜厚分布の相関データを記憶装置７５に記憶し、その相関データに基づき、待機時間データより膜厚分布を予測することもできる。

そして、例えばエッチバックなどの処理が施されて第１ゲート側壁が形成された後、バッチ成膜装置７１Ｂにおいて、第２の処理として、第２ゲート側壁となるＳｉＮ膜などの第２絶縁膜を成膜する。

そして、第１の実施形態と同様に、演算機構７６において、バッチ成膜装置７１Ｂにより形成される第２絶縁膜の処理位置による膜厚分布を予測する。（Ｓｔｅｐ２−５）。そして、例えば図９Ｂに示すように、第１絶縁膜、第２絶縁膜の膜厚の変動を相殺することで、ばらつきが最小となるように、第１の実施形態と同様に、制御機構７７において、バッチ成膜装置７１Ｂの処理位置を最適化する（Ｓｔｅｐ２−６）。なお、処理位置の変更と第２絶縁膜形成時の処理温度や処理時間等を併せて制御し、最適化を行っても構わない。

このようにして制御機構７７において最適化された処理位置となるように、第１の実施形態と同様に、ウェハソータ７２において、ＦＯＵＰ７３内のスロット位置を自在に変更することにより、ロット内のウェハの並び替えを行う（Ｓｔｅｐ２−７）。

そして、バッチ成膜装置７１Ｂにおいて、最適化された処理条件及び処理位置により、第２絶縁膜を形成する（Ｓｔｅｐ２−８）。このとき第１絶縁膜と第２絶縁膜の積層膜厚の変動（積層膜厚分布）を図９Ｃに示す。図９Ｄに示す並び替えを行わない場合と比較して、積層膜厚分布におけるばらつきが抑えられることがわかる。積層膜厚は、得られる半導体装置におけるＶ_ｔｈなどの電気的特性と相関があることから、積層膜厚分布のばらつきを抑えることにより、特性のばらつきを抑えることが可能となる。

なお、本実施形態において、枚葉成膜装置とバッチ成膜装置の組合せとしたが、枚葉成膜装置同士の組合せでも同様の効果を得ることができる。この場合、ロット内のウェハの処理位置に代えて処理順序を並び替えることになる。

本実施形態によれば、２つの工程により加工される加工量のばらつきを相殺するように、後の工程の処理オーダーを最適化することにより、加工量のばらつきに起因する特性のばらつきを抑え、製造歩留りを向上させることが可能となる。

これら実施形態において、得られる半導体装置における特性として、Ｖ_ｔｈを挙げ、膜厚測定器により測定される膜厚との相関により得られた値を用いているが、ウェハ内のチップ毎に電気的特性を測定するプローバにより測定された値を用いてもよい。また、Ｖ_ｔｈのみならず、オン電流Ｉ_ｏｎなど他の電気的特性や、配線幅、ゲート電極の幅、ゲート側壁の幅など形状特性などを用いることができる。

例えば、Ｉ_ｏｎにおいて、Ｖ_ｔｈと同様に膜厚との相関により得られた値や、特性測定器としてプローバにより測定された値を用いることができる。また、配線幅、ゲート電極の幅、ゲート側壁の幅などの形状特性においては、例えばＣＤ−ＳＥＭ（Current Density Scanning Electron Microscope）や、スキャトロメトリなどにより測定された値を用いることができる。そして、これらの特性測定器は、いずれか１種以上備えられていればよい。

また、これら実施形態において、成膜工程を例として説明したが、リソグラフィ工程、エッチング工程、イオン注入工程など、その他の加工工程においても適用することも可能である。また、２工程の成膜工程における加工量、又は特性のばらつきを相殺させているが、半導体装置の同じ特性に影響する工程であって、処理オーダーによるばらつきが生じる工程であれば、例えば成膜工程とリソグラフィ工程といった異なる工程における加工量、又は特性のばらつきを相殺させることもできる。

また、２工程における加工量、又は特性のばらつきを相殺させているが、２工程以上であればよく、例えば、３層以上で構成されるゲート側壁の形成工程など、３工程、４工程における加工量、又は特性のばらつきを相殺させてもよい。また、成膜・エッチング等の単一プロセスを２工程以上に分割し、工程間にウェハｗの並び替えを行い単一プロセス中での加工量、又は特性のばらつきを相殺させることも可能である。

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。

１１Ａ、１１Ｂ、７１Ｂ…バッチ成膜装置
１２、７２…ウェハソータ
１３、７３…ＦＯＵＰ
１４、７４…膜厚測定器
１５、７５…記憶装置
１６、７６…演算機構
１７、７７…制御機構
７１Ａ…枚葉成膜装置

Claims

複数のウェハを処理する第１の処理装置において、第１の処理オーダーで、前記複数のウェハに第１の処理を行い、
前記第１の処理における前記複数のウェハ毎の処理量を求め、
前記第１の処理の後に、前記複数のウェハを処理する第２の処理装置における第２の処理による前記複数のウェハ毎の処理量を求め、
前記第１の処理による前記複数のウェハ毎の処理量と前記第２の処理による前記複数のウェハ毎の処理量から第１の処理オーダーとは異なる第２の処理オーダーを決定し、
前記第２の処理装置において、前記第２の処理オーダーで、前記複数のウェハに第２の処理を行い、
前記複数のウェハ毎の処理量は、前記第２の処理による加工量の過去の測定値を、最新の測定値に更新し、
更新された前記最新の測定値に基づいて、前記第２の処理の実行後の前記複数のウェハ毎の特性分布を予測することにより求められることを特徴とする半導体装置の製造方法。
前記第２の処理オーダーは、得られる半導体装置における所定の特性のバラツキが最小になるように決定されることを特徴とする請求項１に記載の半導体装置の製造方法。
前記複数のウェハは、一つのロット内に含まれており、
前記測定値は、前記複数のウェハが含まれる前記ロットと異なる、少なくとも一つの他のロットに含まれる他の複数のウェハに対する前記第２の処理による加工量の測定値であり、
前記測定値の更新は、ロット毎に行われることを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記最新の測定値は、前記複数のウェハが含まれる前記ロットに対して直近に処理された前記他のロット内に含まれる前記他の複数のウェハの加工量の測定値、
複数の前記他のロット毎に得られる前記加工量の測定値の平均値、
または前記複数の他のロット間における前記加工量の測定値の変化から予測される値、
のいずれかであることを特徴とする請求項３に記載の半導体装置の製造方法。
前記第２の処理オーダーの決定は、前記ロット毎に行われることを特徴とする請求項３または４に記載の半導体層位置の製造方法。
前記測定値の更新は、前記ウェハ毎に行われることを特徴とする請求項１または２に記載の半導体装置の製造方法。
複数のウェハに第１の処理オーダーで第１の処理を行う第１の処理装置と、
前記第１の処理の後、前記複数のウェハに第２の処理オーダーで第２の処理を行う第２の処理装置と、
前記第１の処理における前記複数のウェハ毎の処理量を求める機構と、
前記第２の処理における前記複数のウェハ毎の処理量を求める機構と、
前記第１の処理による前記複数のウェハ毎の処理量と前記第２の処理による前記複数のウェハ毎の処理量から前記第２の処理オーダーを決定する機構と、
前記複数のウェハの配置を、前記第１の処理オーダーから前記第２の処理オーダーに変更する機構と、
前記第１及び第２の処理装置、前記第１及び第２の処理におけるウェハ毎の処理量を求める機構、前記第２の処理オーダーを決定する機構、および前記第１の処理オーダーから前記第２の処理オーダーに変更する機構、を制御する機構と、
を備え、
前記第２の処理における前記複数のウェハ毎の処理量を求める機構は、
前記第２の処理による加工量の過去の測定値を、最新の測定値に更新し、更新された前記最新の測定値に基づいて、前記第２の処理の実行後の前記複数のウェハ毎の特性分布を予測することにより、前記処理量を求める機構であることを特徴とする半導体装置の製造装置。
前記第２の処理オーダー、得られる半導体装置における所定の特性のバラツキが最小になるように決定された処理オーダーでることを特徴とする請求項７に記載の半導体装置の製造装置。
前記複数のウェハは、一つのロット内に含まれており、
前記測定値は、前記複数のウェハが含まれる前記ロットと異なる、少なくとも一つの他のロットに含まれる他の複数のウェハに対する前記第２の処理による加工量の測定値であり、
前記測定値の更新は、ロット毎に行われることを特徴とする請求項７または８に記載の半導体装置の製造装置。
前記最新の測定値は、前記複数のウェハが含まれるロットに対して直近に処理された他のロット内に含まれる他の複数のウェハの加工量の測定値、
前記ロットに対する前記第２の処理が実行される前に前記第２の処理が実行された複数の他のロット毎に得られる前記加工量の測定値の平均値、
または前記ロットに対する前記第２の処理が実行される前に前記第２の処理が実行された複数の他のロット間における前記加工量の測定値の変化から予測される値、
のいずれかであることを特徴とする請求項９に記載の半導体装置の製造装置。