JP2010073921A - 加工装置、加工方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】複数の半導体ウエハの相互間における加工量のばらつきを抑制できる加工装置、加工方法及び半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、保持機構２によって第１の半導体ウエハから第ｎの半導体ウエハを順番に並べて保持し、前記保持機構によって保持された前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜に前記加工装置によって第１の加工を行う工程と、前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に並べて保持し、前記保持機構によって保持された前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜の前記第１の加工を行った部分に前記加工装置によって第２の加工を行う工程と、を具備する。
【選択図】 図１

Description

本発明は、加工装置、加工方法及び半導体装置の製造方法等に係わり、特に、複数の半導体ウエハの相互間における加工量のばらつきを抑制できる加工装置、加工方法及び半導体装置の製造方法に関する。

一般に、トランジスタのウェル領域は、イオン注入によって形成される。このイオン注入時に発生するイオン注入表面の欠陥（イオン注入時の機械的、力学的ダメージ）をシリコン基板に残さないようにするために次のような方法が用いられる。前記イオン注入表面に犠牲酸化膜を形成しておき、その犠牲酸化膜を通してシリコン基板に不純物のイオン注入を行い、その後、犠牲酸化膜をエッチングにより除去する。

プロセスフローの組み方によっては、犠牲酸化膜を形成する工程とイオン注入工程との間に複数のエッチング工程を挟まざるを得ない場合があり、その複数のエッチング工程によって犠牲酸化膜が複数回エッチングされることがある。このエッチングを行うエッチング装置には、エッチング加工を行う半導体ウエハの順番によって加工量が変わるという加工特性の「くせ」がある場合がある。この場合、犠牲酸化膜を複数回エッチングすることによって、「くせ」による加工量のばらつきが複数枚の半導体ウエハの相互間においてより大きくなることがある。その結果、犠牲酸化膜の膜厚ばらつきが半導体ウエハの相互間において大きくなることがある。このように膜厚ばらつきが大きい犠牲酸化膜を通して不純物のイオン注入を行ってウェル領域を形成すると、ウェル領域の不純物プロファイルのばらつきが半導体ウエハの相互間においてより大きくなる。

特開２００２−３５３０８０号公報

やむを得ず同一部分に複数回の加工を行うと、加工装置による加工特性の「くせ」による加工量のばらつきがより大きくなることがある。そこで、加工特性の「くせ」を有する加工装置を用いて複数回の加工を行っても、加工量のばらつきを抑制することが求められている。

本発明に係る幾つかの態様は、複数の半導体ウエハの相互間における加工量のばらつきを抑制できる加工装置、加工方法及び半導体装置の製造方法である。

上記課題を解決するため、本発明に係る幾つかの態様の一つの加工装置は、第１乃至第ｎの半導体ウエハを保持する保持機構と、
前記保持機構によって保持された第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜に加工を行う加工機構と、
前記加工機構を制御する制御部と、
を具備する加工装置において、
前記加工装置は、所定の加工特性を有しており、
前記制御部は、前記保持機構によって前記第１の半導体ウエハから前記第ｎの半導体ウエハを順番に並べて保持し、前記加工機構によって前記第１乃至第ｎの半導体ウエハ又は前記膜に第１の加工を行った後、前記保持機構から前記第１乃至第ｎの半導体ウエハを取り出し、その後、前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に並べて保持し、前記加工機構によって前記第１の加工を行った部分に第２の加工を行うことにより、前記所定の加工特性をキャンセルするように制御することを特徴とする。

上記加工装置によれば、所定の加工特性をキャンセルするように制御部によって制御することにより、第１乃至第ｎの半導体ウエハの相互間における加工量のばらつきを抑制することができる。

また、前記所定の加工特性は、前記保持機構によって並べられた前記第１の半導体ウエハから前記第ｎの半導体ウエハの順番に比例して加工量が増減する特性であることも可能である。

また、前記加工装置において、前記加工を行う加工機構は、前記第１乃至第ｎの半導体ウエハ又は前記膜に熱酸化を行う機構、又は前記第１乃至第ｎの半導体ウエハ又は前記膜の上にＣＶＤ法により成膜する機構であることも可能である。

本発明に係る幾つかの態様の一つの加工装置は、一枚の半導体ウエハを保持する保持機構と、
前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に加工を行う加工機構と、
前記加工機構を制御する制御部と、
を具備する加工装置において、
前記加工装置は、所定の加工特性を有しており、
前記制御部は、前記保持機構によって第１の半導体ウエハから第ｎの半導体ウエハを一枚ずつ順番に保持させ、前記加工機構によって第１の加工を行い、その後、前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に保持させ、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記加工機構によって第２の加工を行うことにより、前記所定の加工特性をキャンセルするように制御することを特徴とする。

また、前記加工装置において、前記加工を行う加工機構は、前記半導体ウエハ又は前記膜にドライエッチングを行う機構、前記半導体ウエハ又は前記膜の上にスパッタリングにより成膜する機構、前記半導体ウエハ又は前記膜に熱酸化を行う機構、及び前記半導体ウエハ又は前記膜の上にＣＶＤ法により成膜する機構のいずれかであることも可能である。

本発明に係る幾つかの態様の一つの加工装置は、一枚の半導体ウエハを保持する第１の保持機構と、
前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に加工を行う第１の加工機構と、
一枚の半導体ウエハを保持する第２の保持機構と、
前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に加工を行う第２の加工機構と、
前記第１及び第２の加工機構を制御する制御部と、
を具備する加工装置において、
前記加工装置は、所定の加工特性を有しており、
前記制御部は、前記第１の保持機構によって前記第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持させ、前記第１の加工機構によって第１の加工を行うとともに、前記第２の保持機構によって前記第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持させ、前記第２の加工機構によって第１の加工を行い、その後、前記第１の保持機構によって前記第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持させ、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１の加工機構によって第２の加工を行うとともに、前記第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に前記第２の保持機構によって保持させ、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２の加工機構によって第２の加工を行うことにより、前記所定の加工特性をキャンセルするように制御することを特徴とする。

また、前記加工装置において、前記加工を行う第１の加工機構及び前記加工を行う第２の加工機構それぞれは、前記半導体ウエハ又は前記膜にドライエッチングを行う機構、前記半導体ウエハ又は前記膜の上にスパッタリングにより成膜する機構、及び前記半導体ウエハ又は前記膜の上にプラズマＣＶＤ法により成膜する機構のいずれかであることも可能である。

本発明に係る幾つかの態様の一つの加工方法は、複数の半導体ウエハを保持する保持機構を備えた加工装置を用いた加工方法において、
前記保持機構によって第１の半導体ウエハから第ｎの半導体ウエハを順番に並べて保持し、前記保持機構によって保持された前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜に前記加工装置によって第１の加工を行う工程と、
前記保持機構から前記第１乃至第ｎの半導体ウエハを取り出す工程と、
前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に並べて保持し、前記保持機構によって保持された前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜の前記第１の加工を行った部分に前記加工装置によって第２の加工を行う工程と、
を具備することを特徴とする。

また、前記加工方法において、前記加工装置は、前記第１乃至第ｎの半導体ウエハ又は前記膜に熱酸化を行う装置、又は前記第１乃至第ｎの半導体ウエハ又は前記膜の上にＣＶＤ法により成膜する装置であることも可能である。

本発明に係る幾つかの態様の一つの加工方法は、一枚の半導体ウエハを保持する保持機構を備えた加工装置を用いた加工方法において、
前記保持機構によって第１の半導体ウエハから第ｎの半導体ウエハを一枚ずつ順番に保持し、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記加工装置によって第１の加工を行う工程と、
前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に一枚ずつ保持し、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記加工装置によって第２の加工を行う工程と、
を具備することを特徴とする。

また、前記加工方法において、前記加工装置は、前記半導体ウエハ又は前記膜にドライエッチングを行う機構、前記半導体ウエハ又は前記膜の上にスパッタリングにより成膜する機構、前記半導体ウエハ又は前記膜に熱酸化を行う機構、及び前記半導体ウエハ又は前記膜の上にＣＶＤ法により成膜する機構のいずれかであることも可能である。

本発明に係る幾つかの態様の一つの加工方法は、一枚の半導体ウエハを保持する第１の保持機構を備えた第１の加工装置及び一枚の半導体ウエハを保持する第２の保持機構を備えた第２の加工装置を用いた加工方法において、
前記第１の保持機構によって第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第１の加工装置によって第１の加工を行うとともに、前記第２の保持機構によって第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持し、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第２の加工装置によって第１の加工を行う工程と、
前記第１の保持機構によって前記第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１の加工装置によって第２の加工を行うとともに、前記第２の保持機構によって前記第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２の加工装置によって第２の加工を行う工程と、
を具備することを特徴とする。

また、前記加工方法において、前記第１の加工装置及び前記第２の加工装置それぞれは、前記半導体ウエハ又は前記膜にドライエッチングを行う装置、前記半導体ウエハ又は前記膜の上にスパッタリングにより成膜する装置、及び前記半導体ウエハ又は前記膜の上にプラズマＣＶＤ法により成膜する装置のいずれかであることも可能である。

本発明に係る幾つかの態様の一つの半導体装置の製造方法は、複数の半導体ウエハを保持する保持機構を備えた加工装置を用いた半導体装置の製造方法において、
前記保持機構によって第１の半導体ウエハから第ｎの半導体ウエハを順番に並べて保持し、前記保持機構によって保持された前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜に前記加工装置によって第１の加工を行う工程と、
前記保持機構から前記第１乃至第ｎの半導体ウエハを取り出す工程と、
前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に並べて保持し、前記保持機構によって保持された前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜の前記第１の加工を行った部分に前記加工装置によって第２の加工を行う工程と、
を具備することを特徴とする。

また、前記半導体装置の製造方法において、前記加工装置は、前記第１乃至第ｎの半導体ウエハ又は前記膜に熱酸化を行う装置、又は前記第１乃至第ｎの半導体ウエハ又は前記膜の上にＣＶＤ法により成膜する装置であることも可能である。

本発明に係る幾つかの態様の一つの半導体装置の製造方法は、一枚の半導体ウエハを保持する保持機構を備えた加工装置を用いた半導体装置の製造方法において、
前記保持機構によって第１の半導体ウエハから第ｎの半導体ウエハを一枚ずつ順番に保持し、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記加工装置によって第１の加工を行う工程と、
前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に一枚ずつ保持し、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記加工装置によって第２の加工を行う工程と、
を具備することを特徴とする。

また、前記半導体装置の製造方法において、前記加工装置は、前記半導体ウエハ又は前記膜にドライエッチングを行う機構、前記半導体ウエハ又は前記膜の上にスパッタリングにより成膜する機構、前記半導体ウエハ又は前記膜に熱酸化を行う機構、及び前記半導体ウエハ又は前記膜の上にＣＶＤ法により成膜する機構のいずれかであることも可能である。

本発明に係る幾つかの態様の一つの半導体装置の製造方法は、一枚の半導体ウエハを保持する第１の保持機構を備えた第１の加工装置及び一枚の半導体ウエハを保持する第２の保持機構を備えた第２の加工装置を用いた半導体装置の製造方法において、
前記第１の保持機構によって第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第１の加工装置によって第１の加工を行うとともに、前記第２の保持機構によって第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持し、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第２の加工装置によって第１の加工を行う工程と、
前記第１の保持機構によって前記第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１の加工装置によって第２の加工を行うとともに、前記第２の保持機構によって前記第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２の加工装置によって第２の加工を行う工程と、
を具備することを特徴とする。

また、前記半導体装置の製造方法において、前記第１の加工装置及び前記第２の加工装置それぞれは、前記半導体ウエハ又は前記膜にドライエッチングを行う装置、前記半導体ウエハ又は前記膜の上にスパッタリングにより成膜する装置、及び前記半導体ウエハ又は前記膜の上にプラズマＣＶＤ法により成膜する装置のいずれかであることも可能である。

以下、図面を参照して本発明の実施形態について説明する。
（第１の実施形態）
図１（Ａ）は、本発明の第１の実施形態による縦型熱処理装置を説明するための模式図である。

本実施の形態では、本発明に係る幾つかの態様の一つとして縦型熱処理装置を挙げているが、他の熱処理装置、例えば、縦型又は横型の熱ＣＶＤ（chemical vapor deposition）装置又は横型の熱処理装置などを用いることも可能である。前記熱ＣＶＤ装置の具体例としては、図１（Ａ）とほぼ同じ構造を有する装置において半導体ウエハにＣＶＤ膜の原料ガスを供給するような構造とするものが挙げられる。

図１（Ａ）に示すように、縦型熱処理装置は支持台１を有しており、この支持台１上にはウエハを保持するウエハホルダ２が支持されている。また、縦型熱処理装置はウエハホルダ２を挿入可能なチャンバーとしての石英管３を有しており、石英管３の上部にはアール部３'が形成されるとともに、石英管３の下部には排気管１０が設けられている。また、石英管３内には、石英管３の上部を仕切る仕切り板５が設けられており、仕切り板５には、窒素又は酸素などのガスを噴出させる開口部６が散点状に設けられている。

石英管３の上部には、石英管３の上部に形成されたアール部３'と仕切り板５とで囲まれたガス室７が設けられている。そして、ガス室７はガス配管８に連結され、ガス配管８は固定部材９により石英管３本体に固定されている。石英管３の周囲には、石英管３内の熱を均一化する均熱管１１が設けられている。均熱管１１の周囲には、石英管３内を加熱するヒータ１２が設けられている。また、縦型熱処理装置は本装置を制御する制御部（図示せず）を有しており、この制御部によってウエハホルダ２に配置するウエハの位置を後述するように制御している。

ウエハの熱酸化処理を行う場合、ウエハホルダ２にウエハを配置し、ウエハが配置されたウエハホルダ２を石英管３内に挿入する。そして、例えば、石英管３内を１１５０℃以上に加熱し、ガス配管８およびガス室７を介して石英管３内に酸素ガスを噴出させながら、ウエハの熱酸化処理を行う。

図１（Ｂ）は、図１（Ａ）に示す縦型熱処理装置を用いて半導体ウエハに熱酸化膜を形成した際の酸化膜の厚さとウエハホルダ２に保持されたウエハ位置との関係（即ち加工特性のくせ）を示す図である。

上記の縦型熱処理装置には、図１（Ｂ）に示すような加工特性の「くせ」がある。この加工特性の「くせ」とは、図１（Ａ）に示すウエハホルダ２の上の方に配置されたウエハに形成される酸化膜の厚さが、ウエハホルダ２の下の方に配置されたウエハに形成される酸化膜に比べて厚く形成される傾向にあることである。言い換えると、上記の縦型熱処理装置は、ウエハホルダ２の上の方に配置されたウエハへの加工量が、ウエハホルダ２の下の方に配置されたウエハへの加工量に比べて大きい傾向にあるという加工特性を有している。

次に、上記縦型熱処理装置を用いた加工方法、即ち、上記縦型熱処理装置を用いて半導体ウエハに熱酸化膜を形成する方法について説明する。図２（Ａ）〜（Ｅ）は、動作電圧の異なるトランジスタを作製する２電源系ロジックプロセス（拡散（ヒート）の組み合わせの例）を示す断面図である。

まず、図２（Ａ）に示す低電圧（例えば３Ｖ）のトランジスタ形成領域１３ａ及び高電圧（例えば５Ｖ）のトランジスタ形成領域１３ｂを有するシリコン基板１３をｎ枚用意し、このｎ枚のシリコン基板を第１の半導体ウエハから第ｎの半導体ウエハとする。次いで、これら第１の半導体ウエハから第ｎの半導体ウエハを、図１（Ａ）に示すウエハホルダ２に上から順番に並べて保持させる。なお、ｎは自然数である。次いで、このウエハホルダ２を石英管３内に挿入する。

その後、前記ウエハホルダ２によって保持された前記第１乃至第ｎの半導体ウエハに、加工装置である縦型熱処理装置によって第１の加工である熱酸化膜の形成を行う。これにより、図２（Ｂ）に示すようにシリコン基板１３の表面には第１のゲート酸化膜１４が形成される。次いで、縦型熱処理装置から前記第１乃至第ｎの半導体ウエハを取り出す。

次いで、第１乃至第ｎの半導体ウエハそれぞれに次の加工を行う。つまり、図２（Ｃ）に示すように、フォトリソグラフィ技術及びウエットエッチング技術により低電圧のトランジスタ形成領域１３ａの第１のゲート酸化膜１４を除去する。

その後、図２（Ｃ）に示す状態の第１乃至第ｎの半導体ウエハを前記順番とは逆の順番にウエハホルダ２に並べて保持させる。つまり、第１の半導体ウエハから第ｎの半導体ウエハを、図１（Ａ）に示すウエハホルダ２に下から順番に並べて保持させる。次いで、このウエハホルダ２を石英管３内に挿入する。

その後、前記ウエハホルダ２によって保持された前記第１乃至第ｎの半導体ウエハの前記第１の加工を行った部分であるシリコン基板１３の表面に、加工装置である縦型熱処理装置によって第２の加工である熱酸化膜の形成を行う。これにより、図２（Ｄ）に示すように、低電圧のトランジスタ形成領域１３ａにおけるシリコン基板１３の表面には第２のゲート酸化膜１５が形成され、高電圧のトランジスタ形成領域１３ｂにおけるシリコン基板１３の表面には第３のゲート酸化膜１６が形成される。第３のゲート酸化膜１６は、前記第１の加工の際のゲート酸化と前記第２の加工の際のゲート酸化の組み合わせで形成されるものである。次いで、縦型熱処理装置から前記第１乃至第ｎの半導体ウエハを取り出す。

次いで、第１乃至第ｎの半導体ウエハそれぞれに次の加工を行う。つまり、図２（Ｅ）に示すように、第２及び第３のゲート酸化膜１５，１６それぞれの上に第１及び第２のゲート電極１７，１８を形成し、シリコン基板１３に低濃度不純物領域１９，２０を形成し、第１及び第２のゲート電極１７，１８それぞれの側壁にサイドウォール２１，２２を形成し、シリコン基板１３にソース・ドレイン領域２３，２４を形成する。このようにして、シリコン基板１３には低電圧のトランジスタ及び高電圧のトランジスタが形成される。

上記第１の実施形態によれば、第１の半導体ウエハから第ｎの半導体ウエハを、図１（Ａ）に示すウエハホルダ２に上から順番に並べて保持させ、前記ウエハホルダ２によって保持された前記第１乃至第ｎの半導体ウエハに、加工装置である縦型熱処理装置によって第１の加工である熱酸化膜の形成を行い、図２（Ｃ）に示す状態の第１乃至第ｎの半導体ウエハを前記順番とは逆の順番にウエハホルダ２に並べて保持させ、前記ウエハホルダ２によって保持された前記第１乃至第ｎの半導体ウエハの前記第１の加工を行った部分であるシリコン基板１３の表面に、加工装置である縦型熱処理装置によって第２の加工である熱酸化膜の形成を行う。これにより、高電圧のトランジスタ形成領域１３ｂにおけるシリコン基板１３の表面には、前記第１の加工の際のゲート酸化と前記第２の加工の際のゲート酸化の組み合わせで作製される第３のゲート酸化膜１６が形成される。図１（Ａ）に示す縦型熱処理装置には図１（Ｂ）に示す加工特性の「くせ」があるため、その「くせ」がキャンセルされて第３のゲート酸化膜１６が形成される。

詳細には、第２の加工を行う際にウエハホルダ２に並べられた第１乃至第ｎの半導体ウエハの順番を、第１の加工を行う際にウエハホルダ２に並べられた順番とは逆の順番に第１乃至第ｎの半導体ウエハを並べている。これにより、加工特性の「くせ」がキャンセルされた第３のゲート酸化膜１６が形成され、その結果、第１乃至第ｎの半導体ウエハの相互間における第３のゲート酸化膜１６の膜厚ばらつきを抑制することができる。

なお、上記第１の実施形態では、縦型熱処理装置の例を挙げているが、縦型熱処理装置に代えて縦型又は横型の熱ＣＶＤ装置を用いることも可能である。この場合、第１の加工は、前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜の上に第１のＣＶＤ膜を成膜する加工であり、第２の加工は、前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜の前記第１の加工を行った部分に第２のＣＶＤ膜を成膜する加工である。

（第２の実施形態）
図３（Ａ）は、本発明の第２の実施形態によるドライエッチング装置を説明するための模式図である。このドライエッチング装置２５は一枚の半導体ウエハ（図示せず）を処理する枚葉式の装置である。この装置は、前記半導体ウエハを保持する保持機構と、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜にドライエッチング加工を行う加工機構と、制御部２６とを有している。

制御部２６は、ドライエッチング装置２５を制御するとともに、前記保持機構に保持させる半導体ウエハの順番を後述するように制御するものである。

図３（Ｂ）は、図３（Ａ）に示すドライエッチング装置を用いて半導体ウエハ又は前記半導体ウエハの上に形成された膜にドライエッチングを行った際のエッチング速度とドライエッチング装置で半導体ウエハを加工する順番との関係（即ち加工特性のくせ）を示す図である。

図３（Ａ）のドライエッチング装置には、図３（Ｂ）に示すような加工特性の「くせ」がある。この加工特性の「くせ」とは、図３（Ａ）のドライエッチング装置で半導体ウエハを加工する順番が遅い方のエッチング速度が、前記順番が早い方に比べて速くなる傾向にあることである。

次に、上記ドライエッチング装置を用いた加工方法について説明する。図４（Ａ）〜（Ｄ）及び図５（Ａ）〜（Ｃ）は、高耐圧トランジスタ（例えばロジックに用いられる）及びＰＩＰキャパシタの混載プロセス（ドライエッチングの組み合わせの例）を説明するための断面図である。

まず、図４（Ａ）に示す高耐圧トランジスタ形成領域２７ａ及びＰＩＰキャパシタ形成領域２７ｂを有するシリコン基板２７をｎ枚（例えば２５枚）用意し、このｎ枚のシリコン基板を第１の半導体ウエハから第ｎの半導体ウエハとする。次いで、シリコン基板２７上にシリコン酸化膜（ＳｉＯ_２膜）２８を形成し、このシリコン酸化膜２８上に第１のポリシリコン膜２９を形成する。

次いで、図３に示すドライエッチング装置の前記保持機構によって第１の半導体ウエハを保持させ、前記保持機構によって保持された第１の半導体ウエハ上に形成された第１のポリシリコン膜２９に前記ドライエッチング装置によって第１の加工である第１のドライエッチングを行う。詳細には、図４（Ｂ）に示すように、フォトリソグラフィ技術及びドライエッチング技術により第１のポリシリコン膜２９を選択的に第１のドライエッチングにより加工する。これにより、ＰＩＰキャパシタ形成領域２７ｂのシリコン酸化膜２８上にはＰＩＰキャパシタの下部電極２９ａが形成され、且つ、高耐圧トランジスタ形成領域２７ａの第１のポリシリコン膜２９が完全に除去されるとともにシリコン酸化膜２８の表面がオーバーエッチングされ（図４（Ｂ）の参照符号２８ａ）、シリコン酸化膜２８の膜厚が薄くなる。その後、第１の半導体ウエハをドライエッチング装置から取り出す。

次いで、同様の条件で、第２の半導体ウエハ、第３の半導体ウエハ、・・・・第ｎの半導体ウエハの順番で第１の加工を行う。なお、第１のドライエッチングの終点は、例えばエッチング時間によって管理する。

その後、図４（Ｃ）に示すように、第１乃至第ｎの半導体ウエハそれぞれの下部電極２９ａを含む全面上にシリコン窒化膜３０を形成する。次いで、図４（Ｄ）に示すように、ＰＩＰキャパシタ形成領域２７ｂのシリコン窒化膜３０上にレジストパターン３１を形成する。

その後、図３に示すドライエッチング装置の前記保持機構によって第ｎの半導体ウエハを保持させ、前記保持機構によって保持された第ｎの半導体ウエハ上に形成されたシリコン窒化膜３０及び前記第１の加工を行った部分のシリコン酸化膜２８に前記ドライエッチング装置によって第２の加工である第２のドライエッチングを行う。詳細には、図４（Ｄ）に示すように、レジストパターン３１をマスクとしてシリコン窒化膜３０を第２のドライエッチングにより加工する。これにより、高耐圧トランジスタ形成領域２７ａのシリコン窒化膜３０が完全に除去されるとともにシリコン酸化膜２８の表面がオーバーエッチングされ（図４（Ｄ）の参照符号２８ｂ）、その結果、シリコン酸化膜２８の膜厚がさらに薄くなる。このシリコン酸化膜２８の膜厚は、第１及び第２のドライエッチングによる総エッチング量によって決まる。その後、第ｎの半導体ウエハをドライエッチング装置から取り出す。

次いで、同様の条件で、第（ｎ−１）の半導体ウエハ、第（ｎ−２）の半導体ウエハ、・・・・第１の半導体ウエハの順番で第２の加工を行う。なお、第２のドライエッチングの終点は、例えばエッチング時間によって管理する。

その後、図５（Ａ）に示すように、高耐圧トランジスタ形成領域２７ａのシリコン酸化膜２８を犠牲膜として用いてイオン注入を行う。詳細には、高耐圧トランジスタ２７ａのシリコン酸化膜２８を介してシリコン基板２７に不純物をイオン注入する。

次いで、図５（Ｂ）に示すように、シリコン基板２７に熱処理を施すことにより、高耐圧トランジスタ２７ａのシリコン基板２７には不純物拡散層からなるウェル３２が形成される。このウェル３２の不純物プロファイルは、犠牲膜であるシリコン酸化膜２８の膜厚によって決まり、このシリコン酸化膜２８の膜厚は、前述したように、第１及び第２のドライエッチングによる総エッチング量によって決まる。

次いで、第１乃至第ｎの半導体ウエハそれぞれに次の加工を行う。つまり、図５（Ｃ）に示すように、シリコン酸化膜２８を除去した後に、ウェル３２の表面にゲート酸化膜３３を形成する。次いで、ゲート酸化膜３３及びシリコン窒化膜３０の上に第２のポリシリコン膜を形成し、この第２のポリシリコン膜をパターニングする。これにより、高耐圧トランジスタ形成領域２７ａのゲート酸化膜３３上にはゲート電極３４が形成され、ＰＩＰキャパシタ形成領域２７ｂのシリコン窒化膜３０上には第２のポリシリコン膜からなる上部電極３４が形成される。次いで、ウェル３２に低濃度不純物領域３５を形成し、ゲート電極３３の側壁にサイドウォール３６を形成し、ウェル３２にソース・ドレイン領域３７を形成する。このようにして、高耐圧トランジスタ及びＰＩＰキャパシタが形成される。

上記第２の実施形態によれば、第１の半導体ウエハから第ｎの半導体ウエハの上に形成されたシリコン酸化膜２８に、第１から第ｎの順番でドライエッチング装置によって第１の加工を行い、その後、前記第１の加工を行った部分のシリコン酸化膜２８に、第ｎから第１の順番でドライエッチング装置によって第２の加工によってオーバーエッチングを行う。これにより、図３（Ｂ）に示す加工特性の「くせ」がキャンセルされる。その結果、第１乃至第ｎの半導体ウエハの相互間における第１及び第２の加工による総エッチング量のばらつきを抑制することができる。従って、犠牲膜であるシリコン酸化膜２８の膜厚ばらつきを抑制でき、第１乃至第ｎの半導体ウエハの相互間におけるウェル３２の不純物プロファイルのばらつきを抑制することができる。

（第３の実施形態）
図６（Ａ）は、本発明の第３の実施形態によるスパッタリング装置を説明するための模式図である。このスパッタリング装置３８は一枚の半導体ウエハ（図示せず）を処理する枚葉式の装置である。この装置は、前記半導体ウエハを保持する保持機構と、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜にスパッタリングにより成膜を行う機構と、制御部３９とを有している。

制御部３９は、スパッタリング装置３８を制御するとともに、前記保持機構に保持させる半導体ウエハの順番を後述するように制御するものである。

図６（Ｂ）は、図６（Ａ）に示すスパッタリング装置を用いて半導体ウエハ又は前記半導体ウエハの上に形成された膜にスパッタリングを行った際の成膜速度とスパッタリング装置で半導体ウエハに成膜する順番との関係（即ち加工特性のくせ）を示す図である。

図６（Ａ）のスパッタリング装置には、図６（Ｂ）に示すような加工特性の「くせ」がある。この加工特性の「くせ」とは、図６（Ａ）のスパッタリング装置で半導体ウエハに成膜する順番が遅い方の成膜速度が、前記順番が早い方に比べて速くなる傾向にあることである。

次に、上記スパッタリング装置を用いた加工方法について説明する。
前記保持機構によって第１の半導体ウエハを保持させ、前記保持機構によって保持された第１の半導体ウエハ又は前記第１の半導体ウエハの上に形成された膜に前記スパッタリング装置によって第１の加工である第１のスパッタリングを行った後、第１の半導体ウエハをスパッタリング装置から取り出す。次いで、同様の条件で、前記保持機構によって第２の半導体ウエハを保持させ、前記保持機構によって保持された第２の半導体ウエハ又は前記第２の半導体ウエハの上に形成された膜に前記スパッタリング装置によって第１の加工である第１のスパッタリングを行った後、第２の半導体ウエハをスパッタリング装置から取り出す。次いで、同様の条件で、第３の半導体ウエハ、・・・・第ｎの半導体ウエハ（例えば第２５の半導体ウエハ）の順番で第１の加工を行う。

その後、第１乃至第ｎの半導体ウエハに他の処理を施す。
次いで、前記保持機構によって第ｎの半導体ウエハ（例えば第２５の半導体ウエハ）を保持させ、前記保持機構によって保持された第ｎの半導体ウエハ又は前記第ｎの半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記スパッタリング装置によって第２の加工である第２のスパッタリングを行った後、第ｎの半導体ウエハをスパッタリング装置から取り出す。次いで、同様の条件で、前記保持機構によって第（ｎ−１）の半導体ウエハ（例えば第２４の半導体ウエハ）を保持させ、前記保持機構によって保持された第（ｎ−１）の半導体ウエハ又は前記第（ｎ−１）の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記スパッタリング装置によって第２の加工である第２のスパッタリングを行った後、第（ｎ−１）の半導体ウエハをスパッタリング装置から取り出す。次いで、同様の条件で、第（ｎ−２）の半導体ウエハ、・・・・第１の半導体ウエハの順番で第２の加工を行う。

上記第３の実施形態によれば、第１の半導体ウエハから第ｎの半導体ウエハ又は前記半導体ウエハの上に形成された膜に、第１から第ｎの順番でスパッタリング装置によって第１の加工を行い、その後、第ｎの半導体ウエハから第１の半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に、第ｎから第１の順番でスパッタリング装置によって第２の加工を行う。これにより、図６（Ｂ）に示す加工特性の「くせ」がキャンセルされる。その結果、第１乃至第ｎの半導体ウエハの相互間における第１及び第２のスパッタリングによる総成膜量のばらつきを抑制することができる。

（第４の実施形態）
図７は、図１（Ｂ）に示す加工特性の「くせ」の変形例を示す図である。第１の実施形態の加工特性の「くせ」が図７に示すようなものであっても、第１の実施形態と同様の加工方法によって加工特性の「くせ」をキャンセルすることができる。つまり、加工装置における加工特性の「くせ」が予め分かっている場合であり、且つ、その加工特性の「くせ」をキャンセルするような順番で第１の加工と第２の加工を行うことにより、第１乃至第ｎの半導体ウエハの相互間における第１及び第２の加工による総加工量のばらつきを抑制することができる。

（第５の実施形態）
図８（Ａ）は、本発明の第５の実施形態によるドライエッチング装置を説明するための模式図である。このドライエッチング装置は、第１及び第２のドライエッチング装置４０，４１と制御部４２を有しており、第１及び第２のドライエッチング装置４０，４１それぞれは一枚の半導体ウエハ（図示せず）を処理する枚葉式の装置である。

第１のドライエッチング装置４０は、前記半導体ウエハを保持する第１の保持機構と、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜にドライエッチングにより加工を行う機構とを有している。第２のドライエッチング装置４１は、前記半導体ウエハを保持する第２の保持機構と、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜にドライエッチングにより加工を行う機構とを有している。

制御部４２は、第１及び第２のドライエッチング装置４０，４１を制御するとともに、前記第１及び第２の保持機構それぞれに保持させる半導体ウエハの順番を後述するように制御するものである。

図８（Ｂ）は、図８（Ａ）に示すドライエッチング装置を用いて半導体ウエハ又は前記半導体ウエハの上に形成された膜にドライエッチングを行った際のエッチング速度と、ドライエッチング装置で半導体ウエハに成膜する順番との関係（即ち加工特性のくせ）を示す図である。

図８（Ａ）のドライエッチング装置には、図８（Ｂ）に示すような加工特性の「くせ」がある。この加工特性の「くせ」とは、図８（Ａ）に示す第１のドライエッチング装置と第２のドライエッチング装置に２０枚の半導体ウエハを一枚ずつ交互にドライエッチングを行った場合の半導体ウエハの加工順番とエッチング速度との傾向である。つまり、この加工特性の「くせ」は、第１のドライエッチング装置のエッチング速度が第２のドライエッチング装置のエッチング速度に比べて遅いことである。

次に、上記ドライエッチング装置を用いた加工方法について説明する。
前記第１の保持機構によって第１の半導体ウエハを保持させ、前記第１の保持機構によって保持された第１の半導体ウエハ又は前記第１の半導体ウエハの上に形成された膜に前記第１のドライエッチング装置によって第１の加工である第１のドライエッチングを行うとともに、前記第２の保持機構によって第２の半導体ウエハを保持させ、前記第２の保持機構によって保持された第２の半導体ウエハ又は前記第２の半導体ウエハの上に形成された膜に前記第２のドライエッチング装置によって第１の加工である第１のドライエッチングを行う。その後、第１及び第２の半導体ウエハを第１及び第２のドライエッチング装置から取り出す。

次いで、同様の条件で、前記第１の保持機構によって第３の半導体ウエハを保持させ、前記第１の保持機構によって保持された第３の半導体ウエハ又は前記第３の半導体ウエハの上に形成された膜に前記第１のドライエッチング装置によって第１の加工である第１のドライエッチングを行うとともに、前記第２の保持機構によって第４の半導体ウエハを保持させ、前記第２の保持機構によって保持された第４の半導体ウエハ又は前記第４の半導体ウエハの上に形成された膜に前記第２のドライエッチング装置によって第１の加工である第１のドライエッチングを行う。その後、第３及び第４の半導体ウエハを第１及び第２のドライエッチング装置から取り出す。次いで、同様の条件で、第５の半導体ウエハ、・・・・第ｎの半導体ウエハ（例えば第２０の半導体ウエハ）の順番で第１の加工を行う。

言い換えると、前記第１の保持機構によって第１、第３、・・・第（２ｎ−１）の半導体ウエハ（例えば第１９の半導体ウエハ）を一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第１のドライエッチング装置によって第１の加工である第１のドライエッチングを行うとともに、前記第２の保持機構によって第２、第４、・・・第２ｎの半導体ウエハ（例えば第２０の半導体ウエハ）を一枚ずつ順番に保持し、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第２のドライエッチング装置によって第１の加工である第１のドライエッチングを行う。

その後、第１乃至第ｎの半導体ウエハに他の処理を施す。
次いで、前記第２の保持機構によって第１の半導体ウエハを保持させ、前記第２の保持機構によって保持された第１の半導体ウエハ又は前記第１の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２のドライエッチング装置によって第２の加工である第２のドライエッチングを行うとともに、前記第１の保持機構によって第２の半導体ウエハを保持させ、前記第１の保持機構によって保持された第２の半導体ウエハ又は前記第２の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１のドライエッチング装置によって第２の加工である第２のドライエッチングを行う。その後、第１及び第２の半導体ウエハを第１及び第２のドライエッチング装置から取り出す。

次いで、同様の条件で、前記第２の保持機構によって第３の半導体ウエハを保持させ、前記第２の保持機構によって保持された第３の半導体ウエハ又は前記第３の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２のドライエッチング装置によって第２の加工である第２のドライエッチングを行うとともに、前記第１の保持機構によって第４の半導体ウエハを保持させ、前記第１の保持機構によって保持された第４の半導体ウエハ又は前記第４の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１のドライエッチング装置によって第２の加工である第２のドライエッチングを行う。その後、第３及び第４の半導体ウエハを第１及び第２のドライエッチング装置から取り出す。次いで、同様の条件で、第５の半導体ウエハ、・・・・第ｎの半導体ウエハ（例えば第２０の半導体ウエハ）の順番で第２の加工を行う。

言い換えると、前記第２の保持機構によって前記第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２のドライエッチング装置によって第２の加工を行うとともに、前記第１の保持機構によって前記第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１のドライエッチング装置によって第２の加工を行う。

上記第５の実施形態によれば、図８（Ｂ）に示す加工特性の「くせ」がキャンセルされ、その結果、第１乃至第ｎの半導体ウエハの相互間における第１及び第２のドライエッチングによる総エッチング量のばらつきを抑制することができる。

（第６の実施形態）
図９（Ａ）は、本発明の第６の実施形態によるスパッタリング装置を説明するための模式図である。このスパッタリング装置は、第１及び第２のスパッタリング装置４３，４４と制御部４５を有しており、第１及び第２のスパッタリング装置４３，４４それぞれは一枚の半導体ウエハ（図示せず）を処理する枚葉式の装置である。

第１のスパッタリング装置４３は、前記半導体ウエハを保持する第１の保持機構と、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜にスパッタリングにより成膜を行う機構とを有している。第２のスパッタリング装置４４は、前記半導体ウエハを保持する第２の保持機構と、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜にスパッタリングにより成膜を行う機構とを有している。

制御部４５は、第１及び第２のスパッタリング装置４３，４４を制御するとともに、前記第１及び第２の保持機構それぞれに保持させる半導体ウエハの順番を後述するように制御するものである。

図９（Ｂ）は、図９（Ａ）に示すスパッタリング装置を用いて半導体ウエハ又は前記半導体ウエハの上に形成された膜にスパッタリングを行った際の成膜速度と、スパッタリング装置で半導体ウエハに成膜する順番との関係（即ち加工特性のくせ）を示す図である。

図９（Ａ）のスパッタリング装置には、図９（Ｂ）に示すような加工特性の「くせ」がある。この加工特性の「くせ」とは、図９（Ａ）に示す第１のスパッタリング装置と第２のスパッタリング装置に２０枚の半導体ウエハを一枚ずつ交互にスパッタリングを行った場合の半導体ウエハの加工順番と成膜速度との傾向である。つまり、この加工特性の「くせ」は、第１のスパッタリング装置の成膜速度が第２のスパッタリング装置の成膜速度に比べて遅いことである。

次に、上記スパッタリング装置を用いた加工方法について説明する。
前記第１の保持機構によって第１の半導体ウエハを保持させ、前記第１の保持機構によって保持された第１の半導体ウエハ又は前記第１の半導体ウエハの上に形成された膜に前記第１のスパッタリング装置４３によって第１の加工である第１のスパッタリングによる成膜を行うとともに、前記第２の保持機構によって第２の半導体ウエハを保持させ、前記第２の保持機構によって保持された第２の半導体ウエハ又は前記第２の半導体ウエハの上に形成された膜に前記第２のスパッタリング装置４４によって第１の加工である第１のスパッタリングによる成膜を行う。その後、第１及び第２の半導体ウエハを第１及び第２のスパッタリング装置４３，４４から取り出す。

次いで、同様の条件で、前記第１の保持機構によって第３の半導体ウエハを保持させ、前記第１の保持機構によって保持された第３の半導体ウエハ又は前記第３の半導体ウエハの上に形成された膜に前記第１のスパッタリング装置４３によって第１の加工である第１のスパッタリングによる成膜を行うとともに、前記第２の保持機構によって第４の半導体ウエハを保持させ、前記第２の保持機構によって保持された第４の半導体ウエハ又は前記第４の半導体ウエハの上に形成された膜に前記第２のスパッタリング装置によって第１の加工である第１のスパッタリングによる成膜を行う。その後、第３及び第４の半導体ウエハを第１及び第２のスパッタリング装置から取り出す。次いで、同様の条件で、第５の半導体ウエハ、・・・・第ｎの半導体ウエハ（例えば第２０の半導体ウエハ）の順番で第１の加工を行う。

言い換えると、前記第１の保持機構によって第１、第３、・・・第（２ｎ−１）の半導体ウエハ（例えば第１９の半導体ウエハ）を一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第１のスパッタリング装置によって第１の加工である第１のスパッタリングを行うとともに、前記第２の保持機構によって第２、第４、・・・第２ｎの半導体ウエハ（例えば第２０の半導体ウエハ）を一枚ずつ順番に保持し、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第２のスパッタリング装置によって第１の加工である第１のスパッタリングを行う。

その後、第１乃至第ｎの半導体ウエハに他の処理を施す。
次いで、前記第２の保持機構によって第１の半導体ウエハを保持させ、前記第２の保持機構によって保持された第１の半導体ウエハ又は前記第１の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２のスパッタリング装置によって第２の加工である第２のスパッタリングを行うとともに、前記第１の保持機構によって第２の半導体ウエハを保持させ、前記第１の保持機構によって保持された第２の半導体ウエハ又は前記第２の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１のスパッタリング装置によって第２の加工である第２のスパッタリングを行う。その後、第１及び第２の半導体ウエハを第１及び第２のスパッタリング装置から取り出す。

次いで、同様の条件で、前記第２の保持機構によって第３の半導体ウエハを保持させ、前記第２の保持機構によって保持された第３の半導体ウエハ又は前記第３の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２のスパッタリング装置によって第２の加工である第２のスパッタリングによる成膜を行うとともに、前記第１の保持機構によって第４の半導体ウエハを保持させ、前記第１の保持機構によって保持された第４の半導体ウエハ又は前記第４の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１のスパッタリング装置によって第２の加工である第２のスパッタリングによる成膜を行う。その後、第３及び第４の半導体ウエハを第１及び第２のスパッタリング装置から取り出す。次いで、同様の条件で、第５の半導体ウエハ、・・・・第ｎの半導体ウエハ（例えば第２０の半導体ウエハ）の順番で第２の加工を行う。

言い換えると、前記第２の保持機構によって前記第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２のスパッタリング装置によって第２の加工を行うとともに、前記第１の保持機構によって前記第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１のスパッタリング装置によって第２の加工を行う。

上記第６の実施形態によれば、図９（Ｂ）に示す加工特性の「くせ」がキャンセルされ、その結果、第１乃至第ｎの半導体ウエハの相互間における第１及び第２のスパッタリングによる総成膜量のばらつきを抑制することができる。

（第７の実施形態）
図１０（Ａ）は、本発明の第７の実施形態によるプラズマＣＶＤ装置を説明するための模式図である。このプラズマＣＶＤ装置は、第１及び第２のプラズマＣＶＤ装置４６，４７と制御部４８を有しており、第１及び第２のプラズマＣＶＤ装置４６，４７それぞれは一枚の半導体ウエハ（図示せず）を処理する枚葉式の装置である。

第１のプラズマＣＶＤ装置４６は、前記半導体ウエハを保持する第１の保持機構と、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜にプラズマＣＶＤにより成膜を行う機構とを有している。第２のプラズマＣＶＤ装置４７は、前記半導体ウエハを保持する第２の保持機構と、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜にプラズマＣＶＤにより成膜を行う機構とを有している。

制御部４８は、第１及び第２のプラズマＣＶＤ装置４６，４７を制御するとともに、前記第１及び第２の保持機構それぞれに保持させる半導体ウエハの順番を後述するように制御するものである。

図１０（Ｂ）は、図１０（Ａ）に示すプラズマＣＶＤ装置を用いて半導体ウエハ又は前記半導体ウエハの上に形成された膜にプラズマＣＶＤを行った際の成膜速度と、プラズマＣＶＤ装置で半導体ウエハに成膜する順番との関係（即ち加工特性のくせ）を示す図である。

図１０（Ａ）のプラズマＣＶＤ装置には、図１０（Ｂ）に示すような加工特性の「くせ」がある。この加工特性の「くせ」とは、図１０（Ａ）に示す第１のプラズマＣＶＤ装置と第２のプラズマＣＶＤ装置に２０枚の半導体ウエハを一枚ずつ交互にスパッタリングを行った場合の半導体ウエハの加工順番と成膜速度との傾向である。つまり、この加工特性の「くせ」は、第１のプラズマＣＶＤ装置４６の成膜速度が第２のプラズマＣＶＤ装置４７の成膜速度に比べて遅いことである。

次に、上記プラズマＣＶＤ装置を用いた加工方法について説明する。
前記第１の保持機構によって第１の半導体ウエハを保持させ、前記第１の保持機構によって保持された第１の半導体ウエハ又は前記第１の半導体ウエハの上に形成された膜に前記第１のプラズマＣＶＤ装置４６によって第１の加工である第１のプラズマＣＶＤによる成膜を行うとともに、前記第２の保持機構によって第２の半導体ウエハを保持させ、前記第２の保持機構によって保持された第２の半導体ウエハ又は前記第２の半導体ウエハの上に形成された膜に前記第２のプラズマＣＶＤ装置４７によって第１の加工である第１のプラズマＣＶＤによる成膜を行う。その後、第１及び第２の半導体ウエハを第１及び第２のプラズマＣＶＤ装置４６，４７から取り出す。

次いで、同様の条件で、前記第１の保持機構によって第３の半導体ウエハを保持させ、前記第１の保持機構によって保持された第３の半導体ウエハ又は前記第３の半導体ウエハの上に形成された膜に前記第１のプラズマＣＶＤ装置４６によって第１の加工である第１のプラズマＣＶＤによる成膜を行うとともに、前記第２の保持機構によって第４の半導体ウエハを保持させ、前記第２の保持機構によって保持された第４の半導体ウエハ又は前記第４の半導体ウエハの上に形成された膜に前記第２のプラズマＣＶＤ装置によって第１の加工である第１のプラズマＣＶＤによる成膜を行う。その後、第３及び第４の半導体ウエハを第１及び第２のプラズマＣＶＤ装置から取り出す。次いで、同様の条件で、第５の半導体ウエハ、・・・・第ｎの半導体ウエハ（例えば第２０の半導体ウエハ）の順番で第１の加工を行う。

言い換えると、前記第１の保持機構によって第１、第３、・・・第（２ｎ−１）の半導体ウエハ（例えば第１９の半導体ウエハ）を一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第１のプラズマＣＶＤ装置によって第１の加工である第１のプラズマＣＶＤによる成膜を行うとともに、前記第２の保持機構によって第２、第４、・・・第２ｎの半導体ウエハ（例えば第２０の半導体ウエハ）を一枚ずつ順番に保持し、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第２のプラズマＣＶＤ装置によって第１の加工である第１のプラズマＣＶＤによる成膜を行う。

その後、第１乃至第ｎの半導体ウエハに他の処理を施す。
次いで、前記第２の保持機構によって第１の半導体ウエハを保持させ、前記第２の保持機構によって保持された第１の半導体ウエハ又は前記第１の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２のプラズマＣＶＤ装置によって第２の加工である第２のプラズマＣＶＤによる成膜を行うとともに、前記第１の保持機構によって第２の半導体ウエハを保持させ、前記第１の保持機構によって保持された第２の半導体ウエハ又は前記第２の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１のプラズマＣＶＤ装置によって第２の加工である第２のプラズマＣＶＤによる成膜を行う。その後、第１及び第２の半導体ウエハを第１及び第２のプラズマＣＶＤ装置から取り出す。

次いで、同様の条件で、前記第２の保持機構によって第３の半導体ウエハを保持させ、前記第２の保持機構によって保持された第３の半導体ウエハ又は前記第３の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２のプラズマＣＶＤ装置によって第２の加工である第２のプラズマＣＶＤによる成膜を行うとともに、前記第１の保持機構によって第４の半導体ウエハを保持させ、前記第１の保持機構によって保持された第４の半導体ウエハ又は前記第４の半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１のプラズマＣＶＤ装置によって第２の加工である第２のプラズマＣＶＤによる成膜を行う。その後、第３及び第４の半導体ウエハを第１及び第２のプラズマＣＶＤ装置から取り出す。次いで、同様の条件で、第５の半導体ウエハ、・・・・第ｎの半導体ウエハ（例えば第２０の半導体ウエハ）の順番で第２の加工を行う。

言い換えると、前記第２の保持機構によって前記第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２のプラズマＣＶＤ装置によって第２の加工を行うとともに、前記第１の保持機構によって前記第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１のプラズマＣＶＤ装置によって第２の加工を行う。

上記第７の実施形態によれば、図９（Ｂ）に示す加工特性の「くせ」がキャンセルされ、その結果、第１乃至第ｎの半導体ウエハの相互間における第１及び第２のプラズマＣＶＤによる総成膜量のばらつきを抑制することができる。

なお、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記第５乃至第７の実施形態それぞれの加工装置における加工特性の「くせ」を他の「くせ」に変更して実施することも可能である。詳細には、加工装置における加工特性の「くせ」が予め分かっている場合であり、且つ、その加工特性の「くせ」をキャンセルするような順番で第１の加工と第２の加工を行うことにより、第１乃至第ｎの半導体ウエハの相互間における第１及び第２の加工による総加工量のばらつきを抑制することができる。

（Ａ）は本発明の第１の実施形態による縦型熱処理装置を説明するための模式図、（Ｂ）は加工特性の「くせ」を示す図。 （Ａ）〜（Ｅ）は、動作電圧の異なるトランジスタを作製する２電源系ロジックプロセスを示す断面図。 （Ａ）は本発明の第２の実施形態によるドライエッチング装置を説明するための模式図、（Ｂ）は加工特性の「くせ」を示す図。 （Ａ）〜（Ｄ）は高耐圧トランジスタ及びＰＩＰキャパシタの混載プロセスを説明するための断面図。 （Ａ）〜（Ｃ）は高耐圧トランジスタ及びＰＩＰキャパシタの混載プロセスを説明するための断面図。 （Ａ）は本発明の第３の実施形態によるスパッタリング装置を説明するための模式図、（Ｂ）は加工特性の「くせ」を示す図。 図１（Ｂ）に示す加工特性の「くせ」の変形例を示す図。 （Ａ）は本発明の第５の実施形態によるドライエッチング装置を説明するための模式図、（Ｂ）は加工特性の「くせ」を示す図。 （Ａ）は本発明の第６の実施形態によるスパッタリング装置を説明するための模式図、（Ｂ）は加工特性の「くせ」を示す図。 （Ａ）は本発明の第７の実施形態によるプラズマＣＶＤ装置を説明するための模式図、（Ｂ）は加工特性の「くせ」を示す図。

符号の説明

１…支持台、２…ウエハホルダ、３…石英管、３'…アール部、５…仕切り板、６…開口部、７…ガス室、８…ガス配管、９…固定部材、１０…排気管、１１…均熱管、１２…ヒータ、２５…ドライエッチング装置、２６，３９，４２，４５，４８…制御部、３８…スパッタリング装置、４０…第１のドライエッチング装置、４１…第２のドライエッチング装置、４３…第１のスパッタリング装置、４４…第２のスパッタリング装置、４６…第１のプラズマＣＶＤ装置、４７…第２のプラズマＣＶＤ装置

Claims (13)

1. 第１乃至第ｎの半導体ウエハを保持する保持機構と、
   前記保持機構によって保持された第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜に加工を行う加工機構と、
   前記加工機構を制御する制御部と、
   を具備する加工装置において、
   前記加工装置は、所定の加工特性を有しており、
   前記制御部は、前記保持機構によって前記第１の半導体ウエハから前記第ｎの半導体ウエハを順番に並べて保持し、前記加工機構によって前記第１乃至第ｎの半導体ウエハ又は前記膜に第１の加工を行った後、前記保持機構から前記第１乃至第ｎの半導体ウエハを取り出し、その後、前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に並べて保持し、前記加工機構によって前記第１の加工を行った部分に第２の加工を行うことにより、前記所定の加工特性をキャンセルするように制御することを特徴とする加工装置。
2. 請求項１において、前記所定の加工特性は、前記保持機構によって並べられた前記第１の半導体ウエハから前記第ｎの半導体ウエハの順番に比例して加工量が増減する特性であることを特徴とする加工装置。
3. 請求項１又は２において、前記加工を行う加工機構は、前記第１乃至第ｎの半導体ウエハ又は前記膜に熱酸化を行う機構、又は前記第１乃至第ｎの半導体ウエハ又は前記膜の上にＣＶＤ法により成膜する機構であることを特徴とする加工装置。
4. 一枚の半導体ウエハを保持する保持機構と、
   前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に加工を行う加工機構と、
   前記加工機構を制御する制御部と、
   を具備する加工装置において、
   前記加工装置は、所定の加工特性を有しており、
   前記制御部は、前記保持機構によって第１の半導体ウエハから第ｎの半導体ウエハを一枚ずつ順番に保持させ、前記加工機構によって第１の加工を行い、その後、前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に保持させ、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記加工機構によって第２の加工を行うことにより、前記所定の加工特性をキャンセルするように制御することを特徴とする加工装置。
5. 請求項４において、前記加工を行う加工機構は、前記半導体ウエハ又は前記膜にドライエッチングを行う機構、前記半導体ウエハ又は前記膜の上にスパッタリングにより成膜する機構、前記半導体ウエハ又は前記膜に熱酸化を行う機構、及び前記半導体ウエハ又は前記膜の上にＣＶＤ法により成膜する機構のいずれかであることを特徴とする加工装置。
6. 一枚の半導体ウエハを保持する第１の保持機構と、
   前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に加工を行う第１の加工機構と、
   一枚の半導体ウエハを保持する第２の保持機構と、
   前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に加工を行う第２の加工機構と、
   前記第１及び第２の加工機構を制御する制御部と、
   を具備する加工装置において、
   前記加工装置は、所定の加工特性を有しており、
   前記制御部は、前記第１の保持機構によって前記第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持させ、前記第１の加工機構によって第１の加工を行うとともに、前記第２の保持機構によって前記第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持させ、前記第２の加工機構によって第１の加工を行い、その後、前記第１の保持機構によって前記第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持させ、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１の加工機構によって第２の加工を行うとともに、前記第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に前記第２の保持機構によって保持させ、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２の加工機構によって第２の加工を行うことにより、前記所定の加工特性をキャンセルするように制御することを特徴とする加工装置。
7. 請求項６において、前記加工を行う第１の加工機構及び前記加工を行う第２の加工機構それぞれは、前記半導体ウエハ又は前記膜にドライエッチングを行う機構、前記半導体ウエハ又は前記膜の上にスパッタリングにより成膜する機構、及び前記半導体ウエハ又は前記膜の上にプラズマＣＶＤ法により成膜する機構のいずれかであることを特徴とする加工装置。
8. 複数の半導体ウエハを保持する保持機構を備えた加工装置を用いた加工方法において、
   前記保持機構によって第１の半導体ウエハから第ｎの半導体ウエハを順番に並べて保持し、前記保持機構によって保持された前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜に前記加工装置によって第１の加工を行う工程と、
   前記保持機構から前記第１乃至第ｎの半導体ウエハを取り出す工程と、
   前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に並べて保持し、前記保持機構によって保持された前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜の前記第１の加工を行った部分に前記加工装置によって第２の加工を行う工程と、
   を具備することを特徴とする加工方法。
9. 一枚の半導体ウエハを保持する保持機構を備えた加工装置を用いた加工方法において、
   前記保持機構によって第１の半導体ウエハから第ｎの半導体ウエハを一枚ずつ順番に保持し、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記加工装置によって第１の加工を行う工程と、
   前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に一枚ずつ保持し、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記加工装置によって第２の加工を行う工程と、
   を具備することを特徴とする加工方法。
10. 一枚の半導体ウエハを保持する第１の保持機構を備えた第１の加工装置及び一枚の半導体ウエハを保持する第２の保持機構を備えた第２の加工装置を用いた加工方法において、
    前記第１の保持機構によって第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第１の加工装置によって第１の加工を行うとともに、前記第２の保持機構によって第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持し、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第２の加工装置によって第１の加工を行う工程と、
    前記第１の保持機構によって前記第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１の加工装置によって第２の加工を行うとともに、前記第２の保持機構によって前記第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２の加工装置によって第２の加工を行う工程と、
    を具備することを特徴とする加工方法。
11. 複数の半導体ウエハを保持する保持機構を備えた加工装置を用いた半導体装置の製造方法において、
    前記保持機構によって第１の半導体ウエハから第ｎの半導体ウエハを順番に並べて保持し、前記保持機構によって保持された前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜に前記加工装置によって第１の加工を行う工程と、
    前記保持機構から前記第１乃至第ｎの半導体ウエハを取り出す工程と、
    前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に並べて保持し、前記保持機構によって保持された前記第１乃至第ｎの半導体ウエハ又は前記第１乃至第ｎの半導体ウエハそれぞれの上に形成された膜の前記第１の加工を行った部分に前記加工装置によって第２の加工を行う工程と、
    を具備することを特徴とする半導体装置の製造方法。
12. 一枚の半導体ウエハを保持する保持機構を備えた加工装置を用いた半導体装置の製造方法において、
    前記保持機構によって第１の半導体ウエハから第ｎの半導体ウエハを一枚ずつ順番に保持し、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記加工装置によって第１の加工を行う工程と、
    前記保持機構によって前記第１乃至第ｎの半導体ウエハを前記順番とは逆の順番に一枚ずつ保持し、前記保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記加工装置によって第２の加工を行う工程と、
    を具備することを特徴とする半導体装置の製造方法。
13. 一枚の半導体ウエハを保持する第１の保持機構を備えた第１の加工装置及び一枚の半導体ウエハを保持する第２の保持機構を備えた第２の加工装置を用いた半導体装置の製造方法において、
    前記第１の保持機構によって第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第１の加工装置によって第１の加工を行うとともに、前記第２の保持機構によって第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持し、前記第２の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜に前記第２の加工装置によって第１の加工を行う工程と、
    前記第１の保持機構によって前記第２、第４、・・・第２ｎの半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第１の加工装置によって第２の加工を行うとともに、前記第２の保持機構によって前記第１、第３、・・・第（２ｎ−１）の半導体ウエハを一枚ずつ順番に保持し、前記第１の保持機構によって保持された半導体ウエハ又は前記半導体ウエハの上に形成された膜の前記第１の加工を行った部分に前記第２の加工装置によって第２の加工を行う工程と、
    を具備することを特徴とする半導体装置の製造方法。

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