JP5281008B2 - 半導体基板に形成された素子を分離する方法 - Google Patents
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Description
本発明は、一般に、半導体デバイス（素子）に集積回路を製造する方法に関する。より詳細には、本発明は、表面暗電流を抑制するためにイメージ・センサのシャロウ・トレンチ・アイソレーション（shallow trench isolation）角部に注入領域を製造することに関する。
イメージ・センサでは、一般に、金属又は格子欠陥、表面状態、及び格子応力によって暗電流が生じる。暗電流は、半導体基板内で生成され、且つ光検出領域によって収集される望ましくない信号である。暗電流は、光検出部に光が当たっているときも当たっていないときも生成される。暗電流はノイズを増大させ、それによりイメージ・センサのダイナミック・レンジと信号対雑音比が低下する。
シャロウ・トレンチ・アイソレーションは、所定の画素に集められた信号が隣の画素にあふれ出ないように画素を物理的に分離する。残念ながら、ＳＴＩフィーチャは、付加的な表面状態と局所的な高ひずみ領域を作り出すので、表面暗電流を生成する可能性がある。ＳＴＩ領域を有する相補型金属酸化物半導体（ＣＭＯＳ）イメージ・センサ等のイメージ・センサは、ＳＴＩトレンチの側壁と底面の大きな表面暗電流に悩まされる。一般に、表面暗電流を減少させるために、ＳＴＩ領域の側面と底面に高角度注入が実行される。また更に、角部注入領域が表面暗電流を抑制する。
図１は、先行技術に係るシャロウ・トレンチ・アイソレーション領域を有する半導体基板の断面図を示す。基板１０は、角部注入領域１３と側壁注入領域１４を有するトレンチを備えたＳＴＩを有する。角部注入領域１３を製造するための１つの従来方法は、デバイス上にフォトレジスト・マスク１２を形成しパターニングし、またシャロー・トレンチの角部にドーパント（矢印で表わした）を注入することを必要とする。残念ながら、フォトレジスト・マスク１２の形成とパターニングは、半導体デバイス製造の処理工程を増やす。
角部注入領域１３を形成する別の方法は、半導体基板のシャロー・トレンチ領域の側壁と角部からハードマスク（図示せず）を除去し、側壁と角部の両方に同時に注入することである。残念ながら、製造プロセスでエッチングが後で行われると、ＳＴＩの角部注入領域に望ましくないシリコン・ピットが生じる可能性がある。
従って、イメージ・センサでは、側壁注入領域の表面暗電流を減少させる必要がある。
更に、自己整合されたシャロウ・トレンチ・アイソレーションを形成する方法を提供する必要がある。
更に、イメージ・センサの後の処理においてＳＴＩ角部にシリコン・ピットを作成しない角部注入領域を形成する必要がある。
本発明は、前述の問題の１つ又は複数を解決することを対象とする。本発明は、シャロウ・トレンチ・アイソレーション領域内に角部注入領域を備えたイメージ・センサを製造する方法に関する。この方法は、半導体基板上のエッチング停止層の上に第１のハードマスク層を形成するステップと、ハードマスク層の上にフォトレジスト・マスクを提供するステップを含む。フォトレジスト・マスクは、開口部を作成するようにパターニングされ、第１のハードマスク層の開口部で露出した部分は、エッチング停止層までエッチングされる。次に、露出されたエッチング停止層を介して半導体基板に第１のドーパントが注入される。フォトレジスト・マスクが除去され、第２のハードマスク層が、残りの構造物上に形成され、第１のハードマスク層の側縁に沿って側壁スペーサを作成するようにエッチングされる。次に、側壁スペーサ間に位置決めされたエッチング停止層と半導体基板がエッチングされてトレンチが作成され、第２のドーパントが、トレンチの側面と底面に注入される。次に、一般に、トレンチに絶縁体が充填され、半導体基板内にシャロウ・トレンチ・アイソレーション領域が作成される。
この利点は、シリコン・ピットを発生させない角部注入領域を自己整合されたシャロウ・トレンチ・アイソレーションによって形成することにより表面暗電流が減少するという利点を有する。
本発明の上述及び他の目的、特徴及び利点は、以下の説明及び図面と関連して解釈されたときにより明らかになり、図では、図に共通の同一の特徴を指すためにできだけ同一の参照数字が使用されている。
本発明は、集積回路のＳＴＩ領域に角部注入領域を形成する方法を含む。この注入領域は、シリコン・ピットを生成する可能性のあるＳＴＩ角部を覆うか又は露出するフォトレジストを追加することなくＳＴＩ角部と自己整合される。本発明は、発明の例示的な実施形態を示す添付図面を参照して説明される。しかしながら、本発明は、多くの異なる形態で実施されてもよく、本明細書で説明される実施形態に限定されるように解釈されるべきでなく、むしろそれらの実施形態は、本発明の概念を当業者に十分に伝えるために提供される。図面は、一律の縮尺でなく、多くの部分が分かりやすいように強調されている。
図２を参照すると、本発明に係る実施形態における半導体基板と第１のハードマスク層の断面図が示される。半導体基板２０は、本発明に係る一実施形態では、シリコン、炭化ケイ素、シリコン−オン−絶縁体（silicon-on-insulator）、シリコンゲルマニウム、窒化ガリウム、又は砒化ガリウムである。更に、半導体基板２０は、ｎ型、ｐ型又は非ドープ基板でもよい。更に、半導体基板２０は、必要に応じて、半導体基板２０と同じか又は反対の導電型であるエピタキシャル層（図示せず）を有することができる。半導体基板２０は、また、注入されたエピタキシャル層又は半導体基板２０のいずれかと同じ又は反対の導電型のウェルを備えてもよい。
半導体基板２０の表面にエッチング停止層２１が形成される。本発明に係る一実施形態では、エッチング停止層２１は、二酸化ケイ素又はポリシリコンの薄層として形成される。二酸化ケイ素エッチング停止層は、一般に８００〜１２００℃の酸素又は蒸気中で基板上に成長されてもよい。代替として、エッチング停止層２１は、酸化物化学気相成長法によって、半導体基板２０の表面に直接付着されてもよい。酸化物化学気相成長は、減圧低温堆積法又はプラズマ化学気相成長法によって達成される。
第１のハードマスク層２２は、減圧化学気相成長法（ＬＰＣＶＤ）やプラズマ化学気相成長法（ＰＥＣＶＤ）等の従来方法によって、エッチング停止層２１上に付着させられる。第１のハードマスク層２２は、装置上に付着又は成長される任意のマスク層として構成される。ハードマスク層の例には、窒化ケイ素、ポリシリコン及び金属フィルムがあるがこれらに限定されない。
図３は、本発明に係る一実施形態のエッチング済みの第１のハードマスク層を有する半導体基板の断面図を示す。フォトレジスト・マスク２３が、第１のハードマスク層２２上に被覆され、開口部１８ができるようにパターニングされる。次に、第１のハードマスク層２２の開口部１８で露出した部分を除去するために異方性エッチングが実行される。第１のハードマスク層２２の開口部１９は、半導体基板２０に形成されるシャロー・トレンチの幅より広い。
図４を参照すると、本発明に係る一実施形態の浅い注入領域を有する半導体基板の断面図を示す。本発明に係る一実施形態では、浅い注入領域２４は、一般に１００〜５００Åの深さで注入される。フォトレジスト・マスク２３と第１のハードマスク層２２は、半導体基板の浅い注入領域が形成されない領域の保護マスクとして働く。浅い注入領域２４は、イメージ・センサでは、光検出領域（図示せず）の導電型と反対の導電型を有するドーパントである。本発明に係る一実施形態では、このドーパントは、燐、ヒ素、アンチモン等のｎ型ドーパントである。本発明に係る別の実施形態では、ドーパントは、ホウ素、アルミニウム、ガリウム、インジウム等のｐ型ドーパントである。
注入エネルギーは、使用される特定のドーパントに依存し、一般に、１００〜５００Åの注入深さでは５〜２００ＫｅＶである。注入プロファイル分布は、注入ドーパントが基板２０の表面近くに残るようなものである。注入後に熱処理が行われた場合、ドーパントは最初の注入領域から拡散する。この拡散は、基本ドーパントの最初の注入深さと濃度を選択するときに考慮される。
次に、フォトレジスト・マスク２３は、酸素灰化法、過酸化水素混合湿式硫酸法（wet sulfuric acid mixed with peroxide）、又は溶剤化学法によって除去される。本発明 に係る一実施形態では、第１のハードマスク層２２に適切な厚さが使用される場合、フ ォトレジスト・マスク２３が除去され、第１のハードマスク層２２は注入用の保護マス クである。本発明に係る別の実施形態では、基板２０に浅い注入領域２４が形成された 後、第１のハードマスク層２２が異方性エッチングされる。
図５は、本発明に係る一実施形態における第２のハードマスク層を有する半導体基板の断面図を示す。第２のハードマスク層２５は、第１のハードマスク層２２とエッチング停止層２１の露出部分との上に付着される。第２のハードマスク層２５は、第１のハードマスク層２２と同じ材料でも異なる材料でもよい。第２のハードマスク層２５は、本発明に係る一実施形態では、ＳＴＩの異方性エッチングの際の除去速度がシリコン除去速度より遅い材料である。
図６を参照すると、本発明に係る一実施形態における第２のハードマスク層がエッチングされた半導体基板の断面図が示される。第１のハードマスク層２２の側面に沿って側壁スペーサ２６を形成するために、プラズマエッチング等の異方性エッチングが使用される。側壁スペーサ２６は、浅い注入領域２４の周辺部分より上に位置決めされる。本発明に係る一実施形態では、側壁スペーサ２６はそれぞれ、一般に、０．０５〜０．２μｍの幅を有する。側壁スペーサ２６の幅は、主に、第２のハードマスク層２５の厚さによって制御される（図５を参照）。
図７は、本発明に係る一実施形態におけるシャロー・トレンチを有する半導体基板の断面図を示す。シャロー・トレンチ４０は、浅い注入領域２４を介して半導体基板２０内に異方性エッチングすることにより形成される。シャロー・トレンチ４０は、半導体基板２０内の側壁スペーサ２６間の領域に形成される。角部注入領域２７は、基板２０の浅い注入領域２４の一部分だけに残っている。開口部１９を介して第２のハードマスク層２５をエッチングすることによって、角部注入領域２７の内縁が、第２のハードマスク層２５の内縁と自己整合される。
本発明に係る一実施形態では、シャロー・トレンチ４０は、一般に、０．３〜０．５μｍの深さと、０．１５〜０．６μｍの幅を有する。シャロー・トレンチ４０の幅は、ＳＴＩ領域に使用される半導体基板の量を最少にするためにできるだけ小さくなければならない。ＳＴＩ領域のサイズを最小にすると、イメージ・センサ内の光検出領域に利用できる基板の量が増えて好都合である。
図８を参照すると、シャロー・トレンチ４０の側壁と底面に注入ドーパント２８が注入される。本発明の一実施形態では、注入ドーパント２８は、一般に、基板２０の露出面から０〜１００Åで注入され、注入ドーパント２８の濃度は、一般に１０12〜１０13原子／ｃｍ2である。この注入は、通常、注入ドーパント２８がシャロー・トレンチ４０の４つの全ての側面と底面に注入されるように斜めに４回行われる（即ち、ウェーハが９０度ずつ４回回転されて行われる）。
注入ドーパント２８は、角部注入領域２７と同じ導電型である。本発明に係る一実施形態では、注入ドーパント２８は、また浅い注入領域２４のドーパントと同じドーパントである。注入ドーパント２８は、燐、ヒ素、アンチモン等のｎ型ドーパントでもよく、又はホウ素、アルミニウム、ガリウム、インジウム等のｐ型ドーパントでもよい。
誘電体（dielectric：絶縁体）層２９は、一般に、ドーパント２８が注入されたシリコン領域上に、減圧化学気相成長法、大気圧化学気相成長法、プラズマ化学気相成長法、又は高密度プラズマ堆積法によって形成される。誘電体層２９に使用できる絶縁体の例には、内壁酸化物（liner oxide）又は窒化物があるがこれらに限定されない。絶縁体層２９は、注入ドーパント２８の注入前又は注入後に成長又は付着させることができる。次に、分離トレンチ４０に誘電体（図示せず）が充填される。
図９ａを参照すると、本発明に係る実施形態における側壁注入領域を有する２つのシャロウ・トレンチ・アイソレーション間にデバイスを有する半導体基板の第１の断面図が示される。ＳＴＩ領域４２と４３はそれぞれ、光検出領域３０、３１の隣りに示される。光検出領域３０と３１は、注入ドーパント２８と角部注入領域２７の導電型と反対の導電型を有する。転送ゲート３２にパルス電圧が印加されたとき、１つの光検出領域（例えば、光検出領域３０）から、ウェル３４に含まれる浮動拡散領域３３（検出ノードとも呼ばれる）内に電荷が転送される。次に、信号が、画素増幅器（図示せず）によって検出され、画素アレイの外側の下流回路（図示せず）に送られる。浮動拡散領域３３は、注入ドーパント２８と角部注入領域２７の導電型と反対の導電型を有する。
図９ｂは、本発明に係る実施形態における側壁注入を有する２つのシャロウ・トレンチ・アイソレーション間にデバイスを含む半導体基板の第２の断面図を示す。角部注入領域２７、注入ドーパント２８、光検出領域３０、３１、浮動拡散３３、ウェル３４、及びピン留め層３５、３６の導電型は、図９ａに示した導電型と反対にされる。
図９ａと図９ｂに示した構造から第１のハードマスク層と第２のハードマスク層は除去された。しかしながら、最終構造でこれらの層が残ってもよいことは理解されたい。図９ａと図９ｂに、２つの共用される光検出領域を備えたイメージ・センサを示したが、任意の数の光検出領域を使用できることを理解されたい。一般に、単一の浮動拡散領域に、転送ゲートによって、１つ、２つ又は４つの光検出領域を接続することができる。光検出領域は、通常、シャロー・トレンチより浅い深さに形成される。
１０，２０ 半導体基板、１１ 酸化膜層、１２，２３ フォトレジスト・マスク、１３，２７ 角部注入領域、１４ 側壁注入領域、１８ フォトレジスト・マスクの開口部、１９ 第１のハードマスク層の開口部、２１ エッチング停止層、２２ 第１のハードマスク層、２４ 浅い注入領域、２５ 第２のハードマスク層、２６ 側壁スペーサ、２８ 注入ドーパント、２９ 誘電体層、３０，３１ 光検出領域、３２ 転送ゲート、３３ 浮動拡散、３４ ウェル、３５，３６ ピン留め層、４０ シャロー・トレンチ、４２，４３ シャロウ・トレンチ・アイソレーション。
Claims (3)
- 半導体基板に分離領域を形成して前記半導体基板に形成された素子を分離する方法であって、
第１のハードマスク層の開口部を介して第１のドーパントを注入することによって前記半導体基板の一部分に浅い注入領域を形成し、
前記半導体基板の浅い注入領域と前記第１のハードマスク層の上に第２のハードマスク層を形成し、
前記第２のハードマスク層をエッチングして前記第１のハードマスク層の前記側面に沿った側壁スペーサを形成し、各側壁スペーサが、前記半導体基板内の前記浅い注入領域の一部分に重なり、
前記側壁スペーサ間の前記半導体基板に対して、前記側壁スペーサに重なった前記浅い注入領域の一部分を残すようにエッチングすることで、その開口端に角部注入領域が形成されるとともに、前記浅い注入領域の前記半導体基板の厚さ方向の深さよりも深い、分離トレンチを形成し、
前記角部注入領域を残した状態で、前記分離トレンチの側壁と底壁に、前記角部注入領域と同じ導電型の第２のドーパントを注入することを含む方法。 - 請求項１に記載の方法において、さらに、
前記半導体基板表面の上にエッチング停止層を形成し、
前記エッチング停止層の上に前記第１のハードマスク層を形成し、
前記第１のハードマスク層の上にフォトレジスト・マスク層を提供し、
前記フォトレジスト・マスク層をパターニングして前記フォトレジスト・マスク層に開口部を形成し、
前記フォトレジスト・マスク層の前記開口部を介して前記第１のハードマスク層をエッチングして前記第１のハードマスク層に前記開口部を形成する、方法。 - 請求項１に記載の方法において、さらに、前記分離トレンチの前記側壁と底壁の上に、前記分離トレンチの形状に沿って形成された絶縁層を形成する、方法。
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