JP5232937B2 - アクティブマトリクス基板及びその製造方法、並びに液晶表示パネル - Google Patents
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Description
本発明は、アクティブマトリクス基板及びその製造方法、並びに液晶表示パネルに関し、特に、アクティブマトリクス基板に設けられた複数の画素電極の間の短絡を抑制する技術に関するものである。
アクティブマトリクス駆動方式の液晶表示パネルは、画像の最小単位である各画素毎に、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）などのスイッチング素子が設けられたアクティブマトリクス基板と、アクティブマトリクス基板に対向するように配置された対向基板と、両基板の間に封入された液晶層とを備えている。
アクティブマトリクス基板では、複数の画素電極がマトリクス状に狭間隔で設けられているので、各画素電極となる透明導電膜を成膜する工程やその透明導電膜をフォトリソグラフィを用いてパターニングする工程でパーティクルが発生して、そのパーティクルが基板上に付着すると、隣り合う各画素電極同士が短絡するおそれがある。
例えば、特許文献１には、複数のＴＦＴが形成された基板上に保護絶縁膜を形成する工程と、隣接する画素電極間の分離領域となる領域の保護絶縁膜に溝を形成し、同時にＴＦＴのソース電極の上の保護絶縁膜に開口を形成する工程と、全面に透明導電膜を形成する工程と、透明導電膜を選択的にエッチングし、溝により画素領域毎に分離されると共に、開口を介してＴＦＴのソース電極と接続する画素電極を形成する工程とを有するＴＦＴマトリクスの製造方法が開示されている。そして、特許文献１には、このＴＦＴマトリクスの製造方法によれば、隣接する画素電極間の分離領域となる領域の保護絶縁膜に溝を形成した後、全面に透明導電膜を形成しているので、溝の側壁の透明導電膜の膜厚は平坦面の膜厚よりも薄くなり、平坦面の透明導電膜をエッチングにより除去したとき溝の側壁の透明導電膜は確実に除去され、また、異物が溝を塞いだ場合でも、ウエットエッチングによれば、異物の下に繋がっている溝を介してエッチング液が回り込み、異物の下の透明電極も除去されることにより、画素領域毎に画素電極を完全に分離することができる、と記載されている。
ところで、特許文献１に開示された製造方法によれば、仮に、保護絶縁膜に形成された溝の断面形状が逆テーパー状であっても、透明導電膜を成膜する条件（例えば、０．２Ｐａ程度の低圧力）によっては、その溝の側壁に透明導電膜が成膜され易くなり、溝内の透明導電膜がエッチングにより除去し切れない場合には、隣り合う各画素電極間で短絡が発生するおそれがあるので、改善の余地がある。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、隣り合う各画素電極間の短絡を確実に抑制することにある。
上記目的を達成するために、本発明は、各スイッチング素子の上層の第１保護絶縁膜と各画素電極の下層の第２保護絶縁膜との層間に配置する透明導電層を、第２保護絶縁膜の溝に沿って溝の側壁から凹んだ状態で溝の側壁から露出するように設けるようにしたものである。
具体的に本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素と、上記各画素毎にそれぞれ設けられた複数のスイッチング素子と、上記各スイッチング素子上に設けられた第１保護絶縁膜と、上記第１保護絶縁膜上に設けられた透明導電層と、上記透明導電層上に設けられた第２保護絶縁膜と、上記第２保護絶縁膜上にマトリクス状に設けられ、上記各スイッチング素子にそれぞれ接続された複数の画素電極とを備えたアクティブマトリクス基板であって、上記第２保護絶縁膜には、上記各画素電極の周囲に沿って上記第１保護絶縁膜が露出するように溝が形成され、上記透明導電層は、上記第２保護絶縁膜の溝に沿って該溝の側壁から凹んだ状態で該溝の側壁から露出するように設けられていることを特徴とする。
上記の構成によれば、各画素電極の下層の第２保護絶縁膜には、各画素電極の周囲に沿って第１保護絶縁膜が露出するように、溝が形成され、各スイッチング素子の上層の第１保護絶縁膜と第２保護絶縁膜との層間には、第２保護絶縁膜の溝に沿って、溝の側壁から凹んだ状態で溝の側壁から露出するように、透明導電層が設けられているので、すなわち、透明導電層上の第２保護絶縁膜が透明導電層に対して庇状に設けられているので、仮に、各画素電極を形成するための透明導電膜が第２保護絶縁膜の溝内に残ってしまっても、その溝内の透明導電膜では、第２保護絶縁膜の溝に沿って、透明導電層により形成された空間に起因する断切れが発生することになる。これにより、第２保護絶縁膜上で互いに隣り合う各画素電極同士が第２保護絶縁膜の溝内の透明導電膜を介して導通し難くなるので、隣り合う各画素電極間の短絡が確実に抑制される。
上記透明導電層は、上記第２保護絶縁膜を介して上記各画素電極に重なることにより補助容量を構成していてもよい。
上記の構成によれば、全ての画素にわたって一体に設けられた透明導電層が第２保護絶縁膜を介して各画素電極に重なることにより補助容量を構成しているので、各画素毎に補助容量が設けられたアクティブマトリクス基板において、本発明の作用効果が具体的に奏される。
上記透明導電層は、上記各画素毎に独立して設けられ、上記第２保護絶縁膜を介して上記各画素電極に重なることにより補助容量を構成していてもよい。
上記の構成によれば、各画素毎に独立して設けられた各透明導電層が、第２保護絶縁膜を介して各画素電極に重なることにより補助容量を構成しているので、各画素毎に補助容量が設けられたアクティブマトリクス基板において、本発明の作用効果が具体的に奏される。
上記透明導電層は、上記各画素毎に枠状に設けられ、上記第１保護絶縁膜と上記第２保護絶縁膜との層間には、上記各透明導電層の枠内に透明電極がそれぞれ設けられ、上記透明電極は、上記第２保護絶縁膜を介して上記各画素電極に重なることにより補助容量を構成していてもよい。
上記の構成によれば、透明導電層が各画素毎に枠状に設けられ、第１保護絶縁膜と第２保護絶縁膜との層間において、各透明導電層の枠内に設けられた各透明電極が第２保護絶縁膜を介して各画素電極に重なることにより補助容量を構成しているので、各画素毎に補助容量が設けられたアクティブマトリクス基板において、本発明の作用効果が具体的に奏される。
上記透明導電層は、上記各画素電極よりも厚く形成されていてもよい。
上記の構成によれば、透明導電層が各画素電極よりも厚く形成されていることにより、透明導電層により形成される空間が高くなるので、第２保護絶縁膜の溝内の透明導電膜では、その溝に沿って、断切れがより確実に発生したり、例えば、透明導電膜のエッチングに用いるエッチャントが第２保護絶縁膜の溝の底部に入り込み易くなったりすることになる。
また、本発明に係るアクティブマトリクス基板の製造方法は、マトリクス状に設けられた複数の画素と、上記各画素毎にそれぞれ設けられた複数のスイッチング素子と、上記各スイッチング素子上に設けられた第１保護絶縁膜と、上記第１保護絶縁膜上に設けられた透明導電層と、上記透明導電層上に設けられた第２保護絶縁膜と、上記第２保護絶縁膜上にマトリクス状に設けられ、上記各スイッチング素子にそれぞれ接続された複数の画素電極とを備えたアクティブマトリクス基板を製造する方法であって、基板上に上記各スイッチング素子を形成するスイッチング素子形成工程と、上記形成された各スイッチング素子上に上記第１保護絶縁膜を形成する第１保護絶縁膜形成工程と、上記形成された第１保護絶縁膜を覆うように第１透明導電膜を成膜した後に、該第１透明導電膜をパターニングすることにより、上記透明導電層となる透明導電形成層を形成する透明導電形成層形成工程と、上記透明導電形成層を覆うように、絶縁膜を成膜した後に、該絶縁膜における上記各画素電極が配置する領域の周囲に沿って溝を形成することにより、上記透明導電形成層の一部が露出するように、上記第２保護絶縁膜を形成する第２保護絶縁膜形成工程と、上記形成された第２保護絶縁膜から露出する上記透明導電形成層をエッチングして、該透明導電形成層を上記第２保護絶縁膜の溝の側壁から後退させることにより、上記透明導電層を形成する透明導電層形成工程と、上記形成された透明導電層上の上記第２保護絶縁膜上に第２透明導電膜を成膜した後に、該第２透明導電膜をパターニングすることにより、上記各画素電極を形成する画素電極形成工程とを備えることを特徴とする。
上記の方法によれば、第１保護絶縁膜形成工程において、スイッチング素子形成工程で基板上に形成された各スイッチング素子上に第１保護絶縁膜を形成し、透明導電形成層形成工程において、その第１保護絶縁膜を覆うように第１透明導電膜を成膜した後に、その第１透明導電膜をパターニングすることにより、透明導電形成層を形成し、第２保護絶縁膜形成工程において、その透明導電形成層を覆うように、絶縁膜を成膜した後に、その絶縁膜における各画素電極が配置する領域の周囲に沿って溝を形成することにより、透明導電形成層の一部が露出するように、第２保護絶縁膜を形成し、透明導電層形成工程において、その第２保護絶縁膜から露出する透明導電形成層をエッチングして、その透明導電形成層を第２保護絶縁膜の溝の側壁から後退させることにより、透明導電層を形成し、画素電極形成工程において、その透明導電層上の第２保護絶縁膜上に第２透明導電膜を成膜した後に、その第２透明導電膜をパターニングすることにより、各画素電極を形成するので、第２保護絶縁膜形成工程で形成される第２保護絶縁膜が透明導電層形成工程で形成される透明導電層に対して庇状に配置することになる。そのため、画素電極形成工程において、仮に、第２透明導電膜が第２保護絶縁膜の溝内に残ってしまっても、その溝内の第２透明導電膜では、第２保護絶縁膜の溝に沿って、透明導電層により形成された空間に起因する断切れが発生することになる。これにより、第２保護絶縁膜上で互いに隣り合う各画素電極同士が第２保護絶縁膜の溝内の第２透明導電膜を介して導通し難くなるので、隣り合う各画素電極間の短絡が確実に抑制される。
また、本発明に係るアクティブマトリクス基板の製造方法は、マトリクス状に設けられた複数の画素と、上記各画素毎にそれぞれ設けられた複数のスイッチング素子と、上記各スイッチング素子上に設けられた第１保護絶縁膜と、上記第１保護絶縁膜上に設けられた透明導電層と、上記透明導電層上に設けられた第２保護絶縁膜と、上記第２保護絶縁膜上にマトリクス状に設けられ、上記各スイッチング素子にそれぞれ接続された複数の画素電極とを備えたアクティブマトリクス基板を製造する方法であって、基板上に上記各スイッチング素子を形成するスイッチング素子形成工程と、上記形成された各スイッチング素子上に上記第１保護絶縁膜を形成する第１保護絶縁膜形成工程と、上記形成された第１保護絶縁膜を覆うように第１透明導電膜を成膜した後に、該第１透明導電膜をパターニングすることにより、上記透明導電層となる透明導電形成層を形成する透明導電形成層形成工程と、上記透明導電形成層を覆うように、絶縁膜を成膜した後に、該絶縁膜における上記各画素電極が配置する領域の周囲に沿って溝を形成することにより、上記透明導電形成層の一部が露出するように、上記第２保護絶縁膜を形成する第２保護絶縁膜形成工程と、上記形成された第２保護絶縁膜上に第２透明導電膜を成膜した後に、該第２透明導電膜をパターニングする際に該第２保護絶縁膜から露出する上記透明導電形成層をエッチングして、該透明導電形成層を上記第２保護絶縁膜の溝の側壁から後退させることにより、上記各画素電極及び透明導電層を形成する画素電極形成工程とを備えることを特徴とする。
上記の方法によれば、第１保護絶縁膜形成工程において、スイッチング素子形成工程で基板上に形成された各スイッチング素子上に第１保護絶縁膜を形成し、透明導電形成層形成工程において、その第１保護絶縁膜を覆うように第１透明導電膜を成膜した後に、その第１透明導電膜をパターニングすることにより、透明導電形成層を形成し、第２保護絶縁膜形成工程において、その透明導電形成層を覆うように、絶縁膜を成膜した後に、その絶縁膜における各画素電極が配置する領域の周囲に沿って溝を形成することにより、透明導電形成層の一部が露出するように、第２保護絶縁膜を形成し、画素電極形成工程において、その第２保護絶縁膜上に第２透明導電膜を成膜した後に、その第２透明導電膜をパターニングする際に第２保護絶縁膜から露出する透明導電形成層をエッチングして、透明導電形成層を第２保護絶縁膜の溝の側壁から後退させることにより、各画素電極及び透明導電層を形成するので、第２保護絶縁膜形成工程で形成される第２保護絶縁膜が画素電極形成工程で形成される透明導電層に対して庇状に配置することになる。ここで、画素電極形成工程では、第２透明導電膜をエッチングすると共に、第２保護絶縁膜から露出する透明導電形成層をエッチングして、透明導電形成層を第２保護絶縁膜の溝の側壁から後退させることにより、例えば、エッチングに用いるエッチャントが第２保護絶縁膜の溝内に入り込み易くなるので、第２保護絶縁膜の溝内に第２透明導電膜が残り難くなる。これにより、第２保護絶縁膜上で互いに隣り合う各画素電極同士が第２保護絶縁膜の溝内の第２透明導電膜を介して導通し難くなるので、隣り合う各画素電極間の短絡が確実に抑制される。
上記画素電極形成工程では、上記第２保護絶縁膜の溝内の上記第２透明導電膜を除去すしてもよい。
上記の方法によれば、仮に、第２保護絶縁膜の溝内の第２透明導電膜における断切れが不十分であっても、画素電極形成工程において、第２保護絶縁膜の溝内の第２透明導電膜が除去されるので、隣り合う各画素電極間の短絡がより確実に抑制される。
上記第１透明導電膜は、上記第２透明導電膜よりも厚くてもよい。
上記の方法によれば、透明導電層を形成するための第１透明導電膜が第２透明導電膜よりも厚いことにより、透明導電層により形成される空間が高くなるので、第２保護絶縁膜の溝内の第２透明導電膜では、その溝に沿って、断切れがより確実に発生したり、例えば、第２透明導電膜のエッチングに用いるエッチャントが第２保護絶縁膜の溝の底部に入り込み易くなったりすることになる。
上記第１透明導電膜及び第２透明導電膜は、酸化インジウムと酸化スズとの化合物により構成され、上記透明導電形成層及び第２透明導電膜は、結晶性を有していてもよい。
上記の方法によれば、第１透明導電膜及び第２透明導電膜が酸化インジウムと酸化スズとの化合物、すなわち、ＩＴＯ（Indium Tin Oxide）により構成され、透明導電形成層及び第２透明導電膜が結晶性を有しているので、画素電極工程において、透明導電形成層のエッチングと第２透明導電膜のエッチング（パターニング）とを同じエッチャントを用いて行えることになり、製造工程が短縮される。
上記第１透明導電膜及び第２透明導電膜は、酸化インジウムと酸化亜鉛との化合物により構成されていてもよい。
上記の方法によれば、第１透明導電膜及び第２透明導電膜が、酸化インジウムと酸化亜鉛との化合物、すなわち、ＩＺＯ（Indium Zinc Oxide）により構成されているので、画素電極工程において、透明導電形成層のエッチングと第２透明導電膜のエッチング（パターニング）とを同じエッチャントを用いて行えることになり、製造工程が短縮される。
また、本発明に係る液晶表示パネルは、互いに対向するように設けられたアクティブマトリクス基板及び対向基板と、上記アクティブマトリクス基板及び対向基板の間に設けられた液晶層とを備えた液晶表示パネルであって、上記アクティブマトリクス基板は、マトリクス状に設けられた複数の画素と、上記各画素毎にそれぞれ設けられた複数のスイッチング素子と、上記各スイッチング素子上に設けられた第１保護絶縁膜と、上記第１保護絶縁膜上に設けられた透明導電層と、上記透明導電層上に設けられた第２保護絶縁膜と、上記第２保護絶縁膜上にマトリクス状に設けられ、上記各スイッチング素子にそれぞれ接続された複数の画素電極とを備え、上記第２保護絶縁膜には、上記各画素電極の周囲に沿って上記第１保護絶縁膜が露出するように溝が形成され、上記透明導電層は、上記第２保護絶縁膜の溝に沿って該溝の側壁から凹んだ状態で該溝の側壁から露出するように設けられていることを特徴とする。
上記の構成によれば、アクティブマトリクス基板において、各画素電極の下層の第２保護絶縁膜には、各画素電極の周囲に沿って第１保護絶縁膜が露出するように、溝が形成され、各スイッチング素子の上層の第１保護絶縁膜と第２保護絶縁膜との層間には、第２保護絶縁膜の溝に沿って、溝の側壁から凹んだ状態で溝の側壁から露出するように、透明導電層が設けられているので、すなわち、透明導電層上の第２保護絶縁膜が透明導電層に対して庇状に設けられているので、仮に、各画素電極を形成するための透明導電膜が第２保護絶縁膜の溝内に残ってしまっても、その溝内の透明導電膜では、第２保護絶縁膜の溝に沿って、透明導電層により形成された空間に起因する断切れが発生することになる。これにより、アクティブマトリクス基板において、第２保護絶縁膜上で互いに隣り合う各画素電極同士が第２保護絶縁膜の溝内の透明導電膜を介して導通し難くなるので、アクティブマトリクス基板を備えた液晶表示パネルにおいて、隣り合う各画素電極間の短絡が確実に抑制される。
本発明によれば、各スイッチング素子の上層の第１保護絶縁膜と各画素電極の下層の第２保護絶縁膜との層間に配置する透明導電層が、第２保護絶縁膜の溝に沿って溝の側壁から凹んだ状態で溝の側壁から露出するように設けられているので、隣り合う各画素電極間の短絡を確実に抑制することができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
《発明の実施形態１》
図１〜図１１は、本発明に係るアクティブマトリクス基板及びその製造方法、並びに液晶表示パネルの実施形態１を示している。具体的に、図１は、本実施形態のアクティブマトリクス基板３０ａを備えた液晶表示パネル５０の断面図である。また、図２は、アクティブマトリクス基板３０ａの平面図であり、図３は、図２中の領域Ｘを拡大した部分拡大図である。さらに、図４、図５、図６及び図７は、各々、図２中のIV−IV線、V−V線、VI−VI線及びVII−VII線に沿ったアクティブマトリクス基板３０ａの断面図である。
図１〜図１１は、本発明に係るアクティブマトリクス基板及びその製造方法、並びに液晶表示パネルの実施形態１を示している。具体的に、図１は、本実施形態のアクティブマトリクス基板３０ａを備えた液晶表示パネル５０の断面図である。また、図２は、アクティブマトリクス基板３０ａの平面図であり、図３は、図２中の領域Ｘを拡大した部分拡大図である。さらに、図４、図５、図６及び図７は、各々、図２中のIV−IV線、V−V線、VI−VI線及びVII−VII線に沿ったアクティブマトリクス基板３０ａの断面図である。
液晶表示パネル５０は、図１に示すように、互いに対向するように設けられたアクティブマトリクス基板３０ａ及び対向基板４０と、アクティブマトリクス基板３０ａ及び対向基板４０の間に設けられた液晶層４５と、アクティブマトリクス基板３０ａ及び対向基板４０を互いに接着すると共に、アクティブマトリクス基板３０ａ及び対向基板４０の間に液晶層４５を封入するために枠状に設けられたシール材４６とを備えている。また、液晶表示パネル５０では、図１に示すように、シール材４６の内側に画像表示を行う表示領域Ｄが規定され、対向基板４０から露出するアクティブマトリクス基板３０ａの表面に端子領域Ｔが規定されている。ここで、表示領域Ｄには、各々、画像の最小単位を構成する複数の画素Ｐ（図２参照）がマトリクス状に配置されている。
アクティブマトリクス基板３０ａは、図２に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線１１ｂと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１７ａと、各ゲート線１１ａ及び各ソース線１７ａの交差部分毎、すなわち、各画素Ｐ毎にそれぞれスイッチング素子として設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａ上に設けられた第１保護絶縁膜２０ａ（図４〜図７参照）と、第１保護絶縁膜２０ａ上に設けられた第２保護絶縁膜２２ａと、第２保護絶縁膜２２ａ上にマトリクス状に設けられた複数の画素電極２３ａと、各画素電極２３ａを覆うように設けられた配向膜（不図示）とを備えている。
ＴＦＴ５ａは、図２及び図４に示すように、絶縁基板１０上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられ、ゲート電極１１ａａに重なるように配置された半導体層１３と、半導体層１３上に設けられ、互いに離間するように配置されたソース電極１７ａａ及びドレイン電極１７ｂとを備えている。
ゲート電極１１ａａは、図２に示すように、各ゲート線１１ａが幅広に形成された部分である。ここで、ゲート線１１ａは、図２及び図７に示すように、端子領域Ｔに引き出され、その端子領域Ｔにおいて、ゲート絶縁膜１２及び第１保護絶縁膜２０ａに形成されたコンタクトホール２０ａｃｃ、そのコンタクトホール２０ａｃｃ内に形成された透明導電層２１ｄ、及び第２保護絶縁膜２２ａに形成されたコンタクトホール２２ａｃｂを介して、ゲート端子２３ｂに接続されている。
ソース電極１７ａａは、図２に示すように、各ソース線１７ａが側方にＬ字状に突出した部分である。ここで、ソース電極１７ａａ及びソース線１７ａは、図４及び図６に示すように、第１金属層１４ａ、第２金属層１５ａ及び第３金属層１６ａが順に積層された積層構造を有している。また、ソース線１７ａは、図２に示すように、端子領域Ｔに引き出され、その端子領域Ｔにおいて、第１保護絶縁膜２０ａ及び第２保護絶縁膜２２ａに形成されたコンタクトホール（破線部）を介して、ソース端子２３ｃに接続されている。
ドレイン電極１７ｂは、図２及び図４に示すように、第１保護絶縁膜２０ａに形成されたコンタクトホール２０ａｃａ、そのコンタクトホール２０ａｃａ内に形成された透明導電層２１ｃ、及び第２保護絶縁膜２２ａに形成されたコンタクトホール２２ａｃａを介して画素電極２３ａに接続されている。また、ドレイン電極１７ｂは、図４に示すように、第１金属層１４ｂ、第２金属層１５ｂ及び第３金属層１６ｂが順に積層された積層構造を有している。
第１保護絶縁膜２０ａは、図４〜図７に示すように、下層保護絶縁膜１８ａ及び上層保護絶縁膜１９ａが順に積層された積層構造を有している。
第２保護絶縁膜２２ａには、図２、図４及び図６に示すように、各画素電極２３ａの周囲に沿って、第１保護絶縁膜２０ａが露出するように格子状の溝Ｇが設けられている。
第１保護絶縁膜２０ａと第２保護絶縁膜２２ａとの層間には、図２に示すように、各画素Ｐ毎に枠状の透明導電層２１ｂが設けられ、その枠内に、画素電極２３ａと重なるように透明電極２１ａ、並びに第１保護絶縁膜２０ａのコンタクトホール２０ａｃａ及び第２保護絶縁膜２２ａのコンタクトホール２２ａｃａに重なるように透明導電層２１ｃが設けられている。
透明導電層２１ｂは、図４及び図６に示すように、第２保護絶縁膜２２ａの溝Ｇに沿って、溝Ｇの側壁Ｗから凹んだ状態で溝Ｇの側壁Ｗから露出するように設けられている。ここで、隣り合う各画素Ｐにおいて、図３に示すように、透明導電層２１ｂの間隔Ｃａ（例えば、３．２μｍ〜２２．２μｍ）は、第２保護絶縁膜２２ａの溝Ｇの幅Ｃｂ（例えば、３μｍ〜２２μｍ）よりも０．２μｍ程度以上広くなっている。
透明電極２１ａは、図２、図４〜図６に示すように、ゲート絶縁膜１２及び第１保護絶縁膜２０ａに形成されたコンタクトホール２０ａｃｂを介して、容量線１１ｂに接続されていると共に、第２保護絶縁膜２２ａを介して各画素電極２３ａと重なっていることにより、補助容量６を構成している。
対向基板４０は、例えば、ガラス基板などの絶縁基板（不図示）と、その絶縁基板上に格子状に設けられたブラックマトリクス（不図示）と、そのブラックマトリクスの各格子間に赤色層、緑色層及び青色層などがそれぞれ設けられたカラーフィルター（不図示）と、それらのブラックマトリクス及びカラーフィルターを覆うように設けられた共通電極（不図示）と、その共通電極を覆うように設けられた配向膜（不図示）とを備えている。
液晶層４５は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
上記構成の液晶表示パネル５０では、各画素Ｐにおいて、ゲート線１１ａからの走査信号に応じてＴＦＴ５ａがオン状態になったときに、ソース線１７ａからの表示信号に応じて画素電極２３ａに所定の電荷が書き込まれることにより、アクティブマトリクス基板３０ａ上の各画素電極２３ａと対向基板４０上の共通電極との間で電位差が生じ、液晶層４５、すなわち、各画素Ｐの液晶容量、及びその液晶容量に並列に接続された補助容量６に所定の電圧が印加される。そして、液晶表示パネル５０では、液晶層４５の印加電圧の大きさに応じて、液晶層４５の配向状態が変わることを利用して、各画素Ｐ毎にパネル内を透過する光の透過率を調整することにより、画像を表示するようになっている。
次に、本実施形態のアクティブマトリクス基板３０ａを製造する方法について、図８〜図１１を用いて説明する。ここで、図８〜図１１は、図４〜図７の断面図におけるアクティブマトリクス基板３０ａの各部分にそれぞれ対応して、本実施形態のアクティブマトリクス基板３０ａの製造工程を連続的に断面で示す説明図である。具体的に、図８〜図１１の各下辺において、領域Ｓｗは、図４の断面図に対応し、領域Ｃｓは、図５の断面図に対応し、領域Ｓｂは、図６の断面図に対応し、領域Ｔｇは、図７の断面図に対応する。なお、本実施形態の製造方法は、ＴＦＴ（スイッチング素子）形成工程、第１保護絶縁膜形成工程、透明導電形成層形成工程、第２保護絶縁膜形成工程、透明導電層形成工程及び画素電極形成工程を備える。
＜ＴＦＴ形成工程＞
まず、ガラス基板などの絶縁基板１０の基板全体に、例えば、スパッタリング法により、アルミニウム膜（厚さ５０ｎｍ〜３５０ｎｍ程度）、チタン膜（厚さ５０ｎｍ〜２００ｎｍ程度）及び窒化チタン膜（厚さ５ｎｍ〜２０ｎｍ程度）を順に成膜して、金属積層膜を形成した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図８（ａ）に示すように、ゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂを形成する。
まず、ガラス基板などの絶縁基板１０の基板全体に、例えば、スパッタリング法により、アルミニウム膜（厚さ５０ｎｍ〜３５０ｎｍ程度）、チタン膜（厚さ５０ｎｍ〜２００ｎｍ程度）及び窒化チタン膜（厚さ５ｎｍ〜２０ｎｍ程度）を順に成膜して、金属積層膜を形成した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図８（ａ）に示すように、ゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂを形成する。
続いて、ゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂが形成された基板全体に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン膜又は窒化シリコン膜などの無機絶縁膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、図８（ｂ）に示すように、ゲート絶縁膜１２を形成する。
さらに、ゲート絶縁膜１２が形成された基板全体に、例えば、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（厚さ２０ｎｍ〜２００ｎｍ程度）を成膜した後に、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図８（ｃ）に示すように、半導体層１３を形成する。
引き続いて、半導体層１３が形成された基板全体に、例えば、スパッタリング法により、第１金属層１４ａ及び１４ｂとなる窒化モリブデン膜（厚さ２０ｎｍ〜１００ｎｍ程度）、第２金属層１５ａ及び１５ｂとなるアルミニウム膜（厚さ５０ｎｍ〜３５０ｎｍ程度）、並びに第３金属層１６ａ及び１６ｂとなる窒化モリブデン膜（厚さ５０ｎｍ〜２００ｎｍ程度）を順に成膜して、金属積層膜を形成した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図９（ａ）に示すように、ソース線１７ａ、ソース電極１７ａａ及びドレイン電極１７ｂを形成して、ＴＦＴ５ａを形成する。なお、本実施形態では、金属積層膜を構成する上層及び下層の高融点金属膜として、窒化モリブデン膜を例示したが、この高融点金属膜は、チタン膜、タングステン膜又はそれらの合金膜などであってもよい。
＜第１保護絶縁膜形成工程＞
まず、上記ＴＦＴ形成工程でＴＦＴ５ａが形成された基板全体に、図９（ｂ）に示すように、例えば、ＣＶＤ法により、酸化シリコン膜又は窒化シリコン膜などの無機絶縁膜（厚さ５０ｎｍ〜５００ｎｍ程度）１８を成膜する。
まず、上記ＴＦＴ形成工程でＴＦＴ５ａが形成された基板全体に、図９（ｂ）に示すように、例えば、ＣＶＤ法により、酸化シリコン膜又は窒化シリコン膜などの無機絶縁膜（厚さ５０ｎｍ〜５００ｎｍ程度）１８を成膜する。
続いて、無機絶縁膜１８が成膜された基板全体に、例えば、スピンコート法又はスリットコート法により、透明な感光性樹脂膜（厚さ１μｍ〜４μｍ程度）を塗布した後に、その感光性樹脂膜に対して、露光、現像及び焼成することにより、図９（ｃ）に示すように、上層保護絶縁膜１９ａを形成する。
さらに、上層保護絶縁膜１９ａから露出する無機絶縁膜１８に対して、ウエットエッチング又はドライエッチングを行うことにより、図１０（ａ）に示すように、コンタクトホール２０ａｃａ、２０ａｃｂ及び２０ａｃｃを形成して、下層保護絶縁膜１８ａ及び上層保護絶縁膜１９ａからなる第１保護絶縁膜２０ａを形成する。
＜透明導電形成層形成工程＞
上記第１保護絶縁膜形成工程で第１保護絶縁膜２０ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの第１透明導電膜（厚さ５０ｎｍ〜３００ｎｍ程度）２１を成膜した後に、その第１透明導電膜２１に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１０（ｂ）に示すように、透明電極２１ａ、透明導電形成層２１ｂａ、並びに透明導電層２１ｃ及び２１ｄを形成する。
上記第１保護絶縁膜形成工程で第１保護絶縁膜２０ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの第１透明導電膜（厚さ５０ｎｍ〜３００ｎｍ程度）２１を成膜した後に、その第１透明導電膜２１に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１０（ｂ）に示すように、透明電極２１ａ、透明導電形成層２１ｂａ、並びに透明導電層２１ｃ及び２１ｄを形成する。
＜第２保護絶縁膜形成工程＞
上記透明導電形成層形成工程で透明電極２１ａ、透明導電形成層２１ｂａ、並びに透明導電層２１ｃ及び２１ｄが形成された基板全体に、図１０（ｃ）に示すように、例えば、ＣＶＤ法により、酸化シリコン膜又は窒化シリコン膜などの無機絶縁膜（厚さ５０ｎｍ〜５００ｎｍ程度）２２を成膜した後に、その無機絶縁膜２２に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１１（ａ）に示すように、コンタクトホール２２ａｃａ及び２２ａｃｂ、並びに画素電極２３ａが形成される領域の周囲に沿って透明導電形成層２１ｂａの一部が露出するように溝Ｇを格子状に形成して、第２保護絶縁膜２２ａを形成する。
上記透明導電形成層形成工程で透明電極２１ａ、透明導電形成層２１ｂａ、並びに透明導電層２１ｃ及び２１ｄが形成された基板全体に、図１０（ｃ）に示すように、例えば、ＣＶＤ法により、酸化シリコン膜又は窒化シリコン膜などの無機絶縁膜（厚さ５０ｎｍ〜５００ｎｍ程度）２２を成膜した後に、その無機絶縁膜２２に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１１（ａ）に示すように、コンタクトホール２２ａｃａ及び２２ａｃｂ、並びに画素電極２３ａが形成される領域の周囲に沿って透明導電形成層２１ｂａの一部が露出するように溝Ｇを格子状に形成して、第２保護絶縁膜２２ａを形成する。
＜透明導電層形成工程＞
上記第２保護絶縁膜形成工程で第２保護絶縁膜２２ａが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、感光性樹脂膜（厚さ１μｍ〜４μｍ程度）を塗布した後に、その感光性樹脂膜に対して、露光、現像及び焼成することによりレジストＲを形成し、そのレジストＲから露出する透明導電形成層２１ｂａに対して、ウエットエッチングを行うことにより、透明導電形成層２１ｂａを第２保護絶縁膜２２ａの溝Ｇの側壁Ｗから後退させて、図１１（ｂ）に示すように、透明導電層２１ｂを形成する。
上記第２保護絶縁膜形成工程で第２保護絶縁膜２２ａが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、感光性樹脂膜（厚さ１μｍ〜４μｍ程度）を塗布した後に、その感光性樹脂膜に対して、露光、現像及び焼成することによりレジストＲを形成し、そのレジストＲから露出する透明導電形成層２１ｂａに対して、ウエットエッチングを行うことにより、透明導電形成層２１ｂａを第２保護絶縁膜２２ａの溝Ｇの側壁Ｗから後退させて、図１１（ｂ）に示すように、透明導電層２１ｂを形成する。
＜画素電極形成工程＞
上記透明導電層形成工程で用いたレジストＲの剥離洗浄を行った基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの第２透明導電膜（厚さ３０ｎｍ〜１５０ｎｍ程度）２３を成膜した後に、その第２透明導電膜２３に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１１（ｃ）に示すように、画素電極２３ａ、ゲート端子２３ｂ及びソース端子２３ｃ（図２参照）を形成する。
上記透明導電層形成工程で用いたレジストＲの剥離洗浄を行った基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの第２透明導電膜（厚さ３０ｎｍ〜１５０ｎｍ程度）２３を成膜した後に、その第２透明導電膜２３に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１１（ｃ）に示すように、画素電極２３ａ、ゲート端子２３ｂ及びソース端子２３ｃ（図２参照）を形成する。
以上のようにして、本実施形態のアクティブマトリクス基板３０ａを製造することができる。
以上説明したように、本実施形態のアクティブマトリクス基板３０ａ及びその製造方法、並びに液晶表示パネル５０によれば、第１保護絶縁膜形成工程において、ＴＦＴ形成工程で絶縁基板１０上に形成された各ＴＦＴ５ａ上に第１保護絶縁膜２０ａを形成し、透明導電形成層形成工程において、第１保護絶縁膜２０ａを覆うように第１透明導電膜２１を成膜した後に、第１透明導電膜２１をパターニングすることにより、透明導電形成層２１ｂａを形成し、第２保護絶縁膜形成工程において、透明導電形成層２１ｂａを覆うように、無機絶縁膜２２を成膜した後に、無機絶縁膜２２における各画素電極２３ａが配置する領域の周囲に沿って溝Ｇを形成することにより、透明導電形成層２１ｂａの一部が露出するように、第２保護絶縁膜２２ａを形成し、透明導電層形成工程において、第２保護絶縁膜２２ａから露出する透明導電形成層２１ｂａをエッチングして、透明導電形成層２１ｂａを第２保護絶縁膜２１の溝Ｇの側壁Ｗから後退させることにより、透明導電層２１ｂを形成し、画素電極形成工程において、透明導電層２１ｂ上の第２保護絶縁膜２２ａ上に第２透明導電膜２３を成膜した後に、第２透明導電膜２３をパターニングすることにより、各画素電極２３ａを形成するので、第２保護絶縁膜形成工程で形成される第２保護絶縁膜２２ａが透明導電層形成工程で形成される透明導電層２１ｂに対して庇状に配置することになる。そのため、画素電極形成工程において、仮に、第２透明導電膜２３が第２保護絶縁膜２２ａの溝Ｇ内に残ってしまっても、図１１（ｃ）に示すように、その溝Ｇ内の第２透明導電膜２３において、第２保護絶縁膜２２ａの溝Ｇに沿って、透明導電層２１ｂにより形成された空間に起因する断切れを発生させることができる。これにより、アクティブマトリクス基板３０ａにおいて、第２保護絶縁膜２２ａ上で互いに隣り合う各画素電極２３ａ同士が第２保護絶縁膜２２ａの溝Ｇ内の第２透明導電膜２３を介して導通し難くなるので、アクティブマトリクス基板３０ａ及びそれを備えた液晶表示パネル５０において、隣り合う各画素電極２３ａ間の短絡を確実に抑制することができる。
また、本実施形態のアクティブマトリクス基板３０ａ及びその製造方法によれば、第２保護絶縁膜２２ａの溝Ｇ内の第２透明導電膜２３における断切れが不十分であっても、画素電極形成工程において、第２保護絶縁膜２２ａの溝Ｇ内の第２透明導電膜２３をウエットエッチングにより除去することができるので、隣り合う各画素電極２３ａ間の短絡をより確実に抑制することができる。
また、本実施形態のアクティブマトリクス基板３０ａ及びその製造方法によれば、透明導電層２１ｂを形成するための第１透明導電膜２１が第２透明導電膜２３よりも厚いことにより、透明導電層２１ｂにより形成される空間が高くなるので、第２保護絶縁膜２２ａの溝Ｇ内の第２透明導電膜２３において、その溝Ｇに沿って、断切れをより確実に発生させることができ、また、第２透明導電膜２３のエッチングに用いるエッチャントを第２保護絶縁膜２２ａの溝Ｇの底部に入り込み易くすることができる。
また、本実施形態のアクティブマトリクス基板３０ａによれば、半導体層１３が酸化物半導体により構成されているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴ５ａを実現することができる。
《発明の実施形態２》
図１２〜図１４は、本発明に係るアクティブマトリクス基板及びその製造方法、並びに液晶表示パネルの実施形態２を示している。具体的に、図１２〜図１４は、本実施形態のアクティブマトリクス基板３０ｂの製造工程を連続的に断面で示す説明図である。ここで、上記実施形態１と同様に、図１２〜図１４の各下辺において、領域Ｓｗは、ＴＦＴの部分の断面図に対応し、領域Ｃｓは、容量線の部分の断面図に対応し、領域Ｓｂは、ソース線の部分の断面図に対応し、領域Ｔｇは、ゲート端子の部分の断面図に対応する。なお、以下の各実施形態において、図１〜図１１と同じ部分については同じ符号を付して、その詳細な説明を省略する。
図１２〜図１４は、本発明に係るアクティブマトリクス基板及びその製造方法、並びに液晶表示パネルの実施形態２を示している。具体的に、図１２〜図１４は、本実施形態のアクティブマトリクス基板３０ｂの製造工程を連続的に断面で示す説明図である。ここで、上記実施形態１と同様に、図１２〜図１４の各下辺において、領域Ｓｗは、ＴＦＴの部分の断面図に対応し、領域Ｃｓは、容量線の部分の断面図に対応し、領域Ｓｂは、ソース線の部分の断面図に対応し、領域Ｔｇは、ゲート端子の部分の断面図に対応する。なお、以下の各実施形態において、図１〜図１１と同じ部分については同じ符号を付して、その詳細な説明を省略する。
上記実施形態１では、ドレイン電極１７ｂを形成するための第３金属層１６ｂを相対的に薄く形成してアクティブマトリクス基板３０ａを製造する方法を例示したが、本実施形態では、ドレイン電極１７ｄを形成するための第３金属層１６ｄａを相対的に厚く形成してアクティブマトリクス基板３０ｂを製造する方法を例示する。
本実施形態の液晶表示パネルは、互いに対向するように設けられたアクティブマトリクス基板３０ｂ及び対向基板（４０）と、アクティブマトリクス基板３０ｂ及び対向基板（４０）の間に設けられた液晶層（４５）と、アクティブマトリクス基板３０ｂ及び対向基板（４０）を互いに接着すると共に、アクティブマトリクス基板３０ｂ及び対向基板（４０）の間に液晶層（４５）を封入するために枠状に設けられたシール材（４６）とを備えている。
アクティブマトリクス基板３０ｂでは、図１４（ｃ）に示すように、上記実施形態１のアクティブマトリクス基板３０ａに比べて、第２金属層１５ｃ及び１５ｄが相対的に薄く形成され、第３金属層１６ｃ及び１６ｄが相対的に厚く形成され、第１保護絶縁膜２０ａと第２保護絶縁膜２２ａとの層間に配置していた透明導電層２１ｃ及び２１ｄが省略され、その他の構成が上記実施形態１のアクティブマトリクス基板３０ａの構成と実質的に同じになっている。
次に、本実施形態のアクティブマトリクス基板３０ｂを製造する方法について、図１２〜図１４を用いて説明する。なお、本実施形態の製造方法は、ＴＦＴ形成工程、第１保護絶縁膜形成工程、透明導電形成層形成工程、第２保護絶縁膜形成工程、透明導電層形成工程及び画素電極形成工程を備える。
＜ＴＦＴ形成工程＞
上記実施形態１と同様に、ゲート線１１ａ、ゲート電極１１ａａ、容量線１１ｂ、ゲート絶縁膜１２及び半導体層１３を順に形成した基板全体に、例えば、スパッタリング法により、第１金属層１４ａ及び１４ｂとなる窒化モリブデン膜（厚さ２０ｎｍ〜１００ｎｍ程度）、第２金属層１５ｃ及び１５ｄとなるアルミニウム膜（厚さ５０ｎｍ〜３５０ｎｍ程度）、及び第３金属層１６ｃ及び１６ｄａとなる窒化モリブデン膜（厚さ１００ｎｍ〜３００ｎｍ程度）を順に成膜して、金属積層膜を形成した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１２（ａ）に示すように、ソース線１７ｃ、ソース電極１７ｃａ及びドレイン電極形成部１７ｄａを形成して、ＴＦＴ形成部５ｂａを形成する。
上記実施形態１と同様に、ゲート線１１ａ、ゲート電極１１ａａ、容量線１１ｂ、ゲート絶縁膜１２及び半導体層１３を順に形成した基板全体に、例えば、スパッタリング法により、第１金属層１４ａ及び１４ｂとなる窒化モリブデン膜（厚さ２０ｎｍ〜１００ｎｍ程度）、第２金属層１５ｃ及び１５ｄとなるアルミニウム膜（厚さ５０ｎｍ〜３５０ｎｍ程度）、及び第３金属層１６ｃ及び１６ｄａとなる窒化モリブデン膜（厚さ１００ｎｍ〜３００ｎｍ程度）を順に成膜して、金属積層膜を形成した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１２（ａ）に示すように、ソース線１７ｃ、ソース電極１７ｃａ及びドレイン電極形成部１７ｄａを形成して、ＴＦＴ形成部５ｂａを形成する。
＜第１保護絶縁膜形成工程＞
まず、上記ＴＦＴ形成工程でＴＦＴ形成部５ｂａが形成された基板全体に、図１２（ｂ）に示すように、例えば、ＣＶＤ法により、酸化シリコン膜又は窒化シリコン膜などの無機絶縁膜（厚さ５０ｎｍ〜５００ｎｍ程度）１８を成膜する。
まず、上記ＴＦＴ形成工程でＴＦＴ形成部５ｂａが形成された基板全体に、図１２（ｂ）に示すように、例えば、ＣＶＤ法により、酸化シリコン膜又は窒化シリコン膜などの無機絶縁膜（厚さ５０ｎｍ〜５００ｎｍ程度）１８を成膜する。
続いて、無機絶縁膜１８が成膜された基板全体に、例えば、スピンコート法又はスリットコート法により、透明な感光性樹脂膜（厚さ１μｍ〜４μｍ程度）を塗布した後に、その感光性樹脂膜に対して、露光、現像及び焼成することにより、図１２（ｃ）に示すように、上層保護絶縁膜１９ａを形成する。
さらに、上層保護絶縁膜１９ａから露出する無機絶縁膜１８に対して、ウエットエッチング又はドライエッチングを行うことにより、図１３（ａ）に示すように、コンタクトホール２０ａｃａ、２０ａｃｂ及び２０ａｃｃを形成して、下層保護絶縁膜１８ａ及び上層保護絶縁膜１９ａからなる第１保護絶縁膜２０ａを形成する。このとき、ドレイン電極形成部１７ｄａの第３金属層１６ｄａの上層部が除去されることにより、第３金属層１６ｄｂ、ドレイン電極形成部１７ｄｂ及びＴＦＴ形成部５ｂｂが形成される。
＜透明導電形成層形成工程＞
上記第１保護絶縁膜形成工程で第１保護絶縁膜２０ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの第１透明導電膜（厚さ５０ｎｍ〜３００ｎｍ程度）２１を成膜した後に、その第１透明導電膜２１に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１３（ｂ）に示すように、透明電極２１ａ及び透明導電形成層２１ｂａを形成する。
上記第１保護絶縁膜形成工程で第１保護絶縁膜２０ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの第１透明導電膜（厚さ５０ｎｍ〜３００ｎｍ程度）２１を成膜した後に、その第１透明導電膜２１に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１３（ｂ）に示すように、透明電極２１ａ及び透明導電形成層２１ｂａを形成する。
＜第２保護絶縁膜形成工程＞
上記透明導電形成層形成工程で透明電極２１ａ及び透明導電形成層２１ｂａが形成された基板全体に、図１３（ｃ）に示すように、例えば、ＣＶＤ法により、酸化シリコン膜又は窒化シリコン膜などの無機絶縁膜（厚さ５０ｎｍ〜５００ｎｍ程度）２２を成膜した後に、その無機絶縁膜２２に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１４（ａ）に示すように、コンタクトホール２２ａｃｂ及び２２ａｃｃ、並びに画素電極２３ａが形成される領域の周囲に沿って透明導電形成層２１ｂａの一部が露出するように溝Ｇを格子状に形成して、第２保護絶縁膜２２ａを形成する。このとき、ドレイン電極形成部１７ｄｂの第３金属層１６ｄｂの上層部が除去されることにより、第３金属層１６ｄ、ドレイン電極１７ｄ及びＴＦＴ５ｂが形成される。
上記透明導電形成層形成工程で透明電極２１ａ及び透明導電形成層２１ｂａが形成された基板全体に、図１３（ｃ）に示すように、例えば、ＣＶＤ法により、酸化シリコン膜又は窒化シリコン膜などの無機絶縁膜（厚さ５０ｎｍ〜５００ｎｍ程度）２２を成膜した後に、その無機絶縁膜２２に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１４（ａ）に示すように、コンタクトホール２２ａｃｂ及び２２ａｃｃ、並びに画素電極２３ａが形成される領域の周囲に沿って透明導電形成層２１ｂａの一部が露出するように溝Ｇを格子状に形成して、第２保護絶縁膜２２ａを形成する。このとき、ドレイン電極形成部１７ｄｂの第３金属層１６ｄｂの上層部が除去されることにより、第３金属層１６ｄ、ドレイン電極１７ｄ及びＴＦＴ５ｂが形成される。
＜透明導電層形成工程＞
上記第２保護絶縁膜形成工程で形成された第２保護絶縁膜２２ａから露出する透明導電形成層２１ｂａに対して、ウエットエッチングを行うことにより、透明導電形成層２１ｂａを第２保護絶縁膜２２ａの溝Ｇの側壁Ｗから後退させて、図１４（ｂ）に示すように、透明導電層２１ｂを形成する。
上記第２保護絶縁膜形成工程で形成された第２保護絶縁膜２２ａから露出する透明導電形成層２１ｂａに対して、ウエットエッチングを行うことにより、透明導電形成層２１ｂａを第２保護絶縁膜２２ａの溝Ｇの側壁Ｗから後退させて、図１４（ｂ）に示すように、透明導電層２１ｂを形成する。
＜画素電極形成工程＞
上記透明導電層形成工程で透明導電層２１ｂが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの第２透明導電膜（厚さ３０ｎｍ〜１５０ｎｍ程度）２３を成膜した後に、その第２透明導電膜２３に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１４（ｃ）に示すように、画素電極２３ａ、ゲート端子２３ｂ及びソース端子（２３ｃ）を形成する。
上記透明導電層形成工程で透明導電層２１ｂが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの第２透明導電膜（厚さ３０ｎｍ〜１５０ｎｍ程度）２３を成膜した後に、その第２透明導電膜２３に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１４（ｃ）に示すように、画素電極２３ａ、ゲート端子２３ｂ及びソース端子（２３ｃ）を形成する。
以上のようにして、本実施形態のアクティブマトリクス基板３０ｂを製造することができる。
以上説明したように、本実施形態のアクティブマトリクス基板３０ｂ及びその製造方法によれば、上記実施形態１と同様に、ＴＦＴ５ｂの上層の第１保護絶縁膜２０ａと各画素電極２３ａの下層の第２保護絶縁膜２２ａとの層間に配置する透明導電層２１ｂが、第２保護絶縁膜２２ａの溝Ｇに沿って溝Ｇの側壁Ｗから凹んだ状態で溝Ｇの側壁Ｗから露出するように設けられているので、隣り合う各画素電極２３ａ間の短絡を確実に抑制することができる。
また、本実施形態のアクティブマトリクス基板３０ｂ及びその製造方法によれば、上記実施形態１のように、第１保護絶縁膜２０ａのコンタクトホール２０ａｃａ内に透明導電層２１が配置しないので、透明導電層２１ｂを形成するためのレジストＲが不必要になり、製造工程を短縮することができると共に、製造コストを低減することができる。
《発明の実施形態３》
図１５は、本実施形態のアクティブマトリクス基板３０ａの製造工程を断面で示す説明図である。
図１５は、本実施形態のアクティブマトリクス基板３０ａの製造工程を断面で示す説明図である。
上記各実施形態では、透明導電層２１ｂと画素電極２３ａとを異なる工程でパターニングするアクティブマトリクス基板３０ａ及び３０ｂの製造方法を例示したが、本実施形態では、透明導電層２１ｂと画素電極２３ａとを同一の工程でパターニングするアクティブマトリクス基板３０ａの製造方法を例示する。
以下に、本実施形態のアクティブマトリクス基板３０ａを製造する方法について、図１５を用いて説明する。ここで、本実施形態の製造方法は、ＴＦＴ形成工程、第１保護絶縁膜形成工程、透明導電形成層形成工程、第２保護絶縁膜形成工程及び画素電極形成工程を備える。なお、ＴＦＴ形成工程、第１保護絶縁膜形成工程及び透明導電形成層形成工程については、上記実施形態１と実質的に同じであるので、その詳細な説明を省略する。
＜第２保護絶縁膜形成工程＞
上記透明導電形成層形成工程で透明電極２１ａ、透明導電形成層２１ｂａ、並びに透明導電層２１ｃ及び２１ｄが形成された基板全体に、図１０（ｃ）に示すように、例えば、ＣＶＤ法により、酸化シリコン膜又は窒化シリコン膜などの無機絶縁膜（厚さ５０ｎｍ〜５００ｎｍ程度）２２を成膜した後に、その無機絶縁膜２２に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、コンタクトホール２２ａｃａ及び２２ａｃｂ、並びに画素電極２３ａが形成される領域の周囲に沿って透明導電形成層２１ｂａの一部が露出するように溝Ｇを形成して、第２保護絶縁膜２２ａを形成する（図１１（ａ）参照）。このとき、上記透明導電形成層形成工程で形成された透明電極２１ａ、透明導電形成層２１ｂａ、並びに透明導電層２１ｃ及び２１ｄは、ＣＶＤ成膜の際に加熱されることにより、結晶化する。
上記透明導電形成層形成工程で透明電極２１ａ、透明導電形成層２１ｂａ、並びに透明導電層２１ｃ及び２１ｄが形成された基板全体に、図１０（ｃ）に示すように、例えば、ＣＶＤ法により、酸化シリコン膜又は窒化シリコン膜などの無機絶縁膜（厚さ５０ｎｍ〜５００ｎｍ程度）２２を成膜した後に、その無機絶縁膜２２に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、コンタクトホール２２ａｃａ及び２２ａｃｂ、並びに画素電極２３ａが形成される領域の周囲に沿って透明導電形成層２１ｂａの一部が露出するように溝Ｇを形成して、第２保護絶縁膜２２ａを形成する（図１１（ａ）参照）。このとき、上記透明導電形成層形成工程で形成された透明電極２１ａ、透明導電形成層２１ｂａ、並びに透明導電層２１ｃ及び２１ｄは、ＣＶＤ成膜の際に加熱されることにより、結晶化する。
＜画素電極形成工程＞
まず、上記第２保護絶縁膜形成工程で第２保護絶縁膜２２ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの第２透明導電膜（厚さ３０ｎｍ〜１５０ｎｍ程度）を成膜した後に、第２透明導電膜２３を１５０℃以上でアニール処理することにより、図１５（ａ）に示すように、第２透明導電膜２３を結晶化する。
まず、上記第２保護絶縁膜形成工程で第２保護絶縁膜２２ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜などの第２透明導電膜（厚さ３０ｎｍ〜１５０ｎｍ程度）を成膜した後に、第２透明導電膜２３を１５０℃以上でアニール処理することにより、図１５（ａ）に示すように、第２透明導電膜２３を結晶化する。
続いて、結晶化された第２透明導電膜２３に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１５（ｂ）に示すように、画素電極２３ａ、ゲート端子２３ｂ及びソース端子（２３ｃ）を形成する。このとき、第２保護絶縁膜２２ａから露出する透明導電形成層２１ｂａは、ウエットエッチングにより側方に除去されて、そのパターンエッジが第２保護絶縁膜２２ａの溝Ｇの側壁Ｗから後退することより、透明導電層２１ｂが形成される。
以上のようにして、本実施形態のアクティブマトリクス基板３０ａを製造することができる。
以上説明したように、本実施形態のアクティブマトリクス基板３０ａ及びその製造方法によれば、第１保護絶縁膜形成工程において、ＴＦＴ形成工程で絶縁基板１０上に形成された各ＴＦＴ５ａ上に第１保護絶縁膜２０ａを形成し、透明導電形成層形成工程において、第１保護絶縁膜２０ａを覆うように第１透明導電膜２１を成膜した後に、第１透明導電膜２１をパターニングすることにより、透明導電形成層２１ｂａを形成し、第２保護絶縁膜形成工程において、透明導電形成層２１ｂａを覆うように、無機絶縁膜２２を成膜した後に、無機絶縁膜２２における各画素電極２３ａが配置する領域の周囲に沿って溝Ｇを形成することにより、透明導電形成層２１ｂａの一部が露出するように、第２保護絶縁膜２２ａを形成し、画素電極形成工程において、第２保護絶縁膜２２ａ上に第２透明導電膜２３を成膜した後に、第２透明導電膜２３をパターニングする際に第２保護絶縁膜２２ａから露出する透明導電形成層２１ｂａをエッチングして、透明導電形成層２１ｂａを第２保護絶縁膜２２ａの溝Ｇの側壁Ｗから後退させることにより、各画素電極２３ａ及び透明導電層２１ｂを形成するので、第２保護絶縁膜形成工程で形成される第２保護絶縁膜２２ａが画素電極形成工程で形成される透明導電層２１ｂに対して庇状に配置することになる。ここで、画素電極形成工程では、第２透明導電膜２３をエッチングすると共に、第２保護絶縁膜２２ａから露出する透明導電形成層２１ｂａをエッチングして、透明導電形成層２１ｂａを第２保護絶縁膜２２ａの溝Ｇの側壁Ｗから後退させることにより、ウエットエッチングに用いるエッチャントが第２保護絶縁膜２２ａの溝Ｗ内に入り込み易くなるので、第２保護絶縁膜２２ａの溝Ｇ内に第２透明導電膜２３が残り難くなる。これにより、第２保護絶縁膜２２ａ上で互いに隣り合う各画素電極２３ａ同士が第２保護絶縁膜２２ａの溝Ｇ内の第２透明導電膜２３を介して導通し難くなるので、隣り合う各画素電極２３ａ間の短絡を確実に抑制することができる。
また、本実施形態のアクティブマトリクス基板３０ａ及びその製造方法によれば、第１透明導電膜２１及び第２透明導電膜２３がＩＴＯ膜により構成され、第１透明導電形成層２１ｂａ及び第２透明導電膜２３が結晶性を有しているので、画素電極工程において、透明導電形成層２１ｂａのウエットエッチングと第２透明導電膜２３のウエットエッチングとを同じエッチャントを用いて行うことができ、製造工程を短縮することができる。
なお、本実施形態では、透明導電層２１ｂと画素電極２３ａとを同一の工程でパターニングする技術を上記実施形態１の製造方法に適用する製造方法を例示したが、透明導電層２１ｂと画素電極２３ａとを同一の工程でパターニングする技術を上記実施形態２に適用してもよい。
また、本実施形態では、透明導電膜として、ＩＴＯ膜を用い、アニール処理により結晶化するアクティブマトリクス基板の製造方法を例示したが、透明導電膜として、加熱によりエッチング特性が変わらないＩＺＯ膜を用い、アニール処理を省略してもよい。
《発明の実施形態４》
図１６〜図１８は、本発明に係るアクティブマトリクス基板及びその製造方法、並びに液晶表示パネルの実施形態４を示している。具体的に、図１６は、本実施形態のアクティブマトリクス基板３０ｃの平面図である。また、図１７及び図１８は、各々、図１６中のXVII−XVII線及びXVIII−XVIII線に沿ったアクティブマトリクス基板３０ｃの断面図である。
図１６〜図１８は、本発明に係るアクティブマトリクス基板及びその製造方法、並びに液晶表示パネルの実施形態４を示している。具体的に、図１６は、本実施形態のアクティブマトリクス基板３０ｃの平面図である。また、図１７及び図１８は、各々、図１６中のXVII−XVII線及びXVIII−XVIII線に沿ったアクティブマトリクス基板３０ｃの断面図である。
上記実施形態１〜３では、透明導電層２１ｂが各画素Ｐ毎に設けられたアクティブマトリクス基板３０ａ及び３０ｂを例示したが、本実施形態では、透明導電層２１ｅが全ての画素Ｐにわたって一体に設けられたアクティブマトリクス基板３０ｃを例示する。
本実施形態の液晶表示パネルは、互いに対向するように設けられたアクティブマトリクス基板３０ｃ及び対向基板（４０）と、アクティブマトリクス基板３０ｃ及び対向基板（４０）の間に設けられた液晶層（４５）と、アクティブマトリクス基板３０ｃ及び対向基板（４０）を互いに接着すると共に、アクティブマトリクス基板３０ｃ及び対向基板（４０）の間に液晶層（４５）を封入するために枠状に設けられたシール材（４６）とを備えている。
アクティブマトリクス基板３０ｃは、図１６に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１７ａと、各ゲート線１１ａ及び各ソース線１７ａの交差部分毎、すなわち、各画素Ｐ毎にそれぞれスイッチング素子として設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａ上に設けられた第１保護絶縁膜２０ａ（図１７及び図１８参照）と、第１保護絶縁膜２０ａ上に設けられた第２保護絶縁膜２２ｂと、第２保護絶縁膜２２ｂ上にマトリクス状に設けられた複数の画素電極２３ａと、各画素電極２３ａを覆うように設けられた配向膜（不図示）とを備えている。
ＴＦＴ５ａのドレイン電極１７ｂは、図１６及び図１７に示すように、第１保護絶縁膜２０ａに形成されたコンタクトホール２０ａｃａ、そのコンタクトホール２０ａｃａ内に形成された透明導電層２１ｃ、及び第２保護絶縁膜２２ｂに形成されたコンタクトホール２２ｂｃａを介して画素電極２３ａに接続されている。
第２保護絶縁膜２２ｂには、図１６〜図１８に示すように、各画素電極２３ａの周囲に沿って、第１保護絶縁膜２０ａが露出するように線分状の溝Ｇが設けられている。
第１保護絶縁膜２０ａと第２保護絶縁膜２２ｂとの層間には、図１６に示すように、全ての画素Ｐにわたって一体に、且つ第２保護絶縁膜２２ｂの溝に沿って切り欠きパターンが線状に形成された透明導電層２１ｅが設けられている。
透明導電層２１ｅは、その各内周端が、図１６〜図１８に示すように、第２保護絶縁膜２２ｂの溝Ｇに沿って、溝Ｇの側壁Ｗから凹んだ状態で溝Ｇの側壁Ｗから露出するように設けられている。また、透明導電層２１ｅは、図１６〜図１８に示すように、第２保護絶縁膜２２ｂを介して各画素電極２３ａと重なっていることにより、補助容量６を構成している。
上記構成のアクティブマトリクス基板３０ｃは、上記実施形態１で説明した製造方法と同様な製造方法で製造することができる。
以上説明したように、本実施形態のアクティブマトリクス基板３０ｃ及びその製造方法によれば、上記実施形態１と同様に、ＴＦＴ５ａの上層の第１保護絶縁膜２０ａと各画素電極２３ａの下層の第２保護絶縁膜２２ｂとの層間に配置する透明導電層２１ｅが、第２保護絶縁膜２２ｂの溝Ｇに沿って溝Ｇの側壁Ｗから凹んだ状態で溝Ｇの側壁Ｗから露出するように設けられているので、隣り合う各画素電極２３ａ間の短絡を確実に抑制することができると共に、各画素Ｐ内に遮光性の容量線が配置されないので、各画素Ｐの開口率を向上させることができる。
《発明の実施形態５》
図１９〜図２２は、本発明に係るアクティブマトリクス基板及びその製造方法、並びに液晶表示パネルの実施形態５を示している。具体的に、図１９は、本実施形態のアクティブマトリクス基板３０ｄの平面図である。また、図２０、図２１及び図２２は、各々、図１９中のXX−XX線、XXI−XXI線及びXXII−XXII線に沿ったアクティブマトリクス基板３０ｄの断面図である。
図１９〜図２２は、本発明に係るアクティブマトリクス基板及びその製造方法、並びに液晶表示パネルの実施形態５を示している。具体的に、図１９は、本実施形態のアクティブマトリクス基板３０ｄの平面図である。また、図２０、図２１及び図２２は、各々、図１９中のXX−XX線、XXI−XXI線及びXXII−XXII線に沿ったアクティブマトリクス基板３０ｄの断面図である。
上記実施形態１〜３では、各画素Ｐに枠状の透明導電層２１ｂ及びその枠内に透明電極２１ａがそれぞれ設けられたアクティブマトリクス基板３０ａ及び３０ｂを例示したが、本実施形態では、各画素Ｐに透明導電層２１ｂ及び透明電極２１ａが一体になった透明導電層２１ｆが設けられたアクティブマトリクス基板３０ｄを例示する。
本実施形態の液晶表示パネルは、互いに対向するように設けられたアクティブマトリクス基板３０ｄ及び対向基板（４０）と、アクティブマトリクス基板３０ｄ及び対向基板（４０）の間に設けられた液晶層（４５）と、アクティブマトリクス基板３０ｄ及び対向基板（４０）を互いに接着すると共に、アクティブマトリクス基板３０ｄ及び対向基板（４０）の間に液晶層（４５）を封入するために枠状に設けられたシール材（４６）とを備えている。
アクティブマトリクス基板３０ｄは、図１９に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線１１ｂと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１７ａと、各ゲート線１１ａ及び各ソース線１７ａの交差部分毎、すなわち、各画素Ｐ毎にそれぞれスイッチング素子として設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａ上に設けられた第１保護絶縁膜２０ａ（図２０〜図２２参照）と、第１保護絶縁膜２０ａ上に設けられた第２保護絶縁膜２２ａと、第２保護絶縁膜２２ａ上にマトリクス状に設けられた複数の画素電極２３ａと、各画素電極２３ａを覆うように設けられた配向膜（不図示）とを備えている。
第２保護絶縁膜２２ａには、図１９〜図２２に示すように、各画素電極２３ａの周囲に沿って、第１保護絶縁膜２０ａが露出するように格子状の溝Ｇが設けられている。
第１保護絶縁膜２０ａと第２保護絶縁膜２２ａとの層間には、図１９〜図２２に示すように、各画素Ｐ毎に、開口部が形成された略矩形状の透明導電層２１ｆが設けられ、その開口部内に第１保護絶縁膜２０ａのコンタクトホール２０ａｃａ及び第２保護絶縁膜２２ａのコンタクトホール２２ａｃａに重なるように透明導電層２１ｃが設けられている。
透明導電層２１ｆは、その外周端が、図１９〜図２２に示すように、第２保護絶縁膜２２ａの溝Ｇに沿って、溝Ｇの側壁Ｗから凹んだ状態で溝Ｇの側壁Ｗから露出するように設けられている。また、透明導電層２１ｆは、図１９〜図２２に示すように、ゲート絶縁膜１２及び第１保護絶縁膜２０ａに形成されたコンタクトホール２０ａｃｂを介して、容量線１１ｂに接続されていると共に、第２保護絶縁膜２２ａを介して各画素電極２３ａと重なることにより、補助容量６を構成している。
上記構成のアクティブマトリクス基板３０ｄは、上記実施形態１で説明した製造方法と同様な製造方法で製造することができる。
以上説明したように、本実施形態のアクティブマトリクス基板３０ｄ及びその製造方法によれば、上記実施形態１と同様に、ＴＦＴ５ａの上層の第１保護絶縁膜２０ａと各画素電極２３ａの下層の第２保護絶縁膜２２ａとの層間に配置する透明導電層２１ｆが、第２保護絶縁膜２２ａの溝Ｇに沿って溝Ｇの側壁Ｗから凹んだ状態で溝Ｇの側壁Ｗから露出するように設けられているので、隣り合う各画素電極２３ａ間の短絡を確実に抑制することができる。
なお、上記各実施形態では、半導体層として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を例示したが、本発明は、例えば、Ｉｎ-Ｓｉ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｓｎ−Ｓｉ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ｇａ−Ｓｉ−Ｚｎ−Ｏ系、Ｇａ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｃｕ−Ｚｎ−Ｏ系、Ｓｎ−Ｃｕ−Ｚｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系などの酸化物半導体、アモルファスシリコン、ポリシリコンなどのシリコン半導体にも適用することができる。
また、上記各実施形態では、単層構造を有するゲート絶縁膜、下層保護絶縁膜及び第２保護絶縁膜を例示したが、これらのゲート絶縁膜、下層保護絶縁膜及び第２保護絶縁膜は、積層構造を有するものであってもよい。
また、上記各実施形態では、スイッチング素子として、ＴＦＴを例示したが、本発明は、ＭＩＭ（Metal Insulator Metal）などの他のスイッチング素子にも適用することができる。
また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたアクティブマトリクス基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶアクティブマトリクス基板にも適用することができる。
以上説明したように、本発明は、透明な補助容量の構造を利用して、隣り合う各画素電極間の短絡を確実に抑制することができるので、高開口率を有する高輝度な液晶表示パネル及びそれを構成するアクティブマトリクス基板について有用である。
Ｇ 溝
Ｐ 画素
Ｗ 側壁
５ａ，５ｂ ＴＦＴ（スイッチング素子）
６ 補助容量
２０ａ 第１保護絶縁膜
２１ 第１透明導電膜
２１ａ 透明電極
２１ｂ，２１ｅ，２１ｆ 透明導電層
２１ｂａ 透明導電形成層
２２ 無機絶縁膜
２２ａ，２２ｂ 第２保護絶縁膜
２３ 第２透明導電膜
２３ａ 画素電極
３０ａ〜３０ｄ アクティブマトリクス基板
４０ 対向基板
４５ 液晶層
５０ 液晶表示パネル
Ｐ 画素
Ｗ 側壁
５ａ，５ｂ ＴＦＴ（スイッチング素子）
６ 補助容量
２０ａ 第１保護絶縁膜
２１ 第１透明導電膜
２１ａ 透明電極
２１ｂ，２１ｅ，２１ｆ 透明導電層
２１ｂａ 透明導電形成層
２２ 無機絶縁膜
２２ａ，２２ｂ 第２保護絶縁膜
２３ 第２透明導電膜
２３ａ 画素電極
３０ａ〜３０ｄ アクティブマトリクス基板
４０ 対向基板
４５ 液晶層
５０ 液晶表示パネル
Claims (18)
- マトリクス状に設けられた複数の画素と、
上記各画素毎にそれぞれ設けられた複数のスイッチング素子と、
上記各スイッチング素子上に設けられた第１保護絶縁膜と、
上記第１保護絶縁膜上に設けられた透明導電層と、
上記透明導電層上に設けられた第２保護絶縁膜と、
上記第２保護絶縁膜上にマトリクス状に設けられ、上記各スイッチング素子にそれぞれ接続された複数の画素電極とを備えたアクティブマトリクス基板であって、
上記第２保護絶縁膜には、上記各画素電極の周囲に沿って上記第１保護絶縁膜が露出するように溝が形成され、
上記透明導電層は、上記第２保護絶縁膜の溝に沿って該溝の側壁から凹んだ状態で該溝の側壁から露出するように設けられていることを特徴とするアクティブマトリクス基板。 - 請求項１に記載されたアクティブマトリクス基板において、
上記透明導電層は、上記第２保護絶縁膜を介して上記各画素電極に重なることにより補助容量を構成していることを特徴とするアクティブマトリクス基板。 - 請求項１に記載されたアクティブマトリクス基板において、
上記透明導電層は、上記各画素毎に独立して設けられ、上記第２保護絶縁膜を介して上記各画素電極に重なることにより補助容量を構成していることを特徴とするアクティブマトリクス基板。 - 請求項１に記載されたアクティブマトリクス基板において、
上記透明導電層は、上記各画素毎に枠状に設けられ、
上記第１保護絶縁膜と上記第２保護絶縁膜との層間には、上記各透明導電層の枠内に透明電極がそれぞれ設けられ、
上記透明電極は、上記第２保護絶縁膜を介して上記各画素電極に重なることにより補助容量を構成していることを特徴とするアクティブマトリクス基板。 - 請求項１乃至４の何れか１つに記載されたアクティブマトリクス基板において、
上記透明導電層は、上記各画素電極よりも厚く形成されていることを特徴とするアクティブマトリクス基板。 - 請求項１乃至５の何れか１つに記載されたアクティブマトリクス基板において、
上記各スイッチング素子は、酸化物半導体により構成された半導体層を備えた薄膜トランジスタであることを特徴とするアクティブマトリクス基板。 - 請求項６に記載されたアクティブマトリクス基板において、
上記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系であることを特徴とするアクティブマトリクス基板。 - マトリクス状に設けられた複数の画素と、
上記各画素毎にそれぞれ設けられた複数のスイッチング素子と、
上記各スイッチング素子上に設けられた第１保護絶縁膜と、
上記第１保護絶縁膜上に設けられた透明導電層と、
上記透明導電層上に設けられた第２保護絶縁膜と、
上記第２保護絶縁膜上にマトリクス状に設けられ、上記各スイッチング素子にそれぞれ接続された複数の画素電極とを備えたアクティブマトリクス基板を製造する方法であって、
基板上に上記各スイッチング素子を形成するスイッチング素子形成工程と、
上記形成された各スイッチング素子上に上記第１保護絶縁膜を形成する第１保護絶縁膜形成工程と、
上記形成された第１保護絶縁膜を覆うように第１透明導電膜を成膜した後に、該第１透明導電膜をパターニングすることにより、上記透明導電層となる透明導電形成層を形成する透明導電形成層形成工程と、
上記透明導電形成層を覆うように、絶縁膜を成膜した後に、該絶縁膜における上記各画素電極が配置する領域の周囲に沿って溝を形成することにより、上記透明導電形成層の一部が露出するように、上記第２保護絶縁膜を形成する第２保護絶縁膜形成工程と、
上記形成された第２保護絶縁膜から露出する上記透明導電形成層をエッチングして、該透明導電形成層を上記第２保護絶縁膜の溝の側壁から後退させることにより、上記透明導電層を形成する透明導電層形成工程と、
上記形成された透明導電層上の上記第２保護絶縁膜上に第２透明導電膜を成膜した後に、該第２透明導電膜をパターニングすることにより、上記各画素電極を形成する画素電極形成工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。 - マトリクス状に設けられた複数の画素と、
上記各画素毎にそれぞれ設けられた複数のスイッチング素子と、
上記各スイッチング素子上に設けられた第１保護絶縁膜と、
上記第１保護絶縁膜上に設けられた透明導電層と、
上記透明導電層上に設けられた第２保護絶縁膜と、
上記第２保護絶縁膜上にマトリクス状に設けられ、上記各スイッチング素子にそれぞれ接続された複数の画素電極とを備えたアクティブマトリクス基板を製造する方法であって、
基板上に上記各スイッチング素子を形成するスイッチング素子形成工程と、
上記形成された各スイッチング素子上に上記第１保護絶縁膜を形成する第１保護絶縁膜形成工程と、
上記形成された第１保護絶縁膜を覆うように第１透明導電膜を成膜した後に、該第１透明導電膜をパターニングすることにより、上記透明導電層となる透明導電形成層を形成する透明導電形成層形成工程と、
上記透明導電形成層を覆うように、絶縁膜を成膜した後に、該絶縁膜における上記各画素電極が配置する領域の周囲に沿って溝を形成することにより、上記透明導電形成層の一部が露出するように、上記第２保護絶縁膜を形成する第２保護絶縁膜形成工程と、
上記形成された第２保護絶縁膜上に第２透明導電膜を成膜した後に、該第２透明導電膜をパターニングする際に該第２保護絶縁膜から露出する上記透明導電形成層をエッチングして、該透明導電形成層を上記第２保護絶縁膜の溝の側壁から後退させることにより、上記各画素電極及び透明導電層を形成する画素電極形成工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。 - 請求項８に記載されたアクティブマトリクス基板の製造方法において、
上記画素電極形成工程では、上記第２保護絶縁膜の溝内の上記第２透明導電膜を除去することを特徴とするアクティブマトリクス基板の製造方法。 - 請求項８乃至１０の何れか１つに記載されたアクティブマトリクス基板の製造方法において、
上記第１透明導電膜は、上記第２透明導電膜よりも厚いことを特徴とするアクティブマトリクス基板の製造方法。 - 請求項９に記載されたアクティブマトリクス基板の製造方法において、
上記第１透明導電膜及び第２透明導電膜は、酸化インジウムと酸化スズとの化合物により構成され、
上記透明導電形成層及び第２透明導電膜は、結晶性を有していることを特徴とするアクティブマトリクス基板の製造方法。 - 請求項９に記載されたアクティブマトリクス基板の製造方法において、
上記第１透明導電膜及び第２透明導電膜は、酸化インジウムと酸化亜鉛との化合物により構成されていることを特徴とするアクティブマトリクス基板の製造方法。 - 請求項８乃至１３の何れか１つに記載されたアクティブマトリクス基板の製造方法において、
上記各スイッチング素子は、酸化物半導体により構成された半導体層を備えた薄膜トランジスタであることを特徴とするアクティブマトリクス基板の製造方法。 - 請求項１４に記載されたアクティブマトリクス基板の製造方法において、
上記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系であることを特徴とするアクティブマトリクス基板の製造方法。 - 互いに対向するように設けられたアクティブマトリクス基板及び対向基板と、
上記アクティブマトリクス基板及び対向基板の間に設けられた液晶層とを備えた液晶表示パネルであって、
上記アクティブマトリクス基板は、
マトリクス状に設けられた複数の画素と、
上記各画素毎にそれぞれ設けられた複数のスイッチング素子と、
上記各スイッチング素子上に設けられた第１保護絶縁膜と、
上記第１保護絶縁膜上に設けられた透明導電層と、
上記透明導電層上に設けられた第２保護絶縁膜と、
上記第２保護絶縁膜上にマトリクス状に設けられ、上記各スイッチング素子にそれぞれ接続された複数の画素電極とを備え、
上記第２保護絶縁膜には、上記各画素電極の周囲に沿って上記第１保護絶縁膜が露出するように溝が形成され、
上記透明導電層は、上記第２保護絶縁膜の溝に沿って該溝の側壁から凹んだ状態で該溝の側壁から露出するように設けられていることを特徴とする液晶表示パネル。 - 請求項１６に記載された液晶表示パネルにおいて、
上記各スイッチング素子は、酸化物半導体により構成された半導体層を備えた薄膜トランジスタであることを特徴とする液晶表示パネル。 - 請求項１７に記載された液晶表示パネルにおいて、
上記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系であることを特徴とする液晶表示パネル。
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