WO2018188152A1 - Tft阵列基板的制作方法 - Google Patents

Tft阵列基板的制作方法 Download PDF

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WO2018188152A1
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王勐
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深圳市华星光电半导体显示技术有限公司
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    • H01—ELECTRIC ELEMENTS
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a method for fabricating a TFT array substrate.
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • the TFT-LCD on the existing market generally includes a housing, a liquid crystal panel disposed in the housing, and a backlight module disposed in the housing.
  • the liquid crystal panel is composed of a color filter (CF) substrate, a thin film transistor array substrate (TFT Array Substrate), and a liquid crystal layer (Liquid Crystal Layer) disposed between the two substrates.
  • the working principle is to control the rotation of the liquid crystal molecules of the liquid crystal layer by applying a driving voltage on the two glass substrates, and refract the light of the backlight module to generate a picture.
  • TFT-LCDs need to display continuous, delicate high-definition images, requiring pixel and Pixel to make light and dark continuity changes.
  • Two consecutively changing pixels can make the voltage difference between the upper and lower electrodes or the driving electrodes inconsistent by charging the pixels with different electric quantities in the same time, so that the liquid crystal deflection angles are inconsistent, the light transmittance is inconsistent, and the requirements of continuous brightness and darkness are met.
  • the effects of different charging saturations, different charging charges, and potential inconsistencies of different pixels in the same charging time are generally achieved by lowering the potential of different pixels.
  • the discharge TFT T3 is directly electrically connected to the drain of the second charging TFT T2 and the common voltage line Com having a lower potential, and the charge of the pixel electrically connected to the second charging TFT T2 is derived to lower the potential of the pixel, wherein
  • the drain D3 of the discharge TFT T3 is located in the second metal layer, and the common voltage line Com is located in the first metal layer.
  • the existing The TFT array substrate is provided with a via hole V'.
  • the via hole V' is penetrated by the protective layer PV to the gate insulating layer GI, exposing a portion of the drain D3 of the TFT T3 and a part of the common voltage line Com.
  • a conductive film 9' such as indium tin oxide (ITO) is deposited on the via hole V' for connecting the drain D3 of the discharge TFT T3 to the common voltage line Com.
  • the prior art process of fabricating the via hole V' is: firstly, using a conventional Full Tone Mask FTM for exposure, and removing the V-region on the via hole to be formed. All photoresists PR; then dry etching the protective layer PV and the gate insulating layer GI with the remaining photoresist PR as a shielding layer, due to the blocking of the dry etching by the second metal layer M2 and the chemical etching of the dry etching It is characterized in that the gate insulating layer GI at the taper of the drain D3 of the TFT T3 is prone to under-cut (the area shown by the dashed circle in Fig. 5) to form a sharp sharp corner.
  • An object of the present invention is to provide a method for fabricating a TFT array substrate, which can prevent the undercut of the gate insulating layer from climbing at the drain of the discharge TFT without reducing the aperture ratio, thereby reducing the film rupture of the conductive film.
  • the risk is that the bridge between the drain of the discharge TFT and the common voltage line is reliable, thereby improving the display effect of the panel and improving the yield of the product.
  • the halftone mask includes a first light shielding portion and a second light shielding portion and a connection portion which are spaced apart from each other a semi-transmissive portion of the second light-shielding portion adjacent to the first light-shielding portion and a completely light-transmitting portion provided between the first light-shielding portion and the semi-transmissive portion;
  • Step S3 exposing the photoresist with the halftone mask as a tool, the completely transparent portion causes the photoresist under the completely transparent portion to be completely removed, and the semi-transmissive portion makes the second metal
  • the drain of the discharge TFT in the layer and the photoresist of the thin layer remain above the climbing slope;
  • step S4 the photoresist remaining after the exposure is dry-etched as a shielding layer to obtain a via hole penetrating the protective layer to the gate insulating layer.
  • the material of the protective layer is silicon oxide, silicon nitride, or a combination of the two.
  • Step S3 exposing the photoresist with the halftone mask as a tool, the completely transparent portion causes the photoresist under the completely transparent portion to be completely removed, and the semi-transmissive portion makes the second metal
  • the drain of the discharge TFT in the layer and the photoresist of the thin layer remain above the climbing slope;
  • Figure 3 is a schematic cross-sectional view corresponding to A-A in Figure 2;
  • FIG. 10 is a schematic diagram of step S5 of the method for fabricating the TFT array substrate of the present invention.
  • the halftone mask 3 includes a first light shielding portion 31 and a second light shielding portion 32 which are spaced apart from each other, and a semi-transmissive portion that connects the second light shielding portion 32 to a side close to the first light shielding portion 31 . 33.
  • a completely transparent portion 34 disposed between the first light shielding portion 31 and the semi-light transmitting portion 33.
  • Step S3 referring to FIG. 8, the photoresist PR is exposed by using the halftone mask 3 as a tool, and the completely transparent portion 34 causes the photoresist PR located under the completely transparent portion 34 to be completely removed.
  • the semi-transmissive portion 33 causes the drain electrode D3 of the discharge TFT T3 in the second metal layer M2 and the photoresist PR of the thin layer to remain above the climbing portion.
  • Step S4 referring to FIG. 9, in conjunction with FIG. 11, dry etching is performed by using the photoresist PR remaining after exposure as a shielding layer to obtain a via V through which the protective layer PV penetrates to the gate insulating layer GI.

Abstract

一种TFT阵列基板的制作方法，以半色调掩膜板(3)为工具进行曝光，使得第二金属层(M2)中放电TFT(T3)的漏极(D3)及其爬坡处的上方保留薄层的光阻(PR)，在后续的干法蚀刻过程中被保留的薄层的光阻(PR)对位于放电TFT(T3)的漏极(D3)的爬坡处以下的栅极绝缘层(GI)进行保护，避免栅极绝缘层(GI)在放电TFT(T3)的漏极(D3)的爬坡处因材质差异发生过蚀刻及底切问题，降低导电薄膜(9)破膜的风险，使得放电TFT(T3)的漏极(D3)与公共电压线(Com)之间的桥接可靠，且不会损失开口率，从而改善面板的显示效果，提高产品良率。

Description

TFT阵列基板的制作方法 技术领域
本发明涉及显示技术领域，尤其涉及一种TFT阵列基板的制作方法。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFT-LCD)能够显示高清、连续、细腻的画面，越来越受消费者青睐。
现有市场上的TFT-LCD通常包括壳体、设于壳体内的液晶面板及设于壳体内的背光模组。液晶面板由一彩色滤光片(Color Filter，CF)基板、一薄膜晶体管阵列基板(Thin Film Transistor Array Substrate，TFT Array Substrate)以及一配置于两基板间的液晶层(Liquid Crystal Layer)所构成，其工作原理是通过在两片玻璃基板上施加驱动电压来控制液晶层的液晶分子的旋转，将背光模组的光线折射出来产生画面。
TFT-LCD要显示连续、细腻的高清晰画面，需要像素(Pixel)间做亮暗连贯性变化。两个连续变化的像素可以通过给像素在相同时间内充入不同电量来使得上下电极或驱动电极间压差不一致，从而使液晶偏转角度不一致，光透过率不一致，达到亮暗连续变化的要求。现有技术通常通过拉低不同像素的电位来实现在相同充电时间内不同像素的充电饱和度不同、充电电荷不同、电位不一致的效果。
如图1所示，以3个TFT为驱动单元的设计方式已经普遍应用于控制单个像素的充电饱和度，其中第一金属层中的栅极线G用于开启第一充电TFT T1、第二充电TFT T2、与放电TFT T3，第一充电TFT T1与第二充电TFT T2这两个TFT主要将第二金属层中的数据线D传输的数据信号写入对应的两个相邻像素进行充电，放电TFT T3直接电性连接第二充电TFT T2的漏极与电位较低的公共电压线Com，将与第二充电TFT T2电性连接的像素的电荷导出以拉低该像素的电位，其中，所述放电TFT T3的漏极D3位于第二金属层，公共电压线Com位于第一金属层。这样设计的优点在于：可以在不牺牲开口率的前提下有效地拉低两相邻像素其中之一的电位。
请同时参阅图2与图3，结合图1，为了实现放电TFT T3的漏极D3与公共电压线Com之间的桥接，即第二金属层M2与第一金属层M1的桥接，现有的TFT阵列基板设置有过孔V’，所述过孔V’由保护层PV贯穿至栅极绝缘层GI，暴露出部分TFT T3的漏极D3与部分公共电压线Com， 导电薄膜9’如氧化铟锡(Indium Tin Oxide，ITO)沉积在该过孔V’上用于连接放电TFT T3的漏极D3与公共电压线Com。
如图4、图5所示，现有技术制作所述过孔V’的过程为：首先使用传统的全色调光罩(Full Tone Mask)FTM进行曝光，去除拟形成过孔V’区域上的全部光阻PR；然后以剩余的光阻PR为遮蔽层对保护层PV与栅极绝缘层GI进行干法蚀刻，由于第二金属层M2对干法蚀刻的阻挡以及干法蚀刻的化学性蚀刻特点，在TFT T3的漏极D3的爬坡(Tapper)处的栅极绝缘层GI容易出现底切(Under-cut)(图5中虚线圈示出的区域)，形成锐利的尖角。在后续的导电薄膜9’沉积过程中，如图3所示，栅极绝缘层GI的底切处容易引发导电薄膜9’破膜，导致电阻偏高及放电TFT T3的漏极D3与公共电压线Com之间的桥接不可靠，从而影响面板的显示效果，造成产品良率降低。
发明内容
本发明的目的在于提供一种TFT阵列基板的制作方法，能够在不损失开口率的前提下，避免栅极绝缘层在放电TFT的漏极的爬坡处出现底切，降低导电薄膜破膜的风险，使得放电TFT的漏极与公共电压线之间的桥接可靠，从而改善面板的显示效果，提高产品良率。
为实现上述目的，本发明提供一种TFT阵列基板的制作方法，包括以半色调掩膜板为工具进行曝光的步骤，使得第二金属层中放电TFT的漏极及其爬坡处的上方保留薄层的光阻，在后续的干法蚀刻过程中对位于所述放电TFT的漏极的爬坡处以下的栅极绝缘层进行保护。
所述TFT阵列基板的制作方法具体包括以下步骤：
步骤S1、在基板上自下至上依次形成第一金属层、栅极绝缘层、半导体有源层、第二金属层、及保护层，在所述保护层上涂布光阻；
所述栅极绝缘层覆盖所述第一金属层，所述第一金属层包括栅极线、及公共电压线；
所述保护层覆盖所述第二金属层，所述第二金属层包括数据线、第一源极、第一漏极、第二源极、第二漏极、第三源极、及第三漏极；
所述栅极线、半导体有源层、第一源极、及第一漏极构成第一充电TFT，所述栅极线、半导体有源层、第二源极、及第二漏极构成第二充电TFT，所述栅极线、半导体有源层、第三源极、及第三漏极构成放电TFT；
步骤S2、提供半色调掩膜板；
所述半色调掩膜板包括间隔设置的第一遮光部与第二遮光部、连接所 述第二遮光部靠近第一遮光部一侧的半透光部、及设在所述第一遮光部与半透光部之间的完全透光部；
所述半透光部对应位于第二金属层中放电TFT的漏极及其爬坡处的上方，所述完全透光部对应位于所述第一金属层中公共电压线靠近所述放电TFT的漏极且未被放电TFT的漏极所遮盖的部分的上方；
步骤S3、以所述半色调掩膜板为工具对光阻进行曝光，所述完全透光部使得位于该完全透光部之下的光阻被全部清除，而半透光部使得第二金属层中放电TFT的漏极及其爬坡处的上方保留薄层的光阻；
步骤S4、以曝光后剩余的光阻为遮蔽层进行干法蚀刻，得到由保护层贯穿至栅极绝缘层的过孔。
所述TFT阵列基板的制作方法还包括步骤S5、在所述过孔上沉积导电薄膜，所述导电薄膜桥接所述第二金属层中放电TFT的漏极与第一金属层中的公共电压线。
所述第一金属层的材料为铜、铝、钼中的一种或几种的堆栈组合。
所述栅极绝缘层的材料为氧化硅、氮化硅、或二者的组合。
所述第二金属层的材料为铜、铝、钼中的一种或几种的堆栈组合。
所述保护层的材料为氧化硅、氮化硅、或二者的组合。
所述导电薄膜的材料为氧化铟锡。
本发明还提供一种TFT阵列基板的制作方法，包括以半色调掩膜板为工具进行曝光的步骤，使得第二金属层中放电TFT的漏极及其爬坡处的上方保留薄层的光阻，在后续的干法蚀刻过程中对位于所述放电TFT的漏极的爬坡处以下的栅极绝缘层进行保护；
其中，具体包括以下步骤：
步骤S1、在基板上自下至上依次形成第一金属层、栅极绝缘层、半导体有源层、第二金属层、及保护层，在所述保护层上涂布光阻；
所述栅极绝缘层覆盖所述第一金属层，所述第一金属层包括栅极线、及公共电压线；
所述保护层覆盖所述第二金属层，所述第二金属层包括数据线、第一源极、第一漏极、第二源极、第二漏极、第三源极、及第三漏极；
所述栅极线、半导体有源层、第一源极、及第一漏极构成第一充电TFT，所述栅极线、半导体有源层、第二源极、及第二漏极构成第二充电TFT，所述栅极线、半导体有源层、第三源极、及第三漏极构成放电TFT；
步骤S2、提供半色调掩膜板；
所述半色调掩膜板包括间隔设置的第一遮光部与第二遮光部、连接所 述第二遮光部靠近第一遮光部一侧的半透光部、及设在所述第一遮光部与半透光部之间的完全透光部；
所述半透光部对应位于第二金属层中放电TFT的漏极及其爬坡处的上方，所述完全透光部对应位于所述第一金属层中公共电压线靠近所述放电TFT的漏极且未被放电TFT的漏极所遮盖的部分的上方；
步骤S3、以所述半色调掩膜板为工具对光阻进行曝光，所述完全透光部使得位于该完全透光部之下的光阻被全部清除，而半透光部使得第二金属层中放电TFT的漏极及其爬坡处的上方保留薄层的光阻；
步骤S4、以曝光后剩余的光阻为遮蔽层进行干法蚀刻，得到由保护层贯穿至栅极绝缘层的过孔；
其中，所述第一金属层的材料为铜、铝、钼中的一种或几种的堆栈组合；
其中，所述栅极绝缘层的材料为氧化硅、氮化硅、或二者的组合。
本发明的有益效果：本发明提供的一种TFT阵列基板的制作方法，以半色调掩膜板为工具进行曝光，使得第二金属层中放电TFT的漏极及其爬坡处的上方保留薄层的光阻，在后续的干法蚀刻过程中被保留的薄层的光阻对位于所述放电TFT的漏极的爬坡处以下的栅极绝缘层进行保护，避免栅极绝缘层在放电TFT的漏极的爬坡处因材质差异发生过蚀刻及底切问题，降低导电薄膜破膜的风险，使得放电TFT的漏极与公共电压线之间的桥接可靠，且不会损失开口率，从而改善面板的显示效果，提高产品良率。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为现有的TFT阵列基板以3个TFT为驱动单元的电路结构示意图；
图2为现有的TFT阵列基板在过孔处的俯视示意图；
图3为对应于图2中A-A处的剖面结构示意图；
图4、图5分别为现有技术制作过孔的曝光过程、与干法蚀刻过程的示意图；
图6为本发明的TFT阵列基板的制作方法的步骤S1的示意图；
图7为本发明的TFT阵列基板的制作方法的步骤S2的示意图；
图8为本发明的TFT阵列基板的制作方法的步骤S3的示意图；
图9为本发明的TFT阵列基板的制作方法的步骤S4的示意图；
图10为本发明的TFT阵列基板的制作方法的步骤S5的示意图；
图11为由本发明的TFT阵列基板的制作方法所制作出的TFT阵列基板在过孔处的俯视示意图；
图12为由本发明的TFT阵列基板的制作方法所制作出的TFT阵列基板以3个TFT为驱动单元的电路结构示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
本发明提供一种TFT阵列基板的制作方法，包括以下步骤：
步骤S1、请参阅图6，结合图12，在基板1上自下至上依次形成第一金属层M1、栅极绝缘层GI、半导体有源层2、第二金属层M2、及保护层PV，在所述保护层PV上涂布光阻PR。
所述栅极绝缘层GI覆盖所述第一金属层M1，所述第一金属层M1包括栅极线G、及公共电压线Com；
所述保护层PV覆盖所述第二金属层M2，所述第二金属层M2包括数据线D、第一源极S1、第一漏极D1、第二源极S2、第二漏极D2、第三源极S3、及第三漏极D3；
请参阅图12，所述栅极线G、半导体有源层2、第一源极S1、及第一漏极D1构成第一充电TFT T1，所述栅极线G、半导体有源层2、第二源极S2、及第二漏极D2构成第二充电TFT T2，所述栅极线G、半导体有源层2、第三源极S3、及第三漏极D3构成放电TFT T3。
具体地，所述基板1优选玻璃基板；所述第一金属层M1的材料为铜(Cu)、铝(Al)、钼(Mo)中的一种或几种的堆栈组合；所述栅极绝缘层GI的材料为氧化硅(SiOx)、氮化硅(SiNx)、或二者的组合；所述第二金属层M2的材料为Cu、Al、Mo中的一种或几种的堆栈组合；所述保护层PV的材料为氧化硅、氮化硅、或二者的组合。
步骤S2、提供半色调掩膜板(Half Tone Mask，HTM)3。
请参阅图7，所述半色调掩膜板3包括间隔设置的第一遮光部31与第二遮光部32、连接所述第二遮光部32靠近第一遮光部31一侧的半透光部33、及设在所述第一遮光部31与半透光部33之间的完全透光部34。
结合图8，所述半透光部33对应位于第二金属层M2中放电TFT T3的漏极D3及其爬坡处的上方，所述完全透光部34对应位于所述第一金属层 M1中公共电压线Com靠近所述放电TFT T3的漏极且未被放电TFT T3的漏极D3所遮盖的部分的上方。
步骤S3、请参阅图8，以所述半色调掩膜板3为工具对光阻PR进行曝光，所述完全透光部34使得位于该完全透光部34之下的光阻PR被全部清除，而半透光部33使得第二金属层M2中放电TFT T3的漏极D3及其爬坡处的上方保留薄层的光阻PR。
步骤S4、请参阅图9，结合图11，以曝光后剩余的光阻PR为遮蔽层进行干法蚀刻，得到由保护层PV贯穿至栅极绝缘层GI的过孔V。
所述过孔V暴露出部分放电TFT T3的漏极D3及放电TFT T3的漏极D3的爬坡处、与部分公共电压线Com。由于完成上述步骤S4后，被保留的薄层的光阻PR能够对位于所述放电TFT T3的漏极D3的爬坡处以下的栅极绝缘层GI进行保护，避免栅极绝缘层GI在放电TFT T3的漏极D3的爬坡处因材质差异发生过蚀刻及底切问题，所述栅极绝缘层GI位于所述放电TFT T3的漏极D3的爬坡处以下的部分突出于所述放电TFT T3的漏极D3的爬坡处，且坡度平缓。
以及步骤S5、请参阅图10，结合图11与图12，在所述过孔V上沉积导电薄膜9，所述导电薄膜9桥接所述第二金属层M2中放电TFT T3的漏极D3与第一金属层M1中的公共电压线Com。
具体地，所述导电薄膜9的材料为ITO。
由于所述栅极绝缘层GI在放电TFT T3的漏极D3的爬坡处不会发生过蚀刻及底切问题，而是坡度平缓，能够降低导电薄膜9破膜的风险，使得放电TFT T3的漏极D3与公共电压线Com之间的桥接可靠，且不会损失开口率。
结合图11与图12，经上述方法制得的TFT阵列基板中，所述栅极线G用于开启第一充电TFT T1、第二充电TFT T2、与放电TFT T3，第一充电TFT T1与第二充电TFT T2这两个TFT主要将数据线D传输的数据信号写入对应的两个相邻像素进行充电，放电TFT T3的源极S3、漏极D3分别电性连接第二充电TFT T2的漏极D2、与电位较低的公共电压线Com，将与第二充电TFT T2电性连接的像素的电荷导出以拉低该像素的电位，使得该两个相邻像素的电位不同。
综上所述，本发明的TFT阵列基板的制作方法，以半色调掩膜板为工具进行曝光，使得第二金属层中放电TFT的漏极及其爬坡处的上方保留薄层的光阻，在后续的干法蚀刻过程中被保留的薄层的光阻对位于所述放电TFT的漏极的爬坡处以下的栅极绝缘层进行保护，避免栅极绝缘层在放电 TFT的漏极的爬坡处因材质差异发生过蚀刻及底切问题，降低导电薄膜破膜的风险，使得放电TFT的漏极与公共电压线之间的桥接可靠，且不会损失开口率，从而改善面板的显示效果，提高产品良率。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。

Claims (13)

  1. 一种TFT阵列基板的制作方法，包括以半色调掩膜板为工具进行曝光的步骤，使得第二金属层中放电TFT的漏极及其爬坡处的上方保留薄层的光阻，在后续的干法蚀刻过程中对位于所述放电TFT的漏极的爬坡处以下的栅极绝缘层进行保护。
  2. 如权利要求1所述的TFT阵列基板的制作方法，其中，具体包括以下步骤：
    步骤S1、在基板上自下至上依次形成第一金属层、栅极绝缘层、半导体有源层、第二金属层、及保护层，在所述保护层上涂布光阻；
    所述栅极绝缘层覆盖所述第一金属层，所述第一金属层包括栅极线、及公共电压线；
    所述保护层覆盖所述第二金属层，所述第二金属层包括数据线、第一源极、第一漏极、第二源极、第二漏极、第三源极、及第三漏极；
    所述栅极线、半导体有源层、第一源极、及第一漏极构成第一充电TFT，所述栅极线、半导体有源层、第二源极、及第二漏极构成第二充电TFT，所述栅极线、半导体有源层、第三源极、及第三漏极构成放电TFT；
    步骤S2、提供半色调掩膜板；
    所述半色调掩膜板包括间隔设置的第一遮光部与第二遮光部、连接所述第二遮光部靠近第一遮光部一侧的半透光部、及设在所述第一遮光部与半透光部之间的完全透光部；
    所述半透光部对应位于第二金属层中放电TFT的漏极及其爬坡处的上方，所述完全透光部对应位于所述第一金属层中公共电压线靠近所述放电TFT的漏极且未被放电TFT的漏极所遮盖的部分的上方；
    步骤S3、以所述半色调掩膜板为工具对光阻进行曝光，所述完全透光部使得位于该完全透光部之下的光阻被全部清除，而半透光部使得第二金属层中放电TFT的漏极及其爬坡处的上方保留薄层的光阻；
    步骤S4、以曝光后剩余的光阻为遮蔽层进行干法蚀刻，得到由保护层贯穿至栅极绝缘层的过孔。
  3. 如权利要求2所述的TFT阵列基板的制作方法，还包括步骤S5、在所述过孔上沉积导电薄膜，所述导电薄膜桥接所述第二金属层中放电TFT的漏极与第一金属层中的公共电压线。
  4. 如权利要求2所述的TFT阵列基板的制作方法，其中，所述第一金 属层的材料为铜、铝、钼中的一种或几种的堆栈组合。
  5. 如权利要求2所述的TFT阵列基板的制作方法，其中，所述栅极绝缘层的材料为氧化硅、氮化硅、或二者的组合。
  6. 如权利要求2所述的TFT阵列基板的制作方法，其中，所述第二金属层的材料为铜、铝、钼中的一种或几种的堆栈组合。
  7. 如权利要求2所述的TFT阵列基板的制作方法，其中，所述保护层的材料为氧化硅、氮化硅、或二者的组合。
  8. 如权利要求3所述的TFT阵列基板的制作方法，其中，所述导电薄膜的材料为氧化铟锡。
  9. 一种TFT阵列基板的制作方法，包括以半色调掩膜板为工具进行曝光的步骤，使得第二金属层中放电TFT的漏极及其爬坡处的上方保留薄层的光阻，在后续的干法蚀刻过程中对位于所述放电TFT的漏极的爬坡处以下的栅极绝缘层进行保护；
    其中，具体包括以下步骤：
    步骤S1、在基板上自下至上依次形成第一金属层、栅极绝缘层、半导体有源层、第二金属层、及保护层，在所述保护层上涂布光阻；
    所述栅极绝缘层覆盖所述第一金属层，所述第一金属层包括栅极线、及公共电压线；
    所述保护层覆盖所述第二金属层，所述第二金属层包括数据线、第一源极、第一漏极、第二源极、第二漏极、第三源极、及第三漏极；
    所述栅极线、半导体有源层、第一源极、及第一漏极构成第一充电TFT，所述栅极线、半导体有源层、第二源极、及第二漏极构成第二充电TFT，所述栅极线、半导体有源层、第三源极、及第三漏极构成放电TFT；
    步骤S2、提供半色调掩膜板；
    所述半色调掩膜板包括间隔设置的第一遮光部与第二遮光部、连接所述第二遮光部靠近第一遮光部一侧的半透光部、及设在所述第一遮光部与半透光部之间的完全透光部；
    所述半透光部对应位于第二金属层中放电TFT的漏极及其爬坡处的上方，所述完全透光部对应位于所述第一金属层中公共电压线靠近所述放电TFT的漏极且未被放电TFT的漏极所遮盖的部分的上方；
    步骤S3、以所述半色调掩膜板为工具对光阻进行曝光，所述完全透光部使得位于该完全透光部之下的光阻被全部清除，而半透光部使得第二金属层中放电TFT的漏极及其爬坡处的上方保留薄层的光阻；
    步骤S4、以曝光后剩余的光阻为遮蔽层进行干法蚀刻，得到由保护层 贯穿至栅极绝缘层的过孔；
    其中，所述第一金属层的材料为铜、铝、钼中的一种或几种的堆栈组合；
    其中，所述栅极绝缘层的材料为氧化硅、氮化硅、或二者的组合。
  10. 如权利要求9所述的TFT阵列基板的制作方法，还包括步骤S5、在所述过孔上沉积导电薄膜，所述导电薄膜桥接所述第二金属层中放电TFT的漏极与第一金属层中的公共电压线。
  11. 如权利要求9所述的TFT阵列基板的制作方法，其中，所述第二金属层的材料为铜、铝、钼中的一种或几种的堆栈组合。
  12. 如权利要求9所述的TFT阵列基板的制作方法，其中，所述保护层的材料为氧化硅、氮化硅、或二者的组合。
  13. 如权利要求10所述的TFT阵列基板的制作方法，其中，所述导电薄膜的材料为氧化铟锡。
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