KR20130037219A - 액티브 매트릭스 기판 및 그 제조방법, 그리고 액정표시패널 - Google Patents
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Abstract
매트릭스형으로 형성된 복수의 화소와, 각 화소마다 각각 형성된 복수의 스위칭 소자(5a)와, 각 스위칭 소자(5a) 상에 형성된 제 1 보호 절연막(20a)과, 제 1 보호 절연막(20a) 상에 형성된 투명 도전층(21b)과, 투명 도전층(21b) 상에 형성된 제 2 보호 절연막(22a)과, 제 2 보호 절연막(22a) 상에 매트릭스형으로 형성되어, 각 스위칭 소자(5a)에 각각 접속된 복수의 화소전극(23a)을 구비한 액티브 매트릭스 기판(30a)에 있어서, 제 2 보호 절연막(22a)에는, 각 화소전극(23a)의 주위를 따라 제 1 보호 절연막(20a)이 노출하도록 홈(G)이 형성되고, 투명 도전층(21b)은, 제 2 보호 절연막(22a)의 홈(G)을 따라 홈(G)의 측벽(W)으로부터 파인 상태에서 홈(G) 측벽(W)으로부터 노출하도록 형성된다.
Description
본 발명은, 액티브 매트릭스 기판 및 그 제조방법, 그리고 액정표시패널에 관하며, 특히, 액티브 매트릭스 기판에 형성된 복수의 화소전극 사이의 단락(短絡)을 억제하는 기술에 관한 것이다.
액티브 매트릭스 구동방식의 액정표시패널은, 화상의 최소단위인 각 화소마다, 예를 들어 박막 트랜지스터(Thin Film Transistor, 이하, "TFT"라고도 칭함) 등의 스위칭 소자가 형성된 액티브 매트릭스 기판과, 액티브 매트릭스 기판에 대향하도록 배치된 대향기판과, 양 기판의 사이에 봉입(封入)된 액정층을 구비하고 있다.
액티브 매트릭스 기판에서는, 복수의 화소전극이 매트릭스형으로 좁은 간격으로 형성되어 있으므로, 각 화소전극이 되는 투명 도전막을 성막(成膜)하는 공정이나 그 투명 도전막을 포토리소 그래피(photolithography)를 이용하여 패터닝하는 공정에서 이물질이 발생하고, 이 이물질이 기판 상에 부착되면, 인접하는 각 화소전극끼리가 단락될 우려가 있다.
예를 들어, 특허문헌 1에는, 복수의 TFT가 형성된 기판 상에 보호 절연막을 형성하는 공정과, 인접하는 화소전극 사이의 분리영역이 되는 영역의 보호 절연막에 홈을 형성하고, 동시에 TFT의 소스전극 상의 보호 절연막에 개구(開口)를 형성하는 공정과, 전면에 투명 도전막을 형성하는 공정과, 투명 도전막을 선택적으로 에칭하여, 홈에 의해 화소영역마다 분리됨과 동시에, 개구를 개재하여 TFT의 소스전극과 접속하는 화소전극을 형성하는 공정을 갖는 TFT 매트릭스의 제조방법이 개시되어 있다. 그리고, 특허문헌 1에는, 이 TFT 매트릭스의 제조방법에 의하면, 인접하는 화소전극 사이의 분리영역이 되는 영역의 보호 절연막에 홈을 형성한 후, 전면(全面)에 투명 도전막을 형성하고 있으므로, 홈 측벽(側壁)의 투명 도전막의 막 두께는 평탄면의 막 두께보다 얇아지고, 평탄면의 투명 도전막을 에칭에 의해 제거한 때 홈 측벽의 투명 도전막은 확실하게 제거되며, 또, 이물질이 홈을 막은 경우라도, ? 에칭(wet etching)에 의하면, 이물질 밑으로 이어지는 홈을 개재하여 에칭액이 들어가고, 이물질 밑의 투명전극도 제거됨으로써, 화소영역마다 화소전극을 완전히 분리할 수 있다고 기재되어 있다.
그런데, 특허문헌 1에 개시된 제조방법에 의하면, 가령, 보호 절연막에 형성된 홈의 단면(斷面)형상이 역 테이퍼(taper)형이라도, 투명 도전막을 성막하는 조건(예를 들어, 0.2㎩ 정도의 저압력)에 따라서는, 이 홈의 측벽에 투명 도전막이 성막되기 쉬워지며, 홈 내의 투명 도전막이 에칭에 의해 완전히 제거되지 않는 경우에는, 인접하는 각 화소전극 사이에 단락이 발생할 우려가 있으므로, 개선의 여지가 있다.
본 발명은, 이러한 점을 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 인접하는 각 화소전극 사이의 단락을 확실하게 억제하는 데 있다.
상기 목적을 달성하기 위해, 본 발명은, 각 스위칭 소자 상층의 제 1 보호 절연막과 각 화소전극 하층의 제 2 보호 절연막과의 층 사이에 배치하는 투명 도전층을, 제 2 보호 절연막의 홈을 따라 홈의 측벽으로부터 파인 상태에서 홈의 측벽으로부터 노출하도록 형성한 것이다.
구체적으로 본 발명에 관한 액티브 매트릭스 기판은, 매트릭스형으로 형성된 복수의 화소와, 상기 각 화소마다 각각 형성된 복수의 스위칭 소자와, 상기 각 스위칭 소자 상에 형성된 제 1 보호 절연막과, 상기 제 1 보호 절연막 상에 형성된 투명 도전층과, 상기 투명 도전층 상에 형성된 제 2 보호 절연막과, 상기 제 2 보호 절연막 상에 매트릭스형으로 형성되어, 상기 각 스위칭 소자에 각각 접속된 복수의 화소전극을 구비한 액티브 매트릭스 기판에 있어서, 상기 제 2 보호 절연막에는, 상기 각 화소전극의 주위를 따라 상기 제 1 보호 절연막이 노출하도록 홈이 형성되고, 상기 투명 도전층은, 상기 제 2 보호 절연막의 홈을 따라 이 홈의 측벽으로부터 파인 상태에서 이 홈의 측벽으로부터 노출되도록 형성되는 것을 특징으로 한다.
상기 구성에 의하면, 각 화소전극 하층의 제 2 보호 절연막에는, 각 화소전극의 주위를 따라 제 1 보호 절연막이 노출하도록 홈이 형성되고, 각 스위칭 소자 상층의 제 1 보호 절연막과 제 2 보호 절연막과의 층 사이에는, 제 2 보호 절연막의 홈을 따라, 홈의 측벽으로부터 파인 상태에서 홈의 측벽으로부터 노출하도록, 투명 도전층이 형성되므로, 즉, 투명 도전층 상의 제 2 보호 절연막이 투명 도전층에 대해 처마(eaves)형상으로 형성되므로, 가령, 각 화소전극을 형성하기 위한 투명 도전막이 제 2 보호 절연막의 홈 내에 남아 버려도, 이 홈 내의 투명 도전막에서는, 제 2 보호 절연막의 홈을 따라, 투명 도전층에 의해 형성된 공간에 기인하는 절단이 발생하게 된다. 이에 따라, 제 2 보호 절연막 상에서 서로 인접하는 각 화소전극끼리가 제 2 보호 절연막 홈 내의 투명 도전막을 개재하여 도통(導通)하기 어려워지므로, 인접하는 각 화소전극 사이의 단락이 확실하게 억제된다.
상기 투명 도전층은, 상기 제 2 보호 절연막을 개재하여 상기 각 화소전극에 겹쳐짐으로써 보조용량을 구성하여도 된다.
상기 구성에 의하면, 모든 화소에 걸쳐 일체로 형성된 투명 도전층이 제 2 보호 절연막을 개재하여 각 화소전극에 겹쳐짐으로써 보조용량을 구성하므로, 각 화소마다 보조용량이 형성된 액티브 매트릭스 기판에 있어서, 본 발명의 작용효과가 구체적으로 발휘된다.
상기 투명 도전층은, 상기 각 화소마다 독립하여 형성되며, 상기 제 2 보호 절연막을 개재하여 상기 각 화소전극에 겹쳐짐으로써 보조용량을 구성하여도 된다.
상기 구성에 의하면, 각 화소마다 독립하여 형성된 각 투명 도전층이, 제 2 보호 절연막을 개재하여 각 화소전극에 겹쳐짐으로써 보조용량을 구성하므로, 각 화소마다 보조용량이 형성된 액티브 매트릭스 기판에 있어서, 본 발명의 작용효과가 구체적으로 발휘된다.
상기 투명 도전층은, 상기 각 화소마다 틀형상으로 형성되고, 상기 제 1 보호 절연막과 상기 제 2 보호 절연막과의 층 사이에는, 상기 각 투명 도전층의 틀 내에 투명전극이 각각 형성되며, 상기 투명전극은, 상기 제 2 보호 절연막을 개재하여 상기 각 화소전극에 겹쳐지도록 보조용량을 구성하여도 된다.
상기 구성에 의하면, 투명 도전층이 각 화소마다 틀형상으로 형성되고, 제 1 보호 절연막과 제 2 보호 절연막과의 층 사이에서, 각 투명 도전층의 틀 내에 형성된 각 투명전극이 제 2 보호 절연막을 개재하여 각 화소전극에 겹쳐짐으로써 보조용량을 구성하므로, 각 화소마다 보조용량이 형성된 액티브 매트릭스 기판에 있어서, 본 발명의 작용효과가 구체적으로 발휘된다.
상기 투명 도전층은, 상기 각 화소전극보다 두껍게 형성되어도 된다.
상기 구성에 의하면, 투명 도전층이 각 화소전극보다 두껍게 형성됨으로써, 투명 도전층에 의해 형성되는 공간이 높아지므로, 제 2 보호 절연막의 홈 내의 투명 도전막에서는, 이 홈을 따라, 절단이 보다 확실하게 발생하거나, 예를 들어, 투명 도전막의 에칭에 이용되는 에천트(etchant)가 제 2 보호 절연막의 저부(底部)로 들어가기 쉬워지거나 하게 된다.
또, 본 발명에 관한 액티브 매트릭스 기판의 제조방법은, 매트릭스형으로 형성된 복수의 화소와, 상기 각 화소마다 각각 형성된 복수의 스위칭 소자와, 상기 각 스위칭 소자 상에 형성된 제 1 보호 절연막과, 상기 제 1 보호 절연막 상에 형성된 투명 도전층과, 상기 투명 도전층 상에 형성된 제 2 보호 절연막과, 상기 제 2 보호 절연막 상에 매트릭스형으로 형성되어, 상기 각 스위칭 소자에 각각 접속된 복수의 화소전극을 구비한 액티브 매트릭스 기판을 제조하는 방법에 있어서, 기판 상에 상기 각 스위칭 소자를 형성하는 스위칭 소자 형성공정과, 상기 형성된 각 스위칭 소자 상에 상기 제 1 보호 절연막을 형성하는 제 1 보호 절연막 형성공정과, 상기 형성된 제 1 보호 절연막을 피복하도록 제 1 투명 도전막을 성막한 후에, 이 제 1 투명 도전막을 패터닝함으로써, 상기 투명 도전층이 되는 투명 도전 형성층을 형성하는 투명 도전 형성층 형성공정과, 상기 투명 도전 형성층을 피복하도록, 절연막을 성막한 후에, 이 절연막의 상기 각 화소전극이 배치되는 영역의 주위를 따라 홈을 형성함으로써, 상기 투명 도전 형성층의 일부가 노출하도록, 상기 제 2 보호 절연막을 형성하는 제 2 보호 절연막 형성공정과, 상기 형성된 제 2 보호 절연막으로부터 노출하는 상기 투명 도전 형성층을 에칭하여, 이 투명 도전 형성층을 상기 제 2 보호 절연막 홈의 측벽으로부터 후퇴시킴으로써, 상기 투명 도전층을 형성하는 투명 도전층 형성공정과, 상기 형성된 투명 도전층 상의 상기 제 2 보호 절연막 상에 제 2 투명 도전막을 성막한 후에, 이 제 2 투명 도전막을 패터닝함으로써, 상기 각 화소전극을 형성하는 화소전극 형성공정을 구비하는 것을 특징으로 한다.
상기 방법에 의하면, 제 1 보호 절연막 형성공정에 있어서, 스위칭 소자 형성공정에서 기판 상에 형성된 각 스위칭 소자 상에 제 1 보호 절연막을 형성하고, 투명 도전 형성층 형성공정에 있어서, 이 제 1 보호 절연막을 피복하도록 제 1 투명 도전막을 성막한 후에, 이 제 1 투명 도전막을 패터닝함으로써, 투명 도전 형성층을 형성하며, 제 2 보호 절연막 형성공정에 있어서, 이 투명 도전 형성층을 피복하도록 절연막을 성막한 후에, 이 절연막의 각 화소전극이 배치되는 영역의 주위를 따라 홈을 형성함으로써, 투명 도전 형성층의 일부가 노출하도록 제 2 보호 절연막을 형성하고, 투명 도전층 형성공정에 있어서, 이 제 2 보호 절연막으로부터 노출하는 투명 도전 형성층을 에칭하여, 이 투명 도전 형성층을 제 2 보호 절연막 홈의 측벽으로부터 후퇴시킴으로써, 투명 도전층을 형성하며, 화소전극 형성공정에 있어서, 이 투명 도전층 상의 제 2 보호 절연막 상에 제 2 투명 도전막을 성막한 후에, 이 제 2 투명 도전막을 패터닝함으로써, 각 화소전극을 형성하므로, 제 2 보호 절연막 형성공정에서 형성되는 제 2 보호 절연막이 투명 도전층 형성공정에서 형성되는 투명 도전층에 대해 처마형상으로 배치되게 된다. 때문에, 화소전극 형성공정에 있어서, 가령, 제 2 투명 도전막이 제 2 보호 절연막의 홈 내에 남아 버려도, 이 홈 내의 제 2 투명 도전막에서는, 제 2 보호 절연막의 홈을 따라, 투명 도전층에 의해 형성된 공간에 기인하는 절단이 발생하게 된다. 이에 따라, 제 2 보호 절연막 상에서 서로 인접하는 각 화소전극끼리가 제 2 보호 절연막의 홈 내의 투명 도전막을 개재하여 도통하기 어려워지므로, 인접하는 각 화소전극 사이의 단락이 확실하게 억제된다.
또, 본 발명에 관한 액티브 매트릭스 기판의 제조방법은, 매트릭스형으로 형성된 복수의 화소와, 상기 각 화소마다 각각 형성된 복수의 스위칭 소자와, 상기 각 스위칭 소자 상에 형성된 제 1 보호 절연막과, 상기 제 1 보호 절연막 상에 형성된 투명 도전층과, 상기 투명 도전층 상에 형성된 제 2 보호 절연막과, 상기 제 2 보호 절연막 상에 매트릭스형으로 형성되어, 상기 각 스위칭 소자에 각각 접속된 복수의 화소전극을 구비한 액티브 매트릭스 기판을 제조하는 방법에 있어서, 기판 상에 상기 각 스위칭 소자를 형성하는 스위칭 소자 형성공정과, 상기 형성된 각 스위칭 소자 상에 상기 제 1 보호 절연막을 형성하는 제 1 보호 절연막 형성공정과, 상기 형성된 제 1 보호 절연막을 피복하도록 제 1 투명 도전막을 성막한 후에, 이 제 1 투명 도전막을 패터닝함으로써, 상기 투명 도전층이 되는 투명 도전 형성층을 형성하는 투명 도전 형성층 형성공정과, 상기 투명 도전 형성층을 피복하도록 절연막을 성막한 후에, 이 절연막의 상기 각 화소전극이 배치되는 영역의 주위를 따라 홈을 형성함으로써, 상기 투명 도전 형성층의 일부가 노출하도록, 상기 제 2 보호 절연막을 형성하는 제 2 보호 절연막 형성공정과, 상기 형성된 상기 제 2 보호 절연막 상에 제 2 투명 도전막을 성막한 후에, 이 제 2 투명 도전막을 패터닝할 때에 이 제 2 보호 절연막으로부터 노출하는 상기 투명 도전 형성층을 에칭하여, 이 투명 도전 형성층을 상기 제 2 보호 절연막 홈의 측벽으로부터 후퇴시킴으로써, 상기 각 화소전극 및 투명 도전층을 형성하는 화소전극 형성공정을 구비하는 것을 특징으로 한다.
상기 방법에 의하면, 제 1 보호 절연막 형성공정에 있어서, 스위칭 소자 형성공정에서 기판 상에 형성된 각 스위칭 소자 상에 제 1 보호 절연막을 형성하고, 투명 도전 형성층 형성공정에 있어서, 이 제 1 보호 절연막을 피복하도록 제 1 투명 도전막을 성막한 후에, 이 제 1 투명 도전막을 패터닝함으로써, 투명 도전 형성층을 형성하며, 제 2 보호 절연막 형성공정에 있어서, 이 투명 도전 형성층을 피복하도록 절연막을 성막한 후에, 이 절연막의 각 화소전극이 배치되는 영역의 주위를 따라 홈을 형성함으로써, 투명 도전 형성층의 일부가 노출하도록 이 제 2 보호 절연막을 형성하며, 화소전극 형성공정에 있어서, 이 제 2 보호 절연막 상에 제 2 투명 도전막을 성막한 후에, 이 제 2 투명 도전막을 패터닝할 때에 제 2 보호 절연막으로부터 노출하는 투명 도전 형성층을 에칭하여, 투명 도전 형성층을 제 2 보호 절연막 홈의 측벽으로부터 후퇴시킴으로써, 각 화소전극 및 투명 도전층을 형성하므로, 제 2 보호 절연막 형성공정에서 형성되는 제 2 보호 절연막이 화소전극 형성공정에서 형성되는 투명 도전층에 대해 처마형상으로 배치되게 된다. 여기서, 화소전극 형성공정에서는, 제 2 투명 도전막을 에칭함과 동시에, 제 2 보호 절연막으로부터 노출하는 투명 도전 형성층을 에칭하여, 투명 도전 형성층을 제 2 보호 절연막 홈의 측벽으로부터 후퇴시킴으로써, 예를 들어, 에칭에 이용하는 에천트가 제 2 보호 절연막 홈 내로 들어가기 쉬워지므로, 제 2 보호 절연막의 홈 내에 제 2 투명 도전막이 남기 어려워진다. 이에 따라, 제 2 보호 절연막 상에서 서로 인접하는 각 화소전극끼리가 제 2 보호 절연막 홈 내의 제 2 투명 도전막을 개재하여 도통하기 어려워지므로, 인접하는 각 화소전극 사이의 단락이 확실하게 억제된다.
상기 화소전극 형성공정에서는, 상기 제 2 보호 절연막의 홈 내의 상기 제 2 투명 도전막을 제거하여도 된다.
상기 방법에 의하면, 가령, 제 2 보호 절연막 홈 내의 제 2 투명 도전막의 절단이 불충분하더라도, 화소전극 형성공정에 있어서, 제 2 보호 절연막 홈 내의 제 2 투명 도전막이 제거되므로, 인접하는 각 화소전극 사이의 단락이 보다 확실하게 억제된다.
상기 제 1 투명 도전막은, 상기 제 2 투명 도전막보다 두꺼워도 된다.
상기 방법에 의하면, 투명 도전층을 형성하기 위한 제 1 투명 도전막이 제 2 투명 도전막보다 두껍기 때문에, 투명 도전층에 의해 형성되는 공간이 높아지므로, 제 2 보호 절연막 홈 내의 제 2 투명 도전막에서는, 그 홈을 따라, 절단이 보다 확실하게 발생하거나, 예를 들어, 제 2 투명 도전막의 에칭에 이용하는 에천트가 제 2 보호 절연막의 홈 저부(底部)에 들어가기 쉬워지거나 하게 된다.
상기 제 1 투명 도전막 및 제 2 투명 도전막은, 산화인듐과 산화주석과의 화합물에 의해 구성되고, 상기 투명 도전 형성층 및 제 2 투명 도전막은, 결정성(結晶性)을 가져도 된다.
상기 방법에 의하면, 제 1 투명 도전막 및 제 2 투명 도전막이 산화인듐과 산화주석과의 화합물, 즉, ITO(Indium Tin Oxide)에 의해 구성되고, 투명 도전 형성층 및 제 2 투명 도전막이 결정성을 가지므로, 화소전극 공정에 있어서, 투명 도전 형성층의 에칭과 제 2 투명 도전막의 에칭(패터닝)을 동일 에천트(etchant)를 이용하여 행할 수 있게 되어, 제조공정이 단축된다.
상기 제 1 투명 도전막 및 제 2 투명 도전막은, 산화인듐과 산화아연과의 화합물에 의해 구성되어도 된다.
상기 방법에 의하면, 제 1 투명 도전막 및 제 2 투명 도전막이, 산화인듐과 산화아연과의 화합물, 즉, IZO(Indium Zinc Oxide)에 의해 구성되므로, 화소전극 공정에 있어서, 투명 도전 형성층의 에칭과 제 2 투명 도전막의 에칭(패터닝)을 동일 에천트를 이용하여 행할 수 있게 되어, 제조공정이 단축된다.
또, 본 발명에 관한 액정표시패널은, 서로 대향하도록 형성된 액티브 매트릭스 기판 및 대향기판과, 상기 액티브 매트릭스 기판 및 대향기판 사이에 형성된 액정층을 구비한 액정표시패널에 있어서, 상기 액티브 매트릭스 기판은, 매트릭스형으로 형성된 복수의 화소와, 상기 각 화소마다 각각 형성된 복수의 스위칭 소자와, 상기 각 스위칭 소자 상에 형성된 제 1 보호 절연막과, 상기 제 1 보호 절연막 상에 형성된 투명 도전층과, 상기 투명 도전층 상에 형성된 제 2 보호 절연막과, 상기 제 2 보호 절연막 상에 매트릭스형으로 형성되어, 상기 각 스위칭 소자에 각각 접속된 복수의 화소전극을 구비하며, 상기 제 2 보호 절연막에는, 상기 각 화소전극 주위를 따라 상기 제 1 보호 절연막이 노출하도록 홈이 형성되고, 상기 투명 도전층은, 상기 제 2 보호 절연막의 홈을 따라 이 홈 측벽으로부터 파인 상태에서 이 홈 측벽으로부터 노출하도록 형성되는 것을 특징으로 한다.
상기 구성에 의하면, 액티브 매트릭스 기판에 있어서, 각 화소전극 하층의 제 2 보호 절연막에는, 각 화소전극의 주위를 따라 제 1 보호 절연막이 노출하도록, 홈이 형성되고, 각 스위칭 소자 상층의 제 1 보호 절연막과 제 2 보호 절연막과의 층 사이에는, 제 2 보호 절연막의 홈을 따라, 홈 측벽으로부터 파인 상태에서 홈 측벽으로부터 노출하도록 투명 도전층이 형성되므로, 즉, 투명 도전층 상의 제 2 보호 절연막이 투명 도전층에 대해 처마형상으로 형성되므로, 가령, 각 화소전극을 형성하기 위한 투명 도전막이 제 2 보호 절연막의 홈 내에 남아 버려도, 이 홈 내의 투명 도전막에서는, 제 2 보호 절연막의 홈을 따라, 투명 도전층에 의해 형성된 공간에 기인하는 절단이 발생하게 된다. 이에 따라, 액티브 매트릭스 기판에 있어서, 제 2 보호 절연막 상에서 서로 인접하는 각 화소전극끼리가 제 2 보호 절연막 홈 내의 투명 도전막을 개재하여 도통하기 어려워지므로, 액티브 매트릭스 기판을 구비한 액정표시패널에 있어서, 인접하는 각 화소전극 사이의 단락이 확실하게 억제된다.
본 발명에 의하면, 각 스위칭 소자 상층의 제 1 보호 절연막과 각 화소전극 하층의 제 2 보호 절연막과의 층 사이에 배치되는 투명 도전층이, 제 2 보호 절연막의 홈을 따라, 홈의 측벽으로부터 파인 상태에서 홈의 측벽으로부터 노출하도록 형성되므로, 인접하는 각 화소전극 사이의 단락을 확실하게 억제할 수 있다.
도 1은, 제 1 실시형태에 관한 액티브 매트릭스 기판을 구비한 액정표시패널의 단면도이다.
도 2는, 제 1 실시형태에 관한 액티브 매트릭스 기판의 평면도이다.
도 3은, 도 2 중의 영역(X)을 확대한 부분 확대도이다.
도 4는, 도 2 중의 IV-IV선을 따른 액티브 매트릭스 기판의 단면도이다.
도 5는, 도 2 중의 V-V선을 따른 액티브 매트릭스 기판의 단면도이다.
도 6은, 도 2 중의 VI-VI선을 따른 액티브 매트릭스 기판의 단면도이다.
도 7은, 도 2 중의 VII-VII선을 따른 액티브 매트릭스 기판의 단면도이다.
도 8은, 제 1 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 제 1 설명도이다.
도 9는, 제 1 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 도 8에 계속되는 제 2 설명도이다.
도 10은, 제 1 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 도 9에 계속되는 제 3 설명도이다.
도 11은, 제 1 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 도 10에 계속되는 제 4 설명도이다.
도 12는, 제 2 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 제 1 설명도이다.
도 13은, 제 2 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 도 12에 계속되는 제 2 설명도이다.
도 14는, 제 2 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 도 13에 계속되는 제 3 설명도이다.
도 15는, 제 3 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 16은, 제 4 실시형태에 관한 액티브 매트릭스 기판의 평면도이다.
도 17은, 도 16 중의 XVII-XVII선을 따른 액티브 매트릭스 기판의 단면도이다.
도 18은, 도 16 중의 XVIII-XVIII선을 따른 액티브 매트릭스 기판의 단면도이다.
도 19는, 제 5 실시형태에 관한 액티브 매트릭스 기판의 평면도이다.
도 20은, 도 19 중의 XX-XX선을 따른 액티브 매트릭스 기판의 단면도이다.
도 21은, 도 19 중의 XXI-XXI선을 따른 액티브 매트릭스 기판의 단면도이다.
도 22는, 도 19 중의 XXII-XXII선을 따른 액티브 매트릭스 기판의 단면도이다.
도 2는, 제 1 실시형태에 관한 액티브 매트릭스 기판의 평면도이다.
도 3은, 도 2 중의 영역(X)을 확대한 부분 확대도이다.
도 4는, 도 2 중의 IV-IV선을 따른 액티브 매트릭스 기판의 단면도이다.
도 5는, 도 2 중의 V-V선을 따른 액티브 매트릭스 기판의 단면도이다.
도 6은, 도 2 중의 VI-VI선을 따른 액티브 매트릭스 기판의 단면도이다.
도 7은, 도 2 중의 VII-VII선을 따른 액티브 매트릭스 기판의 단면도이다.
도 8은, 제 1 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 제 1 설명도이다.
도 9는, 제 1 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 도 8에 계속되는 제 2 설명도이다.
도 10은, 제 1 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 도 9에 계속되는 제 3 설명도이다.
도 11은, 제 1 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 도 10에 계속되는 제 4 설명도이다.
도 12는, 제 2 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 제 1 설명도이다.
도 13은, 제 2 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 도 12에 계속되는 제 2 설명도이다.
도 14는, 제 2 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 도 13에 계속되는 제 3 설명도이다.
도 15는, 제 3 실시형태에 관한 액티브 매트릭스 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 16은, 제 4 실시형태에 관한 액티브 매트릭스 기판의 평면도이다.
도 17은, 도 16 중의 XVII-XVII선을 따른 액티브 매트릭스 기판의 단면도이다.
도 18은, 도 16 중의 XVIII-XVIII선을 따른 액티브 매트릭스 기판의 단면도이다.
도 19는, 제 5 실시형태에 관한 액티브 매트릭스 기판의 평면도이다.
도 20은, 도 19 중의 XX-XX선을 따른 액티브 매트릭스 기판의 단면도이다.
도 21은, 도 19 중의 XXI-XXI선을 따른 액티브 매트릭스 기판의 단면도이다.
도 22는, 도 19 중의 XXII-XXII선을 따른 액티브 매트릭스 기판의 단면도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다. 그리고, 본 발명은, 이하의 각 실시형태에 한정되는 것은 아니다.
≪제 1 실시형태≫
도 1～도 11은, 본 발명에 관한 액티브 매트릭스 기판 및 그 제조방법, 그리고 액정표시패널의 제 1 실시형태를 나타낸다. 구체적으로, 도 1은, 본 실시형태의 액티브 매트릭스 기판(30a)을 구비한 액정표시패널(50)의 단면도이다. 또, 도 2는, 액티브 매트릭스 기판(30a)의 평면도이며, 도 3은, 도 2 중의 영역(X)을 확대한 부분 확대도이다. 또한, 도 4, 도 5, 도 6 및 도 7은, 각각, 도 2중의 IV-IV선, V-V선, VI-VI선 및 VII-VII선을 따른 액티브 매트릭스 기판(30a)의 단면도이다.
액정표시패널(50)은, 도 1에 나타내듯이, 서로 대향하도록 형성된 액티브 매트릭스 기판(30a) 및 대향기판(40)과, 액티브 매트릭스 기판(30a) 및 대향기판(40) 사이에 형성된 액정층(45)과, 액티브 매트릭스 기판(30a) 및 대향기판(40)을 서로 접착함과 동시에, 액티브 매트릭스 기판(30a) 및 대향기판(40) 사이에 액정층(45)을 봉입(封入)하기 위해 틀형상으로 형성된 씰재(46)를 구비한다. 또, 액정표시패널(50)에서는, 도 1에 나타내듯이, 씰재(46) 내측에 화상표시를 행하는 표시영역(D)이 규정되고, 대향기판(40)으로부터 노출하는 액티브 매트릭스 기판(30a) 표면에 단자영역(T)이 규정된다. 여기서, 표시영역(D)에는, 각각, 화상의 최소단위를 구성하는 복수의 화소(P)(도 2 참조)가 매트릭스형으로 배치된다.
액티브 매트릭스 기판(30a)은, 도 2에 나타내듯이, 절연기판(10)과, 절연기판(10) 상에 서로 평행으로 연장하도록 형성된 복수의 게이트선(11a)과, 각 게이트선(11a) 사이에 각각 형성되어, 서로 평행으로 연장하도록 배치된 복수의 용량선(11b)과, 각 게이트선(11a)과 직교하는 방향에 서로 평행으로 연장하도록 형성된 복수의 소스선(17a)과, 각 게이트선(11a) 및 각 소스선(17 a)의 교차부분마다, 즉, 각 화소(P)마다 각각 스위칭 소자로써 형성된 복수의 TFT(5a)와, 각 TFT(5a) 상에 형성된 제 1 보호 절연막(20a)(도 4～도 7 참조)과, 제 1 보호 절연막(20a) 상에 형성된 제 2 보호 절연막(22a)과, 제 2 보호 절연막(22a) 상에 매트릭스형으로 형성된 복수의 화소전극(23a)과, 각 화소전극(23a)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
TFT(5a)는, 도 2 및 도 4에 나타내듯이, 절연기판(10) 상에 형성된 게이트 전극(11aa)과, 게이트 전극(11aa)을 피복하도록 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에 형성되어, 게이트 전극(11aa)에 겹쳐지도록 배치된 반도체층(13)과, 반도체층(13) 상에 형성되어, 서로 이간하도록 배치된 소스전극(17aa) 및 드레인 전극(17b)을 구비한다.
게이트 전극(11aa)은, 도 2에 나타내듯이, 각 게이트선(11a)이 폭넓게 형성된 부분이다. 여기서, 게이트선(11a)은, 도 2 및 도 7에 나타내듯이, 단자영역(T)으로 인출되고, 이 단자영역(T)에서, 게이트 절연막(12) 및 제 1 보호 절연막(20a)에 형성된 콘택트 홀(20acc), 이 콘택트 홀(20acc) 내에 형성된 투명 도전층(21d), 및 제 2 보호 절연막(22a)에 형성된 콘택트 홀(22acb)을 개재하여, 게이트 단자(23b)에 접속된다.
소스전극(17aa)은, 도 2에 나타내듯이, 각 소스선(17a)이 측방으로 L자형으로 돌출한 부분이다. 여기서, 소스전극(17aa) 및 소스선(17a)은, 도 4 및 도 6에 나타내듯이, 제 1 금속층(14a), 제 2 금속층(15a) 및 제 3 금속층(16a)이 차례로 적층된 적층구조를 가진다. 또, 소스선(17a)은, 도 2에 나타내듯이, 단자영역(T)으로 인출되고, 이 단자영역(T)에서, 제 1 보호 절연막(20a) 및 제 2 보호 절연막(22a)에 형성된 콘택트 홀(파선부)을 통해, 소스 단자(23c)에 접속된다.
드레인 전극(17b)은, 도 2 및 도 4에 나타내듯이, 제 1 보호 절연막(20a)에 형성된 콘택트 홀(20aca), 이 콘택트 홀(20aca) 내에 형성된 투명 도전층(21c), 및 제 2 보호 절연막(22a)에 형성된 콘택트 홀(22aca)을 통해 화소전극(23a)에 접속된다. 또, 드레인 전극(17b)은, 도 4에 나타내듯이, 제 1 금속층(14b), 제 2 금속층(15b) 및 제 3 금속층(16b)이 차례로 적층된 적층구조를 가진다.
제 1 보호 절연막(20a)은, 도 4～도 7에 나타내듯이, 하층 보호 절연막(18a) 및 상층 보호 절연막(19a)이 차례로 적층된 적층구조를 가진다.
제 2 보호 절연막(22a)에는, 도 2, 도 4 및 도 6에 나타내듯이, 각 화소전극(23a)의 주위를 따라, 제 1 보호 절연막(20a)이 노출하도록 격자상(格子狀)의 홈(G)이 형성된다.
제 1 보호 절연막(20a)과 제 2 보호 절연막(22a)과의 층 사이에는, 도 2에 나타내듯이, 각 화소(P)마다 틀형상의 투명 도전층(21b)이 형성되고, 이 틀 내에, 화소전극(23a)과 겹쳐지도록 투명전극(21a), 그리고 제 1 보호 절연막(20a)의 콘택트 홀(20aca) 및 제 2 보호 절연막(22a)의 콘택트 홀(22aca)에 겹쳐지도록 투명 도전층(21c)이 형성된다.
투명 도전층(21b)은, 도 4 및 도 6에 나타내듯이, 제 2 보호 절연막(22a)의 홈(G)을 따라, 홈(G)의 측벽(W)으로부터 파인 상태에서 홈(G)의 측벽(W)으로부터 노출되도록 형성된다. 여기서, 인접하는 각 화소(P)에 있어서, 도 3에 나타내듯이, 투명 도전층(21b)의 간격(Ca)(예를 들어, 3.2㎛～22.2㎛)은, 제 2 보호 절연막(22a) 홈(G)의 폭(Cb)(예를 들어, 3㎛～22㎛)보다 0.2㎛ 정도 이상 넓게 된다.
투명전극(21a)은, 도 2, 도 4～도 6에 나타내듯이, 게이트 절연막(12) 및 제 1 보호 절연막(20a)에 형성된 콘택트 홀(20acb)을 개재하여, 용량선(11b)에 접속됨과 동시에, 제 2 보호 절연막(22a)을 개재하여 각 화소전극(23a)과 겹쳐짐으로써, 보조용량(6)을 구성한다.
대향기판(40)은, 예를 들어 유리기판 등의 절연기판(도시 않음)과, 이 절연기판 상에 격자상으로 형성된 블랙 매트릭스(도시 않음)와, 이 매트릭스의 각 격자 사이에 적색층, 녹색층 및 청색층 등이 각각 형성된 컬러 필터(도시 않음)와, 이들 블랙 매트릭스 및 컬러 필터를 피복하도록 형성된 공통전극(도시 않음)과, 이 공통전극을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
액정층(45)은, 전기광학 특성을 갖는 네마틱(nematic)의 액정재료 등에 의해 구성된다.
상기 구성의 액정표시패널(50)에서는, 각 화소(P)에 있어서, 게이트선(11a)으로부터의 주사(走査)신호에 따라 TFT(5a)가 온(ON) 상태가 된 때에, 소스선(17a)으로부터의 표시신호에 따라 화소전극(23a)에 소정의 전하가 기록됨으로써, 액티브 매트릭스 기판(30a) 상의 각 화소전극(23a)과 대향기판(40) 상의 공통전극과의 사이에 전위차가 생기고, 액정층(45), 즉, 각 화소(P)의 액정용량, 및 이 액정용량에 병렬로 접속된 보조용량(6)에 소정의 전압이 인가된다. 그리고, 액정표시패널(50)에서는, 액정층(45)의 인가전압 크기에 따라, 액정층(45)의 배향상태가 바뀌는 것을 이용하여, 각 화소(P)마다 패널 내를 투과하는 빛의 투과율을 조정함으로써, 화상을 표시하도록 된다.
다음에, 본 실시형태의 액티브 매트릭스 기판(30a)을 제조하는 방법에 대해, 도 8～도 11을 이용하여 설명한다. 여기서, 도 8～도 11은, 도 4～도 7 단면도의 액티브 매트릭스 기판(30a) 각 부분에 각각 대응하고, 본 실시형태의 액티브 매트릭스 기판(30a)의 제조공정을 연속적으로 단면으로 나타내는 설명도이다. 구체적으로, 도 8～도 11의 각 하변(下邊)에 있어서, 영역(Sw)은 도 4의 단면도에 대응하고, 영역(Cs)은 도 5의 단면도에 대응하며, 영역(Sb)은 도 6의 단면도에 대응하고, 영역(Tg)은 도 7의 단면도에 대응한다. 그리고, 본 실시형태의 제조방법은, TFT(스위칭 소자) 형성공정, 제 1 보호 절연막 형성공정, 투명 도전 형성층 형성공정, 제 2 보호 절연막 형성공정, 투명 도전층 형성공정 및 화소전극 형성공정을 구비한다.
<TFT 형성공정>
먼저, 유리기판 등의 절연기판(10)의 기판 전체에, 예를 들어, 스퍼터링법(sputtering)에 의해, 알루미늄막(두께 50㎚～350㎚ 정도), 티타늄막(두께 50㎚～200㎚ 정도) 및 질화티타늄막(두께 5㎚～ 20㎚ 정도)을 차례로 성막하여, 금속 적층막을 형성한 후에, 이 금속 적층막에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭(dry etching) 및 레지스트 박리 세척을 행함으로써, 도 8의 (a)에 나타내듯이, 게이트선(11a), 게이트 전극(11aa) 및 용량선(11b)을 형성한다.
계속해서, 게이트선(11a), 게이트 전극(11aa) 및 용량선(11b)이 형성된 기판 전체에, 예를 들어, CVD(Chemical Vapor Deposition)법에 의해, 산화 실리콘막 또는 질화 실리콘막 등 무기 절연막(두께 200㎚～500㎚ 정도)을 성막하고, 도 8의 (b)에 나타내듯이, 게이트 절연막(12)을 형성한다.
또한, 게이트 절연막(12)이 형성된 기판 전체에, 예를 들어, 스퍼터링법에 의해 In-Ga-Zn-O계의 산화물 반도체막(두께 20㎚～200㎚ 정도)을 성막한 후에, 이 산화물 반도체막에 대해, 포토리소 그래피, ? 에칭 및 레지스트 박리 세척을 행함으로써, 도 8의 (c)에 나타내듯이, 반도체층(13)을 형성한다.
이어서, 반도체층(13)이 형성된 기판 전체에, 예를 들어, 스퍼터링법에 의해, 제 1 금속층(14a) 및 (14b)이 되는 질화 몰리부덴막(두께 20㎚～100㎚ 정도), 제 2 금속층(15a) 및 (15b)이 되는 알루미늄막(두께 50㎚～350㎚ 정도), 그리고 제 3 금속층(16a) 및 (16b)이 되는 질화 몰리부덴막(두께 50㎚～200㎚ 정도)을 차례로 성막하여, 금속 적층막을 형성한 후에, 이 금속 적층막에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트 박리 세척을 행함으로써, 도 9의 (a)에 나타내듯이, 소스선(17a), 소스전극(17aa) 및 드레인 전극(17b)을 형성하고, TFT(5a)를 형성한다. 그리고, 본 실시형태에서는, 금속 적층막을 구성하는 상층 및 하층의 고융점 금속막으로써, 질화 몰리부덴막을 예시했으나, 이 고융점 금속막은, 티타늄막, 텅스텐막 또는 이들의 합금막 등이라도 된다.
<제 1 보호 절연막 형성공정>
먼저, 상기 TFT 형성공정에서 TFT(5a)가 형성된 기판 전체에, 도 9의 (b)에 나타내듯이, 예를 들어, CVD법에 의해, 산화 실리콘막 또는 질화 실리콘막 등의 무기 절연막(두께 50nm～500nm 정도)(18)을 성막한다.
계속해서, 무기 절연막(18)이 성막된 기판 전체에, 예를 들어, 스핀 코팅법(spin coating) 또는 슬릿 코팅법(slit coating)에 의해, 투명한 감광성 수지막(두께 1㎛～4㎛ 정도)을 도포한 후에, 이 감광성 수지막에 대해, 노광, 현상 및 소성을 행함으로써, 도 9의 (c)에 나타내듯이, 상층 보호 절연막(19a)을 형성한다.
또한, 상층 보호 절연막(19a)으로부터 노출하는 무기 절연막(18)에 대해, ? 에칭 또는 드라이 에칭을 행함으로써, 도 10의 (a)에 나타내듯이, 콘택트 홀(20aca, 20acb 및 20acc)을 형성하고, 하층 보호 절연막(18a) 및 상층 보호 절연막(19a)으로 이루어진 제 1 보호 절연막(20a)을 형성한다.
<투명 도전 형성층 형성공정>
상기 제 1 보호 절연막 형성공정에서 제 1 보호 절연막(20a)이 형성된 기판 전체에, 예를 들어, 스퍼터링법에 의해, ITO막 등의 제 1 투명 도전막(두께 50nm～300nm 정도)(21)을 성막한 후에, 이 제 1 투명 도전막(21)에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트 박리 세척을 행함으로써, 도 10의 (b)에 나타내듯이, 투명전극(21a), 투명 도전 형성층(21ba), 그리고 투명 도전층(21c 및 21d)을 형성한다.
<제 2 보호 절연막 형성공정>
상기 투명 도전 형성층 형성공정에서 투명전극(21a), 투명 도전 형성층(21ba), 그리고 투명 도전층(21c 및 21d)이 형성된 기판 전체에, 도 10의 (c)에 나타내듯이, 예를 들어, CVD법에 의해, 산화 실리콘막 또는 질화 실리콘막 등의 무기 절연막(두께 50nm～500nm 정도)(22)을 성막한 후에, 이 무기 절연막(22)에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트 박리 세척을 행함으로써, 도 11의 (a)에 나타내듯이, 콘택트 홀(22aca 및 22acb), 그리고 화소전극(23a)이 형성되는 영역의 주위를 따라 투명 도전 형성층(21ba)의 일부가 노출하도록 홈(G)을 격자상으로 형성하여, 제 2 보호 절연막(22a)을 형성한다.
<투명 도전층 형성공정>
상기 제 2 보호 절연막 형성공정에서 제 2 보호 절연막(22a)이 형성된 기판 전체에, 예를 들어, 코팅법또는 슬릿 코팅법에 의해, 감광성 수지막(두께 1㎛～4㎛ 정도)을 도포한 후에, 이 감광성 수지막에 대해, 노광, 현상 및 소성을 행함으로써 레지스트(R)를 형성하고, 이 레지스트(R)로부터 노출하는 투명 도전 형성층(21ba)에 대해, ? 에칭을 행함으로써, 투명 도전 형성층(21ba)을 제 2 보호 절연막(22a) 홈(G)의 측벽(W)으로부터 후퇴시키고, 도 11의 (b)에 나타내듯이, 투명 도전층(21b)을 형성한다.
<화소전극 형성공정>
상기 투명 도전층 형성공정에서 이용한 레지스트(R)의 박리 세척을 행한 기판 전체에, 예를 들어, 스퍼터링법에 의해, ITO막 등 제 2 투명 도전막(두께 30㎚～150㎚ 정도)(23)를 성막한 후에, 이 제 2 투명 도전막(23)에 대해, 포토리소 그래피, ? 에칭 및 레지스트 박리 세척을 행함으로써, 도 11의 (c)에 나타내듯이, 화소전극(23a), 게이트 단자(23b) 및 소스 단자(23c)(도 2 참조)를 형성한다.
이상과 같이 하여, 본 실시형태의 액티브 매트릭스 기판(30a)를 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 액티브 매트릭스 기판(30a) 및 그 제조방법, 그리고 액정표시패널(50)에 의하면, 제 1 보호 절연막 형성공정에 있어서, TFT 형성공정에서 절연기판(10) 상에 형성된 각 TFT(5a) 상에 제 1 보호 절연막(20a)을 형성하고, 투명 도전 형성층 형성공정에 있어서, 제 1 보호 절연막(20a)을 피복하도록 제 1 투명 도전막(21)을 성막한 후에, 제 1 투명 도전막(21)을 패터닝함으로써, 투명 도전 형성층(21ba)을 형성하며 제 2 보호 절연막 형성공정에 있어서, 투명 도전 형성층(21ba)을 피복하도록 무기 절연막(22)을 성막한 후에, 무기 절연막(22)의 각 화소전극(23a)이 배치되는 영역의 주위를 따라 홈(G)을 형성함으로써, 투명 도전 형성층(21ba)의 일부가 노출하도록 제 2 보호 절연막(22a)을 형성하고, 투명 도전층 형성공정에 있어서, 제 2 보호 절연막(22a)으로부터 노출하는 투명 도전 형성층(21ba)을 에칭하여, 투명 도전 형성층(21ba)을 제 2 보호 절연막(21)의 홈(G) 측벽(W)으로부터 후퇴시킴으로써, 투명 도전층(21b)을 형성하고, 화소전극 형성공정에 있어서, 투명 도전층(21b) 상의 제 2 보호 절연막(22a) 상에 제 2 투명 도전막(23)을 성막한 후에, 제 2 투명 도전막(23)을 패터닝함으로써, 각 화소전극(23a)을 형성하므로, 제 2 보호 절연막 형성공정에서 형성되는 제 2 보호 절연막(22a)이 투명 도전층 형성공정에서 형성되는 투명 도전층(21b)에 대해 처마형상으로 배치하게 된다. 때문에, 화소전극 형성공정에 있어서, 가령, 제 2 투명 도전막(23)이 제 2 보호 절연막(22a)의 홈(G) 내에 남아 버려도, 도 11의 (c)에 나타내듯이, 이 홈(G) 내의 제 2 투명 도전막(23)에 있어서, 제 2 보호 절연막(22a)의 홈(G)을 따라, 투명 도전층(21b)에 의해 형성된 공간에 기인하는 절단을 발생시킬 수 있다. 이에 따라, 액티브 매트릭스 기판(30a)에 있어서, 제 2 보호 절연막(22a) 상에서 서로 인접하는 각 화소전극(23a)끼리가 제 2 보호 절연막(22a)의 홈(G) 내의 제 2 투명 도전막(23)을 개재하여 도통하기 어려워지므로, 액티브 매트릭스 기판(30a) 및 이를 구비한 액정표시패널(50)에 있어서, 인접하는 각 화소전극(23a)간의 단락을 확실히 억제할 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(30a) 및 그 제조방법에 의하면, 제 2 보호 절연막(22a) 홈(G) 내의 제 2 투명 도전막(23)의 절단이 불충분하더라도, 화소전극 형성공정에 있어서, 제 2 보호 절연막(22a)의 홈(G) 내의 제 2 투명 도전막(23)을 ? 에칭에 의해 제거할 수 있으므로, 인접하는 각 화소전극(23a) 사이의 단락을 보다 확실하게 억제할 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(30a) 및 그 제조방법에 의하면 투명 도전층(21b)을 형성하기 위한 제 1 투명 도전막(21)이 제 2 투명 도전막(23)보다 두껍기 때문에, 투명 도전층(21b)에 의해 형성되는 공간이 높아지므로, 제 2 보호 절연막(22a)의 홈(G) 내의 제 2 투명 도전막(23)에서, 이 홈(G)을 따라, 절단을 보다 확실하게 발생시킬 수 있고, 또, 제 2 투명 도전막(23)의 에칭에 이용하는 에천트를 제 2 보호 절연막(22a)의 홈(G) 저부에 들어가기 쉽게 할 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(30a)에 의하면, 반도체층(13)이 산화물 반도체에 의해 구성되므로, 고 이동도, 고 신뢰성 및 저 오프 전류 등의 양호한 특성을 갖는 TFT(5a)를 실현할 수 있다.
≪제 2 실시형태≫
도 12~도 14는, 본 발명에 관한 액티브 매트릭스 기판 및 그 제조방법, 그리고 액정표시패널의 제 2 실시형태를 나타낸다. 구체적으로, 도 12~도 14는, 본 실시형태의 액티브 매트릭스 기판(30b)의 제조공정을 연속적으로 단면으로 나타내는 설명도이다. 여기서, 상기 제 1 실시형태와 마찬가지로, 도 12~도 14의 각 하변(下邊)에 있어서, 영역(Sw)은, TFT 부분의 단면도에 대응하고, 영역(Cs)은, 용량선 부분의 단면도에 대응하며, 영역(Sb)은, 소스선 부분의 단면도에 대응하고, 영역(Tg)은, 게이트 단자 부분의 단면도에 대응한다. 그리고, 이하의 각 실시형태에 있어서, 도 1~도 11과 동일 부분에 대해서는, 동일 부호를 사용하고, 그 상세한 설명을 생략한다.
상기 제 1 실시형태에서는, 드레인 전극(17b)을 형성하기 위한 제 3 금속층(16b)을 상대적으로 얇게 형성하여 액티브 매트릭스 기판(30a)을 제조하는 방법을 예시했으나, 본 실시형태에서는, 드레인 전극(17d)을 형성하기 위한 제 3 금속층(16da)을 상대적으로 두껍게 형성하여 액티브 매트릭스 기판(30b)을 제조하는 방법을 예시한다.
본 실시형태의 액정표시패널은, 서로 대향하도록 형성된 액티브 매트릭스 기판(30b) 및 대향기판(40)과, 액티브 매트릭스 기판(30b) 및 대향기판(40) 사이에 형성된 액정층(45)과, 액티브 매트릭스 기판(30b) 및 대향기판(40)을 서로 접착함과 동시에, 액티브 매트릭스 기판(30b) 및 대향기판(40) 사이에 액정층(45)을 봉입하기 위해 틀형상으로 형성된 씰재(46)를 구비한다.
액티브 매트릭스 기판(30b)에서는, 도 14의 (c)에 나타내듯이, 상기 제 1 실시형태의 액티브 매트릭스 기판(30a)에 비해, 제 2 금속층(15c 및 15d)이 상대적으로 얇게 형성되고, 제 3 금속층(16c 및 16d)이 상대적으로 두껍게 형성되며, 제 1 보호 절연막(20a)과 제 2 보호 절연막(22a)과의 층 사이에 배치되어 있던 투명 도전층(21c 및 21d)이 생략되고, 그 밖의 구성이 상기 제 1 실시형태의 액티브 매트릭스 기판(30a)의 구성과 실질적으로 동일하게 된다.
다음에, 본 실시형태의 액티브 매트릭스 기판(30b)을 제조하는 방법에 대해, 도 12～도 14를 이용하여 설명한다. 그리고, 본 실시형태의 제조방법은, TFT 형성공정, 제 1 보호 절연막 형성공정, 투명 도전 형성층 형성공정, 제 2 보호 절연막 형성공정, 투명 도전층 형성공정 및 화소전극 형성공정을 구비한다.
<TFT 형성공정>
상기 제 1 실시형태와 마찬가지로, 게이트선(11a), 게이트 전극(11aa), 용량선(11b), 게이트 절연막(12) 및 반도체층(13)을 차례로 형성한 기판 전체에, 예를 들어, 스퍼터링법에 의해, 제 1 금속층(14a 및 14b)이 되는 질화 몰리부덴막(두께 20㎚~100㎚ 정도), 제 2 금속층(15c 및 15d)이 되는 알루미늄막(두께 50㎚~350㎚ 정도), 그리고 제 3 금속층(16c 및 16da)이 되는 질화 몰리부덴막(두께 100㎚~300㎚ 정도)을 차례로 성막하고, 금속 적층막을 형성한 후에, 이 금속 적층막에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트 박리 세척을 행함으로써, 도 12의 (a)에 나타내듯이, 소스선(17c), 소스전극(17ca) 및 드레인 전극(17da)을 형성하고, TFT 형성부(5ba)를 형성한다.
<제 1 보호 절연막 형성공정>
먼저, 상기 TFT 형성공정에서 TFT 형성부(5ba)가 형성된 기판 전체에, 도 12의 (b)에 나타내듯이, 예를 들어, CVD법에 의해, 산화 실리콘막 또는 질화 실리콘막 등의 무기 절연막(두께 50nm~500nm 정도)(18)을 성막한다.
계속해서, 무기 절연막(18)이 성막된 기판 전체에, 예를 들어, 스핀 코팅법 또는 슬릿 코팅법에 의해, 투명한 감광성 수지막(두께 1㎛～4㎛ 정도)을 도포한 후에, 이 감광성 수지막에 대해, 노광, 현상 및 소성을 행함으로써, 도 12의 (c)에 나타내듯이, 상층 보호 절연막(19a)을 형성한다.
또한, 상층 보호 절연막(19a)으로부터 노출하는 무기 절연막(18)에 대해, ? 에칭 또는 드라이 에칭을 행함으로써, 도 13의 (a)에 나타내듯이, 콘택트 홀(20aca, 20acb 및 20acc)을 형성하고, 하층 보호 절연막(18a) 및 상층 보호 절연막(19a)으로 이루어진 제 1 보호 절연막(20a)을 형성한다. 이 때, 드레인 전극 형성부(17da) 제 3 금속층(16da)의 상층부가 제거됨으로써, 제 3 금속층(16db), 드레인 전극 형성부(17db) 및 TFT 형성부(5bb)가 형성된다.
<투명 도전 형성층 형성공정>
상기 제 1 보호 절연막 형성공정에서 제 1 보호 절연막(20a)이 형성된 기판 전체에, 예를 들어, 스퍼터링법에 의해, ITO막 등의 제 1 투명 도전막(두께 50nm~300nm 정도)(21)을 성막한 후에, 이 제 1 투명 도전막(21)에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트 박리 세척을 행함으로써, 도 13의 (b)에 나타내듯이, 투명전극(21a) 및 투명 도전 형성층(21ba)을 형성한다.
<제 2 보호 절연막 형성공정>
상기 투명 도전 형성층 형성공정에서 투명전극(21a) 및 투명 도전 형성층(21ba)이 형성된 기판 전체에, 도 13의 (c)에 나타내듯이, 예를 들어, CVD법에 의해, 산화 실리콘막 또는 질화 실리콘막 등의 무기 절연막(두께 50nm~500nm 정도)(22)을 성막한 후에, 이 무기 절연막(22)에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트 박리 세척을 행함으로써, 도 14의 (a)에 나타내듯이, 콘택트 홀(22acb 및 22acc), 그리고 화소전극(23a)이 형성되는 영역의 주위를 따라 투명 도전 형성층(21ba)의 일부가 노출하도록 홈(G)을 격자상으로 형성하고, 제 2 보호 절연막(22a)을 형성한다. 이 때, 드레인 전극 형성부(17db) 제 3 금속층(16db)의 상층부가 제거됨으로써, 제 3 금속층(16d), 드레인 전극(17d) 및 TFT(5b)가 형성된다.
<투명 도전층 형성공정>
상기 제 2 보호 절연막 형성공정에서 형성된 제 2 보호 절연막(22a)으로부터 노출하는 투명 도전 형성층(21ba)에 대해, ? 에칭을 행함으로써, 투명 도전 형성층(21ba)을 제 2 보호 절연막(22a)의 홈(G) 측벽(W)으로부터 후퇴시키고, 도 14의 (b)에 나타내듯이, 투명 도전층(21b)을 형성한다.
<화소전극 형성공정>
상기 투명 도전층 형성공정에서 투명 도전층(21b)이 형성된 기판 전체에, 예를 들어, 스퍼터링법에 의해, ITO막 등의 제 2 투명 도전막(두께 30㎚~150㎚ 정도)(23)을 성막한 후에, 이 제 2 투명 도전막(23)에 대해, 포토리소 그래피, ? 에칭 및 레지스트 박리 세척을 행함으로써, 도 14의 (c)에 나타내듯이, 화소전극(23a), 게이트 단자(23b) 및 소스 단자(23c)를 형성한다.
이상과 같이 하여, 본 실시형태의 액티브 매트릭스 기판(30b)을 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 액티브 매트릭스 기판(30b) 및 그 제조방법에 의하면, 상기 제 1 실시형태와 마찬가지로, TFT(5b) 상층의 제 1 보호 절연막(20a)과 각 화소전극(23a) 하층의 제 2 보호 절연막(22a)과의 층 사이에 배치하는 투명 도전층(21b)이, 제 2 보호 절연막(22a)의 홈(G)을 따라, 홈(G) 측벽(W)으로부터 파인 상태에서 홈(G)의 측벽(W)으로부터 노출하도록 형성되므로, 인접하는 각 화소전극(23a) 사이의 단락을 확실하게 억제할 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(30b) 및 그 제조방법에 의하면, 상기 제 1 실시형태와 같이, 제 1 보호 절연막(20a)의 콘택트 홀(20aca) 내에 투명 도전층(21)이 배치되지 않으므로, 투명 도전층(21b)을 형성하기 위한 레지스트(R)가 필요 없게 되며, 제조공정을 단축할 수 있음과 동시에, 제조 코스트를 저감시킬 수 있다.
≪제 3 실시형태≫
도 15는, 본 실시형태의 액티브 매트릭스 기판(30a)의 제조공정을 단면으로 나타내는 설명도이다.
상기 각 실시형태에서는, 투명 도전층(21b)과 화소전극(23a)을 다른 공정에서 패터닝하는 액티브 매트릭스 기판(30a 및 30b)의 제조방법을 예시했으나, 본 실시형태에서는, 투명 도전층(21b)과 화소전극(23a)을 동일 공정에서 패터닝하는 액티브 매트릭스 기판(30a)의 제조방법을 예시한다.
이하에, 본 실시형태의 액티브 매트릭스 기판(30a)을 제조하는 방법에 대해, 도 15를 이용하여 설명한다. 여기서, 본 실시형태의 제조방법은, TFT 형성공정, 제 1 보호 절연막 형성공정, 투명 도전 형성층 형성공정, 제 2 보호 절연막 형성공정 및 화소전극 형성공정을 구비한다. 그리고, TFT 형성공정, 제 1 보호 절연막 형성공정 및 투명 도전 형성층 형성공정에 대해서는, 상기 제 1 실시형태와 실질적으로 동일하므로, 그 상세한 설명을 생략한다.
<제 2 보호 절연막 형성공정>
상기 투명 도전 형성층 형성공정에서 투명전극(21a), 투명 도전 형성층(21ba), 그리고 투명 도전층(21c 및 21d)이 형성된 기판 전체에, 도 10의 (c)에 나타내듯이, 예를 들어, CVD법에 의해, 산화 실리콘막 또는 질화 실리콘막 등의 무기 절연막(두께 50nm~500nm 정도)(22)을 성막한 후에, 이 무기 절연막(22)에 대해, 포토리소 그래피, ? 에칭 또는 드라이 에칭 및 레지스트 박리 세척을 행함으로써, 콘택트 홀(22aca 및 22acb), 그리고 화소전극(23a)이 형성되는 영역의 주위를 따라 투명 도전 형성층(21ba)의 일부가 노출하도록 홈(G)을 형성하여, 제 2 보호 절연막(22a)을 형성한다(도 11의 (a) 참조). 이 때, 상기 투명 도전 형성층 형성공정에서 형성된 투명전극(21a), 투명 도전 형성층(21ba), 그리고 투명 도전층(21c 및 21d)은, CVD 성막 시에 가열됨으로써, 결정화(結晶化)된다.
<화소전극 형성공정>
먼저, 상기 제 2 보호 절연막 형성공정에서 제 2 보호 절연막(22a)이 형성된 기판 전체에, 예를 들어, 스퍼터링법에 의해, ITO막 등의 제 2 투명 도전막(두께 30nm~150nm 정도)을 성막한 후에, 제 2 투명 도전막(23)을 150℃ 이상에서 어닐 처리함으로써, 도 15의 (a)에 나타내듯이, 제 2 투명 도전막(23)을 결정화한다.
계속해서, 결정화된 제 2 투명 도전막(23)에 대해, 포토리소 그래피, ? 에칭 및 레지스트 박리 세척을 행함으로써, 도 15의 (b)에 나타내듯이, 화소전극(23a), 게이트 단자(23b) 및 소스 단자(23c)를 형성한다. 이 때, 제 2 보호 절연막(22a)으로부터 노출하는 투명 도전 형성층(21ba)은, ? 에칭에 의해 측방으로부터 제거되고, 이 패턴 에지(edge)가 제 2 보호 절연막(22a)의 홈(G) 측벽(W)으로부터 후퇴함으로써, 투명 도전층(21b)이 형성된다.
이상과 같이 하여, 본 실시형태의 액티브 매트릭스 기판(30a)을 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 액티브 매트릭스 기판(30a) 및 그 제조방법에 의하면, 제 1 보호 절연막 형성공정에 있어서, TFT 형성공정에서 절연기판(10) 상에 형성된 각 TFT(5a) 상에 제 1 보호 절연막(20a)을 형성하고, 투명 도전 형성층 형성공정에 있어서, 제 1 보호 절연막(20a)을 피복하도록 제 1 투명 도전막(21)을 성막한 후에, 제 1 투명 도전막(21)을 패터닝함으로써, 투명 도전 형성층(21ba)을 형성하고, 제 2 보호 절연막 형성공정에 있어서, 투명 도전 형성층(21ba)을 피복하도록, 무기 절연막(22)을 성막한 후에, 무기 절연막(22)의 각 화소전극(23a)이 배치되는 영역의 주위를 따라 홈(G)을 형성함으로써, 투명 도전 형성층(21ba)의 일부가 노출하도록, 제 2 보호 절연막(22a)을 형성하고, 화소전극 형성공정에 있어서, 제 2 보호 절연막(22a) 상에 제 2 투명 도전막(23)을 성막한 후에, 제 2 투명 도전막(23)을 패터닝할 때에 제 2 보호 절연막(22a)으로부터 노출하는 투명 도전 형성층(21ba)을 에칭하여, 투명 도전 형성층(21ba)을 제 2 보호 절연막(22a)의 홈(G) 측벽(W)으로부터 후퇴시킴으로써, 각 화소전극(23a) 및 투명 도전층(21b)을 형성하므로, 제 2 보호 절연막 형성공정에서 형성되는 제 2 보호 절연막(22a)이 화소전극 형성공정에서 형성되는 투명 도전층(21b)에 대해 처마형상으로 배치되게 된다. 여기서, 화소전극 형성공정에서는, 제 2 투명 도전막(23)을 에칭함과 동시에, 제 2 보호 절연막(22a)으로부터 노출하는 투명 도전 형성층(21ba)을 에칭하여, 투명 도전 형성층(21ba)을 제 2 보호 절연막(22a)의 홈(G) 측벽(W)으로부터 후퇴시킴으로써, ? 에칭에 이용하는 에천트가 제 2 보호 절연막(22a)의 홈(G) 내로 들어가기 쉬워지므로, 제 2 보호 절연막(22a)의 홈(G) 내에 제 2 투명 도전막(23)이 남기 어렵게 된다. 이에 따라, 제 2 보호 절연막(22a) 상에 서로 인접하는 각 화소전극(23a)끼리가 제 2 보호 절연막(22a)의 홈(G) 내의 제 2 투명 도전막(23)을 개재하여 도통하기 어려워지므로, 인접하는 각 화소전극(23a) 사이의 단락을 확실하게 억제할 수 있다.
또, 본 실시형태의 액티브 매트릭스 기판(30a) 및 그 제조방법에 의하면, 제 1 투명 도전막(21) 및 제 2 투명 도전막(23)이 ITO막에 의해 구성되고, 제 1 투명 도전 형성층(21ba) 및 제 2 투명 도전막(23)이 결정성을 가지므로, 화소전극 공정에 있어서, 투명 도전 형성층(21ba)의 ? 에칭과 제 2 투명 도전막(23)의 ? 에칭을 동일 에천트를 이용하여 행할 수 있어, 제조공정을 단축시킬 수 있다.
그리고, 본 실시형태에서는, 투명 도전층(21b)과 화소전극(23a)을 동일 공정에서 패터닝하는 기술을 상기 제 1 실시형태의 제조방법에 적용하는 제조방법을 예시했으나, 투명 도전층(21b)과 화소전극(23a)을 동일 공정에서 패터닝하는 기술을 상기 제 2 실시형태에 적용하여도 된다.
또, 본 실시형태에서는, 투명 도전막으로써 ITO막을 이용하고, 어닐처리에 의해 결정화되는 액티브 매트릭스 기판의 제조방법을 예시했으나, 투명 도전막으로써, 가열에 의해 에칭 특성이 변하지 않는 IZO막을 이용하고 어닐 처리를 생략하여도 된다.
≪제 4 실시형태≫
도 16～도 18은, 본 발명에 관한 액티브 매트릭스 기판 및 그 제조방법, 그리고 액정표시패널의 제 4 실시형태를 나타낸다. 구체적으로, 도 16은, 본 실시형태의 액티브 매트릭스 기판(30c)의 평면도이다. 또, 도 17 및 도 18은, 각각, 도 16 중의 XVII-XVII선 및 XVIII-XVIII선을 따른 액티브 매트릭스 기판(30c)의 단면도이다.
상기 제 1～제 3 실시형태에서는, 투명 도전막(21b)이 각 화소(P)마다 형성된 액티브 매트릭스 기판(30a 및 30b)을 예시했으나, 본 실시형태에서는, 투명 도전층(21e)이 모든 화소(P)에 걸쳐 일체로 형성된 액티브 매트릭스 기판(30c)을 예시한다.
본 실시형태의 액정표시패널은, 서로 대향하도록 형성된 액티브 매트릭스 기판(30c) 및 대향기판(40)과, 액티브 매트릭스 기판(30c) 및 대향기판(40) 사이에 형성된 액정층(45)과, 액티브 매트릭스 기판(30c) 및 대향기판(40)을 서로 접착함과 동시에, 액티브 매트릭스 기판(30c) 및 대향기판(40) 사이에 액정층(45)을 봉입하기 위해 틀형상으로 형성된 씰재(46)를 구비한다.
액티브 매트릭스 기판(30c)은, 도 16에 나타내듯이, 절연기판(10)과, 절연기판(10) 상에 서로 평행으로 연장하도록 형성된 복수의 게이트선(11a)과, 각 게이트선(11a)과 직교하는 방향에 서로 평행으로 연장하도록 형성된 복수의 소스선(17a)과, 각 게이트선(11a) 및 각 소스선(17a)의 교차부분마다, 즉, 각 화소(P)마다 각각 스위칭 소자로써 형성된 복수의 TFT(5a)와, 각 TFT(5a) 상에 형성된 제 1 보호 절연막(20a)(도 17 및 도 18 참조)과, 제 1 보호 절연막(20a) 상에 형성된 제 2 보호 절연막(22b)과, 제 2 보호 절연막(22b) 상에 매트릭스형으로 형성된 복수의 화소전극(23a)과, 각 화소전극(23a)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
TFT(5a)의 드레인 전극(17b)은, 도 16 및 도 17에 나타내듯이, 제 1 보호 절연막(20a)에 형성된 콘택트 홀(20aca), 이 콘택트홀(20aca) 내에 형성된 투명 도전층(21c), 및 제 2 보호 절연막(22b)에 형성된 콘택트 홀(22bca)을 개재하고 화소전극(23a)에 접속된다.
제 2 보호 절연막(22b)에는, 도 16～도 18에 나타내듯이, 각 화소전극(23a)의 주위를 따라, 제 1 보호 절연막(20a)이 노출하도록 선분(線分)형상의 홈(G)이 형성된다.
제 1 보호 절연막(20a)과 제 2 보호 절연막(22b)의 층 사이에는, 도 16에 나타내듯이, 모든 화소(P)에 걸쳐 일체로, 또한 제 2 보호 절연막(22b)의 홈을 따라 노치(notch)패턴이 선(線)형상으로 형성된 투명 도전층(21e)이 형성된다.
투명 도전층(21e)은, 그 각 내주단(內周端)이, 도 16～도 18에 나타내듯이, 제 2 보호 절연막(22b)의 홈(G)을 따라, 홈(G)의 측벽(W)으로부터 파인 상태에서 홈(G) 측벽(W)으로부터 노출하도록 형성된다. 또, 투명 도전층(21e)은, 도 16～도 18에 나타내듯이, 제 2 보호 절연막(22b)을 개재하고 각 화소전극(23a)과 겹쳐짐으로써, 보조용량(6)을 구성한다.
상기 구성의 액티브 매트릭스 기판(30c)은, 상기 제 1 실시형태에서 설명한 제조방법과 마찬가지 제조방법으로 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 액티브 매트릭스 기판(30c) 및 그 제조방법에 의하면, 상기 제 1 실시형태와 마찬가지로, TFT(5a) 상층의 제 1 보호 절연막(20a)과 각 화소전극(23a) 하층의 제 2 보호 절연막(22b)과의 층 사이에 배치되는 투명 도전층(21e)이, 제 2 보호 절연막(22b)의 홈(G)을 따라 홈(G)의 측벽(W)으로부터 파인 상태에서 홈(G)의 측벽(W)으로부터 노출하도록 형성되므로, 인접하는 각 화소전극(23a) 사이의 단락을 확실하게 억제할 수 있음과 동시에, 각 화소(P) 내에 차광성(遮光性) 용량선이 배치되지 않으므로, 각 화소(P)의 개구율을 향상시킬 수 있다.
≪제 5 실시형태≫
도 19～도 22는, 본 발명에 관한 액티브 매트릭스 기판 및 그 제조방법, 그리고 액정표시패널의 제 5 실시형태를 나타낸다. 구체적으로, 도 19는 본 실시형태의 액티브 매트릭스 기판(30d)의 평면도이다. 또, 도 20, 도 21 및 도 22는, 도 19 중의 XX-XX선, XXI-XXI선 및 XXII-XXII선을 따른 액티브 매트릭스 기판(30d)의 단면도이다.
상기 제 1～제 3 실시형태는, 각 화소(P)에 틀형상의 투명 도전층(21b) 및 이 틀 내에 투명전극(21a)이 각각 형성된 액티브 매트릭스 기판(30a 및 30b)을 예시했으나, 본 실시형태에서는, 각 화소(P)에 투명 도전층(21b) 및 투명전극(21a)이 일체가 된 투명 도전층(21f)이 형성된 액티브 매트릭스 기판(30d)을 예시한다.
본 실시형태의 액정표시패널은, 서로 대향하도록 형성된 액티브 매트릭스 기판(30d) 및 대향기판(40)과, 액티브 매트릭스 기판(30d) 및 대향기판(40) 사이에 형성된 액정층(45)과, 액티브 매트릭스 기판(30d) 및 대향기판(40)을 서로 접착함과 동시에, 액티브 매트릭스 기판(30d) 및 대향기판(40) 사이에 액정층(45)을 봉입하기 위해 틀형상으로 형성된 씰재(46)를 구비한다.
액티브 매트릭스 기판(30d)은, 도 19에 나타내듯이, 절연기판(10)과, 절연기판(10) 상에 서로 평행으로 연장하도록 형성된 복수의 게이트선(11a)과, 각 게이트선(11a) 사이에 각각 형성되어, 서로 평행으로 연장하도록 배치된 복수의 용량선(11b)과, 각 게이트선(11a)과 직교하는 방향에 서로 평행으로 연장하도록 형성된 복수의 소스선(17a)과, 각 게이트선(11a) 및 각 소스선(17a)의 교차부분마다, 즉, 각 화소(P)마다 각각 스위칭 소자로써 형성된 복수의 TFT(5a)와, 각 TFT(5a) 상에 형성된 제 1 보호 절연막(20a)(도 20～도 22 참조)과, 제 1 보호 절연막(20a) 상에 형성된 제 2 보호 절연막(22a)과, 제 2 보호 절연막(22a) 상에 매트릭스형으로 형성된 복수의 화소전극(23a)과, 각 화소전극(23a)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
제 2 보호 절연막(22a)에는, 도 19～도 22에 나타내듯이, 각 화소전극(23a)의 주위를 따라, 제 1 보호 절연막(20a)이 노출하도록 격자상의 홈(G)이 형성된다.
제 1 보호 절연막(20a)과 제 2 보호 절연막(22a)과의 층 사이에는, 도 19～도 22에 나타내듯이, 각 화소(P)마다, 개구부가 형성된 거의 직사각형 형상의 투명 도전층(21f)이 형성되고, 이 개구부 내에 제 1 보호 절연막(20a)의 콘택트 홀(20aca) 및 제 2 보호 절연막(22a)의 콘택트 홀(22aca)에 겹쳐지도록 투명 도전층(21c)이 형성된다.
투명 도전층(21f)은, 그 외주단(外周端)이, 도 19～도 22에 나타내듯이, 제 2 보호 절연막(22a)의 홈(G)을 따라, 홈(G)의 측벽(W)으로부터 파인 상태에서 홈(G) 측벽(W)으로부터 노출하도록 형성된다. 또, 투명 도전층(21f)은 도 19～도 22에 나타내듯이, 게이트 절연막(12) 및 제 1 보호 절연막(20a)에 형성된 콘택트 홀(20acb)을 개재하여, 용량선(11b)에 접속됨과 동시에, 제 2 보호 절연막(22a)을 개재하여 각 화소전극(23a)과 겹쳐짐으로써, 보조용량(6)을 구성한다.
상기 구성의 액티브 매트릭스 기판(30d)은, 상기 제 1 실시형태에서 설명한 제조방법과 마찬가지 제조방법으로 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 액티브 매트릭스 기판(30d) 및 그 제조방법에 의하면, 상기 제 1 실시형태와 마찬가지로, TFT(5a) 상층의 제 1 보호 절연막(20a)과 각 화소전극(23a) 하층의 제 2 보호 절연막(22a)과의 층 사이에 배치되는 투명 도전층(21f)이, 제 2 보호 절연막(22a)의 홈(G)을 따라, 홈(G)의 측벽(W)으로부터 파인 상태에서 홈(G)의 측벽(W)으로부터 노출하도록 형성되므로, 인접하는 각 화소전극(23a) 사이의 단락을 확실하게 억제할 수 있다.
그리고, 상기 각 실시형태에서는, 반도체층으로써, In-Ga-Zn-O계의 산화물 반도체를 예시했으나, 본 발명은, 예를 들어, In-Si-Zn-O계, In-Al-Zn-O계, Sn-Si-Zn-O계, Sn-Al-Zn-O계, Sn-Ga-Zn-O계, Ga-Si-Zn-O계, Ga-Al-Zn-O계, In-Cu-Zn-O계, Sn-Cu-Zn-O계, Zn-O계, In-O계, In-Zn-O계 등의 산화물 반도체, 비정질(amorphous) 실리콘, 폴리 실리콘 등의 실리콘 반도체에도 적용할 수 있다.
또, 상기 각 실시형태에서는, 단층(單層)구조를 갖는 게이트 절연막, 하층 보호 절연막 및 제 2 보호 절연막을 예시했으나, 이들 게이트 절연막, 하층 보호 절연막 및 제 2 보호 절연막은, 적층구조를 갖는 것이라도 된다.
또, 상기 각 실시형태에서는, 스위칭 소자로써, TFT를 예시했으나, 본 발명은, MIM(Metal Insulator Metal) 등의 다른 스위칭 소자에도 적용할 수 있다.
또, 상기 각 실시형태에서는, 화소전극에 접속된 TFT의 전극을 드레인 전극으로 한 액티브 매트릭스 기판을 예시했으나, 본 발명은, 화소전극에 접속된 TFT의 전극을 소스전극이라 부르는 액티브 매트릭스 기판에도 적용할 수 있다.
[산업상 이용 가능성]
이상 설명한 바와 같이, 본 발명은, 투명한 보조용량의 구조를 이용하여, 인접하는 각 화소전극 사이의 단락을 확실하게 억제할 수 있으므로, 고 개구율을 갖는 고 휘도의 액정표시패널 및 이를 구성하는 액티브 매트릭스 기판에 대해 유용하다.
G : 홈 P : 화소
W : 측벽
5a, 5b : TFT(스위칭 소자) 6 : 보조용량
20a : 제 1 보호 절연막 21 : 제 1 투명 도전막
21a : 투명전극 21b, 21e, 21f : 투명 도전층
21ba : 투명 도전 형성층 22 : 무기 절연막
22a, 22b : 제 2 보호 절연막 23 : 제 2 투명 도전막
23a : 화소전극 30a～30d : 액티브 매트릭스 기판
40 : 대향기판 45 : 액정층
50 : 액정표시패널
W : 측벽
5a, 5b : TFT(스위칭 소자) 6 : 보조용량
20a : 제 1 보호 절연막 21 : 제 1 투명 도전막
21a : 투명전극 21b, 21e, 21f : 투명 도전층
21ba : 투명 도전 형성층 22 : 무기 절연막
22a, 22b : 제 2 보호 절연막 23 : 제 2 투명 도전막
23a : 화소전극 30a～30d : 액티브 매트릭스 기판
40 : 대향기판 45 : 액정층
50 : 액정표시패널
Claims (12)
- 매트릭스형으로 형성된 복수의 화소와,
상기 각 화소마다 각각 형성된 복수의 스위칭 소자와,
상기 각 스위칭 소자 상에 형성된 제 1 보호 절연막과,
상기 제 1 보호 절연막 상에 형성된 투명 도전층과,
상기 투명 도전층 상에 형성된 제 2 보호 절연막과,
상기 제 2 보호 절연막 상에 매트릭스형으로 형성되어, 상기 각 스위칭 소자에 각각 접속된 복수의 화소전극을 구비한 액티브 매트릭스 기판에 있어서,
상기 제 2 보호 절연막에는, 상기 각 화소전극의 주위를 따라 상기 제 1 보호 절연막이 노출하도록 홈이 형성되고,
상기 투명 도전층은, 상기 제 2 보호 절연막의 홈을 따라 이 홈의 측벽으로부터 파인 상태에서 이 홈 측벽으로부터 노출하도록 형성되는 것을 특징으로 하는 액티브 매트릭스 기판. - 청구항 1에 있어서,
상기 투명 도전층은, 상기 제 2 보호 절연막을 개재하여 상기 각 화소전극에 겹쳐짐으로써 보조용량을 구성하는 것을 특징으로 하는 액티브 매트릭스 기판. - 청구항 1에 있어서,
상기 투명 도전층은, 상기 각 화소마다 독립하여 형성되며, 상기 제 2 보호 절연막을 개재하여 상기 각 화소전극에 겹쳐짐으로써 보조용량을 구성하는 것을 특징으로 하는 액티브 매트릭스 기판. - 청구항 1에 있어서,
상기 투명 도전층은, 상기 각 화소마다 틀형상으로 형성되고,
상기 제 1 보호 절연막과 상기 제 2 보호 절연막과의 층 사이에는, 상기 각 투명 도전층의 틀 내에 투명전극이 각각 형성되며,
상기 투명전극은, 상기 제 2 보호 절연막을 개재하여 상기 각 화소전극에 겹쳐지도록 보조용량을 구성하는 것을 특징으로 하는 액티브 매트릭스 기판. - 청구항 1 내지 4 중 어느 한 항에 있어서,
상기 투명 도전층은, 상기 각 화소전극보다 두껍게 형성되는 것을 특징으로 하는 액티브 매트릭스 기판. - 매트릭스형으로 형성된 복수의 화소와,
상기 각 화소마다 각각 형성된 복수의 스위칭 소자와,
상기 각 스위칭 소자 상에 형성된 제 1 보호 절연막과,
상기 제 1 보호 절연막 상에 형성된 투명 도전층과,
상기 투명 도전층 상에 형성된 제 2 보호 절연막과,
상기 제 2 보호 절연막 상에 매트릭스형으로 형성되어, 상기 각 스위칭 소자에 각각 접속된 복수의 화소전극을 구비한 액티브 매트릭스 기판을 제조하는 방법에 있어서,
기판 상에 상기 각 스위칭 소자를 형성하는 스위칭 소자 형성공정과,
상기 형성된 각 스위칭 소자 상에 상기 제 1 보호 절연막을 형성하는 제 1 보호 절연막 형성공정과,
상기 형성된 제 1 보호 절연막을 피복하도록 제 1 투명 도전막을 성막한 후에, 이 제 1 투명 도전막을 패터닝함으로써, 상기 투명 도전층이 되는 투명 도전 형성층을 형성하는 투명 도전 형성층 형성공정과,
상기 투명 도전 형성층을 피복하도록, 절연막을 성막한 후에, 이 절연막의 상기 각 화소전극이 배치되는 영역의 주위를 따라 홈을 형성함으로써, 상기 투명 도전 형성층의 일부가 노출하도록, 상기 제 2 보호 절연막을 형성하는 제 2 보호 절연막 형성공정과,
상기 형성된 제 2 보호 절연막으로부터 노출하는 상기 투명 도전층 형성층을 에칭하여, 이 투명 도전 형성층을 상기 제 2 보호 절연막 홈의 측벽으로부터 후퇴시킴으로써, 상기 투명 도전층을 형성하는 투명 도전층 형성공정과,
상기 형성된 투명 도전층 상의 상기 제 2 보호 절연막 상에 제 2 투명 도전막을 성막한 후에, 이 제 2 투명 도전막을 패터닝함으로써, 상기 각 화소전극을 형성하는 화소전극 형성공정을 구비하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조방법. - 매트릭스형으로 형성된 복수의 화소와,
상기 각 화소마다 각각 형성된 복수의 스위칭 소자와,
상기 각 스위칭 소자 상에 형성된 제 1 보호 절연막과,
상기 제 1 보호 절연막 상에 형성된 투명 도전층과,
상기 투명 도전층 상에 형성된 제 2 보호 절연막과,
상기 제 2 보호 절연막 상에 매트릭스형으로 형성되어, 상기 각 스위칭 소자에 각각 접속된 복수의 화소전극을 구비한 액티브 매트릭스 기판을 제조하는 방법에 있어서,
기판 상에 상기 각 스위칭 소자를 형성하는 스위칭 소자 형성공정과,
상기 형성된 각 스위칭 소자 상에 상기 제 1 보호 절연막을 형성하는 제 1 보호 절연막 형성공정과,
상기 형성된 제 1 보호 절연막을 피복하도록 제 1 투명 도전막을 성막한 후에, 이 제 1 투명 도전막을 패터닝함으로써, 상기 투명 도전층이 되는 투명 도전 형성층을 형성하는 투명 도전 형성층 형성공정과,
상기 투명 도전 형성층을 피복하도록, 절연막을 성막한 후에, 이 절연막의 상기 각 화소전극이 배치되는 영역의 주위를 따라 홈을 형성함으로써, 상기 투명 도전 형성층의 일부가 노출하도록, 상기 제 2 보호 절연막을 형성하는 제 2 보호 절연막 형성공정과,
상기 형성된 제 2 보호 절연막 상에 제 2 투명 도전막을 성막한 후에, 이 제 2 투명 도전막을 패터닝할 때에 제 2 보호 절연막으로부터 노출하는 상기 투명 도전 형성층을 에칭하여, 이 투명 도전 형성층을 상기 제 2 보호 절연막 홈의 측벽으로부터 후퇴시킴으로써, 상기 각 화소전극 및 투명 도전층을 형성하는 화소전극 형성공정을 구비하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조방법. - 청구항 6에 있어서,
상기 화소전극 형성공정에서는, 상기 제 2 보호 절연막 홈 내의 상기 제 2 투명 도전막을 제거하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조방법. - 청구항 6 내지 8 중 어느 한 항에 있어서,
상기 제 1 투명 도전막은, 상기 제 2 투명 도전막보다 두꺼운 것을 특징으로 하는 액티브 매트릭스 기판의 제조방법. - 청구항 7에 있어서,
상기 제 1 투명 도전막 및 제 2 투명 도전막은, 산화인듐과 산화주석과의 화합물에 의해 구성되고,
상기 투명 도전 형성층 및 제 2 투명 도전막은, 결정성(結晶性)을 갖는 것을 특징으로 하는 액티브 매트릭스 기판의 제조방법. - 청구항 7에 있어서,
상기 제 1 투명 도전막 및 제 2 투명 도전막은, 산화인듐과 산화아연과의 화합물에 의해 구성되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조방법. - 서로 대향하도록 형성된 액티브 매트릭스 기판 및 대향기판과,
상기 액티브 매트릭스 기판 및 대향기판 사이에 형성된 액정층을 구비한 액정표시패널에 있어서,
상기 액티브 매트릭스 기판은,
매트릭스형으로 형성된 복수의 화소와,
상기 각 화소마다 각각 형성된 복수의 스위칭 소자와,
상기 각 스위칭 소자 상에 형성된 제 1 보호 절연막과,
상기 제 1 보호 절연막 상에 형성된 투명 도전층과,
상기 투명 도전층 상에 형성된 제 2 보호 절연막과,
상기 제 2 보호 절연막 상에 매트릭스형으로 형성되어, 상기 각 스위칭 소자에 각각 접속된 복수의 화소전극을 구비하며,
상기 제 2 보호 절연막에는, 상기 각 화소전극 주위를 따라 상기 제 1 보호 절연막이 노출하도록 홈이 형성되고,
상기 투명 도전층은, 상기 제 2 보호 절연막의 홈을 따라 이 홈 측벽으로부터 파인 상태에서 이 홈 측벽으로부터 노출하도록 형성되는 것을 특징으로 하는 액정표시패널.
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