JP5227412B2 - 半導体基板における格子欠陥の抑制方法 - Google Patents

半導体基板における格子欠陥の抑制方法 Download PDF

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Description

本発明は、半導体製造の分野に関する。特に、電界効果トランジスタ（ＦＥＴ）の製造に関し、選択された導電性を有する半導体材料の形成をドーパントを注入することにより行う。
金属酸化膜半導体（ＭＯＳ）ＦＥＴの製造には、通常は純粋なシリコン（Ｓｉ）からなる基板にソース領域及びドレイン領域を形成することが必要である。Ｓｉは単結晶として成長し、ウェハの形で提供される。Ｓｉ格子の区域は、ヒ素等のドナー型ドーパントを加えた場合は、Ｎ型の導電性の領域に変換され、ボロン等のアクセプタ型ドーパントを加えた場合は、Ｐ型の導電性の領域に変換される。これらのドーパントは、一般にイオン衝撃によって導入される。このイオン衝撃では、イオン化したドーパント原子が、格子で活性化されて加速し、主として衝撃エネルギーとイオンの質量によって決まる深さまで結晶構造に浸透する。
衝突によって、格子を構成する原子が格子部位から外れる結晶損傷が生じ、それと同時に、一定数の原子が新しく導入されて格子位置の外側の位置で同様に停止することが直に推測される。このように原子が格子位置から外れる現象は、欠陥と呼ばれる。空の格子部位は空孔欠陥と呼ばれ、格子部位でない場所に位置する原子は、格子間欠陥と呼ばれる。従来技術で一般に用いられている回復方法では、格子に熱処理を施して結晶をアニールし、原子を穏やかに活性化して格子構造に復帰させる。これにより、全体のエネルギーレベルが最も低い構成となる。
本発明の一態様は、結晶格子に対するドーパント注入後に、リークを促進する欠陥が格子に形成されるのを抑制する方法である。前記方法のプロセスでは、格子を構成する原子よりもサイズが大きい原子からなる圧縮層を形成する。次に、格子間欠陥原子が圧縮層から放出されるのに十分な時間、格子にアニールを行う。こうすることで、エネルギー的に安定した欠陥が、圧縮層から離間して格子内に形成される。
応力に起因して欠陥が半導体基板に形成される問題を示す図。 本発明の解決方法を概略的に示す図。 本発明方法における、半導体基板内の欠陥を抑制するメカニズムを示す図。 本発明に従って形成された半導体の一実施形態を示す図。 本発明に従って形成された半導体の別実施形態を示す図。 本発明に従って形成された半導体の更なる別実施形態を示す図。
以下、図を参照して詳細な説明を行う。好ましい実施形態は、本発明を説明するためのものであり、請求項によって定義された本発明の範囲を限定するために記載されるのではない。当業者は、以下の記載に関して様々な等価な変形例を想起すると思われる。
本開示によって対処される問題は、イオン注入が実施された後の典型的なＭＯＳＦＥＴ１００を示した図１に示されている。シリコン基板１０１上に形成されるトランジスタは、ソース１０２、ドレイン１０４、ゲート１０６を備える。各電極に隣接し、ソース‐ドレイン間のチャネルを横断して延伸する空乏層１０８は、当該分野では公知である。図示されたセルは、当該分野で公知であるように、数百万ものセルを含むことが可能なアレイの中の1つのセルである。前記セルは、誘電性の充填材料で充填されたシャロー・トレンチ・アイソレータ（ＳＴＩ）１０９によってアレイの他のセルとは分離されている。
当該分野で公知であるように、ソース及びドレインは、ドーパントの注入によってシリコン基板に形成される。注入工程では、格子に欠陥が生じるため、注入後、基板をアニールすることによって当該欠陥に対処する。ほとんどの欠陥はアニールで除去されるが、幾つかは結合して更に大きな欠陥１１２となり、転位ループや面欠陥の形をとる場合もある。これらの欠陥は、通常、ドーパント原子によって格子位置から放出された格子間シリコン原子が集まったものである。この大きな欠陥１１２は、基板の、格子に機械的応力が掛からない部分か、或いは、好ましくは、格子に伸張応力が掛かる部分に形成され易い。例えば、ＳｉＧｅソース、ＳｉＧｅドレイン、ＳＴＩの角付近等、潜在的に応力が掛かっている構造における凸部で格子が曲がる場所には、欠陥が蓄積され易く、結果的に、図１に示すように、ソースとドレインの各角、及び、ＳＴＩの角に欠陥１１２が生じる。
図２は、上記の状況で働くメカニズムを例示している。図の各部分において、格子２００は、図中の各頂点で示される複数の格子部位を備える。格子間原子２０１は、格子原子の間に停止することができ、他の格子間の位置に移動するにはエネルギーを消費しなければならない。図の上部分において、両側に移動するために必要なエネルギーは同じであり、この状態は、格子に応力が掛かっていない状態に相当する。図の左に動く可能性と右に動く可能性は等しい。しかし、図の下部分では、線の一方端が他方端よりも高くなっており、これは、格子の一部に圧縮応力が掛かり、他の部分が弛緩している状況を例示している。ここで、圧縮応力への「上り」の移動は、格子の弛緩した部分への「下り」の移動よりも明らかに多くのエネルギーを必要とする。したがって、角で曲がることによって格子に応力が掛かる場所等の、格子の弛緩した部分への移動は、エネルギー的に好ましく、圧縮応力を受けた領域より多くの欠陥を集める傾向がある。
図３は、本発明による作用の概念図である。ドーパントの注入と共に、シリコンよりもサイズが大きく、周期表でシリコンよりも後にある原子を注入して、圧縮層１０３を基板に形成する。周期表でシリコンの真下にあるゲルマニウムは、この目的に適した元素である。圧縮層は高圧縮領域を生み出し、矢印１０５で示されるように、圧縮層からの欠陥の実質的な移動を引き起こす。アニール後、このプロセスによって形成された構造は、面欠陥、線欠陥、転位ループ欠陥の形をした大きな欠陥１１２を多数含むが、こうした欠陥は全て圧縮層の外側にある。
図４は、上述した図１と同じ要素を備えるトランジスタ１００における、本発明の一実施形態を示した図である。ただし、ここでは、ドーパント原子に加えてゲルマニウムからなる圧縮層１０３が形成されている。ゲルマニウムは、ドーパントと共通に注入、すなわち、同時に注入することができる。或いは、Ｇｅの層は、基板形成時にエピタキシャル成長させることができる。これらの技術はどちらも、説明した状況において効果を奏するが、何れも当該分野では公知である。どちらが特に好ましいということはないため、ユーザは他の要因を基にどちらのプロセスを用いるか選択することができる。
最も重要なことは、欠陥１１２は、全て圧縮層の外側に位置し、空乏層１０８から離れているということである。これらの欠陥は、基板上のリークパスを形成できない部分に存在しているので、完全に無害である。
別の実施形態では、図４に示すように、空乏層の少なくとも一部に圧縮層が設けられている。圧縮層の位置は、厳密には、全体が空乏層内にあるか、或いは、空乏層に重なっていてもよい。圧縮層の第１の目的は、空乏層を欠陥の形成から保護することであり、空乏層内に圧縮層を備えることで、この２層でそこでの欠陥の形成を防ぐことができる。
最適な解決方法は、図５に示すように、圧縮層１０３を完全に空乏層の外側の、空乏層と欠陥１１２の間に設けることである。こうすることで、圧縮層は、格子間原子が空乏層の方向へ、或いは、その中へ移動することを防ぎ、そこでの欠陥の形成を完全に不可能にする。
別実施形態では、図６に示すように、圧縮層１０３を空乏層１０８よりも浅いところに設ける。ここで、当業者は、圧縮層をチャネルまで延伸させることは望ましくないと理解するため、圧縮層は、ソース領域１０２及びドレイン領域１０４の注入後に、これらの注入工程と同様に、ゲート構造をマスクとして用いて形成する。この方法は当該分野では公知である。したがって、図に示すように、圧縮層の全体がソース領域及びドレイン領域内に形成される。図からは明らかではないが、圧縮層の形状は、当該層を含むソース領域又はドレイン領域と大体同じ輪郭を有すると理解される。ここでは、欠陥は、ソース領域及びドレイン領域内に形成される。
本発明は、上述の好ましい実施形態、及び、実施例を参照することによって開示されるが、これらの例は、限定するためではなく、説明のために記載されていると理解される。変形及び組合せは、本発明の精神及び以下の特許請求の範囲を逸脱しない限りにおいて、当業者によって容易に想起されると考えられる。

Claims (18)

  1. 結晶基板上における半導体の製造時に、結晶格子におけるドーパント注入後に、リークを促進する欠陥が前記格子に形成されるのを抑制する方法であって、
    前記半導体は、ソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間に位置するチャネルと、前記チャネルの上に位置するゲートと、前記各領域に隣接する空乏層を備え、
    前記方法は、
    前記結晶格子に圧縮応力を印加するように選択された原子である圧縮原子からなる圧縮層を提供する工程と、
    格子間欠陥原子が前記圧縮層から放出されるのに十分な時間、前記格子をアニールする工程と、を備え、それにより、
    エネルギー的に安定した欠陥が、前記圧縮層から離間して前記格子内に形成されることを特徴とする方法。
  2. 前記圧縮原子が、前記格子を構成する原子よりも大きいことを特徴とする請求項１に記載の方法。
  3. 前記圧縮原子が、電気的に中性であることを特徴とする請求項１に記載の方法。
  4. 前記圧縮層が、前記圧縮原子をドーパント原子と共に注入することによって形成されることを特徴とする請求項１に記載の方法。
  5. 前記圧縮層が、エピタキシャル成長によって形成されることを特徴とする請求項１に記載の方法。
  6. 前記格子を構成する原子がシリコンであり、前記圧縮原子がゲルマニウムであることを特徴とする請求項１に記載の方法。
  7. 前記圧縮層が、前記空乏層内の少なくとも一部に設けられていることを特徴とする請求項１に記載の方法。
  8. 前記圧縮層が、前記空乏層の外側で、かつ、前記空乏層と前記欠陥の間に設けられていることを特徴とする請求項１に記載の方法。
  9. 前記圧縮層が、前記空乏層よりも浅いところに設けられており、前記欠陥が前記ソース領域と前記ドレイン領域にあることを特徴とする請求項１に記載の方法。
  10. 結晶基板上に形成された半導体であって、
    前記半導体は、ソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間に位置するチャネルと、前記チャネルの上に位置するゲートと、前記各領域に隣接する空乏層と、前記結晶格子に圧縮応力を印加するように選択された原子である圧縮原子からなる圧縮層を備え、
    存在するエネルギー的に安定した格子間欠陥が何れも、前記圧縮層の外側にあることを特徴とする半導体。
  11. 前記圧縮原子が、前記格子を構成する原子よりも大きいことを特徴とする請求項１０に記載の半導体。
  12. 前記圧縮原子が、電気的に中性であることを特徴とする請求項１０に記載の半導体。
  13. 前記圧縮層が、前記圧縮原子をドーパント原子と共に注入することによって形成されることを特徴とする請求項１０に記載の半導体。
  14. 前記圧縮層が、エピタキシャル成長によって形成されることを特徴とする請求項１０に記載の半導体。
  15. 前記格子を構成する原子がシリコンであり、前記圧縮原子がゲルマニウムであることを特徴とする請求項１０に記載の半導体。
  16. 前記圧縮層が、前記空乏層内の少なくとも一部に設けられていることを特徴とする請求項１０に記載の半導体。
  17. 前記圧縮層が、前記空乏層の外側で、かつ、前記空乏層と前記欠陥の間に設けられていることを特徴とする請求項１０に記載の半導体。
  18. 前記圧縮層が、前記空乏層よりも浅いところに設けられており、前記欠陥が前記ソース領域と前記ドレイン領域にあることを特徴とする請求項１０に記載の半導体。
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