JP2011501438A - 半導体基板におけるイオン注入損傷のトラップ方法 - Google Patents

Abstract

結晶格子内へのドーパント注入時に、前記格子の注入領域に生じる欠陥の影響を最小化する方法。前記方法は、前記格子を構成する原子よりもサイズの小さいトラップ原子をトラップ層に注入する工程から始まる。注入後、前記格子は、格子間欠陥原子が欠陥領域から放出されるのに十分な時間アニールされる。そうすることで、トラップ原子と放出された格子間原子のエネルギー的に安定したペアが形成される。

Description

本発明は、半導体製造の分野に関する。特に、電界効果トランジスタ（ＦＥＴ）の製造に関し、選択された導電性を有する半導体材料の形成をドーパントを注入することにより行う。

金属酸化膜半導体（ＭＯＳ）ＦＥＴの製造には、通常は純粋なシリコン（Ｓｉ）からなる基板にソース領域及びドレイン領域を形成することが必要である。Ｓｉは単結晶として成長し、ウェハの形で提供される。Ｓｉ格子の区域は、ヒ素等のドナー型ドーパントを加えた場合は、Ｎ型の導電性の領域に変換され、ボロン等のアクセプタ型ドーパントを加えた場合は、Ｐ型の導電性の領域に変換される。これらのドーパントは、一般にイオン衝撃によって導入される。このイオン衝撃では、イオン化したドーパント原子が、格子で活性化されて加速し、主として衝突エネルギーとイオンの質量によって決まる深さまで結晶構造に浸透する。

衝突によって、格子を構成する原子が格子部位から外れる結晶損傷が生じ、それと同時に、一定数の原子が新しく導入されて格子位置の外側の位置で同様に停止することが直に推測される。このように原子が格子位置から外れる現象は、欠陥と呼ばれる。空の格子部位は空孔欠陥と呼ばれ、格子部位でない場所に位置する原子は、格子間欠陥と呼ばれる。従来技術で一般に用いられている回復方法では、格子に熱処理を施して結晶をアニールし、原子を穏やかに活性化して格子構造に復帰させる。これにより、全体のエネルギーレベルが最も低い構成となる。

本発明の一態様は、結晶格子内へのドーパント注入時に前記格子の注入領域に生じる欠陥の影響を最小化する方法である。前記方法は、格子を構成する原子よりもサイズが小さいトラップ原子をトラップ層に注入するステップで始まる。注入後、格子間欠陥原子が欠陥領域から放出されるのに十分な時間、格子をアニールする。このようにして、トラップ原子と放出された格子間原子とで、エネルギー的に安定したペアが形成される。

ドーパント注入によって損傷が生じた先行技術のＦＥＴトランジスタを示す図。 先行技術においてドーパント注入後のシリコン基板にアニールを行った際の３、１０、３０、６０秒後の効果を示す図。 注入工程において発生した欠陥とアニールの効果を示す図。 注入工程において発生した欠陥とアニールの効果を示す図。 ドーパント注入において発生した欠陥に対する本発明の効果を示す図。 ドーパント注入において発生した欠陥に対する本発明の効果を示す図。

以下、図を参照して詳細な説明を行う。好ましい実施形態は、本発明を説明するためのものであり、請求項によって定義された本発明の範囲を限定するために記載されるのではない。当業者は、以下の記載に関して様々な等価な変形例を想起すると思われる。

本開示の課題は、イオン注入が実施された後の典型的なＭＯＳＦＥＴ１００を示した図１に示されている。トランジスタはシリコン基板１０１上に形成され、ソース１０２、ドレイン１０４、ゲート１０６を備える。各電極に隣接する空乏層１０８は、当該分野では公知である。

図１には、装置の主なリークモードが示されている。これらのリークパスは、トランジスタアレイが数百万ある場合を考えると、かなりの電力が消費されるため、設計者にとっては重大な関心事である。リークモードには、空乏層にまたがる接合リーク、チャネルからゲート電極までのゲート誘電体にまたがるゲートリーク、ドレイン誘起障壁低下（ＤＩＢＬ）がある。ＤＩＢＬは、その名が示すとおり、チャネルのドレイン側の端部の近傍の空乏層が広がり、ソース‐チャネル間の障壁が低下する現象である。

イオン注入の副作用は、基板中に散乱する欠陥１１０として現れる。図には次のような重要な特徴が示されている。空乏層の外側にある欠陥は、トランジスタの性能又はリークに対する影響という点では、無害である。欠陥は導電経路を形成するが、基板内で独立していて空乏層から分離している場合には完全に無害である。しかし、空乏層内の欠陥は低抵抗ブリッジを形成し、空乏層に短絡回路が容易に形成されてしまう。また、欠陥はバンドギャップ内にエネルギーレベルを導入する傾向があり、それによって電子‐ホールのペアの発生が急激に増加して、接合間に電流が流れることからもリークは発生する。

欠陥は、通常、エネルギーが最も低い状態となる位置へ原子が移動して当該環境下で所定の構造が実現されるのに十分な時間、ウェハを継続して熱に曝してアニールすることによって対処される。図２は、イオン注入後の典型的な基板を示しており、３秒後、１０秒後、３０秒後、６０秒後の４回における欠陥レベルを示している。図の左上部分は、注入してから３秒経過した後の状況を示しており、主にドーパント原子を注入した深さに相当する深さにおいて多数の欠陥が現れている。ドーパント原子注入後のアニール処理における、アモルファス化したシリコンのエピタキシャル再結晶により、欠陥の上にはきれいなシリコン層が形成されている。格子部位の外にある原子は熱によって十分に活性化され、格子部位又は上記シリコン層の表面に移動するか、或いは、他の欠陥と結合する。この結果、単一の欠陥よりも低いエネルギー状態が生じる。これによる影響は、１０秒間のアニール処理後の状況を示した図の右上部分に見ることができる。図から分かるように、欠陥の総数は減少し、サイズが大きくなっている。図の左下部分に示されているように、３０秒後では、欠陥の数は急激に減少し、大きな欠陥が幾つかと小さな欠陥が僅かに残っている。最後に、６０秒後では、極僅かな欠陥が残っており、３０秒後にあった大きな欠陥はサイズが小さくなっている。図１に示すように、たとえ僅かな欠陥でも空乏区域に残っていれば、そうした欠陥は、小さなリーク電流を引き起こすだけでなく、短絡回路が形成されるといった深刻な問題を引き起こす可能性がある。

これまで当該分野では、欠陥の対処法として、図３ａ及び図３ｂに示されるメカニズムが利用されてきた。図３ａに見られるように、注入工程によって、欠陥１１０によって占められる損傷領域が形成される。その下には主に、損傷のない基板１０１が存在する。アモルファスシリコン（ａ‐Ｓｉ）１０３の区域は、損傷区域とシリコン表面１０５の間にある。ａ‐Ｓｉは、注入工程の更なる副作用であり、格子を通過する高エネルギーの原子が格子構造を大きく破壊するために形成される。図のように、アニールにより、格子間欠陥は表面へ移動する傾向があり、注入によって置き換わった格子間Ｓｉ原子を含めて、ａ‐Ｓｉは格子構造を再度構成し、表面１０５に新しい格子部位を形成する。アニールの結果、図３ｂに示すように、大部分の欠陥が除去されて格子構造が修復されるが、残存する欠陥は、注入直後に現れた個々の空孔や格子間欠陥よりもずっと大きい傾向がある。上述の通り、個々の欠陥は融合して線欠陥、領域欠陥、格子間ループを形成する。

図３ａ及び図３ｂのメカニズムは、欠陥１１０から表面１０５までの距離が空乏層の深さよりも大きいと想定した場合、完全に機能する。現代のディープサブミクロンの半導体デザインでは、当該想定が疑問視されており、図１に見られるように、空乏層に欠陥が残って問題を引き起こすことが強く懸念される。例えば、図３ｂにおいて、表面１０５付近に線欠陥が示されている。このような欠陥は、トランジスタの形成時に、問題を引き起こす可能性が非常に高い。

これに対する解決策を図４ａ及び図４ｂに示す。図４ａ及び図４ｂではトラップ層１０３が追加されている。このトラップ層１０３は、ドーパント注入後に、注入エネルギーを調節して、ドーパントを注入した深さよりも僅かに浅いところにイオン注入を行うことよって形成される。トラップ層に注入される原子は、格子を構成する原子よりも小さいものが選択される。そうすることで、トラップ層によって格子全体に伸張応力が生じる。更に、欠陥１１０からの格子間原子がトラップ層を貫通する時、格子間原子によって生じた応力と近隣のトラップ原子によって生じた応力を組合わせた応力は、トラップ原子のみによる応力、或いは、格子間原子のみによる応力よりも小さい。したがって、格子間原子は、表面に移動する、或いは、欠陥領域に戻るためにエネルギーコストを必要とするため、トラップ層は格子間原子にとってエネルギー的に好ましい場所となる。トラップ層は、効果的に格子間原子を保持し、それらの基板表面への移動をブロックする。

アニール後の結果を図４ｂに示す。図４ｂでは、大きな欠陥が基板内の深いところに幾つか残っており、多数の小さい個々の欠陥はトラップ層内に捕獲されている。トラップ層と基板表面の間の領域には欠陥が全くなく、これにより、設計者は、半導体におけるリソグラフィー時のサイズが如何に小さくなっても、トラップ層の基板内における位置を十分に深くすることができ、それによって空乏層内の欠陥を確実に無くすことができる。

上述したとおり、トラップ層に注入する原子を選択する際の第１の原則は、原子のサイズである。トラップ機能を発揮するためには、トラップ層注入によって、格子に対して伸張応力を与えなければならない。したがって、シリコン格子に対しては、周期表においてシリコンよりも前に表れる原子が十分にその条件を満たすと思われる。しかし、設計図には他に考慮すべき点を幾つか加える必要がある。１つは、ドーパント原子と組み合わせた時のトラップ原子の安定性である。一実施形態では、ｎ型ＭＯＳＦＥＴの形成には高投与量のヒ素原子を用い、ｐ型ＭＯＳＦＥＴの形成にはゲルマニウムのプレアモルファス化注入（ＰＡＩ）を用いる。こうした状況では、炭素、窒素、フッ素の何れをトラップ層原子として用いても良い結果が得られる。もう１つ考慮しなければならないのは、格子構造におけるトラップ原子の安定性である。例えば、ナトリウムはトラップ原子として良好な特性を示すと思われるが、電荷を運搬するので、電荷が室温で格子内を移動するため、不適当である。後者の点については、更に、トラップ注入物が、トラップされた格子間原子と電気的に中性なペアを形成することが必要となる。

更に、トラップ層の場所についても考慮する必要がある。トラップ層の効果を高めるには、トラップ層を注入損傷領域の直ぐ隣に配置しなければならないことが分かっている。したがって、設計者は、リソグラフィー時のサイズ、空乏層と共に、この点を考慮に入れると思われる。

本発明は、上述の好ましい実施形態、及び、実施例を参照することによって開示されるが、これらの例は、限定するためではなく、説明のために記載されていると理解される。変形及び組合せは、本発明の精神及び以下の特許請求の範囲を逸脱しない限りにおいて、当業者によって容易に想起されると考えられる。

Claims (18)

1. 結晶格子内へのドーパント注入時に、前記格子の注入領域に生じる欠陥の影響を最小化する方法であって、
   前記格子を構成する原子とエネルギー的に安定したペアを容易に形成するように選択されたトラップ原子をトラップ層に注入する工程と、
   格子間欠陥原子が前記注入に起因する欠陥領域から放出されるのに十分な時間、前記格子をアニールする工程と、を備え、
   前記トラップ原子と放出された格子間原子のエネルギー的に安定したペアが形成されることを特徴とする方法。
2. 前記トラップ原子が電気的に中性であることを特徴とする請求項１に記載の方法。
3. 前記トラップ原子と放出された前記格子間原子によって形成される前記ペアが、電気的に中性であることを特徴とする請求項１に記載の方法。
4. 前記格子を構成する原子がシリコンであり、前記トラップ原子が炭素、窒素、フッ素からなるグループから選択されることを特徴とする請求項１に記載の方法。
5. 前記トラップ原子がシリコン原子よりも小さいことを特徴とする請求項１に記載の方法。
6. 前記アニール工程において、アモルファス化されたシリコンのエピタキシャル再結晶化が行われ、
   前記結晶格子の表面と、前記アニール工程の後に注入損傷が残存していると予測される場所との間の選択された場所に、前記トラップ原子が注入されることを特徴とする請求項１に記載の方法。
7. 半導体の製造方法であって、
   前記半導体は、結晶格子基板上に形成され、Ｎ型領域及びＰ型領域を有し、前記領域間にチャネル、前記チャネルの上にゲート、前記各領域に隣接して空乏層を備え、前記格子内へのドーパント注入時に前記格子の注入領域に生じる欠陥の影響が最小化され、
   前記方法は、
   前記格子を構成する原子とエネルギー的に安定したペアを容易に形成するように選択されたトラップ原子をトラップ層に注入する工程と、
   格子間欠陥原子が前記注入に起因する欠陥領域から放出されるのに十分な時間、前記格子をアニールする工程と、を備え、
   前記トラップ原子と放出された格子間原子のエネルギー的に安定したペアが形成されることを特徴とする製造方法。
8. 前記トラップ原子が電気的に中性であることを特徴とする請求項７に記載の製造方法。
9. 前記トラップ原子と放出された前記格子間原子によって形成される前記ペアが、電気的に中性であることを特徴とする請求項７に記載の製造方法。
10. 前記格子を構成する原子がシリコンであり、前記トラップ原子が炭素、窒素、フッ素からなるグループから選択されることを特徴とする請求項７に記載の製造方法。
11. 前記トラップ原子がシリコン原子よりも小さいことを特徴とする請求項７に記載の製造方法。
12. 前記アニール工程において、アモルファス化されたシリコンのエピタキシャル再結晶化が行われ、
    前記結晶格子の表面と、前記アニール工程の後に注入損傷が残存していると予測される場所との間の選択された場所に、前記トラップ原子が注入されることを特徴とする請求項７に記載の製造方法。
13. 前記アニール工程において、アモルファス化されたシリコンのエピタキシャル再結晶化が行われ、
    前記空乏層と、前記アニール工程の後に注入損傷が残存していると予測される場所との間の選択された場所に、前記トラップ原子が注入されることを特徴とする請求項７に記載の製造方法。
14. 前記空乏層に少なくとも一部が重なる場所に、前記トラップ原子が導入され、前記ペアの内どちらもエネルギーレベルをバンドギャップに導入しないことを特徴とする請求項７に記載の製造方法。
15. 結晶格子基板上に形成され、Ｎ型領域及びＰ型領域を有し、前記領域間にチャネル、前記チャネルの上にゲート、前記各領域に隣接して空乏層を備える半導体であって、
    前記半導体は、前記格子を構成する原子よりも小さいサイズのトラップ原子が注入されたトラップ層を備え、
    前記トラップ層は、前記空乏層の外側に位置し、トラップ原子と格子間欠陥原子からなるエネルギー的に安定したペアを備え、
    前記欠陥原子は、ドーパント注入処理の間に前記ドーパント注入処理によって損傷した基板の領域から放出された原子であることを特徴とする半導体。
16. 前記トラップ原子が電気的に中性であることを特徴とする請求項１５に記載の半導体。
17. 前記トラップ原子と放出された前記格子間原子によって形成される前記ペアが、電気的に中性であることを特徴とする請求項１５に記載の半導体。
18. 前記格子を構成する原子がシリコンであり、前記トラップ原子が炭素、窒素、フッ素からなるグループから選択されることを特徴とする請求項１５に記載の半導体。