TW200921767A - Method for trapping implant damage in a semiconductor substrate - Google Patents

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Description

200921767 九、發明說明 【發明所屬之技術領域】 本發明主要有關於半導體製造的領域。詳言之，有關 於場效電晶體（FET )的製造，涉及藉由掺雜物的植入形 成所選之導電型的半導體材料。 【先前技術】 金氧半導體（MOS) FET的製造需要在大致上純矽 (Si )的基底上形成源極與汲極區域。以單晶生長之晶圓 的方式提供Si。將Si晶格的區域轉變成N或P導電型的 區域’對於N區域，藉由添加施體型摻雜物如砷，而對於 P區域’藉由添加受體型摻雜物如硼來達成。一般藉由離 子轟擊來引進這些摻雜物，其中將離子化的摻雜物原子能 量化並朝晶格發射，穿過晶體結構，穿過之深度大幅度取 決於轟擊能量及離子質量。 可想而知，此種轟擊會帶來晶體損害，亦即晶格原子 被打出晶格點外，同時特定數量之新引進的原子會類似地 止於晶格位置外的位置。此種離位現象稱爲缺陷。空的晶 格點稱爲空缺陷，而位在非晶格點的原子稱爲間隙缺陷。 此技藝中常用的復原方法包括退火晶體，對晶格加熱以輕 微地能量化原子，允許其自行回到晶格結構中，這提供具 有最低整體能階的配置。 【發明內容】 -4- 200921767 所主張之申請專利範圍的一態樣爲 入摻雜物的期間在該晶格的植入區中所 最小化的方法。此方法首先進行植入阻 步驟，該些阻陷原子具有小於晶格組成 入後，以足讓間隙缺陷原子從缺陷區中 晶格。依照此方式，在阻陷原子與所發 成能量穩定對。 【實施方式】 參照附圖作下列詳細說明。描述較 發明，而不限制其之範圍，其由申請專 技藝中具通常知識者將理解到下列說明 本發明所針對之問題可見於第1圖 離子植入後典型的 MOSFET 100。電！ 101上，並包括源極102、汲極104及聞 相鄰的耗竭層108爲此技藝中眾所周知 顯示此種裝置的主漏電模式。這些 致爲重要，因在考量數百電晶體陣列丨 分。漏電模式包括橫跨耗竭層之接面漏 電極之橫跨閘極介電質的閘極漏電以及 (DIBL )，顧名思義，其造成在通道之 層變寬，並降低源極至通道的阻障。 離子植入的副作用可見於遍佈在基 在圖上標明一個重要區別。位在耗竭層 一種將於晶格中植 產生的缺陷之效應 陷原子之阻陷層的 原子的大小。在植 發射的時間退火該 射的間隙原子間形 佳實施例以描繪本 利範圍所界定。此 白勺各種等效變化。 中，其描繪在經過 3¾體形成於矽基底 3極1 06。與各電極 者。 漏電路徑對設計者 寺佔耗電量的大部 電、從通道至閘極 汲極誘發阻障降低 汲極端附近的耗竭 底中的缺陷1 1 〇。 以外的缺陷以其對 -5- 200921767 電晶體性能或漏電來說爲無害。缺陷代表導電路徑，當其 隔絕在基底中時完全無害，但在那個層中，缺陷提供低電 阻的橋梁，有效地產生橫跨耗竭層的短路。另一種不同的 漏電機制源自於缺陷傾向於在帶間隙內引進能階，大幅增 加電子電洞對的產生，進一步貢獻流過接面電流。 一般用退火來處理缺陷，將晶圓暴露在持續的熱中一 段時間，該段時間足讓原子遷移到在該情況下特定結構可 達到之最低能態的位置之時間。第2圖描繪在離子植入 後，在3、10、3 0及6 0秒的四個時間點之缺陷程度。圖 的左上角部分，描繪植入後3秒的情況，顯露出大量的缺 陷，大致在對應於摻雜物離子之植入深度的深度。一層純 淨的矽層形成於缺陷上方’這是因爲於植入後退火期間之 非晶矽的晶膜再結晶的緣故。熱量足夠地能量化位在晶格 點外的原子，使它們遷移至到晶格點，或到層的表面’或 與其他缺陷連接。這些結果的每一種會產生比單一缺陷還 低的能態。這些效應可見於圖的右上角部分中’顯示退火 1 0秒後的情況。可見到，缺陷總數已變少，且某些缺陷變 大。在30秒後，如左下角圖中所示，缺陷數量大幅減 少，留下數個大缺陷及僅一點點小的缺陷。最終’在60 秒後，僅殘留非常少量的缺陷，且在3 0秒時存在的大缺 陷也已變小。然而’可理解到即便僅有些許殘留的缺陷’ 若位在耗竭區中’如第1圖中所示’會造成嚴重的問題’ 因此種缺陷會導致短路’不單是小漏電電流而已。 直至今日，業界仍仰賴如第3 a與3 b圖中所不的機制 -6 - 200921767 來處理缺陷。從第3a圖中可見到’植入程序產生遍佈缺 陷11 〇的損害區，而有大部分未損害的基底1 〇 1位在此水 平之下。非晶矽區（a-Si ) 103位在損害區與矽表面105 之間。a-Si爲植入的另一個副作用，因通過晶格之高能量 原子大量破壞晶格結構。藉由退火，間隙缺陷傾向於遷移 到表面，如所示，而a - S i自行重構成晶格結構，包括被植 入位移的間隙s i原子，其在表面1 〇 5形成新的晶格點。 退火的結果，如第3 a圖中所示，大幅排除缺陷並復原晶 格結構，但殘留下的缺陷傾向於大於植入後立刻出現的個 別之空缺陷與間隙缺陷。如上述，個別缺陷聚結形成線型 缺陷、區域型缺陷及間隙圈。 第3 a與3 b圖的機制會很理想，只要假定從缺陷1 1 0 的水平到表面1 〇 5的距離大於耗竭層的深度。現代深次微 米半導體設計動搖此假定，很可能缺陷會留在耗竭層中， 並製造問題，如第1圖中所示。注意到第3 b圖中，例 如，所示的線型缺陷接近表面1 〇5。當行程電晶體時，此 種缺陷最有可能產生問題。 解決方法顯示在第4a與4b圖中，其中藉由在摻雜物 植入後之植入來添加阻陷層1 ，其中植入能量調整成產 生在稍小於摻雜物的深度之植入，如所示。選擇用於阻陷 層中之植入的原子應小於構成晶格的原子’使阻陷層在晶 格中整體產生拉應力。接著，當來自缺陷丨1〇之間隙原子 穿過阻陷層時，由間隙原子產生的應力與相鄰阻陷原子所 產生的應力之結合小於阻陷原子單獨或間隙原子單獨所存 200921767 在的應力。阻陷層因而成爲間隙原子能量上較偏愛的位 置，因間隙原子朝表面移動或回到缺陷區需能量代價。阻 陷層有效地留住間隙原子，阻擋它們朝基底表面移動。 退火後結果顯示在第4b圖中，其中大量的缺陷深留 在基底內’而少量且個別的缺陷被捕捉於阻陷層中。在阻 陷層及基底表面間的區域中完全沒有缺陷，此結果允許設 計者將阻陷層放置在基底中夠深處以確保耗竭層中無缺 陷，無論半導體微影特徵變得多小。 如前述，選擇植入阻陷層中之原子的主要標準爲原子 大小。阻陷層植入必須對晶格造成拉應力以執行阻陷功 能。因此，在矽晶格中，出現在週期表中矽之前的原子即 足矣。然而，在設計中有數個其他的考量。一個因素爲阻 陷原子與摻雜物原子結合之穩定性。在一實施例中，使用 大劑量之砷原子來形成nMOSFET，且使用鍺預先非晶化 植入物（PAI )來形成pMOSFET。在此種環境下，已發現 碳、氮及氟作爲阻陷層原子皆提供良好的結果。另一考量 點爲晶格結構中阻陷原子的穩定性。例如，做爲阻陷原 子’鈉似乎可提供好的性質，但事實上，其負電荷，使其 在室溫下可在晶格中移動，因此爲不好的選擇。後者的考 量導致另一項要求，亦即阻陷植入物必須與被困住的間隙 原子形成電中性對。 另一項考量爲阻陷層的位置。已發現要有效阻陷層應 直接位在植入損害區旁。因此，設計者應將此事實，結合 微影特徵尺寸與耗竭層，納入考量中。 -8- 200921767 雖藉由參照上述較佳實施例與範例來揭露本發明，應 了解到這些範例僅應爲例示性而非限制性。可思量到熟悉 此項技藝人士可輕易做出變更與結合，這些變更與結合將 落在本發明之精神與下列申請專利範圍的範疇內。 【圖式簡單說明】 第1圖描繪先前技術的FET電晶體，包括由摻雜物植 入所造成的損害。 第2圖描繪如先前技術所實行的摻雜物植入後，在 3、10、30及60秒的時期後，退火矽基底之效應。 第3a及3b圖描繪描繪植入步驟期間所產生之缺陷， 及退火的效應。 第4a及4b圖描繪本發明對於植入期間所產生之缺陷 的效應。 【主要元件符號說明】 100 ： MOSFET 1 〇 1 :矽基底 1 0 2 :源極 103 :非晶矽區（a-Si ) 104 :汲極 1 05 :矽表面 1 0 6 :閘極 1 〇 8 :耗竭層 1 1 0 :缺陷 -9-

Claims (1)

  1. 200921767 十、申請專利範園 1. 一種將於晶格中植入摻雜物的期間在該晶格的植入 區中所產生的缺陷之效應最小化的方法，包含下列步驟： 植入阻陷原子之阻陷層，該些阻陷原子選擇爲促進與 晶格組成原子之能量穩定對的形成； 以足讓間隙缺陷原子從植入誘發的缺陷區中發射的時 間退火該晶格； 藉此在阻陷原子與所發射的間隙原子間形成能量穩定 ¥寸。 2 .如申請專利範圍第1項之方法，其中該些阻陷原子 爲電中性。 3 .如申請專利範圍第I項之方法，其中由阻陷原子與 所發射的間隙原子所形成的對爲電中性。 4.如申請專利範圍第1項之方法，其中該晶格組成原 子爲矽，且該些阻陷原子係選自包括碳、氮及氟之族群。 5 .如申請專利範圍第1項之方法，其中該些阻陷原子 小於砂原子。 6 .如申請專利範圍第1項之方法，其中該退火步驟產 生非晶矽的晶膜再結晶，且該些阻陷原子係植入於一位 置，該位置選擇爲座落於該晶格的一表面及該退火步驟後 預期殘留的植入損害位置之間。 7. —種製造形成於晶格基底上的半導體之方法，該半 導體具有Ν型及Ρ型區域，含有在該些區域間之通道，及 位於該通道上方之閘極，及與各區域相鄰之耗竭層，其中 -10- 200921767 將於晶格中植入摻雜物的期間在該晶格的植入區中所產生 的缺陷之效應係最小化，該方法包含下列步驟·· 植入阻陷原子之阻陷層，該些阻陷原子選擇爲促進與 晶格組成原子之能量穩定對的形成； 以足讓間隙缺陷原子從植入誘發的缺陷區中發射的時 間退火該晶格； 藉此在阻陷原子與所發射的間隙原子間形成能量穩定 對。 8 ·如申請專利範圍第7項之方法，其中該些阻陷原子 爲電中性。 9 .如申請專利範圍第7項之方法，其中由阻陷原子與 所發射的間隙原子所形成的對爲電中性。 1 0 .如申請專利範圍第7項之方法，其中該晶格組成 原子爲矽，且該些阻陷原子係選自包括碳、氮及氟之族 群。 1 1 .如申請專利範圍第7項之方法，其中該些阻陷原 子小於矽原子。 1 2.如申請專利範圍第7項之方法，其中該退火步驟 產生非晶矽的晶膜再結晶，且該些阻陷原子係植入於一位 置，該位置選擇爲座落於該晶格的一表面及該退火步驟後 預期殘留的植入損害位置之間。 1 3 .如申請專利範圍第7項之方法’其中該退火步驟 產生非晶矽的晶膜再結晶’且該些阻陷原子係植入於一位 置，該位置選擇爲座落於該耗竭層及該退火步驟後預期殘 -11 - 200921767 留的植入損害位置之間。 14. 如申請專利範圍第7項之方法，其中該些阻陷原 子被引進到至少部分重疊該耗竭區域的位置中’且其中無 論何對都沒有將能階引進到帶間隙中。 15. —種形成於晶格基底上的半導體，其具有N型及P 型區域，含有在該些區域間之通道，及位於該通道上方之 閘極，及與各區域相鄰之耗竭層，包含阻陷原子之阻陷 層，該些阻陷原子具有小於晶格組成原子的大小，該阻陷 層位在該耗竭層外，且該阻陷層包括阻陷原子與間隙缺陷 原子之能量穩定對，該間隙缺陷原子已在處理該基底的期 間從由摻雜物的植入所損害之該基底的區所發射。 1 6 .如申請專利範圍第1 5項之半導體，其中該些阻陷 原子爲電中性。 1 7 ·如申請專利範圍第1 5項之半導體，其中由阻陷原 子與所發射的間隙原子所形成的對爲電中性。 1 8 .如申請專利範圍第！ 5項之半導體，其中該晶格組 成原子爲砂’且該些阻陷原子係選自包括碳、氮及氟之族 群。 -12-
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