JP5208349B2 - 容量素子とその製造方法 - Google Patents

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Description

本発明は、容量素子とその製造方法に関する。
BST((Ba,Sr)TiO3)等のABO3ペロブスカイト型の誘電体材料は、マイクロ波機器やRF機器における可変容量キャパシタ素子、更にデカップリングキャパシタやDRAM(Dynamic Random Access Memory)等への応用として、現在広く研究されている。そのような応用が可能となるには、高い電圧可変性ΔC(V)、又は大きな容量が誘電体材料に対して求められる。なお、電圧可変性ΔC(V)は、ΔC(V)=100×(Cmax−Cmin)/Cminによって定義され、ここでCmaxとCminはそれぞれ駆動電圧における最大容量と最小容量である。
ところで、可変容量素子や、高誘電体材料を必要とする素子に対してBSTのような多結晶の高誘電体膜を適用するには、誘電体材料のリーク電流と誘電損失とを抑えつつ、電圧可変性と誘電率とを高める必要がある。
この要求を叶えるには、高誘電体膜の結晶性を高めたり、その歪みを最適化したりすることが重要な因子となる。
このうち、膜の結晶性は、高誘電体膜の成膜温度を高くすることにより良好となる。しかしながら、高い成膜温度を採用すると、得られた高誘電体膜のリーク電流や誘電損失が大きくなることがある。更に、チタン系のペロブスカイト型誘電体材料は熱膨張が大きいので、成膜温度を高くすると、熱膨張に伴う大きな引張り応力が高誘電体膜に発生する。しかし、これではシリコン等の下地と高誘電体膜のそれぞれの格子定数が不整合となるので、高誘電体膜の電気的特性が劣化したり、下地との膜の密着性が悪くなるという問題を引き起こしてしまう。
一方、膜の歪み（in-plane strain）は、格子定数が下地と整合するように高誘電体膜を形成することで制御することができるが、これでは使用可能な下地の種類を著しく制限してしまう。
そのため、歪みが低減され、容量が大きく、電圧可変性が改善され、膜の密着性の良好な誘電体層を備えた容量素子を得ることが望まれている。
ところで、ABO3型のペロブスカイト(perovskite)型誘電体材料のAサイトイオン若しくはBサイトイオンの代替として両性(amphoteric)ドーパントを使用しても、リーク電流と信頼性とは改善される。例えば、特許文献１では、その図９に示されるように、BST膜にY（イットリウム）をドープすることが開示されている。
しかしながら、特許文献１の図９の結果によると、Yのドーピング量が多くなるにつれ、８００℃のサンプルでは誘電率が僅かに増加した後に減少に転じ、７５０℃のサンプルでは誘電率が単調に減少しており、いずれのサンプルでも大局的には誘電率が減少してしまっている。
また、特許文献２では、Pt層の上に特定の組成比のBST、例えば(Ba0.85, Sr0.15)TiO3をエピタキシャル成長させることにより、このBSTの格子定数をPtのそれよりも大きくし、膜の応力を意図的に誘発させている。これによれば、残留分極が大きくなるといった利点が得られるとされている。
しかしながら、特許文献２の方法では、BST等の誘電体層と下地との格子定数の不整合を利用しているので、使用可能な下地の種類が限定されてしまうという不都合がある。更に、格子定数の不整合を利用するにはBSTをエピタキシャルに成長させる必要があり、これ以外の成膜方法では上記の利点が得られず、誘電体膜の成膜方法に制限を与えることになる。
その他に、本発明に関連する技術が、特許文献３〜５に開示されている。
特表平１０−５０６２２８号公報 特許第２８７８９８６号 特表２００２−５３７６２７号公報 特開平１０−２７８８６号公報 特許第２６８１２１４号公報
本発明の目的は、キャパシタ誘電体膜の歪みの低減、比誘電率の増大、及びリーク電流の低減の全てを同時に実現することが可能な容量素子とその製造方法を提供することにある。
本発明の一観点によれば、基材と、前記基材の上に形成された絶縁膜と、前記絶縁膜の上に下部電極、ペロブスカイト型誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタとを有し、前記キャパシタ誘電体膜が、化学量論的に(Ba1-y,Sry)1-xYx+zTi1-zO3+δ（０＜(x+z)/２≦０．０１５、−０．５＜δ＜０．５）で表される材料により構成されることを特徴とする容量素子が提供される。
また、本発明の別の観点によれば、基材の上に絶縁膜を形成する工程と、前記絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜の上に、化学量論的に(Ba1-y,Sry)1-xYx+zTi1-zO3+δ（０＜(x+z)/２≦０．０１５、−０．５＜δ＜０．５）で表されるペロブスカイト型誘電体材料よりなる誘電体膜を形成する工程と、前記誘電体膜の上に第２導電膜を形成する工程と、前記第１導電膜、前記誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極で構成されるキャパシタを形成する工程とを有することを特徴とする容量素子の製造方法が提供される。
本願発明者が行った実験結果によれば、(Ba1-y,Sry)mYpTiQO3+δにドープされるYの原子数比であるp/(p+m+Q)を上記のように０＜p/(p+m+Q)≦０．０１５とすることで、Yをドープしない場合と比較して、キャパシタ誘電体膜の歪みの低減、比誘電率の増大、及びリーク電流の低減の全てを同時に叶えることができ、キャパシタの信頼性が高められることが明らかとなった。
しかも、本発明では、Yの原子数比p/(p+m+Q)を０＜p/(p+m+Q)≦０．０１５とするだけでよいので、キャパシタ誘電体膜の成膜方法が特許文献２のようにエピタキシャル成長に限定されることが無く、スパッタ法やゾル−ゲル法等のような非エピタキシャル成長法によっても誘電体膜を成膜することが可能となり、特許文献２と比較してプロセスの自由度を大きくすることができる。
更に、キャパシタ誘電体膜の組成を０．８５＜m/(p+Q)とすることにより、誘電率を効果的に高めることができる。
そして、キャパシタ誘電体膜の組成がを０．９＜Q/m＜１とすることによっても、誘電率を高めることができる。
また、上記した原子数比の(Ba1-y,Sry)mYpTiQO3+δは、その歪みが０．００５よりも小さいという点でも特徴付けられる。
或いは、この(Ba1-y,Sry)mYpTiQO3+δは、その歪みがYをドープしない場合と比較して１０％よりも多く低減された点でも特徴付けられる。
そして、この(Ba1-y,Sry)mYpTiQO3+δに二価又は三価の陽イオンをドープすることにより、ドープしない場合と比較してキャパシタ誘電体膜の比誘電率を６０％以上も高めることができる。
本発明によれば、(Ba1-y,Sry)mYpTiQO3+δ（０＜p/(p+m+Q)≦０．０１５、−０．５＜δ＜０．５）で表される材料によりキャパシタ誘電体膜を構成するので、キャパシタ誘電体膜の歪みの低減、比誘電率の増大、及びリーク電流の低減の全てが同時に満たされ、キャパシタの信頼性を高めることが可能となる。
また、このキャパシタ誘電体膜に二価又は三価の陽イオンをドープするので、これらのイオンをドープしない場合と比較して、キャパシタ誘電体膜の比誘電率を６０％以上高めることができる。
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
（１）第１実施形態
図１、図２は、本発明の第１実施形態に係る容量素子の製造途中の断面図である。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板等の基材１の上に、CVD法（化学的気相成長法）により、下地絶縁膜２として酸化シリコン(SiO2)膜を厚さ約５００nmに形成する。なお、基材１はシリコン基板に限定されず、シリコン、ゲルマニウム、シリコンゲルマニウム(SiGe)、ガリウム砒素(GaAs)、インジウム砒素(InAs)、及びインジウムリン（InP）のいずれか一の単結晶よりなる半導体基板を基材１として採用してよい。また、下地絶縁膜２は酸化シリコン膜に限定されるものではなく、酸化シリコン膜、窒化シリコン（Si3N4）膜、酸窒化シリコン(SiON)膜、高誘電率金属酸化膜、及びキセロゲル膜のいずれか、又はこれらの膜を二つ以上組み合わせてなる複合膜を下地絶縁膜２として形成してよい。
続いて、スパッタ法により酸化チタン(TiO2)を厚さ約２０nmに形成し、それを密着層３とする。その密着層３は酸化チタンに限定されない。例えは、プラチナ、イリジウム、ジルコニウム、チタン、酸化チタン、酸化イリジウム、酸化プラチナ、酸化ジルコニウム、窒化チタン、チタンアルミニウムナイトライド（TiAlN）、窒化タンタル、及びタンタルシリコンナイトライド（TaSiN）のいずれか、又はこれらの合金で構成される単層膜又は積層膜を密着層３として採用してもよい。
次いで、図１（ｂ）に示すように、スパッタ法を用いて、第１導電膜４としてプラチナ(Pt)膜を厚さ約８０nmに形成する。その第１導電膜４は、密着層３によって基材１との密着強度が向上されており、製造途中で膜剥がれを起こすことは無い。また、第１導電膜４はプラチナ膜に限定されるものではなく、プラチナ、パラジウム、イリジウム、ルテニウム、ロジウム、オスミウム、金、銀、銅、酸化プラチナ、酸化イリジウム、及び酸化ルテニウムのいずれか、又はこれらの合金で構成される単層膜又は積層膜で第１導電膜４を構成してもよい。
次に、図１（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3焼結体よりなるスパッタターゲットが設けられたRFスパッタリング用のスパッタチャンバ（不図示）内のステージ上に基材１を載置し、基板温度を約５２０℃に安定させる。その後、スパッタガスとしてAr+O2をチャンバ内に導入し、チャンバ内の圧力を約１．２５Paに安定したところで、ステージとターゲットとの間に周波数が１３．５６MHzでパワーが１００WのRF（高周波）電力を印加し、(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3のスパッタリングを開始する。そして、この状態を所定時間維持し、第１導電膜４の上に厚さ約１〜１００００nmの(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3膜が形成されたところでスパッタリングを停止し、得られた膜を誘電体膜５とする。
その後に、この誘電体膜５の結晶性を高めるために、基板温度１００〜９００℃の条件で酸素含有雰囲気中において誘電体膜５をアニールする。
なお、上記の(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3にFe+3イオンとAl+3イオン等の陽イオンをドープして(Ba1-x,Srx)(Fe,Al)pYzTi1-z-pO3とし、この(Ba1-x,Srx)(Fe,Al)pYzTi1-z-pO3により誘電体膜５を構成するようにしてもよい。更に、ドープする陽イオンはFe+3イオンやAl+3イオンに限定されず、イオン半径が０．６〜１Åの二価又は三価の陽イオンをドープすればよい。そのような陽イオンとしては、アルミニウムイオン、鉄イオン、マンガンイオン、ニッケルイオン、コバルトイオン、マグネシウムイオン、ルテチウムイオン、エルビウムイオン、イットリウムイオン、ホルミウムイオン、ジスプロシウム、ガドリニウム、ツリウム、及びスカンジウムイオンのいずれかがある。
これらの陽イオンを誘電体膜５にドープすることにより、ドープしない場合と比較して膜の比誘電率が６０％以上高くなることが明らかとなった。
但し、誘電率をここまで高くする必要が無い場合には、これらの陽イオンをドープしなくてもよい。
更に、(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3における酸素の組成比も３に限定されず、その組成比が３から変動して３＋δ（−０．５＜δ＜０．５）となってもよい。
また、誘電体膜５の成膜方法もスパッタ法に限定されず、CVD法やゾル−ゲル法等によって誘電体膜５を形成してもよい。
続いて、図１（ｄ）に示すように、スパッタ法により、酸化イリジウム(IrO2)膜を厚さ約１００nmに形成してそれを第２導電膜６とする。なお、第２導電膜６は酸化イリジウムに限定されない。例えば、プラチナ、パラジウム、イリジウム、ルテニウム、ロジウム、オスミウム、金、銀、銅、酸化プラチナ、酸化イリジウム、酸化ルテニウム、ストロンチウムルテニウムオキサイド（SrRuO3）、及びランタンニッケルオキサイド（LaNiO3）のいずれか、又はこれらの合金で構成される単層膜又は積層膜を第２導電膜６として形成してもよい。
その後に、図２に示すように、フォトリソグラフィにより、第１導電膜４、誘電体膜５、及び第２導電膜６をパターニングすることにより、それらを下部電極４ａ、キャパシタ誘電体膜５ａ、及び上部電極６ａとし、これらによってキャパシタＱを構成する。このフォトリソグラフィでは、密着層３もパターニングされ、下部電極４ａの下にのみ残るようになる。なお、各膜４〜６のパターニング順序は特に限定されず、一枚のレジストパターンを用いてそれらを一括エッチングしてもよいし、或いは各膜４〜６毎を別々のレジストパターンでエッチングするようにしてもよい。
上記のように、本実施形態では、キャパシタ誘電体膜５ａとなる誘電体膜５として、原子数比の百分率が特定の値、即ち１．３％のY（イットリウム）をドープしてなる(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3膜を形成した。なお、本願明細書で原子数比とは、酸素を除いた誘電体材料の化学式がMC1MC2…MCNで表されている場合、次の数１によって定義される。
Figure 0005208349
 本願発明者は、このような原子数比を採用することで、誘電体膜５の物性がどのように変化するのかを調査した。
下記の表１は、Yをドープしない(Ba0.63Sr0.37)(Fe,Al)0.001Ti0.998O3膜を比較例として採用し、この比較例と上記の誘電体膜５のそれぞれの歪みを算出して得られたものである。
本実施形態における歪みxmは(dsm−dum)/dumで定義され、ここで、dsmは歪みが有る場合の(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3膜の格子定数を示し、dumは歪みが無い場合の格子定数を示す。なお、歪みがある場合の格子定数のことを面内（in-plane）格子定数という場合もある。これらの格子定数dsm、dumは、d（格子定数）対sin2χ（回折角）解析を用いるXRD(X-Ray Diffraction)により調査された。
また、比較例における歪みx0は(ds0−du0)/du0で定義され、ここで、ds0は歪みが有る場合の(Ba0.63Sr0.37)(Fe,Al)0.001Ti0.998O3膜の格子定数を示し、du0は歪みが無い場合の格子定数を示す。
Figure 0005208349
 表１に示されるように、原子数比の百分率が１．３％のYをドープした本実施形態では、比較例と比べて歪みが約２０％（＝１００×(x0−xm)/x0）も減少しており、この原子数比のYが歪みの低減に有効であることが分かる。
また、比較例における歪みx0が０．００５３５であり、本実施形態における歪みxmが０．００４３２であるので、Yがドープされて歪みが低減された誘電体膜５は、その歪みが０．００５よりも小さいという点でも特徴付けられる。
或いは、比較例に対する歪みの低減率（＝１００×(x0−xm)/x0）が１０％よりも大きいという点でも、上記の誘電体膜５を特徴付けることができる。
そして、次の表２は、本実施形態に係る(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3膜におけるYの原子数比を更に振り、歪みがどのように変化するのかを調査して得られた表である。
Figure 0005208349
 表２に示されるように、Yの原子数比の百分率が０よりも大きく且つ１．５％以下であれば、Yをドープしない場合と比較して歪みが効果的に低減される。特に、Yが１．３％のときには、Yをドープしない場合よりも歪みが２８％も低減される。
従って、誘電体膜５が化学量論的(stoichiometric)であり、その組成が(Ba1-y,Sry)1-xYx+zTi1-zO3+δと表される場合には、Yの原子数比である(x+z)/２が０＜(x+z)/２≦０．０１５を満たせば（つまり０＜x+z≦０．０３のとき）、誘電体膜５の歪みを効果的に低減することができる。
但し、粒界分離(grain boundary segregation)や、粒界に形成される別の相によって、誘電体膜５が化学量論的にならない場合もある。その場合、誘電体膜５の組成を(Ba1-y,Sry)mYpTiQO3+δとすると、Yの原子数比がp/(p+m+Q)となるので、０＜p/(p+m+Q)≦０．０１５のときに誘電体膜５の歪みが効果的に低減されることになる。
一方、誘電体膜の比誘電率は、その膜の上下から印加される電圧によって変化することが知られている。そこで、本願発明者は、厚さ７０nmの(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜におけるYの原子数比((x+z)/2)を様々に変化させ、膜の比誘電率の電圧依存性がYの原子数比によってどのように変化するのかを調査した。その結果を図３に示す。
図３に示されるように、Yをドープしない場合（０％）が最も比誘電率が小さい。そして、Yの原子数比の百分率が０．６％、１．３％となるに従い比誘電率が上昇し、２．５％では比誘電率がやや減少する。これにより、比誘電率を高くするのにYのドープが有効であることが理解される。
また、図４は、(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜の誘電率が、Yの原子数比((x+z)/2)によってどのように変化するのかを調査して得られたグラフである。
図４に示されるように、Yをドープしない場合（０％）がやはり比誘電率が最も低い。そして、Yの原子数比の百分率が０〜１．５％までの範囲では、Yの原子数比が大きくなるのに伴い比誘電率も高くなり、Yの原子数比が百分率が１．５％よりも多くなると減少傾向に転じる。
図４の結果より、(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜の比誘電率を高めるには、歪みの場合（図２）と同様に、Yの原子数比を０より大きく且つ０．０１５以下とするのが良いことが理解される。
一方、図５は、誘電体膜５として(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜を形成し、Ba+SrとTi+Yの原子数比(Ba+Sr)/(Ti+Y)(＝(1-x)/(1+x))によって膜の誘電率がどのように変化するのかを調査して得られたグラフである。
図５に示されるように、(Ba+Sr)/(Ti+Y)が０．８５よりも大きいところ、すなわちx＜０．０８のところで誘電率の上昇が見られる。また、(Ba+Sr)/(Ti+Y)が０．９５よりも大きいところ、すなわちx＜０．０３のところで誘電率が更に効果的に高められるのが理解される。
なお、誘電体膜５が非化学量論的であってその組成が(Ba1-y,Sry)mYpTiQO3+δと書ける場合には、上記の条件は、０．８５＜m/(p+Q)、より好ましくは０．９５＜m/(p+Q)となる。
一方、図６は、誘電体膜５として(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜を形成し、TiとBa+Srの原子数比Ti/(Ba+Sr)(＝(1-z)/(1-x))によって膜の誘電率がどのように変化するのかを調査して得られたグラフである。なお、誘電体膜５が非化学量論的でその組成が(Ba1-y,Sry)mYpTiQO3+δと書ける場合には、Ti/(Ba+Sr)はQ/mに等しい。
図６に示されるように、Ti/(Ba+Sr)が０．９よりも大きく且つ１よりも小さいところで誘電率が高められる。誘電体膜５が非化学量論的な場合、この条件は０．９＜Q/m＜１に等しい。
図７は、(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜におけるYの原子数比((x+z)/2)を変化させ、それによりTiの原子数比((1-z)/2)がどのように変化するのかを調査して得られたグラフである。
図７に示されるように、Yの原子数比が０よりも大きく且つ０．０１５以下の範囲では、Tiの原子数比は０．４８よりも大きく０．５０５よりも小さい範囲にある。
なお、誘電体膜５が非化学量論的であってその組成が(Ba1-y,Sry)mYpTiQO3+δと書ける場合には、上記したTiの原子数比はQ/(m+p+Q)となるので、上記の範囲は０．４８＜Q/(m+p+Q)＜０．５０５となる。
一方、図８は、Yの原子数比の百分率が０％のときと１．３％のときの(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜のリーク電流密度を測定して得られたグラフである。図８において、横軸は膜に印加された電圧を示し、縦軸がリーク電流密度を表す。
図８に示されるように、Yの原子数比の百分率を１．３％とすることにより、０％の場合よりもリーク電流密度を低減することができる。この結果より、(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜におけるYの原子数比を０よりも大きくすることがリーク電流の低減に有効であることが理解できる。
以上説明した本実施形態によれは、キャパシタＱを構成するキャパシタ誘電体膜５ａにYをドープし、膜中におけるYの原子数比を０より大きく且つ０．０１５以下とした。キャパシタ誘電体膜５ａが化学量論的であり、膜の組成が(Ba0.63,Sr0.37)1-xYx+zTi1-zO3と書ける場合には、上記の条件は０＜(x+z)/２≦０．０１５、つまり０＜x+z≦０．０３となる。また、キャパシタ誘電体膜５ａが化学量論的でなく、その組成が (Ba1-y,Sry)mYpTiQO3+δと書ける場合には、上記の条件は０＜p/(p+m+Q)≦０．０１５となる。
このようなYの原子数比を採用することにより、上記の調査結果から明らかなように、歪みの低減、比誘電率の増大、及びリーク電流の低減の全てを同時に叶えることができ、キャパシタＱの信頼性を高めることが可能となる。
しかも、本実施形態では、(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜のYの原子数比を０より大きく且つ０．０１５よりも小さくするだけでよいので、その成膜方法が特許文献２のようにエピタキシャル成長に限定されることが無く、スパッタ法、CVD法、及びゾル−ゲル法等の非エピタキシャル成長法によって誘電体膜５を成膜することが可能となり、特許文献２と比較してプロセスの自由度を大きくすることができる。
更に、図５の調査結果のように、(Ba+Sr)/(Ti+Y)を０．８５よりも大きくすることで、キャパシタ誘電体膜５の誘電率を効果的に高めることができる。
或いは、図６の調査結果のように、Ti/(Ba+Sr)を０．９よりも大きく且つ１よりも小さくすることによっても、キャパシタ誘電体膜５の誘電率を高めることができる。
また、特許文献１は、その図９においてBSTにYをドープしてなる誘電体膜の誘電率を開示しているものの、その誘電率がYのドープ量に依存する点を見出していないし、歪みの低減、比誘電率の増大、及びリーク電流の低減の全てを両立させることも見出していない。
更に、本実施形態では、誘電体膜５にFe+3イオンやAl+3イオン等の陽イオンをドープしたので、これらをドープしない場合と比較して、誘電体膜５の比誘電率を６０％以上高めることが可能となり、キャパシタＱの容量を大きくすることができる。
（２）第２実施形態
図９は、本発明の第２実施形態に係る容量素子の製造途中の断面図である。
まず、既述の第１実施形態に従って図１（ｄ）に示した断面構造を得た後、図９（ａ）に示すように、スパッタ法により(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3膜を厚さ約１〜１００００nmの厚さに形成し、それを第２誘電体膜７とする。この第２誘電体膜７の成膜条件としては、例えば第１実施形態の誘電体膜５の成膜条件を採用することができるので、その詳細については省略する。
その後に、第２誘電体膜７の上にスパッタ法によりPt膜を厚さ約１００nmに形成し、それを第３導電膜８とする。
次いで、図９（ｂ）に示すように、フォトリソグラフィにより第１導電膜４〜第３導電膜８までをパターニングする。これにより、第１導電膜４、誘電体膜５、及び第２誘電体膜６がそれぞれ下部電極４ｂ、第１キャパシタ誘電体膜５ｂ、及び中間電極６ｂとなり、これらによって第１キャパシタＱ１が構成される。また、第２誘電体膜７と第３導電膜８がそれぞれ第２キャパシタ誘電体膜７ａと上部電極８ａになり、これらと中間電極９ｂとによって第２キャパシタＱ２が構成される。
第１、第２キャパシタＱ１、Ｑ２は中間電極６ｂが共通であり、図示のような電源９を下部電極４ｂと上部電極８ａに接続することにより、各キャパシタＱ１、Ｑ２が互いに直列接続された構造が得られる。
これによれば、各キャパシタＱ１、Ｑ２の合成容量が、それぞれのキャパシタ単独での容量よりも小さくなり、容量を下げる必要のあるLSI等への応用を広げることができる。
更に、第２キャパシタ誘電体膜７ａが(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3膜で構成されており、そのYの原子数比が０．０１３であって０〜０．０１５の範囲に収まるので、第２キャパシタ誘電体膜７ａの歪みの低減、比誘電率の増大、及びリーク電流の低減の全てを同時に叶えることができ、キャパシタＱ２の信頼性を高めることが可能となる。
（３）第３実施形態
次に、本発明の第３実施形態に係る容量素子について説明する。
図１０〜図１１は、本実施形態に係る容量素子の製造途中の断面図である。
この容量素子は、LSI等の半導体素子と共に配線基板に実装され、LSI中の電源ラインの変動等を吸収するデカップリングキャパシタである。
最初に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板等の基板１０の上に、シランを反応ガスとして使用するCVD(Chemical Vapor Deposition)法により、酸化シリコン（SiO2）膜を厚さ約５００nmに形成し、それを下地絶縁膜１１とする。
続いて、下部電極膜１２として、スパッタ法により下地絶縁膜１１の上にPt膜を厚さ約８０nmに形成する。
更に、第１実施形態の誘電体膜５と同じ成膜条件を採用するスパッタ法により、下部電極膜１２の上に(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3膜を厚さ８０nmに形成し、それを誘電体膜１３とする。
その後、スパッタ法により、誘電体膜１３の上に導電膜１４としてPt膜を厚さ約８０nmに形成する。
次に、図１０（ｂ）に示すように、フォトリソグラフィにより導電膜１４をパターニングして島状の第１、第２上部電極１４ａ、１４ｂを形成した後、更にフォトリソグラフィによって誘電体膜１３をパターニングし、各上部電極１４ａ、１４ｂの下に第１、第２キャパシタ誘電体膜１３ａ、１３ｂを形成する。これにより、下部電極膜１２、第１、第２キャパシタ誘電体膜１３ａ、１３ｂ、及び第１、第２上部電極１４ａ、１４ｂで構成される二つのキャパシタＱ１、Ｑ２が基板１０の上に形成されたことになる。
次いで、図１０（ｃ）に示すように、ポリイミド等の絶縁性樹脂を全面にスピンコートし、それを熱硬化させて、厚さが約１００nmの絶縁性保護膜１５を形成する。そして、フォトリソグラフィによりこの絶縁性保護膜１５をパターニングして、各上部電極１４ａ、１４ｂに至る深さの第１、第２ホール１５ａ、１５ｂを形成すると共に、上部電極１４ａ、１４ｂが形成されていない部分の下部電極導電膜１２に至る深さの第３ホール１５ｃを形成する。
続いて、図１１に示すように、例えばTi/Cu/Niを各ホール１５ａ〜１５ｃに埋め込むことにより、各上部電極１５ａ、１５ｂと電気的に接続される第１、第２導電性プラグ１６ａ、１６ｂを第１、第２ホール１５ａ、１５ｂ内に形成すると共に、下部電極導電膜１２と電気的に接続される第３導電性プラグ１６ｃを第３ホール１５ｃ内に形成する。これら第１〜第３導電性プラグ１６ａ〜１６ｃを構成するTiは例えばスパッタにより形成され、CuとNiは電解めっきによって形成される。
その後に、各導電性プラグ１６ａ〜１６ｃの上面に、外部接続端子として機能する第１〜第３はんだバンプ１７ａ〜１７ｃを搭載し、リフロー雰囲気下においてこれらのはんだバンプ１７ａ〜１７ｃを溶融して各導電性プラグ１６ａ〜１６ｃと電気的かつ機械的に接続する。
以上により、本実施形態に係る容量素子１８の基本構造が完成したことになる。
この容量素子１８の使用用途は特に限定されないが、例えば図１２に示すように、LSI等の半導体素子２０と共に配線基板２２に実装し、半導体素子２０におけるスイッチングノイズや電源ラインのふらつきを吸収するデカップリングキャパシタとして各キャパシタＱ１、Ｑ２を使用するのが好適である。
図１２の例では、容量素子１８を構成する第１〜第３はんだバンプ１７ａ〜１７ｃを介して容量素子１８と配線基板２２とが電気的かつ機械的に接続される。同様に、半導体素子２０も、はんだバンプ２１を介して配線基板２２が電気的かつ機械的に接続される。そして、容量素子１８、配線基板２２、及び半導体素子２０によって半導体パッケージ２３が構成され、この半導体パッケージ２３の外部接続端子となる導電性ピン１９が配線基板２２に複数立設される。
以上説明した本実施形態によれば、図１１に示したように、容量素子１８を構成する二つのキャパシタＱ１、Ｑ２が、下部電極膜１２を共通に形成され、互いに並列接続された構造となる。これにより、基板１０の上にキャパシタを一つしか形成しない場合と比較して、容量素子１８の容量を大きくなる。その結果、各キャパシタＱ３、Ｑ４を図１０のようにデカップリングキャパシタとして使用する場合には、半導体素子２０におけるスイッチングノイズや電源ラインの変動を容量素子１８で十分に吸収することができ、半導体パッケージ２３の信頼性を高めることが可能となる。
（４）第４実施形態
次に、本発明の第４実施形態に係る容量素子について説明する。
本実施形態では、第１実施形態で説明した誘電体膜を、DRAM(Dynamic Random Access Memory)のキャパシタ誘電体膜として使用する。
図１３〜図１４は、本実施形態に係る容量素子の製造途中の断面図である。
まず、図１３（ａ）に示すように、シリコン基板３０の表面のうちトランジスタ形成領域の周囲にＬＯＣＯＳ法によりフィールド酸化膜を形成し、それを素子分離絶縁膜３１とする。次いで、トランジスタ形成領域にゲート絶縁膜３２を介してＭＯＳトランジスタ３４，３５のゲート電極３３を形成する。このゲート電極３３は、素子分離絶縁膜３１の上に延在してワード線（WL）を兼ねている。また、ゲート電極３３の両側にはＭＯＳトランジスタ３４、３５のソース，ドレインとなる第１、第２ｎ型不純物拡散領域３６ａ、３６ｂが形成されている。これらの不純物拡散領域のうち、第１ｎ型不純物拡散領域３６ａは、各MOSトランジスタ３４、３５に対して共通であり、その上にはビット線ＢＬが接続される。なお、ゲート電極３３は、二酸化シリコンなどの絶縁膜３７に覆われている。
このような状態で、図１３（ｂ）に示すように、ＭＯＳトランジスタ３４、３５及び素子分離絶縁膜３１を二酸化シリコンなどの第１層間絶縁膜３８で覆った後に、ＭＯＳトランジスタ３４、３５のビット線ＢＬが接続されない第１ｎ型不純物拡散層３６ｂの上にホール３８ａを形成する。
その後に、図１３（ｃ）に示すように、ホール３８ａ内にタングステン又はポリシリコよりなる導電性プラグ３９を形成した後に、第１層間絶縁膜３８と導電性プラグ３９の上に、スパッタ法によりチタン（Ti）膜４０と窒化チタン（TiN）膜４１とをこの順に形成する。これらチタン膜４０と窒化チタン膜４１はバリアメタルとして機能する。
次に、図１３（ｄ）に示すように、窒化チタン膜４１の上にルテニウム（Ru）膜４２ａと酸化ルテニウム（RuO2）膜４２ｂとこの順に形成し、これらを第１導電膜４２とする。その第１導電膜４２の厚さは、例えば約１００nmである。その後に、第１導電膜４２の上に下部電極形状の第１レジストパターン４３を形成する。
続いて、図１３（ｅ）に示すように、第１レジストパターン４３をマスクとして使用しながら、イオンミリングにより第１導電膜４２をエッチングして、ルテニウム膜４２ａと酸化ルテニウム膜４２ｂとで構成される下部電極４２ｃを形成する。このイオンミリングでは、窒化チタン膜４１とチタン膜４０もエッチングされ、これらの膜が下部電極４２ｃの下にのみ残存することになる。
この後に、第１レジストパターン４３を除去する。
次に、図１４（ａ）に示すように第１実施形態の誘電体膜５と同じ成膜条件を採用するスパッタ法により、下部電極４２ｃと第１層間絶縁膜３８の上に(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3膜を厚さ８０nmに形成し、それを誘電体膜４４とする。
次いで、図１４（ｂ）に示すように、スパッタ法により誘電体膜４４の上にルテニウム膜を厚さ約８０nmに形成してそれを第２導電膜４５とする。なお、第２導電膜４５はルテニウム膜に限定されず、酸化ルテニウム膜、又はルテニウム膜と酸化ルテニウム膜との積層膜を第２導電膜４５として形成してもよい。
続いて、図１４（ｃ）に示すように、上部電極形状の第２レジストパターン４６を第２導電膜４５の上に形成し、この第２レジストパターン４６をマスクにしてイオンミリングによって第２導電膜４５と誘電体膜４４とをエッチングする。これにより、下部電極４２ｃよりも広い面積の上部電極４５ａとキャパシタ誘電体膜４４ａが形成され、これらによって構成されるキャパシタＱが得られたことになる。
次に、図１４（ｄ）に示すように、シランを反応ガスとして用いるプラズマCVD法により、厚さが約２００nmの二酸化シリコン膜を全面に形成し、それを第２層間絶縁膜４７とする。その後に、アルミニウムを主とする金属膜を第２層間絶縁膜４７の上に形成し、それをパターニングすることにより、金属配線４８を形成する。
以上により、DRAMのメモリセルの基本構造が完成したことになる。図１５は、このメモリセルの等価回路である。
以上説明した本実施形態によれば、キャパシタQのキャパシタ誘電体膜４４ａが(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3で構成されており、そのYの原子数比が０．０１３であって０〜０．０１５の範囲に収まるので、キャパシタ誘電体膜４４ａの歪みの低減、比誘電率の増大、及びリーク電流の低減の全てを同時に叶えることができ、キャパシタＱをセルキャパシタとするDRAMの信頼性を高めることが可能となる。
（５）第５実施形態
次に、本発明の第５実施形態に係る容量素子について説明する。
第１実施形態で説明した(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3よりなるキャパシタ誘電体膜５ａは、可変容量キャパシタ(tunable capacitor)に適用されてもよい。
図１６は、そのような可変容量キャパシタ６０を用いたフィルタ回路の回路図である。
このフィルタ回路は、直列に接続された可変容量キャパシタ６０及びブロックキャパシタ６１を有すると共に、これらのキャパシタ６０、６１の接続点に抵抗６２が接続される。そして、ブロックキャパシタ６１に接続されていない方の可変容量キャパシタ６０の端子に第１出力端子OUT1が接続されると共に、各キャパシタ６０、６１とは反対側の抵抗６２の端子が第２出力端子OUT2となる。
このフィルタ回路では、ブロックキャパシタ６１に接続された入力端InにRF（高周波）信号が入力されると、その信号に含まれる直流成分がブロックキャパシタ６１によってブロックされ、可変容量キャパシタ６０の両端には、上記の直流成分が除去されたRF信号が印加される。
そして、可変容量キャパシタ６０と抵抗６２とで共振器が構成されるため、様々な周波数のRF信号のうち、可変容量キャパシタ６０の容量Cと抵抗６２の抵抗値Rとで定まる共振周波数の信号のみが、出力電圧Vtuneとして出力端OUT1、OUT2から出力される。
本実施形態によれば、可変容量キャパシタ６０のキャパシタ誘電体膜として、第１実施形態で説明した(Ba0.63Sr0.37)1.015Y0.026Ti0.960O3膜を使用する。その膜は、Yの原子数比が０．０１３で０〜０．０１５の範囲にあるので、既述のように歪みの低減、比誘電率の増大、及びリーク電流の低減の全てを同時に満足する。従って、この可変容量キャパシタ６０を使用したフィルタ回路の電気的な特性や信頼性を向上させることが可能となる。
以下に、本発明の特徴を付記する。
（付記１） 基材と、
前記基材の上に形成された絶縁膜と、
前記絶縁膜の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタとを有し、
前記キャパシタ誘電体膜が(Ba1-y,Sry)mYpTiQO3+δ（０＜p/(p+m+Q)≦０．０１５、−０．５＜δ＜０．５）で表される材料により構成されることを特徴とする容量素子。
（付記２） 前記キャパシタ誘電体膜が化学量論的に(Ba1-y,Sry)1-xYx+zTi1-zO3+δ（０＜(x+z)/２≦０．０１５）と表されることを特徴とする付記１に記載の容量素子。
（付記３） 前記キャパシタ誘電体膜の組成が、０．８５＜m/(p+Q)なる条件を満たすことを特徴とする付記１に記載の容量素子。
（付記４） 前記キャパシタ誘電体膜の組成が、０．９５＜m/(p+Q)なる条件を満たすことを特徴とする付記１に記載の容量素子。
（付記５） 前記キャパシタ誘電体膜の組成が、０．９＜Q/m＜１なる条件を満たすことを特徴とする付記１に記載の容量素子。
（付記６） 前記キャパシタ誘電体膜の組成が、０．４８＜Q/(m+p+Q)＜０．５０５なる条件を満たすことを特徴とする付記１に記載の容量素子。
（付記７） 前記キャパシタ誘電体膜の歪みが０．００５よりも小さいことを特徴とする付記１に記載の容量素子。
（付記８） 前記キャパシタ誘電体膜の歪みが、Yをドープしない場合と比較して、１０％よりも多く低減されたことを特徴とする付記１に記載の容量素子。
（付記９） 前記キャパシタ誘電体膜に、更に二価又は三価の陽イオンがドープされたことを特徴とする付記１に記載の容量素子。
（付記１０） 前記陽イオンは、アルミニウムイオン、鉄イオン、マンガンイオン、ニッケルイオン、コバルトイオン、マグネシウムイオン、ルテチウムイオン、エルビウムイオン、イットリウムイオン、ホルミウムイオン、ジスプロシウム、ガドリニウム、ツリウム、及びスカンジウムイオンのいずれかであることを特徴とする付記９に記載の容量素子。
（付記１１） 前記キャパシタ誘電体膜が非エピタキシャルに形成されたことを特徴とする付記１に記載の容量素子。
（付記１２） 前記絶縁膜は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、高誘電率金属酸化膜、及びキセロゲル膜のいずれか、又はこれらの膜を二つ以上組み合わせてなる複合膜であることを特徴とする付記１に記載の容量素子。
（付記１３） 前記基材は、シリコン、ゲルマニウム、シリコンゲルマニウム(SiGe)、ガリウム砒素(GaAs)、インジウム砒素(InAs)、及びインジウムリン（InP）のいずれか一の単結晶よりなる半導体基板であることを特徴とする付記１に記載の容量素子。
（付記１４） 前記絶縁膜の上に密着層が形成され、該密着層の上に前記下部電極が形成されたことを特徴とする付記１に記載の容量素子。
（付記１５） 前記密着層は、プラチナ、イリジウム、ジルコニウム、チタン、酸化チタン、酸化イリジウム、酸化プラチナ、酸化ジルコニウム、窒化チタン、チタンアルミニウムナイトライド（TiAlN）、窒化タンタル、及びタンタルシリコンナイトライド（TaSiN）のいずれか、又はこれらの合金で構成される単層膜又は積層膜であることを特徴とする付記１４に記載の容量素子。
（付記１６） 前記下部電極は、プラチナ、パラジウム、イリジウム、ルテニウム、ロジウム、オスミウム、金、銀、銅、酸化プラチナ、酸化イリジウム、及び酸化ルテニウムのいずれか、又はこれらの合金で構成される単層膜又は積層膜であることを特徴とする付記１に記載の容量素子。
（付記１７） 前記上部電極は、プラチナ、パラジウム、イリジウム、ルテニウム、ロジウム、オスミウム、金、銀、銅、酸化プラチナ、酸化イリジウム、酸化ルテニウム、ストロンチウムルテニウムオキサイド（SrRuO3）、及びランタンニッケルオキサイド（LaNiO3）のいずれか、又はこれらの合金で構成される単層膜又は積層膜であることを特徴とする付記１に記載の容量素子。
（付記１８） 前記キャパシタを覆う保護膜を有することを特徴とする付記１に記載の容量素子。
（付記１９） 前記キャパシタが二つ形成され、該キャパシタ同士が直列に接続されたことを特徴とする付記１に記載の容量素子。
（付記２０） 前記キャパシタが二つ形成され、該キャパシタ同士が並列に接続されたことを特徴とする付記１に記載の容量素子。
（付記２１） 前記キャパシタがデカップリングキャパシタであることを特徴とする付記１に記載の容量素子。
（付記２２） 前記キャパシタが、フィルタ回路の可変容量キャパシタであることを特徴とする付記１に記載の容量素子。
（付記２３） 前記キャパシタが、DRAM(Dynamic Random Access Memory)のセルキャパシタであることを特徴とする付記１に記載の容量素子。
（付記２４） 基材の上に絶縁膜を形成する工程と、
前記絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、(Ba1-y,Sry)mYpTiQO3+δ（０＜p/(p+m+Q)≦０．０１５、−０．５＜δ＜０．５）で表される材料よりなる誘電体膜を形成する工程と、
前記誘電体膜の上に第２導電膜を形成する工程と、
前記第１導電膜、前記誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極で構成されるキャパシタを形成する工程と、
を有することを特徴とする容量素子の製造方法。
（付記２５） 前記誘電体膜を形成する工程は、非エピタキシャルな成膜方法で前記誘電体膜を形成することによって行われることを特徴とする付記２４に記載の容量素子の製造方法。
（付記２６） 前記非エピタキシャルな成膜方法として、スパッタ法、CVD法、及びゾル−ゲル法のいずれかを採用することを特徴とする付記２５に記載の容量素子の製造方法。
（付記２７） 前記誘電体膜を形成する工程の後に、酸素含有雰囲気中で該誘電体膜をアニールする工程を行うことを特徴とする付記２４に記載の容量素子の製造方法。
図１（ａ）〜（ｄ）は、本発明の第１実施形態に係る容量素子の製造途中の断面図（その１）である。 図２は、本発明の第１実施形態に係る容量素子の製造途中の断面図（その２）である。 図３は、本発明の第１実施形態において、(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜におけるYの原子数比を様々に変化させ、膜の比誘電率の電圧依存性がYの原子数比によってどのように変化するのかを調査して得られたグラフである。 図４は、本発明の第１実施形態において、(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜の誘電率が、Yの原子数比によってどのように変化するのかを調査して得られたグラフである。 図５は、本発明の第１実施形態において、Ba+SrとTi+Yの原子数比(Ba+Sr)/(Ti+Y)によって(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜の誘電率がどのように変化するのかを調査して得られたグラフである。 図６は、本発明の第１実施形態において、TiとBa+Srの原子数比Ti/(Ba+Sr)によって(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜の誘電率がどのように変化するのかを調査して得られたグラフである。 図７は、本発明の第１実施形態において、(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜におけるYの原子数比を変化させ、それによりTiの原子数比がどのように変化するのかを調査して得られたグラフである。 図８は、本発明の第１実施形態において、Yの原子数比の百分率が０％のときと１．３％のときの(Ba0.63,Sr0.37)1-xYx+zTi1-zO3膜のリーク電流密度を測定して得られたグラフである。 図９（ａ）、（ｂ）は、本発明の第２実施形態に係る容量素子の製造途中の断面図である。 図１０（ａ）〜（ｃ）は、本発明の第３実施形態に係る容量素子の製造途中の断面図（その１）である。 図１１は、本発明の第３実施形態に係る容量素子の製造途中の断面図（その２）である。 図１２は、本発明の第３実施形態に係る容量素子を半導体素子と共に配線基板に実装してなる半導体パッケージの断面図である。 図１３は、（ａ）〜（ｅ）は、本発明の第４実施形態に係る容量素子の製造途中の断面図（その１）である。 図１４は、（ａ）〜（ｄ）は、本発明の第４実施形態に係る容量素子の製造途中の断面図（その２）である。 図１５は、本発明の第４実施形態に係る容量素子がセルキャパシタとして使用されたDRAMのメモリセルの等価回路である。 図１６は、本発明の第５実施形態に係る容量素子が可変容量として使用されたフィルタの回路図である。
符号の説明
１…基材、２、１１…下地絶縁膜、３…密着層、４、１２…第１導電膜、４ａ、４ｂ…下部電極、５、１３…誘電体膜、５ａ…キャパシタ誘電体膜、５ｂ…第１キャパシタ誘電体膜、６、１４…第２導電膜、６ａ、８ａ…上部電極、６ｂ…中間電極、７…第２誘電体膜、７ａ…第２キャパシタ誘電体膜、８…第３導電膜、１３ａ、１３ｂ…第１、第２キャパシタ誘電体膜、１４ａ、１４ｂ…第１、第２上部電極、１５ａ〜１５ｃ…第１〜第３ホール、１６ａ〜１６ｃ…第１〜第３導電性プラグ、１７ａ〜１７ｃ…第１〜第３はんだバンプ、１８…容量素子、１９…導電性ピン、２０…半導体素子、２１…はんだバンプ、２２…配線基板、２３…半導体パッケージ、３０…シリコン基板、３１…素子分離絶縁膜、３２…ゲート絶縁膜、３３…ゲート電極、３４、３５…MOSトランジスタ、３６ａ、３６ｂ…第１、第２ｎ型不純物拡散領域、３７…絶縁膜、３８…第１層間絶縁膜、３８ａ…ホール、３９…導電性プラグ、４０…チタン膜、４１…窒化チタン膜、４２…第１導電膜、４２ａ…ルテニウム膜、４２ｂ…酸化ルテニウム膜、４２ｃ…下部電極、４３…第１レジストパターン、４４…誘電体膜、４５…第２導電膜、４６…第２レジストパターン、４７…第２層間絶縁膜、４８…金属配線、６０…可変容量キャパシタ、６１…ブロックキャパシタ、６２…抵抗。

Claims (9)

  1. 基材と、
    前記基材の上に形成された絶縁膜と、
    前記絶縁膜の上に下部電極、ペロブスカイト型誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタとを有し、
    前記キャパシタ誘電体膜が、化学量論的に(Ba1-y,Sry)1-xYx+zTi1-zO3+δ（０＜(x+z)/２≦０．０１５、−０．５＜δ＜０．５）で表される材料により構成されることを特徴とする容量素子。
  2. 前記キャパシタ誘電体膜の組成が、m=1−x、p=x＋z、Q=1−zとしたときに、０．８５＜m/(p+Q)なる条件を満たすことを特徴とする請求項１に記載の容量素子。
  3. 前記キャパシタ誘電体膜の組成が、m=1−x、Q=1−zとしたときに、０．９＜Q/m＜１なる条件を満たすことを特徴とする請求項１に記載の容量素子。
  4. 前記キャパシタ誘電体膜に、更に二価又は三価の陽イオンがドープされたことを特徴とする請求項１に記載の容量素子。
  5. 前記キャパシタ誘電体膜が非エピタキシャルに形成されたことを特徴とする請求項１に記載の容量素子。
  6. 前記キャパシタがデカップリングキャパシタであることを特徴とする請求項１に記載の容量素子。
  7. 前記キャパシタが、フィルタ回路の可変容量キャパシタであることを特徴とする請求項１に記載の容量素子。
  8. 前記キャパシタが、DRAM(Dynamic Random Access Memory)のセルキャパシタであることを特徴とする請求項１に記載の容量素子。
  9. 基材の上に絶縁膜を形成する工程と、
    前記絶縁膜の上に第１導電膜を形成する工程と、
    前記第１導電膜の上に、化学量論的に(Ba1-y,Sry)1-xYx+zTi1-zO3+δ（０＜(x+z)/２≦０．０１５、−０．５＜δ＜０．５）で表されるペロブスカイト型誘電体材料よりなる誘電体膜を形成する工程と、
    前記誘電体膜の上に第２導電膜を形成する工程と、
    前記第１導電膜、前記誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極で構成されるキャパシタを形成する工程と、
    を有することを特徴とする容量素子の製造方法。
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