JP5178648B2 - パッケージの製造方法、及び半導体装置 - Google Patents

パッケージの製造方法、及び半導体装置 Download PDF

Info

Publication number
JP5178648B2
JP5178648B2 JP2009156325A JP2009156325A JP5178648B2 JP 5178648 B2 JP5178648 B2 JP 5178648B2 JP 2009156325 A JP2009156325 A JP 2009156325A JP 2009156325 A JP2009156325 A JP 2009156325A JP 5178648 B2 JP5178648 B2 JP 5178648B2
Authority
JP
Japan
Prior art keywords
resin
region
lead
lead portions
portions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009156325A
Other languages
English (en)
Other versions
JP2011014661A5 (ja
JP2011014661A (ja
Inventor
光司 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2009156325A priority Critical patent/JP5178648B2/ja
Priority to US12/793,751 priority patent/US8450153B2/en
Priority to CN2010102151737A priority patent/CN101937850B/zh
Publication of JP2011014661A publication Critical patent/JP2011014661A/ja
Publication of JP2011014661A5 publication Critical patent/JP2011014661A5/ja
Priority to US13/799,803 priority patent/US8847379B2/en
Application granted granted Critical
Publication of JP5178648B2 publication Critical patent/JP5178648B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14618Containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14683Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、パッケージの製造方法、及び半導体装置に関する。
近年、CCDイメージセンサやCMOSイメージセンサなどの撮像センサでは、出力電気信号のデジタル化により出力電気信号数が増加し、それに伴い、そのパッケージの出力端子数も増加させることが要求されている。さらに、撮像センサ及びそのパッケージが実装されるべき製品の小型化が進んでおり、パッケージの単位実装面積当たりの出力端子数である実装密度を増加させることが要求されている。ここで、パッケージの出力端子間のピッチを狭くすることには限界があり、ピッチを狭くせずに実装密度を増加させることが必要になっている。そのような要求を満たすものとして、パッケージの底面にランド電極が平面的に配列されたランドグリッドアレイ(LGA)型のパッケージが提案されている。
特許文献1には、底面に複数のランド電極を設けた配線基板における底面と反対側の面上に半導体素子を保持し、半導体素子とこれらの電極とが電気的に接続されたランドグリッドアレイ(LGA)型の半導体装置の製造方法が記載されている。具体的には、特許文献1の図3(a)に示すように、板状の金属部材に対してスタンピング又はエッチングを行うことにより、ダイパッド部13と内側インナーリード部14Aと外側インナーリード部14Bとを備えたリードフレーム10を一体成形する。また、リードフレーム10の底面側に凹部14bとランドになるべき凸部14aとを形成する。そして、特許文献1の図3(b)に示すように、ダイパッド部13と内側インナーリード部14Aと外側インナーリード部14Bとの底面側に粘着性テープ材20を貼付する。次に、特許文献1の図3(c)に示すように、切断用ポンチ12を用いて、ダイパッド部13と内側インナーリード部14Aとの間の領域、又は、内側インナーリード部14Aと外側インナーリード部14Bとの間の領域を打ち抜いて除去する。これにより、特許文献1の図3(d)に示すように、ダイパッド部13と内側インナーリード部14Aとが孤立化する。そして、ダイパッド部13に半導体素子を固着し、半導体素子の外部端子と内側インナーリード部14A及び外側インナーリード部14Bとをそれぞれ接続し、粘着性テープ材20を除去する。その後、特許文献1の図5(b)に示すように、半導体素子及びリードフレーム10を樹脂封止する。これにより、特許文献1によれば、単層の金属板から多列構成のランドを有するリードフレームを小型にかつ容易に得ることができるとされている。
特許文献2には、底面部分に半導体素子と電気的にそれぞれ接続された複数のランド電極が配列された樹脂封止型半導体装置の製造方法が記載されている。具体的には、特許文献2の図4に示すように、パンチ部材17により金属板13に半切断状態が形成されるように打ち抜き加工をすることにより、特許文献2の図2に示すようなランド構成体12を含むターミナルランドフレームを形成する。そして、特許文献2の図9(b)に示すように、ターミナルランドフレームのランド構成体28が突出した面側に半導体素子30を接合する。次に、特許文献2の図9(c)に示すように、半導体素子30からランド構成体28c等へワイヤーボンドする。そして、特許文献2の図9(d)に示すように、ターミナルランドフレーム及び半導体素子30を封止樹脂32により封止する。次に、特許文献2の図9(e)に示すように、ランド構成体28の底面に対して、その下方から突き上げピンにより突き上げて押圧力を印加することにより、特許文献2の図9(f)に示すように、ランド構成体28とフレーム本体26とが分離する。これにより、特許文献2によれば、ランド構成体28が封止樹脂32に食い込むため剥離せずに封止樹脂32内に形成され、ランド電極を有した樹脂封止型半導体装置を実現することができるとされている。
特開2002-246532号公報 特開2001-24083号公報
特許文献2に記載された製造方法では、ランド電極面となるべき面(ランド構成体28の底面)に直接的に押圧力を印加することにより、ランド構成体28とフレーム本体26とを分離させている。
また、特許文献1に記載された製造方法では、半導体素子及びリードフレーム10を樹脂封止する際に、孤立化されている内側インナーリード部14Aを互いにどのように保持するのかについて記載がない。半導体素子及びリードフレーム10を樹脂封止する際に、孤立化されている内側インナーリード部14Aは、保持されていないと、位置が互いにずれる可能性がある。内側インナーリード部14Aの位置がずれると、内側インナーリード部14Aがダイパッド部13や外側インナーリード部14Bと短絡することがあるので、パッケージの製造工程における良品率すなわち歩留まりが低下する可能性がある。
本発明の目的は、パッケージの製造工程における歩留まりを向上することにある。
本発明の1つの側面に係るパッケージの製造方法は、枠部と、前記枠部から内側へ延び、前記枠部の側に配された第1領域、前記第1領域の内側に配された第2領域、並びに、前記第1領域と前記第2領域との間の前記第1領域および前記第2領域よりも高い位置に設けられた第3領域を有する複数のリード部とを含金属パターンを形成する工程と、前記金属パターンを形成する工程の後に、前記複数のリード部を内側から保持する第1の樹脂部と、前記複数のリード部を前記第3領域の下側から保持するように、前記複数のリード部の前記第3領域における除去すべき部分の下面を露出させる溝を有し前記複数のリード部の前記第3領域における前記除去すべき部分に対する周辺部分の下面を覆う第2の樹脂部とを含む樹脂パターンを形成する工程と、前記樹脂パターンを形成する工程の後に、前記樹脂パターンにより前記複数のリード部における前記周辺部分が保持された状態を維持しながら、前記複数のリード部の前記第3領域における前記除去すべき部分を除去することにより、前記複数のリード部を複数の第1のリード部と複数の第2のリード部とへ切断する工程と、前記切断する工程の後に、前記切断する工程により前記除去すべき部分が除去された領域と、前記第2の樹脂部における前記溝とに樹脂を埋め込む工程と、前記樹脂パターンを形成する工程の後に、前記枠部を除去する工程と、を含むことを特徴とする。
本発明によれば、パッケージの製造工程における歩留まりを向上することができる。
第1実施形態に係るパッケージの製造方法を示す図。 第1実施形態に係るパッケージの実装方法を示す図。 第2実施形態に係るパッケージの製造方法を示す図。
本発明の第1実施形態に係るパッケージPKの製造方法を、図1を用いて工程順に説明する。図1は、本発明の第1実施形態に係るパッケージの製造方法を示す断面図及び平面図である。図1(A)〜(F)の断面図は、それぞれ、図1(G)〜(L)の平面図における一点鎖線で示す箇所を切った断面の図である。第1実施形態に係るパッケージは、半導体チップが搭載されるべきパッケージである。搭載されるべき半導体チップは、例えば、CCDイメージセンサやCMOSイメージセンサなどの撮像センサを含む。
図1(A)、(G)の工程では、金属板1を準備する。金属板1は、上面1aと下面1bとを有する。金属板1は、後の工程での金属板1への加工の説明にあるように中央部CP及び枠部FPとなる領域を含む。枠部FPは、図1(G)に斜線で示すように、金属板1における中央部CPより外側に位置している。金属板1は、リードフレームに用いられるのに適した材料、例えば、銅、鉄、ニッケルなどを主成分とする金属又は金属間化合物で形成されている。
図1(B)、(H)の工程(第1の工程)では、金属板1に打ち抜き加工を施すことにより、金属パターンMPを形成する。金属パターンMPは、開口1c、枠部FP、及び複数のリード部LPを含む。開口1cは、中央に配されている。枠部FPは、開口1cより外側に配されている。複数のリード部LPは、枠部FPにより保持されている。複数のリード部LPは、枠部FPと開口1cとの間に互いに隙間1dを隔てて配されている。複数の隙間1dは、開口1cから枠部FPへ向かって延びている。例えば、開口1cの輪郭及び枠部FPがそれぞれ略矩形状である場合、複数の隙間1dは、その矩形状の各辺に垂直な方向に沿って、開口1cから枠部FPへ向かって延びている。
ここで、仮に、開口1c及び複数のリード部LPの外側に枠部FPを残さないように金属板1に切断加工を施すものとする。この場合、複数のリード部LPが保持されない状態で金属板1が切断されるので、切断後の複数のリード部LPは互いに位置ずれを起こす可能性がある。
それに対して、本実施形態では、開口1c及び複数のリード部LPの外側に枠部FPを残すように金属板1に切断加工を施す。これにより、複数のリード部LPが保持された状態で金属板1が切断され、切断後も複数のリード部LPが枠部FPにより保持されているので、切断後の複数のリード部LPは互いに位置ずれを起こしにくい。
そして、複数のリード部LPのそれぞれが、第1の領域3、第2の領域4、第3の領域2、及び傾斜部23,24を有するように、複数のリード部LPに曲げ加工を施す。第1の領域3は、リード部LPにおける枠部FPの側に配された部分である。第2の領域4は、リード部LPにおける開口1cの側すなわち第1の領域3の内側に配された部分である。第3の領域2は、第1の領域3及び第2の領域4より上側に高く、第1の領域3及び第2の領域4の間に配されている。第3の領域2は、傾斜部23,24を介してそれぞれ第1の領域3及び第2の領域4に接続されている。第3の領域2は、後述の図1(D)、(J)の工程で切断する除去すべき部分2aと、その除去すべき部分2aに対する周辺部分2bとを含む。傾斜部23は、第3の領域2と第1の領域3とを接続するように傾斜している。傾斜部24は、第3の領域2と第2の領域4とを接続するように傾斜している。これらの曲げ・切断加工は、例えば金型成型法を用いて行う。
図1(C)、(I)の工程(第2の工程)では、樹脂パターンRPを成型する。具体的には、第1の樹脂部6、第2の樹脂部7i、及び樹脂体5を含む樹脂パターンRPを樹脂で成型する。樹脂は、例えば、熱硬化性プラスチックである。
第1の樹脂部6は、複数のリード部LPを内側から保持するように開口1cに埋められている。すなわち、第1の樹脂部6は、各リード部LPにおける第2の領域4と第3の領域2との間の傾斜した部分を内側から覆うとともに開口1cを埋めるように形成される。また、第1の樹脂部6は、上面6aに撮像センサ等の半導体チップを搭載するための凹部6cを有するとともに、下面6bがリード部LPにおける第1の領域3及び第2の領域4のそれぞれの下面に沿うように形成される。
第2の樹脂部7iは、複数のリード部LPを下側から保持するように、リード部LPにおける除去すべき部分の下面を露出しながらリード部LPにおける除去すべき部分に対する周辺部分の下面を覆う。すなわち、第2の樹脂部7iは、複数の溝7aと本体部7bとを含む。各溝7aは、1列に並んで隣接する複数のリード部LPに交差するように延びている。各溝7aは、その複数のリード部LPのそれぞれの第3の領域2における後述の図1(D)、(J)の工程で切断する除去すべき部分2aの下面を露出する。本体部7bは、その複数のリード部LPのそれぞれの第3の領域2における除去すべき部分2aに対する周辺部分2bの下面を覆う。そのため、本体部7bは、下側から見た場合に溝7aの両サイドに沿って延びている。また、本体部7bは、第1の樹脂部6に少なくともその角部でつながるように延びている。すなわち、第2の樹脂部7iと第1の樹脂部6とは、一体に成形されている。これにより、第2の樹脂部7iと第1の樹脂部6とは、協働して複数のリード部LPを保持することができる。
樹脂体5は、第3の領域2における枠部FP側の縁部と第1の領域3における開口1c側の縁部とを上側から覆うように形成される。また、樹脂体5は、樹脂体5における上面が第3の領域2における上面より高くなるように形成される。
ここで、仮に、金属パターンMPにおける複数のリード部LPの外側に枠部FPが設けられていないとする。この場合、複数のリード部LPが保持されない状態で樹脂パターンRPを成型するので、樹脂パターンRPを成型する際に複数のリード部LPは互いに位置ずれを起こす可能性がある。複数のリード部LPの位置が互いにずれると、複数のリード部LPにおける少なくとも一部のリード部が短絡することがあるので、そのパッケージが不良品となる可能性がある。
それに対して、本実施形態では、金属パターンMPにおける複数のリード部LPの外側に枠部FPが設けられている。これにより、複数のリード部LPが枠部FPにより保持された状態で樹脂パターンRPを成型するので、樹脂パターンRPを成型する際に複数のリード部LPは互いに位置ずれを起こしにくい。これにより、そのパッケージの良品率すなわち歩留まりを向上できる。
図1(D)、(J)の工程(第3の工程)では、樹脂パターンRPにより各リード部LPにおける周辺部分2bが保持された状態を維持しながら、各リード部LPにおける除去すべき部分2aを除去する。これにより、複数のリード部LPを複数の第1のリード部8と複数の第2のリード部9とへ切断する。具体的には、第3の領域2における除去すべき部分2aに上側から打ち抜き加工を施して、各リード部LPにおける除去すべき部分2aを除去する。これにより、除去された領域CRと溝7aとを含む貫通孔が形成されるとともに、各リード部LPは第1のリード部8と第2のリード部9とへ切断される。第1のリード部8は、第1の被ボンディング部8aと第1のランド部8bとを有する。第1の被ボンディング部8aは、ボンディングワイヤが接合されるべき部分である。第1のランド部8bは、パッケージにおけるランド電極となるべき部分である。第2のリード部9は、第2の被ボンディング部9aと第2のランド部9bとを有する。第2の被ボンディング部9aは、ボンディングワイヤが接合されるべき部分である。第2のランド部9bは、パッケージにおけるランド電極となるべき部分である。
ここで、仮に、複数のリード部LPが樹脂パターンRPにより保持されていない状態で各リード部LPの切断加工を行うとする。この場合、複数の第1のリード部8と複数の第2のリード部9とは、切断の過程において、及び、切断後において、互いに位置ずれを起こす可能性がある。
それに対して、本実施形態では、複数のリード部LPが樹脂パターンRPにより保持された状態を維持しながら、複数のリード部LPから複数の第1のリード部8と複数の第2のリード部9とへの切断加工を行う。すなわち、複数のリード部LPが保持されながら切断が開始し、複数の第1のリード部8と複数の第2のリード部9とが保持されながら切断が完了する。この結果、複数の第1のリード部8と複数の第2のリード部9とは、切断の過程において、及び、切断後において、互いに位置ずれを起こしにくい。
また、仮に、リード部LPの第3の領域2の下面における除去すべき部分2aが溝7aにより露出されていないとする。この場合、リード部LPの第3の領域2を第2の樹脂部7iとともに切断する必要がある。このとき、パッケージに使用する樹脂が硬いことが多いため、リード部と一緒に樹脂が切断された際に、樹脂パターンRPに欠け、割れなどの破損が生じる可能性がある。すなわち、リード部LPを設計されたパターンに沿ってきれいに切断できず、そのパッケージが不良品となる可能性がある。
それに対して、本実施形態では、第3の領域2の下面における除去すべき部分2aが溝7aにより露出されている。これにより、第3の領域2の下面における除去すべき部分2aに上側から打ち抜き加工を施す際に樹脂を一緒に切断する可能性が低減されている。そのため、打ち抜き加工の際に、樹脂パターンRPを破損させることなく、リード部LPを設計されたパターンに沿ってきれいに切断できる。これにより、そのパッケージの良品率すなわち歩留まりを向上できる。
また、仮に、各リード部LPが、高さの異なる部分を有しておらず、第1の樹脂部6における下面6bに沿って平坦に延びているとする。この場合、第1の樹脂部6における下面6bを作業台に載置して、第3の領域2における除去すべき部分2aに上側から打ち抜き加工を施すと、作業台の載置面の抗力に対抗するため各リード部LPの切断に大きな力が必要になる。すなわち、各リード部LPの切断を容易に行えない。
それに対して、本実施形態では、各リード部LPが、第1の領域3及び第2の領域4より上側に高い第3の領域2を有している。このため、第1の樹脂部6における下面6bを作業台に載置して、第3の領域2に上側から打ち抜き加工を施すことにより、作業台の載置面の抗力に影響されることなく各リード部LPを切断できる。すなわち、各リード部LPの切断を容易に行うことができる。
なお、図1(D)、(J)の工程では、複数のリード部LPから複数の第1のリード部8と複数の第2のリード部9とへの切断を、打ち抜き加工に代えて、ブレード又はレーザーなどによって行うことができる。
図1(E)、(K)の工程では、除去された領域CRと溝7aとを含む貫通孔に樹脂を埋め込むことにより、埋設部7cを形成する。これにより、埋設部7c及び本体部7bを含む第2の樹脂部7の形成が完了する。すなわち、埋設部7cは、複数の第1の被ボンディング部8aと複数の第2の被ボンディング部9aとの間を絶縁するように形成される。本体部7bは、複数の第1の被ボンディング部8aと複数の第2の被ボンディング部9aとを下側から覆っている状態に維持されている。
図1(F)、(L)の工程(第5の工程)では、複数の第2のリード部9及び枠部FPの間の領域IP(図1(E)参照)を除去するように切断することにより、枠部FPを除去する。これにより、パッケージPKの形成が完了する。このとき、複数の第1のリード部8及び複数の第2のリード部9が互いに樹脂パターンRPにより保持されている。すなわち、複数の第1のリード部8は、第1の樹脂部6及び第2の樹脂部7により保持されている。複数の第2のリード部9は、第2の樹脂部7及び樹脂体5により保持されている。複数の第1のリード部8と複数の第2のリード部9との間は、第2の樹脂部7により保持されている。また、第1の樹脂部6と第2の樹脂部7とは、一体に成形されており、協働して複数の第1のリード部8及び複数の第2のリード部9を保持している。これにより、枠部FPを除去する際における複数のリード部LPの位置ずれは抑制されている。
次に、パッケージPKの実装方法を、図2を用いて説明する。図2(A),(B)は、各工程を示す断面図であり、図2(C)は、図2(A)の工程を示す平面図である。
図2(A)の工程(第6の工程)では、樹脂パターンRPにおける第1の樹脂部6の上面に半導体チップ31を搭載する。すなわち、樹脂パターンRPにおける凹部6cに塗布した接着剤を介して半導体チップ31を固定する。半導体チップ31は、例えば、CCDイメージセンサやCMOSイメージセンサなどの撮像センサを含む。半導体チップ31は、複数のパッドPD1〜PDnを有している。次に、複数のパッドPD1〜PDnと複数の第1のリード部8及び複数の第2のリード部9とを、ボンディングワイヤを介して接続する。例えば、図2(C)に示すように、複数のボンディングワイヤW1,W2を、それぞれ、パッドPD1,PD2に接合するとともに、第1の被ボンディング部8a、第2の被ボンディング部9aに接合する。すなわち、複数の第1の被ボンディング部8aと複数の第2の被ボンディング部9aとのそれぞれが、複数のパッドPD1〜PDnにおける互いに異なるパッドに接続されるように、ボンディングワイヤを介した接続を行う。また、パッドとリード部との接続は、信頼度を向上させるためにダブルボンディングによって接続しても良い。そして、透明カバー33を樹脂体5の上に固定する。すなわち、透明カバー33は、半導体チップ31の全面を覆うとともに内部が封止されるように樹脂体5の上面の全周で固定されている。樹脂体5と透明カバー33との固定は、樹脂体5の上面に塗布した接着剤に透明カバー33を押し当てる、樹脂体に透明カバー33を押し当てた後に透明カバー33の周囲に接着剤を塗布する等の方法が用いられる。これにより、半導体チップ31、パッケージPK、及び透明カバー33を含む半導体装置SDが形成される。
図2(B)の工程では、半導体装置SDを回路基板41上に実装する。すなわち、回路基板41における半導体装置SDの複数の第1のランド部8b及び複数の第2のランド部9bが配されるべき位置に電極を予め形成しておく。その電極の上に、加熱して液体状にしたはんだ42,43を塗布し、その上に複数の第1のランド部8b及び複数の第2のランド部9bを配する。これにより、はんだ42,43を介して回路基板41における電極と複数の第1のランド部8b及び複数の第2のランド部9bとを接続する。ここで、回路基板41は、半導体チップ31に含まれた撮像センサと不図示の画像処理回路などとの信号の転送手段となるフレキシブル回路基板や、撮像センサからの信号を演算処理する画像処理回路などを含む。
次に、本発明の第1実施形態に係る半導体装置SDの構成を、図2(A)を用いて説明する。半導体装置SDは、半導体チップ31、パッケージPK、及び透明カバー33を備えている。パッケージPKは、上面に半導体チップ31が搭載されている。半導体チップ31は、撮像センサを含む。また、パッケージPKは、その上側に透明カバー33が配されている。透明カバー33は、半導体チップ31における撮像センサへ向かう光を透過させながら、半導体チップ31を保護している。
パッケージPKは、第1の樹脂部6、複数の第1のリード部8、複数の第2のリード部9、第2の樹脂部7、及び樹脂体5を含む。
第1の樹脂部6は、上面6aと下面6bとを有する。第1の樹脂部6の上面6aには、半導体チップ31が搭載されている。第1の樹脂部6は、複数の第1のリード部8を保持している。
複数の第1のリード部8は、第1の樹脂部6の外側に隣接して配されている。各第1のリード部8は、第1のランド部8bと第1の被ボンディング部8aと傾斜部8cとを有する。第1のランド部8bは、第1の樹脂部6の側に配され、第1の樹脂部6の下面6bに沿って延びている。これにより、第1のランド部8bは、パッケージPKの底面に沿って配されたランド電極として用いることができる。第1の被ボンディング部8aは、第1のランド部8bの外側に配され、第1の樹脂部6の上面6aに沿って延びている。これにより、第1の被ボンディング部8aは、第1の樹脂部6の下面6bを基準とした場合に、半導体チップ31におけるボンディングワイヤを介して接続されるべきパッドと略等しい高さにできる。すなわち、複数の第1のリード部8は、ボンディングワイヤを介した第1の被ボンディング部8aとパッドとの接続を容易に行うことに適した構造を有している。
複数の第2のリード部9は、複数の第1のリード部8の外側に配されている。各第2のリード部9は、第2の被ボンディング部9aと第2のランド部9bと傾斜部9cとを有する。第2の被ボンディング部9aは、第1の樹脂部6の側に配され、第1の樹脂部6の上面6aに沿って延びている。これにより、第1の被ボンディング部8aは、第1の樹脂部6の下面6bを基準とした場合に、半導体チップ31におけるボンディングワイヤを介して接続されるべきパッドと略等しい高さにできる。すなわち、複数の第1のリード部8は、ボンディングワイヤを介した第1の被ボンディング部8aとパッドとの接続を容易に行うことに適した構造を有している。第2のランド部9bは、第2の被ボンディング部9aの外側に配され、第1の樹脂部6の下面6bに沿って延びている。これにより、第2のランド部9bは、パッケージPKの底面(下面)に沿って配されたランド電極として用いることができる。
第2の樹脂部7は、貫通孔を埋める埋設部7cと本体部7bとを含む。埋設部7cは、複数の第1の被ボンディング部8aと複数の第2の被ボンディング部9aとの間を絶縁している。本体部7bは、複数の第1の被ボンディング部8aと複数の第2の被ボンディング部9aとを下側から覆っている。
樹脂体5は、第3の領域2における枠部FP側の縁部と第1の領域3における開口1c側の縁部とを上側から覆うとともに第3の領域2及び第1の領域3から上側に遠ざかる方向へ延びている。樹脂体5は、樹脂体5における上面が第3の領域2における上面より高くなっている。
このように、本実施形態によれば、ボンディングワイヤを介した被ボンディング部とパッドとの接続を容易に行うことに適した半導体装置を提供することができる。さらに、複数の第1のランド部及び複数の第2のランド部がパッケージの底面(下面)に沿って平面的に配されている、すなわちランド電極が2列で矩形状に配されているので、容易に実装密度を向上できる。
本発明の第2実施形態に係るパッケージPKjの製造方法を、図3を用いて説明する。図3は、本発明の第2実施形態に係るパッケージの製造方法を示す断面図及び平面図である。図3(A)〜(F)の断面図は、それぞれ、図3(G)〜(L)の平面図における一点鎖線で示す箇所を切った断面の図である。以下では、第1実施形態と異なる部分を中心に説明する。
図3(B)、(H)の工程では、図1(B)、(H)の工程と同様の打ち抜き加工を金属板1に施す。その後、複数のリード部LPjのそれぞれが、第4の領域11j及び傾斜部41jをさらに有するように、複数のリード部LPjに曲げ加工を施す。第4の領域11jは、第1の領域3及び第2の領域4より上側に高く、第2の領域4及び開口1cの間すなわち第2の領域4の内側に配されている。第4の領域11jは、傾斜部41jを介して第2の領域4に接続されている。傾斜部41jは、第4の領域11jと第2の領域4とを接続するように傾斜している。
図3(C)、(I)の工程では、樹脂パターンRPjを樹脂で成型する。樹脂パターンRPjは、第3の樹脂部17iをさらに含む。第3の樹脂部17iは、複数のリード部LPjを上側から保持するように、リード部LPjにおける後述の図3(D)、(J)の工程で切断する第2の除去すべき部分4aの上面を露出しながらリード部LPjにおける第2の除去すべき部分に対する周辺部分の上面を覆う。すなわち、第3の樹脂部17iは、複数の第2の溝17aと第2の本体部17bとを含む。各第2の溝17aは、1列に並んで隣接する複数のリード部LPに交差するように溝7aと第1の樹脂部6との間を延びている。各溝17aは、その複数のリード部LPのそれぞれの第2の領域4における後述の図3(D)、(J)の工程で切断する第2の除去すべき部分4aの上面を露出する。第2の本体部17bは、その複数のリード部LPのそれぞれの第2の領域4における第2の除去すべき部分4aに対する周辺部分4bの上面を覆う。そのため、第2の本体部17bは、上側から見た場合に第2の溝17aの両サイドによって延びている。また、第2の本体部17bは、第1の樹脂部6に少なくともその角部でつながるように延びている。すなわち、第3の樹脂部17iと第2の樹脂部7iと第1の樹脂部6とは、一体に成形されている。これにより、第3の樹脂部17iと第2の樹脂部7iと第1の樹脂部6とは、協働して複数のリード部LPjを保持することができる。
図3(D)、(J)の工程では、各リード部LPjにおける第2の除去すべき部分4aに対する周辺部分4bが樹脂パターンRPjにより保持された状態を維持しながら、各リード部LPjにおける第2の除去すべき部分4aを除去する。これにより、複数のリード部LPjを複数の第1のリード部8と複数の第3のリード部10jとへ切断する。具体的には、第2の領域4における第2の除去すべき部分4aに下側から打ち抜き加工を施すことにより、各リード部LPjにおける第2の除去すべき部分4aが除去される。これにより、除去された領域CRjと第2の溝17aとを含む貫通孔が形成されるとともに、各リード部LPjは第1のリード部8と第3のリード部10jとへ分断される。第3のリード部10jは、第3の被ボンディング部10aと第3のランド部10bとを有する。第3の被ボンディング部10aは、ボンディングワイヤが接合されるべき部分である。第3のランド部10bは、パッケージにおけるランド電極となるべき部分である。
図3(E)、(K)の工程では、除去された領域CRjと第2の溝17aとを含む貫通孔に樹脂を埋め込むことにより、第2の埋設部17cを形成する。これにより、第2の埋設部17c及び第2の本体部17bを含む第3の樹脂部17jの形成が完了する。すなわち、第2の埋設部17cは、複数の第1のランド部8bと複数の第3のランド部10bとの間を絶縁するように形成される。第2の本体部17bは、複数の第1のランド部8bと複数の第3のランド部10bとを上側から覆っている状態に維持されている。
図3(F)、(L)の工程では、複数の第2のリード部9及び枠部FPの間の領域IP(図3(E)参照)を切断することにより、枠部FPを除去する。これにより、パッケージPKjの形成が完了する。このとき、複数の第1のリード部8及び複数の第3のリード部10jが互いに樹脂パターンRPjにより保持されている。すなわち、複数の第1のリード部8は、第2の樹脂部7及び第3の樹脂部17jにより保持されている。複数の第3のリード部10jは、第1の樹脂部6及び第3の樹脂部17jにより保持されている。複数の第1のリード部8と複数の第3のリード部10jとの間は、第3の樹脂部17jにより保持されている。第3の樹脂部17jと第2の樹脂部7と第1の樹脂部6とは、一体に成形されており、協働して複数の第1のリード部8と複数の第2のリード部9と複数の第3のリード部10jとを保持している。これにより、枠部FPを除去する際における複数のリード部LPjの位置ずれは抑制されている。
また、本実施形態におけるパッケージPKjでは、複数の第1のランド部、複数の第2のランド部、及び複数の第3のランド部がパッケージの底面(下面)に沿って平面的に配されている、すなわちランド電極が3列で矩形状に配されている。この結果、容易に実装密度を向上できる。

Claims (8)

  1. 枠部と、前記枠部から内側へ延び、前記枠部の側に配された第1領域、前記第1領域の内側に配された第2領域、並びに、前記第1領域と前記第2領域との間の前記第1領域および前記第2領域よりも高い位置に設けられた第3領域を有する複数のリード部とを含金属パターンを形成する工程と、
    前記金属パターンを形成する工程の後に、前記複数のリード部を内側から保持する第1の樹脂部と、前記複数のリード部を前記第3領域の下側から保持するように、前記複数のリード部の前記第3領域における除去すべき部分の下面を露出させる溝を有し前記複数のリード部の前記第3領域における前記除去すべき部分に対する周辺部分の下面を覆う第2の樹脂部とを含む樹脂パターンを形成する工程と、
    前記樹脂パターンを形成する工程の後に、前記樹脂パターンにより前記複数のリード部における前記周辺部分が保持された状態を維持しながら、前記複数のリード部の前記第3領域における前記除去すべき部分を除去することにより、前記複数のリード部を複数の第1のリード部と複数の第2のリード部とへ切断する工程と、
    前記切断する工程の後に、前記切断する工程により前記除去すべき部分が除去された領域と、前記第2の樹脂部における前記溝とに樹脂を埋め込む工程と、
    前記樹脂パターンを形成する工程の後に、前記枠部を除去する工程と、
    を含むことを特徴とするパッケージの製造方法。
  2. 前記第1の樹脂部と前記第2の樹脂部とは、一体に形成されている
    ことを特徴とする請求項1に記載のパッケージの製造方法。
  3. 記枠部を除去する工程の後に、前記樹脂パターンにおける前記第1の樹脂部の上面に半導体チップを搭載する工程さらに含む
    ことを特徴とする請求項1又は2に記載のパッケージの製造方法。
  4. 前記複数のリード部は、前記第2領域の内側の、前記第1領域および前記第2領域よりも高い位置に設けられた第4領域をさらに有しており、
    前記樹脂パターンは、前記複数のリード部を上側から保持するように、前記複数のリード部の前記第2領域における第2の除去すべき部分の上面を露出させる第2の溝を有し前記複数のリード部の前記第2領域における前記第2の除去すべき部分に対する周辺部分の上面を覆う第3の樹脂部をさらに含み、
    前記切断する工程では、さらに、前記樹脂パターンにより前記複数のリード部における前記周辺部分が保持された状態を維持しながら前記複数のリード部の前記第2領域における前記第2の除去すべき部分を除去することにより、前記複数のリード部を前記複数の第1のリード部と複数の第3のリード部とへ切断し、
    前記樹脂を埋め込む工程では、さらに、前記切断する工程により前記第2の除去すべき部分が除去された領域と、前記第2の樹脂部における前記第2の溝とに樹脂を埋め込む
    ことを特徴とする請求項1乃至3のいずれか1項に記載のパッケージの製造方法。
  5. 半導体チップと、パッケージと、を備え、
    前記パッケージは、
    上面に前記半導体チップが搭載された第1の樹脂部と、
    前記第1の樹脂部の外側に隣接して配され、第1のランド部と前記第1のランド部より外側の前記第1のランド部より高い位置に配された第1の被ボンディング部とをそれぞれ有する複数の第1のリード部と、
    前記複数の第1のリード部の外側に配され、第2の被ボンディング部と前記第2の被ボンディング部より外側の前記第2の被ボンディング部より低い位置に配された第2のランド部とをそれぞれ有する複数の第2のリード部と、
    前記第1のランド部と前記第2のランド部との間に配され、複数の前記第1の被ボンディング部と複数の前記第2の被ボンディング部との間が露出するように溝を有しつつ、複数の前記第1の被ボンディング部と複数の前記第2の被ボンディング部とを下側から覆っている第2の樹脂部と、
    複数の前記第1の被ボンディング部と複数の前記第2の被ボンディング部との間に、複数の前記第1の被ボンディング部と複数の前記第2の被ボンディング部とを絶縁しつつ前記第2の樹脂部の前記溝を埋めるように配された第の樹脂部と、を含む
    ことを特徴とする半導体装置。
  6. 前記第1の樹脂部と前記第2の樹脂部とは、一体に成形されている
    ことを特徴とする請求項に記載の半導体装置。
  7. 前記半導体チップとの間に空間を有する透明カバーをさらに含む
    ことを特徴とする請求項5又は6に記載の半導体装置。
  8. 前記半導体チップは、撮像センサを含む
    ことを特徴とする請求項5乃至7のいずれか1項に記載の半導体装置。
JP2009156325A 2009-06-30 2009-06-30 パッケージの製造方法、及び半導体装置 Expired - Fee Related JP5178648B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009156325A JP5178648B2 (ja) 2009-06-30 2009-06-30 パッケージの製造方法、及び半導体装置
US12/793,751 US8450153B2 (en) 2009-06-30 2010-06-04 Package manufacturing method and semiconductor device
CN2010102151737A CN101937850B (zh) 2009-06-30 2010-06-25 封装制造方法和半导体装置
US13/799,803 US8847379B2 (en) 2009-06-30 2013-03-13 Package manufacturing method and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009156325A JP5178648B2 (ja) 2009-06-30 2009-06-30 パッケージの製造方法、及び半導体装置

Publications (3)

Publication Number Publication Date
JP2011014661A JP2011014661A (ja) 2011-01-20
JP2011014661A5 JP2011014661A5 (ja) 2012-08-09
JP5178648B2 true JP5178648B2 (ja) 2013-04-10

Family

ID=43379782

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009156325A Expired - Fee Related JP5178648B2 (ja) 2009-06-30 2009-06-30 パッケージの製造方法、及び半導体装置

Country Status (3)

Country Link
US (2) US8450153B2 (ja)
JP (1) JP5178648B2 (ja)
CN (1) CN101937850B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106686888A (zh) * 2015-11-11 2017-05-17 旭景科技股份有限公司 形成增强型生物传感模块的印刷电路板元件及其制造方法
US9978675B2 (en) * 2015-11-20 2018-05-22 Canon Kabushiki Kaisha Package, electronic component, and electronic apparatus
CN106024823B (zh) * 2016-07-29 2020-04-21 格科微电子(上海)有限公司 Cmos图像传感器的封装方法
KR20200130550A (ko) * 2019-05-08 2020-11-19 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3921880B2 (ja) 1999-07-09 2007-05-30 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
US6720207B2 (en) 2001-02-14 2004-04-13 Matsushita Electric Industrial Co., Ltd. Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
JP3500361B2 (ja) 2001-02-14 2004-02-23 松下電器産業株式会社 リードフレーム及びその製造方法
JP2003234425A (ja) * 2002-02-07 2003-08-22 Mitsui Chemicals Inc 半導体素子装着用中空パッケージ
EP1357605A1 (en) * 2002-04-22 2003-10-29 Scientek Corporation Image sensor semiconductor package with castellation
EP1795496A2 (en) * 2005-12-08 2007-06-13 Yamaha Corporation Semiconductor device for detecting pressure variations
JP4779614B2 (ja) * 2005-12-08 2011-09-28 ヤマハ株式会社 半導体装置
JP2008098478A (ja) * 2006-10-13 2008-04-24 Renesas Technology Corp 半導体装置及びその製造方法
EP2084744A2 (en) * 2006-10-27 2009-08-05 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
KR101187903B1 (ko) * 2007-07-09 2012-10-05 삼성테크윈 주식회사 리드 프레임 및 이를 구비한 반도체 패키지

Also Published As

Publication number Publication date
CN101937850A (zh) 2011-01-05
US20100327428A1 (en) 2010-12-30
CN101937850B (zh) 2012-08-22
US8847379B2 (en) 2014-09-30
US8450153B2 (en) 2013-05-28
US20130200505A1 (en) 2013-08-08
JP2011014661A (ja) 2011-01-20

Similar Documents

Publication Publication Date Title
JP6244147B2 (ja) 半導体装置の製造方法
JP5802695B2 (ja) 半導体装置、半導体装置の製造方法
US8133759B2 (en) Leadframe
JP2005191240A (ja) 半導体装置及びその製造方法
US8592962B2 (en) Semiconductor device packages with protective layer and related methods
JP4494175B2 (ja) 半導体装置
JP5178648B2 (ja) パッケージの製造方法、及び半導体装置
CN1937269A (zh) 表面安装型led基板
JP5169964B2 (ja) モールドパッケージの実装構造および実装方法
JP5498604B1 (ja) 固体撮像素子用中空パッケージ
US7443043B2 (en) Circuit device and method of manufacture thereof
US9721876B2 (en) Semiconductor device and method of making the same
JP2009164240A (ja) 半導体装置
JP4784945B2 (ja) 半導体装置の製造方法
JP2006237503A (ja) 半導体装置およびその製造方法
JP2010087442A (ja) 半導体装置及びその製造方法
JP4887346B2 (ja) 半導体装置
JP5264797B2 (ja) 半導体装置
JP5025443B2 (ja) 半導体装置の製造方法および半導体装置
JP4364181B2 (ja) 半導体装置の製造方法
JP4050200B2 (ja) 半導体装置の製造方法および半導体装置
JP2008108967A (ja) リードフレームおよびそれを用いた半導体パッケージの製造方法
JP4305326B2 (ja) 半導体パッケージの製造方法
JP5086315B2 (ja) 半導体装置の製造方法
JPH11345895A (ja) 半導体装置、リードフレーム、及びそれらの製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120622

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120622

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121001

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121210

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130108

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160118

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees