JP5151584B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP5151584B2
JP5151584B2 JP2008068470A JP2008068470A JP5151584B2 JP 5151584 B2 JP5151584 B2 JP 5151584B2 JP 2008068470 A JP2008068470 A JP 2008068470A JP 2008068470 A JP2008068470 A JP 2008068470A JP 5151584 B2 JP5151584 B2 JP 5151584B2
Authority
JP
Japan
Prior art keywords
electrode
semiconductor device
bonding agent
semiconductor element
outer peripheral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008068470A
Other languages
English (en)
Other versions
JP2009224615A (ja
Inventor
元亨 西沢
フローレンズ クーレイ ナワラゲ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2008068470A priority Critical patent/JP5151584B2/ja
Publication of JP2009224615A publication Critical patent/JP2009224615A/ja
Application granted granted Critical
Publication of JP5151584B2 publication Critical patent/JP5151584B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125Reinforcing structures
    • H01L2224/10126Bump collar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10145Flow barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/11001Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11003Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring the bump preform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11332Manufacturing methods by local deposition of the material of the bump connector in solid form using a powder
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134Stud bumping, i.e. using a wire-bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146Plating
    • H01L2224/11462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/1356Disposition
    • H01L2224/13563Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13565Only outside the bonding interface of the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/1369Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81191Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/8184Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、より具体的には、半導体素子が配線基板にフリップチップ実装されてなる半導体装置及び当該半導体装置の製造方法に関する。
近年のコンピュータシステム等における配線基板は、高速化且つ大集積化への対応が要求されるため、その高密度化及び微細配線化が求められている。そのため、従来の半導体パッケージを配線基板に実装するのではなく、各半導体素子を配線基板に直接実装する所謂ベアチップ実装が行われている。そして、半導体素子と配線基板との接続手法として、半導体素子の端子と回路基板の電極とのフリップチップ接合が提案されている。
具体的には、ガラスエポキシ樹脂等の絶縁性樹脂を基材とし、一方の主面に銅(Cu)等からなる導電層が選択的に配設された配線基板を用い、前記導電層に、半導体集積回路素子(以下、半導体素子と称する)の主面に配設されたバンプとも称される凸状(突起状)電極が接続され、一方、前記配線基板の他方の主面に選択的に形成された電極の表面には球状電極端子等の外部接続端子が配設されてなる半導体装置が提案されている。
即ち、当該半導体装置において、前記半導体素子は、所謂フリップチップ(フェイスダウン)状態をもって、配線基板に搭載されている。このようなフリップチップ接合は、半導体素子と配線基板との接合箇所が、配線基板上に位置する半導体素子の占有面積内に位置しているため、フェイスアップ実装、即ち、半導体素子の回路形成面が上を向いた状態での実装に比し、配線基板上に半導体素子を高密度に実装することができる。
図1に、半導体素子が配線基板にフリップチップ実装されてなる半導体装置の一例を示す。図1では、半導体素子と配線基板との接合箇所を拡大して示している。
図1に示す半導体装置10においては、配線基板1の主面に配設された基板電極2に、例えば金(Au)からなる凸状(突起状)電極(スタッドバンプ)3を介して半導体素子4がフリップチップ実装されている。
基板電極2は、例えば、銅/ニッケル/金(Cu/Ni/Au)の3層構造を有する。凸状電極3は、半導体素子4の主面にあって、外部接続用端子パッド5上に圧接固着・接続されており、台座部3a及び当該台座部3a上に突出する突出部3bからなる。
凸状電極3の突出部3bの外周面には、焼結した金属ナノ粒子を有する接合部6が設けられている。例えば銀(Ag)ナノ粒子又は錫(Sn)ナノ粒子からなる金属粒子をエポキシ樹脂中に分散させてなり、親水性を有する接合剤が凸状電極3の突出部3bに転写され、半導体素子4と配線基板1とを、当該接合剤と基板電極2とが対向するように位置決めして、加熱しながら所定の荷重で接合させることにより、金属粒子はセラミックのように焼結し、粒子同士が結合して低温焼結による金属間結合が得られる。このようにして、接合部6は形成される(例えば、特許文献1参照)。
即ち、ナノ粒径の金属粒子の焼結により、凸状電極3と配線基板1の基板電極2との間に金属結合を介在させて両者の電気的接続を得ている(図1において符号7で示す部分が、当該金属結合による接合部分を示している)。よって、例えば、金属フィラー、樹脂バインダ、及び有機溶媒等からなる含む導電性接着剤を用いた凸状電極3と配線基板1の基板電極2との接合よりも高い接合強度を得ることができ、低荷重下にあっても良好な接合状態を実現することができる。
なお、半導体素子4の回路形成面と配線基板1との間隙には、エポキシ系樹脂を主体とするアンダーフィル材8が充填されており、これによって、半導体素子4と配線基板1との接続が補強されている。
そのほか、半導体基板上に形成された第1導電性膜と、前記第1導電性膜の第1領域を露出する絶縁膜と、前記絶縁膜上に形成された第2導電性膜と、前記第2導電性膜の第2領域上に形成された第3導電性膜よりなるバンプ電極と、前記第2導電性膜の表面および側面であって、前記第2領域以外の第3領域上に形成された前記第2導電性膜の変質層と、を有する半導体装置が提案されている(特許文献2参照)。
特開2007−208082号公報 特開2004−214345号公報
しかしながら、図1に示す半導体装置10では、その製造過程において以下の問題が発生するおそれがある。これについて、図2を参照して説明する。
図1に示す半導体装置10を形成するにあたり、先ず、図2(a)に示すように、所謂ボールボンディング法によって、半導体素子4の主面に形成された外部接続用端子パッド5上に凸状電極3を圧接固着・接続する。
次いで、図2(b)に示すように、例えば銀(Ag)ナノ粒子又は錫(Sn)ナノ粒子からなる金属粒子をエポキシ樹脂中に分散させてなり、親水性を有する接合剤11をフリップチップボンダの転写ステージ12上に形成し、当該転写ステージ12上に半導体素子4を押し付ける。具体的には、転写ステージ12上に設けられた接合剤11内に、半導体素子4の主面に形成された外部接続用端子パッド5上に設けられた凸状電極3の突出部3bを浸漬し、当該突出部3bに接合剤11を転写する。
すると、図2(c)に示すように、突出部3bに転写された接合剤11が、それぞれの凸状電極3の台座部3aにせり上がり、隣接する凸状電極3間において、接合剤11が繋がってしまい、短絡(ショート)が発生するおそれがある。
一方、半導体素子4上に配設される凸状電極3は狭小化が進んでおり、凸状電極3の配設ピッチが、例えば50μmピッチの半導体素子が実用化されている。このような狭ピッチに配設された凸状電極に、上述の接合部材11をそれぞれ独立に転写する場合に、上記問題はより発生し易いと考えられる。
そこで、本発明は、上記の点に鑑みてなされたものであって、半導体装置の製造過程において、所定の間隔を有して配設された複数の突起電極にそれぞれ設けられた接合剤が、互いに繋がって短絡(ショート)してしまうことを防止することができる半導体装置の製造方法及び当該半導体装置を提供することを本発明の目的とする。
本発明の実施の形態の一観点によれば、表面に端子を備えた半導体素子と、前記半導体素子がフリップチップ実装され、表面に基板電極を備えた配線基板と、前記基板電極と前記端子との間に形成された突起電極と、前記突起電極の外周面のうち、前記端子側に形成された疎水性樹脂と、前記突起電極の外周面のうち、前記基板電極側に形成され、焼結した金属ナノ粒子を含むとともに親水性を有する接合部と、を有することを特徴とする半導体装置が提供される。
本発明の実施の形態の別の観点によれば、半導体素子が配線基板にフリップチップ実装されてなる半導体装置の製造方法であって、前記半導体素子の端子上に突起電極を形成する工程と、前記突起電極の外周面のうち、前記端子側に疎水性樹脂を被覆形成する工程と、前記突起電極の外周面のうち、前記基板電極側に、金属ナノ粒子を含み親水性を有する接合剤を転写する工程と、前記接合剤が転写された前記突起電極を前記配線基板の前記基板電極に当接させて、加熱により前記突起電極を前記基板電極に接合する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、半導体装置の製造過程において、所定の間隔を有して配設された複数の突起電極にそれぞれ設けられた接合剤が、互いに繋がって短絡(ショート)してしまうことを防止することができる半導体装置の製造方法及び当該半導体装置を提供することができる。
以下、本発明の実施の形態について説明する。
[第1の実施の形態]
1.第1の実施の形態に係る半導体装置
図3に、半導体素子が配線基板にフリップチップ実装されてなる本発明の第1の実施の形態に係る半導体装置を示す。図3では、半導体素子と配線基板との接合箇所を拡大して示している。
図3に示す半導体装置30においては、配線基板31の主面に配設された基板電極32に、例えば金(Au)からなる凸状(突起状)電極(スタッドバンプ)33を介して半導体素子34がフリップチップ実装されている。
配線基板31はガラスエポキシ樹脂などの絶縁性樹脂を基材とし、その表面に銅(Cu)などからなる配線層が選択的に配設された基板が複数積層されて形成された支持基板である。配線基板11は、インターポーザーと称される場合もある。
配線基板31の主面に配設された基板電極32は、例えば、電解めっき法、又は無電解めっき法等により、下層から順に、ニッケル(Ni)/金(Au)の二層めっき、又は銅(Cu)/ニッケル(Ni)/金(Au)の三層めっきにより被覆されていてもよい。
半導体素子34は、シリコン(Si)半導体基板を用い、周知の半導体製造プロセスをもって形成された半導体集積回路素子である。勿論、半導体基板として、ガリウム砒素(GaAs)等の化合物半導体を適用した半導体集積回路素子を具備する半導体装置に対しても本発明を適用することができる。
半導体素子34の一方の主面に、選択的に(例えば、当該主面の四辺近傍において当該四辺に沿って、又は対向する二辺近傍において当該二辺に沿って)、複数個の外部接続用端子パッド35が配設されている。外部接続用端子パッド35は、例えば、アルミニューム(Al)、銅(Cu)、及びこれらの合金等をもって形成されている。
凸状電極33は、所謂ボールボンディング法によって金線など軟質の金属線を用いて形成され、半導体素子34の外部接続用端子パッド35上に圧接固着・接続されている。凸状電極33は、台座部33a及び当該台座部33a上に突出する突出部33bからなる。
凸状電極33の台座部33aの外周面を囲むように、表面にOH基を備えない、疎水性を有する感光性樹脂(感光性レジスト)40が被覆形成されている。感光性樹脂40を構成する材料として、例えばポリイミドを用いることができる。
凸状電極33の突出部33bの外周面には、焼結した金属ナノ粒子を有する接合部36が設けられている。
ナノ粒子からなる金属粒子を、親水性を有する有機溶媒が含まれたエポキシ樹脂中に分散させてなる接合剤(導電性ペースト)が凸状電極33の突出部33bに転写され、当該接合剤と基板電極32とが対向するように半導体素子34と配線基板31とを位置決めして、加熱しながら所定の荷重で当接して接合させることにより、金属粒子はセラミックのように焼結し、粒子同士が結合して低温焼結による金属間結合が得られる。このようにして、接合部36は形成される。
上記接合剤(導電性ペースト)を構成する親水性の有機溶媒として、n−プロパノール、n−ブタノール、イソブタノール、n−デカノール、テルピネオール、エチレングリコール、ジエチレングリコール、プロピレングリコール、グリセリン等のアルコール系を用いることができる。但し、上記接合剤(導電性ペースト)を構成する有機溶媒は、これらに限定されるものではなく、親水性を有する限り他の物質を用いてもよい。
上記接合剤(導電性ペースト)の金属フィラー、即ち、ナノ粒子からなる金属粒子の材料としては、金(Au)、銀(Ag)、錫(Sn)、白金(Pt)、若しくは銅(Cu)及びこれらの合金、又は、Snを主成分とし、副成分として鉛(Pb)、インジウム(In)、ビスマス(Bi)、銅(Cu)、ニッケル(Ni)、若しくは銀(Ag)等を含む低融点合金を用いることができる。但し、接合剤(導電性ペースト)の金属フィラーは、これらに限定されるものではなく、導電性を有する金属材料である限り、他の材料を用いてもよい。
上述のナノ粒径を有する金属粒子の焼結により、凸状電極33と配線基板31の基板電極32とが金属結合を介在させて電気的に接続される(図3において符号37で示す部分が、当該金属結合による接合部分を示している)。
なお、半導体素子34の回路形成面と配線基板31との間隙には、エポキシ系樹脂、ポリイミド系樹脂、又はアクリル系樹脂等からなる熱硬化性接着剤等のアンダーフィル材38が充填されており、これによって、半導体素子34と配線基板31との接続が補強されている。
このように、凸状電極33の台座部33aの外周面を囲むように被覆形成された感光性樹脂40は疎水性を有し、凸状電極33の突出部33bの外周面に形成された接合部36は、親水性を有する接合剤(導電性ペースト)を加熱して成る。
従って、感光性樹脂40と接合部36の構成材料である接合剤(導電性ペースト)の濡れ性は悪く、半導体装置30の製造過程において、凸状電極33の突出部33bに転写された上記接合剤(導電性ペースト)が、凸状電極33の台座部33aにせり上がることを防止することができ、隣接する凸状電極33間において、上記接合剤(導電性ペースト)が繋がって、短絡(ショート)が発生することを防止することができる。
よって、凸状電極33を狭ピッチで配設しても、凸状電極33の台座部33aの外周面に被覆形成された感光性樹脂40により、隣接する凸状電極33間で短絡(ショート)が発生することを防止することができると共に、配線基板31の基板電極32と半導体素子34の外部接続用端子パッド35との間に金属結合を介在させて両者の電気的接続を得ているため、高密度で信頼性の高い接合形態を実現することができる。
なお、上述の例では、凸状電極33の台座部33aの外周面を囲むように被覆形成された感光性樹脂40は疎水性を有し、凸状電極33の突出部33bの外周面に形成された接合部36は、親水性を有する接合剤(導電性ペースト)を加熱して成るが、感光性樹脂40に親水性を持たせ、接合部36に疎水性を持たせてもよい。
親水性を有する感光性樹脂として、例えば、水溶性ポリマーに感光基を直接結合させた東洋合成工業株式会社のBIOSURFINE(登録商標)−AWP等を用いることができる。或いは、疎水性を有する樹脂の表面を酸素プラズマ処理により親水化させて、親水性を有する感光性樹脂を形成してもよい。
また、疎水性を有する接合剤(導電性ペースト)にあっては、含有される有機溶媒として、n−オクタン、n−デカン、シクロヘキサン、ベンゼン、トルエン、キシレン、エチルベンゼン、テレビン油等と用いることができる。但し、当該有機溶媒は、これらに限定されるものではなく、疎水性を有する限り、他の材料を用いてもよい。
この場合であっても、感光性樹脂40と接合部36の構成材料である接合剤(導電性ペースト)との濡れ性は悪いため、半導体装置30の製造過程において、凸状電極33の突出部33bに転写された上記接合剤(導電性ペースト)が、凸状電極33の台座部33aにせり上がることを防止することができ、隣接する凸状電極33間において、上記接合剤(導電性ペースト)が繋がって、短絡(ショート)が発生することを防止することができる。
2.第1の実施の形態に係る半導体装置の製造方法
図3に示す半導体装置30を形成するにあたり、先ず、周知の半導体製造プロセスをもって形成され、主面に例えば、アルミニューム(Al)、銅(Cu)、及びこれらの合金等をもって形成された外部接続用端子パッド35が設けられた半導体素子34を用意する。そして、図4(a)に示すように、所謂ボールボンディング法によって、スタッドバンプボンダーを用いて、半導体素子34の主面に形成された外部接続用端子パッド35上に、凸状電極33を圧接固着・接続する。凸状電極33は、台座部33a及び当該台座部33a上に突出する突出部3bからなる。
次に、図4(b)に示すように、凸状電極33が圧接固着・接続された半導体素子34の主面上に、表面にOH基を備えない、疎水性を有する感光性樹脂(感光性レジスト)40を滴下する。そして、図示を省略するスピンコータを用いて、当該感光性樹脂40を、例えば回転数が1500rpm、時間30秒の条件で複数の凸状電極33の台座部33aの外周面を一括して囲むようにスピンコートし、更に、プリベークする。感光性樹脂40を構成する材料として、例えばポリイミドを用いることができる。
なお、凸状電極33の外周面における感光性樹脂40の被覆形成高さに特に制限はない。しかしながら、凸状電極33の突出部3bの端部に至るまで感光性樹脂40の被覆形成してしまうと、後述する工程で設けられる接合剤(導電性ペースト)47(図5(e)参照)の形成量が少なくなってしまうため、当該接合剤47の形成量を適切に確保することができるように、凸状電極33の外周面における感光性樹脂40を被覆形成する。
次に、図4(c)に示すように、投影露光装置45を用いて、半導体素子34の上方に設けたフォトマスク46を介して光を照射して投影露光する。
次いで、図5(d)に示すように、図示を省略する現像液を用いて現像をする。そうすると、各凸状電極33の台座部33aの外周面に、疎水性を有する感光性樹脂(感光性レジスト)40が被覆形成されてなるパターンが形成される。しかる後、例えば窒素(N)雰囲気中でポストベークを行い、感光性樹脂(感光性レジスト)40を硬化させる。
次に、図5(e)に示すように、ナノ粒子からなる金属粒子を、親水性を有する有機溶媒が含まれたエポキシ樹脂中に分散させてなる接合剤(導電性ペースト)47を、厚さが約10μmになるようにフリップチップボンダの転写ステージ48上に広げて形成し、当該転写ステージ48上に半導体素子34を所定の荷重で押し付ける。
具体的には、転写ステージ48上に設けられた接合剤47内に、半導体素子34の主面に形成された外部接続用端子パッド35上に設けられた凸状電極33の突出部33bを浸漬し、これにより、図5(f)に示すように、当該突出部33bに接合剤47が転写される。
接合剤47を構成する親水性の有機溶媒として、n−プロパノール、n−ブタノール、イソブタノール、n−デカノール、テルピネオール、エチレングリコール、ジエチレングリコール、プロピレングリコール、グリセリン等のアルコール系を用いることができる。但し、上記接合剤(導電性ペースト)を構成する有機溶媒は、これらに限定されるものではなく、親水性を有する限り他の物質を用いてもよい。
接合剤47の金属フィラー、即ち、ナノ粒子からなる金属粒子の材料としては、金(Au)、銀(Ag)、錫(Sn)、白金(Pt)、若しくは銅(Cu)及びこれらの合金、又は、Snを主成分とし、副成分として鉛(Pb)、インジウム(In)、ビスマス(Bi)、銅(Cu)、ニッケル(Ni)、若しくは銀(Ag)等を含む低融点合金を用いることができる。但し、接合剤(導電性ペースト)の金属フィラーは、これらに限定されるものではなく、導電性を有する金属材料である限り、他の材料を用いてもよい。
ここで、図7を参照する。図7は、図5(f)に示す、感光性樹脂40及び接合剤47が形成された複数の凸状電極33のうちの任意の凸状電極33の拡大図である。
図7に示すように、疎水性を有する感光性樹脂40が、凸状電極33の台座部33aの外周面を囲むように形成され、親水性を有する接合剤47が、凸状電極33の突出部33bの外周面であって、感光性樹脂40上に設けられている。感光性樹脂40と接合部36の構成材料である接合剤(導電性ペースト)の濡れ性は悪く、感光性樹脂40上における接合剤47の接触角Xが約75度であり、接合剤47は略半球状の形状を有する。
よって、凸状電極33の突出部33bに転写された接合剤47が、凸状電極33の台座部33aにせり上がることを防止することができ、隣接する凸状電極33間において、上記接合剤(導電性ペースト)が繋がって、短絡(ショート)が発生することを防止することができる。
しかる後、ガラスエポキシ樹脂などの絶縁性樹脂を基材とし、その表面に銅(Cu)などからなる配線層が選択的に配設された基板が複数積層されて形成された支持基板であって、主面に基板電極32が配設された配線基板31を用意する。基板電極32は、例えば、電解めっき法、又は無電解めっき法等により、下層から順に、ニッケル(Ni)/金(Au)の二層めっき、又は銅(Cu)/ニッケル(Ni)/金(Au)の三層めっきにより被覆されていてもよい。
そして、接合剤47が凸状電極33の突出部33bに転写された半導体素子34と配線基板31とを、接合剤47と基板電極32とが対向するように位置決めして、例えば温度約240℃で約12秒間加熱しながら約2.8gの荷重で当接させて接合させることにより、接合剤47は、略半球状から末広がり状に変形する、そして、接合剤47中の金属粒子はセラミックのように焼結し、粒子同士が結合して低温焼結による金属間結合が得られる。このようにして、凸状電極33と基板電極32とを当接させて接合する接合部36が凸状電極33の突出部33bの外周面に形成される(図6(g)参照)。
しかる後、半導体素子34の回路形成面と配線基板31との間隙に、エポキシ系樹脂、ポリイミド系樹脂、又はアクリル系樹脂等からなる熱硬化性接着剤等のアンダーフィル材38が充填し、温度約170℃、時間30秒の条件で大気中でアンダーフィル材38を加熱し、硬化させる(図6(h)参照)。これによって、半導体素子34と配線基板31との接続が補強される。
このように、凸状電極33の台座部33aの外周面を囲むように被覆形成された感光性樹脂40は疎水性を有し、凸状電極33の突出部33bの外周面に形成された接合部36は、親水性を有する接合剤47を加熱して成る。
従って、感光性樹脂40と接合部36の構成材料である接合剤47の濡れ性は悪く、半導体装置30の製造過程において、凸状電極33の突出部33bに転写された上記接合剤(導電性ペースト)が、凸状電極33の台座部33aにせり上がることを防止することができ、隣接する凸状電極33間において、上記接合剤(導電性ペースト)が繋がって、短絡(ショート)が発生することを防止することができる。
よって、凸状電極33を狭ピッチで配設しても、凸状電極33の台座部33aの外周面に被覆形成された感光性樹脂40により、隣接する凸状電極33間で短絡(ショート)が発生することを防止することができると共に、配線基板31の基板電極32と半導体素子34の外部接続用端子パッド35との間に金属結合を介在させて両者の電気的接続を得ているため、高密度で信頼性の高い接合形態を実現することができる。
なお、本例では、凸状電極33の台座部33aの外周面を囲むように被覆形成された感光性樹脂40は疎水性を有し、凸状電極33の突出部33bの外周面に形成された接合部36は、親水性を有する接合剤(導電性ペースト)を加熱して成るが、上述したように、感光性樹脂40に親水性を持たせ、接合部36に疎水性を持たせてもよい。
[第2の実施の形態]
上述の本発明の第1の実施の形態では、基板電極32が配設された配線基板31の主面に、例えば金(Au)からなる凸状(突起状)電極(スタッドバンプ)33を介して、半導体素子34がフリップチップ実装されている。
しかしながら、本発明はかかる例に限定されず、配線基板31と半導体素子34とのフリップチップ接続に用いられる突起電極として、めっきバンプを用いてもよい。これを本発明の第2の実施の形態として、以下説明する。なお、図8乃至図11において、図2乃至図7に示す箇所と同じ箇所には同じ符号を付して、その詳細な説明を省略する。
1.第2の実施の形態に係る半導体装置
図8に、半導体素子が配線基板にフリップチップ実装されてなる本発明の第2の実施の形態に係る半導体装置を示す。図8では、半導体素子と配線基板との接合箇所を拡大して示している。
図8に示す半導体装置80においては、配線基板31の主面に配設された基板電極32に、例えば金(Au)から成るめっきバンプ(突起電極)83を介して半導体素子34がフリップチップ実装されている。
めっきバンプ83は、例えば、電気めっきにより形成され、柱状形状を有する。但し、めっきバンプ83の構成材料は必ずしも金(Au)に限られず、半田を用いてもよい。
めっきバンプ83の先端側の部分の外周面には、焼結した金属ナノ粒子を有する接合部36が設けられており、それ以外のめっきバンプ83の外周面には、表面にOH基を備えない、疎水性を有する感光性樹脂(感光性レジスト)40が被覆形成されている。感光性樹脂40を構成する材料として、例えばポリイミドを用いることができる。
ナノ粒子からなる金属粒子を、親水性を有する有機溶媒が含まれたエポキシ樹脂中に分散させてなる接合剤(導電性ペースト)がめっきバンプ83の先端側の部分の外周面に転写され、当該接合剤と基板電極32とが対向するように、半導体素子34と配線基板31とを位置決めして、加熱しながら所定の荷重で当接させて接合させることにより、金属粒子はセラミックのように焼結し、粒子同士が結合して低温焼結による金属間結合が得られる。このようにして、接合部36は形成される。
上記接合剤(導電性ペースト)を構成する親水性の有機溶媒及び上記接合剤(導電性ペースト)の金属フィラー、即ち、ナノ粒子からなる金属粒子の材料にあっては、本発明の第1の実施の形態において説明した材料と同じものを用いることができる。
上述のナノ粒径を有する金属粒子の焼結により、めっきバンプ83と配線基板31の基板電極32とが、金属結合を介在させて電気的に接続される(図8において符号37で示す部分が、当該金属結合による接合部分を示している)。
このように、めっきバンプ83の、外部接続用端子パッド35側の箇所の外周面を囲むように被覆形成された感光性樹脂40は疎水性を有し、めっきバンプ83の先端側の外周面に形成された接合部36は、親水性を有する接合剤(導電性ペースト)を加熱して成る。
従って、感光性樹脂40と接合部36の構成材料である接合剤(導電性ペースト)の濡れ性は悪く、半導体装置80の製造過程において、めっきバンプ83の先端側の箇所に転写された上記接合剤(導電性ペースト)が、めっきバンプ83の外部接続用端子パッド35側の箇所にせり上がることを防止することができ、隣接するめっきバンプ83間において、上記接合剤(導電性ペースト)が繋がって、短絡(ショート)が発生することを防止することができる。
よって、めっきバンプ83を狭ピッチで配設しても、めっきバンプ83の外部接続用端子パッド35側の箇所の外周面に被覆形成された感光性樹脂40により、隣接するめっきバンプ83間で短絡(ショート)が発生することを防止することができると共に、配線基板31の基板電極32と半導体素子34の外部接続用端子パッド35との間に金属結合を介在させて両者の電気的接続を得ているため、高密度で信頼性の高い接合形態を実現することができる。
なお、上述の例では、めっきバンプ83の外部接続用端子パッド35側の箇所の外周面を囲むように被覆形成された感光性樹脂40は疎水性を有し、めっきバンプ83の先端側の箇所の外周面に形成された接合部36は、親水性を有する接合剤(導電性ペースト)を加熱して成るが、感光性樹脂40に親水性を持たせ、接合部36に疎水性を持たせてもよい。親水性を有する感光性樹脂及び疎水性を有する接合剤(導電性ペースト)にあっては、本発明の第1の実施の形態において説明した材料と同じものを用いることができる。この場合であっても、感光性樹脂40と接合部36の構成材料である接合剤(導電性ペースト)の濡れ性は悪くなるため、半導体装置80の製造過程において、めっきバンプ83の先端側の部分転写された上記接合剤(導電性ペースト)が、めっきバンプ83の他の箇所にせり上がることを防止することができ、隣接するめっきバンプ83間において、上記接合剤(導電性ペースト)が繋がって、短絡(ショート)が発生することを防止することができる。
2.第1の実施の形態に係る半導体装置の製造方法
図8に示す半導体装置80を形成するにあたり、先ず、周知の半導体製造プロセスをもって形成され、主面に外部接続用端子パッド35が設けられた半導体素子34を用意する。そして、図9(a)に示すように、例えば電気めっき法等によって、半導体素子34の主面に形成された外部接続用端子パッド35上に、例えば金(Au)から成る柱状のめっきバンプ83を形成する。
次に、図9(b)に示すように、めっきバンプ83が圧接固着・接続された半導体素子34の主面上に、表面にOH基を備えない、疎水性を有する感光性樹脂(感光性レジスト)40を滴下する。そして、図示を省略するスピンコータを用いて、当該感光性樹脂40を、複数のめっきバンプ83の、外部接続用端子パッド35側の箇所の外周面を一括して囲むようにスピンコートし、更に、プリベークする。
次に、図9(c)に示すように、投影露光装置45を用いて、半導体素子34の上方に設けたフォトマスク46を介して光を照射して投影露光し、次いで、図10(d)に示すように、図示を省略する現像液を用いて現像をする。そうすると、各めっきバンプ83の、外部接続用端子パッド35側の箇所の外周面に、疎水性を有する感光性樹脂(感光性レジスト)40が被覆形成されてなるパターンが形成される。しかる後、例えば窒素(N)雰囲気中でポストベークを行い、感光性樹脂(感光性レジスト)40を硬化させる。
次に、図10(e)に示すように、ナノ粒子からなる金属粒子を、親水性を有する有機溶媒が含まれたエポキシ樹脂中に分散させてなる接合剤(導電性ペースト)47を、フリップチップボンダの転写ステージ48上に広げて形成し、当該転写ステージ48上に半導体素子34を所定の荷重で押し付ける。
具体的には、転写ステージ48上に設けられた接合剤47内に、半導体素子34の主面に形成された外部接続用端子パッド35上に設けられためっきバンプ83の先端側の箇所を浸漬し、これにより、図10(f)に示すように、当該突出部33bに接合剤47が転写される。即ち、疎水性を有する感光性樹脂40が、めっきバンプ83の外部接続用端子パッド35側の箇所の外周面を囲むように形成され、親水性を有する接合剤47が、めっきバンプ83の先端側の箇所の外周面であって、感光性樹脂40上に設けられている。感光性樹脂40と接合部36の構成材料である接合剤(導電性ペースト)の濡れ性は悪く、接合剤47は略半球状の形状を有する。
よって、めっきバンプ83の先端側の箇所に転写された接合剤47が、めっきバンプ83の外部接続用端子パッド35側の箇所にせり上がることを防止することができ、隣接するめっきバンプ83間において、上記接合剤(導電性ペースト)が繋がって、短絡(ショート)が発生することを防止することができる。
しかる後、主面に基板電極32が配設された配線基板31を用意する。そして、接合剤47がめっきバンプ83の先端側の箇所に転写された半導体素子34と配線基板31とを、接合剤47と基板電極32とが対向するように位置決めして、所定の温度で加熱しながら所定の荷重で当接させて接合させることにより、接合剤47は、略半球状から末広がり状に変形する。そして、接合剤47中の金属粒子はセラミックのように焼結し、粒子同士が結合して低温焼結による金属間結合が得られる。このようにして、めっきバンプ83と基板電極32とを接合する接合部36がめっきバンプ83の先端側の箇所の外周面に形成される(図11(g)参照)。
しかる後、半導体素子34の回路形成面と配線基板31との間隙に、アンダーフィル材38を充填し、加熱し、硬化させる(図11(h)参照)。これによって、半導体素子34と配線基板31との接続が補強される。
このように、めっきバンプ83の外部接続用端子パッド35側の箇所の外周面を囲むように被覆形成された感光性樹脂40は疎水性を有し、めっきバンプ83の先端側の箇所の外周面に形成された接合部36は、親水性を有する接合剤47を加熱して成る。
従って、感光性樹脂40と接合部36の構成材料である接合剤47の濡れ性は悪く、半導体装置80の製造過程において、めっきバンプ83の先端側の箇所に転写された上記接合剤(導電性ペースト)47が、めっきバンプ83の外部接続用端子パッド35側の箇所にせり上がることを防止することができ、隣接するめっきバンプ83間において、上記接合剤(導電性ペースト)が繋がって、短絡(ショート)が発生することを防止することができる。
よって、めっきバンプ83を狭ピッチで配設しても、めっきバンプ83の外部接続用端子パッド35側の箇所の外周面に被覆形成された感光性樹脂40により、隣接するめっきバンプ83間で短絡(ショート)が発生することを防止することができると共に、配線基板31の基板電極32と半導体素子34の外部接続用端子パッド35との間に金属結合を介在させて両者の電気的接続を得ているため、高密度で信頼性の高い接合形態を実現することができる。
なお、本例では、めっきバンプ83の外部接続用端子パッド35側の箇所の外周面を囲むように被覆形成された感光性樹脂40は疎水性を有し、めっきバンプ83の先端側の箇所の外周面に形成された接合部36は、親水性を有する接合剤47を加熱して成るが、上述したように、感光性樹脂40に親水性を持たせ、接合部36に疎水性を持たせてもよい。
以上、本発明の実施の形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。
以上の説明に関し、更に以下の項を開示する。
(付記1)
表面に端子を備えた半導体素子と、
前記半導体素子がフリップチップ実装され、表面に基板電極を備えた配線基板と、
前記基板電極と前記端子との間に形成された突起電極と、
前記突起電極の外周面のうち、前記端子側に形成された疎水性樹脂と、
前記突起電極の外周面のうち、前記基板電極側に形成され、焼結した金属ナノ粒子を含むとともに親水性を有する接合部と、
を有することを特徴とする半導体装置。
(付記2)
付記2記載の半導体装置であって、
前記疎水性樹脂は、エポキシ樹脂であることを特徴とする半導体装置。
(付記3)
前記半導体素子がフリップチップ実装され、表面に基板電極を備えた配線基板と、
前記基板電極と前記端子との間に形成された突起電極と、
前記突起電極の外周面のうち、前記端子側に形成された親水性樹脂と、
前記突起電極の外周面のうち、前記基板電極側に形成され、焼結した金属ナノ粒子を含むとともに疎水性を有する接合部と、
を有することを特徴とする半導体装置。
(付記4)
半導体素子が配線基板にフリップチップ実装されてなる半導体装置の製造方法であって、
前記半導体素子の端子上に突起電極を形成する工程と、
前記突起電極の外周面のうち、前記端子側に疎水性樹脂を被覆形成する工程と、
前記突起電極の外周面のうち、前記基板電極側に、金属ナノ粒子を含み親水性を有する接合剤を転写する工程と、
前記接合剤が転写された前記突起電極を前記配線基板の前記基板電極に当接させて、加熱により前記突起電極を前記基板電極に接合する工程と、を有することを特徴とする半導体装置の製造方法。
(付記5)
付記4記載の半導体装置の製造方法であって、
前記疎水性樹脂は、エポキシ樹脂であることを特徴とする半導体装置の製造方法。
(付記6)
付記4又は5記載の半導体装置の製造方法であって、
前記接合剤は、親水性を有する有機溶媒が含まれた樹脂中に、ナノ粒径を有する金属粒子が分散されてなることを特徴とする半導体装置の製造方法。
(付記7)
付記4乃至6いずれか一項記載の半導体装置の製造方法であって、
前記接合剤は、前記突起電極の外周面のうち、前記基板電極側の箇所であって、且つ、前記疎水性樹脂上に転写されることを特徴とする半導体装置の製造方法。
(付記8)
半導体素子が配線基板にフリップチップ実装されてなる半導体装置の製造方法であって、
前記半導体素子の端子上に突起電極を形成する工程と、
前記突起電極の外周面のうち、前記端子側に親水性樹脂を被覆形成する工程と、
前記突起電極の外周面のうち、前記基板電極側に、金属ナノ粒子を備え疎水性を有する接合剤を転写する工程と、
前記接合剤が転写された前記突起電極を前記配線基板の前記基板電極に当接させて、加熱により前記突起電極を前記基板電極に接合する工程と、を有することを特徴とする半導体装置の製造方法。
従来の半導体素子が配線基板にフリップチップ実装されてなる半導体装置の一例を示す図である。 図1に示す半導体装置の製造過程において発生するおそれのある問題点を説明するための図である。 半導体素子が配線基板にフリップチップ実装されてなる本発明の第1の実施の形態に係る半導体装置を示す図である。 図3に示す半導体装置の製造方法を説明するための図(その1)である。 図3に示す半導体装置の製造方法を説明するための図(その2)である。 図3に示す半導体装置の製造方法を説明するための図(その3)である。 図5(f)に示す、感光性樹脂及び接合剤が形成された複数の凸状電極のうちの任意の凸状電極の拡大図である。 半導体素子が配線基板にフリップチップ実装されてなる本発明の第2の実施の形態に係る半導体装置を示す図である。 図8に示す半導体装置の製造方法を説明するための図(その1)である。 図8に示す半導体装置の製造方法を説明するための図(その2)である。 図8に示す半導体装置の製造方法を説明するための図(その3)である。
符号の説明
30、80 半導体装置
31 配線基板
32 基板電極
33 凸状電極
33a 台座部
33b 突出部
34 半導体素子
35 外部接続用端子パッド
36 接合部
40 感光性樹脂
47 接合剤
83 めっきバンプ

Claims (5)

  1. 表面に端子を備えた半導体素子と、
    前記半導体素子がフリップチップ実装され、表面に基板電極を備えた配線基板と、
    前記基板電極と前記端子との間に形成された突起電極と、
    前記突起電極の外周面のうち、前記端子側に形成された疎水性樹脂と、
    前記突起電極の外周面のうち、前記基板電極側に形成され、焼結した金属ナノ粒子を含むとともに親水性を有する接合部と、
    を有することを特徴とする半導体装置。
  2. 半導体素子が表面に基板電極を備えた配線基板にフリップチップ実装されてなる半導体装置の製造方法であって、
    前記半導体素子の端子上に突起電極を形成する工程と、
    前記突起電極の外周面のうち、前記端子側に疎水性樹脂を被覆形成する工程と、
    前記突起電極の外周面のうち、前記基板電極側に、金属ナノ粒子を含み親水性を有する接合剤を転写する工程と、
    前記接合剤が転写された前記突起電極を前記配線基板の前記基板電極に当接させて、加熱により前記突起電極を前記基板電極に接合する工程と、を有することを特徴とする半導体装置の製造方法。
  3. 請求項2記載の半導体装置の製造方法であって、
    前記疎水性樹脂は、エポキシ樹脂であることを特徴とする半導体装置の製造方法。
  4. 請求項2又は3記載の半導体装置の製造方法であって、
    前記接合剤は、親水性を有する有機溶媒が含まれた樹脂中に、ナノ粒径を有する金属粒子が分散されてなることを特徴とする半導体装置の製造方法。
  5. 請求項2乃至4いずれか一項記載の半導体装置の製造方法であって、
    前記接合剤は、前記突起電極の外周面のうち、前記基板電極側であって、且つ、前記疎水性樹脂上に転写されることを特徴とする半導体装置の製造方法。
JP2008068470A 2008-03-17 2008-03-17 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP5151584B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008068470A JP5151584B2 (ja) 2008-03-17 2008-03-17 半導体装置及び半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008068470A JP5151584B2 (ja) 2008-03-17 2008-03-17 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009224615A JP2009224615A (ja) 2009-10-01
JP5151584B2 true JP5151584B2 (ja) 2013-02-27

Family

ID=41241074

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008068470A Expired - Fee Related JP5151584B2 (ja) 2008-03-17 2008-03-17 半導体装置及び半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5151584B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5322774B2 (ja) * 2009-05-25 2013-10-23 パナソニック株式会社 実装構造体、およびその製造方法
FR3047111B1 (fr) * 2016-01-26 2018-03-23 Commissariat A L'energie Atomique Et Aux Energies Alternatives Assemblage comprenant des moyens d'interconnexion mixtes comportant des elements intermediaires d'interconnexion et des joints frittes metalliques et procede de fabrication
WO2023153163A1 (ja) * 2022-02-09 2023-08-17 パナソニックIpマネジメント株式会社 フリップチップ実装構造およびフリップチップ実装方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001176908A (ja) * 1999-12-17 2001-06-29 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2004214345A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
JP3997991B2 (ja) * 2004-01-14 2007-10-24 セイコーエプソン株式会社 電子装置
JP4293031B2 (ja) * 2004-03-26 2009-07-08 パナソニック株式会社 電子部品実装用構造体の製造方法
JP4691417B2 (ja) * 2005-08-22 2011-06-01 日立化成デュポンマイクロシステムズ株式会社 回路接続構造体及びその製造方法及び回路接続構造体用の半導体基板
JP4731340B2 (ja) * 2006-02-02 2011-07-20 富士通株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2009224615A (ja) 2009-10-01

Similar Documents

Publication Publication Date Title
US6586843B2 (en) Integrated circuit device with covalently bonded connection structure
US6610591B1 (en) Methods of ball grid array
JP6013705B2 (ja) 部分パット上にバンプを有するフリップチップ相互接続構造を形成する半導体デバイスおよびその方法
US8952271B2 (en) Circuit board, semiconductor device, and method of manufacturing semiconductor device
JP4698125B2 (ja) バンプおよびポリマー層を有しない、基板アセンブリのためのフリップチップ
US20170301645A1 (en) Method and Apparatus for Connecting Packages onto Printed Circuit Boards
US20170098627A1 (en) Interconnect structures for fine pitch assembly of semiconductor structures
KR100958857B1 (ko) 반도체 장치 및 그 제조 방법
US9583367B2 (en) Methods and apparatus for bump-on-trace chip packaging
JP2007043065A (ja) 半導体装置
JP3450236B2 (ja) 半導体装置及びその製造方法
JP2011258921A5 (ja)
JP6004441B2 (ja) 基板接合方法、バンプ形成方法及び半導体装置
JP5018155B2 (ja) 配線基板、電子部品の実装構造、及び半導体装置
JPWO2007096946A1 (ja) 実装体及びその製造方法
US20070120268A1 (en) Intermediate connection for flip chip in packages
JP3654116B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2022553666A (ja) バンプ構造の形成
US20130277828A1 (en) Methods and Apparatus for bump-on-trace Chip Packaging
JP5151584B2 (ja) 半導体装置及び半導体装置の製造方法
JP2018037520A (ja) 半導体装置、電子装置、半導体装置の製造方法及び電子装置の製造方法
KR101887306B1 (ko) 범프-온-트레이스 칩 패키징용 디바이스 및 그 형성 방법
TWI375307B (en) Flip chip package structure and method for manufacturing the same
JP4525148B2 (ja) 半導体装置およびその製造方法
TWM375291U (en) Flip-chip package structure

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101018

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120828

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121119

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151214

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5151584

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees