JP5137269B2 - 還流ダイオードを備えた降圧スイッチングレギュレータ - Google Patents
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Description
この出願は、この明細書中にその全体が引用により援用され、2007年4月25日に出願された仮出願番号第60/926,097号の優先権を主張する。
電圧調整は、特に携帯電話、ノートパソコン、および消費者製品などの電池を電力源とする用途における、デジタルIC、半導体メモリ、ディスプレイモジュール、ハードディスクドライブ、RF回路、マイクロプロセッサ、デジタル信号プロセッサ、およびアナログICなどのさまざまなマイクロ電子部品に、電力を供給する供給電圧の変化を防ぐために一般に必要とされる。
の出力電流の急速な変化にもかかわらず、良好に調整された一定の出力電圧を、維持することができる。
蓄積する。こういった少数キャリアは、除去、すなわち取出されなければならず、さもないとダイオードがその逆バイアスをかけられた極性の電流を阻止することができる前に、自然に再結合する。
ーバルとして知られる短いインターバルの間のみ電流を搬送するため、ダイオード中の平均電力消散は低く、ショットキーダイオードは、全くなくされることが多い。
図1Aに示されるように、先行技術のバックコンバータ1は、PチャネルまたはNチャネルパワーMOSFET2と、インダクタ3と、出力キャパシタ4と、ショットキー整流器ダイオード5と、パルス幅変調(PWM)コントローラ6とを含む。インダクタ3、MOSFET2、および整流器5は、この明細書中で「Vx」ノード(「Lx」ノードと称されることもある)と称される共通ノードを共用し、この共通ノードは、電圧Vxを示す。
ダイオード7は、MOSFET2に寄生しており、バックコンバータ1の通常の動作の間じゅう、逆バイアスがかけられ、オフであり続ける。
この方程式は、広範な変換比率を説明するが、バックコンバータは、超高速のデバイスおよび回路応答時間を必要とせずには、ゼロまたは1(unity)の電圧比率に滑らかに近づくことはできない。こういった要素を考慮して、バックコンバータのデューティファクタは、実際には5%から95%の範囲に制限されている。
ダイオードの回復は、スイッチングレギュレータにおける電力損失および電気的ノイズの主要な原因である。図2Bのグラフ30において、高いdV/dt電圧過渡状態37および電圧オーバーシュート38は、ダイオード25にある蓄積された電荷のために起こる。この現象は、図2Cのグラフ40中によりうまく説明されており、グラフ中、整流器電流Irectおよび電圧Vxは、時間に対してプロットされている。時間t1の前に、挿入図41に示されるように、高位側MOSFET22は、オフであり、低位側同期整流器MOSFET21はオンであり、インダクタ23を流れる電流ILと同じ電流Irectを搬送しており、すなわちIrect=IL(曲線50)である。このインターバル中、Vx(同期整流器MOSFET21にかかる電圧)は、Irect・RDS2(on)に等しい(曲線60)。
線51)からもわかるように整流器ダイオード25中の電流負荷を減らす。この増加中、順バイアスがかけられたダイオード25にかかる電圧の絶対値は、量ΔVxだけ徐々に減るが(曲線62)、ダイオード25は、逆バイアスがかけられたままであり、Vxは依然としてグランド未満である。
Errは相当なものであり得る。1A以上の逆電流が、4Wを超える瞬時の電力(Irr(peak)・Vbatt)損失をともなって起こることがある。この逆電流は、Vbattに接続された高位側MOSFET22を通して供給されるため、エネルギ損失は、貫流電流損失に類似し、三角近似を用いて、(2W)・Δtrr/Tの平均電力損失を与える。
時間t7を超えると、ダイオードは、「レッツゴー(“let's go”)」し、電圧は急速に変化する(曲線111)。
バックコンバータにおける別の電力損失の原因は、MOSFETのゲート容量の充電および放電から生じる。ゲート駆動損失の原因は、図3Aのバックコンバータ120に概略的に表わされており、図中、PチャネルMOSFET122は、ドレイン−ゲート容量CDG(キャパシタ126)と、ゲート−ソース容量CGS(キャパシタ128)と、ドレイン−ソース容量CDS(キャパシタ127)とを含む。MOSFET122をオンおよびオフにするために、ゲート駆動125は、過渡ゲート駆動電流iG(t)を供給して、CDGキャパシタ126およびCGSキャパシタ128に接続されたゲートを所望の周波数で充電および放電しなくてはならない。示されたMOSFETのキャパシタのすべては、電圧可変である。
(キャパシタ148)と、ドレイン−ソース容量CDS(キャパシタ147)とを含む。MOSFET142をオンおよびオフにするために、ソースを基準とするゲート駆動145は、過渡ゲート駆動電流iG(t)を供給して、ゲート接続されたCDGおよびCGS(キャパシタ146および148)を所望の周波数で充電および放電しなくてはならない。示されたMOSFETのキャパシタのすべては、電圧可変である。
160は変わらないままである。
DC/DCコンバータにおいて、デューティファクタDは、フィードバックによって制御されて、出力の入力に対する固定された変換比率を維持する。固定された電圧入力電圧、出力電圧、および負荷電流のために、周波数のみがこれらの2つの損失構成要素の重み付けを決定する。低い周波数では、ゲート駆動損失が主体をなす。高い周波数では、スイッチング損失が主体をなす。
上記に示されるように、バックコンバータは、その整流器における電力消散のため低効率および過度の加熱を示す。ショットキーダイオードは、過度のリークと熱暴走の危険性とがある。同期整流は、従来の非同期バックコンバータにおける整流器伝導損失および過熱問題をなくすが、バックコンバータのすべての問題をなくすことはできない。
または同期バックコンバータとは異なり、ノードVXとグランドとの間にダイオードは存在しない。回路200の動作の結果得られるスイッチング波形は、図4Bのグラフ210に示されており、グラフ中、一旦MOSFET202がオンになると、ドレインおよびインダクタ電流は線形に傾斜し211、その一方でMOSFET202にかかる電圧は、IL(t9)・RDS(ON)のみであって、曲線215によって示されるようにVx≒Vbattを意味する。
動させ、その間、効率は悪化する。
先行技術のバックおよび同期バックスイッチングレギュレータは、どちらも、その回路トポロジに固有の、かつ効率、ノイズ、安定性などに悪影響を与える数多くの制限がある。整流器スイッチングおよび伝導損失、貫流伝導、蓄積電荷およびダイオード回復、高いdV/dtおよび電圧オーバーシュート、高いゲート駆動損失、電流反転などの問題を改善するまたはなくす代替的な降圧トポロジが必要とされている。
この発明に従ったDC/DCコンバータは、還流降圧コンバータと称されることがある。このコンバータは、高位側MOSFETと、インダクタと、出力キャパシタとを含み、これらはすべて入力端子と供給電圧端子との間で直列に接続されている。還流ダイオードと還流MOSFETとを含む還流クランプは、インダクタと並列に接続されている。還流MOSFETは、その陽極がインダクタと出力キャパシタとの間にあるノードに結合され、その陰極がこのノードに結合された状態で接続されている。ブレークビフォーメーク(BBM)回路は、高位側および還流MOSFETのゲートをそれぞれ駆動するように接続されており、パルス幅調整回路は、BBM回路を駆動するように接続されている。コンバータの出力端子は、インダクタと出力キャパシタとの間のノードに結合されている。負荷は、コンバータの出力端子から供給される。典型的に、フィードバック回路は、パルス幅調整回路の出力端子と入力端子との間に接続されている。任意選択的に、クランプダイオードは、供給電圧端子と、高位側MOSFETとインダクタとの間にあるノードとの間に接続されてもよい。クランプダイオードは、その陽極が供給電圧端子に接続されており、その陰極が高位側MOSFETとインダクタとの間にあるノードに接続されている。多くの実施例において、供給電圧端子は、グランドでバイアスがかけられている。グランドは、実際のグランドまたは任意のほかの電圧であり得る回路グランドであり、Vbattとグランドとの間の電位差は、入力DC電圧を表わす。
スがかけられたダイオードの1降下分下回るのと等しいレベルまで降下する。第2の段階は、第1のブレークビフォーメーク(BBM)インターバルと称されてもよい。なぜならば、高位側MOSFETは、オフにされているが、還流MOSFETは、まだオンにされていないためである。動作の第3の段階において、還流MOSFETは、オンになり、還流ダイオードから電流を分流させて、インダクタにかかる電圧降下を還流MOSFETのオン抵抗と還流MOSFETを通る電流との数学的積まで減少させる。この電圧積は、典型的に、非常に小さいため、第3の段階中、インダクタの入力端子での電圧は、コンバータの入力電圧にほぼ等しい。動作の第4の段階において、還流MOSFETは、再びオフにされ、インダクタの入力端子での電圧は、コンバータの出力電圧を順バイアスがかけられたダイオードの1降下分下回るのと等しいレベルにまで上昇する。第4の段階は、第2のブレークビフォーメーク(BBM)インターバルと称されてもよい。なぜならば、還流MOSFETはオフにされているが、高位側MOSFETは、まだ再びオンにされていないためである。インダクタの入力端子での電圧は、第2、第3、および第4の段階中コンバータの出力電圧に近いため、これらの段階中、比較的小さな電流が負荷まで流れる。第4の段階後、高位側MOSFETは、再びオンにされ、このサイクルは繰返される。
図6には、この発明に従って作られた還流降圧コンバータおよびスイッチング電圧レギュレータの1つの実施例が示されている。示されるように、コンバータ250は、高位側パワーMOSFET251と、インダクタ252と、出力キャパシタ253と、ダイオード258および還流パワーMOSFET257を含む還流クランプ256と、ブレークビフォーメーク(BBM)回路261と、パルス幅変調(PWM)コントローラ260とを含む。コンバータ250の出力端子からのフィードバックVFBを用いて、PWMコントローラ260の動作は、MOSFET251および257のオン時間を制御して、指定され
た出力電圧VOUTを調整する。DC/DCコンバータのためのフィードバック回路は、この技術分野において周知であり、たとえば、各々2007年8月8日に出願され、この明細書中にその全体が引用により援用される「ダウン誘導スイッチングプリレギュレータおよび容量スイッチングポストコンバータを含む高効率DC/DC電圧コンバータ」と題される、出願番号第11/890,818号および「アップ誘導スイッチングプリレギュレータおよび容量スイッチングポストコンバータを含む高効率DC/DC電圧コンバータ」と題される出願番号第11/890,956号に説明されている。
前述のように、レギュレータの出力からのフィードバックVFBを用いて、PWM制御回路260の動作は、MOSFET251および257のオン時間を制御して、指定された出力電圧VOUTを調整する。
結果として、MOSFET251のオン時間tonは、任意の1サイクルにおいて負荷および出力キャパシタに供給される電荷の量を決定する。図8Dのグラフ300に示されるように、インダクタ252にかかるインダクタの電圧(曲線301)は、VL=((Vbatt−IL・RDS1)−Vout)≒(Vbatt=Vout)によって与えられ、式中RDS1は高位側MOSFET251のオン抵抗である。
は、正の値に戻り、還流クランプ256は、図8Cに示されるように、その電流Ifw(点299)を高位側MOSFET251(点296)に「返還(handing back)」する。
図8D中のグラフ300には、インダクタ252にかかる電圧VLが示されている。開示される還流降圧コンバータにおいて、VLは、還流ダイオード258および還流MOSFET257にかかる電圧でもある。したがって、図8D中に示される波形は、強制ダイオード回復において生じるいかなる過渡状態、すなわちブレークビフォーメーク(BBM)インターバルの後に続く大電圧過渡状態中においても、有意である。
変位電流(Cj・dVj/dt)は、接合容量を充電または放電して、空間電荷または空乏領域が接合電荷とともに広がるまたは狭くなることを引起す。再結合電流は、半導体材料の少数キャリア寿命に応じた少数キャリアの通常の再結合を説明する。抽出電流は、空乏領域中に拡散し、接合の他方側に輸送されている、すなわち多数キャリアになりつつある少数キャリアを説明する。
回復を駆動している正味のバイアスは(Vbatt−Vout)だけであり、バックコンバータにおけるように、全入力電圧ではない。印加電圧がより低いので、ダイオード回復は、より穏やかであり、スルーレートが低く(曲線362)、オーバーシュートがより少なく(点363)、リンギングが最小である(曲線364)。
還流降圧コンバータの他の利点は、その減少されたゲート電荷損失およびゲート駆動損失である。Vxは、(+Vbatt−IL・RDS1)の最大値と、(+Vout−Vf)の最小値との間でしか変化しないので、高位側MOSFET251にかかるドレイン−ソース電圧振幅ΔVDS1は、およそ(Vbatt−Vout)である。このより低い電圧振幅の利点は、ミラー効果の減少および、より低いゲート電荷損失である。この利点は、図10Aに説明されており、図中、グラフ440は、2つのゲート電荷曲線−還流降圧コンバータについての曲線QG(B)と、従来のバックコンバータについての曲線QG(A)とを含む。
・RDS1の最小値を有する。MOSFETの構成ならびにコンバータの入力および出力電圧に応じて、還流降圧コンバータは、同様の状態下で動作する先行技術のバックコンバータと比較して80%もゲート駆動損失を簡単に減少させることができる。
還流降圧コンバータは、図11Aの等価な回路図500に示されるように、軽負荷動作中、特有の利点も提供する。示されるように、軽負荷状態中、負荷508が電圧Voutを目標値で維持するには少なすぎる電流を引き込んでいるとき、還流降圧コンバータは、高位側MOSFET505がオフのままであり(したがって開回路として示されている)、インダクタ504がその電流を負荷508中のまたは出力キャパシタ507中の電流の極性に影響を与えることなく還流クランプ501中で再循環させ続ける状態で、延長された持続時間動作することができる。
この時間中、インダクタおよび還流MOSFET電流Ifw=ILは、大きさがわずかにのみ減少する(グラフ520の曲線523)。出力電圧Voutがあまりに低く下落する場合、この状態は、比較器またはさまざまな他の手段によって検出することができる。グラフ515に示されるように、Voutが点517で限度Vout(min)に達すると、制御回路は、出力電圧が、指定された変動範囲外になろうとしていることを検出する。
ついては、電流Ioutおよび出力電圧Vc=Voutは、極性を反転させるいかなる手段もなしにτout=RCの時定数で指数関数的に減衰する。同様に、接合容量のみが存在するので、還流分流器および電圧クランプ501は、インダクタ電流ILを連続的に伝導し、それはτFW=L/Rの時定数で指数関数的に減衰する。この絶縁された還流回路中にさほど大きな容量はないので、インダクタ電流ILの極性を反転することができる手段は存在しない。
実用問題として、還流降圧コンバータ中の高位側および還流MOSFETは、NチャネルデバイスとPチャネルデバイスとの任意の組合せを含むことができる。
また回路530において、還流MOSFET532は、インダクタ533と並列に接続された固有のPNダイオード536を備えたPチャネルトランジスタ537を含む。コンバータの入力電圧Vbattによって電力を供給されて、ゲート駆動バッファ538は、MOSFET537をレールツーレール信号で駆動する。バッファ538の出力がVbattのと
き、MOSFET537のゲートバイアスVGS1は、正のゲートバイアスであるVbatt−Vout>0に等しい。MOSFET537はPチャネルMOSFETであるので、正ゲートバイアスはそれをオフにする。バッファ538の出力グランドであり、Vx≒Voutのとき、MOSFET537のゲートバイアスVGS2は、−Voutに等しく、MOSFET537は、オンであり、伝導している。
ートが接地されているので、MOSFET567に印加されるVGSの大きさは大きく、その抵抗は低い。逆に、Voutがグランドに近い場合、VGS2=−Voutであるため、デバイスは、完全にはエンハンスされず、そのオン抵抗は高いであろう。たとえばVout=0.9Vのような非常に低い出力電圧コンバータについては、ゲート駆動は、還流MOSFET567をオンにするには不適切な場合がある。
Claims (22)
- DC/DCコンバータであって、
入力端子と供給電圧端子との間に直列に接続された高位側MOSFET、インダクタ、および出力キャパシタと、
前記インダクタと並列に接続される還流MOSFETを含む還流クランプとを備え、前記還流MOSFETは、前記還流MOSFETの導通時、前記インダクタの第1および第2の端子を互いに短絡するように前記インダクタと並列に接続され、さらに
前記高位側および還流MOSFETのゲートをそれぞれ駆動するように接続されたブレークビフォーメーク(BBM)回路と、
前記BBM回路を駆動するように接続されたパルス幅変調回路と、
前記インダクタと前記出力キャパシタとの間にあるノードに結合された出力端子とを備えた、DC/DCコンバータ。 - 前記還流MOSFETと並列の還流ダイオードをさらに備える、請求項1に記載のDC/DCコンバータ。
- 前記還流ダイオードは、前記還流MOSFET内の固有のダイオードを備える、請求項2に記載のDC/DCコンバータ。
- 前記還流ダイオードは、前記入力端子と前記供給電圧端子との間の電流フローを阻止する方向に接続されている、請求項2に記載のDC/DCコンバータ。
- 前記BBM回路は、前記高位側および還流MOSFETの前記ゲートをそれぞれ駆動するように接続された出力端子を有するBBMバッファを含み、前記BBMバッファの第1の供給端子は、前記入力端子に接続されており、前記BBMバッファの第2の供給端子は、前記供給電圧端子に接続されている、請求項1に記載のDC/DCコンバータ。
- 前記高位側および還流MOSFETの各々は、PチャネルMOSFETを含む、請求項5に記載のDC/DCコンバータ。
- 前記高位側MOSFETは、PチャネルMOSFETを含み、前記還流MOSFETは、NチャネルMOSFETを含む、請求項5に記載のDC/DCコンバータ。
- 前記BBM回路は、前記高位側MOSFETの前記ゲートを駆動するように接続された出力端子を有する第1のBBMバッファを含み、前記第1のBBMバッファの第1の供給端子は、第2のダイオードを通して前記入力端子に接続されており、前記第1のBBMバッファの第2の供給端子は、前記高位側MOSFETと前記インダクタとの間にある共通ノードに結合されており、ブートストラップキャパシタは、前記第1のBBMバッファの前記第1および第2の供給端子間に接続されている、請求項1に記載のDC/DCコンバータ。
- 前記高位側MOSFETは、NチャネルMOSFETを備える、請求項8に記載のDC/DCコンバータ。
- 前記BBM回路は、前記還流MOSFETの前記ゲートを駆動するように接続された出力端子を有する第2のBBMバッファを備え、前記第2のBBMバッファの第1の供給端子は、前記入力端子に接続されており、前記第2のBBMバッファの第2の供給端子は、前記供給電圧端子に接続されている、請求項8に記載のDC/DCコンバータ。
- 前記還流MOSFETは、PチャネルMOSFETを備える、請求項10に記載のDC/DCコンバータ。
- 前記BBM回路は、前記還流MOSFETの前記ゲートを駆動するように接続された出力端子を有する第1のBBMバッファを備え、前記第1のBBMバッファの第1の供給端子は、第2のダイオードを通して前記入力端子に接続され、前記第1のBBMバッファの第2の供給端子は、第3のMOSFETを通して前記供給電圧端子に接続されかつ第4のMOSFETを通して前記インダクタと前記出力キャパシタとの間にある共通ノードに接続されており、ブートストラップキャパシタが、前記第1のBBMバッファの前記第1および第2の供給端子間に接続されている、請求項1に記載のDC/DCコンバータ。
- 前記還流MOSFETは、NチャネルMOSFETを備える、請求項12に記載のDC/DCコンバータ。
- 前記BBM回路は、前記高位側MOSFETの前記ゲートを駆動するように接続された出力端子を有する第2のBBMバッファを備え、前記第2のBBMバッファの第1の供給端子は、前記入力端子に接続され、前記第2のBBMバッファの第2の供給端子は、前記供給電圧端子に接続される、請求項12に記載のDC/DCコンバータ。
- 前記高位側MOSFETは、PチャネルMOSFETを備える、請求項14に記載のDC/DCコンバータ。
- 前記出力端子から前記パルス幅変調回路の入力端子まで延在するフィードバック回路をさらに備える、請求項1に記載のDC/DCコンバータ。
- 第1のDC電圧を第2のDC電圧に変換する方法であって、
コンバータの入力端子とインダクタの第1の端子との間に直列に接続された第1のスイッチと、前記第1の端子と前記インダクタの第2の端子との間に結合された第2のスイッチとを含む回路を提供するステップと、
前記第1のDC電圧を前記コンバータの前記入力端子に接続するステップと、
前記インダクタを磁化するように前記第1のスイッチを閉じるステップと、
前記第1のスイッチが閉じている間、前記第2のスイッチを開いたままに維持するステップと、
前記第1のスイッチを開くステップと、
前記第1のスイッチを開くステップの後、前記インダクタの前記第1および第2の端子を短絡して還流電流が前記第2のスイッチおよび前記インダクタを通って流れることが可能になるように前記第2のスイッチを閉じるステップと、
前記コンバータの出力端子で前記第2のDC電圧を取るステップとを備え、前記出力端子は、前記インダクタの前記第2の端子に結合されている、方法。 - 前記第2のスイッチと並列にダイオードを接続するステップをさらに備える、請求項17に記載の方法。
- 前記第1のスイッチを開くステップの後、前記第2のスイッチを閉じるステップの前に、第1のBBMインターバルを経過させるステップを備える、請求項18に記載の方法。
- 前記第2のスイッチを開くステップを備える、請求項18に記載の方法。
- 前記第2のスイッチを開くステップの後、前記第1のスイッチを再び閉じるステップを備える、請求項20に記載の方法。
- 前記第2のスイッチを開くステップの後、前記第1のスイッチを再び閉じるステップの前に、第2のBBMインターバルを経過させるステップを備える、請求項21に記載の方法。
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