JP6805202B2 - Ｄｃ／ｄｃコンバータ、及びｄｃ／ｄｃコンバータの制御方法 - Google Patents

Ｄｃ／ｄｃコンバータ、及びｄｃ／ｄｃコンバータの制御方法 Download PDF

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Description

本願発明は、直流電圧の電圧レベルを切り替えるＤＣ／ＤＣコンバータ、及びＤＣ／ＤＣコンバータの制御方法に関する。
（Ｈｉｇｈ／Ｌｏｗパルス運転）
近年、例えばプラズマ応用分野において、数十Hz〜数十kHzの周期でＯＮ／ＯＦＦさせるＯＮ／ＯＦＦパルス運転や、ＲＦ電力振幅を高速に可変するＨｉｇｈ／Ｌｏｗパルス運転により生成した高周波電力（ＲＦ出力）が使用されている。
これらのパルス運転は、成膜時におけるパーティクルにより発生する異常放電の抑制や、低温プラズマによる微細加工等に有効であると言われている。
ＯＮ／ＯＦＦパルス運転は、負荷に対して断続した高周波電力（ＲＦ出力）を供給する運転モードである。この運転モードは、負荷に電力が供給されないＯＦＦ区間において、プラズマが消滅するおそれがある。そのため、一度プラズマが消滅すると、ＲＦ出力はプラズマインピーダンスとミスマッチングが生じる。
一方、Ｈｉｇｈ／Ｌｏｗパルス運転は、負荷に対して常に断続することのない連続した高周波電力を、ＨｉｇｈレベルとＬｏｗレベルの異なる２つのレベルに分けて周期的に可変させる運転モードであり、ＯＮ／ＯＦＦパルス運転のＯＦＦ区間の代わりにＨｉｇｈレベルとは異なるレベルの電力を供給する。例えば、プラズマへの電力供給では、薄膜生成に必要なＨｉｇｈ側電力と、プラズマ放電を維持し続けるためのＬｏｗ側電力との間で連続した出力を供給することによって、プラズマの消滅を防ぎ、安定したプラズマ放電を常に維持する。
（ＤＣ／ＤＣコンバータ）
ＲＦジェネレータにおいて、Ｈｉｇｈ／Ｌｏｗパルス運転をＤＣ／ＤＣコンバータ部の制御で行う方式がある。
ＤＣ／ＤＣコンバータ部の制御では、２つの異なる電圧レベルを高速に遷移する必要があるため、Ｈｉｇｈ／Ｌｏｗパルス運転の周波数限界はＤＣ／ＤＣコンバータの制御応答性に依存する。そのため、電圧レベル間を高速に遷移させるには、ＤＣ／ＤＣコンバータにおいて高速な電圧変化と共に、安定な電圧制御が求められる。
ＤＣ／ＤＣコンバータの制御方式としてＰＩ制御が一般的に知られている。ＰＩ制御は、指令値と検出値の差分を比例及び積分することで操作量を計算する古典的な制御である。
一例として、コンデンサ電流を用いたマイナーループと、検出出力電圧を用いたメジャーループを備えた２重閉ループ制御系によるＰＩ制御がある。閉ループ制御方式のＰＩ制御は古典制御であり、メジャーループ及びマイナーループの制御応答には、それぞれ以下の制限がある。
1）マイナーループは、むだ時間等の影響を受けるため、スイッチング周波数の約1/10の周波数が最大の制御応答となる。
2）メジャーループは、マイナーループとの干渉防止のため、マイナーループの制御応答の約1/10の周波数が最大の制御応答となる。
従って、メジャーループは、スイッチング周波数に対して約1/100の周波数が最大の制御応答となる。この制御応答の制約により、10kHzやそれ以上の周波数でのＨｉｇｈ／Ｌｏｗパルス運転を行う場合、スイッチング周波数が1MHzを越えて制御が複雑化する上、閉ループ制御の制御応答は限界を超えることになる。従って、ＰＩ制御では、高速な立ち上がり時間と立ち下がり時間が得ることができる安定なＨｉｇｈ／Ｌｏｗパルス運転を実現することは困難である。
（離散制御）
高い応答性を有するＤＣ／ＤＣコンバータの制御方式として離散制御がある。図２０はＰＩ制御と離散制御の概略を示している。図２０（ａ）に示すＰＩ制御では、出力と指令値とのエラー分を検出して操作量を求め、制御の応答周波数に応じて徐々に追従する。
これに対して、図２０（ｂ）に示す離散制御では、ＤＣ／ＤＣコンバータの主回路のモデルと検出値を用いて、１サンプル後に制御値が目標値と一致するために必要な操作量を求める。その操作量を主回路へ与えることにより、指令値と制御値とを次のサンプル点において一致させる非線形制御を行う。
離散制御は、入力及び出力を状態変数とする回路状態を離散モデルで展開して得られる状態方程式について、サンプリング周期（ｋs＋１）番目の制御値が目標値と等しくなるようにパルス幅ΔＴ（ｋ）をサンプリング周期ごとに演算し、求めたパルス幅ΔＴ（ｋ）によるスイッチング動作によって出力を制御する。
離散制御は、理想状態においてスイッチング周波数がそのまま最大の制御応答となる。このとき、離散制御の操作量は、モデル化された主回路の関係式と検出値から求める。
非特許文献１では、電圧検出値のみを用いた制御が提案されている。また、非特許文献２−４では、遅延に対して推定し補償する制御について記述されている。また、非特許文献５では、ディジタル制御において、平均化により生じる遅延時間が与える安定性への影響について言及されている。
これまでにＨｉｇｈ／Ｌｏｗパルス運転による制御について、インダクタ電流ｉLを検出値として用いるＩLref制御が提案されている（非特許文献６）。このＩLref制御は、インダクタ電流を目標値として、出力電流Ｉoutを変動外乱とみなして行う出力制御である。非特許文献７では、スイッチング周波数200kHzの条件において、Low 12VからHigh 120Vへの108Vの遷移を518μsで実現することが示されている。
A. Kawamura, T. Haneyoshi, and R. G. Hoft: "Deadbeat Controlled PWM Inverter with Parameter Estimation Using Only Voltage Sensor", IEEE transactions on Power Electronics, Vol. 3, Issue 2, pp. 118-125 (1988) C. Li, S. Shen, M. Guan, J. Lu, and J. Zhang: "A Delay-compensated Deadbeat Current Controller for AC Electronic Load", In Proceeding of the 25th Chinese Control Conference, CCC 2006, pp. 1981-1985 (2006) K. Hung, C. Chang, and L. Chen : "Analysis and Implementation of a Delay-compensated Deadbeat Current Controller for Solar Inverters", In Proceeding of Circuits, Devices and Systems, Vol. 148, pp. 279-286 (2001) T. Nussbaumer, M. L. Heldwein, G. Gong, S. D. Round, and J. W. Kolar: "Comparison of Prediction Techniques to Compensate Time Delays Caused by Digital Control of a Three-Phase Buck-Type PWM Rectifier System", IEEE Transactions on Industrial Electronics, Vol. 55, Issue 2, pp. 791-799 (2008) J. Chen, A. Prodic, R. W. Erickson, and D. Maksimovic: "Predictive Digital Current Programmed Control", IEEE Transactions on Power Electronics, Vol. 18, Issue 1, pp. 411-419 (2003) S. Mizushima, A. Kawamura, I. Yuzurihara, A. Takayanagi, and R. Ohma : "DC Converter Control Using Deadbeat Control of High Switching Frequency for Two-type Operation Modes", In Proceeding of the 40th Annual Conference of the IEEE, IECON 2014, Vol. 1, pp. 5029-5034 (2014) S. Mizushima, H. Adachi, A. Kawamura, I. Yuzurihara, and R. Ohma : "High/Low Pulse Generation of Deadbeat Based High Power DC-DC converter with Very Short Rise Time", In Proceeding of the 8th International Power Electronics and Motion Control Conference of the IEEE, IPEMC-ECCE Asia 2016, Vol. 1, pp. 609-615 (2016)
ＤＣ／ＤＣコンバータのＨｉｇｈ／Ｌｏｗパルス運転では、Ｌｏｗ側電力からＨｉｇｈ側電力へ遷移する際の立ち上がりに要する遷移時間、及びＨｉｇｈ側電力からＬｏｗ側電力へ遷移する際の立ち下がりに要する遷移時間が遅い場合には、遷移区間で不安定なプラズマが生じ、不均一な薄膜生成の要因になる。そのため、立ち上がりと立ち下がりを高速化して遷移時間を短縮することが求められている。
高速応答のためスイッチング周波数を高周波化すると、電圧や電流の検出値を取得する際において、主回路と制御部との間で生じる遅延時間による影響が無視できなくなる。遅延時間として、検出器での取得遅延、離散制御等の操作量を算出する際の計算遅延、ＤＣ／ＤＣコンバータのスイッチングデバイスの反応遅延等がある。
Ｈｉｇｈ／Ｌｏｗパルス運転等の異なる電圧レベル間の電圧切替を定電圧離散制御を行う際に、検出出力電圧ｖoを低速の検出出力電出により検出し、取得した検出出力電圧を用いて制御を行うと、検出出力電圧ｖoは出力電圧の検出の際に発生する遅延時間の影響を大きく受けることになる。そこで、異なる電圧レベル間の電圧切替を定電圧離散制御で行う場合において、低速の検出出力電圧の影響を抑制し、遅延時間による制御の影響を抑制すること、高速電圧間の遷移を安定して行うこと、及び定電圧状態において安定した制御を行うことが求められる。
本発明は前記した課題を解決し、異なる電圧レベル間の電圧切替を行う定電圧離散制御において、低速の検出出力電圧の影響を抑制し、遅延時間による制御の影響を抑制すること、高速電圧間の遷移を安定して行い、定電圧状態において安定した制御を行うことを目的とする。
本発明は、異なる電圧レベルを切り替えて出力する電圧切替の定電圧離散制御において、（i）ゲインＡ（Ａ1，Ａ2）の設定、及び（ii）出力電圧ｖodetの採用により、低速の検出出力電圧の影響を抑制し、遅延時間による制御の影響を抑制する。
本発明の離散制御は、現時点からｎサンプル後の時点において指令値とおりの出力が得られるようにするパルス幅ΔＴを決定する制御であり、ｎは任意の整数とすることができ、ｎを“１”とした場合には１サンプル後の時点を制御する。
（i）本発明は、検出出力電圧ｖoの項を削除することにより検出出力電圧の影響を抑制する。検出出力電圧ｖoの項を削除は、主回路の入出力関係において指令値に対する出力電圧のゲインＡ（Ａ2）を離散制御における周期に応じて定めることで行う。定電圧離散制御により電圧を維持する維持区間において、検出出力電圧ｖoの項を削除して、高速な検出が可能なキャパシタンス電流ｉcのみを検出値とすることにより、低速の検出出力電圧の影響を抑制する。
また、電圧レベルの切替制御の高速化に伴って、出力の形成時に発生するオーバーシュートやアンダーシュートが顕著となる。本発明は、定電圧離散制御によって電圧をＨ／Ｌ間で遷移させる遷移区間と維持区間との間の緩衝駆動回路において、ゲインＡ１（ＡH1、ＡL1）を指令電圧に対する追従特性を定める係数として用いる。ゲインＡH1をＨｉｇｈ電力側の指令電圧ＶHrefに対する追従特性を定める係数として用い、ゲインＡL1をＬｏｗ電力側の指令電圧ＶLrefに対する追従特性を定める係数として用いる。
（i）緩衝期間のゲインＡ1を（i）の維持区間のゲインＡ2よりも小さなゲインとすることにより、オーバーシュート及びアンダーシュートを抑制する。
（ii）離散制御において、低速の検出出力電圧に代えて、キャパシタ電流から推定した出力電圧ｖodetを用いることにより、遅延時間の影響を抑制する。
本発明は、スイッチング回路を含む主回路と制御部とを備え、直流入力を異なる２つの電圧レベルの高周波出力に変換するＤＣ／ＤＣコンバータにおいて、
制御部は、
遷移前の電力レベルと遷移後の電力レベルの各電力レベルの間において、
遷移前の電力レベルと遷移後の電力レベルの間の遷移区間を定電流制御で行う第１のモード、
遷移前の電力レベル及び遷移後の電力レベルの各電圧を保持する維持区間を定電圧制御で行う第３のモード、
及び、
前記遷移区間から前記維持区間との間の緩衝区間を定電圧制御で行う第２のモード
の３モードを備える。
第１のモード及び第２のモードにおいて、低速の検出出力電圧に代えて、キャパシタ電流から推定した出力電圧ｖodetを用いるのは、出力電圧の検出速度がコンデンサ電流の検出速度と比較して低速であるために生じる遅延時間の影響を抑制するためである。第２のモードにおいて出力電圧の高速検出が可能である場合には、、キャパシタ電流から推定した出力電圧ｖodetを用いることなく、検出出力電圧を用いても良い。
第１のモード、第２のモード、及び第３のモードの各モードの内、
・第１のモード及び前記第２のモードにおいて、フィードバックする出力電圧はキャパシタンス電流に基づく推定出力電圧であり、
・第２のモードにおいて、主回路のゲインＡ1は、第２のキャパシタンス電流指令値を第１のキャパシタンス電流指令値よりも小とする値であり、
・第３のモードにおいて、主回路のゲインＡ2は、第３のモードの電圧検出値を相殺する値である。この３つのモードを順に繰り返して、複数の電力レベルの高周波を出力する。
ゲインＡ1は、第２のモードの緩衝区間におけるオーバーシュートやアンダーシュートを抑制するように設定する。ゲインＡ2は、第３のモードの定電圧区間において離散制御上の電圧検出値の項を相殺して、低速の電圧検出による影響が解消されるように設定する。
（ゲインＡ1）
ゲインＡ1は、第２のモードのキャパシタ電流指令値を、第１のモードのキャパシタ電流指令値よりも小さくする範囲の値である。ここで、第２のモードのキャパシタ電流指令値は、電圧指令値と第２のモードの検出電圧値との差分と、ゲインＡ１との積算値である。
（ゲインＡH1）
ゲインＡ1において、Ｈｉｇｈ電力側のゲインＡH1は
の範囲である。なお、ＶHrefはＨｉｇｈ電力側の電圧指令値である。
（ゲインＡL1）
ゲインＡ1において、Ｌｏｗ電力側のゲインＡL1は
の範囲である。なお、ＶLrefはＬｏｗ電力側の電圧指令値である。
（ゲインＡ2）
並列接続された各相のインダクタンスＬとコンデンサＣの直並列回路からなるn相のＬＣ回路を備えるＤＣ／ＤＣコンバータの主回路において、制御部のn相インターリーブによる離散制御は、
Ｔsを制御部の制御周期、
Ｔdを制御部から主回路までの遅延時間、
Ｌを主回路のインダクタンス成分
とするとき、
ゲインＡ2はＬＣ回路の検出出力電圧に係る係数を零に調整して前記検出出力電圧の項を削除する値とすることにより、低速の検出出力電圧の影響を受けることなく高周波を出力することができる。
ｎ相インターリーブによる離散制御では、Ａ2は制御周期Ｔsと遅延時間Ｔdの和（Ｔs＋Ｔd）と、主回路の前記インダクタンス成分Ｌとの比（（Ｔs＋Ｔd）／Ｌ）のｎ倍の値（ｎ（Ｔs＋Ｔd）/Ｌ）とする。例えば、３相インターリーブによる離散制御では、ゲインＡ2は、Ａ2＝３（Ｔs＋Ｔd）/Ｌとすることにより、離散制御の式において検出出力電圧ｖoの項は削除される。検出出力電圧ｖoの項を削除して、高速な検出が可能なキャパシタンス電流ｉcのみを検出値とすることにより、低速の検出出力電圧の影響を抑制する。
（ＤＣ／ＤＣコンバータの制御方法）
スイッチング回路を含む主回路と制御部とを備え、直流入力を異なる複数の電圧レベルの高周波出力に変換するＤＣ／ＤＣコンバータの制御方法において、制御部は、遷移前の電力レベルと遷移後の電力レベルの各電力レベルの間において、
遷移前の電力レベルと遷移後の電力レベルの間の遷移区間を定電流制御で行う第１のモード、
遷移前の電力レベル及び遷移後の電力レベルの各電圧を保持する維持区間を定電圧制御で行う第３のモード、
及び、
遷移区間から維持区間との間の緩衝区間を定電圧制御で行う第２のモード
の３モードである。
第１のモード、第２のモード、及び第３のモードも各モードの内、
・第１のモード及び前記第２のモードにおいて、フィードバックする出力電圧としてキャパシタンス電流に基づく推定出力電圧を用いる。
・第２のモードにおいて、前記主回路のゲインＡ1として、第２のキャパシタンス電流指令値を第１のキャパシタンス電流指令値よりも小とする値を用いる。
・第３のモードにおいて、前記主回路のゲインＡ2として、第３のモードの電圧検出値を相殺する値を用いる。
３つのモードを順に繰り返して、複数の電力レベルの高周波を出力する。
第２のモードにおいて、推定出力電圧に代えて検出出力電圧をフィードバックの出力電圧としても良い。
本発明のＤＣ／ＤＣコンバータによれば、検出出力電圧ｖoの項を削除することにより電圧検出の影響を抑制する。、主回路の入出力関係において指令値に対する出力電圧のゲインＡ（Ａ2）を離散制御における周期に応じて定めることにより検出出力電圧ｖoの項を削除し、定電圧離散制御により電圧を維持する維持区間において、高速な検出が可能なキャパシタンス電流ｉcのみを検出値とすることにより、低速の検出出力電圧の影響を抑制する。また、離散制御において、低速の検出出力電圧に代えて、キャパシタ電流から推定した出力電圧ｖodetを用いることにより、遅延時間の影響を抑制する。
本発明のＤＣ／ＤＣコンバータの概略構成例を説明するための図である。 本発明のＤＣ／ＤＣコンバータにおいて１相の降圧型ＤＣ／ＤＣコンバータの回路を示す図である。 本発明のＤＣ／ＤＣコンバータにおいて制御回路（コントローラ）と主回路間の遅延時間Ｔdの関係を説明するための図である。 制御回路（コントローラ）と主回路との周期関係において遅延時間Ｔdが無い場合を説明するための図である。 制御回路（コントローラ）と主回路との周期関係において遅延時間Ｔdが有る場合を説明するための図である。 本発明において、制御回路（コントローラ）と主回路との周期関係において遅延時間Ｔdが有る場合を説明するための図である。 制御周期Ｔsと遅延時間Ｔdとの関係及び積分区間を説明するための図である。 ３相インターリーブ方式の適用例を説明するための図である。 ３相インターリーブ方式による降圧型ＤＣ／ＤＣコンバータの概略構成を説明するための図である。 図９の降圧型ＤＣ／ＤＣコンバータ回路の等価回路を説明するための図である。 ３相インターリーブ方式の双方向降圧チョッパ回路の一つの相の等価回路を説明するための図である。 平均電流を取得する平均区間を説明するための図である。 定電圧制御と定電流制御とを組み合わせた制御形態を説明するための図である。 本発明の離散制御のＨｉｇｈ／Ｌｏｗパルス運転における各モードを説明するための図である。 本発明の離散制御の各モードの制御形態、及び各パラメータを説明するための図である。 本発明の３相による離散制御の各モードの制御形態を説明するための図である。 本発明のモードI、モードII、及びモードIIIによる離散制御における信号状態を説明するための図である。 Ｌｏｗ電力側からＨｉｇｈ電力側への移行時のモード遷移の一例を説明するためのフローチャートである。 本発明のＤＣ／ＤＣコンバータを直流電源装置、交流電源装置の適用例を説明するための図である。 ＰＩ制御と離散制御の概略を説明するための図である。
本発明のＤＣ／ＤＣコンバータ、及びＤＣ／ＤＣコンバータの制御方法について図を用いて説明する。以下、図１を用いて本発明のＤＣ／ＤＣコンバータの概略構成例を説明し、図２〜７を用いて本発明の離散制御について１相の場合を説明し、図８〜図１２を用いて本発明の離散制御について多相の場合を説明する。図１３〜図１８を用いて本発明の離散制御の各モードを説明する。
（本発明のＤＣ／ＤＣコンバータの概略構成）
本発明のＤＣ／ＤＣコンバータの概略構成について図１を用いて説明する。本発明のＤＣ／ＤＣコンバータ１は、入力電圧Ｖinを入力とし、検出出力電圧vo及び負荷電流ｉRを出力する主回路（ＬＣチョッパ回路）２、主回路２のスイッチングデバイスのオン／オフ動作を制御するスイッチング信号を生成するスイッチング信号生成部５、主回路２及び負荷７からの検出信号を入力してパルス幅ΔＴ（ｋ）を演算し、演算したパルス幅ΔＴ（ｋ）をスイッチング信号生成部５に出力する制御部６を備える。
主回路２のＬＣチョッパ回路は、インダクタンスＬとキャパシタンスＣの直並列接続で構成されるＬＣ回路４と、入力電圧Ｖinを多相でスイッチング制御を行い、形成したインダクタンス電流ｉLをＬＣ回路４に供給するスイッチング回路３とを備える。
制御部６は、スイッチング回路３のスイッチングデバイスのオン／オフ動作を制御するスイッチング信号のパルス幅ΔＴ（ｋ）を演算する。パルス幅ΔＴ（ｋ）はスイッチングの１周期内において、スイッチングデバイスのオン状態の時間幅を定める。制御部６は、パルス幅ΔＴ（ｋ）の長短によってＬＣ回路４を経て負荷７に供給する電力を制御する。制御部６は、スイッチング周期の時間幅をＴsとした場合には、時間幅Ｔに対するパルス幅ΔＴ（ｋ）のデューティー比Duty（＝ΔＴ（ｋ）／Ｔs）を演算し、このDutyに基づいて制御を行っても良い。制御部６は、指定値の形態に応じて電圧制御、電流制御、及び電力制御の各制御形態で行う。
制御部６は、図２０（ｂ）に示したように、サンプリング周期（ｋs＋１）番目の出力を制御値とし、この制御値が目標値である指令値と等しくなるようにパルス幅ΔＴ（ｋ）をサンプリング周期ごとに演算し、求めたパルス幅ΔＴ（ｋ）によってスイッチング動作を制御する離散制御を行う。制御部６は、離散制御において、主回路２中の相電流を含む制御電流に基づいて所定周期で定電流制御を行い、主回路２のスイッチング回路３のスイッチングデバイス（図示していない）を駆動するスイッチング信号のパルス幅ΔＴ（ｋ）の演算をサンプリング周期Ｔs毎に行う。多相インターリーブによる離散制御では、各相の相電流を合成した合成電流を用いて制御信号とする。なお、ここでは、スイッチング周期としてサンプリング周期を用いている。
制御部６は、合成電流を含む制御電流の定電流制御により演算されたパルス幅ΔＴ（ｋ）を各相電流のパルス幅ΔＴ（ｋ）とする。制御電流を定電流制御することによって、ステップ応答は電流のステップ応答となり電圧のステップ応答でなくなるため、出力電圧の二次振動電圧は抑制される。
本発明のスイッチング信号生成部５は、制御部６が演算したパルス幅ΔＴ（ｋ）を各相のパルス幅ΔＴ（ｋ）として各相のスイッチング信号を生成する。パルス幅ΔＴ（ｋ）の演算において、相電流を合成して得られる合成電流を含む制御電流に基づいてパルス幅ΔＴ（ｋ）を演算する。この演算において、制御電流は相電流の合成電流に基づくものであるため、各相のパルス幅ΔＴ（ｋ）の重なりによる制限を除くことができ、各相のパルス幅ΔＴが互いに重なることを許容したパルス幅ΔＴ（ｋ）を求めることができる。
（離散制御）
本発明の離散制御は、現時点からｎサンプル後の時点において指令値とおりの出力が得られるようにするパルス幅ΔＴを制御する。なお、ｎは任意の整数とすることができ、ｎを“１”とした場合には１サンプル後の時点を制御する。
電流や電圧の状態変数をｎサンプル後に整定させるためにフィードバックゲインを定める制御が知られている。この制御はデッドビート制御と称される。本発明の離散制御は、ｎサンプル後に所定値に向けて制御するという点においてこのデッドビート制御御と類似しているが、フィードバックゲインの取得に代えて、離散制御に必要な操作量として各制御周期の電力を定めるパルス幅ΔＴを決定する。
離散制御において、制御量が１サンプル後の指令値に追従するために必要な操作量を導出するため、制御対象の主回路の状態方程式を用いてモデル化する。なお、本発明のＤＣ／ＤＣコンバータの制御において、商用交流信号の単相交流、多相交流と区別するために、所定周期の一連の制御信号を１相として行う制御を１相の制御と称し、所定周期の一連の制御信号を互いに位相をずらして複数備えて行う制御を多相の制御と称する。本発明のＤＣ／ＤＣコンバータは、相が１相の場合に限らず複数相の場合についても適用することができる。以下、はじめに１相の場合について説明し、次に複数相の場合について説明する。相が複数相（ｎ相）の場合については３相の場合について説明する。
〈主回路の状態方程式〉
図２は１相の降圧型ＤＣ／ＤＣコンバータの回路例を示している。ＤＣ／ＤＣコンバータは、入力電圧Ｖinと負荷ＲLとの間に、直列接続されたスイッチングデバイスＳ1Aと、並列接続されたスイッチングデバイスＳ2Aを備えたスイッチング回路と、スイッチング回路及び負荷に対して直列接続されたインダクタンスＬAと、同じくスイッチング回路及び負荷に対して並列接続されたキャパシタンスＣを備えたＬＣ回路とを備える。
このＤＣ／ＤＣコンバータにおいて、スイッチングデバイスＳ1A、Ｓ2AによってＬＣ回路に対する入力電圧をｕ1（ｔ）とすると、ＬＣ回路の回路方程式は次式で表される。
上記回路方程式から以下の状態方程式が得られる。
ただし、ｘ（ｔ）、Ａ、Ｂ、ｕ（ｔ）は以下の通りである。
〈遅延時間を考慮した離散制御式の導出〉
次に、主回路の状態方程式を用いて離散制御式を導出する。式（２），（３）の状態方程式の一般解は、入力ｕ1（τ）が一定である区間ごとに分割して次式（４）で表される。
式（４）の一般解を用いて、離散制御の指令値と操作量の関係式を導出する。ここで、制御部（コントローラ）の制御と主回路の動作との間には、検出器において電圧や電流の検出値を取得する際の取得遅延、制御部において検出値から操作量を算出する際の計算遅延、また、主回路においてスイッチングデバイスがゲート信号を受けてから動作するまでの動作遅延等により、遅延時間が存在する。遅延時間は、制御対象である実回路と制御モデルとの誤差となり、離散制御の精度に問題が生じ、制御発振の原因となることもある。
遅延時間を考慮するために、遅延時間の項を導入した離散制御式を導出し、主回路の出力を指令値に制御する操作量を導出する。制御回路（コントローラ）は、離散制御式に基づいて主回路のスイッチングを制御する操作量として、入力電圧をＯＮ／ＯＦＦして出力を制御するパルス幅ΔＴ（ｋ）を生成する。以下、遅延時間をＴdで表す。
スイッチング回路のスイッチング動作は、制御部から出力されるゲート信号により行われる。スイッチング動作は、１相のゲート信号で行う他、複数の相（ｎ相）による多相ゲート信号で行うことができ、多相ゲート信号によるスイッチング動作は多相インターリーブとなる。
以下、はじめに１相の場合の離散制御式について説明し、次に複数相（ｎ相）の場合の離散制御式について説明する。なお、相が複数相（ｎ相）の場合については３相の場合について説明する。
（１相の離散制御式）
以下、スイッチング動作を１相で行う場合について、遅延時間Ｔdを考慮した離散制御式の導出を説明する。
遅延時間Ｔdは前記した種々の要因に依存して時間幅が変動する。図３は遅延時間Ｔdがサンプリング周期Ｔsの１周期以内であると仮定した場合を示している。図３において、主回路の制御周期をｋで示し、制御部（コントローラ）の制御周期（サンプリング周期）をｋsで示している。
離散制御は、主回路の制御周期ｋの１周期後において、主回路の出力が指令値に追従するように制御する。このために、制御部（コントローラ）の制御周期の時点ｋsにおいて、主回路の制御周期の１周期の終わりである時点（ｋ＋１）までの状態方程式の一般解を求める。遅延時間Ｔdを考慮するために、一般解に遅延時間Ｔdの項を導入して離散制御の操作量であるパルス幅ΔＴ（ｋ）を求める。
制御部（コントローラ）は、主回路の制御周期の時点（ｋ＋１）において制御量が指令値に一致するための操作量をｋs時点で算出し、この操作量に基づいてパルス幅ΔＴ（ｋ）を求める。スイッチング回路は、求めたパルス幅ΔＴ（ｋ）に基づいて形成したゲート信号により主回路のスイッチングデバイスを開閉する。
状態方程式（２）、（３）において、状態方程式の一般解ｘ（ｔ）はインダクタンス電流ｉLA（ｔ）と検出出力電圧vo（ｔ）を含んでいる。
操作量の算出において、インダクタンス電流ｉLA（ｔ）は、式の上では制御周期の各時点の値を用いる。インダクタンス電流ｉLA（ｔ）はスイッチング時のリプル成分を含むため、１相では主回路の周期ｋの１周期内で電流値が変動する。そのため、制御周期の各時点の値を用いる他、電流値の変動による影響を抑制するために、インダクタンス電流ｉLA（ｔ）の検出値を主回路の周期ｋの１周期の平均値から取得しても良い。なお、インダクタンス電流ｉLA（ｔ）のリプル成分は検出出力電圧voの上昇電圧や下降電圧に影響しないため、平均値には検出出力電圧voの変動による影響は反映されない。
入力電圧ｕ１（ｔ）についても式の上では制御周期の各時点の値を用いる。主回路の入力電圧ｕ1（ｔ）はゲート信号に応じたパルス状の入力波形となる。そのため、制御周期の各時点の値を用いる他、サンプリング時点が異なることによる検出電圧値の変動を避けるために、入力電圧においても制御周期ｋsの１サンプリング周期の平均値から取得しても良い。入力電圧ｕ1（ｔ）は入力電圧値Ｖinと零電圧の２つの値について、ゲート信号のパルス幅ΔＴ（ｔ）のデューティー（Ｄｕｔｙ）で定まる時間幅で出力されるため、制御周期ｋsの１サンプリング周期の平均値は（入力電圧値Ｖin×Ｄｕｔｙ）として計算される。ただし、時点（ｋs−１）で決定したＤｕｔｙは、一周期分の時間幅Ｔsに対するゲート信号の時間幅ΔＴ（ｋ−１）の比率ΔＴ（ｋ−１）／Ｔsによって表され、時点ｋsの検出値から導出されるΔＴ（ｋ）のＤｕｔｙは一周期分の時間幅Ｔsに対するゲート信号の時間幅ΔＴ（ｋ）の比率ΔＴ（ｋ）／Ｔsによって表される。
検出電流であるインダクタンス電流ｉLA（ｔ）や入力電圧ｕ１（ｔ）は、インターリーブの相数や遅延時間によっては、上記したように平均値を用いる必要がないため、制御周期の各時点の検出値を用いることができる。
式（４）の一般解を用いて、１相の場合において、遅延時間Ｔdを考慮した離散制御の操作量であるパルス幅ΔＴ（ｋ）は次式（５）で表される。
式（５）において、主回路の周期(k)のパルス幅ΔＴ（ｋ）は、ＬＣ回路において、主回路の次の周期（k+1）におけるｉLA（k+1）によるインダクタンスＬAの電圧成分ＬA・ｉLA（k+1）、及び制御周期（ｋs）における平均検出電流であるｉLA-ave（ｋs）によるインダクタンスＬA及びコンデンサＣの電圧成分（ＬA−（Ｔs＋Ｔd）２／２Ｃ）・ｉLA-ave（ｋs）、入力電圧（Ｔs＋Ｔd）・ｖo(ks）、ｉR（ｋs）によるコンデンサＣの電圧成分（（Ｔs＋Ｔd）２／２Ｃ）・ｉR（ｋs）の各電圧成分の入力電圧Ｖinに対する比率、及び前回の周期（ｋ-1）のパルス幅ΔＴ（ｋ-1）の項（Ｔd／Ｔs）・ΔＴ（ｋ-1）を有している。
パルス幅ΔＴ（ｋ）は、インダクタンス、キャパシタンス、及び抵抗の各素子の電圧成分の各電圧成分の入力電圧Ｖinに対する比率について、制御周期Ｔsに遅延時間Ｔdを加算した（Ｔs＋Ｔd）又は（Ｔs＋Ｔd）２の時間項を有する。また、前回のパルス幅ΔＴ（k-1）については、制御周期Ｔsで遅延時間Ｔdを除算した（Ｔd／Ｔs）の時間項の係数を有する。
式（５）のパルス幅ΔＴ（ｋ）は、検出値としてインダクタンス電流の平均値を用いた場合を示している。式（５）において、ｉLA-ave（ｋs）はインダクタンス電流ｉLAの平均値、Ｖo（ｋs）は検出出力電圧voである。時点ｋsでのインダクタンス電流の平均電流ｉLA-aveはスイッチングの一周期である［ｋs-1〜ｋs］の区間の平均値を用い、時点ｋsで導出する[k〜k+1]の平均値入力はＶin×Ｄｕｔｙ（＝ΔＴ（ｋ）／Ｔs）を用いる。
制御周期の各時点の検出値を用いる場合の離散制御式は、式（５）において平均値に代えて制御周期の各時点の検出値を用いることで得られる。
式（５）は、状態方程式の一般解ｘ（ｔ）を２次の展開式で近似した近似式であり、遅延時間Ｔdを含む（Ｔｓ＋Ｔｄ）について２次の項を含んでいる。状態方程式の一般解ｘ（ｔ）をより高次の展開式で近似することによって、ΔＴ（ｋ）の近似度を高めることができる。
式（５）で表されるパルス幅ΔＴ（ｋ）は遅延時間Ｔdの項を含む。この遅延時間Ｔdの項を含むパルス幅ΔＴ（Ｋ）に基づいて主回路のスイッチングデバイスを開閉することにより、遅延時間Ｔdを考慮した制御が行われる。
〈遅延〉
主回路の周期ｋに対する制御部（コントローラ）の制御周期ｋsの遅延時間Ｔdについて図４〜図７を用いて説明する。
〈遅延無しの場合〉
図４は遅延時間Ｔdが無い場合である。この場合には、主回路の周期ｋと制御部（コントローラ）の制御周期ｋsは一致する。
図４（ａ）〜（ｄ）は、制御部（コントローラ）におけるサンプリング、検出出力、指令値、及び操作量を示し、図４（ｅ），（ｆ）は、主回路におけるゲート信号、及び出力を示している。
主回路の周期ｋと制御部（コントローラ）の制御周期ｋsは一致しているため、検出出力（ｂ）と出力（ｆ）との間に時間的なずれは生じない。時点ｋsにおいて検出出力（ｂ）と指令値（ｃ）とに基づいて操作量であるパルス幅ΔＴ（ｋ）が形成される。このパルス幅ΔＴ（ｋ）は、時点（ｋ＋１）において出力が指令値となるように制御を行う操作量である。主回路は、時点ｋと時点（ｋ＋１）との間の制御周期において、時点ｋsのパルス幅ΔＴ（ｋ）でスイッチングデバイスの閉動作を行い、出力が時点（ｋ＋１）において指令値に達するように制御する。
〈遅延有り（遅延時間Ｔdの考慮無し）の場合〉
図５は遅延がある場合であって、離散制御の操作量であるパルス幅ΔＴ（ｋ）に対して遅延時間Ｔdを考慮しない場合を示している。遅延によって、主回路の周期ｋと制御部（コントローラ）の制御周期ｋsとの間に遅延時間Ｔd分のずれが生じる。
図５（ａ）〜（ｄ）は、制御部（コントローラ）におけるサンプリング、検出出力、指令値、及び操作量を示し、図５（ｅ），（ｆ）は、主回路におけるゲート信号、及び出力を示している。
主回路の周期ｋと制御部（コントローラ）の制御周期ｋsとの間には遅延時間Ｔdのずれがあり、制御部（コントローラ）の検出出力（ｂ）は主回路で出力される出力（ｆ）からＴdだけ遅れて検出される。図示する検出出力（ｂ）は遅延が無い場合の時点ｋsに対して遅延時間Ｔdだけ前の時点ｋsにおける出力波形を示している。
形成されるパルス幅ΔＴ（ｋ）は、時点ｋsにおいて検出出力（ｂ）と指令値（ｃ）とに基づいて、時点ｋsにおいて出力が指令値に追従するための操作量である。このパルス幅ΔＴ（ｋ）の形成において、制御部（コントローラ）の制御周期ｋsは主回路の周期ｋよりも遅延時間Ｔdだけ遅れているため、出力と検出出力との間には検出出力（ｂ）に示されるような検出誤差が生じる。なお、図５（ｂ）に示す検出誤差は、出力（図中の四角で表される）と検出出力（図中の×印で表される）との差分であり、時点（ｋs＋１）における検出誤差を示している。
主回路は、時点ｋと時点（ｋ＋１）との間の制御周期において、遅延時間Ｔdだけ遅れた時点ｋsで得られたパルス幅ΔＴ（ｋ）を時点ｋで取得してスイッチングデバイスを閉動作する。主回路の操作量であるパルス幅ΔＴ（ｋ）は、遅延時間Ｔdによる出力誤差を含む検出出力に基づいて形成されているため、パルス幅ΔＴ（ｋ）のゲート制御を［ｋs〜ｋs+1］の間で完了させるには十分な時間が得られず、パルス幅ΔＴ（ｋ）によって制御される出力は指令値との間に出力誤差（図５（ｆ））が生じる。検出値の誤差と出力の誤差は、発振の要因となる。
〈遅延有り（遅延時間Ｔdを考慮した）の場合〉
図６は遅延がある場合であって、離散制御の操作量であるパルス幅ΔＴ（ｋ）において遅延時間Ｔdを考慮した場合を示している。電圧や電流の検出値を取得する際の検出器での取得遅延、離散制御等の操作量を算出する際の計算遅延、ＤＣ／ＤＣコンバータのスイッチングデバイスの反応遅延等の遅延によって、主回路の周期ｋと制御部（コントローラ）の制御周期ｋsとの間に遅延時間Ｔd分のずれが生じる。
図４で示した遅延が無い制御と同様に、時点ｋsの値を用いて時点（ｋs＋１）を予測すると、操作量を求めるための検出出力に遅延時間Ｔdのずれによる遅れ分が含まれることにより、操作量に誤差が生じる。
そこで、本発明による制御ではこの遅延時間Ｔdによる誤差を抑制するために、制御部の制御周期区間［ｋs〜ｋs+1］において、時点ｋsの検出信号の値を用いた時点（ｋs＋１）の予測に代えて、時点（ｋs＋１）から遅延時間Ｔd分だけ後の時点（（ｋs＋１）＋Ｔd）を予測する。この予測時点は主回路の制御周期の時点（ｋ＋１）である。時点ｋsの離散制御によって、時点ｋsから（（ｋs＋１）＋Ｔd）経過後の時点（ｋ＋１）において、制御対象が指令値に追従するための操作量（パルス幅ΔＴ（ｋ））を求める。
図６（ａ）〜（ｄ）は、制御部（コントローラ）におけるサンプリング、検出出力、推定出力（平均値）、指令値、及び操作量を示し、図６（ｅ），（ｆ）は、主回路におけるゲート信号、及び出力を示している。
主回路の周期ｋと制御部（コントローラ）の制御周期ｋsとの間には遅延時間Ｔdのずれがあるため、検出出力（ｂ）は出力からＴdだけ遅れて検出される。図６（ｂ）の検出出力（濃い線で示す）は出力（淡い線で示す）に対して遅延時間Ｔd遅れて検出される状態を示している。
本発明は、時点（ｋ＋１）の操作量であるパルス幅ΔＴ（ｋ）を、時点ｋsの検出出力（ｂ）と指令値（ｃ）、及び前回のパルス幅ΔＴ（ｋ−１）に基づいて形成する。
ここで、時点ｋにおいてパルス幅ΔＴ（ｋ）の形成に用いる時点ｋsの検出値は、時点ｋの値ではなく遅延時間Ｔdだけ遅れた値であることから、本発明では、前回のパルス幅ΔＴ(k-1)及び時点ｋsの検出値に対して遅延時間Ｔdを補償して、時点ksから遅延時間Ｔd後の時点に当たる時点ｋでの値を求める。パルス幅ΔＴ（ｋ）において遅延時間Ｔdの補償を補償することにより遅延時間Ｔdによる検出誤差を解消する。
制御部で生じる遅延時間Ｔdにより、主回路側から見ると制御側のパルス周期ｋsはＴdだけ遅れているように認識され、一方、制御側から見ると主回路側の周期ｋは遅延時間Ｔdだけ進んでいるように認識される。
そのため、主回路側から見ると、制御部の時点ｋsの検出値は遅延時間Ｔdだけ遅れているため、主回路の時点kにおいて制御部の検出値は遅延時間Ｔd分の遅れがある。本発明は、制御側において、前回のパルス幅ΔＴ(k-1)、及び時点ｋsの検出値について遅延時間Ｔdを補償した値を求め、この補償した値を用いて時点ｋのパルス幅ΔＴ（ｋ）を形成する。このパルス幅ΔＴ（ｋ）は主回路の時点ｋから周期ｋで行う操作量である。
主回路は制御側から見て遅延時間Ｔd分進んでいるが、遅延時間Ｔdが補償されたパルス幅ΔＴ（ｋ）の操作量を用いてゲートを制御することによって、遅延時間Ｔdによる誤差は解消される。このとき、主回路の周期ｋは時点ｋと時点（ｋ＋１）の区間であり、この区間においてパルス幅ΔＴ（ｋ）の操作量でゲートを制御する。
なお、周期ｋの［ｋ〜ｋ＋１］間のパルス幅ΔＴ（ｋ）の形成で用いる検出値は、時点ｋから遅延時間Ｔdだけ以前の時点ｋsの検出値を時点ｋの値としてそのまま用いる他、時点ｋsよりも以前のパルス周期ｋsでの所定区間内の値から得られる推定値を用いることができる。所定区間内の値から得られる推定値を用いることにより、パルス周期ｋsの周期内において検出値が変動することによる検出誤差を回避することができる。
所定区間内の値を用いた検出値の推定では、例えば、［ｋs-1〜ｋs］の区間におけるキャパシタンス電流ｉcの検出値の平均値を求め、この平均値による推定値を時点ｋsでのキャパシタンス電流ｉcの検出値とし、この検出値を用いて周期ｋの［ｋ〜ｋ＋１］間でのゲート制御を行うパルス幅ΔＴ（ｋ）を形成する。
このパルス幅ΔＴ（ｋ）の形成において、制御部（コントローラ）の制御周期ｋsは主回路の周期ｋよりも遅延時間Ｔdだけ遅れているが、時点（ｋs＋１）を予測するのではなく、時点（ｋs＋１）から遅延時間Ｔd分だけ後の（（ｋs＋１）＋Ｔd）時点である主回路の制御周期の時点（ｋ＋１）を予測する。主回路は、時点ｋと時点（ｋ＋１）との間に制御周期［ｋ〜ｋ＋１］において、遅延時間Ｔdだけ遅れた時点ｋsで得られたパルス幅ΔＴ（ｋ）によりスイッチングデバイスを閉動作する。
前記式（５）で示した、遅延時間Ｔdを考慮した離散制御の操作量パルス幅ΔＴ（ｋ）は、遅延時間Ｔdと制御周期の時点（ｋ＋１）の相当する制御周期Ｔsの時間項（Ｔs＋Ｔd）を考慮している。
制御部（コントロール）側において、時点ｋsから遅延時間Ｔdだけ遅れた時点において検出される値は、主回路側の周期ｋと一致する。そのため、主回路側から見ると、主回路の周期ｋで得られる操作量（パルス幅ΔＴ（ｋ））は、主回路の状態を正しく認識した操作量となり、遅延時間Ｔdによる主回路と制御側での誤差が解消された状態となる。
これにより、パルス幅ΔＴ（ｋ）のゲート制御に十分な時間を得ることができ、パルス幅ΔＴ（ｋ）によって制御される出力と指令値との間の出力誤差（（図６）中の破線の丸印）は抑制される。図６（ｂ）は時点（ｋs＋１）での検出誤差（出力に対する検出出力の差分）を示している。
（遅延時間Ｔdが１制御周期Ｔsを越える場合）
前記した遅延時間Ｔdを考慮した離散制御式の導出では、遅延時間Ｔdが主回路の周期ｋの１サンプリング周期Ｔs以内であると仮定した場合を示したが、遅延時間Ｔdが主回路の周期ｋの１サンプリング周期Ｔsを越える場合についても、予測時点を遅延時間Ｔdに応じて延ばすことによって操作量（パルス幅ΔＴ（ｋ））を同様の手法で定めることができる。
図７（ａ）は遅延時間Ｔdが１サンプリング周期Ｔs以内である場合を示し、図７（ｂ）は遅延時間Ｔdが１サンプリング周期Ｔsを越え２サンプリング周期２Ｔs以内である場合を示している。
図７（ａ）に示すように、遅延が制御周期ｋsの１サンプリング周期Ｔs以内である場合には、時点ｋsの検出出力及び指令値に基づいて、時点ｋsから１サンプリング周期Ｔsに遅延時間Ｔd分だけ後の（Ｔs＋Ｔd）の時点である主回路の制御周期の時点（ｋ＋１）を予測する。なお、多相インターリーブの場合においても、時点ｋsから１サンプリング周期Ｔsに遅延時間Ｔd分だけ後の（Ｔs＋Ｔd）の時点である主回路の制御周期の時点（ｋ＋１）を予測する。
なお、時点ｋsに対して［ｋs〜ｋ＋１］を状態方程式の積分期間として、（Ｔs＋Ｔd）後の時点（ｋ＋１）を予測し、［ｋ〜ｋ＋１］の制御期間においてパルス幅ΔＴ（ｋ）でスイッチング制御を行う。
図７（ｂ）において、遅延が制御周期ｋsの１サンプリング周期Ｔsを越え２サンプリング周期２Ｔs以内である場合には、時点ｋsの検出出力及び指令値に基づいて、時点ｋsから遅延時間Ｔdとサンプリング周期Ｔsを加算した（Ｔs＋Ｔd）後に主回路の制御周期の時点（ｋ＋２）を予測する。なお、遅延時間Ｔdが１サンプリング周期Ｔsを越えるため、時点ｋsから（Ｔs＋Ｔd）後の時点は時点（ｋ＋２）となる。
なお、時点ｋsに対して［ｋs〜ｋ＋２］を状態方程式の積分期間として、（２Ｔs＋Ｔd）後の時点（ｋ＋２）を予測し、［ｋ＋１〜ｋ＋２］の制御期間においてパルス幅ΔＴ（ｋ）でスイッチング制御を行う。
（３相インターリーブ方式の離散制御）
前記した（１相の離散制御式）では、１相における離散制御の操作量を示した。ここでは、ＤＣ／ＤＣコンバータの高速化の一手法である多相インターリーブ方式を適用してＤＣ／ＤＣコンバータを高速化する場合について、３相インターリーブ方式の降圧型ＤＣ／ＤＣコンバータの離散制御の操作量に拡張した３相の離散制御式を説明する。
図８は多相インターリーブ方式として３相インターリーブ方式を適用した例であり、３相の位相電流の場合のパルス幅ΔＴ（ｋ）の例について示している。
３相インターリーブ方式では、３相の各相の位相をそれぞれ１２０度ずつずらすことにより、リプル周波数が３倍となる。従って、３相インターリーブ方式では、１相と比べ、１／３の出力キャパシタの容量で同等の出力リプルが実現され、ＤＣ／ＤＣコンバータの電圧レベルに切り替える動作が高速化される。
図８（ａ）はスイッチングの１周期の時間幅Ｔにおいて、３相の位相電流の３つの位相電流のパルス幅ΔＴ（ｋ）が重なる例を示している。図８（ｂ）はスイッチングの１周期の時間幅Ｔsにおいて、３相の位相電流の内の２つの位相電流のパルス幅ΔＴ（ｋ）が重なる例を示している。図８（ｃ）は３相の位相電流について位相電流のパルス幅ΔＴ（ｋ）に重なりがない例を示している。
ｎ相の多相インターリーブによってスイッチング回路３をスイッチング動作させる場合には、主回路２のＬＣチョッパ回路に含まれるｎ個のインダクタンスＬ（Ｌ1〜Ｌn）にはそれぞれインダクタンス電流ｉL1〜ｉLnが流れる。制御部６は、これらのインダクタンス電流ｉL1〜ｉLnである各相電流を合成した合成電流ｉLを含む電流を制御電流として入力する。
制御電流は、各相電流のインダクタンス電流を合成した合成電流ｉLの他、合成電流ｉLから負荷電流ｉRを減算したキャパシタンス電流ｉCを用いても良い。
１相の離散制御式において、遅延時間Ｔdを考慮した離散制御の操作量は式（５）で表される。このパルス幅ΔＴ（ｋ）を３相インターリーブ方式の降圧型ＤＣ／ＤＣコンバータへ拡張することにより、３相インターリーブ方式によって高速化したコンバータの遅延時間Ｔdを考慮した離散制御の操作量が得られる。なお、ここでは３相インターリーブ方式について示すが、３相インターリーブは多相インターリーブの一例であって、３相以上の多相インターリーブ方式にも同様に適用される。
図９は３相インターリーブ方式による降圧型ＤＣ／ＤＣコンバータの概略構成を示している。スイッチングデバイスＳ1A、Ｓ2A及びインダクタンスＬA、スイッチングデバイスＳ1B、Ｓ2B及びインダクタンスＬB、並びにスイッチングデバイスＳ1C、Ｓ2C及びインダクタンスＬCは３相の各相を構成し、キャパシタンスＣ及び負荷抵抗ＲLを共通に備えている。
合成電流を制御電流として検出する定電流制御及び定電圧制御の制御電流および出力電圧の式を導出する。図１０（ａ），（ｂ）は図９の３相インターリーブ方式による降圧型ＤＣ／ＤＣコンバータ回路の等価回路であり、閉ループ自動制御応答の領域において、スイッチング周波数より充分長い時間帯域の等価回路を表している。
〈定電圧制御〉
図１０（ｂ）のＬＣＲ回路の等価回路は、検出出力電圧voを検出する定電圧制御を説明するための図である。なお、ここでは、ＬＣＲ回路で構成された降圧チョッパ回路を含むＤＣ／ＤＣコンバータの例を示している。
ＬＣＲ回路の等価回路において、入力電圧Ｕを入力したときのステップ応答で得られる検出出力電圧voは、以下の式で表される。
上記の式（６）は、検出出力電圧voが二次振動電圧であることを示し、オーバーシュートやアンダーシュートの発生を示唆している。
〈定電流制御〉
図１０（ａ）の等価回路において、各相の相電流ｉLA、ｉLB、及びｉLCの合成電流（ｉLA+ｉLB+ｉLC＝ｉL）を電流源で表し、３つのスイッチング回路のそれぞれのインダクタンスＬの合成インダクタンスを（Ｌ／３）で表している。この等価回路において、電流源から入力された入力電流（ｉL）による検出出力電圧voのステップ応答は、
で表される。
式 （７）は、検出出力電圧voのステップ応答が二次振動電圧を起こすことなく、（ＲL・ｉL）に向かって指数関数的に増加することを示している。
インダクタンス電流ｉLの合成電流の時間関数ｉL（ｔ）を以下の式（８）で定義すると、
となる。
合成電流（ｉL（ｔ））、キャパシタンス電流ｉC（ｔ）、及び検出出力電圧vo（ｔ）はそれぞれ以下の式（９）で表される。
式（９）で示される検出出力電圧vo（ｔ）は、式（７）で表される検出出力電圧vo（ｔ）から負荷抵抗ＲLが削除され、十分な時間が経過した後（ｔ→∞）の最終値は指令電圧Ｖrefに収束することを示している。
したがって、式（８）で示されるインダクタンス電流ｉL（ｔ）の合成電流を制御電流として定電流制御を行うことによって、二次振動電圧を生じさせることなく、ステップ応答を制御することができる。
なお、式（９）で示される検出出力電圧vo（ｔ）において、Ａｖは検出出力電圧vo（ｔ）と指令電圧Ｖrefとの差分値（Ｖref−Ｖo（ｔ））に乗じる係数である。例えば、係数Ａｖが大きいほど、差分値（Ｖref−Ｖo（ｔ））の大きさが強く反映されたステップ応答となる。
〈双方向降圧チョッパ回路の状態方程式〉
次に、３相インターリーブ方式の双方向降圧チョッパ回路の状態方程式を導出する。図１１は３相の内の一つの相の等価回路を示している。前記式（８）で表される合成電流（ｉL）を、定電流制御に適用した形態に変換するために、図９に示すｉL1，ｉL2，及びｉL3の合成電流であるｉL（＝ｉL1＋ｉL2＋ｉL3）の状態方程式を求め、パルス幅ΔＴとの関係式を導出する。
図９の各相のＳ1A〜Ｓ1C，Ｓ2A〜Ｓ2CのＯＮ／ＯＦＦ動作によって、ｕ１(τ)、ｕ２(τ)及びｕ３(τ)にはＶinまたは０の電圧が印加される。重ねの理を用いて表現すると、ｕ１(τ)に関しては図１１の等価回路で表される。図１１において、ｕ１(τ)は、Ｓ1AをオンとしＳ2Aをオフとした場合にはＶinとなり、Ｓ1AをオフとしＳ2Aをオンとした場合にはｕ１(τ)は０となる。但しＳ1BとＳ2B、Ｓ1CとＳ2Cの入力Ｖinは短絡状態とする。
ＬA＝ＬB＝ＬC＝Ｌとし、図１１において電圧ｕ1（ｔ）、ｕ2（ｔ）、及びｕ3（ｔ）における状態方程式を求め、これらを重ね合わせの理により３相インターリーブ方式の降圧ＤＣ／ＤＣコンバータの状態方程式を得る。
ただし、ｘ（ｔ）はインダクタンスLA、LB、LCの各電流ｉLA(t)、ｉLB(t) 、ｉLC(t)、及び検出出力電圧vo(t)の要素であり、ｕ（ｔ）は各相の入力電圧ｕ1（ｔ）、ｕ2（ｔ）、及びｕ3（ｔ）であり、Ａ2は各相のインダクタンスＬ、キャパシタンスＣ、及び抵抗Ｒの要素からなる係数の項であり、Ｂ2は各相のインダクタンスＬの要素からなる係数の項である。
前記した１相の場合と同様に、［（ｋs-1）〜ｋ］区間におけるＤｕｔｙをΔＴ（ｋ−１）／Ｔs、［ｋ〜（ｋ＋１）］区間におけるＤｕｔｙをΔＴ（ｋ）／Ｔsとすると、操作量であるパルス幅ΔＴ（ｋ）は以下の式（１１）で計算される。
これにより、操作量をΔＴ（ｋ）、指令値をｉL（ｋ＋１）として、遅延時間Ｔdを考慮した離散制御式は、１相では式（５）により導出され、３相では式（１１）により導出される。
なお、ｎ相のパルス幅ΔＴ（ｋ）は以下の式で表される。
（多相インターリーブの場合）
前記では、スイッチング動作を１相のゲート信号で行う場合について示しているが、多相インターリーブによってスイッチング動作を多相のゲート信号で行う場合についても同様とすることができる。
多相のスイッチング動作は、１相のゲート信号によるスイッチング動作と同様に、遅延時間Ｔdがサンプリング周期Ｔs以内である場合には、時点ｋsの検出出力及び指令値に基づいて、時点ｋsからサンプリング周期Ｔsに遅延時間Ｔd分を加算した（Ｔs＋Ｔd）の時点である主回路の制御周期の時点（ｋ＋１）を予測する。
多相のスイッチング動作では、操作量であるパルス幅ΔＴ（ｋ）の算出において、算出に用いる時点ｋsの検出値として平均値による推定値を用いる際に、平均区間はサンプリング周期Ｔsに代えてリプル周期Ｔrを用いる。例えば、Ａ相，Ｂ相，及びＣ相の３相インターリーブの場合、遅延時間Ｔdがサンプリング周期Ｔsよりも短いときには、Ａ相の時点ｋsAでは、遅延時間Ｔd遅延を考慮して主回路の時点ｋA＋１を予測し、主回路周期の周期ｋの区間［ｋA〜ｋA＋１］のパルス幅ΔＴ（ｋ）を決定する。
このとき、コンデンサ電流ｉCの時点ｋsAの検出値として、制御周期［ｋsC-1〜ｋsA］の区間の平均値を用いる。ここで、時点ｋsC-1は周期ｋsでのＣ相の時点であり、この制御周期の時間幅は１リプル周期Ｔr（＝Ｔs／３）である。なお、ｎ相の場合の１リプル周期ＴrはＴs／ｎである。
サンプリング時点ｋsにおいて、遅延時間Ｔdを考慮して、主回路の時点（ｋ＋１）を予測して［k〜k+1］のパルス幅ΔＴ(k)を決定する。このとき、検出値として平均値を用いる場合は、時点ｋから（１相分のリプル周期Ｔr＋遅延時間Ｔd）だけ前の区間の平均値を用いる。
また、遅延時間Ｔdが１サンプリング周期Ｔs以上で２サンプリング周期２Ｔs以内である場合には、時点ｋsの検出出力あるいは推定値、及び指令値に基づいて、時点ｋsからｎサンプリング周期Ｔsに遅延時間Ｔd分だけ後の（ｎＴs＋Ｔd）の時点である主回路の制御周期の時点（ｋ＋２）を予測する。なお、遅延時間Ｔdが１サンプリング周期Ｔsを越えるため、時点ｋsから（ｎＴs＋Ｔd）後の時点は時点（ｋ＋２）となる。
１相ではサンプリング周期Ｔsごとにパルス幅ΔＴ(k)を決定している。３相において、１相の場合に合わせて、遅延時間Ｔdが［０〜Ｔs］の間である場合には、時点ｋsにおいて[ｋ〜ｋ+1]のパルス幅ΔT(k)を決定し、遅延時間Ｔdが［Ｔｓ〜２Ｔs］の間である場合には、時点ｋsにおいて［ｋ+1〜ｋ+2］のパルス幅ΔＴ(k)を決定する。
３相インターリーブ方式の離散制御においても、１相の離散制御と同様に、検出するインダクタンス電流に含まれるリプル成分による変動の影響を抑制するために、インダクタンス電流ｉLA（ｔ）の検出値を平均値から取得する。
電流が周期変動する区間はリプル周波数の１周期分に相当する。このリプル周波数の１周期分の区間を平均値の取得区間とすることにより、リプル成分による変動を平均化する。１相の場合には、検出値の平均値を求める取得区間を、リプル周波数の１周期分である主回路の周期ｋの１周期とする。主回路の周期ｋの１周期は主回路のスイッチングデバイスのスイッチングの１周期である。
３相インターリーブ方式の場合においてもリプル周波数の１周期分とする。このリプル周波数の１周期分は、３相の場合にはスイッチングの主回路の周期ｋの１／３周期である。３相以上のｎ相の多相インターリーブについても同様であり、取得区間をスイッチングの主回路の周期ｋの１／ｎ周期として平均値を求める。
図１２は、（ａ）３相のスイッチング回路のＯＮ／ＯＦＦ状態と、（ｂ）１相によるスイッチングで流れる各インダクタンス電流ｉL１〜ｉL3と、（ｃ）３相によるスイッチングで流れる合成電流（ｉL１＋ｉL2＋ｉL3）を示している。平均電流を取得する区間は、１相ではスイッチング周期の1周期分であり、３相ではスイッチング周期の１／３周期分である。
（キャパシタンス電流ｉCによる離散制御）
遅延時間Ｔdを考慮した１相の離散制御式（５）、及び多相の離散制御式（１２）はインダクタンス電流ｉL（ｋ＋１）を指令値として導出している。
しかしながら、インダクタ電流ｉLを検出する直流電流センサや、検出出力電圧voを検出する絶縁アンプには、制御周期以上の遅延時間が見込まれる。このような場合には、式（５）あるいは式（１２）で導出したパルス幅ΔＴ（ｋ）では、スイッチング動作に十分な安定性が得られないことが予想される。
（キャパシタ電流ｉCを検出値として用いる離散制御）
インダクタ電流ｉLを検出値とした際の過度な遅延を解消するために、直流電流センサで検出するインダクタ電流ｉLに代えて、交流電流センサで検出するキャパシタ電流ｉCを用い、キャパシタ電流ｉCを検出値とする制御系による離散制御を行う。交流電流センサは高速検出が可能であるため、検出における遅延が低減される。
ＤＣ／ＤＣコンバータの電圧レベルの切替運転の離散制御において、定電流制御と定電圧制御とを組み合わせについて説明する。
以下、はじめに、遅延が無い場合の定電圧離散制御、定電流離散制御、及び定電圧離散制御と定電流離散制御の組み合わせについて説明し、次に、遅延がある場合の離散制御のモード制御について説明する。離散制御のモード制御については、遅延時間の他、定電流制御から定電圧制御への切替時に発生するオーバーシュートやアンダーシュートを考慮した制御について説明する。なお、以下の各離散制御の説明では、高電圧レベル（Ｈｉｇｈレベル）と低電圧レベル（Ｌｏｗレベル）の間で電圧レベルを切り替えるＨ／Ｌの２レベル制御を例として説明する。
なお、図１２（ｂ），図１２（ｃ）に示す電流波形は説明の為に模式的に示すものであって、実際の電流波形を示すものではない。
〈定電圧制御と定電流制御とを組み合わせた制御形態）
Ｈ／Ｌの２レベル制御において、定電圧制御と定電流制御とを組み合わせた制御形態について図１３を用いて説明する。
この制御形態では、Ｌｏｗ電力側からＨｉｇｈ電力側への電力レベルの切替、及びＨｉｇｈ電力側からＬｏｗ電力側への電力レベルの切替を行う２レベル間の遷移を、定電圧制御と定電流制御とを組み合わせて行う。
図１３は定電圧制御と定電流制御の組み合わせの制御態様を説明するための図であり、図１３（ａ）は制御部の概略を示し、図１３（ｂ），（ｃ）は指令電圧Ｖref及び指令電流ＩC-refを示し、図１３（ｄ）は検出出力電圧voを示している。なお、ここでは、検出電流としてキャパシタンス電流ｉCを用いている。
Ｌｏｗ電力側及びＨｉｇｈ電力側を指令電圧に保持する維持区間では定電圧制御を行い、Ｌｏｗ電力側からＨｉｇｈ電力側との間で電力レベルを切り替える遷移区間では定電流制御を行う。
定電圧制御では、式（１３）あるいは式（１４）のパルス幅ΔＴ（ｋ）を用いて指令電圧Ｖrefに保持する。
式（１３）で表されるパルス幅ΔＴ（ｋ）は、検出されたキャパシタンス電流ｉC（ｋ）及び検出出力電圧vo（ｋ）を用いて、検出出力電圧vo（ｋ）が指令電圧Ｖrefとなるようにを制御する。
式（１４）で表されるパルス幅ΔＴ（ｋ）は、検出されたキャパシタンス電流ｉC（ｋ）を用いて、検出出力電圧vo（ｋ）が指令電圧Ｖrefとなるように制御を行う。なお、式（１４）では、係数ＡｖをＡｖ＝３Ｔs／Ｌに設定することによって、検出出力電圧vo（ｋ）の検出を不要とし、キャパシタンス電流ｉC（ｋ）のみを検出するだけでパルス幅ΔＴ（ｋ）を定める。
定電流制御では、式（１５）のパルス幅ΔＴ（ｋ）を用いて検出電流ｉCを指令電流ＩC-refに維持した状態で、Ｌｏｗ電力側の指令電圧ＶLからＨｉｇｈ電力側の指令電圧ＶHに向けて、あるいはＨｉｇｈ電力側の指令電圧ＶHからＬｏｗ電力側の指令電圧ＶLに向けて移行させる。
キャパシタンス電流の指令電流ＩC-refは、Ｈ／Ｌの２レベル制御において、ＨｉｇｈレベルのＶHに対応するＩC-refHの指令電流と、ＬｏｗレベルのＶLに対応するＩC-refLの指令電流の例を用いる。
Ｈ／Ｌの２レベル制御において、電力維持区間の定電圧制御と電力遷移区間の定電流制御とを繰り返す。
（離散制御のモード制御）
離散制御において、前記した定電圧制御と定電流制御とを組み合わせて制御形態を適用した場合、遅延時間、定電流制御から定電圧制御への切替時に発生するオーバーシュートやアンダーシュートを考慮する必要がある。以下、遅延時間、オーバーシュートやアンダーシュートを考慮した離散制御のモード制御について説明する。
Ｈｉｇｈ／Ｌｏｗパルス運転においては、Ｈｉｇｈ電力側とＬｏｗパルス電力側との間を円滑に遷移させるために定電流制御と定電圧制御とを組み合わせた複数モードによる離散制御を行う。前記した定電圧制御と定電流制御とを組み合わせた制御において、定電流制御から定電圧制御への制御切替時の切替において、オーバーシュートやアンダーシュートを抑制して円滑に行うために、本発明の離散制御では以下で説明する３つのモードを用いて制御を行う。
本発明の離散制御は、Ｈｉｇｈ／Ｌｏｗパルス運転においては、図１４に示すように、Ｈｉｇｈ電力側とＬｏｗ電力側の間の電圧遷移時に用いる定電流制御の第１のモード（モードI）及び、Ｈｉｇｈ電力時、又はＬｏｗ電力時に用いる定電圧制御の第３のモード（モードIII）に加えて、定電流制御から定電圧制御への切替を滑らかに行うための緩衝区間の制御の第２のモード（モードII）の３つのモードで構成される。以下では、第１のモード、第２のモード、及び第３のモードをそれぞれモードI、モードII、及びモードIIIで表す。
図１４は本発明の離散制御のモードI〜モードIIIの３モードの電力遷移状態を示し、Ｈｉｇｈ／Ｌｏｗパルス運転における各モードを示している。図１４（ａ）は、Ｌｏｗ電力側からＨｉｇｈ電力側への電力遷移を示し、図１４（ｂ）は、Ｈｉｇｈ電力側からＬｏｗ電力側への電力遷移を示している。
Ｌｏｗ電力側からＨｉｇｈ電力側へ電力を遷移させる場合には、Ｌｏｗ電力時においてモードIIIの定電圧制御を行い、Ｌｏｗ電力側からＨｉｇｈ電力側への電圧遷移においてモードIの定電流制御を行い、モードIの定電流制御からモードIIIの定電圧制御への切替の間においてモードIIの緩衝モードの定電圧制御を行う。
一方、Ｈｉｇｈ電力側からＬｏｗ電力側へ電力を遷移させる場合には、Ｈｉｇｈ電力時においてモードIIIの定電圧制御を行い、Ｈｉｇｈ電力側からＬｏｗ電力側への電圧遷移においてモードIの定電流制御を行い、モードIの定電流制御からモードIIIの定電圧制御への切替の間においてモードIIの緩衝モードの定電圧制御を行う。
以下、各モードI、モードII、及びモードIIIについて説明する。
〈モードI：定電流離散制御〉
モードIは、Ｈｉｇｈ電力側とＬｏｗ電力側の間の電圧遷移時に行う定電流離散制御であり、Ｌｏｗ電力側からＨｉｇｈ電力側への遷移時、及びＨｉｇｈ電力側からＬｏｗ電力側への遷移時に定電流離散制御を用いる。定電流離散制御を行うことによって遷移時におけるオーバーシュートやアンダーシュートの発生、及び過電流の発生を抑制する。
インダクタンス電流ｉL（ｋs）を直流電流センサによって検出する際には数μsの遅延時間が発生する。それに対し、交流電流センサは汎用品においても遅延時間が少ないデバイスが多く存在する。そこで、交流電流センサで検出が可能なキャパシタ電流を制御に用いるため、インダクタンス電流ｉLに係る指令値ｉL（ｋ＋１）を次式（１６）で定義する。以下では、電圧の指令値をＶrefで表記し、キャパシタンス電流の指令値をＩC-ref又はＩCrefで表記して説明する。
また、インダクタンスの平均電流ｉL-ave（ｋs）、キャパシタンス電流ｉCの平均電流ｉC-ave（ｋs）、及び負荷電流ｉR（ｋs）との間の関係は以下の式（１７）で表される。
式（１６）及び式（１７）を式（１３）に代入することにより、検出したキャパシタンス電流ｉCを用いた離散制御式が得られる。
１相及びｎ相の場合のパルス幅ΔT（ｋ）は以下の式で表される。
式（１９），（２０）のパルス幅ΔＴ（ｋ）は、検出値として、キャパシタンス平均電流ｉC-ave（ｋs）と検出出力電圧vo（ｋs）とを含んでいる。
キャパシタンス平均電流ｉC-ave（ｋs）の算出は、制御周期Ｔsよりも短いサンプリングの周期Tsampleごとにキャパシタンス電流ｉCを検出して平均値を求めることにより、制御周期Ｔs間の平均電流が得られる。
出力の検出電圧ｖo（ｋs）は、一般に絶縁アンプを介して取得するため、数μsの遅延時間が発生する。そこで、高速検出が可能な交流電流センサで検出するキャパシタ電流を用いて検出出力電圧vo（ｋs）を求める。
キャパシタ電流ｉCを用いた検出出力電圧vo（ｋs）の算出は、サンプリング周期Ｔsよりも短いサンプリングの周期Tsampleごとに検出と演算を行うことにより、サンプリング周期Ｔs間の平均電流、及び平均電流を用いた電圧変化を求めることで行う。
Ｌｏｗ電力側からＨｉｇｈ電力側への移行、又はＨｉｇｈ電力側からＬｏｗ電力側への移行の各移行の直前の時点で取得した出力電圧の検出値を初期値ｖo（ｋs）としたとき、出力電圧ｖodet（ｋs＋１）は、サンプリング周期Ｔs後の制御サンプル時の演算により求められる。
出力電圧ｖodet（ｋs＋１）は、キャパシタンスＣのサンプリング周期Ｔsの電圧分ｉC／Ｃ、及び時点ｋsにおける出力電圧ｖodet（ｋs）のそれぞれに（ ｋs＋(m-1)・Tsample/Ｔs）の係数を乗じた値の和で表され、以下のように計算される。
ただし、Tsampleはキャパシタ電流ｉCを高速で検出する時間間隔、ｍは1制御周期内で高速検出できる回数とする。つまり、Ｔs＝ｍ×Ｔsampleとなる。
以上の高速演算によって得られる出力の検出電圧ｖodetを式（２０）のｖoに代入する。これにより、指令値をＩCrefとすると、キャパシタンス電流ｉCのみを用いて、操作量のパルス幅ΔＴ（ｋ）が以下の式（２２）で得られる。
モードI（定電流離散制御のパルス幅ΔＴ（ｋ））
このパルス幅ΔＴ（ｋ）が、モードIにおけるＩC離散制御の操作量となる。
〈モードII：制御切替時の緩衝モード〉
モードIは定電流離散制御を用いるのに対して、モードII及びモードIIIでは定電圧離散制御を用いる。定電圧離散制御においても、定電流離散制御と同様に、キャパシタ電流ｉCを検出値として用いる。インダクタンス電流ｉLに代えてキャパシタンス電流ｉCを用いた制御式を得るために、指令値ｉL（ｋ＋１）をゲインＡ1を用いて次のように定義する。
また、上記式（２３）を用いてパルス幅ΔＴ（ｋ）の式（１１）を変形すると、以下の式（２４）が得られる。
モードII（定電圧離散制御のパルス幅ΔＴ（ｋ））
モードIIは、図１４に示すように定電流制御から定電圧制御へ移行する緩衝モードである。この緩衝モードでは、モードIIIの定電圧制御におけるゲインＡ2よりも小さなゲインＡ1を用いることにより、オーバーシュート及びアンダーシュートを抑制する。また、モードIIでは出力電圧は遷移中であることから、低速の検出電圧を用いると、遅延時間の影響を大きく受ける。そのため、モードIと同様にキャパシタ電流から推定した出力電圧ｖodetを離散制御に用いる。
従って、モードIIにおける、キャパシタンス電流ｉCを用いたｉC離散制御の操作量は、式（２４）で表されるパルス幅Ｔ（ｋ）のゲインＡ1をＡH1、ＡL1に置き換えると、以下の式（２５）、（２６）で表される。ゲインＡH1はＨｉｇｈ電力側のゲインであり、ゲインＡL1はＬｏｗ電力側のゲインである。
モードII（定電圧離散制御のパルス幅ΔＴ（ｋ））
〈モードIII：定電圧離散制御〉
モードIIIでは、モードIIと同様に式（２３）によりｉL（ｋ＋１）を指令値として定義する。また、低速の検出電圧の影響を消去するため、ゲインＡ2を新たに次式（２７）で定義する。
ゲインＡ2を式（２７）で定義することにより、モードIIIにおける離散制御式は以下の式（２８）で得られる。
モードIII（定電圧離散制御のパルス幅ΔＴ（ｋ））
これにより、定電圧離散制御においても、低速の検出電圧ｖo（ｋs）の項が削除され、高速検出が可能なキャパシタ電流ｉCのみを検出値とした離散制御式が得られる。
図１５は上記したモードI、モードII、及びモードIIIの各モードの制御形態、制御区間、パルス幅ΔＴ（ｋ）、指令値、出力検出電圧、遅延時間Ｔd、制御対象、ゲイン等を示し、図１６はモードI、モードII、及びモードIIIの各モードの制御形態を示している。
図１５及び図１６（ａ）において、モードIは、Ｌｏｗ電力側とＨｉｇｈ電力側との間を移行させる遷移区間において定電流離散制御を行って、制御対象のキャパシタンス電流ｉCが指令値ＩC-refとなるよう定電流離散制御を行う。このモードIでは、キャパシタンス電流ｉCから出力の検出電圧を推定する。また、時点ｋsにおける離散制御の出力電圧ｖodet（ks）は、時点ｋsにおける出力検出電圧vo(ks-1)、又は時点（ｋs-1）における離散制御の出力電圧vodet(ks-1)から推定する。
図１５及び図１６（ｂ）において、モードIIは、遷移区間と維持区間との間の緩衝区間において定電圧離散制御を行って、制御対象の検出出力電圧voが指令値Ｖrefとなるよう定電圧制御を行う。このモードIIにおいても、キャパシタンス電流ｉCから出力の検出電圧を推定する。モードIからモードIIへの切替は、検出出力電圧voが切替電圧Ｖc1又はＶc2に達した後に行う。モードIIによって制御切替を行う緩衝区間は、制御回路（コントローラ）の制御周期の１サンプリング周期Ｔsであり、１サンプリング周期Ｔsの後にモードIIIの制御に切り替える。
図１５及び図１６（ｃ）において、モードIIIは、維持区間において定電圧離散制御を行い、制御対象の検出出力電圧voが指令値Ｖrefに維持されるよう定電圧制御を行う。このモードIIIにおいて、パルス幅ΔＴ（Ｋ）中のゲインＡ2を３（Ｔs＋Ｔd）/Ｌに設定して検出出力電圧vo（ｋs）の項を除くことにより、出力の検出電圧は不要となる。出力の検出電圧を不要とすることで制御の高速化が図られる。
次に、本発明のＤＣ／ＤＣコンバータの電圧レベルの切替運転において、モードI、モードII、及びモードIIIによる離散制御における信号状態を図１７に基づいて説明する。
以下の各モードによる離散制御の説明において、高電圧レベル（Ｈｉｇｈ電力側）と低電圧レベル（Ｌｏｗ電力側）の間で電力レベルを切り替えるＨ／Ｌの２レベル制御を例として説明する。Ｈ／Ｌの２レベル制御は一例であって、電力レベルを異にする複数の電力レベル間についても同様の離散制御を適用することができる。
モードI、モードII、及びモードIIIによる離散制御では、Ｌｏｗ電力側からＨｉｇｈ電力側への電力レベルの切替、及びＨｉｇｈ電力側からＬｏｗ電力側への電力レベルの切替を、定電圧制御と定電流制御とを組み合わせて行う。
図１７はモードI、モードII、及びモードIIIによる離散制御の制御態様を説明するための図であり、図１７（ａ）は制御部の概略を示し、図１７（ｂ），（ｃ）は指令電圧Ｖref及び指令電流ＩC-refを示し、図１７（ｄ）は検出出力電圧voを示している。なお、ここでは、検出電流としてキャパシタンス電流ｉCを用いている。
〈モードI〉
Ｌｏｗ電力側からＨｉｇｈ電力側への遷移、及びＨｉｇｈ電力側から電力側への遷移をモードIの定電流離散制御により行う。モードIでは式（２０）又は式（２２）のパルス幅ΔＴ（ｋ）を用いて検出電流ｉCを指令電流ＩC-refに維持した状態で、Ｌｏｗ電力側の指令電圧ＶLからＨｉｇｈ電力側の指令電圧ＶHに向けて、あるいはＨｉｇｈ電力側の指令電圧ＶHからＬｏｗ電力側の指令電圧ＶLに向けて移行させる。
〈モードII〉
検出出力電圧voが切替電圧Ｖc1又はＶc2に達した時点で、モードIの定電流制御からモードIIIの定電圧制御への制御切替を行うために、定電圧離散制御を行う。このモードIIの制御区間は、定電流制御から定電圧制御に円滑な制御切替を行う緩衝区間である。この緩衝区間の時間幅は、制御回路（コントローラ）の制御周期のサンプリング周期Ｔsの整数倍とすることができる。緩衝区間の時間幅を１サンプリング周期Ｔs分とすることで、モードIからモードIIIへの切替を１サンプリング周期Ｔsで行い、制御を高速化することができる。緩衝区間の時間幅は１サンプリング周期Ｔsに限らず、ｎサンプリング周期（ｎ・Ｔs）としても良い。なお、ｎは整数としている。
モードIIでは式（２５）のパルス幅ΔＴ（ｋ）を用いて、Ｌｏｗ電力側の指令電圧ＶLからＨｉｇｈ電力側の指令電圧ＶHに向けて、あるいはＨｉｇｈ電力側の指令電圧ＶHからＬｏｗ電力側の指令電圧ＶLに向けて移行させる。モードIIにより定電圧制御によるオーバーシュート及びアンダーシュートを抑制する。モードIIの定電圧離散制御を制御周期の１サンプリング周期Ｔs分だけで行った後、モードIIIの定電圧離散制御に切り替える。
〈モードIII〉
モードIIの後にモードIIIの定電圧離散制御を行って、検出出力電圧voを指令電圧値Ｖrefに制御する。図１７では、Ｌｏｗ電力側の指令電圧ＶrefをＶLとし、Ｈｉｇｈ電力側の指令電圧ＶrefをＶHとしている。
モードI、モードII、及びモードIIIにより、高レベルと低レベルの２レベルを有する１パルスが形成され、この３モードを繰り返すことによって複数のパルス出力が形成される。なお、図１７（ｂ）〜（ｄ）に示す電圧波形は説明の為に模式的に示すものであって、実際の電圧波形を示すものではない。
〈モードの切替〉
上記したモードは、モードI、モードII、モードIIIの順序で遷移を繰り返す。図１８はＬｏｗ電力側からＨｉｇｈ電力側への移行時のモード遷移の一例を示したフローチャートである。なお、この例では、モードIIを１サンプリング周期の一サイクルで行う例を示しているが、モードIIは複数のサイクルで行っても良く、また各サイクルはサンプリング周期に限らず、任意の周期としてもよい。
Ｌｏｗ電力側からＨｉｇｈ電力側への移行指令により（s1）、指令後の制御サンプル時で行う演算により求めた検出出力電圧vo（ｋ）をvodet（ks）として、計算されサンプリング時点での電圧検出値を出力電圧vodet（k）を演算する演算初期値vodet（0）とする。
Ｌｏｗ電力側からＨｉｇｈ電力側への移行指令により（s1）、移行の直前の時点で取得した出力電圧の検出値ｖo（k）を初期値ｖo（ks）とし（s2）、モードIにおいて、式（１９）を用いて制御周期Ｔs後の制御サンプル時で演算を行い、vodet（ks+1）を出力電圧として推定する（s3）。時点（ｋs+1）以降のvodetについても、同様にしてvodet(ks+1), vodet(ks+2),vodet(ks+3)を推定することができる。
モードIで推定した出力電圧の推定値ｖodetが切替電圧Vc1を超えると、緩衝モードであるモードIIへ移行する（s4）。モードIIにおいて、出力電圧の推定値ｖodetを演算により推定する。モードIIを動作させた後、モードIIIへ移行する。モードIIは、１サンプリング周期のみで行う他、数サンプリング周期で行っても良い。また、周期はサンプリング周期に限らず、任意に設定した周期を用いても良い（s5）。モードIIIにおいて定電圧制御を行う。この定電圧制御は、低速の電圧検出値を検出して、指令電圧値に制御する。このモードIIIの定電圧制御は、Ｈｉｇｈ電力側への移行指令に基づいているためＨｉｇｈ電力側での定電圧制御である。なお、モードIIIの定電圧制御では、ゲインの値を回路定数に合わせて設定することによって、電圧検出値を不要とすることもできる。電圧検出値の検出を不要とすることによって、低速の電圧検出に起因される遅れの影響を除くことができる。（s6）。
その後、Ｈｉｇｈ電力側からＬｏｗ電力側への移行指令に切り替わると（s7）、前記したs2〜s6と同様の移行を行う。なお、この移行では、Ｈｉｇｈ電力側からＬｏｗ電力側への移行である。
〈切替電圧Ｖc1、Ｖc2〉
モードIからモードIIへの切替電圧Ｖc1、Ｖc2は以下の式（２９）、式（３０）で計算される。
Ｖc1はＬｏｗ電力側からＨｉｇｈ電力側への切替時の切替電圧であり、Ｖc2はＨｉｇｈ電力側からＬｏｗ電力側への切替時の切替電圧である。
切替電圧Ｖc1、Ｖc2は、モードIIIへの切替までの時間における最大の電圧変化を考慮して設定され、モードIIIの開始時における電圧変化がオーバーシュートまたはアンダーシュートする発生限界電圧の値である。例えば、切替電圧のジッタにより発生する最大時間Ｔsでの電圧変化及び、指令値が変更した後の１サンプル間に生じる電圧変化、及び制御遅延時間Ｔd中における電圧変化を考慮して、オーバーシュートが発生しない電圧として選定する。
切替電圧Ｖc1、Ｖc2は、モードIIIへの切替までの時間において最大の電圧変化を電圧指令値から減算することで、あらゆる条件においてオーバーシュートが発生しないモードの切替を行う。
つまり、切替電圧のジッタにより発生する最大時間Tsでの電圧変化（（Ｔs/Ｃo）×ＩCref）、指令値が変更した後の１サンプル間に生じる電圧変化（（Ｔs/2Ｃo）×ＩCref）、制御の遅延時間Td中における電圧変化（（Ｔd/Ｃo）×ＩCref）を電圧指令値ＶHrefから減算することにより式（２９）、（３０）が得られる。なお、Ｃoは主回路の出力容量である。
なお、式（２９）、（３０）で表される切替電圧Ｖc1、Ｖc2は、３相インターリーブの例であり、最大の電圧変化を考慮したものであり、相数がｎ相である場合には式中のＴsの係数を３からｎに代えることで対応することができ、また、最大の電圧変化以内を許容する場合には、切替電圧Ｖc1、Ｖc2に値に１より小さい所定値の係数を乗じることで対応することができる。
〈ゲインＡ1（ＡH1、ＡL1）〉
モードIIの離散制御の操作量は式（２５），（２６）で示され、この式に含まれるゲインＡ1（ＡH1、ＡL1）によりオーバーシュートやアンダーシュートを抑制する。以下、モードIIのゲインＡ1（ＡH1、ＡL1）の範囲について説明する。なお、ここでは、Ｌｏｗ電力側からＨｉｇｈ電力側への遷移時について説明する。
Ｈｉｇｈ時の電圧指令値をＶHrefとし、モードIIのキャパシタンス電流ｉCから演算した電圧検出値をＶodet-mode2、モードIIIの検出電流値をＶo-mode3とすると、各モードのコンデンサ電流指令値は以下で表される。
モードI：ＩCref
モードII：ＡH1（ＶHref−Ｖodet-mode2）
モードIII：Ａ2（ＶHref−Ｖo-mode3）≒0、ただしＡ2＝３（Ｔs＋Ｔd）/Ｌ
モードIIはモードIとモードIIIをつなぐ緩衝区間であるため、モードIIのコンデンサ電流指令はモードIとモードIIIの間の範囲であり、ＩCref＞ＡH1（ＶHref−Ｖodet-mode2）＞０以下の関係にある。
この大小関係、及び、式（２９）で表される切替の判定電圧ＶC1を用いることによって、ゲインＡH1の範囲は以下の式で表される。
したがって、ゲインＡH1は上記の範囲において、Ｈｉｇｈ側の指令電圧ＶHrefに対する追従特性を定める係数として用いる。ゲインＡL1については記述しないが、ゲインＡH1と同様とすることができる。
〈ゲインＡ2〉
定電圧離散制御のパルス幅Ｔ（ｋ）を表す式（２４）において、検出電圧の項は｛（Ｌ/3）×Ａ1×ｖo（ｋs）／Ｖin｝と｛（Ｔd＋Ｔs）×ｖo（ｋs）／Ｖin｝である。式（２４）をモードIIIに適用してＡ1をＡ2とし、ゲインＡ2を式（２７）で定義することによって、２つの検出電圧の項は互いに相殺され、出力電圧のｖo（ｋ）の項が削除される。これにより、モードIIIにおける離散制御式は検出出力電圧vo（ｋ）を含まない式（２８）で表される。
以下に、モードI、モードII、及びモードIIIの各モードにおけるパルス幅ΔＴ（ｋ）について、Ｌｏｗ電力側からＨｉｇｈ電力側に遷移する場合の各式（Ｈｉｇｈで示した式）とＨｉｇｈ電力側からＬｏｗ電力側に遷移する場合の各式（Ｌｏｗで示した式）についてまとめて示す。
また、従来のインダクタ電流を検出する直流電流センサは、高速なデバイスであっても約１μsの遅延が存在する。それに対し、交流電流センサは１０MHz以上（０．１μs以下の遅延）の応答性能を持つデバイスが多く存在する。そこで、交流電流センサにより検出が可能なキャパシタ電流を用い、キャパシタ電流ｉCによるＩC離散制御を行うことによって高速な制御が図られる。なお、上記したセンサの応答特性の数値例は一例であってこの数値例に限られるものではないが、一般に交流電流センサは直流電流センサよりも高い応答性能を有している。
回路シミュレーション及び実機を用いた検証により、本発明のＤＣ／ＤＣコンバータによるＨｉｇｈ／Ｌｏｗパルス運転の動作を実測し、制御遅延を考慮した離散制御の有効性を確認している。
（直流電源装置、交流電源装置の適用例）
次に、図１９を用いて本発明のＤＣ／ＤＣコンバータを直流電源装置、交流電源装置に適用した例を説明する。
図１９は、本発明のＤＣ／ＤＣコンバータを直流電源装置、交流電源装置への適用例の制御系を説明するための制御ブロック図である。
図１９（ａ）に示す制御ブロックの制御系は、メインループ制御系を構成するＰＩ制御と、マイナーループ制御系を構成する離散制御とを備える構成例であり、図１９（ｂ）に示す制御ブロックの制御系は、マイナーループ制御系を構成する離散制御のみの構成例である。
図１９（ａ）に示す構成は、メインループ制御系において指令電力ＰH、ＰLに基づいてＰＩ制御によって指令電圧ＶH、ＶLを生成し、マイナーループ制御系において離散制御を行う。
また、図１９（ｂ）に示す構成は、与えられた指令電圧ＶH、ＶLに基づいてマイナーループ制御系において離散制御を行う。指令電圧ＶH、ＶLが得られている場合には、メインループ制御系は不要となり、そのまま離散制御を行うことができる。
本発明は、マイナーループ制御系を構成する離散制御に対して、本発明のＤＣ／ＤＣコンバータの多相インターリーブ方式の双方向降圧チョッパ回路のＨｉｇｈレベル指令電圧ＶHとＬｏｗレベル指令電圧ＶLの直流指令電圧に従って制御する２レベル離散制御系を適用する。
ＨｉｇｈレベルとＬｏｗレベルの２レベル制御を行う場合には、メインループにおいて、指令信号として、Ｈｉｇｈレベル電力指令ＰH、Ｌｏｗレベル電力指令ＰLを用い、負荷側から取得した電力を検出してＰＩ制御を行って、Ｈｉｇｈレベル指令電圧ＶHとＬｏｗレベル指令電圧ＶLを得る。
マイナーループでは、ＰＩ制御で得られたＨｉｇｈレベル指令電圧ＶH及びＬｏｗレベル指令電圧ＶLを指令値とし、検出出力電圧voあるいはキャパシタンス電流ｉCを検出して離散制御を行う。
なお、上記実施の形態及び変形例における記述は、本発明に係るＤＣ／ＤＣコンバータの一例であり、本発明は各実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。
本発明のＤＣ／ＤＣコンバータは、半導体や液晶パネル等の製造装置、真空蒸着装置、加熱・溶融装置等の高周波を使用する装置に対する高周波電力の供給に適用することができる。
１ ＤＣ／ＤＣコンバータ
２ 主回路（チョッパ回路）
３ スイッチング回路
４ ＬＣ回路
５ スイッチング信号生成部
６ 制御部
７ 負荷

Claims (7)

  1. スイッチング回路を含む主回路と制御部とを備え、直流入力を異なる複数の電圧レベルの高周波出力に変換するＤＣ／ＤＣコンバータにおいて、
    前記制御部は、
    遷移前の電力レベルと遷移後の電力レベルの各電力レベルの間において、
    遷移前の電力レベルと遷移後の電力レベルの間の遷移区間を定電流制御で行う第１のモード、
    遷移前の電力レベル及び遷移後の電力レベルの各電圧を保持する維持区間を定電圧制御で行う第３のモード、
    及び、
    前記遷移区間から前記維持区間との間の緩衝区間を定電圧制御で行う第２のモード
    の３モードを備え、
    前記各モードの内、
    前記第１のモード及び前記第２のモードにおいて、フィードバックする出力電圧はキャパシタンス電流に基づく推定出力電圧であり、
    前記第２のモードにおいて、前記主回路のゲインＡ1は、第２のキャパシタンス電流指令値を第１のキャパシタンス電流指令値よりも小とする値であり、
    前記第３のモードにおいて、前記主回路のゲインＡ2は、第３のモードの電圧検出値を相殺する値であり、
    前記３つのモードを順に繰り返して、複数の電力レベルの高周波を出力することを特徴とするＤＣ／ＤＣコンバータ。
  2. 前記第２のモードのキャパシタ電流指令値は、電圧指令値と第２のモードの検出電圧値との差分と、前記ゲインＡ１との積算値であることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
  3. 前記主回路は、並列接続された各相のインダクタンスＬとコンデンサＣの直並列回路からなるn相のＬＣ回路を備え、
    前記制御部のn相インターリーブによる離散制御において、
    Ｔsを制御部の制御周期、
    Ｔdを制御部から主回路までの遅延時間、
    Ｌを主回路のインダクタンス成分
    とするとき、
    前記ゲインＡ2はＬＣ回路の検出出力電圧に係る係数を零に調整して前記検出出力電圧の項を削除する値であることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
  4. 前記ゲインＡ2は、制御周期Ｔsと遅延時間Ｔdの和（Ｔs＋Ｔd）と、主回路の前記インダクタンス成分Ｌとの比（（Ｔs＋Ｔd）／Ｌ）のｎ倍であることを特徴とする請求項３に記載のＤＣ／ＤＣコンバータ。
  5. 前記第２のモードにおいて、前記推定出力電圧に代えて検出出力電圧をフィードバックの出力電圧とすることを特徴とする、請求項１から４の何れか一つに記載のＤＣ／ＤＣコンバータ。
  6. スイッチング回路を含む主回路と制御部とを備え、直流入力を異なる複数の電圧レベルの高周波出力に変換するＤＣ／ＤＣコンバータの制御方法において、
    前記制御部は、
    遷移前の電力レベルと遷移後の電力レベルの各電力レベルの間において、
    遷移前の電力レベルと遷移後の電力レベルの間の遷移区間を定電流制御で行う第１のモード、
    遷移前の電力レベル及び遷移後の電力レベルの各電圧を保持する維持区間を定電圧制御で行う第３のモード、
    及び、
    前記遷移区間から前記維持区間との間の緩衝区間を定電圧制御で行う第２のモード
    の３モードの制御を行い、
    前記各モードの内、
    前記第１のモード及び前記第２のモードにおいて、フィードバックする出力電圧としてキャパシタンス電流に基づく推定出力電圧を用い、
    前記第２のモードにおいて、前記主回路のゲインＡ1として、第２のキャパシタンス電流指令値を第１のキャパシタンス電流指令値よりも小とする値を用い、
    前記第３のモードにおいて、前記主回路のゲインＡ2として、第３のモードの電圧検出値を相殺する値を用い、
    前記３つのモードを順に繰り返して、複数の電力レベルの高周波を出力することを特徴とするＤＣ／ＤＣコンバータの制御方法。
  7. 前記第２のモードにおいて、前記推定出力電圧に代えて検出出力電圧をフィードバックの出力電圧とすることを特徴とする、請求項６に記載のＤＣ／ＤＣコンバータの制御方法。
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