KR102526288B1 - Dc/dc 컨버터, 및 dc/dc 컨버터의 제어 방법 - Google Patents

Dc/dc 컨버터, 및 dc/dc 컨버터의 제어 방법 Download PDF

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Abstract

다른 전압 레벨 사이의 전압 전환을 행하는 정전압 이산 제어에 있어서, 저속의 출력 검출 전압의 영향을 억제하여, 안정 전압 상태에서 고속 천이를 행하고, 정전압 상태에 있어서 안정된 제어를 행한다. 본 발명의 DC/DC 컨버터는, 다른 전압 레벨을 전환해서 출력하는 전압 전환의 정전압 이산 제어에 있어서,
(ⅰ) 게인 A(A1, A2)의 설정에 의해, 지령 전압으로의 추종, 및 검출 출력 전압 ｖo의 항을 삭제하는 것에 의한 출력 전압 검출의 영향을 억제하고,
(ⅱ) 저속의 검출 출력 전압 대신에, 커패시터 전류로부터 추정한 출력 전압 ｖodet를 이용하는 것에 의해, 저속의 검출 출력 전압의 영향을 억제하여, 지연 시간에 의한 제어의 영향을 억제한다.

Description

DC/DC 컨버터, 및 DC/DC 컨버터의 제어 방법
본원 발명은, 직류 전압의 전압 레벨을 전환하는 DC/DC 컨버터, 및 DC/DC 컨버터의 제어 방법에 관한 것이다.
(High/Low 펄스 운전)
근래, 예를 들면 플라즈마 응용 분야에 있어서, 수십 ㎐∼수십 ㎑의 주기로 ON/OFF(온/오프)시키는 ON/OFF 펄스 운전이나, RF 전력 진폭을 고속으로 가변하는 High/Low(하이/로우) 펄스 운전에 의해 생성한 고주파 전력(RF 출력)이 사용되고 있다.
이들의 펄스 운전은, 성막 시에 있어서의 파티클에 의해 발생하는 이상 방전의 억제나, 저온 플라즈마에 의한 미세 가공 등에 유효하다고 말해지고 있다.
ON/OFF 펄스 운전은, 부하에 대해서 단속(斷續)한 고주파 전력(RF 출력)을 공급하는 운전 모드이다. 이 운전 모드는, 부하에 전력이 공급되지 않는 OFF 구간에 있어서, 플라즈마가 소멸할 우려가 있다. 그 때문에, 한번 플라즈마가 소멸하면, RF 출력은 플라즈마 임피던스와 미스매칭이 생긴다.
한편, High/Low 펄스 운전은, 부하에 대해서 항상 단속하는 일이 없는 연속된 고주파 전력을, High 레벨과 Low 레벨의 다른 2개의 레벨로 나누어 주기적으로 가변시키는 운전 모드이고, ON/OFF 펄스 운전의 OFF 구간 대신에 High 레벨과는 다른 레벨의 전력을 공급한다. 예를 들면, 플라즈마에의 전력 공급에서는, 박막 생성에 필요한 High측 전력과, 플라즈마 방전을 계속 유지하기 위한 Low측 전력 사이에서 연속된 출력을 공급하는 것에 의해서, 플라즈마의 소멸을 방지하여, 안정된 플라즈마 방전을 항상 유지한다.
(DC/DC 컨버터)
RF 제너레이터에 있어서, High/Low 펄스 운전을 DC/DC 컨버터부의 제어로 행하는 방식이 있다.
DC/DC 컨버터부의 제어에서는, 2개의 다른 전압 레벨을 고속으로 천이할 필요가 있기 때문에, High/Low 펄스 운전의 주파수 한계는 DC/DC 컨버터의 제어 응답성에 의존한다. 그 때문에, 전압 레벨 사이를 고속으로 천이시키려면, DC/DC 컨버터에 있어서 고속의 전압 변화와 함께, 안정한 전압 제어가 요구된다.
DC/DC 컨버터의 제어 방식으로서 PI 제어가 일반적으로 알려져 있다. PI 제어는, 지령값과 검출값의 차분을 비례 및 적분함으로써 조작량을 계산하는 고전적인 제어이다.
1예로서, 콘덴서 전류를 이용한 마이너 루프와, 검출 출력 전압을 이용한 메이저 루프를 구비한 2중 폐루프 제어계에 의한 PI 제어가 있다. 폐루프 제어 방식의 PI 제어는 고전 제어이고, 메이저 루프 및 마이너 루프의 제어 응답에는, 각각 이하의 제한이 있다.
1) 마이너 루프는, 낭비 시간 등의 영향을 받기 때문에, 스위칭 주파수의 약 1/10의 주파수가 최대의 제어 응답으로 된다.
2) 메이저 루프는, 마이너 루프와의 간섭 방지를 위해, 마이너 루프의 제어 응답의 약 1/10의 주파수가 최대의 제어 응답으로 된다.
따라서, 메이저 루프는, 스위칭 주파수에 대해서 약 1/100의 주파수가 최대의 제어 응답으로 된다. 이 제어 응답의 제약에 의해, 10㎑나 그 이상의 주파수에서의 High/Low 펄스 운전을 행하는 경우, 스위칭 주파수가 1㎒를 넘어 제어가 복잡화하는 데다가, 폐루프 제어의 제어 응답은 한계를 넘게 된다. 따라서, PI 제어에서는, 고속의 상승 시간(立上時間, rise time)과 하강 시간(立下時間, fall time)을 얻을 수 있는 안정한 High/Low 펄스 운전을 실현하는 것은 곤란하다.
(이산 제어)
높은 응답성을 가지는 DC/DC 컨버터의 제어 방식으로서 이산 제어가 있다. 도 20은 PI 제어와 이산 제어의 개략을 도시하고 있다. 도 20의 (a)에 도시하는 PI 제어에서는, 출력과 지령값과의 에러분을 검출해서 조작량을 구하고, 제어의 응답 주파수에 따라 서서히 추종한다.
이에 반해, 도 20의 (b)에 도시하는 이산 제어에서는, DC/DC 컨버터의 주회로의 모델과 검출값을 이용하여, 1샘플 후에 제어값이 목표값과 일치하기 위해서 필요한 조작량을 구한다. 그 조작량을 주회로에 부여하는 것에 의해, 지령값과 제어값이 다음의 샘플점에 있어서 일치시키는 비선형 제어를 행한다.
이산 제어는, 입력 및 출력을 상태 변수로 하는 회로 상태를 이산 모델로 전개해서 얻어지는 상태 방정식에 대해서, 샘플링 주기 (ks+1)번째의 제어값이 목표값과 동일해지도록 펄스폭 ΔT(k)를 샘플링 주기마다 연산하고, 구한 펄스폭 ΔT(k)에 의한 스위칭 동작에 의해서 출력을 제어한다.
이산 제어는, 이상(理想) 상태에 있어서는 스위칭 주파수가 그대로 최대의 제어 응답으로 된다. 이 때, 이산 제어의 조작량은, 모델화된 주회로의 관계식과 검출값으로부터 구한다.
비특허문헌 1에서는, 전압 검출값만을 이용한 제어가 제안되어 있다. 또, 비특허문헌 2∼4에서는, 지연에 대해서 추정하고 보상하는 제어에 대해서 기술되어 있다. 또, 비특허문헌 5에서는, 디지털 제어에 있어서, 평균화에 의해 생기는 지연 시간이 주는 안정성에의 영향에 대해서 언급되어 있다.
지금까지 High/Low 펄스 운전에 의한 제어에 대해서, 인덕터 전류 iL을 검출값으로서 이용하는 ILref 제어가 제안되어 있다(비특허문헌 6). 이 ILref 제어는, 인덕터 전류를 목표값으로 해서, 출력 전류 Iout를 변동 외란으로 간주해서 행하는 출력 제어이다. 비특허문헌 7에서는, 스위칭 주파수 200㎑의 조건에 있어서, Low 12V로부터 High 120V로의 108V의 천이를 518㎲로 실현하는 것이 나타내어져 있다.
A. Kawamura, T. Haneyoshi, and R. G. Hoft: "Deadbeat Controlled PWM Inverter with Parameter Estimation Using Only Voltage Sensor", IEEE transactions on Power Electronics, Vol. 3, Issue 2, pp. 118-125 (1988) C. Li, S. Shen, M. Guan, J. Lu, and J. Zhang: "A Delay-compensated Deadbeat Current Controller for AC Electronic Load", In Proceeding of the 25th Chinese Control Conference, CCC 2006, pp. 1981-1985 (2006) K. Hung, C. Chang, and L. Chen : "Analysis and Implementation of a Delay-compensated Deadbeat Current Controller for Solar Inverters", In Proceeding of Circuits, Devices and Systems, Vol. 148, pp. 279-286 (2001) T. Nussbaumer, M. L. Heldwein, G. Gong, S. D. Round, and J. W. Kolar: "Comparison of Prediction Techniques to Compensate Time Delays Caused by Digital Control of a Three-Phase Buck-Type PWM Rectifier System", IEEE Transactions on Industrial Electronics, Vol. 55, Issue 2, pp. 791-799 (2008) J. Chen, A. Prodic, R. W. Erickson, and D. Maksimovic: "Predictive Digital Current Programmed Control", IEEE Transactions on Power Electronics, Vol. 18, Issue 1, pp. 411-419 (2003) S. Mizushima, A. Kawamura, I. Yuzurihara, A. Takayanagi, and R. Ohma : "DC Converter Control Using Deadbeat Control of High Switching Frequency for Two-type Operation Modes", In Proceeding of the 40th Annual Conference of the IEEE, IECON 2014, Vol. 1, pp. 5029-5034 (2014) S. Mizushima, H. Adachi, A. Kawamura, I. Yuzurihara, and R. Ohma : "High/Low Pulse Generation of Deadbeat Based High Power DC-DC converter with Very Short Rise Time", In Proceeding of the 8th International Power Electronics and Motion Control Conference of the IEEE, IPEMC-ECCE Asia 2016, Vol. 1, pp. 609-615 (2016)
DC/DC 컨버터의 High/Low 펄스 운전에서는, Low측 전력으로부터 High측 전력으로 천이할 때의 상승에 필요로 하는 천이 시간, 및 High측 전력으로부터 Low측 전력으로 천이할 때의 하강에 필요로 하는 천이 시간이 느린 경우에는, 천이 구간에서 불안정한 플라즈마가 생겨, 불균일한 박막 생성의 요인으로 된다. 그 때문에, 상승과 하강을 고속화해서 천이 시간을 단축하는 것이 요구되고 있다.
고속 응답을 위해 스위칭 주파수를 고주파화하면, 전압이나 전류의 검출값을 취득할 때에 있어서, 주회로와 제어부 사이에서 생기는 지연 시간에 의한 영향을 무시할 수 없게 된다. 지연 시간으로서, 검출기에서의 취득 지연, 이산 제어 등의 조작량을 산출할 때의 계산 지연, DC/DC 컨버터의 스위칭 디바이스의 반응 지연 등이 있다.
High/Low 펄스 운전 등의 다른 전압 레벨 사이의 전압 전환을 정전압 이산 제어를 행할 때에, 검출 출력 전압 ｖo를 저속의 검출 출력 전압에 의해 검출하고, 취득한 검출 출력 전압을 이용하여 제어를 행하면, 검출 출력 전압 ｖo는 출력 전압의 검출 시에 발생하는 지연 시간의 영향을 크게 받게 된다. 그래서, 다른 전압 레벨 사이의 전압 전환을 정전압 이산 제어로 행하는 경우에 있어서, 저속의 검출 출력 전압의 영향을 억제하여, 지연 시간에 의한 제어의 영향을 억제하는 것, 고속 전압 사이의 천이를 안정되게 행하는 것, 및 정전압 상태에 있어서 안정된 제어를 행하는 것이 요구된다.
본 발명은 상기한 과제를 해결하고, 다른 전압 레벨 사이의 전압 전환을 행하는 정전압 이산 제어에 있어서, 저속의 검출 출력 전압의 영향을 억제하여, 지연 시간에 의한 제어의 영향을 억제하는 것, 고속 전압 사이의 천이를 안정되게 행하여, 정전압 상태에 있어서 안정된 제어를 행하는 것을 목적으로 한다.
본 발명은, 다른 전압 레벨을 전환해서 출력하는 전압 전환의 정전압 이산 제어에 있어서, (ⅰ) 게인 A(A1, A2)의 설정, 및 (ⅱ) 출력 전압 ｖodet의 채용에 의해, 저속의 검출 출력 전압의 영향을 억제하여, 지연 시간에 의한 제어의 영향을 억제한다.
본 발명의 이산 제어는, 현시점으로부터 n샘플 후의 시점에 있어서 지령값대로의 출력이 얻어지도록 하는 펄스폭 ΔT를 결정하는 제어이고, n은 임의의 정수로 할 수 있고, n을 “1”로 한 경우에는 1샘플 후의 시점을 제어한다.
(ⅰ) 본 발명은, 검출 출력 전압 ｖo의 항을 삭제하는 것에 의해 검출 출력 전압의 영향을 억제한다. 검출 출력 전압 ｖo의 항의 삭제는, 주회로의 입출력 관계에 있어서 지령값에 대한 출력 전압의 게인 A(A2)를 이산 제어에 있어서의 주기에 따라 정함으로써 행한다. 정전압 이산 제어에 의해 전압을 유지하는 유지 구간에 있어서, 검출 출력 전압 ｖo의 항을 삭제해서, 고속의 검출이 가능한 커패시턴스 전류 ic만을 검출값으로 하는 것에 의해, 저속의 검출 출력 전압의 영향을 억제한다.
또, 전압 레벨의 전환 제어의 고속화에 수반해서, 출력의 형성 시에 발생하는 오버슛이나 언더슛이 현저하게 된다. 본 발명은, 정전압 이산 제어에 의해서 전압을 H/L 사이에서 천이시키는 천이 구간과 유지 구간 사이의 완충 구동 회로에 있어서, 게인 A1(AH1, AL1)을 지령 전압에 대한 추종 특성을 정하는 계수로서 이용한다. 게인 AH1을 High 전력측의 지령 전압 VHref에 대한 추종 특성을 정하는 계수로서 이용하고, 게인 AL1을 Low 전력측의 지령 전압 VLref에 대한 추종 특성을 정하는 계수로서 이용한다.
(ⅰ) 완충 기간의 게인 A1을 (ⅰ)의 유지 구간의 게인 A2보다도 작은 게인으로 하는 것에 의해, 오버슛 및 언더슛을 억제한다.
(ⅱ) 이산 제어에 있어서, 저속의 검출 출력 전압 대신에, 커패시터 전류로부터 추정한 출력 전압 ｖodet를 이용하는 것에 의해, 지연 시간의 영향을 억제한다.
본 발명은, 스위칭 회로를 포함하는 주회로와 제어부를 구비하고, 직류 입력을 다른 2개의 전압 레벨의 고주파 출력으로 변환하는 DC/DC 컨버터에 있어서,
제어부는,
천이 전의 전력 레벨과 천이 후의 전력 레벨의 각 전력 레벨 사이에 있어서,
천이 전의 전력 레벨과 천이 후의 전력 레벨 사이의 천이 구간을 정전류 제어로 행하는 제1의 모드,
천이 전의 전력 레벨 및 천이 후의 전력 레벨의 각 전압을 보존유지(保持)하는 유지 구간(維持區間)을 정전압 제어로 행하는 제3의 모드, 및,
상기 천이 구간으로부터 상기 유지 구간 사이의 완충 구간을 정전압 제어로 행하는 제2의 모드,
의 3모드를 구비한다.
제1의 모드 및 제2의 모드에 있어서, 저속의 검출 출력 전압 대신에, 커패시터 전류로부터 추정한 출력 전압 ｖodet를 이용하는 것은, 출력 전압의 검출 속도가 콘덴서 전류의 검출 속도와 비교해서 저속이기 때문에 생기는 지연 시간의 영향을 억제하기 위해서이다. 제2의 모드에 있어서 출력 전압의 고속 검출이 가능한 경우에는, 커패시터 전류로부터 추정한 출력 전압 ｖodet를 이용하는 일 없이, 검출 출력 전압을 이용해도 좋다.
제1의 모드, 제2의 모드, 및 제3의 모드의 각 모드 중,
· 제1의 모드 및 상기 제2의 모드에 있어서, 피드백하는 출력 전압은 커패시턴스 전류에 기초하는 추정 출력 전압이고,
· 제2의 모드에 있어서, 주회로의 게인 A1은, 제2의 커패시턴스 전류 지령값을 제1의 커패시턴스 전류 지령값보다도 작게 하는 값이고,
· 제3의 모드에 있어서, 주회로의 게인 A2는, 제3의 모드의 전압 검출값을 상쇄하는 값이다. 이 3개의 모드를 순서대로 반복해서, 복수의 전력 레벨의 고주파를 출력한다.
게인 A1은, 제2의 모드의 완충 구간에 있어서의 오버슛이나 언더슛을 억제하도록 설정한다. 게인 A2는, 제3의 모드의 정전압 구간에 있어서 이산 제어 상의 전압 검출값의 항을 상쇄해서, 저속의 전압 검출에 의한 영향이 해소되도록 설정한다.
(게인 A1)
게인 A1은, 제2의 모드의 커패시터 전류 지령값을, 제1의 모드의 커패시터 전류 지령값보다도 작게 하는 범위의 값이다. 여기서, 제2의 모드의 커패시터 전류 지령값은, 전압 지령값과 제2의 모드의 검출 전압값과의 차분과, 게인 A1과의 적산값이다.
(게인 AH1)
게인 A1에 있어서, High 전력측의 게인 AH1은
[수학식 1]
Figure 112020096064034-pct00001
의 범위이다. 또한, VHref는 High 전력측의 전압 지령값이다.
(게인 AL1)
게인 A1에 있어서, Low 전력측의 게인 AL1은
[수학식 2]
Figure 112020096064034-pct00002
의 범위이다. 또한, VLref는 Low 전력측의 전압 지령값이다.
(게인 A2)
병렬 접속된 각 상의 인덕턴스 L과 콘덴서 C의 직병렬 회로로 이루어지는 n상(n相)의 LC 회로를 구비하는 DC/DC 컨버터의 주회로에 있어서, 제어부의 n상 인터리브에 의한 이산 제어는,
Ts를 제어부의 제어 주기,
Td를 제어부로부터 주회로까지의 지연 시간,
L을 주회로의 인덕턴스 성분
으로 할 때,
게인 A2는 LC 회로의 검출 출력 전압에 관계된 계수를 영(零)으로 조정해서 상기 검출 출력 전압의 항을 삭제하는 값으로 하는 것에 의해, 저속의 검출 출력 전압의 영향을 받는 일 없이 고주파를 출력할 수가 있다.
n상 인터리브에 의한 이산 제어에서는, A2는 제어 주기 Ts와 지연 시간 Td의 합(Ts+Td)과, 주회로의 상기 인덕턴스 성분 L과의 비((Ts+Td)/L)의 n배의 값(n(Ts+Td)/L)으로 한다. 예를 들면, 3상 인터리브에 의한 이산 제어에서는, 게인 A2는, A2=3(Ts+Td)/L로 하는 것에 의해, 이산 제어의 식에 있어서 검출 출력 전압 ｖo의 항은 삭제된다. 검출 출력 전압 ｖo의 항을 삭제해서, 고속의 검출이 가능한 커패시턴스 전류 ic만을 검출값으로 하는 것에 의해, 저속의 검출 출력 전압의 영향을 억제한다.
(DC/DC 컨버터의 제어 방법)　
스위칭 회로를 포함하는 주회로와 제어부를 구비하고, 직류 입력을 다른 복수의 전압 레벨의 고주파 출력으로 변환하는 DC/DC 컨버터의 제어 방법에 있어서, 제어부는, 천이 전의 전력 레벨과 천이 후의 전력 레벨의 각 전력 레벨 사이에 있어서,
천이 전의 전력 레벨과 천이 후의 전력 레벨 사이의 천이 구간을 정전류 제어로 행하는 제1의 모드,
천이 전의 전력 레벨 및 천이 후의 전력 레벨의 각 전압을 보존유지하는 유지 구간을 정전압 제어로 행하는 제3의 모드, 및,
천이 구간으로부터 유지 구간 사이의 완충 구간을 정전압 제어로 행하는 제2의 모드,
의 3모드이다.
제1의 모드, 제2의 모드, 및 제3의 모드의 각 모드 중,
· 제1의 모드 및 상기 제2의 모드에 있어서, 피드백하는 출력 전압으로서 커패시턴스 전류에 기초하는 추정 출력 전압을 이용한다.
· 제2의 모드에 있어서, 상기 주회로의 게인 A1로서, 제2의 커패시턴스 전류 지령값을 제1의 커패시턴스 전류 지령값보다도 작게 하는 값을 이용한다.
· 제3의 모드에 있어서, 상기 주회로의 게인 A2로서, 제3의 모드의 전압 검출값을 상쇄하는 값을 이용한다.
3개의 모드를 순서대로 반복해서, 복수의 전력 레벨의 고주파를 출력한다.
제2의 모드에 있어서, 추정 출력 전압 대신에 검출 출력 전압을 피드백의 출력 전압으로 해도 좋다.
본 발명의 DC/DC 컨버터에 의하면, 검출 출력 전압 ｖo의 항을 삭제하는 것에 의해 전압 검출의 영향을 억제한다. 또, 주회로의 입출력 관계에 있어서 지령값에 대한 출력 전압의 게인 A(A2)를 이산 제어에 있어서의 주기에 따라 정하는 것에 의해 검출 출력 전압 ｖo의 항을 삭제하고, 정전압 이산 제어에 의해 전압을 유지하는 유지 구간에 있어서, 고속의 검출이 가능한 커패시턴스 전류 ic만을 검출값으로 하는 것에 의해, 저속의 검출 출력 전압의 영향을 억제한다. 또, 이산 제어에 있어서, 저속의 검출 출력 전압 대신에, 커패시터 전류로부터 추정한 출력 전압 ｖodet를 이용하는 것에 의해, 지연 시간의 영향을 억제한다.
도 1은 본 발명의 DC/DC 컨버터의 개략 구성예를 설명하기 위한 도면이다.
도 2는 본 발명의 DC/DC 컨버터에 있어서 1상의 강압형 DC/DC 컨버터의 회로를 도시하는 도면이다.
도 3은 본 발명의 DC/DC 컨버터에 있어서 제어 회로(컨트롤러)와 주회로 사이의 지연 시간 Td의 관계를 설명하기 위한 도면이다.
도 4는 제어 회로(컨트롤러)와 주회로의 주기 관계에 있어서 지연 시간 Td가 없는 경우를 설명하기 위한 도면이다.
도 5는 제어 회로(컨트롤러)와 주회로의 주기 관계에 있어서 지연 시간 Td가 있는 경우를 설명하기 위한 도면이다.
도 6은 본 발명에 있어서, 제어 회로(컨트롤러)와 주회로의 주기 관계에 있어서 지연 시간 Td가 있는 경우를 설명하기 위한 도면이다.
도 7은 제어 주기 Ts와 지연 시간 Td의 관계 및 적분 구간을 설명하기 위한 도면이다.
도 8은 3상(3相) 인터리브 방식의 적용예를 설명하기 위한 도면이다.
도 9는 3상 인터리브 방식에 의한 강압형 DC/DC 컨버터의 개략 구성을 설명하기 위한 도면이다.
도 10은 도 9의 강압형 DC/DC 컨버터 회로의 등가 회로를 설명하기 위한 도면이다.
도 11은 3상 인터리브 방식의 쌍방향 강압 초퍼 회로의 하나의 상의 등가 회로를 설명하기 위한 도면이다.
도 12는 평균 전류를 취득하는 평균 구간을 설명하기 위한 도면이다.
도 13은 정전압 제어와 정전류 제어를 조합한 제어 형태를 설명하기 위한 도면이다.
도 14는 본 발명의 이산 제어의 High/Low 펄스 운전에 있어서의 각 모드를 설명하기 위한 도면이다.
도 15는 본 발명의 이산 제어의 각 모드의 제어 형태, 및 각 파라미터를 설명하기 위한 도면이다.
도 16은 본 발명의 3상에 의한 이산 제어의 각 모드의 제어 형태를 설명하기 위한 도면이다.
도 17은 본 발명의 모드 Ⅰ, 모드 Ⅱ, 및 모드 Ⅲ에 의한 이산 제어에 있어서의 신호 상태를 설명하기 위한 도면이다.
도 18은 Low 전력측으로부터 High 전력측으로의 이행 시의 모드 천이의 1예를 설명하기 위한 흐름도이다.
도 19는 본 발명의 DC/DC 컨버터를 직류 전원 장치, 교류 전원 장치의 적용예를 설명하기 위한 도면이다.
도 20은 PI 제어와 이산 제어의 개략을 설명하기 위한 도면이다.
본 발명의 DC/DC 컨버터, 및 DC/DC 컨버터의 제어 방법에 대해서 도면을 이용하여 설명한다. 이하, 도 1을 이용하여 본 발명의 DC/DC 컨버터의 개략 구성예를 설명하고, 도 2∼도 7을 이용하여 본 발명의 이산 제어에 대해서 1상인 경우를 설명하고, 도 8∼도 12를 이용하여 본 발명의 이산 제어에 대해서 다상인 경우를 설명한다. 도 13∼도 18을 이용하여 본 발명의 이산 제어의 각 모드를 설명한다.
(본 발명의 DC/DC 컨버터의 개략 구성)
본 발명의 DC/DC 컨버터의 개략 구성에 대해서 도 1을 이용하여 설명한다. 본 발명의 DC/DC 컨버터(1)는, 입력 전압 Vin을 입력으로 하고, 검출 출력 전압 vo 및 부하 전류 iR을 출력하는 주회로(LC 초퍼 회로)(2), 주회로(2)의 스위칭 디바이스의 온/오프 동작을 제어하는 스위칭 신호를 생성하는 스위칭 신호 생성부(5), 주회로(2) 및 부하(7)로부터의 검출 신호를 입력해서 펄스폭 ΔT(k)를 연산하고, 연산한 펄스폭 ΔT(k)를 스위칭 신호 생성부(5)에 출력하는 제어부(6)를 구비한다.
주회로(2)의 LC 초퍼 회로는, 인덕턴스 L과 커패시턴스 C의 직병렬 접속으로 구성되는 LC 회로(4)와, 입력 전압 Vin을 다상으로 스위칭 제어를 행하고, 형성한 인덕턴스 전류 iL을 LC 회로(4)에 공급하는 스위칭 회로(3)를 구비한다.
제어부(6)는, 스위칭 회로(3)의 스위칭 디바이스의 온/오프 동작을 제어하는 스위칭 신호의 펄스폭 ΔT(k)를 연산한다. 펄스폭 ΔT(k)는 스위칭의 1주기 내에 있어서, 스위칭 디바이스의 온 상태의 시간폭을 정한다. 제어부(6)는, 펄스폭 ΔT(k)의 장단(長短)에 의해서 LC 회로(4)를 경유하여 부하(7)에 공급하는 전력을 제어한다. 제어부(6)는, 스위칭 주기의 시간폭을 Ts로 한 경우에는, 시간폭 T에 대한 펄스폭 ΔT(k)의 듀티비 Duty(=ΔT(k)/Ts)를 연산하고, 이 Duty에 기초하여 제어를 행해도 좋다. 제어부(6)는, 지정값의 형태에 따라 전압 제어, 전류 제어, 및 전력 제어의 각 제어 형태로 행한다.
제어부(6)는, 도 20의 (b)에 도시한 바와 같이, 샘플링 주기 (ks+1)번째의 출력을 제어값으로 하고, 이 제어값이 목표값인 지령값과 동일해지도록 펄스폭 ΔT(k)를 샘플링 주기마다 연산하고, 구한 펄스폭 ΔT(k)에 의해서 스위칭 동작을 제어하는 이산 제어를 행한다. 제어부(6)는, 이산 제어에 있어서, 주회로(2)중의 상전류(相電流)를 포함하는 제어 전류에 기초하여 소정 주기로 정전류 제어를 행하고, 주회로(2)의 스위칭 회로(3)의 스위칭 디바이스(도시하고 있지 않다)를 구동하는 스위칭 신호의 펄스폭 ΔT(k)의 연산을 샘플링 주기 Ts마다 행한다. 다상 인터리브에 의한 이산 제어에서는, 각 상의 상전류를 합성한 합성 전류를 이용하여 제어 신호로 한다. 또한, 여기에서는, 스위칭 주기로서 샘플링 주기를 이용하고 있다.
제어부(6)는, 합성 전류를 포함하는 제어 전류의 정전류 제어에 의해 연산된 펄스폭 ΔT(k)를 각 상 전류의 펄스폭 ΔT(k)로 한다. 제어 전류를 정전류 제어하는 것에 의해서, 스텝 응답은 전류의 스텝 응답으로 되고 전압의 스텝 응답이 아니게 되기 때문에, 출력 전압의 2차 진동 전압은 억제된다.
본 발명의 스위칭 신호 생성부(5)는, 제어부(6)가 연산한 펄스폭 ΔT(k)를 각 상의 펄스폭 ΔT(k)로서 각 상의 스위칭 신호를 생성한다. 펄스폭 ΔT(k)의 연산에 있어서, 상전류를 합성해서 얻어지는 합성 전류를 포함하는 제어 전류에 기초하여 펄스폭 ΔT(k)를 연산한다. 이 연산에 있어서, 제어 전류는 상전류의 합성 전류에 기초하는 것이기 때문에, 각 상의 펄스폭 ΔT(k)의 겹침에 의한 제한을 없앨(제거할) 수 있고, 각 상의 펄스폭 ΔT가 서로 겹치는 것을 허용한 펄스폭 ΔT(k)를 구할 수가 있다.
(이산 제어)
본 발명의 이산 제어는, 현시점으로부터 n샘플 후의 시점에 있어서 지령값대로의 출력이 얻어지도록 하는 펄스폭 ΔT를 제어한다. 또한, n은 임의의 정수(整數)로 할 수 있고, n을 “1”로 한 경우에는 1샘플 후의 시점을 제어한다.
전류나 전압의 상태 변수를 n샘플 후에 정정(整定)시키기 위해서 피드백 게인을 정하는 제어가 알려져 있다. 이 제어는 데드비트 제어라고 칭해진다. 본 발명의 이산 제어는, n샘플 후에 소정값을 향해 제어한다는 점에 있어서 이 데드비트 제어와 유사하지만, 피드백 게인의 취득 대신에, 이산 제어에 필요한 조작량으로서 각 제어 주기의 전력을 정하는 펄스폭 ΔT를 결정한다.
이산 제어에 있어서, 제어량이 1샘플 후의 지령값에 추종하기 위해서 필요한 조작량을 도출하기 위해, 제어 대상의 주회로의 상태 방정식을 이용하여 모델화한다. 또한, 본 발명의 DC/DC 컨버터의 제어에 있어서, 상용 교류 신호의 단상(單相) 교류, 다상(多相) 교류와 구별하기 위해서, 소정 주기의 일련의 제어 신호를 1상으로 해서 행하는 제어를 1상의 제어라고 칭하고, 소정 주기의 일련의 제어 신호를 서로 위상을 어긋나게 해서 복수 구비해서 행하는 제어를 다상의 제어라고 칭한다. 본 발명의 DC/DC 컨버터는, 상이 1상인 경우에 한하지 않고 복수 상인 경우에 대해서도 적용할 수가 있다. 이하, 처음에 1상인 경우에 대해서 설명하고, 다음에 복수 상인 경우에 대해서 설명한다. 상이 복수 상(n상)인 경우에 대해서는 3상인 경우에 대해서 설명한다.
〈주회로의 상태 방정식〉
도 2는 1상의 강압형 DC/DC 컨버터의 회로예를 도시하고 있다. DC/DC 컨버터는, 입력 전압 Vin과 부하 RL 사이에, 직렬 접속된 스위칭 디바이스 S1A와, 병렬 접속된 스위칭 디바이스 S2A를 구비한 스위칭 회로와, 스위칭 회로 및 부하에 대해서 직렬 접속된 인덕턴스 LA와, 동일하게 스위칭 회로 및 부하에 대해서 병렬 접속된 커패시턴스 C를 구비한 LC 회로를 구비한다.
이 DC/DC 컨버터에 있어서, 스위칭 디바이스 S1A, S2A에 의해서 LC 회로에 대한 입력 전압을 u1(t)로 하면, LC 회로의 회로 방정식은 다음 식으로 표시된다.
[수학식 3]
Figure 112020096064034-pct00003
상기 회로 방정식으로부터 이하의 상태 방정식이 얻어진다.
[수학식 4]
Figure 112020096064034-pct00004
다만, x(t), A, B, u(t)는 이하와 같다.
[수학식 5]
Figure 112020096064034-pct00005
〈지연 시간을 고려한 이산 제어식의 도출〉
다음에, 주회로의 상태 방정식을 이용하여 이산 제어식을 도출한다. 식(2), (3)의 상태 방정식의 일반해는, 입력 u1(τ)가 일정한 구간마다 분할해서 다음 식(4)로 표시된다.
[수학식 6]
Figure 112020096064034-pct00006
식(4)의 일반해를 이용하여, 이산 제어의 지령값과 조작량의 관계식을 도출한다. 여기서, 제어부(컨트롤러)의 제어와 주회로의 동작 사이에는, 검출기에 있어서 전압이나 전류의 검출값을 취득할 때의 취득 지연, 제어부에 있어서 검출값으로부터 조작량을 산출할 때의 계산 지연, 또, 주회로에 있어서 스위칭 디바이스가 게이트 신호를 받고 나서 동작할 때까지의 동작 지연 등에 의해, 지연 시간이 존재한다. 지연 시간은, 제어 대상인 실(實)회로와 제어 모델과의 오차로 되고, 이산 제어의 정밀도에 문제가 생기고, 제어 발진의 원인으로 될 수도 있다.
지연 시간을 고려하기 위해서, 지연 시간의 항을 도입한 이산 제어식을 도출하고, 주회로의 출력을 지령값으로 제어하는 조작량을 도출한다. 제어 회로(컨트롤러)는, 이산 제어식에 기초하여 주회로의 스위칭을 제어하는 조작량으로서, 입력 전압을 ON/OFF해서 출력을 제어하는 펄스폭 ΔT(k)를 생성한다. 이하, 지연 시간을 Td로 표시한다.
스위칭 회로의 스위칭 동작은, 제어부로부터 출력되는 게이트 신호에 의해 행해진다. 스위칭 동작은, 1상의 게이트 신호로 행하는 것 외에, 복수의 상(n상)에 의한 다상 게이트 신호로 행할 수 있고, 다상 게이트 신호에 의한 스위칭 동작은 다상 인터리브로 된다.
이하, 처음에 1상인 경우의 이산 제어식에 대해서 설명하고, 다음에 복수 상(n상)인 경우의 이산 제어식에 대해서 설명한다. 또한, 상이 복수 상(n상)인 경우에 대해서는 3상인 경우에 대해서 설명한다.
(1상의 이산 제어식)
이하, 스위칭 동작을 1상으로 행하는 경우에 대해서, 지연 시간 Td를 고려한 이산 제어식의 도출을 설명한다.
지연 시간 Td는 상기한 갖가지 요인에 의존해서 시간폭이 변동한다. 도 3은 지연 시간 Td가 샘플링 주기 Ts의 1주기 이내라고 가정한 경우를 도시하고 있다. 도 3에 있어서, 주회로의 제어 주기를 k로 나타내고, 제어부(컨트롤러)의 제어 주기(샘플링 주기)를 ks로 나타내고 있다.
이산 제어는, 주회로의 제어 주기 k의 1주기 후에 있어서, 주회로의 출력이 지령값에 추종하도록 제어한다. 이 때문에, 제어부(컨트롤러)의 제어 주기의 시점 ks에 있어서, 주회로의 제어 주기의 1주기의 마지막(끝)인 시점 (k+1)까지의 상태 방정식의 일반해를 구한다. 지연 시간 Td를 고려하기 위해서, 일반해에 지연 시간 Td의 항을 도입해서 이산 제어의 조작량인 펄스폭 ΔT(k)를 구한다.
제어부(컨트롤러)는, 주회로의 제어 주기의 시점 (k+1)에 있어서 제어량이 지령값에 일치하기 위한 조작량을 ks 시점에서 산출하고, 이 조작량에 기초하여 펄스폭 ΔT(k)를 구한다. 스위칭 회로는, 구한 펄스폭 ΔT(k)에 기초하여 형성한 게이트 신호에 의해 주회로의 스위칭 디바이스를 개폐한다.
상태 방정식(2), (3)에 있어서, 상태 방정식의 일반해 x(t)는 인덕턴스 전류 iLA(t)와 검출 출력 전압 vo(t)를 포함하고 있다.
조작량의 산출에 있어서, 인덕턴스 전류 iLA(t)는, 식 상에서는 제어 주기의 각 시점의 값을 이용한다. 인덕턴스 전류 iLA(t)는 스위칭 시의 리플 성분을 포함하기 때문에, 1상에서는 주회로의 주기 k의 1주기 내에서 전류값이 변동한다. 그 때문에, 제어 주기의 각 시점의 값을 이용하는 것 외에, 전류값의 변동에 의한 영향을 억제하기 위해서, 인덕턴스 전류 iLA(t)의 검출값을 주회로의 주기 k의 1주기의 평균값으로부터 취득해도 좋다. 또한, 인덕턴스 전류 iLA(t)의 리플 성분은 검출 출력 전압 vo의 상승 전압(上昇電壓)이나 하강 전압(下降電壓)에 영향을 주지 않기 때문에, 평균값에는 검출 출력 전압 vo의 변동에 의한 영향은 반영되지 않는다.
입력 전압 u1(t)에 대해서도 식 상에서는 제어 주기의 각 시점의 값을 이용한다. 주회로의 입력 전압 u1(t)는 게이트 신호에 따른 펄스상(狀)의 입력 파형으로 된다. 그 때문에, 제어 주기의 각 시점의 값을 이용하는 것 외에, 샘플링 시점이 다른 것에 의한 검출 전압값의 변동을 회피하기 위해서, 입력 전압에 있어서도 제어 주기 ks의 1샘플링 주기의 평균값으로부터 취득해도 좋다. 입력 전압 u1(t)는 입력 전압값 Vin과 영(零)전압의 2개의 값에 대해서, 게이트 신호의 펄스폭 ΔT(t)의 튜티(Duty)로 정해지는 시간폭으로 출력되기 때문에, 제어 주기 ks의 1샘플링 주기의 평균값은 (입력 전압값 Vin×Duty)로서 계산된다. 다만, 시점 (ks-1)에서 결정한 Duty는, 1주기 분의 시간폭 Ts에 대한 게이트 신호의 시간폭 ΔT(k－1)의 비율 ΔT(k－1)/Ts에 의해서 표시되고, 시점 ks의 검출값으로부터 도출되는 ΔT(k)의 Duty는 1주기 분의 시간폭 Ts에 대한 게이트 신호의 시간폭 ΔT(k)의 비율 ΔT(k)/Ts에 의해서 표시된다.
검출 전류인 인덕턴스 전류 iLA(t)나 입력 전압 u1(t)는, 인터리브의 상수(相數)나 지연 시간에 의해서는, 상기한 바와 같이 평균값을 이용할 필요가 없기 때문에, 제어 주기의 각 시점의 검출값을 이용할 수가 있다.
식(4)의 일반해를 이용하여, 1상인 경우에 있어서, 지연 시간 Td를 고려한 이산 제어의 조작량인 펄스폭 ΔT(k)는 다음 식(5)로 표시된다.
[수학식 7]
Figure 112020096064034-pct00007
식(5)에 있어서, 주회로의 주기(k)의 펄스폭 ΔT(k)는, LC 회로에 있어서, 주회로의 다음 주기 (k+1)에 있어서의 iLA(k+1)에 의한 인덕턴스 LA의 전압 성분 LA·iLA(k+1), 및 제어 주기(ks)에 있어서의 평균 검출 전류인 iLA-ave(ks)에 의한 인덕턴스 LA 및 콘덴서 C의 전압 성분(LA－(Ts+Td)2/2C)·iLA-ave(ks), 입력 전압(Ts+Td)·ｖo(ks), iR(ks)에 의한 콘덴서 C의 전압 성분((Ts+Td)2/2C)·iR(ks)의 각 전압 성분의 입력 전압 Vin에 대한 비율, 및 전회(前回)의 주기 (k-1)의 펄스폭 ΔT(k-1)의 항(項) (Td/Ts)·ΔT(k-1)을 가지고 있다.
펄스폭 ΔT(k)는, 인덕턴스, 커패시턴스, 및 저항의 각 소자의 전압 성분의 각 전압 성분의 입력 전압 Vin에 대한 비율에 대해서, 제어 주기 Ts에 지연 시간 Td를 가산한 (Ts+Td) 또는 (Ts+Td)2의 시간 항을 가진다. 또, 전회의 펄스폭 ΔT(k-1)에 대해서는, 제어 주기 Ts로 지연 시간 Td를 제산(除算)한 (Td/Ts)의 시간 항의 계수를 가진다.
식(5)의 펄스폭 ΔT(k)는, 검출값으로서 인덕턴스 전류의 평균값을 이용한 경우를 나타내고 있다. 식(5)에 있어서, iLA-ave(ks)는 인덕턴스 전류 iLA의 평균값, Vo(ks)는 검출 출력 전압 vo이다. 시점 ks에서의 인덕턴스 전류의 평균 전류 iLA-ave는 스위칭의 1주기인 [ks-1∼ks]의 구간의 평균값을 이용하고, 시점 ks에서 도출하는 [k∼k+1]의 평균값 입력은 Vin×Duty(=ΔT(k)/Ts)를 이용한다.
제어 주기의 각 시점의 검출값을 이용하는 경우의 이산 제어식은, 식(5)에 있어서 평균값 대신에 제어 주기의 각 시점의 검출값을 이용함으로써 얻어진다.
식(5)는, 상태 방정식의 일반해 x(t)를 2차의 전개식으로 근사시킨 근사식이고, 지연 시간 Td를 포함하는 (Ts+Td)에 대해서 2차의 항을 포함하고 있다. 상태 방정식의 일반해 x(t)를 보다 고차의 전개식으로 근사시키는 것에 의해서, ΔT(k)의 근사도를 높일 수가 있다.
식(5)로 표시되는 펄스폭 ΔT(k)는 지연 시간 Td의 항을 포함한다. 이 지연 시간 Td의 항을 포함하는 펄스폭 ΔT(K)에 기초하여 주회로의 스위칭 디바이스를 개폐하는 것에 의해, 지연 시간 Td를 고려한 제어가 행해진다.
〈지연〉
주회로의 주기 k에 대한 제어부(컨트롤러)의 제어 주기 ks의 지연 시간 Td에 대해서 도 4∼도 7을 이용하여 설명한다.
〈지연 없음의 경우〉
도 4는 지연 시간 Td가 없는 경우이다. 이 경우에는, 주회로의 주기 k와 제어부(컨트롤러)의 제어 주기 ks는 일치한다.
도 4의 (a)∼(d)는, 제어부(컨트롤러)에 있어서의 샘플링, 검출 출력, 지령값, 및 조작량을 도시하고, 도 4의 (e), (f)는, 주회로에 있어서의 게이트 신호, 및 출력을 도시하고 있다.
주회로의 주기 k와 제어부(컨트롤러)의 제어 주기 ks는 일치하고 있기 때문에, 검출 출력 (b)와 출력 (f) 사이에 시간적인 어긋남은 생기지 않는다. 시점 ks에 있어서 검출 출력 (b)와 지령값 (c)에 기초하여 조작량인 펄스폭 ΔT(k)가 형성된다. 이 펄스폭 ΔT(k)는, 시점 (k+1)에 있어서 출력이 지령값으로 되도록 제어를 행하는 조작량이다. 주회로는, 시점 k와 시점 (k+1) 사이의 제어 주기에 있어서, 시점 ks의 펄스폭 ΔT(k)로 스위칭 디바이스의 폐쇄동작(閉動作)을 행하고, 출력이 시점 (k+1)에 있어서 지령값에 도달하도록 제어한다.
〈지연 있음(지연 시간 Td의 고려 없음)의 경우〉
도 5는 지연이 있는 경우로서, 이산 제어의 조작량인 펄스폭 ΔT(k)에 대해서 지연 시간 Td를 고려하지 않는 경우를 도시하고 있다. 지연에 의해서, 주회로의 주기 k와 제어부(컨트롤러)의 제어 주기 ks 사이에 지연 시간 Td분(分)의 어긋남이 생긴다.
도 5의 (a)∼(d)는, 제어부(컨트롤러)에 있어서의 샘플링, 검출 출력, 지령값, 및 조작량을 도시하고, 도 5의 (e), (f)는, 주회로에 있어서의 게이트 신호, 및 출력을 도시하고 있다.
주회로의 주기 k와 제어부(컨트롤러)의 제어 주기 ks 사이에는 지연 시간 Td의 어긋남이 있고, 제어부(컨트롤러)의 검출 출력 (b)는 주회로에서 출력되는 출력 (f)로부터 Td만큼 늦게(지연되어) 검출된다. 도시하는 검출 출력 (b)는 지연이 없는 경우의 시점 ks에 대해서 지연 시간 Td만큼 전의 시점 ks에 있어서의 출력 파형을 나타내고 있다.
형성되는 펄스폭 ΔT(k)는, 시점 ks에 있어서 검출 출력 (b)와 지령값 (c)에 기초하여, 시점 ks에 있어서 출력이 지령값에 추종하기 위한 조작량이다. 이 펄스폭 ΔT(k)의 형성에 있어서, 제어부(컨트롤러)의 제어 주기 ks는 주회로의 주기 k보다도 지연 시간 Td만큼 늦어지고(지연되고) 있기 때문에, 출력과 검출 출력 사이에는 검출 출력 (b)에 나타내어지는 바와 같은 검출 오차가 생긴다. 또한, 도 5의 (b)에 도시하는 검출 오차는, 출력(도면중의 사각으로 표시된다)과 검출 출력(도면중의 ×표로 표시된다)과의 차분이고, 시점 (ks+1)에 있어서의 검출 오차를 나타내고 있다.
주회로는, 시점 k와 시점 (k+1) 사이의 제어 주기에 있어서, 지연 시간 Td만큼 늦어진 시점 ks에서 얻어진 펄스폭 ΔT(k)를 시점 k에서 취득해서 스위칭 디바이스를 폐쇄동작한다. 주회로의 조작량인 펄스폭 ΔT(k)는, 지연 시간 Td에 의한 출력 오차를 포함하는 검출 출력에 기초하여 형성되고 있기 때문에, 펄스폭 ΔT(k)의 게이트 제어를 [ks∼ks+1] 사이에서 완료시키기에는 충분한 시간이 얻어지지 않고, 펄스폭 ΔT(k)에 의해서 제어되는 출력은 지령값과의 사이에 출력 오차(도 5의 (f))가 생긴다. 검출값의 오차와 출력의 오차는, 발진의 요인으로 된다.
〈지연 있음의(지연 시간 Td를 고려한) 경우〉
도 6은 지연이 있는 경우로서, 이산 제어의 조작량인 펄스폭 ΔT(k)에 있어서 지연 시간 Td를 고려한 경우를 도시하고 있다. 전압이나 전류의 검출값을 취득할 때의 검출기에서의 취득 지연, 이산 제어 등의 조작량을 산출할 때의 계산 지연, DC/DC 컨버터의 스위칭 디바이스의 반응 지연 등의 지연에 의해서, 주회로의 주기 k와 제어부(컨트롤러)의 제어 주기 ks 사이에 지연 시간 Td분의 어긋남이 생긴다.
도 4에서 도시한 지연이 없는 제어와 마찬가지로, 시점 ks의 값을 이용하여 시점 (ks+1)을 예측하면, 조작량을 구하기 위한 검출 출력에 지연 시간 Td의 어긋남에 의한 지연분이 포함되는 것에 의해, 조작량에 오차가 생긴다.
그래서, 본 발명에 의한 제어에서는 이 지연 시간 Td에 의한 오차를 억제하기 위해서, 제어부의 제어 주기 구간 [ks∼ks+1]에 있어서, 시점 ks의 검출 신호의 값을 이용한 시점 (ks+1)의 예측 대신에, 시점 (ks+1)로부터 지연 시간 Td분만큼 후의 시점 ((ks+1)+Td)를 예측한다. 이 예측 시점은 주회로의 제어 주기의 시점 (k+1)이다. 시점 ks의 이산 제어에 의해서, 시점 ks로부터 ((ks+1)+Td) 경과 후의 시점 (k+1)에 있어서, 제어 대상이 지령값에 추종하기 위한 조작량(펄스폭 ΔT(k))을 구한다.
도 6의 (a)∼(d)는, 제어부(컨트롤러)에 있어서의 샘플링, 검출 출력, 추정 출력(평균값), 지령값, 및 조작량을 도시하고, 도 6의 (e), (f)는, 주회로에 있어서의 게이트 신호, 및 출력을 도시하고 있다.
주회로의 주기 k와 제어부(컨트롤러)의 제어 주기 ks 사이에는 지연 시간 Td의 어긋남이 있기 때문에, 검출 출력 (b)는 출력으로부터 Td만큼 늦게 검출된다. 도 5의 (b)의 검출 출력(진한 선으로 나타낸다)은 출력(희미한 선으로 나타낸다)에 대해서 지연 시간 Td 늦게 검출되는 상태를 나타내고 있다.
본 발명은, 시점 (k+1)의 조작량인 펄스폭 ΔT(k)를, 시점 ks의 검출 출력 (b)와 지령값 (c), 및 전회의 펄스폭 ΔT(k－1)에 기초하여 형성한다.
여기서, 시점 k에 있어서 펄스폭 ΔT(k)의 형성에 이용하는 시점 ks의 검출값은, 시점 k의 값이 아니라 지연 시간 Td만큼 늦어진(지연된) 값인 것으로 인해, 본 발명에서는, 전회의 펄스폭 ΔT(k-1) 및 시점 ks의 검출값에 대해서 지연 시간 Td를 보상해서, 시점 ks로부터 지연 시간 Td 후의 시점에 해당하는 시점 k에서의 값을 구한다. 펄스폭 ΔT(k)에 있어서 지연 시간 Td 를 보상하는 것에 의해 지연 시간 Td에 의한 검출 오차를 해소한다.
제어부에서 생기는 지연 시간 Td에 의해, 주회로측에서 보면 제어측의 펄스 주기 ks는 Td만큼 늦어지고(지연되고) 있는 것처럼 인식되고, 또한, 제어측에서 보면 주회로측의 주기 k는 지연 시간 Td만큼 나아가(진행되어) 있는 것처럼 인식된다.
그 때문에, 주회로측에서 보면, 제어부의 시점 ks의 검출값은 지연 시간 Td만큼 늦어지고 있기 때문에, 주회로의 시점 k에 있어서 제어부의 검출값은 지연 시간 Td분의 지연이 있다. 본 발명은, 제어측에 있어서, 전회의 펄스폭 ΔT(k-1), 및 시점 ks의 검출값에 대해서 지연 시간 Td를 보상한 값을 구하고, 이 보상한 값을 이용하여 시점 k의 펄스폭 ΔT(k)를 형성한다. 이 펄스폭 ΔT(k)는 주회로의 시점 k로부터 주기 k에서 행하는 조작량이다.
주회로는 제어측에서 보아 지연 시간 Td분 나아가 있지만, 지연 시간 Td가 보상된 펄스폭 ΔT(k)의 조작량을 이용하여 게이트를 제어하는 것에 의해서, 지연 시간 Td에 의한 오차는 해소된다. 이 때, 주회로의 주기 k는 시점 k와 시점 (k+1)의 구간이고, 이 구간에 있어서 펄스폭 ΔT(k)의 조작량으로 게이트를 제어한다.
또한, 주기 k의 [k∼k+1] 사이의 펄스폭 ΔT(k)의 형성에서 이용하는 검출값은, 시점 k로부터 지연 시간 Td만큼 이전의 시점 ks의 검출값을 시점 k의 값으로서 그대로 이용하는 것 외에, 시점 ks보다도 이전의 펄스 주기 ks에서의 소정 구간 내의 값으로부터 얻어지는 추정값을 이용할 수가 있다. 소정 구간 내의 값으로부터 얻어지는 추정값을 이용하는 것에 의해, 펄스 주기 ks의 주기 내에 있어서 검출값이 변동하는 것에 의한 검출 오차를 회피할 수가 있다.
소정 구간 내의 값을 이용한 검출값의 추정에서는, 예를 들면, [ks-1∼ks]의 구간에 있어서의 커패시턴스 전류 ic의 검출값의 평균값을 구하고, 이 평균값에 의한 추정값을 시점 ks에서의 커패시턴스 전류 ic의 검출값으로 하고, 이 검출값을 이용하여 주기 k의 [k∼k+1] 사이에서의 게이트 제어를 행하는 펄스폭 ΔT(k)를 형성한다.
이 펄스폭 ΔT(k)의 형성에 있어서, 제어부(컨트롤러)의 제어 주기 ks는 주회로의 주기 k보다도 지연 시간 Td만큼 늦어지고(지연되고) 있지만 , 시점 (ks+1)을 예측하는 것이 아니라, 시점 (ks+1)로부터 지연 시간 Td분만큼 후의 ((ks+1)+Td) 시점인 주회로의 제어 주기의 시점 (k+1)을 예측한다. 주회로는, 시점 k와 시점 (k+1) 사이에 제어 주기[k∼k+1]에 있어서, 지연 시간 Td만큼 늦어진 시점 ks에서 얻어진 펄스폭 ΔT(k)에 의해 스위칭 디바이스를 폐쇄동작한다.
상기 식(5)로 나타낸, 지연 시간 Td를 고려한 이산 제어의 조작량 펄스폭 ΔT(k)는, 지연 시간 Td와 제어 주기의 시점 (k+1)의 상당하는 제어 주기 Ts의 시간 항 (Ts+Td)를 고려하고 있다.
제어부(컨트롤)측에 있어서, 시점 ks로부터 지연 시간 Td만큼 늦어진 시점에 있어서 검출되는 값은, 주회로측의 주기 k와 일치한다. 그 때문에, 주회로측에서 보면, 주회로의 주기 k에서 얻어지는 조작량(펄스폭 ΔT(k))은, 주회로의 상태를 올바르게 인식한 조작량으로 되고, 지연 시간 Td에 의한 주회로와 제어측에서의 오차가 해소된 상태로 된다.
이것에 의해, 펄스폭 ΔT(k)의 게이트 제어에 충분한 시간을 얻을 수 있고, 펄스폭 ΔT(k)에 의해서 제어되는 출력과 지령값 사이의 출력 오차((도 6)중의 파선(破線)의 동그라미표)는 억제된다. 도 6의 (b)는 시점 (ks+1)에서의 검출 오차(출력에 대한 검출 출력의 차분)를 도시하고 있다.
(지연 시간 Td가 1제어 주기 Ts를 넘는 경우)
상기한 지연 시간 Td를 고려한 이산 제어식의 도출에서는, 지연 시간 Td가 주회로의 주기 k의 1샘플링 주기 Ts 이내라고 가정한 경우를 나타냈지만, 지연 시간 Td가 주회로의 주기 k의 1샘플링 주기 Ts를 넘는 경우에 대해서도, 예측 시점을 지연 시간 Td에 따라 지연시키는(연기하는) 것에 의해서 조작량(펄스폭 ΔT(k))을 마찬가지 수법으로 정할 수가 있다.
도 7의 (a)는 지연 시간 Td가 1샘플링 주기 Ts 이내인 경우를 도시하고, 도 7의 (b)는 지연 시간 Td가 1샘플링 주기 Ts를 넘고 2샘플링 주기 2Ts 이내인 경우를 도시하고 있다.
도 7의 (a)에 도시하는 바와 같이, 지연이 제어 주기 ks의 1샘플링 주기 Ts 이내인 경우에는, 시점 ks의 검출 출력 및 지령값에 기초하여, 시점 ks로부터 1샘플링 주기 Ts에 지연 시간 Td분만큼 후의 (Ts+Td)의 시점인 주회로의 제어 주기의 시점 (k+1)을 예측한다. 또한, 다상 인터리브의 경우에 있어서도, 시점 ks로부터 1샘플링 주기 Ts에 지연 시간 Td분만큼 후의 (Ts+Td)의 시점인 주회로의 제어 주기의 시점 (k+1)을 예측한다.
또한, 시점 ks에 대해서 [ks∼k+1]을 상태 방정식의 적분 기간으로 해서, (Ts+Td) 후의 시점 (k+1)을 예측하고, [k∼k+1]의 제어 기간에 있어서 펄스폭 ΔT(k)로 스위칭 제어를 행한다.
도 7의 (b)에 있어서, 지연이 제어 주기 ks의 1샘플링 주기 Ts를 넘고 2샘플링 주기 2Ts 이내인 경우에는, 시점 ks의 검출 출력 및 지령값에 기초하여, 시점 ks로부터 지연 시간 Td와 샘플링 주기 Ts를 가산한 (Ts+Td) 후에 주회로의 제어 주기의 시점 (k+2)를 예측한다. 또한, 지연 시간 Td가 1샘플링 주기 Ts를 넘기 때문에, 시점 ks로부터 (Ts+Td) 후의 시점은 시점 (k+2)로 된다.
또한, 시점 ks에 대해서 [ks∼k+2]를 상태 방정식의 적분 기간으로 해서, (2 Ts+Td) 후의 시점 (k+2)를 예측하고, [k+1∼k+2]의 제어 기간에 있어서 펄스폭 ΔT(k)로 스위칭 제어를 행한다.
(3상 인터리브 방식의 이산 제어)
상기한 (1상의 이산 제어식)에서는, 1상에 있어서의 이산 제어의 조작량을 나타냈다. 여기에서는, DC/DC 컨버터의 고속화의 한 수법인 다상 인터리브 방식을 적용해서 DC/DC 컨버터를 고속화하는 경우에 대해서, 3상 인터리브 방식의 강압형 DC/DC 컨버터의 이산 제어의 조작량으로 확장한 3상의 이산 제어식을 설명한다.
도 8은 다상 인터리브 방식으로서 3상 인터리브 방식을 적용한 예이고, 3상의 위상 전류인 경우의 펄스폭 ΔT(k)의 예에 대해서 도시하고 있다.
3상 인터리브 방식에서는, 3상의 각 상의 위상을 각각 120도씩 어긋나게 하는 것에 의해, 리플 주파수가 3배로 된다. 따라서, 3상 인터리브 방식에서는, 1상에 비해 1/3의 출력 커패시터의 용량으로 동등한 출력 리플이 실현되고, DC/DC 컨버터의 전압 레벨로 전환하는 동작이 고속화된다.
도 8의 (a)는 스위칭의 1주기의 시간폭 T에 있어서, 3상의 위상 전류의 3개의 위상 전류의 펄스폭 ΔT(k)가 겹치는 예를 도시하고 있다. 도 8의 (b)는 스위칭의 1주기의 시간폭 Ts에 있어서, 3상의 위상 전류 중의 2개의 위상 전류의 펄스폭 ΔT(k)가 겹치는 예를 도시하고 있다. 도 8의 (c)는 3상의 위상 전류에 대해서 위상 전류의 펄스폭 ΔT(k)에 겹침이 없는 예를 도시하고 있다.
n상의 다상 인터리브에 의해서 스위칭 회로(3)를 스위칭 동작시키는 경우에는, 주회로(2)의 LC 초퍼 회로에 포함되는 n개의 인덕턴스 L(L1∼Ln)에는 각각 인덕턴스 전류 iL1∼iLn이 흐른다. 제어부(6)는, 이들 인덕턴스 전류 iL1∼iLn인 각 상 전류를 합성한 합성 전류 iL을 포함하는 전류를 제어 전류로서 입력한다.
제어 전류는, 각 상 전류의 인덕턴스 전류를 합성한 합성 전류 iL 외에, 합성 전류 iL로부터 부하 전류 iR을 감산한 커패시턴스 전류 iC를 이용해도 좋다.
1상의 이산 제어식에 있어서, 지연 시간 Td를 고려한 이산 제어의 조작량은 식(5)로 표시된다. 이 펄스폭 ΔT(k)를 3상 인터리브 방식의 강압형 DC/DC 컨버터로 확장하는 것에 의해, 3상 인터리브 방식에 의해서 고속화한 컨버터의 지연 시간 Td를 고려한 이산 제어의 조작량이 얻어진다. 또한, 여기에서는 3상 인터리브 방식에 대해서 나타내지만, 3상 인터리브는 다상 인터리브의 1예로서, 3상 이상의 다상 인터리브 방식에도 마찬가지로 적용된다.
도 9는 3상 인터리브 방식에 의한 강압형 DC/DC 컨버터의 개략 구성을 도시하고 있다. 스위칭 디바이스 S1A, S2A 및 인덕턴스 LA, 스위칭 디바이스 S1B, S2B 및 인덕턴스 LB와, 스위칭 디바이스 S1C, S2C 및 인덕턴스 LC는 3상의 각 상을 구성하고, 커패시턴스 C 및 부하 저항 RL을 공통으로 구비하고 있다.
합성 전류를 제어 전류로서 검출하는 정전류 제어 및 정전압 제어의 제어 전류 및 출력 전압의 식을 도출한다. 도 10의 (a), (b)는 도 9의 3상 인터리브 방식에 의한 강압형 DC/DC 컨버터 회로의 등가 회로이고, 폐루프 자동 제어 응답의 영역에 있어서, 스위칭 주파수보다 충분히 긴 시간대역의 등가 회로를 도시하고 있다.
〈정전압 제어〉
도 10의 (b)의 LCR 회로의 등가 회로는, 검출 출력 전압 vo를 검출하는 정전압 제어를 설명하기 위한 도면이다. 또한, 여기에서는, LCR 회로로 구성된 강압 초퍼 회로를 포함하는 DC/DC 컨버터의 예를 도시하고 있다.
LCR 회로의 등가 회로에 있어서, 입력 전압 U를 입력했을 때의 스텝 응답에서 얻어지는 검출 출력 전압 vo는, 이하의 식으로 표시된다.
[수학식 8]
Figure 112020096064034-pct00008
상기의 식(6)은, 검출 출력 전압 vo가 2차 진동 전압인 것을 나타내고, 오버슛이나 언더슛의 발생을 시사하고 있다.
〈정전류 제어〉
도 10의 (a)의 등가 회로에 있어서, 각 상의 상전류 iLA, iLB, 및 iLC의 합성 전류(iLA+iLB+iLC=iL)를 전류원으로 표시하고, 3개의 스위칭 회로의 각각의 인덕턴스 L의 합성 인덕턴스를 (L/3)로 표시하고 있다. 이 등가 회로에 있어서, 전류원으로부터 입력된 입력 전류(iL)에 의한 검출 출력 전압 vo의 스텝 응답은,
[수학식 9]
Figure 112020096064034-pct00009
로 표시된다.
식 (7)은, 검출 출력 전압 vo의 스텝 응답이 2차 진동 전압을 일으키는 일 없이, (RL·iL)을 향해 지수함수적으로 증가하는 것을 나타내고 있다.
인덕턴스 전류 iL의 합성 전류의 시간 함수 iL(t)를 이하의 식(8)로 정의하면,
[수학식 10]
Figure 112020096064034-pct00010
로 된다.
합성 전류(iL(t)), 커패시턴스 전류 iC(t), 및 검출 출력 전압 vo(t)는 각각 이하의 식(9)로 표시된다.
[수학식 11]
Figure 112020096064034-pct00011
식(9)로 나타내어지는 검출 출력 전압 vo(t)는, 식(7)로 표시되는 검출 출력 전압 vo(t)로부터 부하 저항 RL이 삭제되고, 충분한 시간이 경과한 후 (t→∞)의 최종값은 지령 전압 Vref에 수속(收束)하는 것을 나타내고 있다.
따라서, 식(8)로 나타내어지는 인덕턴스 전류 iL(t)의 합성 전류를 제어 전류로 해서 정전류 제어를 행하는 것에 의해서, 2차 진동 전압을 일으키게 하는 일 없이, 스텝 응답을 제어할 수가 있다.
또한, 식(9)로 나타내어지는 검출 출력 전압 vo(t)에 있어서, Aｖ는 검출 출력 전압 vo(t)와 지령 전압 Vref와의 차분값 (Vref－Vo(t))에 곱하는 계수이다. 예를 들면, 계수 Aｖ가 클수록, 차분값 (Vref－Vo(t))의 크기가 강하게 반영된 스텝 응답으로 된다.
〈쌍방향 강압 초퍼 회로의 상태 방정식〉
다음에, 3상 인터리브 방식의 쌍방향 강압 초퍼 회로의 상태 방정식을 도출한다. 도 11은 3상 중의 하나의 상의 등가 회로를 도시하고 있다. 상기 식(8)로 표시되는 합성 전류(iL)를, 정전류 제어에 적용한 형태로 변환하기 위해서, 도 9에 도시하는 iL1, iL2, 및 iL3의 합성 전류인 iL(=iL1+iL2+iL3)의 상태 방정식을 구하고, 펄스폭 ΔT와의 관계식을 도출한다.
도 9의 각 상의 S1A∼S1C, S2A∼S2C의 ON/OFF 동작에 의해서, u1(τ), u2(τ) 및 u3(τ)에는 Vin 또는 0의 전압이 인가된다. 겹침의 진리를 이용하여 표현하면, u1(τ)에 관해서는 도 11의 등가 회로로 도시된다. 도 11에 있어서, u1(τ)는, S1A를 온으로 하고 S2A를 오프로 한 경우에는 Vin으로 되고, S1A를 오프로 하고 S2A를 온으로 한 경우에는 u1(τ)는 0으로 된다. 다만 S1B와 S2B, S1C와 S2C의 입력 Vin은 단락(短絡) 상태로 한다.
LA=LB=LC=L로 하고, 도 11에 있어서 전압 u1(t), u2(t), 및 u3(t)에 있어서의 상태 방정식을 구하고, 이들을 서로 겹침(重合)의 진리에 의해 3상 인터리브 방식의 강압 DC/DC 컨버터의 상태 방정식을 얻는다.
[수학식 12]
Figure 112020096064034-pct00012
다만, x(t)는 인덕턴스 LA, LB, LC의 각 전류 iLA(t), iLB(t) , iLC(t), 및 검출 출력 전압 vo(t)의 요소이고, u(t)는 각 상의 입력 전압 u1(t), u2(t), 및 u3(t)이고, A2는 각 상의 인덕턴스 L, 커패시턴스 C, 및 저항 R의 요소로 이루어지는 계수의 항이고, B2는 각 상의 인덕턴스 L의 요소로 이루어지는 계수의 항이다.
상기한 1상인 경우와 마찬가지로, [(ks-1)∼k] 구간에 있어서의 Duty를 ΔT(k－1)/Ts, [k∼(k+1)] 구간에 있어서의 Duty를 ΔT(k)/Ts로 하면, 조작량인 펄스폭 ΔT(k)는 이하의 식(11)로 계산된다.
[수학식 13]
Figure 112020096064034-pct00013
이것에 의해, 조작량을 ΔT(k), 지령값을 iL(k+1)로 해서, 지연 시간 Td를 고려한 이산 제어식은, 1상에서는 식(5)에 의해 도출되고, 3상에서는 식(11)에 의해 도출된다.
또한, n상의 펄스폭 ΔT(k)는 이하의 식으로 표시된다.
[수학식 14]
Figure 112020096064034-pct00014
(다상 인터리브의 경우)
상기에서는, 스위칭 동작을 1상의 게이트 신호로 행하는 경우에 대해서 나타내고 있지만, 다상 인터리브에 의해서 스위칭 동작을 다상의 게이트 신호로 행하는 경우에 대해서도 마찬가지로 할 수가 있다.
다상의 스위칭 동작은, 1상의 게이트 신호에 의한 스위칭 동작과 마찬가지로, 지연 시간 Td가 샘플링 주기 Ts 이내인 경우에는, 시점 ks의 검출 출력 및 지령값에 기초하여, 시점 ks로부터 샘플링 주기 Ts에 지연 시간 Td분을 가산한 (Ts+Td)의 시점인 주회로의 제어 주기의 시점 (k+1)을 예측한다.
다상의 스위칭 동작에서는, 조작량인 펄스폭 ΔT(k)의 산출에 있어서, 산출에 이용하는 시점 ks의 검출값으로서 평균값에 의한 추정값을 이용할 때에, 평균 구간은 샘플링 주기 Ts 대신에 리플 주기 Tr을 이용한다. 예를 들면, A상, B상, 및 C상의 3상 인터리브의 경우, 지연 시간 Td가 샘플링 주기 Ts보다도 짧을 때에는, A상의 시점 ksA에서는, 지연 시간 Td 지연을 고려해서 주회로의 시점 kA+1을 예측하고, 주회로 주기의 주기 k의 구간 [kA∼kA+1]의 펄스폭 ΔT(k)를 결정한다.
이 때, 콘덴서 전류 iC의 시점 ksA의 검출값으로서, 제어 주기 [ksC-1∼ksA]의 구간의 평균값을 이용한다. 여기서, 시점 ksC-1은 주기 ks에서의 C상의 시점이고, 이 제어 주기의 시간폭은 1리플 주기 Tr(=Ts/3)이다. 또한, n상인 경우의 1리플 주기 Tr은 Ts/n이다.
샘플링 시점 ks에 있어서, 지연 시간 Td를 고려해서, 주회로의 시점 (k+1)을 예측해서 [k∼k+1]의 펄스폭 ΔT(k)를 결정한다. 이 때, 검출값으로서 평균값을 이용하는 경우는, 시점 k로부터 (1상분의 리플 주기 Tr+지연 시간 Td)만큼 전의 구간의 평균값을 이용한다.
또, 지연 시간 Td가 1샘플링 주기 Ts 이상이고 2샘플링 주기 2Ts 이내인 경우에는, 시점 ks의 검출 출력 혹은 추정값, 및 지령값에 기초하여, 시점 ks로부터 n샘플링 주기 Ts에 지연 시간 Td분만큼 후의 (nTs+Td)의 시점인 주회로의 제어 주기의 시점 (k+2)를 예측한다. 또한, 지연 시간 Td가 1샘플링 주기 Ts를 넘기 때문에, 시점 ks로부터 (nTs+Td) 후의 시점은 시점 (k+2)로 된다.
1상에서는 샘플링 주기 Ts마다 펄스폭 ΔT(k)를 결정하고 있다. 3상에 있어서, 1상인 경우에 맞추어, 지연 시간 Td가 [0∼Ts] 사이인 경우에는, 시점 ks에 있어서 [k∼k+1]의 펄스폭 ΔT(k)를 결정하고, 지연 시간 Td가 [Ts∼2Ts] 사이인 경우에는, 시점 ks에 있어서 [k+1∼k+2]의 펄스폭 ΔT(k)를 결정한다.
3상 인터리브 방식의 이산 제어에 있어서도, 1상의 이산 제어와 마찬가지로, 검출하는 인덕턴스 전류에 포함되는 리플 성분에 의한 변동의 영향을 억제하기 위해서, 인덕턴스 전류 iLA(t)의 검출값을 평균값으로부터 취득한다.
전류가 주기 변동하는 구간은 리플 주파수의 1주기분에 상당한다. 이 리플 주파수의 1주기분의 구간을 평균값의 취득 구간으로 하는 것에 의해, 리플 성분에 의한 변동을 평균화한다. 1상인 경우에는, 검출값의 평균값을 구하는 취득 구간을, 리플 주파수의 1주기분인 주회로의 주기 k의 1주기로 한다. 주회로의 주기 k의 1주기는 주회로의 스위칭 디바이스의 스위칭의 1주기이다.
3상 인터리브 방식의 경우에 있어서도 리플 주파수의 1주기분으로 한다. 이 리플 주파수의 1주기분은, 3상인 경우에는 스위칭의 주회로의 주기 k의 1/3 주기이다. 3상 이상의 n상의 다상 인터리브에 대해서도 마찬가지이고, 취득 구간을 스위칭의 주회로의 주기 k의 1/n 주기로 해서 평균값을 구한다.
도 12는, (a) 3상의 스위칭 회로의 ON/OFF 상태와, (b) 1상에 의한 스위칭에서 흐르는 각 인덕턴스 전류 iL1∼iL3과, (c) 3상에 의한 스위칭에서 흐르는 합성 전류(iL1+iL2+iL3)를 도시하고 있다. 평균 전류를 취득하는 구간은, 1상에서는 스위칭 주기의 1주기분이고, 3상에서는 스위칭 주기의 1/3 주기분이다.
(커패시턴스 전류 iC에 의한 이산 제어)
지연 시간 Td를 고려한 1상의 이산 제어식(5), 및 다상의 이산 제어식(12)는 인덕턴스 전류 iL(k+1)을 지령값으로서 도출하고 있다.
그렇지만, 인덕터 전류 iL을 검출하는 직류 전류 센서나, 검출 출력 전압 vo를 검출하는 절연 앰프에는, 제어 주기 이상의 지연 시간이 전망된다. 이와 같은 경우에는, 식(5) 혹은 식(12)에서 도출한 펄스폭 ΔT(k)에서는, 스위칭 동작에 충분한 안정성이 얻어지지 않는 것이 예상된다.
(커패시터 전류 iC를 검출값으로서 이용하는 이산 제어)
인덕터 전류 iL을 검출값으로 했을 때의 과도한 지연을 해소하기 위해서, 직류 전류 센서로 검출하는 인덕터 전류 iL 대신에, 교류 전류 센서로 검출하는 커패시터 전류 iC를 이용하고, 커패시터 전류 iC를 검출값으로 하는 제어계에 의한 이산 제어를 행한다. 교류 전류 센서는 고속 검출이 가능하기 때문에, 검출에 있어서의 지연이 저감된다.
DC/DC 컨버터의 전압 레벨의 전환 운전의 이산 제어에 있어서, 정전류 제어와 정전압 제어의 조합에 대해서 설명한다.
이하, 처음에, 지연이 없는 경우의 정전압 이산 제어, 정전류 이산 제어, 및 정전압 이산 제어와 정전류 이산 제어의 조합에 대해서 설명하고, 다음에, 지연이 있는 경우의 이산 제어의 모드 제어에 대해서 설명한다. 이산 제어의 모드 제어에 대해서는, 지연 시간 외에, 정전류 제어로부터 정전압 제어로의 전환 시에 발생하는 오버슛이나 언더슛을 고려한 제어에 대해서 설명한다. 또한, 이하의 각 이산 제어의 설명에서는, 고전압 레벨(High 레벨)과 저전압 레벨(Low 레벨) 사이에서 전압 레벨을 전환하는 H/L의 2레벨 제어를 예로서 설명한다.
또한, 도 12의 (b), 도 12의 (c)에 도시하는 전류 파형은 설명을 위해 모식적으로 도시하는 것으로서, 실제의 전류 파형을 나타내는 것은 아니다.
〈정전압 제어와 정전류 제어를 조합한 제어 형태)
H/L의 2레벨 제어에 있어서, 정전압 제어와 정전류 제어를 조합한 제어 형태에 대해서 도 13을 이용하여 설명한다.
이 제어 형태에서는, Low 전력측으로부터 High 전력측으로의 전력 레벨의 전환, 및 High 전력측으로부터 Low 전력측으로의 전력 레벨의 전환을 행하는 2레벨 사이의 천이를, 정전압 제어와 정전류 제어를 조합해서 행한다.
도 13은 정전압 제어와 정전류 제어의 조합의 제어 양태를 설명하기 위한 도면이고, 도 13의 (a)는 제어부의 개략을 도시하고, 도 13의 (b), (c)는 지령 전압 Vref 및 지령 전류 IC-ref를 도시하고, 도 13의 (d)는 검출 출력 전압 vo를 도시하고 있다. 또한, 여기에서는, 검출 전류로서 커패시턴스 전류 iC를 이용하고 있다.
Low 전력측 및 High 전력측을 지령 전압으로 보존유지하는 유지 구간에서는 정전압 제어를 행하고 있고, Low 전력 측으로부터 High 전력측과의 사이에서 전력 레벨을 전환하는 천이 구간에서는 정전류 제어를 행한다.
정전압 제어에서는, 식(13) 혹은 식(14)의 펄스폭 ΔT(k)를 이용하여 지령 전압 Vref로 보존유지한다.
[수학식 15]
Figure 112020096064034-pct00015
[수학식 16]
Figure 112020096064034-pct00016
식(13)으로 표시되는 펄스폭 ΔT(k)는, 검출된 커패시턴스 전류 iC(k) 및 검출 출력 전압 vo(k)를 이용하여, 검출 출력 전압 vo(k)가 지령 전압 Vref로 되도록 제어를 행한다.
식(14)로 표시되는 펄스폭 ΔT(k)는, 검출된 커패시턴스 전류 iC(k)를 이용하여, 검출 출력 전압 vo(k)가 지령 전압 Vref로 되도록 제어를 행한다. 또한, 식(14)에서는, 계수 Aｖ를 Aｖ=3Ts/L로 설정하는 것에 의해서, 검출 출력 전압 vo(k)의 검출을 불필요하게 하고, 커패시턴스 전류 iC(k)만을 검출할 뿐으로 펄스폭 ΔT(k)를 정한다.
정전류 제어에서는, 식(15)의 펄스폭 ΔT(k)를 이용하여 검출 전류 iC를 지령 전류 IC-ref로 유지한 상태에서, Low 전력측의 지령 전압 VL로부터 High 전력측의 지령 전압 VH를 향해, 혹은 High 전력측의 지령 전압 VH로부터 Low 전력측의 지령 전압 VL을 향해 이행시킨다.
[수학식 17]
Figure 112020096064034-pct00017
커패시턴스 전류의 지령 전류 IC-ref는, H/L의 2레벨 제어에 있어서, High 레벨의 VH에 대응하는 IC-refH의 지령 전류와, Low 레벨의 VL에 대응하는 IC-refL의 지령 전류의 예를 이용한다.
H/L의 2레벨 제어에 있어서, 전력 유지 구간의 정전압 제어와 전력 천이 구간의 정전류 제어를 반복한다.
(이산 제어의 모드 제어)
이산 제어에 있어서, 상기한 정전압 제어와 정전류 제어를 조합해서 제어 형태를 적용한 경우, 지연 시간, 정전류 제어로부터 정전압 제어로의 전환 시에 발생하는 오버슛이나 언더슛을 고려할 필요가 있다. 이하, 지연 시간, 오버슛이나 언더슛을 고려한 이산 제어의 모드 제어에 대해서 설명한다.
High/Low 펄스 운전에 있어서는, High 전력측과 Low 펄스 전력측 사이를 원활하게 천이시키기 위해서 정전류 제어와 정전압 제어를 조합한 복수 모드에 의한 이산 제어를 행한다. 상기한 정전압 제어와 정전류 제어를 조합한 제어에 있어서, 정전류 제어로부터 정전압 제어로의 제어 전환 시의 전환에 있어서, 오버슛이나 언더슛을 억제해서 원활하게 행하기 위해서, 본 발명의 이산 제어에서는 이하에서 설명하는 3개의 모드를 이용하여 제어를 행한다.
본 발명의 이산 제어는, High/Low 펄스 운전에 있어서는, 도 14에 도시하는 바와 같이, High 전력측과 Low 전력측 사이의 전압 천이 시에 이용하는 정전류 제어의 제1의 모드(모드 Ⅰ) 및, High 전력 시, 또는 Low 전력 시에 이용하는 정전압 제어의 제3의 모드(모드 Ⅲ)에 더하여, 정전류 제어로부터 정전압 제어로의 전환을 원활하게 행하기 위한 완충 구간의 제어의 제2의 모드(모드 Ⅱ)의 3개의 모드로 구성된다. 이하에서는, 제1의 모드, 제2의 모드, 및 제3의 모드를 각각 모드 Ⅰ, 모드 Ⅱ, 및 모드 Ⅲ으로 표시한다.
도 14는 본 발명의 이산 제어의 모드 Ⅰ∼모드 Ⅲ의 3모드의 전력 천이 상태를 도시하고, High/Low 펄스 운전에 있어서의 각 모드를 도시하고 있다. 도 14의 (a)는, Low 전력측으로부터 High 전력측으로의 전력 천이를 도시하고, 도 14의 (b)는, High 전력측으로부터 Low 전력측으로의 전력 천이를 도시하고 있다.
Low 전력측으로부터 High 전력측으로 전력을 천이시키는 경우에는, Low 전력 시에 있어서 모드 Ⅲ의 정전압 제어를 행하고, Low 전력측으로부터 High 전력측으로의 전압 천이에 있어서 모드 Ⅰ의 정전류 제어를 행하고, 모드 Ⅰ의 정전류 제어로부터 모드 Ⅲ의 정전압 제어로의 전환 사이에 있어서 모드 Ⅱ의 완충 모드의 정전압 제어를 행한다.
한편, High 전력측으로부터 Low 전력측으로 전력을 천이시키는 경우에는, High 전력 시에 있어서 모드 Ⅲ의 정전압 제어를 행하고, High 전력측으로부터 Low 전력측으로의 전압 천이에 있어서 모드 Ⅰ의 정전류 제어를 행하고, 모드 Ⅰ의 정전류 제어로부터 모드 Ⅲ의 정전압 제어로의 전환 사이에 있어서 모드 Ⅱ의 완충 모드의 정전압 제어를 행한다.
이하, 각 모드 Ⅰ, 모드 Ⅱ, 및 모드 Ⅲ에 대해서 설명한다.
〈모드 Ⅰ：정전류 이산 제어〉
모드 Ⅰ은, High 전력측과 Low 전력측 사이의 전압 천이 시에 행하는 정전류 이산 제어이고, Low 전력측으로부터 High 전력측으로의 천이 시, 및 High 전력측으로부터 Low 전력측으로의 천이 시에 정전류 이산 제어를 이용한다. 정전류 이산 제어를 행하는 것에 의해서 천이 시에 있어서의 오버슛이나 언더슛의 발생, 및 과전류의 발생을 억제한다.
인덕턴스 전류 iL(ks)를 직류 전류 센서에 의해서 검출할 때에는 수 ㎲의 지연 시간이 발생한다. 그에 반해, 교류 전류 센서는 범용품에 있어서도 지연 시간이 적은 디바이스가 많이 존재한다. 그래서, 교류 전류 센서로 검출이 가능한 커패시터 전류를 제어에 이용하기 위해, 인덕턴스 전류 iL에 관계된 지령값 iL(k+1)을 다음 식(16)으로 정의한다. 이하에서는, 전압의 지령값을 Vref로 표기하고, 커패시턴스 전류의 지령값을 IC-ref 또는 ICref로 표기해서 설명한다.
[수학식 18]
Figure 112020096064034-pct00018
또, 인덕턴스의 평균 전류 iL-ave(ks), 커패시턴스 전류 iC의 평균 전류 iC-ave(ks), 및 부하 전류 iR(ks) 사이의 관계는 이하의 식(17)로 표시된다.
[수학식 19]
Figure 112020096064034-pct00019
식(16) 및 식(17)을 식(13)에 대입하는 것에 의해, 검출한 커패시턴스 전류 iC를 이용한 이산 제어식이 얻어진다.
[수학식 20]
Figure 112020096064034-pct00020
1상 및 n상인 경우의 펄스폭 ΔT(k)는 이하의 식으로 표시된다.
[수학식 21]
Figure 112020096064034-pct00021
[수학식 22]
Figure 112020096064034-pct00022
식(19), (20)의 펄스폭 ΔT(k)는, 검출값으로서, 커패시턴스 평균 전류 iC-ave(ks)와 검출 출력 전압 vo(ks)를 포함하고 있다.
커패시턴스 평균 전류 iC-ave(ks)의 산출은, 제어 주기 Ts보다도 짧은 샘플링의 주기 Tsample마다 커패시턴스 전류 iC를 검출해서 평균값을 구하는 것에 의해, 제어 주기 Ts 사이의 평균 전류가 얻어진다.
출력의 검출 전압 ｖo(ks)는, 일반적으로 절연 앰프를 거쳐서 취득하기 때문에, 수 ㎲의 지연 시간이 발생한다. 그래서, 고속 검출이 가능한 교류 전류 센서로 검출하는 커패시터 전류를 이용하여 검출 출력 전압 vo(ks)를 구한다.
커패시터 전류 iC를 이용한 검출 출력 전압 vo(ks)의 산출은, 샘플링 주기 Ts보다도 짧은 샘플링의 주기 Tsample마다 검출과 연산을 행하는 것에 의해, 샘플링 주기 Ts 사이의 평균 전류, 및 평균 전류를 이용한 전압 변화를 구함으로써 행한다.
Low 전력측으로부터 High 전력측으로의 이행, 또는 High 전력측으로부터 Low 전력측으로의 이행의 각 이행 직전의 시점에서 취득한 출력 전압의 검출값을 초기값 ｖo(ks)로 했을 때, 출력 전압 ｖodet(ks+1)은, 샘플링 주기 Ts 후의 제어 샘플 시의 연산에 의해 구해진다.
출력 전압 ｖodet(ks+1)은, 커패시턴스 C의 샘플링 주기 Ts의 전압분 iC/C, 및 시점 ks에 있어서의 출력 전압 ｖodet(ks)의 각각에 (ks+(m-1)·Tsample/Ts)의 계수를 곱한 값의 합으로 표시되고, 이하와 같이 계산된다.
[수학식 23]
Figure 112020096064034-pct00023
다만, Tsample은 커패시터 전류 iC를 고속으로 검출하는 시간 간격, m은 1제어 주기 내에서 고속 검출할 수 있는 횟수로 한다. 다시 말해, Ts=m×Tsample로 된다.
이상의 고속 연산에 의해서 얻어지는 출력의 검출 전압 ｖodet를 식(20)의 ｖo에 대입한다. 이것에 의해, 지령값을 ICref로 하면, 커패시턴스 전류 iC만을 이용하여, 조작량의 펄스폭 ΔT(k)가 이하의 식(22)에서 얻어진다.
모드 Ⅰ(정전류 이산 제어의 펄스폭 ΔT(k))
[수학식 24]
Figure 112020096064034-pct00024
이 펄스폭 ΔT(k)가, 모드 Ⅰ에 있어서의 IC 이산 제어의 조작량으로 된다.
〈모드 Ⅱ：제어 전환 시의 완충 모드〉
모드 Ⅰ은 정전류 이산 제어를 이용하는데 반해, 모드 Ⅱ 및 모드 Ⅲ에서는 정전압 이산 제어를 이용한다. 정전압 이산 제어에 있어서도, 정전류 이산 제어와 마찬가지로, 커패시터 전류 iC를 검출값으로서 이용한다. 인덕턴스 전류 iL 대신에 커패시턴스 전류 iC를 이용한 제어식을 얻기 위해서, 지령값 iL(k+1)을 게인 A1을 이용하여 다음과 같이 정의한다.
[수학식 25]
Figure 112020096064034-pct00025
또, 상기 식(23)을 이용하여 펄스폭 ΔT(k)의 식(11)을 변형하면, 이하의 식(24)가 얻어진다.
모드 Ⅱ(정전압 이산 제어의 펄스폭 ΔT(k))
[수학식 26]
Figure 112020096064034-pct00026
모드 Ⅱ는, 도 14에 도시하는 바와 같이 정전류 제어로부터 정전압 제어로 이행하는 완충 모드이다. 이 완충 모드에서는, 모드 Ⅲ의 정전압 제어에 있어서의 게인 A2보다도 작은 게인 A1을 이용하는 것에 의해, 오버슛 및 언더슛을 억제한다. 또, 모드 Ⅱ에서는 출력 전압은 천이중인 것으로 인해, 저속의 검출 전압을 이용하면, 지연 시간의 영향을 크게 받는다. 그 때문에, 모드 Ⅰ과 마찬가지로 커패시터 전류로부터 추정한 출력 전압 ｖodet를 이산 제어에 이용한다.
따라서, 모드 Ⅱ에 있어서의, 커패시턴스 전류 iC를 이용한 iC 이산 제어의 조작량은, 식(24)로 표시되는 펄스폭 T(k)의 게인 A1을 AH1, AL1로 치환하면, 이하의 식(25), (26)으로 표시된다. 게인 AH1은 High 전력측의 게인이고, 게인 AL1은 Low 전력측의 게인이다.
모드 Ⅱ(정전압 이산 제어의 펄스폭 ΔT(k))
[수학식 27]
Figure 112020096064034-pct00027
〈모드 Ⅲ：정전압 이산 제어〉
모드 Ⅲ에서는, 모드 Ⅱ와 마찬가지로 식(23)에 의해 iL(k+1)을 지령값으로서 정의한다. 또, 저속의 검출 전압의 영향을 소거하기 위해, 게인 A2를 새롭게 다음 식(27)로 정의한다.
[수학식 28]
Figure 112020096064034-pct00028
게인 A2를 식(27)로 정의하는 것에 의해, 모드 Ⅲ에 있어서의 이산 제어식은 이하의 식(28)로 얻어진다.
모드 Ⅲ(정전압 이산 제어의 펄스폭 ΔT(k))
[수학식 29]
Figure 112020096064034-pct00029
이것에 의해, 정전압 이산 제어에 있어서도, 저속의 검출 전압 ｖo(ks)의 항이 삭제되고, 고속 검출이 가능한 커패시터 전류 iC만을 검출값으로 한 이산 제어식이 얻어진다.
도 15는 상기한 모드 Ⅰ, 모드 Ⅱ, 및 모드 Ⅲ의 각 모드의 제어 형태, 제어 구간, 펄스폭 ΔT(k), 지령값, 출력 검출 전압, 지연 시간 Td, 제어 대상, 게인 등을 도시하고, 도 16은 모드 Ⅰ, 모드 Ⅱ, 및 모드 Ⅲ의 각 모드의 제어 형태를 도시하고 있다.
도 15 및 도 16의 (a)에 있어서, 모드 Ⅰ은, Low 전력측과 High 전력측 사이를 이행시키는 천이 구간에 있어서 정전류 이산 제어를 행해서, 제어 대상의 커패시턴스 전류 iC가 지령값 IC-ref로 되도록 정전류 이산 제어를 행한다. 이 모드 Ⅰ에서는, 커패시턴스 전류 iC로부터 출력의 검출 전압을 추정한다. 또, 시점 ks에 있어서의 이산 제어의 출력 전압 ｖodet(ks)는, 시점 ks에 있어서의 출력 검출 전압 vo(ks-1), 또는 시점 (ks-1)에 있어서의 이산 제어의 출력 전압 vodet(ks-1)로부터 추정한다.
도 15 및 도 16의 (b)에 있어서, 모드 Ⅱ는, 천이 구간과 유지 구간 사이의 완충 구간에 있어서 정전압 이산 제어를 행해서, 제어 대상의 검출 출력 전압 vo가 지령값 Vref로 되도록 정전압 제어를 행한다. 이 모드 Ⅱ에 있어서도, 커패시턴스 전류 iC로부터 출력의 검출 전압을 추정한다. 모드 Ⅰ로부터 모드 Ⅱ로의 전환은, 검출 출력 전압 vo가 전환 전압 Vc1 또는 Vc2에 도달한 후에 행한다. 모드 Ⅱ에 의해서 제어 전환을 행하는 완충 구간은, 제어 회로(컨트롤러)의 제어 주기의 1샘플링 주기 Ts이고, 1샘플링 주기 Ts 후에 모드 Ⅲ의 제어로 전환한다.
도 15 및 도 16의 (c)에 있어서, 모드 Ⅲ은, 유지 구간에 있어서 정전압 이산 제어를 행하고, 제어 대상의 검출 출력 전압 vo가 지령값 Vref로 유지되도록 정전압 제어를 행한다. 이 모드 Ⅲ에 있어서, 펄스폭 ΔT(K)중의 게인 A2를 3(Ts+Td)/L로 설정해서 검출 출력 전압 vo(ks)의 항을 없애는 것에 의해, 출력의 검출 전압은 불필요해진다. 출력의 검출 전압을 불필요하게 함으로써 제어의 고속화가 도모된다.
다음에, 본 발명의 DC/DC 컨버터의 전압 레벨의 전환 운전에 있어서, 모드 Ⅰ, 모드 Ⅱ, 및 모드 Ⅲ에 의한 이산 제어에 있어서의 신호 상태를 도 17에 기초하여 설명한다.
이하의 각 모드에 의한 이산 제어의 설명에 있어서, 고전압 레벨(High 전력측)과 저전압 레벨(Low 전력측) 사이에서 전력 레벨을 전환하는 H/L의 2레벨 제어를 예로서 설명한다. H/L의 2레벨 제어는 1예로서, 전력 레벨을 달리하는 복수의 전력 레벨 사이에 대해서도 마찬가지 이산 제어를 적용할 수가 있다.
모드 Ⅰ, 모드 Ⅱ, 및 모드 Ⅲ에 의한 이산 제어에서는, Low 전력측으로부터 High 전력측으로의 전력 레벨의 전환, 및 High 전력측으로부터 Low 전력측으로의 전력 레벨의 전환을, 정전압 제어와 정전류 제어를 조합해서 행한다.
도 17은 모드 Ⅰ, 모드 Ⅱ, 및 모드 Ⅲ에 의한 이산 제어의 제어 양태를 설명하기 위한 도면이고, 도 17의 (a)는 제어부의 개략을 도시하고, 도 17의 (b), (c)는 지령 전압 Vref 및 지령 전류 IC-ref를 도시하고, 도 17의 (d)는 검출 출력 전압 vo를 도시하고 있다. 또한, 여기에서는, 검출 전류로서 커패시턴스 전류 iC를 이용하고 있다.
〈모드 Ⅰ〉
Low 전력측으로부터 High 전력측으로의 천이, 및 High 전력측으로부터 Low 전력측으로의 천이를 모드 Ⅰ의 정전류 이산 제어에 의해 행한다. 모드 Ⅰ에서는 식(20) 또는 식(22)의 펄스폭 ΔT(k)를 이용하여 검출 전류 iC를 지령 전류 IC-ref로 유지한 상태에서, Low 전력측의 지령 전압 VL로부터 High 전력측의 지령 전압 VH를 향해, 혹은 High 전력측의 지령 전압 VH로부터 Low 전력측의 지령 전압 VL을 향해 이행시킨다.
〈모드 Ⅱ〉
검출 출력 전압 vo가 전환 전압 Vc1 또는 Vc2에 도달한 시점에서, 모드 Ⅰ의 정전류 제어로부터 모드 Ⅲ의 정전압 제어로의 제어 전환을 행하기 위해서, 정전압 이산 제어를 행한다. 이 모드 Ⅱ의 제어 구간은, 정전류 제어로부터 정전압 제어로 원활한 제어 전환을 행하는 완충 구간이다. 이 완충 구간의 시간폭은, 제어 회로(컨트롤러)의 제어 주기의 샘플링 주기 Ts의 정수배로 할 수가 있다. 완충 구간의 시간폭을 1샘플링 주기 Ts분으로 함으로써, 모드 Ⅰ로부터 모드 Ⅲ으로의 전환을 1샘플링 주기 Ts로 행하여, 제어를 고속화할 수가 있다. 완충 구간의 시간폭은 1샘플링 주기 Ts에 한하지 않고, n샘플링 주기(n·Ts)로 해도 좋다. 또한, n은 정수로 하고 있다.
모드 Ⅱ에서는 식(25)의 펄스폭 ΔT(k)를 이용하여, Low 전력측의 지령 전압 VL로부터 High 전력측의 지령 전압 VH를 향해, 혹은 High 전력측의 지령 전압 VH로부터 Low 전력측의 지령 전압 VL을 향해 이행시킨다. 모드 Ⅱ에 의해 정전압 제어에 의한 오버슛 및 언더슛을 억제한다. 모드 Ⅱ의 정전압 이산 제어를 제어 주기의 1샘플링 주기 Ts분만으로 행한 후, 모드 Ⅲ의 정전압 이산 제어로 전환한다.
〈모드 Ⅲ〉
모드 Ⅱ 후에 모드 Ⅲ의 정전압 이산 제어를 행해서, 검출 출력 전압 vo를 지령 전압값 Vref로 제어한다. 도 17에서는, Low 전력측의 지령 전압 Vref를 VL로 하고, High 전력측의 지령 전압 Vref를 VH로 하고 있다.
모드 Ⅰ, 모드 Ⅱ, 및 모드 Ⅲ에 의해, 고레벨과 저레벨의 2레벨을 가지는 1 펄스가 형성되고, 이 3모드를 반복하는 것에 의해서 복수의 펄스 출력이 형성된다. 또한, 도 17의 (b)∼(d)에 도시하는 전압 파형은 설명을 위해 모식적으로 도시하는 것으로서, 실제의 전압 파형을 나타내는 것은 아니다.
〈모드의 전환〉
상기한 모드는, 모드 Ⅰ, 모드 Ⅱ, 모드 Ⅲ의 순서로 천이를 반복한다. 도 18은 Low 전력측으로부터 High 전력측으로의 이행 시의 모드 천이의 1예를 도시한 흐름도이다. 또한, 이 예에서는, 모드 Ⅱ를 1샘플링 주기의 1사이클로 행하는 예를 나타내고 있지만, 모드 Ⅱ는 복수의 사이클로 행해도 좋고, 또 각 사이클은 샘플링 주기에 한하지 않고, 임의의 주기로 해도 좋다.
Low 전력측으로부터 High 전력측으로의 이행 지령에 의해(s1), 지령 후의 제어 샘플 시에 행하는 연산에 의해 구한 검출 출력 전압 vo(k)를 vodet(ks)로 해서, 계산되고 샘플링 시점에서의 전압 검출값을 출력 전압 vodet(k)를 연산하는 연산 초기값 vodet(0)으로 한다.
Low 전력측으로부터 High 전력측으로의 이행 지령에 의해(s1), 이행 직전의 시점에서 취득한 출력 전압의 검출값 ｖo(k)를 초기값 ｖo(ks)로 하고(s2), 모드 Ⅰ에 있어서, 식(19)를 이용하여 제어 주기 Ts 후의 제어 샘플 시에 연산을 행하고, vodet(ks+1)을 출력 전압으로서 추정한다(s3). 시점 (ks+1) 이후의 vodet에 대해서도, 마찬가지로 해서 vodet(ks+1), vodet(ks+2), vodet(ks+3)을 추정할 수가 있다.
모드 Ⅰ에서 추정한 출력 전압의 추정값 ｖodet가 전환 전압 Vc1을 넘으면, 완충 모드인 모드 Ⅱ로 이행한다(s4). 모드 Ⅱ에 있어서, 출력 전압의 추정값 ｖodet를 연산에 의해 추정한다. 모드 Ⅱ를 동작시킨 후, 모드 Ⅲ으로 이행한다. 모드 Ⅱ는, 1샘플링 주기만으로 행하는 것 외에, 수 샘플링 주기로 행해도 좋다. 또, 주기는 샘플링 주기에 한하지 않고, 임의로 설정한 주기를 이용해도 좋다(s5). 모드 Ⅲ에 있어서 정전압 제어를 행한다. 이 정전압 제어는, 저속의 전압 검출값을 검출해서, 지령 전압값으로 제어한다. 이 모드 Ⅲ의 정전압 제어는, High 전력측으로의 이행 지령에 기초하고 있기 때문에 High 전력측에서의 정전압 제어이다. 또한, 모드 Ⅲ의 정전압 제어에서는, 게인의 값을 회로 정수에 맞추어 설정하는 것에 의해서, 전압 검출값을 불필요하게 할 수도 있다. 전압 검출값의 검출을 불필요하게 하는 것에 의해서, 저속의 전압 검출에 기인되는 지연의 영향을 없앨 수가 있다. (s6).
그 후, High 전력측으로부터 Low 전력측으로의 이행 지령으로 전환되면(s7), 상기한 s2∼s6과 마찬가지 이행을 행한다. 또한, 이 이행에서는, High 전력측으로부터 Low 전력측으로의 이행이다.
〈전환 전압 Vc1, Vc2〉
모드 Ⅰ로부터 모드 Ⅱ로의 전환 전압 Vc1, Vc2는 이하의 식(29), 식(30)으로 계산된다.
[수학식 30]
Figure 112020096064034-pct00030
[수학식 31]
Figure 112020096064034-pct00031
Vc1은 Low 전력측으로부터 High 전력측으로의 전환 시의 전환 전압이고, Vc2는 High 전력측으로부터 Low 전력측으로의 전환 시의 전환 전압이다.
전환 전압 Vc1, Vc2는, 모드 Ⅲ으로의 전환까지의 시간에 있어서의 최대의 전압 변화를 고려해서 설정되고, 모드 Ⅲ의 개시 시에 있어서의 전압 변화가 오버슛 또는 언더슛하는 발생 한계 전압의 값이다. 예를 들면, 전환 전압의 지터에 의해 발생하는 최대 시간 Ts에서의 전압 변화 및, 지령값이 변경한 후의 1샘플 사이에 생기는 전압 변화, 및 제어 지연 시간 Td중에 있어서의 전압 변화를 고려해서, 오버슛이 발생하지 않는 전압으로서 선정한다.
전환 전압 Vc1, Vc2는, 모드 Ⅲ으로의 전환까지의 시간에 있어서 최대의 전압 변화를 전압 지령값으로부터 감산함으로써, 모든 조건에 있어서 오버슛이 발생하지 않는 모드의 전환을 행한다.
다시 말해, 전환 전압의 지터에 의해 발생하는 최대 시간 Ts에서의 전압 변화((Ts/Co)×ICref), 지령값이 변경한 후의 1샘플 사이에 생기는 전압 변화((Ts/2Co)×ICref), 제어의 지연 시간 Td중에 있어서의 전압 변화((Td/Co)×ICref)를 전압 지령값 VHref로부터 감산하는 것에 의해 식(29), (30)이 얻어진다. 또한, Co는 주회로의 출력 용량이다.
또한, 식(29), (30)으로 표시되는 전환 전압 Vc1, Vc2는, 3상 인터리브의 예이고, 최대의 전압 변화를 고려한 것이고, 상수(相數)가 n상인 경우에는 식중의 Ts의 계수를 3으로부터 n으로 대체함으로써 대응할 수 있고, 또, 최대의 전압 변화 이내를 허용하는 경우에는, 전환 전압 Vc1, Vc2에 값에 1보다 작은 소정값의 계수를 곱함으로써 대응할 수가 있다.
〈게인 A1(AH1, AL1)〉
모드 Ⅱ의 이산 제어의 조작량은 식(25), (26)으로 나타내어지고, 이 식에 포함되는 게인 A1(AH1, AL1)에 의해 오버슛이나 언더슛을 억제한다. 이하, 모드 Ⅱ의 게인 A1(AH1, AL1)의 범위에 대해서 설명한다. 또한, 여기에서는, Low 전력측으로부터 High 전력측으로의 천이 시에 대해서 설명한다.
High 시의 전압 지령값을 VHref로 하고, 모드 Ⅱ의 커패시턴스 전류 iC로부터 연산한 전압 검출값을 Vodet-mode2, 모드 Ⅲ의 검출 전류값을 Vo-mode3으로 하면, 각 모드의 콘덴서 전류 지령값은 이하로 표시된다.
모드 Ⅰ：ICref
모드 Ⅱ：AH1(VHref－Vodet-mode2)
모드 Ⅲ：A2(VHref－Vo-mode3)≒0, 다만 A2=3(Ts+Td)/L
모드 Ⅱ는 모드 Ⅰ과 모드 Ⅲ을 잇는 완충 구간이기 때문에, 모드 Ⅱ의 콘덴서 전류 지령은 모드 Ⅰ과 모드 Ⅲ 사이의 범위이고, ICref＞AH1(VHref－Vodet-mode2)＞0 이하의 관계에 있다.
이 대소 관계, 및, 식(29)로 표시되는 전환의 판정 전압 VC1을 이용하는 것에 의해서, 게인 AH1의 범위는 이하의 식으로 표시된다.
[수학식 32]
Figure 112020096064034-pct00032
따라서, 게인 AH1은 상기의 범위에 있어서, High측의 지령 전압 VHref에 대한 추종 특성을 정하는 계수로서 이용한다. 게인 AL1에 대해서는 기술하지 않지만, 게인 AH1과 마찬가지로 할 수가 있다.
〈게인 A2〉
정전압 이산 제어의 펄스폭 T(k)를 나타내는 식(24)에 있어서, 검출 전압의 항은 {(L/3)×A1×ｖo(ks)/Vin}과 {(Td+Ts)×ｖo(ks)/Vin}이다. 식(24)를 모드 Ⅲ에 적용해서 A1을 A2로 하고, 게인 A2를 식(27)로 정의하는 것에 의해서, 2개의 검출 전압의 항은 서로 상쇄되고, 출력 전압의 ｖo(k)의 항이 삭제된다. 이것에 의해, 모드 Ⅲ에 있어서의 이산 제어식은 검출 출력 전압 vo(k)를 포함하지 않는 식(28)로 표시된다.
이하에, 모드 Ⅰ, 모드 Ⅱ, 및 모드 Ⅲ의 각 모드에 있어서의 펄스폭 ΔT(k)에 대해서, Low 전력측으로부터 High 전력측으로 천이하는 경우의 각 식(High로 나타낸 식)과 High 전력측으로부터 Low 전력측으로 천이하는 경우의 각 식(Low로 나타낸 식)에 대해서 정리해서 나타낸다.
[수학식 33]
Figure 112020096064034-pct00033
또, 종래의 인덕터 전류를 검출하는 직류 전류 센서는, 고속의 디바이스이더라도 약 1㎲의 지연이 존재한다. 그에 반해, 교류 전류 센서는 10㎒ 이상(0.1㎲ 이하의 지연)의 응답 성능을 갖는 디바이스가 많이 존재한다. 그래서, 교류 전류 센서에 의해 검출이 가능한 커패시터 전류를 이용하고, 커패시터 전류 iC에 의한 IC 이산 제어를 행하는 것에 의해서 고속의 제어가 도모된다. 또한, 상기한 센서의 응답 특성의 수치예는 1예로서 이 수치예에 한정되는 것은 아니지만, 일반적으로 교류 전류 센서는 직류 전류 센서보다도 높은 응답 성능을 가지고 있다.
회로 시뮬레이션 및 실기(實機)를 이용한 검증에 의해, 본 발명의 DC/DC 컨버터에 의한 High/Low 펄스 운전의 동작을 실측하고, 제어 지연을 고려한 이산 제어의 유효성을 확인하고 있다.
(직류 전원 장치, 교류 전원 장치의 적용예)
다음에, 도 19를 이용하여 본 발명의 DC/DC 컨버터를 직류 전원 장치, 교류 전원 장치에 적용한 예를 설명한다.
도 19는, 본 발명의 DC/DC 컨버터를 직류 전원 장치, 교류 전원 장치에의 적용예의 제어계를 설명하기 위한 제어 블록도이다.
도 19의 (a)에 도시하는 제어 블록의 제어계는, 메인 루프 제어계를 구성하는 PI 제어와, 마이너 루프 제어계를 구성하는 이산 제어를 구비하는 구성예이고, 도 19의 (b)에 도시하는 제어 블록의 제어계는, 마이너 루프 제어계를 구성하는 이산 제어만의 구성예이다.
도 19의 (a)에 도시하는 구성은, 메인 루프 제어계에 있어서 지령 전력 PH, PL에 기초하여 PI 제어에 의해서 지령 전압 VH, VL을 생성하고, 마이너 루프 제어계에 있어서 이산 제어를 행한다.
또, 도 19의 (b)에 도시하는 구성은, 주어진 지령 전압 VH, VL에 기초하여 마이너 루프 제어계에 있어서 이산 제어를 행한다. 지령 전압 VH, VL이 얻어지고 있는 경우에는, 메인 루프 제어계는 불필요해지고, 그대로 이산 제어를 행할 수가 있다.
본 발명은, 마이너 루프 제어계를 구성하는 이산 제어에 대해서, 본 발명의 DC/DC 컨버터의 다상 인터리브 방식의 쌍방향 강압 초퍼 회로의 High 레벨 지령 전압 VH와 Low 레벨 지령 전압 VL의 직류 지령 전압에 따라서 제어하는 2레벨 이산 제어계를 적용한다.
High 레벨과 Low 레벨의 2레벨 제어를 행하는 경우에는, 메인 루프에 있어서, 지령 신호로서, High 레벨 전력 지령 PH, Low 레벨 전력 지령 PL을 이용하고, 부하측으로부터 취득한 전력을 검출해서 PI 제어를 행해서, High 레벨 지령 전압 VH와 Low 레벨 지령 전압 VL을 얻는다.
마이너 루프에서는, PI 제어에서 얻어진 High 레벨 지령 전압 VH 및 Low 레벨 지령 전압 VL을 지령값으로 하고, 검출 출력 전압 vo 혹은 커패시턴스 전류 iC를 검출해서 이산 제어를 행한다.
또한, 상기 실시의 형태 및 변형예에 있어서의 기술은, 본 발명에 관계된 DC/DC 컨버터의 1예이고, 본 발명은 각 실시의 형태에 한정되는 것은 아니고, 본 발명의 취지에 기초하여 갖가지 변형하는 것이 가능하며, 이들을 본 발명의 범위로부터 배제하는 것은 아니다.
본 발명의 DC/DC 컨버터는, 반도체나 액정 패널 등의 제조 장치, 진공 증착 장치, 가열·용융 장치 등의 고주파를 사용하는 장치에 대한 고주파 전력의 공급에 적용할 수가 있다.
1: DC/DC 컨버터
2: 주회로(초퍼 회로)
3: 스위칭 회로
4: LC 회로
5: 스위칭 신호 생성부
6: 제어부
7: 부하

Claims (7)

  1. 인덕턴스 L 및 콘덴서 C의 직병렬 접속에 의해 형성된 LC 초퍼 회로와, 스위칭 회로와, 직류 입력을 다른 복수의 전압 레벨의 고주파 출력으로 변환하는 제어부를 구비하고, 상기 스위칭 회로가 입력 전압에 대해서 다상 스위칭 제어를 행하고, 그것에 의해 형성한 인덕턴스 전류를 상기 LC 초퍼 회로에 공급하는 DC/DC 컨버터에 있어서,
    상기 제어부는,
    High 전력측과 Low 전력측 사이의 전압 천이 시에, 천이 전의 전력 레벨과 천이 후의 전력 레벨의 각 전력 레벨 사이에 있어서,
    천이 전의 전력 레벨과 천이 후의 전력 레벨 사이의 천이 구간을 정전류 제어로 행하고, 검출된 커패시턴스 전류가 지령 전류로서 보존유지(保持)되는 제1의 모드,
    천이 전의 전력 레벨 및 천이 후의 전력 레벨의 각 전압을 보존유지하는 유지 구간(維持區間)을 정전압 제어로 행하는 제3의 모드, 및
    　상기 천이 구간으로부터 상기 유지 구간 사이의 완충 구간을 정전압 제어로 행하는 제2의 모드
    의 3개의 모드를 구비하고,
    상기 각 모드 중,
    상기 제1의 모드 및 상기 제2의 모드에 있어서, 피드백하는 출력 전압은 커패시턴스 전류에 기초하는 추정 출력 전압이고,
    상기 제2의 모드에 있어서의 게인 A1은, 제2의 커패시턴스 전류 지령값을 제1의 커패시턴스 전류 지령값보다도 작게 하는 값이고,
    상기 제3의 모드에 있어서의 게인 A2는, 제3의 모드의 전압 검출값을 상쇄하는 값이고,
    상기 3개의 모드를 순서대로 반복해서, 복수의 전력 레벨의 고주파를 출력하는 것을 특징으로 하는 DC/DC 컨버터.
  2. 제 1 항에 있어서,
    상기 제2의 모드의 커패시터 전류 지령값은, 전압 지령값과 제2의 모드의 검출 전압값과의 차분과, 상기 게인 A1과의 적산값인 것을 특징으로 하는 DC/DC 컨버터.
  3. 제 1 항에 있어서,
    상기 LC 초퍼 회로는, 병렬 접속된 각 상의 인덕턴스 L과 콘덴서 C의 직병렬 회로로 이루어지는 n상의 LC 회로를 구비하고,
    상기 제어부의 n상 인터리브에 의한 이산 제어에 있어서,
    Ts를 제어부의 제어 주기,
    Td를 제어부로부터 LC 초퍼 회로까지의 지연 시간,
    L을 LC 초퍼 회로의 인덕턴스 성분
    으로 할 때,
    상기 게인 A2는 LC 회로의 검출 출력 전압에 관계된 계수를 영(零)으로 조정해서 상기 검출 출력 전압의 항을 삭제하는 값인 것을 특징으로 하는 DC/DC 컨버터.
  4. 제 3 항에 있어서,
    상기 게인 A2는, 제어 주기 Ts와 지연 시간 Td의 합(Ts+Td)과, 상기 LC 초퍼 회로의 상기 인덕턴스 성분 L과의 비((Ts+Td)/L)의 n배인 것을 특징으로 하는 DC/DC 컨버터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제2의 모드에 있어서, 상기 추정 출력 전압 대신에 검출 출력 전압을 피드백의 출력 전압으로 하는 것을 특징으로 하는, DC/DC 컨버터.
  6. 인덕턴스 L 및 콘덴서 C의 직병렬 접속에 의해 형성된 LC 초퍼 회로와, 스위칭 회로와, 직류 입력을 다른 복수의 전압 레벨의 고주파 출력으로 변환하는 제어부를 구비하고, 상기 스위칭 회로가 입력 전압에 대해서 다상 스위칭 제어를 행하고, 그것에 의해 형성한 인덕턴스 전류를 상기 LC 초퍼 회로에 공급하는 DC/DC 컨버터의 제어 방법에 있어서,
    상기 제어부는,
    High 전력측과 Low 전력측 사이의 전압 천이 시에, 천이 전의 전력 레벨과 천이 후의 전력 레벨의 각 전력 레벨 사이에 있어서,
    천이 전의 전력 레벨과 천이 후의 전력 레벨 사이의 천이 구간을 정전류 제어로 행하고, 검출된 커패시턴스 전류가 지령 전류로서 보존유지되는 제1의 모드,
    천이 전의 전력 레벨 및 천이 후의 전력 레벨의 각 전압을 보존유지하는 유지 구간을 정전압 제어로 행하 제3의 모드, 및
    상기 천이 구간으로부터 상기 유지 구간 사이의 완충 구간을 정전압 제어로 행하는 제2의 모드
    의 3개의 모드의 제어를 행하고,
    상기 각 모드 중,
    상기 제1의 모드 및 상기 제2의 모드에 있어서, 피드백하는 출력 전압으로서 커패시턴스 전류에 기초하는 추정 출력 전압을 이용하고,
    상기 제2의 모드에 있어서의 게인 A1로서, 제2의 커패시턴스 전류 지령값을 제1의 커패시턴스 전류 지령값보다도 작게 하는 값을 이용하고,
    상기 제3의 모드에 있어서의 게인 A2로서, 제3의 모드의 전압 검출값을 상쇄하는 값을 이용하고,
    상기 3개의 모드를 순서대로 반복해서, 복수의 전력 레벨의 고주파를 출력하는 것을 특징으로 하는 DC/DC 컨버터의 제어 방법.
  7. 제 6 항에 있어서,
    상기 제2의 모드에 있어서, 상기 추정 출력 전압 대신에 검출 출력 전압을 피드백의 출력 전압으로 하는 것을 특징으로 하는, DC/DC 컨버터의 제어 방법.
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