JP5111838B2 - 相転移メモリ素子のマルチビットの動作方法 - Google Patents

Description

本発明は、半導体メモリ素子に係り、特に、相転移メモリ素子の動作方法に関する。

相転移メモリ素子は、結晶状態の変化によって比抵抗が変わる相転移抵抗体をストレージノードとして利用する不揮発性メモリ素子の一つである。相転移抵抗体は、結晶状態で低い抵抗を有し、非晶質状態で高い抵抗を有する。相転移メモリ素子は、このような二つの状態を有する相転移抵抗体を利用して、通常的に、１ビットのデータを処理できる。しかし、相転移抵抗体の結晶状態を変化させるためには高い熱処理が必要であり、それにより、高い電流または電圧が相転移抵抗体に印加されねばならない。

このような高い動作電流または電圧は、相転移メモリ素子の集積化に問題を引き起こす。なぜなら、高い動作電流または電圧は、相転移抵抗体を制御するアクセストランジスタの短チャンネル効果を加重させ、したがって、このような短チヤンネル効果は、アクセストランジスタの高集積化を制限するためである。また、相転移メモリ素子の高集積化は、製造工程上の問題、例えば、相転移抵抗体に加えられるエッチング損傷及び相転移抵抗体に連結される電極の不均一性によって制約される。

したがって、相転移メモリ素子のデータ処理量を増大させるために、相転移メモリ素子のサイズを縮小させず、相転移メモリ素子をマルチビットで動作させる方法が研究されている。例えば、特許文献１には、相転移抵抗体に印加される電気パルスの回数を制御することにより、相転移メモリ素子をマルチビットで動作させる方法が開示されている。電気パルスの印加回数が変わるにつれて、相転移抵抗体の抵抗値は段階的に変化しうる。

他の例として、特許文献２には、相転移抵抗体に印加される電流信号の下降時間をセッティングして、相転移抵抗体を多重状態の一つでプログラムするマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）プログラム方法が開示されている。しかし、このような例によるマルチビットプログラムまたはＭＬＣプログラム方法は、そのプログラム程度を制御し難いため、信頼性が低く、かつ商業化し難いという短所を有する。
国際公開第２００５／０３１７５２号公報 国際公開第２００３／０５８６３３号公報

本発明が解決しようとする技術的課題は、高い信頼性を有し、商業化の可能な相転移メモリ素子のマルチピットの動作方法を提供することである。

前記技術的課題を達成するための本発明の一態様によれば、プログラムステップ及び読み取リステップを含む相転移メモリ素子のマルチビットの動作方法が提供される。前記相転移メモリ素子は、相転移抵抗体、及び、前記相転移抵抗体の両端にそれぞれ連結された第１電極及び第２電極を備える。前記プログラムステップは、前記第１電極から前記第２電極の方向に電気的信号を印加すること、及び、前記第２電極から前記第１電極の方向に電気的信号を印加することを組み合わせて、前記相転移抵抗体の抵抗値を少なくとも四つの状態に変化させる。前記読み取りステップは、前記第１電極と前記第２電極との間に任意の方向に電気的信号を印加して、前記プログラムされた相転移抵抗体の抵抗値を判読する。

前記本発明の一側面によれば、前記プログラムステップは、前記第１電極から前記第２電極の方向に電気的信号を印加して、前記相転移抵抗体の抵抗値を第１セット状態または第１リセット状態に変化させ、前記第２電極から前記第１電極の方向に電気的信号を印加して、前記相転移抵抗体の抵抗値を第２セット状態または第２リセット状態に変化させるステップを含みうる。

前記本発明の他の側面によれば、前記第１電極から前記第２電極の方向への電気的信号と、前記第２電極から前記第１電極の方向への電気的信号とは相互に逆の極性を有しうる。

前記本発明のさらに他の側面によれば、前記第１電極が前記相転移抵抗体と接触する面積が、前記第２電極が前記相転移抵抗体と接触する面積より大きくてもよい。さらに、前記相転移抵抗体は、前記第１セット状態、前記第２セット状態、前記第１リセット状態及び前記第２リセット状態の順に高い抵抗を有しうる。

本発明の実施形態に係る相転移メモリ素子のプログラム動作を利用すれば、少なくとも２ビットのデータが保存されうる。相転移抵抗体の四つの状態は、プログラム動作時に印加される電気的な信号、例えば、パルス電流またはパルス電圧の方向を順方向及び逆方向に変化させつつ印加することによって高信頼性が得られうる。したがつて、本発明に係るプログラム動作は、パルス信号の振幅を調節する従来の方法に比べて高信頼性を有し、かつ容易に商業化されうる。四つの状態の相転移抵抗体の抵抗値は、従来と類似した方式の読み取り動作で容易に判読されうる。

以下、添付した図面を参照して、本発明に係る望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、異なる他の多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面の構成要素は、説明の便宜のためにそのサイズが誇張されうる。

図１は、本発明の一実施形態に係る相転移メモリ素子を示す回路図である。

図１に示すように、相転移メモリ素子は、アクセストランジスタＴ及び相転移抵抗体Ｒを備える。相転移抵抗体Ｒの一端は、アクセストランジスタＴを経てビットラインＢＬに連結される。したがって、アクセストランジスタＴのゲートは、ワードラインＷＬに連結され、このワードラインＷＬの電圧を調節して、相転移抵抗体Ｒに印加されるビットラインＢＬの電気的な信号を制御しうる。相転移抵抗体Ｒの他端は、プレートライシＰＬに連結される。

相転移抵抗体Ｒは、ビットラインＢＬ及びプレートラインＰＬに印加される電気的な信号によってその結晶状態が変わり、その結晶状態によって異なる比抵抗値を有しうる。本発明の実施形態で、相転移抵抗体Ｒに印加される電気的な信号の方向は、ピットラインＢＬからプレートライジＰＬ方向に、またはプレートラインＰＬからピットラインＢＬ方向に制御されうる。選択的な方法として、相転移抵抗体Ｒに印加される電気的な信号の方向はプレートラインＰＬを接地させ、ビットラインＢＬに印加される電気的な信号の極性を変えて制御されてもよい。

図２は、本発明の一実施形態に係る相転移メモリ素子を示す断面図である。

図２に示すように、半導体基板１１０上にゲート絶緑膜１１５を介在してゲート電極１２０が形成される。下部電極１３０の一端は、半導体基板１１０の一部分に連結され、他端は、相転移抵抗体１４０の一端の一部に連結される。相転移抵抗体１４０の他端は、上部電極１５０に連結される。ビットライン電極１７０は、導電性プラグ１６０を通じて半導体基板１１０の他の部分に連結される。半導体基板１１０の一部分及び他の部分は、それぞれソース領域及びドレイン領域（図示せず）となりうる。

本発明の実施形態で、上部電極１５０及び下部電極１３０は、非対称的な構造、例えば、異なるサイズを有しうる。これにより、上部電極１５０及び下部電極１３０は、相転移抵抗体１４０と異なる接触面積を有しうる。例えば、図２に示すように、上部電極１５０は、相転移抵抗体１４０の上部を覆い、下部電極１３０は、相転移抵抗体１４０の下部の一部のみを覆っている。すなわち、上部電極１５０と相転移抵抗体１４０との接触面積が下部電極１３０と相転移抵抗体１４０との接触面積より大きい。相転移抵抗体１４０の内部の相転移領域１３５は、電流密度が集中する部分に限定されうる。これにより、相転移領域１３５は、下部電極１３０と接する付近に限定される。

上部電極１５０及び下部電極１３０は、導電性物質、例えば、金属膜、金属窒化膜またはそれらの複合腹を備えうる。上部電極１５０及び下部電極１３０は、相転移抵抗体１４０の両端に連結される導電性物質であって、その名称に制限されずに多様に称されうる。例えば、上部電極１５０は、プレート電極と、下部電極１３０は、その形状によってコンタクトプラグとも称されうる。

図３は、相転移抵杭体の抵抗変化を誘導するための経時的な熱処理ステップを示すグラフである。

図３に示すように、相転移抵杭体（図２の１４０）は、溶融点Ｔ_ｍ以上の温度で一定時間Ｔ_１に加熱された後に急冷させれば（２０）、非晶質状態になる。このような非晶質状態の相転移抵杭体１４０は、溶融点温度Ｔ_ｍより低く、結晶化温度Ｔ_ｃより高い温度で一定時間Ｔ_１の間に加熱された後、一定時間Ｔ_２まで維持して冷却させれば（４０）、再び結晶化される。相転移抵杭体１４０は、非晶質状態で比較的高い抵抗を有し、結晶状態で低い抵抗を有しうる。例えば、相転移抵抗体１４０は、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）及びアンチモン（Ｓｂ）を含有する化合物膜（以下、ＧＳＴ膜という）またはカルコゲニド膜を備えうる。

相転移抵杭体１４０の結晶状態の変化に必要な熱は、相転移抵杭体１４０を抵抗加熱することによって供給されうる。抵抗加熱のためには、電気的な信号、例えば、パルス電流またはパルス電圧が利用されうる。このような、相転移抵抗体１４０の結晶状態の変化ステップは、相転移メモリ素子のプログラムステップに該当し、このような抵抗値を判読するステップは、読み取りステップに該当しうる。

さらに具体的には、プログラムステップは、上部電極１５０から下部電極１３５の方向に電気的信号を印加すること、及び、下部電極１３５から上部電極１５０の方向に電気的信号を印加することを組み合わせて、相転移抵抗体１４０の抵抗値を少なくとも四つの状態に変化させるステップを含む。読み取リステップは、上部電極１５０と下部電極１３５との間に任意の方向に電気的信号を印加してプログラムされた相転移抵抗体１４０の抵抗値を判読する。便宜上、上部電極１５０から下部電極１３０の方向を順方向と定義し、下部電極１３０から上部電極１５０の方向を逆方向と定義する。本発明の他の実施形態で、順方向及び逆方向は、相互に逆に呼ばれてもよい。

図４は、本発明の一実施形態に係る相転移メモリ素子のプログラム動作を説明するための経時的な電流特性を示すグラフである。

図４に示すように、四つのレベルのパルス電流Ｉ_１０、Ｉ_００、Ｉ_０１、Ｉ_１１がプログラム動作のために利用される。正の値を有する一対のパルス電流Ｉ_１０、Ｉ_００を順方向値と定義し、負の値を有する一対のパトルス電流Ｉ_０１、Ｉ_１１を逆方向値と定義しうる。すなわち、順方向パルス電流_１０、Ｉ_００と逆方向パルス電流Ｉ_０１、Ｉ_１１とは相互に逆の極性を有しうる。第１順方向パルス電流Ｉ_１０は、第２順方向パルス電流Ｉ_００に比べて大きい絶対値を有し、第１逆方向パルス電流Ｉ_１１は、第２逆方向パルス電流Ｉ_０１に比べて大きい絶対値を有しうる。

第１順方向パルス電流Ｉ_１０は、相転移抵抗体（図２の１４０）を順方向リセット状態に変化させるためのものであり、第２順方向パルス電流Ｉ_００は、相転移抵抗体１４０を順方向セット状態に変化させるためのものである。第１逆方向パルス電流Ｉ_１１は、相転移抵抗体１４０を逆方向リセシト状態に変化させるためのものであり、第２逆方向パルス電流Ｉ_０１は、相転移抵抗体１４０を逆方向セット状態に変化させるためのものである。例えば、第１順方向パルス電流Ｉ_１０と第１逆方向パルス電流Ｉ_１１とは同じ絶対値を有し、第２順方向パルス電流Ｉ_００と第２逆方向パルス電流Ｉ_０１とは同じ絶対値を有しうる。ただし、本発明の範囲は、このようなパルス電流のサイズに制限されない。

図５に示すように、任意方向のパルス電圧、例えば、順方向パルス電圧Ｖ_ｒまたは逆方向パルス電圧（−Ｖ_ｒ）が読み取り動作に利用される。順方向または逆方向パルス電圧（Ｖ_ｒまたはーＶ_ｒ）は相転移抵抗体（図２の１４０）の抵抗値を変化させない範囲内の絶対値を有する。例えば、順方向または逆方向パルス電圧（ＶｒまたはーＶ_ｒ）は、相転移抵抗体１４０の結晶状態を変化させない範囲、すなわち、結晶化温度以下の熱処理量を供給するように決定されうる。

以下では、図６ないし図９を参照して、図５に示す本発明の実施形態に係るプログラム動作をさらに詳細に説明する。

図６に示すように、第１逆方向パルス電流Ｉ_１１が下部電極１３０から上部電極１５０の方向に印加され、これにより、相転移抵抗体１４０が高温に抵抗加熱される。電流密度は、相転移領域１３５に集中し、これにより、相転移領域１３５が溶融された後に冷却されて、非晶質状態に遷移される。したがって、相転移抵抗体１４０は、高い抵抗を有し、逆方向リセット状態に置かれる。

図７に示すように、第２逆方向パルス電流Ｉ_０１が下部電極１３０から上部電極１５０の方向に印加され、これにより、非晶質状態の相転移抵抗体１４０が抵抗加熱され、電流密度の集中した相転移領域１３５が局部的に結晶化温度以上に加熱された後に冷却される。これにより、相転移領域１３５が非晶質状態から結晶状態に遷移される。したがって、相転移抵抗体１４０は、低い抵抗を有し、逆方向セット状態に置かれる。

図８に示すように、第１順方向パルス電流Ｉ_１０が上部電極１５０から下部電極１３０の方向に印加され、これにより、相転移抵抗体１４０が高温に抵抗加熱される。電流密度は、相転移領域１３５に集中し、これにより、相転移領域１３５が溶融された後に冷却されて、結晶状態から非晶質状態に転移される。したがって、相転移抵抗体１４０は、再び高い抵抗を有し、順方向リセット状態に置かれる。

図９に示すように、第２順方向パルス電流Ｉ_００が上部電極１５０から下部電極１３０の方向に印加され、これにより、相転移抵抗体１４０が抵抗加熱され、電流密度の集中した相転移領域１３５が局部的に結晶化温度以上に加熱された後に冷却される。これにより、相転移領域１３５が非晶質状態から結晶状態に転移される。したがって、相転移抵抗体１４０は、低い抵抗を有し、順方向セット状態に置かれる。

相転移抵抗体１４０が逆方向リセット状態で、逆方向セット状態、順方向リセット状態、順方向セット状態の順に転移されることによって、相転移抵抗体１４０の抵抗値は変化し続ける。したがって、本発明の実施形態に係るプログラム動作を利用すれば、２ビットのデータを保存しうる。四つの状態は、プログラム動作時に印加される電気的な信号、例えば、パルス電流またはパルス電圧の方向を順方向及び逆方向に変化させつつ印加することによって高信頼性で得られうる。したがって、本発明に係るプログラム動作は、パルス信号の振幅を調節する従来の方法に比べて高い信頼性を有し、容易に商業化されうる。

前述した四つの状態で相転移抵抗体１４０の抵抗値は、下記の実験例を通じて説明されうる。図１０は、本発明の実験例による相転移メモリ素子の動作を示すパルス電圧による電流及び抵抗特性を示すグラフである。本実験例で、相転移メモリ素子は、図２の構造を参照しうる。上部電極１５０及び下部電極１３０は、ＴｉＮ膜を備え、相転移抵抗体１４０は、ＧＳＴ膜を備える。下部電極１３０と相転移抵抗体１４０との接触部分は、直径が約５０ｎｍの円形に製作された。

図１０に示すように、パルス電圧が順方向または逆方向に印加されるによって、相転移抵抗体１４０の抵抗が段階的に変化されるということが分かる。（１，１）は、逆方向リセット状態を、（０，１）は、逆方向セット状態を、（１，０）は、順方向リセット状態を、そして、（０，０）は、順方向セット状態を表す。相転移抵抗体１４０の抵抗値は、逆方向リセット状態（１，１）で最も高く、順方向リセット状態（１，０）、逆方向セット状態（０，１）及び順方向セット状態（０，０）の順に小さくなる。

相転移抵抗体１４０の相転移領域１３５は、順方向リセット状態（１，０）及び逆方向リセット状態（１，１）で非晶質状態にあるということが分かり、順方向セット状態（０，０）及び逆方向セット状態（０，１）で結晶状態にあるということが分かる。ただし、順方向または逆方向プログラム動作による相転移抵抗体１４０の抵抗の差は、相転移領域１３５の結晶化程度または非晶質相の形状に依存すると予測される。

右側の垂直軸の電流は、パルス電圧が印加された状態での相転移抵抗体１４０を通じて流れる値を表す。一方、相転移抵抗体１４０の抵抗値は、パルス電圧が除去され、読み取り動作により判読された値である。パルス電圧が印加された状態で、相転移抵抗体１４０の相転移領域１３５は、溶融状態または結晶状態にあり、このような動的状態での抵抗値は大きく変化しないため、電流の傾斜度値が大きく変化しない。

四つの状態、すなわち、（１，１）、（０，１）、（１，０）そして（０，０）状態は、四つの状態のデータ、すなわち、２ビットのデータを表しうる。四つの状態の相転移抵抗体１４０の抵抗値は、従来と類似した方式の読み取り動作で容易に判読されうる。

本発明の実施形態に係るプログラム方法は、前述した順方向及び逆方向の動作の他に従来のＭＬＣ方式をさらに採用してもよい。これにより、本発明の実施形態に係るプログラム方法は、２ビット以上に拡張されてもよいということは明らかである。したがって、本発明の実施形態によれば、相転移メモリ素子を少なくとも２ビット以上のマルチビットで動作させることが可能になる。

本発明の特定の実施形態についての以上の説明は、例示及び説明を目的に提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者が前記実施形態を組み合わせて実施するなど、多様な修正及び変更が可能であるということは明らかである。

本発明は、半導体メモリ素子に関連した技術分野に好適に適用され得る。

本発明の−実施形態に係る相転移メモリ素子を示す回路図である。 本発明の一実施形態に係る相転移メモリ素子を示す断面図である。 相転移抵抗体の抵抗変化を誘導するための経時的な熱処理ステップを示すグラフである。 本発明の一実施形態に係る相転移メモリ素子のプログラム動作を説明するための経時的な電流特性を示すグラフである。 本発明の一実施形態に係る相転移メモリ素子の読み取り動作を説明するための経時的な電圧特性を示すグラフである。 本発明の一実施形態に係る相転移メモリ素子のプログラム動作を説明するための断面図である。 本発明の一実施形態に係る相転移メモリ素子のプログラム動作を説明するための断面図である。 本発明の一実施形態に係る相転移メモリ素子のプログラム動作を説明するための断面図である。 本発明の一実施形態に係る相転移メモリ素子のプログラム動作を説明するための断面図である。 本発明の実験例に係る相転移メモリ素子の動作を示すパルス電圧による電流及び抵抗特性を示すグラフである。

符号の説明

１１０ 半導体基板
１１５ ゲート絶緑膜
１２０ ゲート電極
１３０ 下部電極
１３５ 相転移領域
１４０ 相転移抵抗体
１５０ 上部電極
１６０ 導電性プラグ
１７０ ビットライン電極

Claims (10)

1. 相転移抵抗体、及び、前記相転移抵抗体の両端にそれぞれ連結された第１電極及び第２電極を備える相転移メモリ素子の動作方法であって、
   前記第１電極から前記第２電極の方向に電気的信号を印加すること、及び、前記第２電極から前記第１電極の方向に電気的信号を印加することを組み合わせて、前記相転移抵抗体の抵抗値を少なくとも四つの状態に変化させるプログラムステップと、
   前記第１電極と前記第２電極との間に任意の方向に電気的信号を印加して、前記プログラミングされた相転移抵抗体の抵抗値を判読する読み取リステップと、を含み、
   前記プログラムステップは、前記第１電極から前記第２電極の方向に電気的信号を印加して、前記相転移抵抗体の抵抗値を第１セット状態または第１リセット状態に変化させ、前記第２電極から前記第１電極の方向に電気的信号を印加して、前記相転移抵抗体の抵抗値を第２セット状態または第２リセット状態に変化させるステップを含むことを特徴とする相転移メモリ素子のマルチビットの動作方法。
2. 前記第１電極から前記第２電極の方向への電気的信号と、前記第２電極から前記第１電極の方向への電気的信号とは、相互に逆の極性を有することを特微とする請求項１に記載の相転移メモリ素子のマルチビットの動作方法。
3. 前記相転移抵抗体の抵抗値を前記第１セット状態に変化させるための電気的信号の絶対値は、前記第２セット状態に変化させるための電気的信号の絶対値と同じであることを特徴とする請求項２に記載の相転移メモリ素子のマルチビットの動作方法。
4. 前記相転移抵抗体の抵抗値を前記第１リセット状態に変化させるための電気的信号の絶対値は、前記第２リセット状態に変化させるための電気的信号の絶対値と同じであることを特徴とする請求項２に記載の相転移メモリ素子のマルチビットの動作方法。
5. 前記第１電極及び前記第２電極は、前記相転移抵抗体と異なる接触面積を有することを特微とする請求項１に記載の相転移メモリ素子のマルチビットの動作方法。
6. 前記第１電極は、前記相転移抵抗体と接触する面積が、前記第２電極が前記相転移抵抗体と接触する面積より大きいことを特徴とする請求項５に記載の相転移メモリ素子のマルチビットの動作方法。
7. 前記相転移抵抗体は、前記第１セット状態、前記第２セット状態、前記第１リセット状態及び前記第２リセット状態の順に高い抵抗を有することを特微とする請求項６に記載の相転移メモリ素子のマルチビットの動作方法。
8. 前記プログラムステップの電気的信号は、パルス電流またはパルス電圧であることを特徴とする請求項１に記載の相転移メモリ素子のマルチビットの動作方法。
9. 前記読み取リステップの電気的信号は、パルス電圧であることを特徴とする請求項１に記載の相転移メモリ素子のマルチビットの動作方法。
10. 前記パルス電圧は、前記相転移抵抗体の抵抗値を変化させない範囲内の値を有することを特徴とする請求項９に記載の相転移メモリ素子のマルチビットの動作方法。

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