JP5041867B2 - デジタル信号のデューティ・サイクルを補正するための方法および装置 - Google Patents
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Description
100B 校正入力
100C 出力
100 デューティ・サイクル測定(DCM)回路
102 チャージ・ポンプ回路
104 クロック選択回路
106 チャージ・ポンプ時間ウィンドウ制御回路
108 IUP/IDN制御回路
110 VC初期化制御回路
112 出力バッファ
114 IUP電流源
116,132 PFET
118 NFET
120 IDN電流源
122 ノード
124 コンデンサ
126 差動増幅器
128 コンパレータ
130 ORゲート
134 電流源
136 ANDゲート
138 インバータ
140 カウンタ
142 MUX
200 情報処理システム(IHS)
205 プロセッサ/集積回路(IC)
215 メモリ
217 制御ソフトウェア
220 クロック回路
225 アナログ−デジタル(A/D)変換機
230 ディスプレイ
235 バス
240 ビデオ・グラフィックス・コントローラ
245 不揮発性ストレージ
250 オペレーティング・システム
255 I/Oデバイス
260 拡張バス
265 ネットワーク・アダプタ
Claims (15)
- デジタル信号のデューティ・サイクルを補正するための方法であって、
校正モードにおいて、デューティ・サイクル測定回路(DCM回路)が、データ・ストア内に複数の電圧値および対応するデューティ・サイクル値を格納するステップであって、各電圧値がそれぞれのデューティ・サイクル値に依存する、格納するステップと、
前記DCM回路が、未知のデューティ・サイクルを示すテスト・クロック信号のデューティ・サイクルを決定するために、DCM回路によるテスト・モードを行なうステップであって、前記テスト・モードが
前記DCM回路内のチャージャ回路が、未知のデューティ・サイクルを示す前記テスト・クロック信号を受信するステップと、
前記チャージャ回路が、前記DCM回路内のコンデンサを、前記テスト・クロック信号のデューティ・サイクルに依存したテスト電圧値までチャージするステップと、
制御機構が、前記テスト電圧値に対応するデューティ・サイクルを決定し、前記テスト・クロック信号の測定されたデューティ・サイクル値を定義するために、前記データ・ストアにアクセスするステップと、
を含み、
補正モードにおいて、前記テスト・クロック信号を生成するプログラム可能なデューティ・サイクル・クロック回路により、前記テスト・クロック信号のデューティ・サイクルを、前記測定されたデューティ・サイクル値から所定のデューティ・サイクル値へと変更するステップと、
を含む方法。 - 前記プログラム可能なデューティ・サイクル・クロック回路内の誤差検出器によって、前記測定されたデューティ・サイクル値と前記所定のデューティ・サイクル値との間の誤差を示す誤差信号を生成するステップをさらに含む、請求項1に記載の方法。
- 前記測定されたデューティ・サイクル値と前記所定のデューティ・サイクル値との間の前記誤差を低減するために、前記テスト・クロック信号のデューティ・サイクルを変動させるステップをさらに含む、請求項2に記載の方法。
- 前記データ・ストア内の前記電圧値が、前記デューティ・サイクル値と共に線形に変動する、請求項1に記載の方法。
- 前記DCM回路が集積回路(IC)内に配置され、前記DCM回路が前記ICに対する前記テスト・クロック信号のデューティ・サイクルを決定する、請求項1に記載の方法。
- 前記チャージするステップが、前記コンデンサにチャージするためにチャージ・ポンプを使用する、請求項1に記載の方法。
- デジタル信号のデューティ・サイクルを補正するための方法であって、
コンデンサを含むデューティ・サイクル測定回路(DCM回路)が、校正モードで動作するステップであって、
前記DCM回路内のチャージャ回路が、それぞれ異なる既知のデューティ・サイクルを示す複数の基準クロック信号を受信するステップと、
前記チャージャ回路が、前記コンデンサを前記複数の基準クロック信号にそれぞれ対応する複数の電圧値までチャージするステップと、
データ・ストア内に、前記複数の基準クロック信号のそれぞれに対して、電圧値および対応する既知のデューティ・サイクル値を格納するステップと、
を含む、校正モードで動作するステップと、
前記DCM回路が、テスト・モードで動作するステップであって、
前記チャージャ回路が、未知のデューティ・サイクルを示すテスト・クロック信号を受信するステップと、
前記チャージャ回路が、前記コンデンサを、前記テスト・クロック信号のデューティ・サイクルに対応するテスト電圧値までチャージするステップと、
制御機構が、前記テスト電圧値に対応するデューティ・サイクルを決定し、前記テスト・クロック信号の測定されたデューティ・サイクル値を定義するために、前記データ・ストアにアクセスするステップと、
を含む、テスト・モードで動作するステップと、
前記テスト・クロック信号を生成するプログラム可能なデューティ・サイクル・クロック回路が、前記テスト・クロック信号のデューティ・サイクルを、前記測定されたデューティ・サイクル値から所定のデューティ・サイクル値へと変更するために、補正モードで動作するステップと、
を含む方法。 - 前記プログラム可能なデューティ・サイクル・クロック回路内の誤差検出器によって、前記測定されたデューティ・サイクル値と前記所定のデューティ・サイクル値との間の誤差を示す誤差信号を生成するステップをさらに含む、請求項7に記載の方法。
- 前記測定されたデューティ・サイクル値と前記所定のデューティ・サイクル値との間の誤差を低減するために、前記テスト・クロック信号のデューティ・サイクルを変動させるステップをさらに含む、請求項8に記載の方法。
- 前記チャージャ回路がチャージ・ポンプを含み、前記方法が前記チャージ・ポンプによって前記コンデンサをチャージするステップを含む、請求項7に記載の方法。
- 前記DCM回路が校正モードで動作している間に、前記コンデンサを所定の電圧値で初期設定するステップをさらに含む、請求項7に記載の方法。
- 前記テスト・クロック信号がそれぞれのパルス期間内に複数のパルスを含み、各パルスがそれぞれの持続時間を有する第1の論理状態および第2の論理状態を示し、前記第1の論理状態および前記第2の論理状態のそれぞれの持続時間が前記テスト・クロック信号のデューティ・サイクルを定義し、前記チャージャ回路が前記第1の論理状態中に前記コンデンサをチャージし、前記第2の論理状態中に前記コンデンサをディスチャージし、前記コンデンサで結果として生じる電圧値が前記テスト・クロック信号のデューティ・サイクルに対応する、請求項7に記載の方法。
- 前記基準クロック信号それぞれが、それぞれの期間内に複数のパルスを含み、各パルスがそれぞれの持続時間を有する第1の論理状態および第2の論理状態を示し、前記第1の論理状態および前記第2の論理状態のそれぞれの持続時間が各基準クロック信号の前記デューティ・サイクルを定義し、前記チャージャ回路が前記第1の論理状態中に前記コンデンサをチャージし、前記第2の論理状態中に前記コンデンサをディスチャージし、前記コンデンサで結果として生じる電圧値がそれぞれの基準クロック信号の既知のデューティ・サイクル値に対応する、請求項12に記載の方法。
- 前記制御機構が、前記テスト・クロック信号に対応するデューティ・サイクルを決定するために、前記データ・ストアに格納された電圧値およびデューティ・サイクル値から内挿または外挿する、請求項7に記載の方法。
- デジタル信号のデューティ・サイクルを決定および補正するデューティ・サイクル補正システムであって、
データ・ストアと、
前記データ・ストアに結合されたデューティ・サイクル測定回路(DCM回路)であって、前記データ・ストア内に複数の電圧値および対応するデューティ・サイクル値を格納するために校正モードで動作し、各電圧値がそれぞれのデューティ・サイクル値に依存するDCM回路と、
前記DCM回路に結合され、前記校正モードで前記DCM回路を制御するように、およびテスト・モードで前記DCM回路を制御するように構成された制御機構と、
前記DCM回路が、未知のデューティ・サイクルを示すテスト・クロック信号を受信するために前記テスト・モードで動作するチャージャ回路を含み、前記チャージャ回路が、前記テスト・クロック信号のデューティ・サイクルに依存するテスト電圧値まで前記DCM回路内のコンデンサをチャージし、前記制御機構が、前記テスト・モードで前記テスト電圧値に対応するデューティ・サイクルを決定するために前記データ・ストアにアクセスするように動作し、前記テスト・クロック信号の測定されたデューティ・サイクル値を定義し、
前記テスト・クロック信号を生成する、前記DCM回路に結合されたプログラム可能なデューティ・サイクル・クロック回路であって、前記テスト・クロック信号のデューティ・サイクルを前記測定されたデューティ・サイクル値から所定のデューティ・サイクル値へと変更するために、補正モードで動作するプログラム可能なデューティ・サイクル・クロック回路と、
を備えるデューティ・サイクル補正システム。
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