JP5026397B2 - 成膜装置及び成膜方法 - Google Patents

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Description

本発明は、半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置を作製する方法に関する。また半導体装置を作製する際、薄膜を成膜する工程において用いられるプラズマＣＶＤ法を用いた成膜装置に関する。また、その成膜装置を用いた成膜方法に関する。例えば、太陽電池やセンサに代表される光電変換装置、液晶表示パネルに代表される電気光学装置、または発光装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光装置、半導体回路および電子機器は全て半導体装置である。
半導体素子の微細化に伴い、個々のプロセスにも高精度なものが求められている。半導体製造プロセスでは、成膜装置のチャンバー内に配置した被処理基板上に、材料ガスを様々な方法（プラズマ、熱、光等）で反応させた反応生成膜を堆積させる。特に成膜装置内で発生するパーティクルの抑制は大きな課題であり、またプロセス安定化のためにもチャンバー内をクリーンに保つことが重要である。
本出願人は、基板上に薄膜を形成する処理など複数行う場合に、気密性を保ったままで連続的に行う基板処理装置を特許文献１に開示している。
また、プラズマＣＶＤ法を用いた成膜装置は、複数の部材で構成され、さらにバルブ、ポンプ等の流体機器が連結されており、その軸封部や配管フランジ接合部等に、気密な構造とするためのシール用材料またはシール用部材を用いて外部とのガス流通がないようにされている。
チャンバー内への外気の侵入を防ぐとともに圧力を一定に保つため、ゴムを用いたＯリングが用いられている。また、メタルパイプをある長さに切断し、それをリング状に成形し、その両端を溶接した中空メタルＯリングもある。
特開平７−１２２６２１号公報
Ｏリングや中空Ｏリングなどを用いても、例えば、シランガスと水素ガスのみを用い、プラズマＣＶＤ装置を用いて成膜したアモルファスシリコン膜中には、材料ガスに酸素や窒素がほとんど含まれていないのにかかわらず、酸素や窒素が微量に含まれていることがＳＩＭＳ測定により検出されることがある。このことから、従来のプラズマＣＶＤ装置は、十分なリーク対策がなされていると言えない。
なお、酸素や窒素は、非晶質半導体層の一部をｎ型化させる元素であり、これらの元素により非晶質半導体層中の欠陥密度が増大し、電界効果移動度を低下させる要因となる。さらに膜中に含まれた酸素や窒素が、ＴＦＴの電気特性のバラツキが生じる要因の一つとなっている恐れもある。
膜中に含まれる酸素や窒素を低減するため、チャンバー内の真空度をさらに高くすることが考えられるが、シール用材料またはシール用部材が同じであれば、チャンバー内の真空度が高くなれば高くなるほど、チャンバー外からチャンバー内へのリーク量が増大する。
特に、成膜時間の長い成膜条件で行う成膜処理であれば、チャンバー内に侵入する酸素や窒素の量も増大することとなる。例えば、微結晶シリコン膜を形成する場合、シランガスは水素で１００倍を超え２０００倍以下に希釈して成膜を行うため、成膜速度が遅く、所望の膜厚を得るまでにかかる時間が長い。また、酸素は結晶化を阻害し、微結晶シリコン膜中に取り込まれた場合にはドナーとして作用する恐れがあるため、微結晶シリコン膜を形成する際、特に低減すべき不純物である。
本発明は、チャンバー外からチャンバー内へのリーク量が低減された成膜装置を提供することを課題の一とする。また、Ｏリングは経時劣化が生じるため、定期的に交換が必要であるが、真空計で測定できない程度の劣化は作業者が気づくことができない。交換作業を頻繁に行うことで劣化を防ぐこともできるが、このようなメンテナンス作業は生産ラインを一時的に停止することになるため、生産性に大きな損失をきたし、製造コスト高を招く。そこで、経時劣化によるシール不良が成膜装置に発生したとしても大幅に膜質を落とすことなく、成膜を行うことのできる成膜装置を提供することも課題の一とする。
また、膜中の酸素濃度及び窒素濃度が低減された半導体膜の成膜方法を提供することも課題の一とする。
また、酸素濃度及び窒素濃度が低減された半導体膜を用いた半導体装置の作製方法を提供することも課題の一とする。
チャンバー外からチャンバー内へのリークが生じたとしても、チャンバー外壁を囲む雰囲気に含まれる酸素及び窒素を極力低減し、希ガスまたは水素で充填することにより、大気における酸素濃度及び窒素濃度の１００分の一以下、好ましくは１０００分の一以下とし、チャンバー内をさらにクリーンに保つ。
希ガスとしては、ヘリウム、ネオン、アルゴン、キセノン、クリプトンなどが挙げられるが、中でも安価であるアルゴンを用いることが好ましい。
チャンバーの外壁を囲む雰囲気を希ガス、水素、または希ガスと水素の混合ガスとするため、気密性の高い空間をチャンバーの外側に隣接して設ける。チャンバーの外側に隣接して設けられた空間は、一旦、真空引きした後、希ガスまたは水素で充填する。この空間を設けることで、チャンバーのシール部と大気との距離を大きくして隔離することで、大気ガス（酸素、窒素、Ｈ２Ｏ、ＣＯｘ、ＮＯｘなど）がチャンバー内に侵入することを防止することができる。仮に、チャンバー内には希ガスまたは水素が侵入したとしても、成膜される半導体膜の電気特性にはほとんど変化はなく、問題ない。
さらに、チャンバーと大気との間の空間に希ガスまたは水素を供給し、その空間を陽圧とすることで、大気圧である大気から空間内に大気成分が侵入することを防ぎ、チャンバー内に大気ガスが侵入することを効果的に防止することもできる。
本発明により真空度に関わらず、チャンバー内の残留酸素濃度、及び残留窒素濃度を低減することができる。
チャンバーの外側に気密性の高い空間を隣接して設けるため、チャンバーを袋体で覆い、チャンバー外壁と袋体の内面との間の空間を減圧処理したのち、袋体内に希ガスまたは水素ガスを供給して袋体を拡張させて充填させる。袋体には排気手段と連結する排気口と、ガス供給手段と連結する流入口が設けられている。
チャンバー外壁と袋体の内面との間の空間に供給する希ガスまたは水素ガスは、酸素や窒素を極力少なくし、空間に供給するガスに含まれる酸素濃度および窒素濃度は３０ｐｐｍ以下、好ましくは３０ｐｐｂ以下であることが好ましい。空間に供給するガスは、酸素濃度を測定するための酸素分析計、および窒素濃度を測定するための窒素分析計により計測することができる。
袋体の素材は、ポリエチレン樹脂、ポリプロピレン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、セルロースアセテート樹脂、フッ素含有樹脂、ポリアミド樹脂等が挙げられ、中でも酸素透過率および窒素透過率の低いポリアミド樹脂やフッ素含有樹脂が好ましい。また、これらの樹脂を含むフィルムを２種類以上張り合わせて使用して、さらに酸素透過率及び窒素透過率を低減させる。また、これらの樹脂とアルミ箔とを組み合わせたフィルム、これらのガラス繊維と樹脂とを組み合わせたフィルム、シリカの微粉を表面に蒸着させた樹脂のフィルムなどを用いる。
また、袋体として気泡緩衝材を用いてもよく、その気泡緩衝材に封じ込める気泡は大気ではなく、希ガスまたは水素を封入する。
本明細書で開示する成膜装置に関する発明の構成は、気泡緩衝材と、該気泡緩衝材に囲まれる真空チャンバーと、気泡緩衝材と真空チャンバーの隙間に希ガスまたは水素ガスを供給する第１のガス供給手段とを有し、前記真空チャンバーは、真空排気手段及び第２のガス供給手段が設けられ、前記真空チャンバー内にプラズマ発生手段を有し、前記気泡緩衝材の内部には、周りを樹脂で密閉された希ガスまたは水素ガスの気泡を有する成膜装置である。気泡緩衝材の樹脂は、上述した袋体の素材と同じものを用いる。
希ガスまたは水素を封入した気泡緩衝材を用いることでもチャンバー外壁と大気とを隔離することができる。気泡緩衝材を用いることにより、袋体による装置の大型化を防止することができる。フィルムからなる袋体内を陽圧とする場合、袋体が拡大して広がるため、設置箇所に十分なスペースがあれば問題ないが、設置箇所に十分なスペースがない場合に、気泡緩衝材を用いることは有効である。気泡緩衝材でチャンバー外壁を囲み、その僅かな隙間に希ガスまたは水素ガスを供給する。
また、袋体を２重に設けてもよいし、それ以上の多重構造として、酸素透過率及び窒素透過率を低減させることが好ましい。
また、真空計に測定できない程度のシール不良が発生して、チャンバー外からガスが微量に流入しても、チャンバー外は酸素や窒素をほとんど含まない雰囲気で囲まれているため、膜質を落とすことなく、均質な成膜を継続して複数の基板に行うことができる。
また、反応性の高い特殊材料ガスを導入するチャンバーを袋体で覆うことでチャンバーのシール部などが劣化し、シランガスなどがチャンバー外に流出する、或いは、シランガスボンベにチャンバー外のガスが逆流しても、発火して火災などは生じない。従って、袋体の設置により、反応性の高い特殊材料ガスを用いる成膜装置の安全性を高めることができる。
本明細書で開示する成膜装置に関する発明の構成は、第１の真空排気手段及び第１のガス供給手段が設けられた袋体と、その袋体に囲まれる真空チャンバーと、その真空チャンバーは、第２の真空排気手段及び第２のガス供給手段が設けられ、真空チャンバー内にプラズマ発生手段とを有し、第１のガス供給手段から袋体の内部に供給される希ガスまたは水素ガスにより大気と真空チャンバーの外壁が隔離される成膜装置である。
本発明は、上記課題の少なくとも一つを解決する。
また、上記成膜装置を用いた成膜方法も発明の一つであり、その発明の構成は、大気と真空チャンバーの外壁との間に希ガスまたは水素ガスを導入した空間を真空チャンバーの外壁に接して設け、その空間を袋体で覆って真空チャンバーと大気とを隔離し、その袋体で覆われたその真空チャンバー内に基板を設置し、その真空チャンバー内に材料ガスを導入してプラズマを発生させて基板上に半導体膜を形成する成膜方法である。
本発明は、上記課題の少なくとも一つを解決する。
上記成膜方法において、希ガスまたは水素ガスを導入した空間は、大気圧よりも圧力が高い陽圧とすることで真空チャンバー内への大気成分の侵入を防止する。
また、上記成膜方法において、大気と真空チャンバーの外壁との間に供給するガスは高純度のガスであることが好ましく、希ガスまたは水素ガスに含まれる酸素濃度および窒素濃度は３０ｐｐｍ以下とする。
また、上記成膜方法において、材料ガスは、シランガスを含み、基板上に成膜される半導体膜は微結晶半導体膜である。微結晶半導体膜の成膜は成膜速度が遅いため、真空チャンバー内への大気成分の侵入を防止することが重要である。
なお、本明細書において、微結晶半導体膜とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非単結晶半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０．５ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０．５ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。
また、上記成膜装置を用いた半導体装置の方法も発明の一つであり、その発明の構成は、絶縁表面を有する基板上にゲート電極を形成し、そのゲート電極上に絶縁膜を成膜し、大気と真空チャンバーの外壁との間に希ガスまたは水素ガスを導入した空間を真空チャンバーの外壁に接して設け、その空間を袋体で覆って真空チャンバーと大気とを隔離し、その袋体で覆われたその真空チャンバー内にその絶縁膜が設けられた基板を設置し、その真空チャンバー内に材料ガスを導入してプラズマを発生させてその絶縁膜上に微結晶半導体膜を形成し、さらにその微結晶半導体膜上にバッファ層を成膜し、微結晶半導体膜の成膜は、バッファ層との界面付近の第１領域を絶縁膜との界面付近の第２領域よりも成膜速度が速くなるように成膜条件を段階的または連続的に変化させる半導体装置の作製方法である。
本発明は、上記課題の少なくとも一つを解決する。なお、成膜条件が連続的とは、経過時間に対して成膜条件の変化が滑らかであることを指し、段階的とは経過時間に対して成膜条件が階段状に減少または増加することを指す。例えば、成膜条件としてガス流量を変化させる場合、横軸に時間、縦軸にガス流量を表したグラフを作成すると、前者は右上がりまたは右下がりの曲線または直線を描き、後者は右上がりまたは右下がりの階段状のグラフを描く。
さらに、上記半導体作製方法に加えて、バッファ層上にｎ型不純物元素を含む半導体膜を成膜し、そのｎ型不純物元素を含む半導体膜上にソース電極またはドレイン電極を形成し、そのｎ型不純物元素を含む半導体膜をエッチングして、ソース領域及びドレイン領域を形成し、そのソース領域及びドレイン領域と重なる領域を残存させてバッファ層の一部をエッチングして除去する。
なお、成膜処理を行う真空チャンバー内でプラズマを発生させる際、真空チャンバー内における圧力は、少なくとも２×１０−２Ｔｏｒｒ（２．６６６Ｐａ）〜１Ｔｏｒｒ（１３３．３Ｐａ）とし、大気成分ガスの残留を低減するため、２×１０−２Ｔｏｒｒよりも高真空度とすることが好ましい。また、予め成膜前に真空チャンバー（反応容器）内の酸素や窒素やＨ２Ｏなどの大気成分ガスの残留を極力低減するため、到達最低圧力を１×１０−１０Ｔｏｒｒ〜１×１０−７Ｔｏｒｒ（約１×１０−８Ｐａ以上１×１０−５Ｐａ以下）の超高真空（ＵＨＶ）領域に下げ、高い純度の材料ガスを流し、成膜時の基板温度を１００℃以上３００℃未満の範囲とする。
チャンバー内の真空度を１０−５Ｐａよりも高くする超高真空排気を行う場合、クライオポンプを併用し、ターボ分子ポンプによる排気を行い、さらにクライオポンプを使って真空排気することが好ましい。
また、プラズマＣＶＤ装置は、成膜の際、発熱してチャンバー外壁の温度が上昇するため、水冷機構などの冷却手段をチャンバー外壁に設ける。袋体は、冷却手段も覆うことが好ましい。また、袋体内部に希ガスまたは水素ガスを連続して流すことによって、熱せられたガスを外部に排気することでチャンバー外壁を冷却してもよい。さらに、袋体内部に冷却した希ガスまたは水素ガスを流すことでチャンバー外壁の冷却を行ってもよい。
プラズマＣＶＤ装置は、ガス導入系と排気系の他にもシール部が様々な場所に設けてあり、例えば、メンテナンスを行うために、真空チャンバーを開閉することができるようなチャンバー構成となっており、開閉部分をシール材料で気密している。本発明では少なくとも、開閉部分のシール部分を袋体で覆う。
また、チャンバー外壁全体を覆う袋体に限定されず、少なくともリークが発生する可能性のある箇所を覆えばよく、例えば、チャンバー外壁を構成する部材のシール部分周辺のみをテープ（接着層とアルミ箔とを組み合わせたテープ）で覆い、テープと外壁との間に中空部分を設け、その中空部分に希ガスや水素ガスを流す構成としてもよい。勿論、テープは酸素や窒素に対して十分なバリア性を有する材料を用いる。全体を覆う場合に比べて一部のみを覆う場合は、少量のガスで行うことができるため、コスト面で優位である。
また、本発明により、プラズマＣＶＤ装置のシール部分でシール不良が発生したとしても、不良の発生したシール部分に隣接する希ガスや水素が真空チャンバーに侵入するのみとし、大気成分がプラズマ反応を生じさせる真空チャンバーに侵入することを防止することができる。従って、安定した品質を有する半導体膜を提供することができる。
また、袋体を用いることで、比較的簡便、且つ、低コストでチャンバー内部の大気成分を低濃度とし、得られる半導体膜の膜質を大幅に向上させることができる。従来、窒素は不活性ガスと呼ばれることもあり、チャンバー内に微量に侵入しても影響ない元素と考えられていた。大気成分の一つである窒素は大気の約８割を占めているガスである。従って、チャンバー外壁が大気に接している状態では、チャンバーに設けられた様々なシール部からの窒素の侵入を防止することは困難である点に注目し、特に微結晶半導体膜を成膜する上で真空チャンバー内から極力排除したい元素であることを見いだし、本発明の構成を考案するに至っている。
なお、微結晶半導体膜に限らず、非晶質半導体膜、多結晶半導体膜、化合物半導体膜などの半導体膜の膜質も大幅に向上させることができる。
また、ＦＯＵＰ（Ｆｒｏｎｔ Ｏｐｅｎｉｎｇ Ｕｎｉｆｉｅｄ Ｐｏｄ）等の可搬式で密閉可能な基板搬送容器を用いて、その基板搬送容器によって局所的なクリーン空間を保持しながら、基板を基板搬送容器に収納し、次工程へ搬送する方法と本発明と組み合わせることで、さらにプラズマＣＶＤ装置のチャンバー内の酸素濃度、及び窒素濃度を低減することが好ましい。基板搬送容器内は真空状態で維持するが、基板搬送容器内に置換のためのガスを導入する場合には高純度ガスは、窒素ではなく、希ガスまたは水素ガスを用いる。
本発明は、ステンレスなどで構成された真空チャンバーの外壁と大気圧である外気との間に、低酸素濃度、且つ低窒素濃度である空間を設ける。なお、チャンバー内壁は鏡面加工が施されているが、チャンバー外壁にも鏡面加工を施して外壁に付着する水分や大気成分を低減させる。
低酸素濃度、且つ低窒素濃度である雰囲気とするため、真空排気する際、袋体を一度収縮させる。従って、袋体としては、収縮可能な材料を用いる。また、真空排気した後、袋体は、チャンバー外壁の角部などに密着して破けることがないように、チャンバー外壁は尖った部分をなくして外表面を曲面とする、或いは、袋体の厚さを十分厚いものを用いる。
成膜処理を行う真空チャンバーの外壁と大気圧である外気との間に、低酸素濃度、且つ低窒素濃度である空間を設けることにより、装置メンテナンスのために設けられたシール部などを有する真空チャンバー内の大気成分濃度の増加を防止することができる。
本発明の実施形態について、以下に説明する。
（実施の形態１）図１に成膜装置の一例の上面図を示す。被処理基板１１０を積載したカセット１０９が設置されるロード室１０１は、搬送ロボット１０８が設置された搬送室１０２に連結されている。また搬送室１０２には成膜処理を行える真空チャンバー１０３が連結されている。ロード室１０１、搬送室１０２、及び成膜処理を行える真空チャンバー１０３には、それぞれ真空排気手段とガス供給手段が設けられている。なお、連結部にはそれぞれゲート弁が設けられている。
従来では、成膜作業を行わない間は、ロード室や搬送室は一旦真空排気した後、窒素ガスを充填しているが、本発明においては、窒素濃度も低減させるため、ロード室１０１や搬送室１０２も窒素ガスではなく、希ガスまたは水素ガスで大気圧に戻しておく。
また、成膜処理を行える真空チャンバー１０３を取り囲むように第１の空間１０６が第１の袋体１０５によって区切られ、さらに第１の袋体１０５を取り囲むように第２の空間１０７が第２の袋体１０４によって区切られ、第２の袋体１０４の外表面は大気に触れている。第１の空間１０６及び第２の空間１０７により、真空チャンバー１０３と、窒素を多く含む大気とを隔離している。なお、ガスの供給による第２の袋体１０４の膨らみを抑えるため、ここでは図示しないが、凹部には紐（または金属ワイヤなど）で押さえてアンカリングして第２の袋体１０４の外表面が凹凸となっている。第１の空間１０６の幅は１ｃｍ〜１０ｃｍとなるように紐でアンカリングされている。また、同様にガスの供給による第１の袋体１０５の膨らみを抑えるため、凹部には紐（または金属ワイヤなど）で押さえてアンカリングして第１の袋体１０５の表面も凹凸となっている。第２の空間１０７の幅は１ｃｍ〜１０ｃｍとなるように紐でアンカリングされている。即ち、第１の袋体１０５と第２の袋体１０４との距離は、１ｃｍ〜１０ｃｍとなる。
まず、被処理基板１１０をロード室１０１に搬入する前に、第１の空間１０６と第２の空間１０７の両方をそれぞれの袋体に連結された排気手段によりそれぞれ真空排気し、それぞれの袋体に連結されたガス供給手段により希ガスまたは水素ガスでそれぞれ充填する。なお、それぞれの空間に対して常に清浄なガスを供給するため、ガス供給手段により一定の流量で希ガスまたは水素ガスを供給し、排気する。
また、成膜処理を行える真空チャンバー１０３と大気との間隔を大きく開けるため、第１の空間１０６と第２の空間１０７は両方とも陽圧とすることが好ましい。
次いで、搬送室１０２を真空排気し、真空チャンバー１０３を真空排気する。この段階で、成膜処理を行える真空チャンバー１０３の周りは、希ガスまたは水素で充填された第１の空間１０６及び第２の空間１０７、真空排気された搬送室、及びクリーンルームの床で全て囲まれているため、真空チャンバー１０３の外から大気成分が侵入することが防止される。
次いで、基板搬入前に成膜処理を行える真空チャンバー１０３内のプレコートを行い、内壁被覆膜としてシリコン膜を形成する。プレコートとして、水素または希ガスを導入してプラズマを発生させて真空チャンバーの内壁に付着した気体（酸素及び窒素などの大気成分、若しくは真空チャンバーのクリーニングに使用したエッチングガス）を除去した後、シランガスを導入して、プラズマを生成する。シランガスは酸素、水分等と反応するので、シランガスを流し、さらにシランプラズマを生成することで真空チャンバー内の酸素、水分を除去することができる。また、プレコートの処理をしておくことで、微結晶シリコン膜中に真空チャンバーを構成する部材の金属元素を不純物として取り込んでしまうのを防ぐことができる。すなわち、真空チャンバー内をシリコンで被覆しておくことで、真空チャンバー内がプラズマにより食刻されるのを防ぐことができ、後に成膜する微結晶シリコン膜中に含まれる不純物濃度を低減することができる。プレコートは、真空チャンバーの内壁を基板上に堆積されるべき膜と同種の膜で被覆する処理が含まれている。
次いで、希ガスまたは水素で充填されたロード室１０１に被処理基板１１０を複数枚セットしたカセット１０９を配置する。また、カセットに代えてＦＯＵＰと呼ばれるプラスチックケースを用いてもよい。このプラスチックケースは脱ガスが抑えられたケースであり、ある装置から別の装置に搬送する際に大気に触れることがないようにするためのものである。ＦＯＵＰを用いる場合には、複数の基板を収納するＦＯＵＰ内を希ガスまたは水素で満たし、搬送室１０２にＦＯＵＰオープナー機構を設ければ、自動で開き、搬送ロボットで真空チャンバーに運ばれる機構となる。
次いで、カセット１０９が配置されたロード室１０１内の真空排気を行い、真空チャンバー１０３及び搬送室１０２と同程度の真空度とする。次いで、搬送室１０２とロード室１０１の間のゲート弁を開け、搬送室１０２に配置された搬送ロボット１０８によりカセットから被処理基板１１０を取り出し、搬送室１０２に搬送し、ゲート弁を閉じる。次いで、搬送室１０２と成膜処理を行える真空チャンバー１０３の間のゲート弁を開け、搬送室１０２に配置された搬送ロボット１０８により真空チャンバー１０３に搬送し、点線で示す位置１１１に被処理基板を移動させ、ゲート弁を閉める。
次いで、材料ガスを供給し、プラズマ発生手段により、成膜処理を行える真空チャンバー１０３内にプラズマを発生させて、被処理基板上に半導体膜を形成する。なお、本発明では、材料ガスに酸素や窒素を含むガスを用いない。
本実施の形態では、材料ガスとしてシランガスと水素を用いて、微結晶シリコン膜を成膜する。微結晶シリコン膜を形成するためには、シランガスに対して水素の流量を１２倍以上１０００倍以下、好ましくは５０倍以上２００倍以下、更に好ましくは１００倍とする。また、材料ガスとしては、シランガスに代えて、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることもできる。
また、シランガス等のガス中にＣＨ４、Ｃ２Ｈ６などの炭素の水素化物、ＧｅＨ４、ＧｅＦ４などの水素化ゲルマニウム、フッ化ゲルマニウムを混合して、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。シリコンに炭素又はゲルマニウムを加えるとＴＦＴの温度特性を変えることができる。
ここでは、第１の成膜条件は、シランは水素及び／又は希ガスで１００倍を超え２０００倍以下に希釈し、基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃とする。微結晶シリコン膜の成長表面を水素で不活性化し、微結晶シリコンの成長を促進するためには１２０℃〜２２０℃で成膜を行うことが好ましい。
次いで、第２の成膜条件に変えて第１の成膜条件での成膜速度に比べて成膜速度を上げて微結晶シリコン膜を成膜する。本実施の形態では、微結晶シリコン膜の成膜時間は、第１の成膜条件で成膜が行われる第１の成膜期間と第２の成膜条件で成膜が行われる第２の成膜期間とを有する。
次いで、第２の成膜条件での微結晶シリコンの成膜が終了した後、シランガス、水素などの材料ガス及び高周波電力の供給を止めて基板搬出を行う。引き続き次の基板に対して成膜処理を行う場合には、基板搬入の段階に戻り同じ処理が行われる。真空チャンバー内に付着した被膜や粉末を除去するには、クリーニングを行う。
クリーニングはＮＦ３、ＳＦ６に代表されるエッチングガスを導入してプラズマエッチングを行う。また、ＣｌＦ３のようにプラズマを利用しなくてもエッチングが可能なガスを導入して行う。クリーニングにおいては基板加熱用のヒータを切って、温度を下げて行うことが好ましい。エッチングによる反応副生成物の生成を抑えるためである。クリーニングの終了後はプレコートに戻り、次の基板に対して上述した同様の処理を行えば良い。
微結晶シリコン膜の成膜において、結晶を成長させながら成膜を行うため、非晶質シリコン膜に比べて成膜時間が長時間なものとなるが、成膜時間が長時間であっても本発明は、成膜処理を行える真空チャンバー内の酸素濃度及び窒素濃度を可能な限り低減することができるので、高品位で均質な微結晶シリコン膜を得ることができる。
プラズマを発生させるとチャンバー外壁が加熱される。従って、チャンバー外壁を冷却する水冷機構などの冷却手段を別途設けてもよい。勿論、この水冷機構も袋体内に配置して空間で囲む。また、この空間にガスを供給しつづけ、チャンバー外壁の熱をガスで運び、熱を持ったガスを排気することでチャンバー全体の発熱する熱を放熱させることもできる。
本実施の形態では、成膜処理を行える真空チャンバーのみを囲む空間を設ける例を示したが、特に限定されず、さらに搬送室も囲む空間を袋体で区分してもよく、さらに好ましくは、ロード室を含めた製造装置全体を囲む空間を袋体で区分してもよい。
なお、成膜処理を行える真空チャンバーのメンテナンスを行う場合には、袋体を取り外す、または袋体に大気を供給して作業者が作業可能な雰囲気とする。そのため、メンテナンスを行う場合には、酸素濃度１９％以上が確認できる酸素濃度計を用いる。プラズマＣＶＤ装置はメンテナンスを行うためにチャンバー内を開放できるシール部が設けられており、このシール部が大気と接している構造により、チャンバー内の酸素濃度や窒素濃度の低減に限界があった。本発明は、成膜処理を行える真空チャンバーの周りを袋体で覆い、大気との間に酸素濃度および窒素濃度が低減された空間を設けることで、成膜処理を行える真空チャンバー内の酸素濃度及び窒素濃度を可能な限り低減している。
また、成膜装置には様々な箇所にシール部が設けられているが、そのうちのいずれか一つがわずかに劣化したとしても、劣化したシール部は希ガスまたは水素ガスが充填された空間により大気と隔離されており、成膜処理を行える真空チャンバー内の低酸素濃度及び低窒素濃度を維持することができる。従って、図１に示す装置は、従来に比べ長期間に渡って均質な膜を提供することができる。
また、図１に示す装置は、基板を１枚ずつ成膜する枚葉式の成膜装置の例を示したが特に限定されず、基板を複数枚成膜するバッチ式の成膜装置に適用することもできる。バッチ式の成膜装置に適用する場合には、複数のチャンバーを囲む一つの袋体を用いて空間を設けてもよいし、チャンバーの数と同じ数の袋体を用いて複数の空間をそれぞれ設けてもよい。
袋体として気泡緩衝材１２５を用いるプラズマＣＶＤ装置の一例の上面図を図２に示す。また、チャンバー外壁周辺の一部拡大図を図３に示す。図２及び図３において、図１と同じ部分には同じ符号を用いる。
図２に示す成膜装置は、図１と同様に、成膜処理を行える真空チャンバー１０３、搬送室１０２、被処理基板１１０を積載したカセット１０９が設置されるロード室１０１を有する。
真空チャンバー１０３の外壁と気泡緩衝材１２５の隙間が狭くなるように、少なくとも一部接して気泡緩衝材１２５を設ける。図３に示すように気泡緩衝材１２５は、樹脂で周りを囲まれた気泡１２７を複数有している。この樹脂は、ポリエチレン樹脂、ポリプロピレン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、セルロースアセテート樹脂、フッ素含有樹脂、ポリアミド樹脂等が挙げられ、中でも酸素透過率および窒素透過率の低いポリアミド樹脂やフッ素含有樹脂が好ましい。
気泡１２７は、高純度の希ガスまたは水素が封入されている。気泡緩衝材１２５を製造する際に９Ｎ（９９．９９９９９９９％）の高純度ガスを用いて気泡を密閉する。
真空チャンバー１０３の外壁と気泡緩衝材１２５の隙間を狭くなるようにしても、隙間をなくすことは困難であるため、この狭い隙間１２６に気流を生じさせる希ガスまたは水素ガスを供給するガス供給手段を設ける。図２の成膜装置においては、隙間１２６にアルゴンガスを流し続けることで、仮に大気成分である酸素や窒素などが気泡緩衝材１２５を通過したとしてもチャンバー外壁に到達する前に排気する。従って、図２の成膜装置においては、隙間１２６は外気とほぼ同じ大気圧であってもよい。
真空チャンバー１０３を気泡緩衝材１２５で囲むことで、図１よりも成膜装置の省スペース化を図ることができる。また、図１よりも、供給する希ガスまたは水素ガスの総量も低減することができる。隙間１２６に高価な高純度のガスを供給する場合、特に有効である。
また、隙間１２６に希ガスまたは水素ガスを流入させた時に気泡緩衝材１２５全体が膨らみ隙間１２６の体積が増大しないように、気流が流れる経路を有したまま気泡緩衝材１２５を部分的にチャンバー外壁と接着させてもよい。チャンバー外壁の一部と気泡緩衝材を接着させる場合、部分的に接着する部分は真空チャンバーのシール部分周辺を除いた領域、例えば、連結部位のない箇所とする。部分的に接着させることで、さらに省スペースな成膜装置を提供することができる。さらに、隙間に供給するガスの量も低減することができる。
また、真空チャンバー内部をメンテナンスする際には、気泡緩衝材１２５を取り外す。メンテナンスが終了すれば、新たな気泡緩衝材を用い、真空チャンバーを囲むように設け、真空チャンバーと気泡緩衝材との僅かな隙間にガス供給手段を設置すればよい。勿論、同じ気泡緩衝材を用いてもよいが、気泡緩衝材内に設けられる気泡の成分も時間とともに変化する恐れがあるため、気泡に大気成分がほとんど含まれていない新たな気泡緩衝材を用いることが好ましい。
このように、図２の装置では、気泡緩衝材１２５と、隙間に希ガスまたは水素を供給するガス供給手段を設けることで、大気と真空チャンバー１０３とを隔離することで、長時間に渡り、真空チャンバー１０３内の大気成分濃度の増加を防止することができる。
（実施の形態２）
本実施の形態では、液晶表示装置に用いられる薄膜トランジスタの作製工程について、図４乃至図８を用いて説明する。図４乃至図６は、薄膜トランジスタの作製工程を示す断面図であり、図７は、一画素における薄膜トランジスタ及び画素電極の接続領域の上面図である。また、図８は、微結晶シリコン膜の成膜方法を示すタイミングチャートである。
微結晶半導体膜を有する薄膜トランジスタはｐ型よりもｎ型の方が、移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。
図４（Ａ）に示すように、基板５０上にゲート電極５１を形成する。基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板等を用いることができる。基板５０がマザーガラスの場合、基板の大きさは、第１世代（例えば、３２０ｍｍ×４００ｍｍ）、第２世代（例えば、４００ｍｍ×５００ｍｍ）、第３世代（例えば、５５０ｍｍ×６５０ｍｍ）、第４世代（例えば、６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（例えば、１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１３００ｍｍ）、第６世代（例えば、１５００ｍｍ×１８００ｍｍ）、第７世代（例えば、１９００ｍｍ×２２００ｍｍ）、第８世代（例えば、２１６０ｍｍ×２４６０ｍｍ）、第９世代（例えば、２４００ｍｍ×２８００ｍｍ）、第１０世代（例えば、２８５０ｍｍ×３０５０ｍｍ）等を用いることができる。
ゲート電極５１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウムなどの金属材料またはその合金材料を用いて形成する。ゲート電極５１は、スパッタリング法や真空蒸着法で基板５０上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。また、銀、金、銅などの導電性ナノペーストを用いてインクジェット法により吐出し焼成して、ゲート電極５１を形成することもできる。なお、ゲート電極５１と基板５０の密着性向上と下地への拡散を防ぐバリアメタルとして、上記金属材料の窒化物膜を、基板５０及びゲート電極５１の間に設けてもよい。ここでは、第１のフォトマスクを用いて形成したレジストマスクを用いて基板５０上に形成された導電膜をエッチングしてゲート電極を形成する。
具体的なゲート電極構造の例としては、アルミニウム膜上にモリブデン膜を積層させ、アルミニウム特有のヒロックやエレクトロマイグレーションを防ぐ構造にしてもよい。また、アルミニウム膜をモリブデン膜で挟んだ３層構造としてもよい。また、他のゲート電極構造の例として、銅膜上にモリブデン膜の積層、銅膜上に窒化チタン膜の積層、銅膜上に窒化タンタル膜の積層が挙げられる。
なお、ゲート電極５１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。
次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、５２ｃを順に形成する。ここまでの工程を終えた断面図が図４（Ａ）に相当する。
ゲート絶縁膜５２ａ、５２ｂ、５２ｃはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ゲート絶縁膜に形成されるピンホール等による層間ショートを防ぐため、異なる絶縁層を用いて多層とすることが好ましい。ここでは、ゲート絶縁膜５２ａ、５２ｂ、５２ｃとして、窒化珪素膜、酸化窒化珪素膜、窒化珪素膜の順に積層して形成する形態を示す。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。
ゲート絶縁膜の１層目及び２層目の膜厚はともに５０ｎｍよりも厚くする。ゲート絶縁膜の１層目は、基板からの不純物（例えばアルカリ金属など）の拡散を防ぐために、窒化珪素膜または窒化酸化珪素膜が好ましい。また、ゲート絶縁膜の１層目は、ゲート電極の酸化防止の他、ゲート電極にアルミニウムを用いる場合にヒロック防止ができる。また、微結晶半導体膜と接するゲート絶縁膜の３層目は、０ｎｍより厚く５ｎｍ以下、望ましくは約１ｎｍとする。ゲート絶縁膜の３層目は、微結晶半導体膜との密着性を向上させるために設けるものである。また、ゲート絶縁膜の３層目を窒化珪素膜とすることで後に行われる熱処理による微結晶半導体膜の酸化防止を図ることができる。例えば、酸素の含有量が多い絶縁膜と微結晶半導体膜とを接した状態で熱処理を行うと、微結晶半導体膜が酸化する恐れがある。
更には、周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜を形成することが好ましい。マイクロ波プラズマＣＶＤ装置で形成した酸化窒化珪素膜、窒化酸化珪素膜は、耐圧が高く、薄膜トランジスタの信頼性を高めることができる。
ここでは、ゲート絶縁膜を３層構造としたが、液晶表示装置のスイッチング素子に用いる場合、交流駆動させるため、窒化珪素膜の単層のみでもよい。
次いで、ゲート絶縁膜の成膜後、大気に触れさせることなく基板を搬送し、ゲート絶縁膜を成膜する真空チャンバーとは異なる真空チャンバーで微結晶半導体膜５３を成膜することが好ましい。
本実施の形態では、図１に示す成膜装置を用いて微結晶半導体膜５３を成膜する。成膜装置周辺にアルゴンガスを充填することによって、成膜装置内の低酸素濃度及び低窒素濃度の維持を図っている。
以下に、図８も参照しながら微結晶半導体膜５３を形成する手順について説明する。図８の説明は真空チャンバーを大気圧から真空排気２００する段階から示されており、その後に行われるプレコート２０１、基板搬入２０２、下地前処理２０３、成膜処理２０４、基板搬出２０５、クリーニング２０６の各処理が時系列的に示されている。ただし、大気圧から真空排気することに限定されず、常時ある程度の真空度に真空チャンバーを保っておくことが、量産を行う上好ましい、または短時間で到達真空度を下げる上で好ましい。
本実施の形態では、基板搬入前の真空チャンバー内の真空度を１０−５Ｐａよりも高くする超高真空排気を行う。この段階が図８の真空排気２００に対応する。このような超高真空排気を行う場合、ターボ分子ポンプとクライオポンプを併用し、ターボ分子ポンプによる排気を行い、さらにクライオポンプを使って真空排気することが好ましい。ターボ分子ポンプを２台直列に連結して真空排気することも有効である。また、真空チャンバーにベーキング用のヒータを設けて加熱処理して真空チャンバー内壁からの脱ガス処理を行うことが好ましい。また、基板を加熱するヒータも動作させて温度を安定化させる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。
次いで、基板搬入前にプレコート２０１を行い、内壁被覆膜としてシリコン膜を形成する。プレコート２０１として、水素または希ガスを導入してプラズマを発生させて真空チャンバーの内壁に付着した気体（酸素及び窒素などの大気成分、若しくは真空チャンバーのクリーニングに使用したエッチングガス）を除去した後、シランガスを導入して、プラズマを生成する。シランガスは酸素、水分等と反応するので、シランガスを流し、さらにシランプラズマを生成することで真空チャンバー内の酸素、水分を除去することができる。また、プレコート２０１の処理をしておくことで、微結晶シリコン膜中に真空チャンバーを構成する部材の金属元素を不純物として取り込んでしまうのを防ぐことができる。すなわち、真空チャンバー内をシリコンで被覆しておくことで、真空チャンバー内がプラズマにより食刻されるのを防ぐことができ、後に成膜する微結晶シリコン膜中に含まれる不純物濃度を低減することができる。プレコート２０１は、真空チャンバーの内壁を基板上に堆積されるべき膜と同種の膜で被覆する処理が含まれている。
プレコート２０１の後、基板搬入２０２が行われる。微結晶シリコン膜が堆積されるべき基板は、真空排気されたロード室に保管されているので、基板を搬入したとしても真空チャンバー内の真空度が著しく悪化することはない。
次いで、下地前処理２０３を行う。下地前処理２０３は、微結晶シリコン膜を形成する場合において、特に有効な処理であり行うことが好ましい。すなわち、ガラス基板表面、絶縁膜の表面若しくは非晶質シリコンの表面上に微結晶シリコン膜をプラズマＣＶＤ法で成膜する場合には、不純物や格子不整合などの要因により堆積初期段階において非晶質層が形成されてしまう恐れがある。この非晶質層の厚さを極力低減し、可能であれば無くすために下地前処理２０３を行うことが好ましい。下地前処理としては希ガスプラズマ処理、水素プラズマ処理若しくはこの両者の併用により行うことが好ましい。希ガスプラズマ処理としては、アルゴン、クリプトン、キセノンなど質量数の大きい希ガス元素を用いることが好ましい。表面に付着した酸素、水分、有機物、金属元素などの不純物をスパッタリングの効果で除去するためである。水素プラズマ処理は、水素ラジカルにより、表面に吸着した上記不純物の除去と、絶縁膜若しくは非晶質シリコン膜に対するエッチング作用により清浄な膜表面を形成するのに有効である。また、希ガスプラズマ処理と水素プラズマ処理を併用することにより微結晶核生成の促進を助長する。
微結晶核の生成を促進させるという意味においては、図８中の破線２０７で示すように、微結晶シリコン膜の成膜初期においてアルゴンなどの希ガスを供給し続けることは有効である。
次いで、下地前処理２０３に続いて微結晶シリコン膜を形成する成膜処理２０４を行う。本実施の形態では、成膜速度は低いが品質のよい第１の成膜条件でゲート絶縁膜界面付近の膜を形成し、その後、高い成膜速度の第２の成膜条件に変えて膜を堆積する。
第１の成膜条件での成膜速度よりも第２の成膜条件の成膜速度が速ければ特に限定されない。従って、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成し、代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈してプラズマ生成することで成膜することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を１２倍以上１０００倍以下、好ましくは５０倍以上２００倍以下、更に好ましくは１００倍とする。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
また、材料ガスにヘリウムを加えた場合、ヘリウムは２４．５ｅＶとすべての気体中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２０ｅＶの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４ｅＶしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを形成することができるので、微結晶シリコン膜を堆積する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。
また、シラン等のガス中にＣＨ４、Ｃ２Ｈ６などの炭素の水素化物、ＧｅＨ４、ＧｅＦ４などの水素化ゲルマニウム、フッ化ゲルマニウムを混合して、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。シリコンに炭素又はゲルマニウムを加えるとＴＦＴの温度特性を変えることができる。
ここでは、第１の成膜条件は、シランは水素及び／又は希ガスで１００倍を超え２０００倍以下に希釈し、基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃とする。微結晶シリコンの成長を促進するためには１２０℃〜２２０℃で成膜を行うことが好ましい。
第１の成膜条件を終えた段階での断面図を図４（Ｂ）に示す。ゲート絶縁膜５２ｃ上には、成膜速度は低いが品質のよい微結晶半導体膜２３が成膜されている。この第１の成膜条件で得られる微結晶半導体膜２３の品質が、後に形成されるＴＦＴのオン電流増大および電界効果移動度の向上に寄与するため、膜中の酸素濃度が１×１０１７／ｃｍ以下となるように十分酸素濃度を低減させることが重要である。また、上記手順により、酸素だけでなく、窒素、及び炭素が微結晶半導体膜の膜中に混入する濃度を低減することができるため、微結晶半導体膜がｎ型化になることを防止することができる。
次いで、上記第１の成膜条件から第２の成膜条件に変えて成膜速度を上げて微結晶半導体膜５３を成膜する。この段階での断面図が図４（Ｃ）に相当する。微結晶半導体膜５３の膜厚は、５０ｎｍ〜５００ｎｍ（好ましくは１００ｎｍ〜２５０ｎｍ）の厚さとすれば良い。なお、本実施の形態では、微結晶半導体膜５３の成膜時間は、第１の成膜条件で成膜が行われる第１の成膜期間と第２の成膜条件で成膜が行われる第２の成膜期間とを有する。
ここでは、第２の成膜条件は、シランは水素及び／又は希ガスで１２倍以上１００倍以下に希釈し、基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃とする。なお、容量結合型（平行平板型）のＣＶＤ装置を用い、ギャップ（電極面と基板表面の間隔）を２０ｍｍとし、真空チャンバー内の真空度１００Ｐａとし、基板温度３００℃とし、６０ＭＨｚの高周波電力を２０Ｗ加え、シランガス（流量８ｓｃｃｍ）を水素（流量４００ｓｃｃｍ）で５０倍に希釈して微結晶シリコン膜を成膜する。また、上記成膜条件でシランガスの流量のみを４ｓｃｃｍに変更して１００倍に希釈して微結晶シリコン膜を成膜すると成膜速度が遅くなる。水素流量を固定し、シラン流量を増やすことで成膜速度が増大する。成膜速度を低下させることで、結晶性が向上する。
本実施の形態では、容量結合型（平行平板型）のＣＶＤ装置を用い、ギャップ（電極面と基板表面の間隔）を２０ｍｍとし、第１の成膜条件を真空チャンバー内の真空度１００Ｐａとし、基板温度１００℃とし、６０ＭＨｚの高周波電力を３０Ｗ加え、シランガス（流量２ｓｃｃｍ）を水素（流量４００ｓｃｃｍ）で２００倍に希釈する条件とし、ガス流量を変えて成膜速度を速める第２の成膜条件として４ｓｃｃｍのシランガスを水素（流量４００ｓｃｃｍ）で１００倍に希釈する条件（その他の条件は第１の成膜条件と同じ）で成膜を行う。
次いで、第２の成膜条件での微結晶シリコンの成膜が終了した後、シラン、水素などの材料ガス及び高周波電力の供給を止めて基板搬出２０５を行う。引き続き次の基板に対して成膜処理を行う場合には、基板搬入２０２の段階に戻り同じ処理が行われる。真空チャンバー内に付着した被膜や粉末を除去するには、クリーニング２０６を行う。
クリーニング２０６はＮＦ３、ＳＦ６に代表されるエッチングガスを導入してプラズマエッチングを行う。また、ＣｌＦ３のようにプラズマを利用しなくてもエッチングが可能なガスを導入して行う。クリーニング２０６においては基板加熱用のヒータを切って、温度を下げて行うことが好ましい。エッチングによる反応副生成物の生成を抑えるためである。クリーニング２０６の終了後はプレコート２０１に戻り、次の基板に対して上述した同様の処理を行えば良い。ＮＦ３は窒素を組成に含んでいるため、成膜室中の窒素濃度を低減するためにはプレコートを行って十分に窒素濃度を下げることが望ましい。
次いで、微結晶半導体膜５３の成膜後、大気に触れさせることなく基板を搬送し、微結晶半導体膜５３を成膜する真空チャンバーとは異なる真空チャンバーでバッファ層５４を成膜することが好ましい。バッファ層５４の真空チャンバーと別にすることで、微結晶半導体膜５３を成膜する真空チャンバーは基板導入前に超高真空にする専用チャンバーとすることができ、不純物汚染を極力抑え、且つ、超高真空に到達する時間を短縮することができる。超高真空に到達するためにベークを行う場合、チャンバー内壁温度が下がって安定になるまで時間がかかるため、特に有効である。また、真空チャンバーを別々とすることで、得ようとする膜質に合わせてそれぞれ高周波電力の周波数を異ならせることができる。
バッファ層５４は、水素、若しくはハロゲンを含む非晶質半導体膜を用いて形成する。水素化珪素の流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、フッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
また、バッファ層５４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。また、雰囲気中にフッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。
バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。
バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングする。そのときに、微結晶半導体膜５３が露呈しないようにバッファ層５４の一部が残存する厚さで形成することが好ましい。代表的には、１００ｎｍ以上４００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで形成することが好ましい。薄膜トランジスタの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、バッファ層５４の膜厚を上記範囲に示すように厚く形成すると、耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。
なお、バッファ層５４には、リンやボロン等の一導電型を付与する不純物が添加されていない。一導電型を付与する不純物が添加された半導体膜５５から一導電型を付与する不純物が微結晶半導体膜５３へ拡散しないように、バッファ層５４がバリア層として機能している。バッファ層を設けない場合、微結晶半導体膜５３と一導電型を付与する不純物が添加された半導体膜５５とが接してしまうと、後のエッチング工程や加熱処理により不純物が移動し、しきい値制御が困難になる恐れがある。
さらにバッファ層５４を微結晶半導体膜５３の表面上に形成することで、微結晶半導体膜５３に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成されてしまう。
非晶質半導体膜であるバッファ層５４のエネルギーギャップが微結晶半導体膜５３に比べて大きく（非晶質半導体膜のエネルギーギャップは１．６〜１．８ｅＶ、微結晶半導体膜５３のエネルギーギャップは１．１〜１．５ｅＶ）、また抵抗が高く、移動度が低く、微結晶半導体膜５３の１／５〜１／１０である。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜５３との間に形成されるバッファ層は高抵抗領域として機能し、微結晶半導体膜５３がチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
なお、微結晶半導体膜５３上に、プラズマＣＶＤ法によりバッファ層５４を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素が微結晶半導体膜５３に供給され、微結晶半導体膜５３を水素化したのと同等の効果が得られる。すなわち、微結晶半導体膜５３上にバッファ層５４を堆積することにより、微結晶半導体膜５３に水素を拡散させて、ダングリングボンドの終端を行うことができる。
次いで、バッファ層５４の成膜後、大気に触れさせることなく基板を搬送し、バッファ層５４を成膜する真空チャンバーとは異なる真空チャンバーで一導電型を付与する不純物が添加された半導体膜５５を成膜することが好ましい。この段階での断面図が図４（Ｄ）に相当する。バッファ層５４を成膜する真空チャンバーとは異なる真空チャンバーで一導電型を付与する不純物が添加された半導体膜５５を成膜することでバッファ層の成膜時に一導電型を付与する不純物が混入しないようにすることができる。
一導電型を付与する不純物が添加された半導体膜５５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物が添加された半導体膜５５は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付与する不純物が添加された半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
次いで、図５（Ａ）に示すように、一導電型を付与する不純物が添加された半導体膜５５上にレジストマスク５６を形成する。レジストマスク５６は、フォトリソグラフィ技術またはインクジェット法により形成する。ここでは、第２のフォトマスクを用いて、一導電型を付与する不純物が添加された半導体膜５５上に塗布されたレジストを露光現像して、レジストマスク５６を形成する。
次いで、レジストマスク５６を用いて微結晶半導体膜５３、バッファ層５４、及び導電型を付与する不純物が添加された半導体膜５５をエッチングし分離して、図５（Ｂ）に示すように、微結晶半導体膜６１、バッファ層６２、及び一導電型を付与する不純物が添加された半導体膜６３を形成する。この後、レジストマスク５６を除去する。
微結晶半導体膜６１、バッファ層６２の端部側面が傾斜していることにより、バッファ層６２上に形成されるソース領域及びドレイン領域と微結晶半導体膜６１との間にリーク電流が生じることを防止することが可能である。また、ソース電極及びドレイン電極と、微結晶半導体膜６１との間にリーク電流が生じるのを防止することが可能である。微結晶半導体膜６１及びバッファ層６２の端部側面の傾斜角度は、３０°〜９０°、好ましくは４５°〜８０°である。このような角度とすることで、段差形状によるソース電極またはドレイン電極の段切れを防ぐことができる。
次に、図５（Ｃ）に示すように、一導電型を付与する不純物が添加された半導体膜６３及びゲート絶縁膜５２ｃを覆うように導電膜６５ａ〜６５ｃを形成する。導電膜６５ａ〜６５ｃは、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、導電膜６５ａ〜６５ｃ３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜を示す。導電膜６５ａ〜６５ｃは、スパッタリング法や真空蒸着法で形成する。
次に、図５（Ｄ）に示すように、導電膜６５ａ〜６５ｃ上に第３のフォトマスクを用いてレジストマスク６６を形成し、導電膜６５ａ〜６５ｃの一部をエッチングして一対のソース電極及びドレイン電極７１ａ〜７１ｃを形成する。導電膜６５ａ〜６５ｃをウエットエッチングすると、導電膜６５ａ〜６５ｃが選択的にエッチングされる。この結果、導電膜を等方的にエッチングするため、レジストマスク６６より面積の小さいソース電極及びドレイン電極７１ａ〜７１ｃを形成することができる。
次に、図６（Ａ）に示すように、レジストマスク６６を用いて一導電型を付与する不純物が添加された半導体膜６３をエッチングして、一対のソース領域及びドレイン領域７２を形成する。さらに、当該エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされた、窪み（溝）が形成されたバッファ層をバッファ層７３と示す。ソース領域及びドレイン領域と、バッファ層の窪み（溝）とを同一工程で形成することができる。バッファ層の窪み（溝）の深さをバッファ層の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスク６６を除去する。
特にドライエッチングなどで用いるプラズマに曝されるとレジストマスクは変質し、レジスト除去工程で完全には除去されず、残渣が残ることを防ぐためにバッファ層を５０ｎｍ程度エッチングする。レジストマスク６６は、導電膜６５ａ〜６５ｃの一部のエッチング処理と、ソース領域及びドレイン領域７２の形成時のエッチング処理の２回に用いられており、どちらもドライエッチングを用いる場合には、残渣が残りやすいため、残渣を完全に除去する際にエッチングされてもよいバッファ層の膜厚を厚く形成することは有効である。また、バッファ層７３は、ドライエッチングの際にプラズマダメージが微結晶半導体膜６１に与えられることを防止することもできる。
次に、図６（Ｂ）に示すように、ソース電極及びドレイン電極７１ａ〜７１ｃ、ソース領域及びドレイン領域７２、バッファ層７３、微結晶半導体膜６１、及びゲート絶縁膜５２ｃを覆う絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂ、５２ｃと同じ成膜方法を用いて形成することができる。なお、絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜７６に窒化珪素膜を用いることで、バッファ層７３中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
図６（Ｂ）に示すように、ソース電極及びドレイン電極７１ａ〜７１ｃの端部と、ソース領域及びドレイン領域７２の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極７１ａ〜７１ｃの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極７１ａ〜７１ｃの端部と、ソース領域及びドレイン領域７２の端部は一致せずずれた形状であるため、ソース電極及びドレイン電極７１ａ〜７１ｃ及びソース領域及びドレイン領域７２の端部に電界が集中せず、ゲート電極５１と、ソース電極及びドレイン電極７１ａ〜７１ｃとの間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
以上の工程により、薄膜トランジスタ７４を形成することができる。
本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、微結晶半導体膜、バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され、チャネル形成領域として機能する微結晶半導体膜の表面をバッファ層が覆う。また、バッファ層の一部には窪み（溝）が形成されており、当該窪み以外の領域がソース領域及びドレイン領域で覆われる。即ち、バッファ層に形成される窪みにより、ソース領域及びドレイン領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。また、バッファ層の一部をエッチングすることにより窪みを形成するため、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去することができるため、残渣を介してソース領域及びドレイン領域にリーク電流（寄生チャネル）が発生することを回避することができる。
また、チャネル形成領域として機能する微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されている。また、微結晶半導体膜の表面がバッファ層で覆われている。高抵抗のバッファ層は、微結晶半導体膜と、ソース領域及びドレイン領域との間にまで延在しているため、薄膜トランジスタにリーク電流が発生することを低減することができると共に、高い電圧の印加による劣化を低減することができる。また、バッファ層と、微結晶半導体膜と、ソース領域及びドレイン領域は、全てゲート電極と重なる領域上に形成される。従って、ゲート電極の端部形状に影響されない構造と言える。ゲート電極を積層構造とした場合、下層としてアルミニウムを用いると、ゲート電極側面にアルミニウムが露出し、ヒロックが発生する恐れがあるが、さらにソース領域及びドレイン領域をゲート電極端部とも重ならない構成とすることで、ゲート電極側面と重なる領域でショートが発生することを防ぐことができる。また、微結晶半導体膜の表面に水素で表面が終端された非晶質半導体膜がバッファ層として形成されているため、微結晶半導体膜の酸化を防止することが可能であると共に、ソース領域及びドレイン領域の形成工程に発生するエッチング残渣が微結晶半導体膜に混入することを防ぐことができる。このため、電気特性が優れ、且つ耐圧に優れた薄膜トランジスタである。
また、薄膜トランジスタのチャネル長を短くすることができ、薄膜トランジスタの平面面積を縮小することができる。
次に、絶縁膜７６に第４のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜７６の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいてソース電極またはドレイン電極７１ｃに接する画素電極７７を形成する。なお、図６（Ｃ）は、図７の鎖線Ａ−Ｂの断面図に相当する。
図７に示すように、ソース領域及びドレイン領域７２の端部は、ソース電極及びドレイン電極７１ｃの端部の外側に位置することが分かる。また、バッファ層７３の端部はソース電極及びドレイン電極７１ｃ及びソース領域及びドレイン領域７２の端部の外側に位置する。また、ソース電極及びドレイン電極の一方はソース電極及びドレイン電極の他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する。
また、画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。シート抵抗は、より低いことが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
ここでは、画素電極７７としては、スパッタリング法によりインジウム錫酸化物膜を成膜した後、インジウム錫酸化物膜上にレジストを塗布する。次に、第５のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてインジウム錫酸化物膜をエッチングして画素電極７７を形成する。
以上により表示装置に用いることが可能な素子基板を形成することができる。なお、本実施の形態では、液晶表示パネルに代表される電気光学装置、または発光装置に用いる素子基板を形成する例を示したが、特に限定されず、本発明の成膜装置または成膜方法を用いて成膜した半導体膜を光電変換層の少なくとも１層として用いた太陽電池やセンサに代表される光電変換装置を用いることもできる。
（実施の形態３）
本形態は基板を真空チャンバーに搬入する前に、水素または希ガスを導入してプラズマを発生させて真空チャンバーの内壁に付着した気体（酸素及び窒素などの大気成分、若しくは真空チャンバーのクリーニングに使用したエッチングガス）を除去した後、水素とシランガスと微量のホスフィン（ＰＨ３）ガスを導入する例を示す。実施の形態２とは一部工程が違うのみであるので、異なる工程のみを以下に詳細に図９を用いて説明する。図９において、実施の形態２と同じ部分には同じ符号を用いる。
まず、実施の形態２と同様に基板３５０上にゲート電極を形成する。ここでは、６００ｍｍ×７２０ｍｍのサイズの無アルカリガラス基板を用いる。また、ここでは、大面積の基板を用いて表示画面が大きい表示装置を作製する例であるので、電気抵抗の低いアルミニウムからなる第１の導電層３５１ａと、第１の導電層３５１ａよりも耐熱性の高いモリブデンからなる第２の導電層３５１ｂとを積層させたゲート電極とする。
次に、ゲート電極の上層である第２の導電層３５１ｂ上に、ゲート絶縁膜３５２を形成する。液晶表示装置のスイッチング素子に用いる場合、交流駆動させるため、ゲート絶縁膜３５２は、窒化珪素膜の単層のみとすることが望ましい。ここでは、ゲート絶縁膜３５２として、単層の窒化珪素膜（誘電率７．０、厚さ３００ｎｍ）をプラズマＣＶＤ法により形成する。ここまでの工程を終えた断面図が図９（Ａ）に相当する。
次いで、ゲート絶縁膜の成膜後、大気に触れさせることなく基板を搬送し、ゲート絶縁膜を成膜する真空チャンバーとは異なる真空チャンバーで微結晶半導体膜を成膜する。本実施の形態では、図２に示す成膜装置を用いて微結晶半導体膜を成膜する。
基板を図２に示す成膜装置の真空チャンバーに搬入する前に、水素または希ガスを導入してプラズマを発生させて真空チャンバーの内壁に付着した気体（酸素及び窒素などの大気成分、若しくは真空チャンバーのクリーニングに使用したエッチングガス）を除去した後、水素とシランガスと微量のホスフィン（ＰＨ３）ガスを導入する。シランガスは、真空チャンバー内の酸素、水分等と反応させることができる。微量のホスフィンガスは、後に成膜される微結晶半導体膜中にリンを含ませることができる。
次いで、基板を真空チャンバーに搬入して、図９（Ｂ）に示すように、シランガス及び微量のホスフィンガスに曝した後、微結晶半導体膜を成膜する。微結晶半導体膜は、代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈してプラズマ生成することで成膜することができる。シランガスの流量の１００倍を超え２０００倍以下の流量の水素を用いて、リン及び水素を含む微結晶半導体膜３５３を形成することができる。微量のホスフィンガスに曝すことにより、結晶核発生を助長して微結晶半導体膜３５３を成膜する。この微結晶半導体膜３５３は、リンの濃度がゲート絶縁膜界面から離れる距離の増大に従って減少する濃度プロファイルを示す。
次いで、同じチャンバーで成膜条件を変更し、水素化珪素の流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質シリコンからなるバッファ層５４を積層する。ここまでの工程を終えた断面図が図９（Ｃ）に相当する。
次いで、バッファ層５４の成膜後、大気に触れさせることなく基板を搬送し、微結晶半導体膜３５３及びバッファ層５４を成膜する真空チャンバーとは異なる真空チャンバーで一導電型を付与する不純物が添加された半導体膜５５を成膜する。半導体膜５５の成膜以降の工程は、実施の形態２と同一であるため、ここでは詳細な説明は省略する。
図２に示す成膜装置は、気泡緩衝材によって大気と隔離されるため、成膜装置のチャンバー内の酸素濃度及び窒素濃度などの大気成分を極力低減することができる。従って、得られる微結晶半導体膜３５３及びバッファ層５４に含まれる酸素濃度や窒素濃度も低減することができる。
本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。
（実施の形態４）
実施の形態２と実施の形態３は、微結晶半導体膜とバッファ層との積層の例を示したが、図１および図２に示す成膜装置は、微結晶半導体膜だけでなく、非晶質半導体膜も優れた膜質を得ることができる。本実施の形態では、活性層として非晶質シリコン膜の単層を用いる例を図１０に示す。
実施の形態３と同様に、基板４５０上にゲート電極を形成する。電気抵抗の低いアルミニウムからなる第１の導電層４５１ａと、第１の導電層４５１ａよりも耐熱性の高い窒化モリブデンからなる第２の導電層４５１ｂとを積層させたゲート電極とする。
次に、実施の形態３と同様に、ゲート電極の上層である第２の導電層４５１ｂ上に、窒化珪素膜からなるゲート絶縁膜４５２を形成する。
次いで、ゲート絶縁膜の成膜後、大気に触れさせることなく基板を搬送し、ゲート絶縁膜を成膜する真空チャンバーとは異なる真空チャンバーで非晶質半導体膜を成膜する。本実施の形態では、図２に示す成膜装置を用いて非晶質半導体膜を成膜する。
ここでは、成膜前にＮＦ３やＳＦ３やＣｌＦ３を用いてクリーニングを行い、意図的に非晶質半導体膜に塩素またはフッ素などのハロゲンを含ませる。例えば、非晶質シリコン膜は、代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈してプラズマ生成することで成膜することができる。水素化珪素の流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、ハロゲン及び水素を含む非晶質シリコン膜を形成することができる。成膜時における真空チャンバー内における圧力は、少なくとも２×１０−２Ｔｏｒｒ（２．６６６Ｐａ）〜１Ｔｏｒｒ（１３３．３Ｐａ）の範囲内とする。図２に示す成膜装置は、酸素、窒素などの大気成分が非晶質シリコン膜中に混入する濃度を十分に低減することができる。この非晶質シリコン膜４７３は、ハロゲンの濃度がゲート絶縁膜界面から離れる距離の増大に従って減少する濃度プロファイルを示す。非晶質シリコン膜のゲート絶縁膜界面にハロゲンを含ませることにより、非晶質シリコン膜中の未結合手（ダングリングボンド）を終端させることができるため、有効である。
次いで、非晶質シリコン膜４７３の成膜後、大気に触れさせることなく基板を搬送し、非晶質シリコン膜を成膜する真空チャンバーとは異なる真空チャンバーで一導電型を付与する不純物が添加された半導体膜４７２を成膜する。
次いで、一導電型を付与する不純物が添加された半導体膜上にレジストマスクを形成する。そのレジストマスクを用いて非晶質シリコン膜４７３、及び導電型を付与する不純物が添加された半導体膜４７２をエッチングし分離する。この後、レジストマスクを除去する。
次に、一導電型を付与する不純物が添加された半導体膜４７２及びゲート絶縁膜４５２を覆うように導電膜を形成する。ここでは、導電膜としては、３層の導電膜が積層した構造の導電膜とし、具体的には第１の導電膜、第３の導電膜にモリブデン膜、第２の導電膜にアルミニウム膜を用いる３層の導電膜を示す。３層の導電膜は、スパッタリング法や真空蒸着法で形成する。
次に、３層の導電膜上にレジストマスクを形成し、３層の導電膜の一部をエッチングして一対のソース電極及びドレイン電極４７１ａ〜４７１ｃを形成する。次に、レジストマスクを用いて一導電型を付与する不純物が添加された半導体膜４７２をエッチングして、一対のソース領域及びドレイン領域を形成する。さらに、当該エッチング工程において、非晶質シリコン膜４７３の一部も５０ｎｍ程度エッチングする。一部エッチングされた、窪み（溝）が形成された非晶質シリコン膜４７３を図１０に示す。
次に、ソース電極及びドレイン電極４７１ａ〜４７１ｃ及びゲート絶縁膜４５２を覆う絶縁膜４７６を形成する。絶縁膜４７６は、ゲート絶縁膜４５２と同じ成膜方法を用いて形成することができる。なお、絶縁膜４７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜４７６に窒化シリコン膜を用いることで、非晶質シリコン膜４７３中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
以上の工程により、図１０に示す薄膜トランジスタ４７４を形成することができる。
本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、非晶質シリコン膜、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層される。また、非晶質シリコン膜の一部には窪み（溝）が形成されており、当該窪み以外の領域がソース領域及びドレイン領域で覆われる。即ち、非晶質シリコン膜に形成される窪みにより、ソース領域及びドレイン領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。また、非晶質シリコン膜の一部をエッチングすることにより窪みを形成するため、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去することができるため、残渣を介してソース領域及びドレイン領域にリーク電流（寄生チャネル）が発生することを回避することができる。
次に、絶縁膜４７６上に平坦化膜４８２を形成する。平坦化膜４８２は有機樹脂膜で形成する。次いで、レジストマスクを用いて絶縁膜４７６の一部及び平坦化膜４８２をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいてソース電極またはドレイン電極４７１ｃに接する画素電極４７７を形成する。
以上により表示装置に用いることが可能な素子基板を形成することができる。なお、本実施の形態では平坦化膜４８２を設けた例を示したが特に限定されず、なくともよい。
本実施の形態は実施の形態１乃至３と自由に組み合わせることができる。
（実施の形態５）
実施の形態２とは異なる薄膜トランジスタの作製方法について、図１１乃至図１５を用いて説明する。ここでは、上記実施の形態２と比べフォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。
実施の形態２に示した図４（Ａ）と同様に、基板５０上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、５２ｃを順に形成する。
次に、実施の形態２に示した図４（Ｂ）と同様に図１に示す成膜装置を用いて、第１の成膜条件で微結晶半導体膜２３を形成する。引き続き、同じチャンバーで第２の成膜条件で成膜を行って、実施の形態２に示した図４（Ｃ）と同様に、微結晶半導体膜５３を形成する。次に、実施の形態２に示した図４（Ｄ）と同様に、微結晶半導体膜５３上に、バッファ層５４、一導電型を付与する不純物が添加された半導体膜５５を順に形成する。
次に、一導電型を付与する不純物が添加された半導体膜５５上に導電膜６５ａ〜６５ｃを形成する。次に、図１２（Ａ）に示すように、導電膜６５ａ上にレジスト８０を塗布する。
レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
次に、第２のフォトマスクとして多階調マスク５９を用いて、レジスト８０に光を照射して、レジスト８０を露光する。
ここで、多階調マスク５９を用いた露光について、図１１を用いて説明する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、図１１（Ａ）に示すようなグレートーンマスク５９ａ、図１１（Ｃ）に示すようなハーフトーンマスク５９ｂがある。
図１１（Ａ）に示すように、グレートーンマスク５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
グレートーンマスク５９ａに露光光を照射した場合、図１１（Ｂ）に示すように、遮光部１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透過率１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
図１１（Ｃ）に示すように、ハーフトーンマスク５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
ハーフトーンマスク５９ｂに露光光を照射した場合、図１１（Ｄ）に示すように、遮光部１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透過率１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で光透過率を調整可能である。半透過部１６７に於ける光の透過率の調整は、半透過部１６７の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図１２（Ｂ）に示すように、膜厚の異なる領域を有するレジストマスク８１を形成することができる。
次に、レジストマスク８１をマスクとして、微結晶半導体膜５３、バッファ層５４、一導電型を付与する不純物が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃをエッチングし分離する。この結果、図１３（Ａ）に示すような、微結晶半導体膜６１、バッファ層６２、一導電型を付与する不純物が添加された半導体膜６３、及び導電膜８５ａ〜８５ｃを形成することができる。なお、図１３（Ａ）は図１５（Ａ）のＡ−Ｂにおける断面図に相当する（但しレジストマスク８６を除く）。
次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する領域）は除去され、図１３（Ａ）に示すように、分離されたレジストマスク８６を形成することができる。
次に、レジストマスク８６を用いて、導電膜８５ａ〜８５ｃをエッチングし分離する。この結果、図１３（Ｂ）に示すような、一対のソース電極及びドレイン電極９２ａ〜９２ｃを形成することができる。レジストマスク８６を用いて導電膜８５ａ〜８５ｃをウエットエッチングすると、導電膜８５ａ〜８５ｃが選択的にエッチングされる。この結果、導電膜を等方的にエッチングするため、レジストマスク８６より面積の小さいソース電極及びドレイン電極９２ａ〜９２ｃを形成することができる。
次に、レジストマスク８６を用いて、一導電型を付与する不純物が添加された半導体膜６３をエッチングして、一対のソース領域及びドレイン領域８８を形成する。なお、当該エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされたバッファ層をバッファ層８７と示す。なお、バッファ層８７には凹部が形成される。ソース領域及びドレイン領域と、バッファ層の窪み（溝）とを同一工程で形成することができる。ここでは、バッファ層８７の一部が、レジストマスク８１と比較して面積が縮小したレジストマスク８６で一部エッチングされたため、ソース領域及びドレイン領域８８の外側にバッファ層８７が突出した形状となる。この後、レジストマスク８６を除去する。また、ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれており、ソース電極及びドレイン電極９２ａ〜９２ｃの端部の外側に、ソース領域及びドレイン領域８８の端部が形成される。
なお、図１３（Ｃ）は、図１５（Ｂ）のＡ−Ｂの断面図に相当する。図１５（Ｂ）に示すように、ソース領域及びドレイン領域８８の端部は、ソース電極及びドレイン電極９２ｃの端部の外側に位置することが分かる。また、バッファ層８７の端部はソース電極及びドレイン電極９２ｃ及びソース領域及びドレイン領域８８の端部の外側に位置する。また、ソース電極及びドレイン電極の一方はソース電極及びドレイン電極の他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆不良の低減及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する。
図１３（Ｃ）に示すように、ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極９２ａ〜９２ｃの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状であるため、ソース電極及びドレイン電極９２ａ〜９２ｃ及びソース領域及びドレイン領域８８の端部に電界が集中せず、ゲート電極５１と、ソース電極及びドレイン電極９２ａ〜９２ｃとの間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
以上の工程により、薄膜トランジスタ８３を形成することができる。また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
次に、図１４（Ａ）に示すように、ソース電極及びドレイン電極９２ａ〜９２ｃ、ソース領域及びドレイン領域８８、バッファ層８７、微結晶半導体膜９０、及びゲート絶縁膜５２ｃ上に絶縁膜７６を形成する。
次に、第３のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜７６の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいてソース電極またはドレイン電極９２ｃに接する画素電極７７を形成する。ここでは、画素電極７７としては、スパッタリング法によりインジウム錫酸化物膜を成膜した後、インジウム錫酸化物膜上にレジストを塗布する。次に、第４のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてインジウム錫酸化物膜をエッチングして画素電極７７を形成する。なお、図１４（Ｂ）は、図１５（Ｃ）のＡ−Ｂの断面図に相当する。
以上により、多階調マスクを用いてマスク数を減らし、表示装置に用いることが可能な素子基板を形成することができる。
また、本実施の形態は、実施の形態１乃至４のいずれか一と自由に組み合わせることができる。
（実施の形態６）
本実施の形態では、表示装置の一形態として、実施の形態２で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ方式は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
図１７及び図１８は、それぞれ画素電極及び対向電極を示している。なお、図１７は画素電極が形成される基板側の平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図１６に表している。また、図１８は対向電極が形成される基板側の平面図である。以下の説明ではこれらの図を参照して説明する。
図１６は、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成された基板６００と、対向電極６４０等が形成される対向基板６０１とが重ね合わせられ、液晶が注入された状態を示している。
対向基板６０１においてスペーサ６４２が形成される位置には、遮光膜６３２、第１の着色膜６３４、第２の着色膜６３６、第３着色膜６３８、対向電極６４０が形成されている。この構造により、液晶の配向を制御するための突起６４４とスペーサ６４２の高さを異ならせている。画素電極６２４上には配向膜６４８が形成され、同様に対向電極６４０上にも配向膜６４６が形成されている。この間に液晶層６５０が形成されている。
スペーサ６４２はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよい。さらには、スペーサ６４２を基板６００上に形成される画素電極６２４上に形成してもよい。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成される。画素電極６２４は、ＴＦＴ６２８、配線６１８、及び保持容量部６３０を覆う絶縁膜６２０、絶縁膜６２０を覆う第３絶縁膜６２２をそれぞれ貫通するコンタクトホール６２３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態２で示す薄膜トランジスタを適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８のゲート配線６０２と同様に形成した第１の容量配線６０４と、ゲート絶縁膜６０６と、配線６１６、６１８と同様に形成した第２の容量配線６１７で構成される。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている。
図１７に基板６００上の構造を示す。画素電極６２４は実施の形態２で示した材料を用いて形成する。画素電極６２４にはスリット６２５を設ける。スリット６２５は液晶の配向を制御するためのものである。
図１７に示すＴＦＴ６２９とそれに接続する画素電極６２６及び保持容量部６３１は、それぞれＴＦＴ６２８、画素電極６２４及び保持容量部６３０と同様に形成することができる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶パネルの画素（ピクセル）は、画素電極６２４と画素電極６２６により構成されている。画素電極６２４と画素電極６２６はサブピクセルである。
図１８に対向基板側の構造を示す。遮光膜６３２上に対向電極６４０が形成されている。対向電極６４０は、画素電極６２４と同様の材料を用いて形成することが好ましい。対向電極６４０上には液晶の配向を制御する突起６４４が形成されている。また、遮光膜６３２の位置に合わせてスペーサ６４２が形成されている。
この画素構造の等価回路を図１９に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の電位を異ならせることで、液層素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶の配向を精密に制御して視野角を広げている。
スリット６２５を設けた画素電極６２４に電圧を印加すると、スリット６２５の近傍には電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マルチドメイン化して液晶パネルの視野角を広げている。
上述では、ＶＡ型の液晶表示装置の一例を示したが図１７に示す画素電極構造に特に限定されない。
次に、ＴＮ型の液晶表示装置の形態について示す。
図２０と図２１は、ＴＮ型の液晶表示装置の画素構造を示している。図２１は平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図２０に表している。以下の説明ではこの両図を参照して説明する。
画素電極６２４はコンタクトホール６２３により、配線６１８でＴＦＴ６２８と接続している。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６２８は実施の形態２に示すＴＦＴのいずれかを適用することができる。
画素電極６２４は、実施の形態２で示す画素電極７７を用いて形成されている。
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成されている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。液晶層６５０は画素電極６２４と対向電極６４０の間に形成されている。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている。
また、基板６００または対向基板６０１にカラーフィルタや、ディスクリネーションを防ぐための遮蔽膜（ブラックマトリクス）などが形成されていても良い。また、基板６００の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１の対向電極６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置である。
また、横電界方式の液晶表示装置に応用することもできる。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約１８０度にまで広げることができる。
（実施の形態７）
本実施の形態では、表示装置の一形態である発光装置について、図１２乃至図１４、図２２、及び図２３を用いて説明する。発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、実施の形態２の薄膜トランジスタを用いて示す。実施の形態２により得られる薄膜トランジスタを用いた発光装置は、薄膜トランジスタの閾値の変動を抑制することが可能であり、信頼性の向上に繋がる。特に、発光装置で用いる薄膜トランジスタは直流駆動させるため、ゲート絶縁膜を３層構造とし、１層目を窒化珪素膜、２層目を酸化窒化珪素膜、３層目を窒化珪素膜とした実施の形態２の薄膜トランジスタは、主に２層目の酸化窒化珪素膜で閾値のドリフトを抑制することができる。
図１２乃至図１４の工程を経て、図２２に示すように基板５０上に薄膜トランジスタ８３を形成し、薄膜トランジスタ８３上に保護膜として機能する絶縁膜７６を形成する。また、駆動回路１２にも薄膜トランジスタ８４を形成する。薄膜トランジスタ８４は、画素部１１の薄膜トランジスタ８３と同じ工程で作製することができる。次に、絶縁膜７６上に平坦化膜９３を形成し、平坦化膜９３上に薄膜トランジスタ８３のソース電極またはドレイン電極に接続する画素電極９４を形成する。
平坦化膜９３は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンを用いて形成することが好ましい。
図２２（Ａ）では画素部１１の薄膜トランジスタがｎ型であるので、画素電極９４として、陰極を用いるのが望ましいが、ｐ型の薄膜トランジスタを用いる場合は陽極を用いるのが望ましい。具体的には、陰極としては、仕事関数が小さい公知の材料、例えば、カルシウム、アルミニウム、フッ化カルシウム、マグネシウム銀合金、リチウムアルミニウム合金等を用いることができる。
次に図２２（Ｂ）に示すように、平坦化膜９３及び画素電極９４の端部上に、隔壁９１を形成する。隔壁９１は開口部を有しており、該開口部において画素電極９４が露出している。隔壁９１は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
次に、隔壁９１の開口部において画素電極９４と接するように、発光層９５を形成する。発光層９５は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
そして発光層９５を覆うように、陽極として機能する共通電極９６を形成する。共通電極９６は、実施の形態２に画素電極７７として列挙した透光性を有する導電性材料を用いた透光性導電膜で形成することができる。共通電極９６として上記透光性導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。図２２（Ｂ）では、共通電極９６としインジウム錫酸化物を用いている。隔壁９１の開口部において、画素電極９４と発光層９５と共通電極９６が重なり合うことで、発光素子９８が形成されている。この後、発光素子９８に酸素、水分、二酸化炭素等が侵入しないように、共通電極９６及び隔壁９１上に保護膜９７を形成することが好ましい。保護膜９７としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
さらに、実際には、図２２（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（積層フィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
次に、発光素子の構成について、図２３を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図２３（Ａ）を用いて説明する。
図２３（Ａ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２３（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、カルシウム、アルミニウム、フッ化カルシウム、マグネシウム銀合金、リチウムアルミニウム合金等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図２３（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、白抜きの矢印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図２３（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図２３（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電性材料７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜が成膜されていてもよい。陰極７０１３は、図２３（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０１３として用いることができる。そして発光層７０１４は、図２３（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２３（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図２３（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、白抜きの矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図２３（Ｃ）を用いて説明する。図２３（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電性材料７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図２３（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図２３（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図２３（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図２３（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、白抜きの矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す発光装置は、図２３に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光装置である。
（実施の形態８）
本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
図２４（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線駆動回路６０１４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。微結晶半導体膜を用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図２４（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している液晶表示装置パネルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜を用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図２４（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる液晶表示装置パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。
図２４に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜を用いた薄膜トランジスタを用いて形成することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図２４に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
（実施の形態９）
本発明の表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図２５を用いて説明する。図２５（Ａ）は、第１の基板４００１上に形成された微結晶半導体膜を有する薄膜トランジスタ４０１０及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図２５（Ｂ）は、図２５（Ａ）のＡ−Ａ’における断面図相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では、多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図２５では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図２５（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０とを例示している。薄膜トランジスタ４０１０は微結晶半導体膜を用いた薄膜トランジスタに相当する。
また４０１３は液晶素子に相当し、液晶素子４０１３が有する画素電極４０３０は、薄膜トランジスタ４０１０と配線４０４０を介して電気的に接続されている。そして液晶素子４０１３の対向電極４０３１は第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３１と液晶４００８とが重なっている部分が、液晶素子４０１３に相当する。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は球状のスペーサであり、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお絶縁膜を選択的にエッチングすることで得られるスペーサを用いていても良い。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、引き回し配線４０１４、４０１５を介して、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子４０１６が、液晶素子４０１３が有する画素電極４０３０と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、配線４０４０と同じ導電膜で形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
なお図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、更にカラーフィルタや遮蔽膜を有していても良い。
また図２５では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
（実施の形態１０）
次に、本発明の表示装置の一形態に相当する発光表示パネルの外観及び断面について、図２６を用いて説明する。図２６（Ａ）は、第１の基板上に形成された微結晶半導体膜を用いた薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図２６（Ｂ）は、図２６（Ａ）のＡ−Ａ’における断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、充填材４００７と共に密封されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では、多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図２６（Ｂ）では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図２６（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０とを例示している。なお本実施の形態では、薄膜トランジスタ４０１０が駆動用ＴＦＴであると仮定するが、薄膜トランジスタ４０１０は電流制御用ＴＦＴであっても良いし、消去用ＴＦＴであっても良い。薄膜トランジスタ４０１０は微結晶半導体膜を用いた薄膜トランジスタに相当する。
また４０１１は発光素子に相当し、発光素子４０１１が有する画素電極４０１７は、薄膜トランジスタ４０１０のソース電極またはドレイン電極と、配線４０２０を介して電気的に接続されている。そして本実施の形態では、発光素子４０１１の共通電極と透光性を有する導電性膜４０１２が電気的に接続されている。なお発光素子４０１１の構成は、本実施の形態に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、薄膜トランジスタ４０１０の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、図２６（Ｂ）に示す断面図では図示されていないが、引き回し配線４０１４及び４０１５を介して、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子４０１６が、発光素子４０１１が有する画素電極４０１７と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、配線４０２０と同じ導電膜から形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
発光素子４０１１からの光の取り出し方向に位置する第２の基板は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態では充填材として窒素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
なお、図２６では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
（実施の形態１１）
本発明により得られる表示装置等は、アクティブマトリクス型表示装置モジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラなどのカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２７に示す。
図２７（Ａ）はテレビジョン装置である。表示モジュールを、図２７（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
図２７（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れた液晶表示パネルで形成し、サブ画面を低消費電力で表示可能な発光表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
図２７（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した表示装置を適用することで、量産性を高めることができる。
また、図２７（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。
図２７（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。上記実施の形態１０で説明した発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
成膜装置の一例を示す上面図。 成膜装置の一例を示す上面図。 成膜装置の一部拡大図。 本発明の作製方法を説明する断面図である。 本発明の作製方法を説明する断面図である。 本発明の作製方法を説明する断面図である。 本発明の作製方法を説明する上面図である。 微結晶シリコン膜を形成する工程を説明するタイムチャートの一例を示す図である。 本発明の作製方法を説明する断面図である。 半導体装置の断面図である。 本発明に適用可能な多階調マスクを説明する図である。 本発明の作製工程の断面図を示す図。 本発明の作製工程の断面図を示す図。 本発明の作製工程の断面図を示す図。 本発明の作製工程の上面図を示す図。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の画素の等価回路図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 発光装置の作製方法の一例を説明する断面図である。 発光装置に適用可能な画素を説明する断面図である。 表示パネルを説明する斜視図である。 表示パネルを説明する上面図及び断面図である。 表示パネルを説明する上面図及び断面図である。 電子機器を説明する斜視図である。
符号の説明
１１：画素部
１２：駆動回路
２３：微結晶半導体膜
５０：基板
５１：ゲート電極
５２ａ、５２ｂ、５２ｃ：ゲート絶縁膜
５３：微結晶半導体膜
５４：バッファ層
５５：一導電型を付与する不純物が添加された半導体膜
５６：レジストマスク
５９：多階調マスク
６１：微結晶半導体膜
６２：バッファ層
６３：一導電型を付与する不純物が添加された半導体膜
６５ａ、６５ｂ、６５ｃ：導電膜
６６：レジストマスク
７１ａ、７１ｂ、７１ｃ：ソース電極及びドレイン電極
７２：ソース領域及びドレイン領域
７３：バッファ層
７４：薄膜トランジスタ
７６：絶縁膜
７７：画素電極
８０：レジストマスク
８１：レジストマスク
８２：平坦化膜
８３：薄膜トランジスタ
８４：薄膜トランジスタ
８５ａ〜８５ｃ導電膜
８７：バッファ層
８６：レジストマスク
８８：ソース領域及びドレイン領域
８９ａ、８９ｂ、８９ｃ：導電膜
９０：微結晶半導体膜
９１：隔壁
９２ａ、９２ｂ、９２ｃ：ソース電極及びドレイン電極
９３：平坦化膜
９４：画素電極
９５：発光層
９６：共通電極
９７：保護膜
９８：発光素子
１０１：ロード室
１０２：搬送室
１０３：真空チャンバー
１０４：第２の袋体
１０５：第１の袋体
１０６：第１の空間
１０７：第２の空間
１０８：搬送ロボット
１０９：カセット
１１０：被処理基板
１１１：位置
１２５：気泡緩衝材
１２６：隙間
１２７：気泡
２００：真空排気
２０１：プレコート
２０２：基板搬入
２０３：下地前処理
２０４：成膜処理
２０５：基板搬出
２０６：クリーニング
２０７：破線

Claims (12)

  1. 第１の真空排気手段及び第１のガス供給手段が設けられた収縮及び拡張可能な袋体と、
    前記袋体に囲まれる真空チャンバーとを有し、
    前記第１の真空排気手段により前記袋体の内部を排気した後に、前記第１のガス供給手段から前記袋体の内部に希ガスまたは水素ガスが供給されることにより、前記真空チャンバーの外壁が大気と隔離されることを特徴とする成膜装置。
  2. 請求項１において、
    前記袋体は、樹脂製であることを特徴とする成膜装置。
  3. 請求項１または請求項２において、
    前記袋体は、フィルムであることを特徴とする成膜装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記袋体は、多重構造であることを特徴とする成膜装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記袋体は、凹凸を有することを特徴とする成膜装置。
  6. 請求項１乃至請求項５のいずれか一に記載の成膜装置を用いて、
    前記真空チャンバー内に材料ガスを導入して、前記真空チャンバー内に設けられたプラズマ発生手段によりプラズマを発生させて、半導体膜を形成することを特徴とする成膜方法。
  7. 大気と真空チャンバーの外壁との間に希ガスまたは水素ガスを導入した空間を真空チャンバーの外壁に接して設け、
    前記空間を第１の真空排気手段及び第１のガス供給手段が設けられた収縮及び拡張可能な袋体で覆って前記真空チャンバーと大気とを隔離し、
    前記袋体で覆われた前記真空チャンバー内に基板を設置し、
    前記真空チャンバー内に材料ガスを導入してプラズマを発生させて前記基板上に半導体膜を形成することを特徴とする成膜方法。
  8. 請求項７において、
    前記希ガスまたは前記水素ガスを導入した前記空間は、大気圧よりも圧力が高いことを特徴とする成膜方法。
  9. 請求項７または請求項８において、
    前記希ガスまたは前記水素ガスに含まれる酸素濃度および窒素濃度はそれぞれ３０ｐｐｍ以下であることを特徴とする成膜方法。
  10. 請求項７乃至請求項９のいずれか一において、
    前記材料ガスは、シランガスを含むことを特徴とする成膜方法。
  11. 請求項７乃至請求項１０のいずれか一において、
    前記半導体膜は微結晶半導体膜であることを特徴とする成膜方法。
  12. 請求項７乃至請求項１０のいずれか一において、
    前記半導体膜は化合物半導体であることを特徴とする成膜方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201017888A (en) * 2008-10-22 2010-05-01 Au Optronics Corp Bottom-gate thin-film transistor and method for fabricating the same
US8344378B2 (en) * 2009-06-26 2013-01-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method for manufacturing the same
JP5544846B2 (ja) * 2009-11-30 2014-07-09 住友化学株式会社 化合物半導体基板とその製造方法
US8431496B2 (en) * 2010-03-05 2013-04-30 Semiconductor Energy Labortory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5791934B2 (ja) * 2010-04-02 2015-10-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5948040B2 (ja) 2010-11-04 2016-07-06 株式会社半導体エネルギー研究所 結晶性半導体膜の作製方法及び半導体装置の作製方法
JP6326752B2 (ja) * 2013-09-12 2018-05-23 三菱電機株式会社 薄膜トランジスタおよびその製造方法
JP6219227B2 (ja) * 2014-05-12 2017-10-25 東京エレクトロン株式会社 ヒータ給電機構及びステージの温度制御方法
JP7178935B2 (ja) * 2019-03-15 2022-11-28 東京エレクトロン株式会社 グラフェン構造体を形成する方法および装置
CN112349733B (zh) * 2020-09-09 2022-09-06 湖北长江新型显示产业创新中心有限公司 阵列基板、阵列基板的制造方法及显示装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770509B2 (ja) * 1982-10-08 1995-07-31 株式会社日立製作所 ドライプロセス装置
FR2621930B1 (fr) * 1987-10-15 1990-02-02 Solems Sa Procede et appareil pour la production par plasma de couches minces a usage electronique et/ou optoelectronique
JPH0616695Y2 (ja) 1988-10-18 1994-05-02 日本電信電話株式会社 グローブ付気密袋
DE4007123A1 (de) * 1990-03-07 1991-09-12 Siegfried Dipl Ing Dr Straemke Plasma-behandlungsvorrichtung
JP3153945B2 (ja) 1992-10-30 2001-04-09 ソニー株式会社 減圧ｃｖｄ装置
US6296735B1 (en) 1993-05-03 2001-10-02 Unaxis Balzers Aktiengesellschaft Plasma treatment apparatus and method for operation same
IT1264692B1 (it) * 1993-07-08 1996-10-04 Getters Spa Combinazione di getter adatta per camicie isolanti sotto vuoto reversibile
JP3781787B2 (ja) 1993-10-26 2006-05-31 株式会社半導体エネルギー研究所 多目的基板処理装置およびその動作方法および薄膜集積回路の作製方法
US5733986A (en) * 1995-11-16 1998-03-31 Nok Corporation Resin composition for automobile constant velocity joint boot and molded automobile constant velocity joint boot
JPH09316642A (ja) 1996-05-23 1997-12-09 Hitachi Cable Ltd マルチチャンバー型プロセス装置及び光部品の製造方法
JP3714748B2 (ja) * 1996-09-27 2005-11-09 Ｎｏｋ株式会社 自動車等速ジョイントブーツ用樹脂組成物および自動車等速ジョイントブーツ成形品
JP3801730B2 (ja) 1997-05-09 2006-07-26 株式会社半導体エネルギー研究所 プラズマｃｖｄ装置及びそれを用いた薄膜形成方法
US5897137A (en) * 1997-10-07 1999-04-27 Trw Inc. Technique for detecting a leak of air bag inflation gas from a storage chamber
JP3005566B1 (ja) 1998-12-14 2000-01-31 山口日本電気株式会社 真空装置
US6547922B2 (en) * 2000-01-31 2003-04-15 Canon Kabushiki Kaisha Vacuum-processing apparatus using a movable cooling plate during processing
JP2001288571A (ja) * 2000-01-31 2001-10-19 Canon Inc 真空処理装置および真空処理方法
JP2001288572A (ja) * 2000-01-31 2001-10-19 Canon Inc 堆積膜形成装置および堆積膜形成方法
JP4666912B2 (ja) * 2001-08-06 2011-04-06 エー・エス・エムジニテックコリア株式会社 プラズマで補強した原子層蒸着装置及びこれを利用した薄膜形成方法
JP3683572B2 (ja) * 2003-05-07 2005-08-17 株式会社コーテック Ｃｖｄ用反応容器
JP4689404B2 (ja) * 2005-08-15 2011-05-25 キヤノン株式会社 基板処理装置及びこれを用いた基板の処理方法、電子源基板の処理装置及びこれを用いた電子源基板の処理方法
US20070187386A1 (en) * 2006-02-10 2007-08-16 Poongsan Microtec Corporation Methods and apparatuses for high pressure gas annealing

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