JP5008911B2 - 半導体発光素子およびその製造方法 - Google Patents

半導体発光素子およびその製造方法 Download PDF

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Description

本発明は、半導体発光素子およびその製造方法に関する。
従来より、液晶表示装置などに用いられる、省電力かつ高輝度な光源として、半導体発光素子が知られている（たとえば、特許文献１参照）。図１０および図１１は、従来の半導体発光素子の例をそれぞれ示している。図１０に示された半導体発光素子Ｘは、基板１０１上に、ｎ−ＧａＮ層１０２、活性層１０３、およびｐ−ＧａＮ層１０４が積層された構造とされている。ｎ−ＧａＮ層１０２およびｐ−ＧａＮ層１０４は、絶縁層１０７によって覆われている。絶縁層１０７には、２つの開口１０７ａが設けられている。これらの開口１０７ａは、ｎ−ＧａＮ層１０２およびｐ−ＧａＮ層１０４の一部ずつを露出させている。ｎ−ＧａＮ層１０２およびｐ−ＧａＮ層１０４には、２つの開口１０７ａを通して配線１０８がそれぞれ接続されている。配線１０８は、ｎ−ＧａＮ層１０２またはｐ−ＧａＮ層１０４と接するＮｉ層１０８ａと、Ｎｉ層１０８上に形成されたＡｕ層１０８ｂとからなる。
図１１に示された半導体発光素子Ｙは、基板２０１上にｎ−ＧａＮ層２０２、活性層２０３、およびｐ−ＧａＮ層２０４が積層された構造とされている。ｎ−ＧａＮ層２０２およびｐ−ＧａＮ層２０４は、２つの開口２０７ａが形成された絶縁層２０７によって覆われている。絶縁層７の２つの開口２０７ａからは、ｎ側電極２０５およびｐ側電極２０６が露出している。ｎ側電極２０５は、ｎ−ＧａＮ層２０２と接するＮｉ層２０５ａと、Ｎｉ層２０５ａ上に形成されたＡｌ層２０５ｂとからなる。ｐ側電極２０６は、ｐ−ＧａＮ層２０４と接するＮｉ層２０６ａと、Ｎｉ層２０６ａ上に形成されたＡｕ層２０６ｂとからなる。ｎ側電極２０５およびｐ側電極２０６には、それぞれ配線２０８が接続されている。配線２０８は、ｎ側電極２０５またはｐ側電極２０６と接するＴｉ層２０８ａと、Ｔｉ層２０８ａ上に形成されたＡｕ層２０８ｂとからなる。
しかしながら、半導体発光素子Ｘ，Ｙには、以下に述べるような問題があった。
まず、半導体発光素子Ｘの製造工程においては、ｎ−ＧａＮ層１０２およびｐ−ＧａＮ層１０４を覆う絶縁体からなる層を形成し、この層に対してエッチングを施すことにより開口１０７ａを有する絶縁層１０７を形成する。この際、ｎ−ＧａＮ層１０２およびｐ−ＧａＮ層１０４のうち開口１０７ａから露出させられる部分が、エッチングによって損傷を受ける。このため、ｎ−ＧａＮ層１０２およびｐ−ＧａＮ層１０４と配線１０８との界面における電気抵抗が大きくなってしまう。したがって、半導体発光素子Ｘに所定の電流を流すために必要とされる駆動電圧が不当に高くなるという問題があった。
一方、半導体発光素子Ｙにおいては、ｎ−ＧａＮ層２０２およびｐ−ＧａＮ層２０４と配線２０８とを確実に絶縁するために、ｎ側電極２０５およびｐ側電極２０６の一部ずつと絶縁層２０７とを重ね合わせる必要がある。この重ね合わされた領域においては、Ａｕ層２０６ｂと絶縁層２０７とが接することとなる。ｐ側電極２０６は、その厚さが１μｍ未満程度と極めて薄いため、Ａｕ層２０６ｂと絶縁層２０７との接触部分の面積は相対的に大きい。たとえば配線２０８を形成する工程において雰囲気温度が上昇すると、Ａｕ層２０６ｂから絶縁層２０７へとＡｕが拡散してしまう。このようなことでは、絶縁層２０７のうちＡｕが拡散した部分が導通することとなり、漏れ電流が大きくなるという問題があった。
特開２００３−２４３７７３号公報
本発明は、上記した事情のもとで考え出されたものであって、駆動電圧を低下させるとともに、漏れ電流を抑制することが可能な半導体発光素子を提供することをその課題とする。
本発明の第１の側面によって提供される半導体発光素子は、ｎ型半導体層およびｐ型半導体層と、上記ｎ型半導体層および上記ｐ型半導体層に挟まれた活性層と、上記ｎ型半導体層と接するｎ側電極と、上記ｐ型半導体層と接するｐ側電極と、上記ｎ型半導体層および上記ｐ型半導体層を覆い、かつ上記ｎ側電極および上記ｐ側電極の一部ずつを露出させる絶縁層と、を備える半導体発光素子であって、上記ｎ側電極は、上記ｎ型半導体層と接し、かつＡｌからなる第１層と、この第１層上に形成され、かつＮｉ、Ｗ、Ｚｒ、またはＰｔからなる第２層とによって構成されており、上記ｐ側電極は、上記ｐ型半導体層と接し、かつＡｕからなる第１層と、この第１層上に形成され、かつＮｉ、Ｗ、Ｚｒ、またはＰｔからなる第２層とによって構成されていることを特徴としている。
このような構成によれば、上記ｎ側電極および上記ｐ側電極を形成したあとに、エッチングによって上記絶縁層を形成しても、上記ｎ側電極および上記ｐ側電極のうち上記第２層のみがエッチングにさらされるだけである。上記第２層は、Ｎｉ、Ｗ、Ｚｒ、またはＰｔからなるため、エッチングによってその表面が過大に荒らされることが無い。したがって、上記ｎ側電極および上記ｐ側電極と、これらと導通する部材との界面における抵抗を小さくすることが可能であり、上記半導体発光素子の駆動電圧を低下させることができる。また、上記ｎ側電極および上記ｐ側電極のうち上記絶縁層と接する部分のほとんどは、上記第２層となる。上記第２層を形成するＮｉ、Ｗ、Ｚｒ、またはＰｔは、たとえばＡｕとは異なり上記絶縁層に対して拡散しにくい。したがって、上記絶縁層が不当に導体化することを防止可能であり、上記半導体発光素子の漏れ電流を抑制することができる。
本発明の好ましい実施の形態においては、上記ｎ側電極または上記ｐ側電極に接する１以上の配線をさらに備えており、上記配線は、上記ｎ側電極または上記ｐ側電極と接し、かつこれが接する上記ｎ側電極または上記ｐ側電極の上記第２層と同じ材質からなる第１層と、この第１層上に形成されており、かつＡｕからなる第２層とによって構成されている。このような構成によれば、上記ｎ側電極または上記ｐ側電極と上記配線とは、互いに同じ材質からなる部分において接合される。これにより、異種金属どうしが接合される場合と比べて、上記上記ｎ側電極または上記ｐ側電極と上記配線との界面における抵抗をさらに小さくすることができる。
本発明の第２の側面によって提供される半導体発光素子の製造方法は、ｎ型半導体層およびｐ型半導体層と、上記ｎ型半導体層およびｐ型半導体層に挟まれた活性層と、上記ｎ型半導体層と接するｎ側電極と、上記ｐ型半導体層と接するｐ側電極と、上記ｎ型半導体層および上記ｐ型半導体層を覆い、かつ上記ｎ側電極および上記ｐ側電極の一部ずつを露出させる絶縁層と、を備える半導体発光素子の製造方法であって、上記ｎ型半導体層上に、Ａｌからなる第１層と、Ｎｉ、Ｗ、Ｚｒ、またはＰｔからなる第２層とを積層させることにより、これら第１層および第２層からなるｎ側電極を形成する工程と、上記ｐ型半導体層上に、Ａｕからなる第１層と、Ｎｉ、Ｗ、Ｚｒ、またはＰｔからなる第２層とを積層させることにより、これら第１層および第２層からなるｐ側電極を形成する工程と、上記ｎ側電極および上記ｐ側電極を形成した後に、上記ｎ型半導体層、上記ｐ型半導体層、上記ｎ側電極および上記ｐ側電極を覆う絶縁層を形成する工程と、上記絶縁層に対してエッチングを施すことにより、上記ｎ側電極および上記ｐ側電極の一部ずつを露出させる工程と、を有する。
このような構成によれば、上記エッチングにおいては、上記ｎ側電極および上記ｐ側電極のうち上記第２層のみがエッチングにさらされる。上記第２層は、Ｎｉ、Ｗ、Ｚｒ、またはＰｔからなるため、エッチングによってその表面が過大に荒らされることが無い。したがって、上記ｎ側電極および上記ｐ側電極と、これらと導通する部材との界面における抵抗を小さくすることが可能であり、上記半導体発光素子の駆動電圧を低下させることができる。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図１は、本発明に係る半導体発光素子の一例を示している。本実施形態の半導体発光素子Ａは、基板１上に形成されており、ｎ−ＧａＮ層２、活性層３、ｐ−ＧａＮ層４、ｎ側電極５、ｐ側電極６、絶縁層７、および配線８を備えている。半導体発光素子Ａは、絶縁層７を透して光を出射可能に構成されている。
基板１は、たとえばサファイア製であり、ｎ−ＧａＮ層２、活性層３、およびｐ−ＧａＮ層４などを支持するためのものである。基板１は、その厚さがたとえば３５０μｍ程度とされている。
ｎ−ＧａＮ層２は、ＧａＮにＳｉがドープされた層であり、本発明で言うｎ型半導体層の一例である。本実施形態においては、ｎ−ＧａＮ層２は、その厚さが３．５μｍ程度とされている。基板１とｎ−ＧａＮ層２との間には、バッファ層２１およびアンドープＧａＮ層２２が積層されている。これらのバッファ層２１およびアンドープＧａＮ層２２は、基板１とｎ−ＧａＮ層２との格子歪みを緩和するためのものである。バッファ層２１およびアンドープＧａｎ層２２の厚さは、それぞれ０．０５μｍ、２．０μｍ程度とされる。
活性層３は、ＭＱＷ（量子井戸：multiple-quantum well）構造とされた層であり、ｎ側電極５から供給される電子とｐ側電極６を介して供給される正孔とが再結合することにより発せられる光を増幅させるための層である。本実施形態においては、活性層３は、複数のＩｎＧａＮ層と複数のＧａＮ層とが交互に積層されている。上記ＩｎＧａＮ層は、Ｉｎの組成比がたとえば１５％程度とされることにより、ｎ−ＧａＮ層２よりもバンドギャップが小とされており、活性層３の井戸層を構成している。上記ＧａＮ層は、活性層３のバリア層を形成している。本実施形態においては、活性層３は、たとえば上記複数のＩｎＧａＮ層と複数のＧａＮ層とが３〜７層ずつ積層されており、その厚さが０．１μｍ程度とされている。
ｐ−ＧａＮ層４は、ＧａＮにＭｇがドープされた層であり、本発明で言うｐ型半導体層の一例である。本実施形態においては、ｐ−ＧａＮ層４は、その厚さが０．１μｍ程度とされている。
ｎ側電極５は、ｎ−ＧａＮ層２上に形成されている。ｎ側電極５は、活性層３に向けて電子を供給するためのものであり、Ａｌ層５１およびＮｉ層５２からなる積層構造とされている。Ａｌ層５１は、ｎ−ＧａＮ層２に接しており、その厚さが４０００Å程度とされている。Ｎｉ層５２はＡｌ層５１上に形成されており、その厚さが５００Å程度とされている。Ａｌ層５１およびＮｉ層５２は、本発明で言う第１層および第２層に相当する。なお、本実施形態とは異なり、Ｎｉ層５２に代えて、Ｗ、Ｚｒ、またはＰｔからなる第２層を備える構成としてもよい。
ｐ側電極６は、ｐ−ＧａＮ４層上に形成されている。ｐ側電極６は、活性層３に向けて正孔を供給するためのものであり、Ａｕ層６１およびＮｉ層６２からなる。Ａｕ層６１は、ｐ−ＧａＮ層４に接しており、その厚さが４０００Å程度とされている。Ｎｉ層６２はＡｕ層６１上に形成されており、その厚さが５００Å程度とされている。Ａｕ層６１およびＮｉ層６２は、本発明で言う第１層および第２層に相当する。なお、本実施形態とは異なり、Ｎｉ層６２に代えて、Ｗ、Ｚｒ、またはＰｔからなる第２層を備える構成としてもよい。本発明においては、ｎ側電極５の第２層とｐ側電極６の第２層とは、同一の材質とすることが好ましい。
絶縁層７は、たとえばＳｉＯ2からなり、ｎ−ＧａＮ層２およびｐ−ＧａＮ層４を覆っている。絶縁層７には、２つの開口７ａが形成されている。これらの開口７ａからは、ｎ側電極５およびｐ側電極６の一部ずつが露出している。
配線８は、半導体発光素子Ａとこれと隣り合う半導体発光素子Ａとを導通させたり、図外の端子と半導体発光素子Ａとを導通させたりするためのものである。配線８は、Ｎｉ層８１およびＡｕ層８２からなる。Ｎｉ層８１は、ｎ側電極５のＮｉ層５２、またはｐ側電極６のＮｉ層６２と接しており、Ｎｉ層５２，６２と同じ材質とされている。Ａｕ層８２は、Ｎｉ層８１上に形成されている。Ｎｉ層８１およびＡｕ層８２の厚さは、それぞれ５００Å程度、８０００Å程度とされている。Ｎｉ層８１は、本発明で言う第１層に相当する。この第１層の材質は、これを含む配線と接するｐ側電極５またはｎ側電極６の第２層の材質と同一とすることが好ましい。
次に、半導体発光素子Ａの製造方法の一例について、図２〜図５を参照しつつ、以下に説明する。
まず、図２に示すように、基板１上にバッファ層２１、アンドープＧａＮ層２２、ｎ−ＧａＮ層２、活性層３、およびｐ−ＧａＮ層４を積層する。これらの層の形成は、たとえばＭＯＣＶＤ法（有機金属気相成長法）を用いる。
次に、図３に示すように、ｎ側電極５およびｐ側電極６を形成する。具体的には、たとえば蒸着法およびリフトオフの手法を用いて、Ａｌ層５１、Ａｕ層６１、およびＮｉ層５２，５３を形成する。このとき、Ａｌ層５１、Ａｕ層６１の厚さを４０００Åとし、Ｎｉ層５２，５３の厚さを５００Åとする。
次に、図４に示すように、ｎ−ＧａＮ層２、ｐ−ＧａＮ層４、ｎ側電極５、およびｐ側電極６を覆うように、絶縁層７Ａを形成する。絶縁層７Ａの形成は、たとえばＳｉＯ2を用いた蒸着法によって行う。
次に、絶縁層７Ａに対してたとえばフォトリソグラフィの手法によって形成したマスク（図示略）を用いてエッチングを施すことにより、図５に示す２つの開口７ａを形成する。このエッチングは、たとえばエッチングガスとしてのＣＦ4を流量４０ｓｃｃｍで供給し、圧力を３．０Ｐａ程度とした状態で、高周波電力を１００Ｗ程度とした条件によって行うイオンエッチングである。２つの開口７ａは、ｎ側電極５のＮｉ層５２およびｐ側電極６のＮｉ層６２を露出させるものである。これにより、絶縁層７が得られる。
この後は、たとえば蒸着法およびリフトオフの手法を用いて厚さが５００Å程度Ｎｉ層８１と厚さが８０００Å程度のＡｕ層８２とを積層させた配線８を形成することにより、半導体発光素子Ａが得られる。
次に、半導体発光素子Ａの作用について説明する。
図６は、半導体発光素子Ａと、比較例１，２とについて、順方向電圧Ｖｆと順方向電流Ｉｆとを測定した結果を示している。本図において、グラフＧAは、半導体発光素子Ａの測定結果であり、グラフＧX，ＧYは、それぞれ比較例１，２の測定結果である。比較例１は、図１０に示された従来技術による半導体発光素子Ｘと同様の構成である。比較例２は、図１１に示された従来技術による半導体発光素子Ｙと同様の構成である。
まず、半導体発光素子Ａと比較例１との測定結果であるグラフＧA，ＧXを比較する。たとえば工業上の使用において適切な発光を可能とするのに目安となる１．０×１０-5Ａ程度の順方向電流Ｉｆを得るためには、比較例１において順方向電圧Ｖｆを１２Ｖ程度とすることが必要であるのに対し、本実施形態によれば順方向電圧Ｖｆを７Ｖ程度とすれば足りる。すなわち、本実施形態によれば、比較例１よりも駆動電圧を低下させることができる。この理由は、以下のように考えられる。比較例１においては、図１０に示すように、ｎ−ＧａＮ層１０２およびｐ−ＧａＮ層１０４に対して配線１０８が直接接合されている。この接合部分を囲う開口１０７ａを形成するには、一般に絶縁層１０７に対してエッチングを施す。この際、ｎ−ＧａＮ層１０２およびｐ−ＧａＮ層１０４の表面がエッチングによって荒らされることとなる。この荒らされた面に配線１０８が形成されると、ｎ−ＧａＮ層１０２およびｐ−ＧａＮ層１０４と配線１０８との界面における抵抗が増大する。これに対し、本実施形態によれば、図５に示すように、ｎ−Ｇａｎ層２およびｐ−ＧａＮ層４がエッチングにさらされることが無い。また、エッチングにさらされるＮｉ層５２，６２は、比較的エッチング速度が遅く、エッチングによって荒らされにくい。したがって、半導体発光素子Ａの駆動電圧を低下させることができる。
次に、半導体発光素子Ａと比較例２との測定結果であるグラフＧA，ＧYを比較する。比較例２においては、順方向電圧Ｖｆが１．０Ｖ以下の比較的低電圧である状態であっても、順方向電流Ｉｆが１．０×１０-7Ａ程度流れている。この電流は、図１１に示す活性層２０３における発光にはほとんど寄与していないことが発明者らの研究によって判明しており、いわゆる漏れ電流となっている。この理由は、以下のように考えられる。比較例２においては、ｎ側電極２０５およびｐ側電極２０６のうち絶縁層２０７と接する部分のほとんどは、Ａｕ層２０６ｂである。ｐ側電極２０６は、その厚さが１μｍ未満と非常に薄いため、絶縁層２０７がｐ側電極２０６に被さる部分が相対的に大となるからである。Ａｕ層２０６ｂを形成するＡｕは、絶縁層２０７を形成するたとえばＳｉＯ2に対して拡散しやすい。たとえば、Ａｕ層２０６ｂおよび絶縁層２０７を形成した後に、配線２０８を形成する際には、雰囲気温度が６００℃程度に上昇する。このときに絶縁層２０７に対してＡｕが多く拡散してしまう。これにより、絶縁層２０７の一部が導体化してしまい、漏れ電流を生じさせる。これに対し、本実施形態においては、図１に示すようにｎ側電極５およびｐ側電極６のうち絶縁層７と接する部分のほとんどは、Ｎｉ層５２，６２である。ＮｉはＳｉＯ2などからなる絶縁層７に対して拡散しにくい。したがって、絶縁層７が不当に導体化することを回避可能であり、漏れ電流を抑制することができる。
図７は、半導体発光素子Ａにおいて、順方向電流Ｉｆおよび順方光電圧Ｖｆを測定するためのプローブのｎ側電極５およびｐ側電極６に対する位置を都度変更しながら計測した結果を示している。本図に示すように、上記プローブの位置を変更させても、順方向電圧Ｖｆと順方向電流Ｉｆとの特性にはほとんどばらつきがない。一方、図８は、比較例２において、同様の測定を行った結果である。比較例２においては上記プローブの位置を変更させると、順方向電圧Ｖｆと順方向電流Ｉｆとの特性が大きく変わってしまう。これは、本実施形態においては、Ｎｉ層５２，６２がエッチングによってほとんど荒らされないため、ｐ側電極５およびｎ側電極６の表面が全体的に平滑とされていることによると考えられる。
ｎ側電極５およびｐ側電極６と配線８とは、Ｎｉ層５２，６２とＮｉ層８１とにおいて接合されている。同じ材質どうしであるＮｉ層５２，６２とＮｉ層８１との接合は、異種金属どうしの接合と比べて接合部の抵抗を低下させるのに適している。したがって、半導体発光素子Ａの駆動電圧を低下させるのに有利である。
ｎ側電極５のＡｌ層５１の材質であるＡｌは、ｎ−ＧａＮ層２とオーミックコンタクトを形成しやすい。また、ｐ側電極６のＡｕ層６１の材質であるＡｕは、ｐ−ＧａＮ層４とオーミックコンタクトを形成しやすい。これらは、半導体発光素子Ａの駆動電圧を低下させるのに有利である。
図９は、半導体発光素子Ａを用いた発光装置の一例を示している。本装置においては、複数の半導体発光素子Ａがマトリクス状に配置されている。なお、本図においては、図１に示された基板１および絶縁層７を理解の便宜のため省略している。マトリクス状に配置された複数の半導体発光素子Ａのうち隣り合うものどうしは、配線８によって接続されている。本装置においては、ある半導体発光素子Ａのｎ側電極５が、隣り合う半導体発光素子Ａのｐ側電極６と接続されている。これにより、これらの半導体発光素子Ａは、互いに直列接続とされている。このような発光装置によれば、面発光が可能であるとともに、駆動電圧の低下と、漏れ電流の抑制とを図ることができる。
本発明に係る半導体発光素子およびその製造方法は、上述した実施形態に限定されるものではない。本発明に係る半導体発光素子およびその製造方法の各部の具体的な構成は、種々に設計変更自在である。
本発明に係る半導体発光素子の一例を示す要部断面図である。 本発明に係る半導体発光素子の製造方法の一例において、基板上に半導体層を積層させた状態を示す要部断面図である。 本発明に係る半導体発光素子の製造方法の一例において、ｎ側電極およびｐ側電極を形成する工程を示す要部断面図である。 本発明に係る半導体発光素子の製造方法の一例において、絶縁層を形成する工程を示す要部断面図である。 本発明に係る半導体発光素子の製造方法の一例において、絶縁層にエッチングを施す工程を示す要部断面図である。 図１に示す半導体発光素子と比較例１，２との順方向電圧−電流特性を示すグラフである。 図１に示す半導体発光素子の順方向電圧−電流特性を示すグラフである。 比較例２の順方向電圧−電流特性を示すグラフである。 図１に示す半導体発光素子を用いた発光装置の一例を示す要部平面図である。 従来の半導体発光素子の一例を示す要部断面図である。 従来の半導体発光素子の他の例を示す要部断面図である。
符号の説明
Ａ 半導体発光素子
１ 基板
２ ｎ−ＧａＮ層（ｎ型半導体層）
３ 活性層
４ ｐ−ＧａＮ層（ｐ型半導体層）
５ ｎ側電極
６ ｐ側電極
７ 絶縁層
７Ａ 絶縁層
８ 配線
２１ バッファ層
２２ アンドープＧａＮ層
５１ Ａｕ層（ｎ側電極の第１層）
５２ Ｎｉ層（ｎ側電極の第２層）
６１ Ａｌ層（ｐ側電極の第１層）
６２ Ｎｉ層（ｐ側電極の第２層）
８１ Ｎｉ層（配線の第１層）
８２ Ａｕ層（配線の第２層）

Claims (3)

  1. ｎ型半導体層およびｐ型半導体層と、
    上記ｎ型半導体層および上記ｐ型半導体層に挟まれた活性層と、
    上記ｎ型半導体層と接するｎ側電極と、
    上記ｐ型半導体層と接するｐ側電極と、
    上記ｎ型半導体層および上記ｐ型半導体層を覆い、かつ上記ｎ側電極および上記ｐ側電極の一部ずつを露出させる絶縁層と、
    を備える半導体発光素子であって、
    上記ｎ側電極は、上記ｎ型半導体層と接し、かつＡｌからなる第１層と、この第１層上に形成され、かつＮｉ、Ｗ、Ｚｒ、またはＰｔからなる第２層とによって構成されており、
    上記ｐ側電極は、上記ｐ型半導体層と接し、かつＡｕからなる第１層と、この第１層上に形成され、かつＮｉ、Ｗ、Ｚｒ、またはＰｔからなる第２層とによって構成されていることを特徴とする、半導体発光素子。
  2. 上記ｎ側電極または上記ｐ側電極に接する１以上の配線をさらに備えており、
    上記配線は、上記ｎ側電極または上記ｐ側電極と接し、かつこれが接する上記ｎ側電極または上記ｐ側電極の上記第２層と同じ材質からなる第１層と、この第１層上に形成されており、かつＡｕからなる第２層とによって構成されている、請求項１に記載の半導体発光素子。
  3. ｎ型半導体層およびｐ型半導体層と、
    上記ｎ型半導体層およびｐ型半導体層に挟まれた活性層と、
    上記ｎ型半導体層と接するｎ側電極と、
    上記ｐ型半導体層と接するｐ側電極と、
    上記ｎ型半導体層および上記ｐ型半導体層を覆い、かつ上記ｎ側電極および上記ｐ側電極の一部ずつを露出させる絶縁層と、
    を備える半導体発光素子の製造方法であって、
    上記ｎ型半導体層上に、Ａｌからなる第１層と、Ｎｉ、Ｗ、Ｚｒ、またはＰｔからなる第２層とを積層させることにより、これら第１層および第２層からなるｎ側電極を形成する工程と、
    上記ｐ型半導体層上に、Ａｕからなる第１層と、Ｎｉ、Ｗ、Ｚｒ、またはＰｔからなる第２層とを積層させることにより、これら第１層および第２層からなるｐ側電極を形成する工程と、
    上記ｎ側電極および上記ｐ側電極を形成した後に、上記ｎ型半導体層、上記ｐ型半導体層、上記ｎ側電極および上記ｐ側電極を覆う絶縁層を形成する工程と、
    上記絶縁層に対してエッチングを施すことにより、上記ｎ側電極および上記ｐ側電極の一部ずつを露出させる工程と、を有することを特徴とする、半導体発光素子の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040894A (ja) * 2008-08-07 2010-02-18 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US7939839B2 (en) * 2008-09-11 2011-05-10 Bridgelux, Inc. Series connected segmented LED
KR20100076083A (ko) 2008-12-17 2010-07-06 서울반도체 주식회사 복수개의 발광셀들을 갖는 발광 다이오드 및 그것을 제조하는 방법
KR100999806B1 (ko) * 2009-05-21 2010-12-08 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
KR101456270B1 (ko) 2010-03-23 2014-11-12 서울반도체 주식회사 복수개의 발광셀들을 갖는 발광 다이오드 및 그것을 제조하는 방법
CN104521012B (zh) * 2012-08-07 2018-04-24 首尔伟傲世有限公司 晶圆级发光二极管阵列及其制造方法
KR101601073B1 (ko) * 2014-09-22 2016-03-15 서울반도체 주식회사 복수개의 발광셀들을 갖는 발광 다이오드 및 그것을 제조하는 방법
KR101761856B1 (ko) * 2016-03-02 2017-07-26 서울반도체 주식회사 복수개의 발광셀들을 갖는 발광 다이오드 및 그것을 제조하는 방법
DE102019114315A1 (de) * 2019-05-28 2020-12-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Anordnung und verfahren zur herstellung einer anordnung

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3722426B2 (ja) 1994-09-19 2005-11-30 株式会社東芝 化合物半導体装置
JPH0955536A (ja) * 1995-08-11 1997-02-25 Sharp Corp Ｉｉｉ族窒化物系化合物半導体発光素子およびその製造方法
JP3269344B2 (ja) * 1995-08-21 2002-03-25 松下電器産業株式会社 結晶成長方法および半導体発光素子
JPH0969668A (ja) * 1995-08-31 1997-03-11 Toshiba Corp 半導体発光装置とこれを製造するための高圧原料容器及び半導体発光装置の製造方法
JP3292044B2 (ja) * 1996-05-31 2002-06-17 豊田合成株式会社 ｐ伝導形３族窒化物半導体の電極パッド及びそれを有した素子及び素子の製造方法
JP3625377B2 (ja) * 1998-05-25 2005-03-02 ローム株式会社 半導体発光素子
JP4003296B2 (ja) * 1998-06-22 2007-11-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP2000332290A (ja) 1999-05-20 2000-11-30 Matsushita Electric Ind Co Ltd 窒化物半導体素子およびその製造方法
JP3511372B2 (ja) * 1999-08-31 2004-03-29 シャープ株式会社 半導体発光素子およびそれを使用した表示装置
JP2001217456A (ja) * 2000-02-03 2001-08-10 Sharp Corp 窒化ガリウム系化合物半導体発光素子
PL202938B1 (pl) * 2000-02-16 2009-08-31 Nichia Corp Azotkowe półprzewodnikowe urządzenie laserowe
KR100391373B1 (ko) 2000-10-13 2003-07-16 광주과학기술원 반사막이 삽입된 ｐ형 전극구조를 가지는 질화물계 발광다이오드 및 그 제조방법
JP4063520B2 (ja) * 2000-11-30 2008-03-19 日本碍子株式会社 半導体発光素子
JP3872327B2 (ja) * 2000-12-04 2007-01-24 日本碍子株式会社 半導体発光素子
JP4097601B2 (ja) * 2001-10-26 2008-06-11 アンモノ・スプウカ・ジ・オグラニチョノン・オドポヴィエドニアウノシツィオン 窒化物半導体レーザ素子、及びその製造方法
JP2003243773A (ja) 2003-03-04 2003-08-29 Sony Corp 半導体発光素子の製造方法および半導体発光素子
JP2005117020A (ja) * 2003-09-16 2005-04-28 Stanley Electric Co Ltd 窒化ガリウム系化合物半導体素子とその製造方法
JP3833227B2 (ja) * 2003-11-04 2006-10-11 昭和電工株式会社 ＩＩＩ族窒化物ｐ型半導体の製造方法およびＩＩＩ族窒化物半導体発光素子
WO2005057642A1 (en) 2003-12-10 2005-06-23 Showa Denko K.K. Gallium nitride-based compound semiconductor light-emitting device and negative electrode thereof
TWI229485B (en) * 2004-04-06 2005-03-11 Univ Nat Central Semiconductor laser device structure and method of manufacturing the same
JP4632690B2 (ja) * 2004-05-11 2011-02-16 スタンレー電気株式会社 半導体発光装置とその製造方法
TWI257721B (en) 2004-05-26 2006-07-01 Showa Denko Kk Gallium nitride-based compound semiconductor light emitting device
WO2005117150A1 (en) * 2004-05-26 2005-12-08 Showa Denko K.K. Gallium nitride-based compound semiconductor light emitting device
KR100568502B1 (ko) * 2004-08-11 2006-04-07 한국전자통신연구원 반도체 발광소자
KR100682870B1 (ko) 2004-10-29 2007-02-15 삼성전기주식회사 다층전극 및 이를 구비하는 화합물 반도체 발광소자
US7221044B2 (en) * 2005-01-21 2007-05-22 Ac Led Lighting, L.L.C. Heterogeneous integrated high voltage DC/AC light emitter
JP4778745B2 (ja) * 2005-07-27 2011-09-21 パナソニック株式会社 半導体発光装置及びその製造方法

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