JP4965464B2 - Ｃｍｏｓデバイスの過度の漏れ電流の検出 - Google Patents

Description

本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）集積回路（ＩＣ）デバイスに関する。より具体的には、ＣＭＯＳデバイス内部のトランジスタの過度のドレイン−ソース間漏れ電流を検出するとともに制御するための装置及び方法に関する。

ハイパフォーマンス処理の最新世代は、ＣＭＯＳ環境内で密に詰め込まれたトランジスタを具備する。そのような環境でのトランジスタのパフォーマンスは、ドレイン−ソース間漏れ電流によって低下する。このことは、例えば、もし漏れ電流が正常動作温度範囲外までチップを加熱しうる場合に、熱的ダメージによって、トランジスタ及びＣＭＯＳ環境全体に永続的なダメージを与え得る。

漏れ電流は、短チャネル効果、及び低電圧動作に適合した、例えば０．３Ｖのような、低いデバイスしきい電圧によるものである。トランジスタの高密度詰め込み設計を有する要求の結果として、初期の通常のトランジスタのゲート厚、例えば３５オングストロームから１００オングストロームまでと比較すると、トランジスタのポリシリコンゲート酸化膜は、例えば１０オングストロームから２０オングストロームまでと極度に薄く、又はかなり細くなっている。ゲートは、チャネル及びゲート間、又はドレインからソースへの漏れ経路を生成して破壊されることもある。極端な場合、漏れ電流が温度とともに急速に増加する事実により、ＩＣ又はチップは、永続的にダメージを受ける。複数のトランジスタからの漏れ電流全体は、デバイスパッケージ温度限界を超過するとともにＩＣにダメージを与えるのに、充分大きくなることもある。

半導体集積回路はスケールの縮小を継続するとともに、トランジスタの詰め込み密度は増加するので、ドレイン−ソース間漏れ電流に関連する問題は、より大きな影響をＣＭＯＳ ＩＣのパフォーマンスに与えている。

ＣＭＯＳデバイスの過度の漏れ電流を検出するとともに制御するための装置及び方法に対する需要がある。

本発明の一構成では、ＣＭＯＳ環境の内部で、ＭＯＳトランジスタからの漏れ電流を検出するための装置を構成する。前記装置は、トランジスタからの漏れ電流を検出するための漏れ電流検出器と、前記漏れ電流検出器に電気的に接続され、前記ＣＭＯＳ環境の周波数又は供給電圧を調整して前記ＣＭＯＳ環境へのダメージを防止するためのフィードバックループを形成する制御器とを具備し、前記漏れ電流検出器は前記トランジスタに電気的に接続されている。

実施態様では、前記漏れ電流検出器は、ＭＯＳトランジスタのドレイン及びソース間の電流を検出するために、前記ＭＯＳトランジスタに電気的に接続されている負荷制御と、前記ＭＯＳトランジスタ及び前記負荷制御に電気的に接続された比較器とを具備し、前記比較器は、前記ＭＯＳトランジスタの前記ドレイン及び前記ソース間で検出された、所定値を超過する電流に応答して、出力信号を供給する。

実施態様では、負荷制御は、可変抵抗であっても良い。他の実施形態では、前記負荷制御は、ＭＯＳトランジスタに補完的な方法で配置されるとともに、前記ＭＯＳトランジスタよりも漏れ電流により鈍感であるゲートを具備する、検出用トランジスタである。前記ＭＯＳトランジスタは、ＮＦＥＴであっても良く、かつ実施形態では、前記検出用トランジスタは、ＰＦＥＴである。前記ＭＯＳトランジスタはＰＦＥＴであっても良く、かつ実施形態では、前記検出用トランジスタはＮＦＥＴである。

他の実施態様では、前記負荷制御は、キャパシタ及びカウンタをさらに具備し、前記キャパシタは並列接続された前記ＭＯＳトランジスタ及び前記比較器の間に接続され、前記カウンタは前記比較器の出力信号を受信し、前記キャパシタが放電するとともに、前記比較器が信号を出力するのに必要な時間のカウント値を決定するために、前記検出用トランジスタがリセットされると同時に前記カウンタは動作可能となる。前記比較器は、シュミットトリガーでも良い。他の実施態様では、前記制御器は、前記比較器の出力信号を受信するとともに、前記ＭＯＳトランジスタへの電圧／周波数供給を調整する。

本発明の他の構成では、ＣＭＯＳアレー内のＮＭＯＳ及びＰＭＯＳトランジスタからなるアレーと、しきい値を超えた電流の検出に応答するとともに調整可能な電圧供給及び周波数制御とを具備し、前記ＭＯＳトランジスタが前記アレー内部にあることを特徴とするシステムを構成する。

本発明の他の構成では、ＣＭＯＳ環境内のＭＯＳトランジスタ内の漏れ電流を検出するための方法を構成する。前記方法は、
ＣＭＯＳ環境内にＭＯＳトランジスタを設ける段階と、
前記ＭＯＳトランジスタに電気的に接続された漏れ電流検出器で、前記ＭＯＳトランジスタのドレイン及びソース間の電流を検出する段階と、
前記ＭＯＳトランジスタのドレイン及びソース間で検出され、所定値を超過した電流の検出に応答して、前記漏れ電流検出器に電気的に接続された制御器から、フィードバック信号を生成する段階と、
前記ＣＭＯＳ環境へのダメージを防止するために前記ＣＭＯＳ環境への周波数又は電圧供給を調整する段階とを具備する。

実施態様では、漏れ電流検出器は、前記ＭＯＳトランジスタに電気的に接続された負荷制御と、前記ＭＯＳトランジスタ及び前記負荷制御に電気的に接続された比較器とを具備しても良い。前記負荷制御は、可変抵抗であっても良い。他の実施態様では、前記負荷制御は、前記ＭＯＳトランジスタと補完的な方法で配置され、前記ＭＯＳトランジスタよりも漏れ電流により鈍感であるゲートを具備する、検出用トランジスタであっても良い。前記負荷制御は、キャパシタ及びカウンタをさらに具備しても良く、前記キャパシタは、並列接続された前記ＭＯＳトランジスタ及び前記比較器の間に接続され、前記カウンタは、前記比較器の出力信号を受信し、前記キャパシタが放電するとともに、前記比較器が前記信号を出力するのに必要な時間のカウント値を決定するために、前記検出用トランジスタがリセットされると同時に前記カウンタは動作可能となっても良い。

前記方法の一実施態様は、前記制御器で前記比較器の出力信号を受信する段階と、前記制御器を介して、前記ＭＯＳトランジスタへの電圧及び周波数供給を調整する段階とを具備しても良い。

全ての実施態様において、電圧又は周波数の制御は、デジタル制御回路によって作成しても良い。前者の場合は、前記回路は、電圧調整器のような、オンチップ又はオフチップの電源管理回路又は電源を制御しても良い。後者の場合は、位相ロックループのようなクロック源の出力周波数、又は位相ロックループから発生する派生クロックを設定しても良い。

本発明を具体化するための装置及び方法を、添付図面を参照しながら、実施例としてのみ説明する。

図１を参照する。本発明の実施形態に従った、ＣＭＯＳ環境２０内部の、トランジスタのようなデバイス２２の漏れ電流を検出するシステム１０を図示している。システム１０は、漏れ電流検出器１２で過度の漏れ電流を検出するとともに、制御器１４で、周波数１６又は供給電圧１８を監視及び制御する。前記制御器１４は、漏れ電流検出器１２から信号を受信するとともに、前記漏れ電流検出器１２によって検出された過度の漏れ電流に応答して、周波数又は供給電圧を相応に制御する。検出器１２から制御器１４への矢印は、同じ向きで図示されているが、前記制御器が検出器１２を使用禁止にするように構成しても良い。

図２Ａ，Ｂは、２つの異なる構成３０，４０で、漏れ電流検出器１２の回路図を図示している。それぞれ負チャネルＭＯＳ（ＮＭＯＳ）に対して、１つの構成を図２Ａで図示しているとともに、正チャネルＭＯＳ（ＰＭＯＳ）を適用した、もう１つの構成を図２Ｂに図示している。図２Ａでは、ドレイン及びゲートがグラウンド（Ｖ_ＳＳ）に接続されるとともに、ソースが負荷制御３２及び比較器シュミットトリガー３４を介して接続された、負チャネル電界効果トランジスタ（ＮＦＥＴ）３６とともに、前記ＮＭＯＳの適用を図示している。電圧ノード３７は、トランジスタ３６のソースと、負荷制御３２と、比較器３４との間の接続によって形成されたノードである。同様に、図２Ｂでは、ソース及びゲートが電源（Ｖ_ＤＤ）に接続されるとともに、負荷制御４２及びシュミットトリガー４４のような比較器を介してドレインが接続されて電圧ノード４７を形成している、正チャネル電界効果トランジスタ（ＰＦＥＴ）４６とともに、前記ＰＭＯＳの適用を図示している。シュミットトリガーは、当業者に公知であるが、本質的には、シュミットトリガーは、入力の変化がしきい値に到達することに応答して前記出力の極を切り替える。前記シュミットトリガーの出力を、一定に保持するとともに、前記入力が他のしきい値を通過するまでは再度極を切り替えない。この実施形態では、シュミットトリガーを使用しているが、アナログ値を信頼性高く測定するいかなるタイプの比較器を使用しても良い。それに加えて、前記比較器を切り替えるためのしきい値は、例えば、それぞれ１／２Ｖ_ＤＤ又は１／２Ｖ_ＳＳのような、任意の所定値でも良い。この実施形態での負荷制御３２，４２の構成は、可変抵抗のように振舞うとともに、シュミットトリガー３４，４４は、それぞれ、ＮＦＥＴ３６又はＰＦＥＴ４６の内部で過度の漏れ電流が所定の量を超えて発生した際に通知する前記検出器の出力を具備している。この構成は、オフモード構成のトランジスタを複製するとともに、推定漏れ電流を複製する。換言すると、前記負荷制御３２，４２は、活動モードの間、関連付けられた各々のＦＥＴ３６，４６内で発生した抵抗漏洩をモデル（ｍｏｄｅｌ）するように動作する。

前記負荷制御３２，４２は、いくつかの異なる形態をとりうる。図３Ａ及び３Ｂで図示されている、一実施形態５０，６０では、負荷制御３２，４２は、可変抵抗５２，６２、又は他の高抵抗値デバイスのような検出デバイスを具備しても良い。前記検出デバイスは、監視下のトランジスタ３６，４６の漏れ電流を検出する。可変抵抗５２，６２が図示されているが、ウィークトランジスタデバイスのような、ポテンショメータを切り替えることによって可変抵抗としうるいかなる他の高抵抗値デバイスを実施しても良い。選択された前記検出デバイスは、前記監視下のトランジスタ３６，４６よりも、漏れ電流に対してより鈍感である。例えば、もし前記負荷制御３２，４２の検出デバイスがウィーク（ｗｅａｋ）トランジスタであれば、前記トランジスタは、例えば３５オングストロームから１００オングストロームまでの、より厚いポリシリコンゲート酸化膜を具備し、特定の応用に対して適切である、ゲート破壊に対する耐性を確保している。図２Ａの監視下のＮＦＥＴ３６に関連付けられた負荷制御３２の検出デバイス５２は、監視下のＮＦＥＴ３６をＶ_ＳＳ又はグラウンドに引っ張るＰＭＯＳトランジスタでも良く、そして結果的に抵抗は低くなる。この構成では、監視下のトランジスタ３６の結果的なインピーダンスは負荷制御３２よりも低くなるので、前記監視下のトランジスタ内のドレイン−ソース間の超過電流（Ｉ_Ｄ）が、監視下の電圧ノード３７を、前記負荷制御の監視下のトランジスタ内の超過電流を示す低に引っ張り、シュミットトリガー３４で検出されるとともに受信されるシュミットトリガー３４の出力を切り替えるのに充分であるように設定する。前記シュミットトリガーの出力は、処理のために制御器１４，５６で受信される。同様に、図３ＢのＰＦＥＴデバイス６０に対する負荷制御４２の構成は、図３ＡのＮＦＥＴデバイス５０に対する負荷制御３２の構成の補完である。

これらの実施形態は、２つのインピーダンス、即ち、監視下のトランジスタ３６，４６と、負荷制御３２，４２の検出デバイス５２，６２とが競合している意味において静的である。図４で図示されるような、他の実施形態７０では、負荷制御３２，４２は、実際には動的である。例えば、漏れ電流の判定は、充電／放電回路７２や、シュミットトリガー３４や、カウンタ７９内では時間ベースであっても良い。この実施形態の負荷制御回路７２は、Ｖ_ＤＤに接続されたソースと、リセットに接続されたゲートと、２つのトランジスタ７４，７６のソース及び監視下のトランジスタ３６に接続されたドレインとを有するリセットトランジスタ７５を具備しても良い。前記リセットトランジスタのドレインも、キャパシタ７８と、シュミットトリガー３４とに接続されている。他のアプローチは、クロック７９の代わりに周波数を測定することである。

図５を参照する。図２ＡのＮＭＯＳ構成３０内で図４の漏れ電流検出回路の時間経過に対する応答グラフを図示している。負荷制御８２が、点線８１で示されるように最高に引き上げられた際の、図４で図示されるようなリセットＰＦＥＴ構成のＮＭＯＳノードである。しかしながら、キャパシタ７８の容量放電で時間が計測され、過度の漏れ電流の存在を判定する。例えば、点線８１で示されるように、ＰＭＯＳ検出用トランジスタがターンオフハード（ｈａｒｄ）される時点から、ノードＡが所定の容量放電電位を通過し、点線８３で示される時刻において、ノードＢ上で電圧変化として信号を受けるまで、時間が計測されるとともに、カウンタが動作可能となる。前記所定の電圧は、例えばＶ_ＤＤ／２、またはそれに類するものであっても良い。この期間は、負荷制御３２の検出用ＰＭＯＳトランジスタ内で、キャパシタの放電に必要な時間の標本値であり、監視下のトランジスタ３６の過度の漏れ電流と直接的関係を有する。実線カーブＡは、図４の点Ａで観測されるＶ_ＤＤであるとともに、点線カーブＢは、図４のシュミットトリガー３４の出力における点Ｂで観測されるＶ_ＤＤである。負荷制御４２の検出用トランジスタを、制御器１４，７９の制御の下に、リセットによりターンオンハードしても良く、又はターンオフハードしても良い。制御器７９内のクロック／カウンタによってカウントされるカウント値で示される、所定の点に到達するまでの測定時間結果は、次いでプロセッサ５６によって受信される。前記測定時間は、プロセッサ５６内で、しきい値超過（ｔｈｒｅｓｈｏｌｄ ａｍｏｕｎｔ ｅｘｃｅｓｓ）と比較される。もし、前記測定時間が、前記しきい値と等しいかまたは前記しきい値を超過しているならば、監視下のトランジスタ３６内で、過度の漏れ電流が存在する。もし前記測定時間が、前記しきい値を超過していなければ、有害な漏れ電流は存在しない。もし、過度の漏れ電流が検出されたら、前記プロセッサは、前記測定時間から漏れ電流の量を計算するとともに、次いで周波数５８及び電圧供給６０を相応に調整する。もし、検出された漏れ電流が、監視下のトランジスタ３６，４６、又は前記システム内の他のデバイスに、ダメージを与えかねないほど危険であれば、前記プロセッサは、ＩＣ電圧供給調整器６０又は周波数制御５８に、永続的なダメージをも防ぐ目的で、電源又は周波数シーケンスをターンオフするように命令しても良い。

実施形態で、ＮＦＥＴ３６とＰＦＥＴ４６とは、図６に図示するように、既存のＩＣの構成要素である。本発明を実施する方法も、図７に図示している。典型的には、何千ものＮＭＯＳ及び相補型ＰＭＯＳデバイスからなるアレーを、ＣＭＯＳ環境１０２内に、配置しまたは構成する。この実施形態では、ＮＭＯＳ及びＰＭＯＳ検出器８４を、既存のアレーの内部に形成する。漏れ電流検出器１２を、アレー設計に組み込む。

各ＮＭＯＳ及びＰＭＯＳに対し、１つの検出器のみを図示しているが、任意の個数の検出器を、ＣＭＯＳ環境のいかなる組み合わせ又は領域で使用しても良い。例えば、複数の検出器を、前記ＣＭＯＳ環境の角や、縁や、中心や、それに類するもののような、いくつかの領域で構成して、対応する領域での漏れ電流を検出しても良い。この構成によって、前記ＣＭＯＳ環境に亘る温度勾配の結果を監視しても良い。

前記検出器８４の出力を、制御器８６によって受信する。制御器８６は、過度の漏れ電流を検出する検出器８４からの信号１０６を処理する。過度の漏れ電流を検出する（１０４）と、制御器８６はＩＣ電圧供給調整器９４又はＩＣ周波数制御器８８を調整する（１０８）。ＩＣ電圧供給調整器９４は、監視下のトランジスタで発生する漏れ電流を制限するためにＶ_ＤＤを調整してもよい。同様に、ＩＣ周波数制御器８８は、監視下のトランジスタで発生する漏れ電流を制限するために周波数を調整しても良い。実施形態で、ＩＣ周波数制御器は、ＩＣクロックをシーケンスするための位相ロックループ（ＰＬＬ）制御であっても良い。ＩＣ電圧供給調整器６０又は電圧供給１８は、図示しているように、内部に形成しても良く、図示していないが、ＣＭＯＳ ＩＣ環境５２の外部に形成しても良い。制御器１４，８６は、当業者に公知であるプロセッサまたはマイクロプロセッサであっても良い。もちろん、実施形態は、コンピュータソフトウェア、ハードウェア、又はハードウェアとソフトウェアの組み合わせにより実施しても良い。

上述した、ＣＭＯＳデバイスの過度の漏れ電流を検出するとともに制御するためのシステム及び方法は、ＣＭＯＳ ＩＣに、永続的な熱的または他のダメージを及ぼす危険を低減するといった利点を提供すると解される。本発明の具体的な実施形態を、例示する目的で論じている。そして、本願特許請求の範囲において定義された本発明の目的から逸脱することなく、様々な修正例を実施可能である。

図１は、本発明の実施形態に従った、ＣＭＯＳ環境内部で、トランジスタ漏れ電流を検出するとともに、周波数を監視するとともに、電圧を供給するための装置を図示している。 図２Ａは、本発明の実施形態の検出回路を図示している。 図２Ｂは、本発明の実施形態の検出回路を図示している。 図３Ａは、本発明の実施形態に従った、漏れ電流検出回路を図示している。 図３Ｂは、本発明の実施形態に従った、漏れ電流検出回路を図示している。 図４は、本発明の実施形態に従った、動的漏れ電流検出回路を図示している。 図５は、本発明の実施形態に従った、図４の漏れ電流検出回路の、時間に対する応答グラフを図示している。 図６は、ＣＭＯＳシステム環境内部の、本発明の実施形態に従う装置を実施する制御ループのブロック図を図示している。 図７は、本発明の実施形態に従う方法を図示している。

符号の説明

１０ システム
１２ 漏れ電流検出器
１４ 制御器
１６ 周波数
１８ 電圧供給
２０ ＣＭＯＳ環境
２２ トランジスタ

Claims (30)

1. ＣＭＯＳ環境内部のＭＯＳトランジスタからの漏れ電流を検出するための装置であって、
   前記ＭＯＳトランジスタからのドレイン及びソース間の漏れ電流を検出するための漏れ電流検出器と、
   前記漏れ電流を制限するために、前記漏れ電流検出器に電気的に接続されて、前記ＭＯＳトランジスタの前記ドレイン及びソース間で検出される、所定値を超過する漏れ電流を前記漏れ電流検出器が検出することに応答して、前記ＣＭＯＳ環境のクロック周波数又は供給電圧を調整するための制御器とを具備し、
   前記漏れ電流検出器は、前記ＭＯＳトランジスタに電気的に接続されていることを特徴とする装置。
2. 前記漏れ電流検出器は、
   前記ＭＯＳトランジスタのドレイン及びソース間の電流を検出するために前記ＭＯＳトランジスタに電気的に接続される負荷制御素子と、
   前記ＭＯＳトランジスタ及び前記負荷制御素子に電気的に接続される比較器とを具備し、前記比較器は、前記ＭＯＳトランジスタのドレイン及びソース間で検出された、所定値を超過する電流に応答して、出力信号を生成することを特徴とする請求項１に記載の装置。
3. 前記負荷制御素子は、可変抵抗であることを特徴とする請求項２に記載の装置。
4. 前記負荷制御素子は、前記ＭＯＳトランジスタと補完的な方法で配置されるとともに、前記ＭＯＳトランジスタより漏れ電流に対してより鈍感なゲートを具備する検出用トランジスタであることを特徴とする請求項２に記載の装置。
5. 前記負荷制御素子は、キャパシタ及びカウンタをさらに具備し、
   前記キャパシタは、並列接続される前記ＭＯＳトランジスタ及び前記比較器の間に接続され、
   前記カウンタは、前記比較器の出力信号を受信し、
   前記キャパシタが放電するとともに、
   前記比較器が前記信号を出力するのに必要な時間のカウント値を決定するために、前記検出用トランジスタがリセットされると同時に前記カウンタは動作可能となることを特徴とする請求項４に記載の装置。
6. 前記検出用トランジスタはＰＦＥＴであることを特徴とする請求項４に記載の装置。
7. 前記検出用トランジスタはＰＦＥＴであることを特徴とする請求項５に記載の装置。
8. 前記ＭＯＳトランジスタはＮＦＥＴであることを特徴とする請求項１に記載の装置。
9. 前記ＭＯＳトランジスタはＮＦＥＴであることを特徴とする請求項３に記載の装置。
10. 前記ＭＯＳトランジスタはＮＦＥＴであることを特徴とする請求項４に記載の装置。
11. 前記ＭＯＳトランジスタはＮＦＥＴであることを特徴とする請求項５に記載の装置。
12. 前記検出用トランジスタはＮＦＥＴであることを特徴とする請求項４に記載の装置。
13. 前記検出用トランジスタはＮＦＥＴであることを特徴とする請求項５に記載の装置。
14. 前記ＭＯＳトランジスタはＰＦＥＴであることを特徴とする請求項５に記載の装置。
15. 前記ＭＯＳトランジスタはＰＦＥＴであることを特徴とする請求項１に記載の装置。
16. 前記比較器は、シュミットトリガーであることを特徴とする請求項２に記載の装置。
17. 前記制御器は、前記比較器の出力信号を受信するとともに、前記ＭＯＳトランジスタへの電圧／周波数供給を調整することを特徴とする請求項２に記載の装置。
18. 前記制御器は、デジタル制御回路によって供給電圧／周波数を制御することを特徴とする請求項１に記載の装置。
19. 前記制御器は、電源からの供給電圧を制御することを特徴とする請求項１８に記載の装置。
20. 前記電源は電圧調整器であることを特徴とする請求項１９に記載の装置。
21. 前記制御器は、クロック源からの周波数を制御することを特徴とする請求項１８に記載の装置。
22. 前記クロック源は位相ロックループであることを特徴とする請求項２１に記載の装置。
23. ＣＭＯＳアレー内にＮＭＯＳ及びＰＭＯＳトランジスタのアレーと、しきい値を超過する電流の検出に応答するとともに調整可能な電圧供給及び周波数制御とを具備するシステムであって、前記ＭＯＳトランジスタは前記アレーの内部にあることを特徴とする請求項１に記載の装置を具備するシステム。
24. ＣＭＯＳ環境内のＭＯＳトランジスタからの漏れ電流を検出するための方法であって、
    ＣＭＯＳ環境内にＭＯＳトランジスタを形成する段階と、
    前記ＭＯＳトランジスタに電気的に接続された漏れ電流検出器によって、前記ＭＯＳトランジスタのドレイン及びソース間の電流を検出する段階と、
    前記ＭＯＳトランジスタの前記ドレイン及び前記ソース間で検出される、所定値を超過する漏れ電流を前記漏れ電流検出器が検出することに応答して、前記漏れ電流検出器に電気的に接続された制御器（１４）から、フィードバック信号を生成する段階と、
    前記漏れ電流を制限するために、前記ＣＭＯＳ環境のクロック周波数又は電圧供給を前記フィードバック信号により調整する段階とを具備することを特徴とする方法。
25. 前記漏れ電流検出器は、前記ＭＯＳトランジスタに電気的に接続された負荷制御素子と、前記ＭＯＳトランジスタ及び前記負荷制御素子に電気的に接続された比較器とを具備することを特徴とする請求項２４に記載の方法。
26. 前記負荷制御素子は可変抵抗であることを特徴とする請求項２５に記載の方法。
27. 前記負荷制御素子は、前記ＭＯＳトランジスタと補完的な方法で配置されるとともに、前記ＭＯＳトランジスタより漏れ電流に対してより鈍感であるゲートを具備する検出用トランジスタであることを特徴とする請求項２５に記載の方法。
28. 前記負荷制御素子は、キャパシタ及びカウンタをさらに具備し、
    前記キャパシタは、並列接続される前記ＭＯＳトランジスタ及び前記比較器の間に接続され、前記カウンタは、前記比較器の出力信号を受信し、
    前記キャパシタが放電するとともに、前記比較器が信号を出力するのに必要な時間のカウント値を決定するために、前記検出用トランジスタがリセットされると同時に前記カウンタは動作可能となることを特徴とする請求項２５に記載の方法。
29. 前記負荷制御は、キャパシタ及びカウンタをさらに具備し、
    前記キャパシタは、並列接続される前記ＭＯＳトランジスタ及び前記比較器の間に接続され、
    前記カウンタは、前記比較器の出力信号を受信し、
    前記キャパシタが放電するとともに、
    前記比較器が信号を出力するのに必要な時間のカウント値を決定するために前記検出用トランジスタがリセットされると同時に前記カウンタは動作可能となることを特徴とする請求項２７に記載の方法。
30. 前記比較器の前記出力信号を前記制御器で受信する段階と、前記制御器を介して前記ＭＯＳトランジスタへの電圧／周波数供給を調整する段階とをさらに具備することを特徴とする請求項２５に記載の方法。

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