JP4954379B2 - 多孔質シリコン層の形成方法およびリフトオフ方法 - Google Patents

多孔質シリコン層の形成方法およびリフトオフ方法 Download PDF

Info

Publication number
JP4954379B2
JP4954379B2 JP2001066519A JP2001066519A JP4954379B2 JP 4954379 B2 JP4954379 B2 JP 4954379B2 JP 2001066519 A JP2001066519 A JP 2001066519A JP 2001066519 A JP2001066519 A JP 2001066519A JP 4954379 B2 JP4954379 B2 JP 4954379B2
Authority
JP
Japan
Prior art keywords
porous layer
substrate
layer
solution
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2001066519A
Other languages
English (en)
Other versions
JP2002093775A (ja
Inventor
チェタン・シン・ソランキー
レナート・ビルヤロフ
イェフ・ポールトマンス
ギィ・ボーカルヌ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2002093775A publication Critical patent/JP2002093775A/ja
Application granted granted Critical
Publication of JP4954379B2 publication Critical patent/JP4954379B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/0203Making porous regions on the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76259Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1892Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02EREDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00Energy generation through renewable energy sources
    • Y02E10/50Photovoltaic [PV] energy
    • Y02E10/547Monocrystalline silicon PV cells
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Weting (AREA)
  • Photovoltaic Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、マイクロエレクトロニクスの分野、より正確には、多孔質シリコン層(porous silicon layers:PSL)の形成、および、シリコンオンインシュレータ(Silicon On Insulator:SOI)構造を製造するためのPSLのリフトオフ、または、光電池の製作を目的として他の安価な基板にPSLを結合するためのPSLのリフトオフ分野に関する。
【0002】
【従来の技術】
光電池を製造するとき、シリコンウェハの上部の数μmのみが、太陽エネルギーの変換に積極的に参加する。高価なシリコンウェハのほとんどは、セルに機械的強度を提供するだけである。この機能は、太陽電池製作処理と両立できる他の任意の安価な基板によって達成できる。従って、シリコンの使用を減ずることにより、コスト削減が可能である。
【0003】
シリコンオンインシュレータ(SOI)構造は、当該技術、例えば、高効率の安価な太陽電池の製造において周知である。効果のいくつかは、ラッチアップの防止、低い寄生容量、高速動作、および、ウェリング(welling)処理の必要がないことである。
【0004】
一般的に、PSLの形成、および、それらを他の基板に移す既存の技術は、図1で示され、以下の3つのステップを含む。
1)シリコン基板1において、表面に多孔度(porosity)の低い層2を形成する。その下に、PSL形成中に電流密度を変化させることによるフッ酸中のシリコンの陽極酸化によって多孔度の高い層3を形成する。
2)水素中で高温アニ−ルを行うことにより、高多孔度層3の下に分離層4を形成する。この分離層は高多孔度層であり、機械的にかなり弱い。例えば、超音波処理、または、牽引の小さな機械的力によって簡単に切断できる。
3)得られた構造を、接着剤6を用いて他の基板5に結合する。
【0005】
この処理は、図1の(a)から図1の(f)を通して開示される。
【0006】
これらの技術は、「オーストリア、ウィーンで開かれた光起電力太陽エネルギー変換についての第2回世界会議および展示(2nd world conference and exhibition on photovoltic solar energy conversion,Vienna,Austria)」1272ページ(1998)において、H.Tayanaka等によって議論された。また、Applied Physics A 68(1999)の705ページから707ページにおいて、T.J.Rinker等によって議論された。
【0007】
Electrical Society Proceedings、99−3巻の111ページにおいて、T.Yonehara等によって開示されている他の方法は、他の基板上に薄いシリコンエピ層を移すために、機械的研磨、選択エッチング、および、水素アニ−ルを使用する。欧州特許出願第EP0867920号は、シリコン基板から薄層を分離するレーザービームの使用について議論した。
【0008】
薄い多孔質層を形成し、それを基板から分離する上述の手順の全ては、複合ステップからなり、それらのいくつかは複雑である。各々のステップは、SOI構造または太陽電池の費用を追加する。
【0009】
【発明の目的】
本発明の第1の目的は、多孔質層膜の新しいワンステップの製造方法を提供することである。本発明のさらなる目的は、孔深さの十分な制御を可能にする多孔質層膜の新しい製造方法を提供することである。本発明のもう1つの目的は、さらなる多孔質層膜の製造のために多孔質層膜のリフトオフを行った後、基板が後処理なしに利用できる、多孔質層膜の新しい製造方法を提供することである。
【0010】
【発明の概要】
本発明は、半導体基板における多孔質層の製造方法に関し、少なくとも1つの表面を備え、カソードとして働く半導体基板を提供するステップと、アノードを提供するステップと、前記の表面と前記のアノードとの間に、前記の基板から材料を除去するために適当なFイオンを含む溶液を加えるステップと、前記のアノードと前記のカソードとの間に、あらかじめ決められた電流を印可するステップと、前記の表面における低多孔度層、および、前記の低多孔度層の下に位置した高多孔度層を得るために、前記の溶液と前記の電流とを十分な時間維持するステップとからなる。
【0011】
この新規な方法を用いて、低多孔度層と高多孔度層とを備える多孔質半導体膜が、1ステップの方法で、すなわち、どのパラメータも変化させることなく得られる。より具体的にいうと、溶液は交換されず、電流は変化されない。本発明において、層は、基板の他の部分から区別できる基板の一部として理解される。
【0012】
電流と溶液の組成とが維持されなければならない時間は、電流の値と溶液中のFイオン濃度の値によって決まり、詳細な説明で開示される例に基づいて当業者によって決定できる。Fイオン含有溶液は、HF、Fイオン含有緩衝液、NHF、NaF、または、任意の他のFイオン含有化合物を水溶液に溶かすことによって得られる。さらに、前記の溶液は、好ましくは、さらに、有機溶媒、好ましくは、それに限られないが、エタノールまたは酢酸のような界面活性剤を含む。
【0013】
従って、本発明の方法により、低多孔度層とその下に位置された高多孔度層とを備える多孔質層が得られる。
【0014】
イオンの濃度は、フッ素含化合物の電離定数によって決まる。好ましくは、前記の溶液におけるFの濃度は、10%から40%の間である。
【0015】
好ましくは、前記の電流値は、50mA/cmよりも大きい。その電流の上限は、大抵、装置および/または材料の制約によって定められる。
【0016】
本発明の方法は、さらに、電流の印可を短時間中断し、その電流を再び印可して、より厚い多孔質層を得るステップを含む。電流印可の中断により、水素は、その圧力によって水平クラックが生じうる前に、脱出できる。これを複数回繰り返すことによって、望まれる厚さをもつ多孔質層が容易に得られる。
【0017】
さらなる実施の形態において、本発明の方法は、さらに、前記の基板から前記の低多孔度層と前記の高多孔度層の一部とをリフトオフする機械的処理を含むことが可能である。前記の機械的処理は、超音波処理、牽引などのような任意の既知の処理であってよい。
【0018】
第2のさらなる実施の形態において、本発明の方法は、さらに、前記の基板から前記の低多孔度層と前記の高多孔度層の一部とをリフトオフするために、前記の溶液と前記の電流をさらなる時間維持することを含む。これは、適当な低価格基板に接合できる分離された多孔質層膜を得ることを可能にする。前記の分離多孔質層膜は、前記の低多孔度層と前記の高多孔度層の一部とを含んでもよい。前記の高多孔度層の一部は、分離前の高多孔度層として、または、その高多孔度層よりもいくらか薄いものとして理解されない。
【0019】
第3のさらなる実施の形態において、本発明の方法は、さらに、電流を維持する一方で、基板を電解研磨し、基板から低多孔度層と高多孔度層の一部とを分離およびリフトオフし、かつ、基板に研磨された新しい表面を提供するために適当な第2の水溶液を適用することを含む。同様の効果を得る代替の方法は、さらなるステップにおいて、溶液を維持する一方で、基板を電解研磨し、基板から低多孔度層と高多孔度層の一部とを分離およびリフトオフし、かつ、基板に新しく研磨された表面を提供するために適当なより大きい電流を適用することである。この処理を使用することによって、半導体基板表面は、多孔質層の除去後、研磨され、従って、さらなる多孔質層膜の製造を進める半導体基板の後処理は全く必要とされない。
【0020】
以下に、添付の図面を参照して、本発明が詳細に述べられる。いくつかの実施の形態が開示される。しかし、当業者は、本発明を実施する他の複数の同等な実施形態、または、他の方法を想像でき、その精神と範囲は、添付の請求項によってのみ制限されることは明らかである。
【0021】
本発明は、薄膜の形成、および、薄膜の基板からのリフトオフ(分離)の簡単な技術を提供する。この方法で、(薄層を除去した後の)残留ウェハは、より薄い膜を製造する出発製品として再び使用できる。
【0022】
本発明によるPSLの形成と分離の方法は、他の全ての現存する方法で必要とされる複合された複雑なステップと比較すると、単一のステップのみを必要とする。多孔質シリコン層は、フッ酸をベースにした溶液におけるシリコンの電気化学的エッチングである陽極酸化によって形成される。十分な時間と所定の電流密度の陽極酸化が実行されるなら、穴は、シリコン中を垂直に縦断する。ある穴の深さに到達すると、反応地点のフッ素の一価の陰イオン濃度が減少する。穴の分岐は分離層を生じさせる。分離層は、任意の望まれる用途に使用できる。従って、この点で、薄膜の形成、および、その薄膜の基板からの分離の以下のステップを避けることができる。
(a)Fイオンを含む溶液の交換が全く必要とされない。
(b)ダブル多孔度構造(double porosity structure)を形成するために電流密度における変化が全く必要とされない。
(c)分離層を作成するために水素中の高温度アニールが全く必要とされない。
(d)基板から層を分離させるために機械的力が全く必要とされない。
【0023】
基板から層を分離させることについて、より優れた制御を提供するもう1つの方法は、2つのステップを伴う。第1のステップにおいて、前述されたように電気化学的エッチングが実行され、第2のステップにおいて、分離層を形成する電解研磨状態が活用される。
【0024】
本発明は、例1から例4を参照して説明される。例1は、多孔質シリコン形成に使用される装備を述べる。多孔質シリコン形成、および、電気化学的エッチングによる再利用可能基板からの分離は、例2に述べられる。分離層または独立層の形成機構は例3に述べられる。例4において、電気化学的反応は、電解研磨として知られる溶液中のフッ化物イオンによって制限される。ある条件を伴う電気化学的エッチングと電解研磨との組合せは、PSL、および、その再利用可能基板からの分離に使用できる。
【0025】
例1:実験装備
図2は、多孔質シリコン層形成に使用される実験装備を説明する。参照番号11は、フッ酸溶液である。多孔質シリコン形成において、フッ酸に耐性である白金電極10は、負極として動作する。シリコンウェハ1(研磨された側)と接触する底部プレート7(例えば、ステンレス鋼プレート)は、カソードとして動作する。ゴムリング8は、溶液が「テフロン(登録商標)」ビーカ9とウェハ基板1との接触領域から流出することを防ぐ。そのゴムリング8は、ビーカ9によって圧力をかけられ続ける。ビーカ9は、かわりに、ステンレス鋼ねじ込み(threaded)リング(図示されない)によって加圧される。
【0026】
例2:
実験は、HF、酢酸、および、イオンが除去された水の混合物を用いて実行された。その混合物において、HFの濃度は、種々の実験において10%から40%まで変化し、電流密度は、25mA/cmから200mA/cmまで変化する。酢酸は、界面活性剤として使用され、良好な穴分布を得るために十分な機能性を提供する。また、エタノールも使用できるが、環境の理由から酢酸が好ましい。所定の電流密度と、所定のHF濃度のために、反応が一定時間続けられると、図3Aに示されるような分離層すなわち多孔度がかなり高い層すなわち独立層が得られる。低多孔度層12、リフトオフ直前の高多孔度(分離)層13、および、シリコンウェハ基板14が図3Aでみられる。25%のHF溶液および150mA/cmの電流密度に関して、この時間は約45秒−55秒であり、得られる薄層の厚さは、約7μmから10μmである。電流密度と溶液中のHF濃度を変化させることにより、異なる層厚が達成できる。エッチング中、孔は、図3Bに示されるように、シリコンウェハにおいて下向きに伸びる。孔の形状は、完全に円筒状ではない。全ての実験について、<100>配向の高ドープシリコンウェハが使用された。
【0027】
3:
電流が印可されると、HF溶液/シリコンインタフェースにおいて、シリコンの電気化学的エッチングが起こる。バルクシリコンから生じた正孔が、そのインタフェースに到達すると、Si−H結合は、HF溶液からのフッ化物イオンの衝突によって、Si−F結合に置換される。これらのSi−F結合によって誘発される分極は、Si−Si結合の電子密度を低下させ、しかも、これらの結合は切断される。シリコンは、四価のフッ化ケイ素(SiF)として溶解し、そのSiFはHFと反応して、フルオロケイ酸(HSiF)を生成する。この電気化学的反応は正孔に限られ、その結果、孔が形成される。図4は、孔形成が起こるバルクシリコンとHF溶液との間のインタフェースを示す。符号15はバルクシリコン、符号16はHF溶液、符号17は正孔、符号18はフッ化物イオン、および、符号19はインタフェースを示す。
【0028】
一旦、ある位置で孔形成が始まると、図5に示されるように、それはシリコンにおいて真下の方向に進む。符号21はバルクシリコン、符号22は孔、符号23は反応地点を示す。孔が十分に深くないとき、反応は、図5の(a)および図5の(b)で示されるように、孔の底部で起こる。この時、底部には利用できる十分なフッ化物イオンが存在するが、それらは孔を通して反応地点に拡散するので、表面で利用できるフッ化物イオンの数よりも少ないことは確かである。層の多孔度は、溶液中のHF濃度が減少するにつれて増加する。最初のF含有溶液は交換されないけれども、濃度のin−situ変化が得られる。故に、深く進むほど、層の多孔度は増加する。多孔度勾配は、フッ化物イオンの有効性が、孔を通した拡散によって影響を受ける地点から発生する。
【0029】
孔がシリコン中に十分深くなると、反応地点におけるフッ化物イオン濃度は表面の濃度と比較して非常に低レベルまで減少する。この結果、孔の最も低い部分の抵抗がとても高いために、図5の(c)および図5の(d)に示されるように、反応地点がやや高いレベルまでシフトする。この反応におけるシフトは、図5の(e)および図5の(f)に示されるように、孔の分岐の形成を引き起こす。図5の(e)において、符号24は水素分子を示し、符号25は、分子によって作用される流体力学的力の方向である。1つのシリコン原子が溶解する毎に、1つの水素分子が電気機械的エッチングの生成物となる。水素分子は、孔の壁に力を作用させる。いくつかの地点で、孔の分岐のために、その壁はとても薄くなり、水素分子によって作用される流体力学的圧力に耐えられない。その結果、層中に水平クラック26が生じる。十分な水平クラックが存在する結果、層は基板から分離する。その後、その層は、図5の(g)および図5の(h)に示されるように、基板から独立できる。
【0030】
例4
25%のHF溶液と150mA/cmの電流密度の場合について、PSLの分離は、45秒−55秒付近で起こる。高い電流密度のために、反応はとても速く起こる。実験装備の構造のために、層の中心部分はウェハと分離するが、周辺はシリコンと接合したままである。それ故、分離層の形成後、もし、反応が継続することが可能なら、副産物、水素は、層の下に集まり、膜上に圧力を作用する。この圧力のために、膜は破壊される。それ故、反応の正確な制御が必要とされる。
【0031】
2つのステップを伴うもう1つの方法において、分離層を形成するために、電気化学的エッチングと共に電解研磨が使用できる。この発明において、研磨は、表面の一様でない形態が減少するように粗い表面をエッチングするものとして理解されるべきである。電気化学的エッチングは、例1で述べられた装置で実行される。第1のステップにおいて、多孔質シリコンが形成される。第2のステップにおいて、溶液を高濃度Fから低濃度Fまで変化させることは、結果として、電解研磨となる。例えば、第1のステップにおいて、45秒間、25%のHFと150mA/cmの電流密度が使用される。第2のステップについて、HF濃度の低い、例えば、17%の溶液が使用される。インタフェースにおける反応は、フッ化物イオン濃度によって制限され、バルクシリコンと多孔質層とのインターフェースで電解研磨が起こる。第2のステップで分離層を形成するために必要とされる時間は、60秒から80秒まで変化する。また、この電解研磨効果は、同じ溶液を維持し、電流を変化(増大)させることによっても得られる。
【0032】
さらにもう1つの方法において、最も深い多孔質層で起こる反応を、水平クラックが全く生じない方法で制御できる。これは、例えば、分離が通常通りに発生する直前の短期間電流を止め、その後、電流を再び短期間印可することにより実行できる。これを繰り返して行うことにより、容易に厚い多孔質層が得られる。70μmの厚さは、容易に得られる。水平クラックが発生する十分な時間、電流を印可すると、そのような厚い多孔質層を基板から容易に分離できる。電流印可の中断は、水素が孔から脱出することを可能にし、よって、水素圧による水平クラックの形成を延期できる。
【図面の簡単な説明】
【図1】 多孔質層の形成、および、その基板からの分離に使用される従来技術のステップを示す図。
【図2】 実験装備を説明する図。
【図3A】 分離直前のバルクシリコンと多孔質層との間のインタフェースの写真。
【図3B】 孔構造の写真。
【図4】 HF溶液とシリコンとのインタフェースにおける電気化学的エッチング反応を示す図。
【図5】 多孔質シリコン層形成と、その再利用可能な基板からの分離機構とを説明する図。
【符号の説明】
12 低多孔度層
13 リフトオフ直前の高多孔度(分離)層
14 シリコンウェハ基板

Claims (8)

  1. 半導体基板における多孔質層の製造方法であって、
    少なくとも1つの表面を備え、一定のドーピング濃度を有する、カソードとして働く半導体基板を提供するステップと、
    アノードを提供するステップと、
    前記の表面と前記のアノードとの間に、前記の基板から材料を除去するために適当なFイオンを含む溶液を加えるステップと、
    前記のアノードと前記のカソードとの間に、あらかじめ決められた一定の電流を印加するステップと、
    前記の溶液と前記の一定の電流とを十分な時間維持して、前記の表面における第1多孔度を有する低多孔質層と、前記の低多孔質層の下に位置した低多孔質層より高い第2多孔度を有する高多孔質層とを得るステップと、からなる方法。
  2. 前記の溶液におけるFの濃度が10%から40%の間であることを特徴とする請求項1に記載の多孔質層製造方法。
  3. 前記の電流値が50mA/cmよりも大きいことを特徴とする請求項1または2に記載の多孔質層製造方法。
  4. さらに、電流の印加を短時間中断し、その電流を再び印加して、より厚い多孔質層を得るステップを含むことを特徴とする請求項1〜3のいずれかに記載の多孔質層製造方法。
  5. さらに、前記の溶液と前記の電流をさらなる時間維持して、前記の基板から前記の低多孔層と前記の高多孔層の一部とをリフトオフすることを含む請求項1〜4のいずれかに記載の多孔質層製造方法。
  6. さらに、前記の基板から前記の低多孔層と前記の高多孔層の一部とをリフトオフする機械的処理を含むことを特徴とする請求項1〜4のいずれかに記載の多孔質層製造方法。
  7. 前記の低多孔質層と高多孔質層とを得るステップの後に、前記の電流を維持しながら、さらに、基板を電解研磨し、かつ、前記の基板から前記の低多孔層と前記の高多孔層の一部とを分離およびリフトオフするために適した、前記の溶液より低いF 濃度を有する第2の水溶液を適用するステップを含む請求項1〜4のいずれかに記載の多孔質層製造方法。
  8. 前記の低多孔質層と高多孔質層とを得るステップの後に、前記の溶液を維持しながら、さらに、基板を電解研磨し、前記の基板から前記の低多孔層と前記の高多孔層の一部とを分離およびリフトオフし、かつ、基板に新しく研磨された表面を提供するために適した、前記の一定の電流より大きい電流を適用するステップを含む請求項1〜4のいずれかに記載の多孔質層製造方法。
JP2001066519A 2000-03-10 2001-03-09 多孔質シリコン層の形成方法およびリフトオフ方法 Expired - Lifetime JP4954379B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP00870040.3A EP1132952B1 (en) 2000-03-10 2000-03-10 Method for the formation and lift-off of porous silicon layers
EP00870040-3 2000-03-10

Publications (2)

Publication Number Publication Date
JP2002093775A JP2002093775A (ja) 2002-03-29
JP4954379B2 true JP4954379B2 (ja) 2012-06-13

Family

ID=8175714

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001066519A Expired - Lifetime JP4954379B2 (ja) 2000-03-10 2001-03-09 多孔質シリコン層の形成方法およびリフトオフ方法

Country Status (2)

Country Link
EP (1) EP1132952B1 (ja)
JP (1) JP4954379B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1385199A1 (en) 2002-07-24 2004-01-28 IMEC vzw, Interuniversitair Microelectronica Centrum vzw Method for making thin film devices intended for solar cells or SOI application
EP1385200B1 (en) * 2002-07-24 2010-07-07 Imec Method for making thin film devices intended for solar cells or SOI applications
JP2005008909A (ja) * 2003-06-16 2005-01-13 Canon Inc 構造体の製造方法
EP1583139A1 (en) 2004-04-02 2005-10-05 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Method for depositing a group III-nitride material on a silicon substrate and device therefor
US7060587B2 (en) 2004-02-02 2006-06-13 Interuniversitair Microelektronica Centrum (Imec) Method for forming macropores in a layer and products obtained thereof
JP4257431B2 (ja) * 2004-11-15 2009-04-22 国立大学法人群馬大学 多孔質半導体膜の形成方法
JP4554643B2 (ja) * 2007-06-18 2010-09-29 独立行政法人産業技術総合研究所 酸化物半導体電極材料の除去方法
DE102009024613A1 (de) * 2009-06-12 2010-12-23 Institut Für Solarenergieforschung Gmbh Verfahren zum Bilden von dünnen Halbleiterschichtsubstraten sowie Verfahren zum Herstellen eines Halbleiterbaulements, insbesondere einer Solarzelle, mit einem solchen Halbleiterschichtsubstrat
SG182081A1 (en) * 2010-12-13 2012-07-30 Rohm & Haas Elect Mat Electrochemical etching of semiconductors
TWI558860B (zh) * 2011-08-19 2016-11-21 威廉馬許萊斯大學 陽極電池材料及其製造方法
WO2014107704A1 (en) * 2013-01-07 2014-07-10 William Marsh Rice University Combined electrochemical and chemical etching processes for generation of porous silicon particulates
JP2020515033A (ja) * 2016-12-16 2020-05-21 エルファー エルエルシー 多孔質炭化ケイ素構造を製造およびエッチングするための方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0226091A3 (en) * 1985-12-17 1989-09-13 Texas Instruments Incorporated Semiconductor isolation using trenches and oxidation of anodized silicon sublayer
US5206523A (en) * 1991-08-29 1993-04-27 Goesele Ulrich M Microporous crystalline silicon of increased band-gap for semiconductor applications
DE4202454C1 (ja) * 1992-01-29 1993-07-29 Siemens Ag, 8000 Muenchen, De
JPH10135500A (ja) * 1996-03-18 1998-05-22 Sony Corp 薄膜半導体、太陽電池および発光素子の製造方法
EP0797258B1 (en) * 1996-03-18 2011-07-20 Sony Corporation Method for making thin film semiconductor, solar cell, and light emitting diode
JP4420475B2 (ja) * 1996-09-04 2010-02-24 ソニー株式会社 薄膜半導体の製造方法
JP3814886B2 (ja) * 1996-09-05 2006-08-30 ソニー株式会社 インゴットの外周表面の陽極化成方法と、これを用いた薄膜半導体および薄膜太陽電池の製造方法と、陽極化成装置
JP3754818B2 (ja) * 1997-03-27 2006-03-15 キヤノン株式会社 半導体基板の作製方法
JP4032454B2 (ja) * 1997-06-27 2008-01-16 ソニー株式会社 三次元回路素子の製造方法
JPH11242125A (ja) * 1997-12-24 1999-09-07 Kyocera Corp シリコン基板とその形成方法
JP4075021B2 (ja) * 1997-12-26 2008-04-16 ソニー株式会社 半導体基板の製造方法および薄膜半導体部材の製造方法
DE19803013B4 (de) * 1998-01-27 2005-02-03 Robert Bosch Gmbh Verfahren zum Ablösen einer Epitaxieschicht oder eines Schichtsystems und nachfolgendem Aufbringen auf einen alternativen Träger
JP3611290B2 (ja) * 1998-07-23 2005-01-19 キヤノン株式会社 半導体基材の作製方法および半導体基材
US6180497B1 (en) * 1998-07-23 2001-01-30 Canon Kabushiki Kaisha Method for producing semiconductor base members

Also Published As

Publication number Publication date
EP1132952B1 (en) 2016-11-23
EP1132952A1 (en) 2001-09-12
JP2002093775A (ja) 2002-03-29

Similar Documents

Publication Publication Date Title
US6649485B2 (en) Method for the formation and lift-off of porous silicon layers
US6964732B2 (en) Method and apparatus for continuous formation and lift-off of porous silicon layers
US6806171B1 (en) Method of producing a thin layer of crystalline material
KR100395077B1 (ko) 복합부재의 분리방법 및 박막제작방법
US6448155B1 (en) Production method of semiconductor base material and production method of solar cell
JP4954379B2 (ja) 多孔質シリコン層の形成方法およびリフトオフ方法
JP5135935B2 (ja) 貼り合わせウエーハの製造方法
AU728331B2 (en) Semiconductor substrate and method of manufacturing the same
US6881644B2 (en) Smoothing method for cleaved films made using a release layer
US6410436B2 (en) Method of cleaning porous body, and process for producing porous body, non-porous film or bonded substrate
EP0926712A2 (en) SOI substrate producing method and apparatus
US20050020032A1 (en) Method for making thin film devices intended for solar cells or silicon-on-insulator (SOI) applications
TW201705382A (zh) 用於絕緣體上半導體結構之製造之熱穩定電荷捕捉層
Solanki et al. New approach for the formation and separation of a thin porous silicon layer
JP5320954B2 (ja) Soiウェーハの製造方法
TW201301371A (zh) 半導體底材及其製造方法
JPH06326077A (ja) シリコン基板内に孔構造を形成する方法
KR20150053914A (ko) 층의 분리 방법
US20110086507A1 (en) Method for providing oxide layers
JP3472171B2 (ja) 半導体基材のエッチング方法及びエッチング装置並びにそれを用いた半導体基材の作製方法
JPH1197654A (ja) 半導体基板の製造方法
JP5254549B2 (ja) 半導体複合構造体
US6217647B1 (en) Method for producing a monocrystalline layer of a conducting or semiconducting material
EP1385200B1 (en) Method for making thin film devices intended for solar cells or SOI applications
JP3320379B2 (ja) 貼り合わせ基板の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120228

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120314

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4954379

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150323

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term